JP4565283B2

JP4565283B2 - 電圧調整系

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Publication number: JP4565283B2
Application number: JP2008151491A
Authority: JP
Inventors: 徹丹沢
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2008-06-10
Filing date: 2008-06-10
Publication date: 2010-10-20
Anticipated expiration: 2028-06-10
Also published as: US20120013314A1; US8026702B2; JP2009301087A; US20090302815A1; US8253396B2

Description

本発明は、半導体および半導体メモリ装置に関する。具体的には、ひとつ以上の実施形態では、本発明はメモリ装置のための電圧調整系に関する。

メモリ装置は、コンピュータその他の電子機器内の内部半導体集積回路として実装されるのが普通である。メモリ装置で使われるメモリには多数の種類が存在しており、例えば特に、ランダム・アクセス・メモリ（RAM）、リード・オンリー・メモリ（ROM）、ダイナミック・ランダム・アクセス・メモリ（DRAM）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（SDRAM）、相変化RAM（PCRAM）、およびフラッシュメモリなどがある。

メモリ装置は、不揮発性メモリとしてひろく電子用途に使われている。フラッシュメモリ装置その他のメモリ装置は通常、一トランジスタメモリセルを用いて高メモリ密度・高信頼性・低電力消費を可能にしている。

メモリの使い道としては、例えば特に、パーソナルコンピューター、パーソナルデジタルアシスタント（PDA）、デジタルカメラ、および携帯電話のためのメモリ、といったものがある。プログラムコードおよびシステムデータ（基本入出力システム（BIOS）など）は通常、フラッシュメモリ装置内に保存される。こうした情報は、パーソナルコンピューターシステムその他の電子機器で使用可能である。

メモリアレイ構造（フラッシュメモリアレイ構造など）には、公知の二種の型、すなわち"NAND"型および"NOR"型がある。なおこういう呼び方をするのは、各々の基本メモリセル構成が配置される論理形式からである。

NANDアレイ構造では、浮遊ゲートメモリセルのアレイが行列となるようにして、アレイの行に在る浮遊ゲートメモリセルの各々のゲートを、アクセス線（この分野では一般に「ワード線」と称する）に接続させる。しかし各メモリセルのドレインは、列データ線（この分野では一般に「ビット線」と称する）に直接接続しない。その代わりに、アレイをなすメモリセル群はともに、ソース線と列データ線とのあいだで、ソースからドレインへと直列に接続される。「行」（"row"）および「列」（"column"）という語は、メモリセル群の特定の直線的位置関係を指しているとは限らず、メモリセルの配置内での交差のことを一般的には指している。

NANDアレイ構造をとるメモリセル群を、所望の状態となるようプログラムしてもよい。これはつまり、メモリセルの浮遊ゲートに、電荷を置いたり取り除いたりすることで、メモリセルに複数の格納状態をとらせることができる、ということである。例えばシングルレベルセル（SLC）では、二通りの状態（1か0など）を表せる。

また、メモリセル（フラッシュメモリセルなど）を、二通りよりも多い状態をとるようにプログラムしてもよい。例えば、メモリセルが二種よりも多い二進数を表せるように複数通りの状態にメモリセルをプログラムして、1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110, 1110などの二進数を表現することが可能である。こうしたセルのことを、多状態メモリセル、マルチデジットセル、マルチレベルセル（MLC）などとも称する。MLCにより、各メモリセルが、（例えば1ビットよりも多くの）複数の二進数を表せるようになるため、メモリセルの数を増やさずとも高密度メモリの製造が可能となる。MLCは二通りよりも多くのプログラムされた状態をとれるので、例えば、四個の数字を表せるセルは、十六通りのプログラムされた状態をとることができる。MLCのなかには、消去状態と複数のプログラムされた状態とをとって、それぞれの状態でビットパターンを表せるものもある。こうしたMLCにおいては、最低のプログラム状態とは、何も消去状態に重ねてプログラムされていないことである。つまり、セルが最低の状態にプログラムされるということは、プログラミング作業中にセルに印加される電荷が無く、消去状態のままとなるということを意味するのである。また、その他の状態のことを、「非消去」（"non-erased"）状態とも称する。

メモリセルの動作中、特にMLCの動作中には、一通り以上の電位（電圧レベル）が使われる。各メモリセルにさまざまなプログラム可能な状態があるので、MLCの動作中（プログラミング中および／もしくは読み出し中、など）には、複数通りの大きさの電圧を使うのである。用いる電位の種類の数が増えてくると、回路が複雑化してしまい、しかも多種の異なる電位をつくりだすことにともなう損失も生じてしまう可能性がある。そうした損失としては、エネルギー消費量、熱の発生などがある。

本開示には、電圧を調整するための回路、系、および方法が含まれている。電圧調整系についての或る実施形態には、可変基準電圧信号（すなわち、可変の基準電圧信号）を受け取るよう構成された入力と、上記可変基準電圧信号に基づくゲート電圧信号を提供するよう構成された出力とを有する電圧調整手段と、その電圧調整手段の出力に並列に接続された複数の調整電圧出力ステージ（すなわち、調整された電圧を出力するステージ）と、が含まれる。複数の調整電圧出力ステージの各々には、上記ゲート電圧信号に対応する調整電圧出力（すなわち、調整された電圧出力）を提供するよう構成されたソースフォロワー回路と、電圧調整手段の出力とそのソースフォロワー回路の入力とのあいだに直列に接続されたサンプルアンドホールド回路と、が含まれる。そして、互いに異なるよう維持された複数の調整電圧出力値を同時に提供するために、上記複数の調整電圧出力ステージは、上記可変基準電圧信号が変化するにつれて、個々に、異なる大きさのゲート電圧信号を選択及び保持するよう動作可能である。

本開示のひとつ以上の実施形態にかかる、不揮発性メモリアレイの一部の模式図である。本開示のひとつ以上の実施形態にかかる、電圧系のブロック図である。本開示のひとつ以上の実施形態にかかる、電圧調整手段の回路図である。本開示のひとつ以上の実施形態にかかる、電圧調整系を有する電圧系のブロック図であって、複数の並列な後続ステージと直列に接続された電圧調整手段を含んでいる。本開示のひとつ以上の実施形態にかかる、複数の並列な後続ステージと直列に接続された電圧調整手段を有する、電圧調整系の回路図である。本開示のひとつ以上の実施形態にかかる、第一様式で動作する電圧調整系に関連した、タイミング波形を示す。本開示のひとつ以上の実施形態にかかる、第二様式で動作する電圧調整系に関連した、タイミング波形を示す。本開示のひとつ以上の実施形態にかかる、設定可能な抵抗ネットワークを有する、電圧調整系の回路図である。本開示のひとつ以上の実施形態にかかる、比較手段およびラッチ回路のブロック図である。本開示のひとつ以上の実施形態にかかる、設定可能な抵抗を表す回路素子記号である。本開示のひとつ以上の実施形態にかかる、設定可能な抵抗ネットワークについての第一の実施例の回路図である。本開示のひとつ以上の実施形態にかかる、設定可能な抵抗ネットワークについての第二の実施例の回路図である。本開示のひとつ以上の実施形態にかかる、スイッチを表す回路素子記号である。本開示のひとつ以上の実施形態にかかる、スイッチング回路についての第一の実施例の回路図である。本開示のひとつ以上の実施形態にかかる、スイッチング回路についての第二の実施例の回路図である。本開示のひとつ以上の実施形態に応じて動作する一個以上のメモリ装置を有する電子メモリ系の、機能ブロック図である。

以下に述べてゆく本開示の詳細な説明では、本明細書の一部であり且つ実施可能な本開示のひとつ以上の実施形態を例示する目的を持つ付図を参照している。これらの実施形態は、当業者が本開示の実施形態を実施できる程度に充分詳細に記載されている。また、他の実施形態も利用でき、そして本開示の範囲を逸脱することなく、手順的、電気的、および／もしくは構造的な変更を加えてもよい、ということを理解されたい。

図１は、不揮発性メモリアレイ 100 の一部の模式図である。図１の実施形態では、NAND型不揮発性メモリを示してある。しかし本明細書で開示される実施形態群は、本実施例には限定されない。図１で示しているように、メモリアレイ 100 には、アクセス線 102-1, ..., 102-N （ワード線（WL）など）と、交差するデータ線 104-1, ..., 104-M （ビット線（BL）など）とが含まれる。デジタル環境でのアドレス指定を簡略化するため、複数のワード線 102-1, ..., 102-N および複数のビット線 104-1, ..., 104-M は通常それぞれ、二の累乗の個数となる。例えば、256個のワード線かける4,096個のビット線となる。

メモリアレイ 100 には、NANDストリング（NAND string） 106-1, ..., 106-M が含まれる。各NANDストリングには不揮発性メモリセル 108-1, ..., 108-N が含まれ、その各々が、ワード線（ 102-1, ..., 102-N など）とローカルビット線（ 104-1, ..., 104-M など）との交点に位置する。各NANDストリング106-1, ..., 106-M の不揮発性メモリセル 108-1, ..., 108-N は、ソースアクセスゲート（電界効果トランジスタ（FET） 110 など）のソースと、ドレインアクセスゲート（FET 112 など）のドレインとのあいだで、ソースからドレインへと直列に接続されている。ソースアクセスゲート 110 は、ローカルビット線 104-1 とソースアクセス線 114 との交点に位置する。ドレインアクセスゲート 112 は、ローカルビット線 104-1 とドレインアクセス線 116 との交点に位置する。

図１に示した実施形態では、ソースアクセスゲート 110 のソースが、共通ソース線 118 に接続している。ソースアクセスゲート 110 のドレインは、対応するNANDストリング 106-1 のメモリセル 108-1 のソースに接続している。ドレインアクセスゲート 112 のドレインは、対応するNANDストリング 106-1 に関して、ローカルビット線 104-1 にドレイン接点 119-1 にて接続している。ドレインアクセスゲート 112 のソースは、対応するNANDストリング 106-1 の最後のメモリセル 108-N （浮遊ゲートトランジスタなど）のドレインに接続している。

ひとつ以上の実施形態では、不揮発性メモリセル 108-1, ..., 108-N の構造には、ソース、ドレイン、浮遊ゲートもしくは他の電荷格納ノード、ならびに制御ゲートが含まれる。不揮発性メモリセル 108-1, ..., 108-N の各々は、ワード線 102-1, ..., 102-Nに接続する各々の制御ゲートを有する。不揮発性メモリセル 108-1, ..., 108-N のなす列が、NANDストリング（ 106-1, ..., 106-M など）を構成し、それらのメモリセル群は共通して、所与のローカルビット線（ 104-1, ..., 104-M など）にそれぞれ接続される。不揮発性メモリセルの行とは、所与のワード線（ 102-1, ..., 102-N など）に共通して接続されたそれらのメモリセル群のことである。メモリセルのストリングを、アクセスゲート間で並列に接続する点を除いて、NORアレイ構造も同様に設計されるだろう。

当業者には理解できるように、所定のワード線（ 102-1, ..., 102-N など）に接続したセルの部分集合を、一群と見做してプログラムしたりおよび／もしくは検知したりできる。複数のプログラムパルス（16Vから20Vなど）を、所定のアクセス線へと印加することで、所定のセルの閾電圧（Vt）を、希望するプログラム状態に応じた所望のプログラム電位にまで上げることを、プログラミング作業（書き込み作業など）に含めてもよい。

検出作業（読み出し作業やプログラム検証作業など）には、所定のセルに接続したデータ線の電圧および／もしくは電流の変化を検出することで、その所定のセルの状態を決定すること、を含めてもよい。所定のメモリセルに関連したデータ線（ビット線 104-1 など）に、その所定のメモリセルに関連したソース線（ソース線 118 など）のためのバイアス電圧を超える電圧を用いてバイアスをかけることを、検出作業に含めてもよい。あるいは別の手法として、ビット線 104-1 にプリチャージを施し、その後、所定のセルが導通を開始した際に放電をして、その放電を検知することを、検出作業に含めることも可能である。

ストリング中の選択されなかったセルに、その選択されなかったセル自体の閾電圧には依存せず、導通状態に置くために充分な電圧を以ってバイアスをかけているあいだに、検出電圧を所定のアクセス線へと印加する、という動作を、所定のセルの状態の検出作業に含めてもよい。読み出しおよび／もしくは検証される所定のセルに対応するデータ線を検出することで、その所定のセルが、所定のアクセス線に印加された特定の検出電圧に応じて、導通するか否かを決定することが可能である。例えば、データ線の電流が、特定の状態に関連した所定の基準電流に達する際のアクセス線電圧を用いて、所定のセルの状態を決定できる。

当業者には理解できることだが、NANDストリング中の所定のメモリセルに施す検出作業においては、そのストリング中の選択されていないメモリセルに、導通状態になるようバイアスをかける。こうした検出作業では、所定のセル内に格納されたデータが、そのストリングに対応するビット線上で検出される電流および／もしくは電圧に基づくものであってもよい。一例として、所定のセル内に格納されたデータの解釈値が、ビット線の電流が所定の量変化したかどうかということに拠ってもよいし、あるいは、ビット線の電流が所定の期間内に所定の値に達したかどうかということに拠ってもよい。

所定のセルが導通状態にあるとき、ストリングの一端に在るソース線接点と、そのストリングの他端に在るビット線接点とのあいだに、電流が通る。つまり、（ストリング中の）所定のセルの検知に関する電流は、ストリング中のその他のセルの各々と、セルのスタック間に在る拡散領域と、アクセストランジスタと、を通して搬送されるのである。

図２は、本開示のひとつ以上の実施形態にかかる、電圧系のブロック図である。図２には、電圧系 220 を示してある。電圧発生手段 222 は、供給電圧源（Vdd） 224 に接続し、かつプログラミング電圧（Vpp）バス 226 にも接続している。電圧発生手段 222 は、供給電圧源 224 から受けた供給電圧（Vdd）を変圧して、プログラミング電圧（Vpp）をプログラミング電圧バス 226 にかける。プログラミング電圧（Vpp）は、電圧調整手段群（電圧調整手段#1 (228-1) 、電圧調整手段#2 (228-2) …、電圧調整手段#N (228-N) など）によっても操作され、複数通りの調整された電圧（Vreg1, Vreg2, ... VregNなど）をそれぞれ発生させる。

プログラミング電圧（Vpp）は、供給電圧（Vdd）よりも大きくできる。つまり、電圧発生手段 222 には例えば、一個以上の電圧チャージポンプを含めてもよい。すると、電圧調整手段（ 228-1, 228-2, ..., 228-N など）により、プログラミング電圧（Vpp）からの昇圧もしくは降圧をするような調節をすることで、複数種の調整された電圧（Vreg1, Vreg2, ... VregNなど）を生成できる。調整された電圧（Vreg1, Vreg2, ... VregNなど）は、典型的には互いに異なる大きさであるとはいえ、本発明の実施形態群はそこに限定はされない。フラッシュメモリなどの多数の半導体装置では、供給電圧（Vddなど）よりも大きくできるような複数種の調整された電圧を使用する。

図３は、本開示のひとつ以上の実施形態にかかる、電圧調整手段の回路図である。図３に示した実施形態では、電圧調整手段 330 は、電圧系内で使用できる電圧調整手段の例であって、例えば図２に示した電圧調整手段群 228-1, 228-2, ..., 228-N などである。図３に示した電圧調整手段 330 の回路には、比較手段 331 （演算増幅器（オペアンプ）など）が含まれ、この比較手段はnチャネルのソースフォロワー回路 335 に接続する。このnチャネルのソースフォロワー回路 335 には、NチャネルのMOSトランジスタ（M0） 336 と、第一の抵抗素子（R1） 337 と、第二の抵抗素子（R2） 338 と、が含まれる。NチャネルのMOSトランジスタ（M0） 336 、第一の抵抗素子（R1） 337 、および第二の抵抗素子（R2） 338 は、第一の電圧（Vppといったソース電位など）と第二の電圧（接地やVss、もしくは何らかの他の共通電位など）とのあいだに直列に接続される。第一の抵抗素子（R1） 337 および第二の抵抗素子（R2） 338 が、分圧ネットワークを形成する。図３に示しているように、NチャネルのMOSトランジスタ（M0） 336 のドレイン（D）は、プログラミング電圧（Vpp）バス 326 に接続しており、また、NチャネルのMOSトランジスタ（M0） 336 のソース（S）は、第一の抵抗素子（R1） 337 に接続している。

比較手段 331 の一方の入力端子（非反転端子(+)など）は基準電圧 333 に接続している。また、比較手段 331 の他方の入力端子（反転端子(-)など）は、第一の抵抗素子（R1） 337 と第二の抵抗素子（R2） 338 とのあいだのノード 334 に接続しており、これによって、第一の抵抗素子（R1） 337 と第二の抵抗素子（R2） 338 とがなす分圧ネットワークから誘導された帰還電圧信号を受信できるようになっている。

比較手段 331 の出力 332 は、NチャネルのMOSトランジスタ（M0）336 のゲート（G）に接続しており、その上に存在する信号はVgateである。電圧調整手段 330 の調整された電圧（調整電圧）の出力端子（Vreg） 339 は、NチャネルのMOSトランジスタ（M0）336 のソース（S）と第一の抵抗素子（R1） 337 との間に位置すると示されている。当業者には理解できることだが、比較手段 331 の反転端子に与えられる帰還電圧信号は、調整された電圧（Vregなど）に比例する。したがって、比較手段 331 は、調整された電圧 339 に対する基準電圧 333 を表す出力差分信号（「誤差」信号など）を発する。NチャネルのMOSトランジスタ（M0） 336 は、そのゲートに印加される出力差分信号に基づき、分圧ネットワーク（第一の抵抗素子（R1） 337 および第二の抵抗素子（R2） 338 など）を駆動する。

電圧調整手段 330 は、ソース電位（Vppなど）から二経路で出力を引き出す。第一の電流として、比較手段 331 は増幅器であるので、バイアス電流（Ibias 341 など）を引き出す。そしてもうひとつの電流として例えばI1が、NチャネルのMOSトランジスタ（M0）336 と、第一の抵抗素子（R1） 337 および第二の抵抗素子（R2） 338 がなす分圧ネットワークとを通って流れる。

分圧ネットワーク（R1 (337) およびR2 (338) など）は、調整された電圧（Vregなど）に比例した帰還電圧を、ノード 334 にて発生させる。比較手段 331 によって、ノード 334 の帰還電圧が基準電圧（Vref 333 など）と比較される。Vrefが、ノード 334 での帰還電圧（Vregの現在値に比例する）に対して増加してゆくにつれ、Vgateも増加していって、より多くの電流（I1など）が生じてNチャネルのMOSトランジスタ（M0） 336 へと流れることになる。また、増加した電流（I1など）も、この分圧ネットワーク（R1 (337) およびR2 (338) など）を通って流れるため、出力電圧（Vregなど）もまた増加する。これは、Vregが、分圧ネットワークの抵抗と、その分圧ネットワークを通る電流の積に等しいがゆえである（下記の式を参照）。

Vreg = I1(R1+R2)
図３に示した回路の構成では、比較手段 331 が、NチャネルのMOSトランジスタ（M0）336 の駆動にあたり、「誤差信号」を最小化させるように機能する。言い換えれば、比較手段 331 が、第一の抵抗素子（R1） 337 と第二の抵抗素子（R2） 338 とのあいだのノード 334 での帰還電圧を、基準電位（Vref 333 ）へと駆動させる、ということである。つまりは以下の式である。

I1 = Vref/R2
上述した式にI1を代入すると、以下のようになる。

Vreg = Vref x (R1+R2)/R2
したがって、VregはVrefの幾倍（一倍よりも大きい）かになり、その倍率は分圧ネットワークが持つ抵抗素子の値によって決まる。

読者には、Vrefの大きさはいろいろなやりかたで調節可能なことが理解できるだろう。そうしたやりかたとしては例えば、基準電圧（Vrefなど）の大きさの調節や、あるいは、ノード 334 での電圧の調節（抵抗素子 R1 および／もしくは抵抗素子 R2 の一方または双方の調節、など）といったものがある。

本開示のひとつ以上の実施形態に応じ、さらに第一の抵抗素子（R1） 337 および第二の抵抗素子（R2） 338 の抵抗値に依って、Vregの値を、一例として0〜5ボルト、もしくは5〜10ボルトの範囲にできる。I1の値の例は、比較的大きなVreg（5ボルトや10ボルト）のときの約20マイクロアンペアから、比較的小さなVreg（0ボルトや5ボルト）のときの約5マイクロアンペアまでの範囲となる。比較手段 331 は、（比較手段の利得（gain）に依って）約10マイクロアンペアの電流（例えばIbias 341 ）を引き出す。R1の値の例は、R2の値の約四倍にできる。上記で示した値の例はあくまで例示目的のものに過ぎず、本開示の実施形態群はそれらの値の例には限定されない。

図３に示して上記で説明を加えた電圧調整手段 330 は、NチャネルのMOSトランジスタ（M0）（336 など）を有している。このNチャネルのMOSトランジスタの配置は、比較手段 331 の出力（Vgateなど）が増加したときにVregが増加するような具合となっている。比較手段 331 の出力（Vgateなど）が増加するのは、ノード 334 での帰還電圧（Vrefに比例）が基準電圧（Vref 333 など）を下回ったときであるというのは、当業者にはわかることだろう。だが、本開示の実施形態群は、図３に示したnチャネルMOS実装には限定されない。

一例としてひとつ以上の実施形態では、電圧調整手段 330 を、特にバイポーラトランジスタ、JFET、もしくはpチャネルのMOSトランジスタなどを用いたソースフォロワー回路（ 335 など）を用いて実現できる。例えば、pチャネルのMOSトランジスタ（M0）を、図３のnチャネルのMOSトランジスタ（M0）の代わりに使用してもよい。このとき、比較手段 331 への非反転入力はノード 334 に接続し、比較手段 331 の反転入力は基準電圧 333 に接続する。こうしたpチャネル式の実装では、比較手段 331 の出力（Vgateなど）が増加してゆくにつれ、Vregは減少してゆき、そしてやはりVrefとノード 334 での電圧との差分（「誤差」信号など）を最小化するような平衡状態へ回路を駆動することになる、ということを当業者は認識できるだろう。

なお、電圧調整手段 330 を、ポンプ動作を受けたプログラミング電圧（Vppなど）から供給を受けているように図３で示して上述のように説明をしてきたわけであるが、本開示の実施形態はそれには限定されない。例えば、電圧調整手段 330 にかかるひとつ以上の実施形態を、ポンプ動作を受けていない供給電圧源（Vddなど）から電力を供給されるようにしてもよいし、もしくは何らかの他の電位を受けるようにしてもかまわない。

図２に示した並列電圧調整系、そして図３に示した電圧調整手段を再顧すれば、（各々が電流を引き出している）並列な電圧調整手段の数が増加するにつれて、その電圧調整手段の集団の総電流損失（と電力消費）もまた増加してしまう、ということが読者には理解できるだろう。それら電圧調整手段へと供給を行う電圧発生手段（ひとつ以上のチャージポンプ回路など）の電力消費は、出力電流に依存する。そしてその出力電流には、図２のポンプ動作を受けたプログラミング電圧源（Vppなど）バス 226 から電圧調整手段によって引き出された電流が含まれる。出力を大きくしようとすると、電圧発生手段への入力が大きくなるだけにはとどまらず、連結されたチャージポンプ群（直列接続されたチャージポンプ群など）の数もまた増加する。したがって、より多くの量のチャージポンプを実装するために、より多くの回路面積が必要となる。

応答時間（立ち上がり時間など）もまた、並列な電圧調整手段の数が増加するにつれて考慮すべき事柄である。立ち上がり時間の性能を（約10マイクロ秒などに）維持するには、チャージポンプの容量が、遷移条件に対応している必要がある。つまりまたしても、多くのチャージポンプを実装して多数の並列な電圧調整手段への供給をさせるにあたり、より広い回路面積が必要となる。

図４は、本開示のひとつ以上の実施形態にかかる、電圧調整系を有する電圧系のブロック図である。この電圧調整系には、複数の並列な後続ステージと直列に接続された電圧調整手段が含まれる。本開示のひとつ以上の実施形態では、電圧系 440 は、上流の電圧発生手段 422 から引き出す電流の量を制限するように配置され、これにより性能を向上させて回路の占有面積を減らすことが可能となる。電圧系 440 には、供給電圧源（Vdd） 424 に接続した電圧発生手段 422 が含まれる。電圧発生手段 422 の出力は、プログラミング電圧（Vpp）バス 426 に接続している。電圧発生手段 422 は、供給電圧源 424 から受けとった供給電圧（Vdd）を変圧して、プログラミング電圧（Vpp）をプログラミング電圧バス 426 に与える。

プログラミング電圧バス 426 は、電圧調整系 428 に接続している。電圧調整系 428 には、第一のステージとしての電圧調整手段 430 と、複数の後続ステージ（第二のステージ 442 から第N番目のステージ 444 まで、など）が含まれており、ここでこの複数の後続ステージは並列になって、（"第一のステージ"として示した）電圧調整手段 430 の出力 432 に接続している。ひとつ以上の実施形態では、電圧調整手段 430 を、図３に示した電圧調整手段 330 と同様の構成としつつも、電圧調整手段 430 の出力には、（図４に無いVrefの代わりに）比較手段の出力（Vgateなど）を用いるようにする。つまり、第二のステージ 442 から第N番目のステージ 444 までが並列になって、電圧調整手段 430 の比較手段の出力（Vgateなど）に接続する。

ひとつ以上の実施形態では、図４に示してあるように、後続ステージ（第二のステージ 442 から第N番目のステージ 444 まで、など）の各々に、ソースフォロワー回路に直列接続したサンプルアンドホールド回路を含めてもよい。一例として、第二のステージ 442 が、ソースフォロワー回路 450 にノード 448 で直列接続したサンプルアンドホールド（S/H #2） 446 を含み、そして第N番目のステージ 444 が、ソースフォロワー回路 458 にノード 456 で直列接続したサンプルアンドホールド（S/H #N） 454 を含む。さまざまな実施形態群では、各ソースフォロワーの出力が、調整された電圧となる。一例として、ソースフォロワー 450 の出力が、調整された電圧 452 （Vreg2）になり、そしてソースフォロワー 458 の出力が、調整された電圧 460 （VregN）になる。

電圧調整手段 430 は、Vgateを後続ステージ（ 442 から 444 まで、など）へと与えるように機能する。この後続ステージの持つサンプルアンドホールド回路は、Vgateの特定の値を、関連したソースフォロワー回路への入力として保持する。Vgateを変化させて、各後続ステージを独立して制御しVgateの異なる値を保持させることで、調整された電圧出力の各々（Vreg2, ..., VregNなど）が異なる値をとるような制御が可能となる。このようにすると、複数の調整された電圧出力が得られる。なお、以降でさらに詳細に説明するが、電圧発生手段 422 から引き出される電流を、本開示にかかる方法および回路を使って制限することが可能である。

図５は、本開示のひとつ以上の実施形態にかかる、複数の並列な後続ステージと直列に接続された電圧調整手段を有する、電圧調整系の回路図である。詳しい説明をやりやすくするため、図５では、供給電圧源（Vddなど）に接続した電圧発生手段が、ポンプ動作を受けたプログラミング電圧（Vpp）バス 526 に電圧を与えるというところを省いてある。

示してあるように、電圧調整系 528 は、プログラミング電圧（Vpp）バス 526 に接続している。電圧調整系 528 には、第一のステージとしての電圧調整手段 530 と、複数の後続ステージ（第二のステージ 542 から第N番目のステージ 544 まで、など）が含まれている。これらの後続ステージ群は並列になって、比較手段 531 の出力 532 に接続している。図５に示した実施形態では、第一のステージ（電圧調整手段 530 など）の出力が、比較手段 531 の出力 532 （Vgate）になっている。

ひとつ以上の実施形態では、電圧調整手段 530 は、図３に示した電圧調整手段 330 のような電圧調整手段であってよいが、比較手段の出力 532 （Vgate）を、調整された出力（図３に描いた電圧調整手段のために示したようなVref）の代わりに、第一のステージ（電圧調整手段 530 など）の出力として利用する。このため、第二のステージ 542 から第N番目のステージ 544 までを、電圧調整手段 530 の持つ比較手段の出力 532 （Vgateなど）に並列になるようにして接続する。電圧調整手段 530 の構成と動作は、図３に示した回路について説明したものと同様であるから、ここではくりかえさない（図５に関連して使っている 5xx 系列の参照番号は、図３に関連して使っている下二桁が類似する 3xx 系列の参照番号に対応している）。

ひとつ以上の実施形態では、図５に示しているように、後続ステージの各々（第二のステージ 542 から第N番目のステージ 544 まで、など）に、関連するソースフォロワー回路と直列に接続されたサンプルアンドホールド回路を含めてもよい。一例として、第二のステージ 542 が、関連するソースフォロワー回路 550 にノード 548 で直列に接続するサンプルアンドホールド回路 546 を含む。そして第N番目のステージ 544 が、関連するソースフォロワー回路 558 にノード 556 で直列に接続するサンプルアンドホールド回路 554 を含む。種々の実施形態群では、各ソースフォロワーの出力は、調整された電圧となる。一例として、ソースフォロワー 550 の出力が調整された電圧 552 （Vreg2）となり、ソースフォロワー 558 の出力が調整された電圧 560 （VregN）となる。

ひとつ以上の実施形態群に応じて、サンプルアンドホールド回路の各々は、スイッチ（スイッチ#2 (SW2) 562 およびスイッチ#N (SWN) 566 など）を含む。ここでこのスイッチは、比較手段 531 の出力 532 （Vgate）とキャパシタ（第二のステージの 564 や第N番目のステージの 568など）とのあいだに、直列に接続されている。各キャパシタの他方の端子は、共通電位（信号groundなど）に接続される。

以下では、第二のステージ 542 を例として、後続ステージ群（第二のステージ 542 および第N番目のステージ 544 など）の動作を説明してゆく。他の後続ステージも同様に動作する。キャパシタ#2 (C2) 564 は、比較手段 531 の出力 532 に接続しており、Vgateの電位にまでスイッチ#2 (SW2) 562 を介して充電される、ということが当業者には理解できるだろう。Vgateが特定の値をとったときに、スイッチ#2 (SW2) 562 が開いて、キャパシタ#2 (C2) 564 がVgateのその特定の値にまで充電されたままとなるようにできる。他の後続ステージが持つキャパシタ（第N番目のステージのキャパシタ#N (CN) 568 、など）もまた、Vgateの電位に充電される。しかしながら、それぞれのステージに関連するスイッチを、Vgateの種々の電位において開くようにすることで、関連するキャパシタが種々の大きさの電圧を保持できるようにしてもよい。サンプルアンドホールドキャパシタの大きさは、関連する調整された電圧出力が特定の用途において必要とされる期間にわたり、そのVgateの電位を格納できるようなものとする。

後続ステージの各々が持つソースフォロワー回路（図５に示した 550, 558 など）には、nチャネルMOSトランジスタ（第二のステージのM2 (570) や第N番目のステージのMN (574) など）が含まれている。ここでこのnチャネルMOSトランジスタは、プログラミング電圧（Vpp）バス 526 と共通電位（信号groundなど）とのあいだに、電流源（第二のステージの電流源 572 や第N番目のステージの電流源 576 など）と直列になるようにして接続している。電流源としては例えば、電流（第二のステージのI2や第N番目のステージのINなど）が流れる、抵抗ネットワークを用いることができる。

各ステージの対応するサンプルアンドホールド回路が有するキャパシタが保持する電位は、ソースフォロワーの動作点を維持しているソースフォロワートランジスタのゲートに印加される。ソースフォロワートランジスタのゲートに、種々の大きさのVgateを以ってバイアスをかけることで、種々の動作点が生じて、（抵抗値などの電流源の設定に依って）各ステージに対して種々の調整された電圧出力が得られる（第二のステージに対してVreg2 552 、…、第N番目のステージに対してVregN 560 、など）ことになる、ということを当業者は理解できるだろう。

後続ステージ群（第二のステージ 542 、…、第N番目のステージ 544 など）においてVppから引き出される電流は、電圧調整手段 530 においてVppから引き出される電流よりも著しく小さい、ということを当業者は理解できるだろう。各後続ステージが持つソースフォロワーにわたる電流負荷を、例えば電流源のインピーダンスを適切に設計することで、5マイクロアンペア程度の小ささにできる。つまり、（二通りの調整された電圧を得るために）二つの後続ステージを具えた電圧調整系 528 について、電圧調整手段 530 と二つの後続ステージのために引き込まれる電流は以下のようになる。

30マイクロアンペア + (5マイクロアンペア x 2ステージ) = 40マイクロアンペア

一方、もし二個の電圧調整手段（ 530 など）が並列に電圧発生手段に接続されていて、等しい二通りの調整電圧出力を得るようにしていたとするなら、その場合では引き込まれる電流は以下のようになる。

30マイクロアンペア x 2ステージ = 60マイクロアンペア

読者にはもう、本発明の実施形態によって、上流の電圧発生手段からの電流引き込み量を大幅に減らせるのだということが理解できるだろう。上述した例では、33%の削減ができる。

使用する調整された電圧の種類が増すにつれ、電流損失を抑制する効果もまた大きくなる。例えば、（十通りの調整された電圧を得るために）十個の後続ステージを具えた電圧調整系 528 では、電圧調整手段 530 （第一のステージなど）と十個の後続ステージのために引き込まれる電流は以下のようになる。

30マイクロアンペア + (5マイクロアンペア x 10ステージ) = 80マイクロアンペア

同様に、例えば図２に示すように、もし十個の電圧調整手段が並列に電圧発生手段に接続されていて、等しい十通りの調整電圧出力を得るようにしていたとするなら、その場合では引き込まれる電流は以下のようになるだろう。

30マイクロアンペア x 10ステージ = 300マイクロアンペア

十通りの調整された電圧がある場合では、電流が約73%も節約できるわけである。複数通りの調整された電圧を有する構成（複数の後続ステージなど）において、調整された電圧を得るための本開示にかかる手法には、電流損失を減らす効果がある、ということが当業者には理解できるだろう。

ひとつ以上の実施形態では、比較手段 531 の入力端子のひとつに与える基準電圧信号533（Vrefなど）を変化させることで、Vgateを変更可能である。例えば、Vrefに、第一の電圧値から第二の電圧値への勾配をつけてもよい（0ボルトから1ボルトや、1ボルトから2ボルト、など）。各後続ステージのサンプルアンドホールド回路が持つスイッチをそれぞれ制御して、Vgateの特定の値にて開くようにしてもよい。こうしたことを実施するには、VgateかVrefの値を検出することで行える（Vrefの特定の値がわかれば、対応するVgateの値も得られる）。Vgateの特定の値を検出することで動作させる代わりに、何らかの事象の後に経過した時間に基づいて動作するように、それぞれのスイッチをプログラムしてもよい。例えば、Vrefの初期電圧と勾配がわかっていれば、特定の時刻でのVrefの大きさを決定可能である。つまり、サンプルアンドホールドスイッチを、Vref信号の勾配の開始にあわせた時刻に基づいて動作させることができる。

上述の記載には、種々の調整された電圧出力（Vreg2 552 、…、VregN 560 など）を得るために、各ステージにおけるサンプルアンドホールド回路のスイッチを、種々の大きさのVgateやVrefにおいて動作させること、または種々の時刻において動作させること、が含まれている。しかしながら本開示の実施形態群はそのことには限定はされない。各ステージでの調整された電圧を、電流源の特性および／もしくはソースフォロワートランジスタの特性により（部分的に）決定してもよいということが、当業者には理解できるだろう。ゆえに、二個の後続ステージのスイッチを同時に開いて、各キャパシタが同じVgateの値を保持できるようにすることで、調整された電圧出力の差分が、異なるソースフォロワー回路の特性により決まるようにできる。例えば、各電流源のインピーダンスが異なるようにしてもよいし、あるいは、トランジスタの動作特性が異なるようにしてもかまわない。

ソースフォロワートランジスタ（M2 570 、…、MN 574 など）はnチャネルMOSトランジスタとして示してあるが、本発明の実施形態群はそれには限定はされない。ソースフォロワー回路を、別のトランジスタ型（pチャネルMOSトランジスタ、JFET、バイポーラ接合トランジスタなど）を使って構成してもよい。さらに言えば、各後続ステージが同様の構成をとる必要もない。例えば、或る一個の後続ステージがnチャネルMOSソースフォロワートランジスタを使い、そして別の後続ステージがpチャネルMOSソースフォロワートランジスタなどを使う、といったことが可能である。

比較手段 531 は、（ソースフォロワートランジスタ (M1) 536 に加えて）複数の後続ステージのトランジスタが持つゲートを駆動する。ということは、後続ステージが持つソースフォロワー回路が、電圧調整回路を含んだ半導体装置上に構築された論理回路を電力供給するか駆動することになるのがわかるだろう。後続ステージにより供給される調整された電圧からの帰還分は無いので、負荷もしくは負荷電流が変化するのに合わせて、調整された電圧が変わってくる可能性がある。したがって、各後続ステージの持つソースフォロワートランジスタの選択にあたっては、帰還電圧が無くとも、調整された電圧の変動を最小限に抑えられるようなものを使うべきだといえる。

図５には後続ステージを二つだけ示したが、Nは、電圧調整手段 530 が駆動可能な任意の個数の後続ステージを表しているのだ、ということを理解されたい。実際の数は、設計時の考慮事項に応じて変更できる。そうした考慮事項としては特に、下流の論理回路（メモリアレイなど）へと流れる総電流、といったものがある。本発明の実施形態群では、必要に応じて、等しい調整された電圧を提供するようなひとつ以上の後続ステージが考慮される。例えば、二個の後続ステージが、調整された等しい電圧出力（Vreg2など）を提供するのならば、所与の調整された電位に求められる電流に相応なものとすることが必要になるだろう。

図６Ａには、本開示のひとつ以上の実施形態にかかる、第一様式で動作する電圧調整系に関連した、タイミング波形を示す。このタイミング波形は、図４および図５で説明した電圧調整系に関連したものと考えてもいい。本開示のひとつ以上の実施形態では、アナログVref信号（図５での比較手段 531 への一方の入力信号 533 など）が、デジタル値を受けるデジタル／アナログ変換手段（DAC）によって生成される。例えば、DACは、或る個数（Q）の定められた電圧階梯（Vstep）を有していてもよい。つまり、

Vref = Vstep x Q

ということであって、ここでQは、DACへ入力される十六進数コード（図６Ａのcode_vref 688A など）である。

ゆえにcode_vref 688A は、DACに、そして後続ステージの持つスイッチに通信される。code_vref 688A が00 hexからFF hexまで掃引されるとすれば、code_vref 688A のシーケンスのいくつかは例えば図６Ａに描いたようになる。例えば図６Ａに示した実施形態では、シーケンス 680 がcode_vref 688A の00hから02hまでの値を含み、シーケンス 682 がcode_vref 688A の31hから33hまでの値を含み、シーケンス 684 がcode_vref 688A のA7hからA9hまでの値を含み、そしてシーケンス 686 がcode_vref 688A のFDhからFFhまでの値を含む。code_vref 688A が十六進数コードの系列を、低いほうから高いほうへと掃引されると、それに対応して、DACからのVref（図６Ａでは図示せず）出力、および図５の比較手段 531 からのVgate（図６Ａに示す）出力が、（図示してあるように）分散した値群の範囲を低いほうから高いほうへと階梯を踏んでゆくことになる。

ひとつ以上の実施形態では、code_vref 688A の値の進行に先立つかもしくはその開始時に、後続ステージのそれぞれが持つサンプルアンドホールド回路のスイッチを閉じるように設定可能である。さらには、code_vref 688A の特定の値に来たところで、後続ステージのそれぞれが持つサンプルアンドホールド回路のスイッチを開くようにも設定可能である（詳しくは後述する）。この動作をさらに説明してゆくにあたり、シーケンス 682 およびシーケンス 684 が、図５に示した電圧調整手段に適用されるものとして考えてほしい（ソースフォロワー回路群はそれぞれ同様に構成されていると仮定する）。

code_vref 688A の値が31hであるとき、スイッチ#2 (SW2) およびスイッチ#N (SWN) は閉じたままである。VrefおよびVgateは既に、Vregの特定の値に対応した何らかの値にまで、階梯を昇っている。サンプルアンドホールドスイッチが閉じているので、Vgateはすべてのソースフォロワー回路へ並列に印加され、そして調整された電圧出力からはすべて、同じ階梯を踏んだ値の出力（Vreg）が得られる。code_vref 688A の値の各々は、電圧調整回路の階梯の大きさと時間定数に基づき、所定の時間（T2, ..., TNなど）にわたって保持されるので、接続されたサンプルアンドホールドキャパシタ群を、各々のVgate値にまで適切に充電することが可能となる。

code_vref 688A の値が32hになった後のいくらかの期間（通常はT2以下の長さの期間）に、スイッチ#2 (SW2) が後続ステージ#2で開くので、キャパシタ 564 でのVgateがそのとき持っている値はそのまま維持される。するとその後も、M2 570 のバイアス点が一定のままとなるので、Vreg2の値もまた、（図６Ａの 652A として示したように）一定のままとなる。code_vref 688A の値が（例えば33hにまで）増加して、（他の後続ステージの出力のすべての）Vref、Vgate、およびVregが増加したとしても、Vreg2 652A は一定のままとなる。

第N番目のステージに関して、シーケンス 684 のあいだに、同様の動作が行われる。code_vref 688A の値がA8hになった後のいくらかの期間（TN未満であるように示した）に、スイッチ#N (SWN) が開くので、キャパシタ 568 でのVgateがそのとき持っている異なった値はそのまま維持される。その結果、第N番目の後続ステージの調整された電圧出力であるVrefN 660A が、図６Ａに示したように、Vreg2 652A とは異なる値で維持されることになる。シーケンス 686 は、code_vref 688A が最後のhexコードたちを踏んでゆくさまを示している。

本発明の実施形態群は、ここに示した階梯の段数、code_vrefの値の個数、もしくは後続ステージ群に関する特定の順序には限定されない（例えば、第N番目のステージがもっと早くに開くようにして、低めの調整された電圧を与えるようにするなどしてもかまわない）。図６Ａに例示した動作で使われていたcode_vref 688A の値は、あくまで説明のためのものに過ぎず、code_vref 688A の任意の所望の値（32hやA8hなどの上述した値だけではない）にて、或る後続ステージのスイッチ動作が起きるようにしてもかまわない。

図６Ｂには、本開示のひとつ以上の実施形態にかかる、第二様式で動作する電圧調整系に関連した、タイミング波形を示す。図６Ａに示したように、code_vref 688A は、或るデジタル値範囲内のデジタル値の各々を踏んでゆき、スイッチ群はcode_vref 688A の特定の値（32hやA8hなど）にて動作するように設定されている。サンプルアンドホールドスイッチングが起きないようなcode_vref 688A の値がありえるということは、読者には自明のことだろう。つまり、本開示のひとつ以上の実施形態では、code_vref 688A の値が、所与の範囲内のすべての値を踏んでゆく必要は無いのである。そしてその代わりに例えば、code_vref 688A の値が、（対応するVrefのアナログ値を得るために）DACに印加され、そして特定のシーケンスにて（それぞれのサンプルアンドホールドスイッチの動作を制御するために）後続ステージ群に印加される。なお、code_vref 688A のこれらの値のみにおいて、一個のステージが動作して、code_vref 688A のこれらの値におけるVgateのそのときの値を維持するように機能することになる。

図６Ｂに示したように、code_vref 688A は、値32h（図６Ａに関して上述したようにステージ#2が動作するとき）から、値A8h（図６Ａに関して上述したようにステージ#Nが動作するとき）に至るまで、階梯を踏んでゆく。code_vref 688A の値が階梯で比較的大きく変化することに応じて、Vrefも階梯で比較的大きく変化する（なお、図６ＢにVrefを示してあるが、図６Ａには示していない）。電圧が階梯で比較的大きく変化すると、Vgateは、Vgateに接続したすべてのキャパシタを充電しなくてはならず、そのため、サンプルアンドホールドキャパシタの時間定数に因って、期間（ステージ#2についてのT2や、ステージ#NについてのTN、など）が、code_vref 688A の値の変化のうちのいくつかに関しては、その他のものに関する分よりも（対応するVgateの変化量に依り）長めになる可能性がある、ということを当業者は理解できるだろう。本開示にかかる電圧調整手段の動作において、code_vref 688A が特定の値間を階梯を踏んでわたってゆくことにより、時間および消費される電流引き込み量をいくらか節約できる、ということは読者にとって自明といえよう。

図７は、本開示のひとつ以上の実施形態にかかる、設定変更が可能な抵抗ネットワークを有する電圧調整系の回路図である。図７の電圧調整系 728 の構成と動作は、図６Ａおよび図６Ｂに提示したタイミング波形と関連して説明した図５の電圧調整系 528 と同様である。なお相違点については後述する。抵抗素子 R2 738 は、code_vref 788 のデジタル値に応じて可変（例えば、設定変更可能）なものとして示してある。こうしたやりかたで設定変更可能な抵抗ネットワークにかかるいくつかの実施例について、図９Ａから図９Ｃに示してある。説明は後述する。

図３に関して上述したように、基準電圧（Vrefなど）と帰還電圧（抵抗素子R1およびR2を含んだソースフォロワー回路の分圧ネットワークが持つノード 734 からのものなど）との差分（換言すれば「誤差」）に基づいて、Vgateが決定される。したがってVgateは、入力Vref信号の変化によって変わりうるものである（実施例は上述した）。しかしながら、比較手段 731 に与えられる差分（「誤差」）信号と、それから誘導されるVgateとを、ノード 734 などからの帰還電圧を変えることで変更することも可能である。よって、ひとつ以上の実施形態では、Vrefが固定されたまま（定常電圧など）となり、R2のインピーダンス値を変更することで分圧ネットワークの特性を変化させるので、ノード 734 で得られる帰還電圧レベルを調節できるのである。さらに後で詳述するように、code_vrefの値が前述するように階梯を踏んでわたっていって、VrefではなくVgateを同様に変化させ、そうしてから電圧調整系 728 が、図５から図６Ｂまでに関して説明した電圧調整系 528 と同じように動作する、ということが当業者にはわかるだろう。

図８は、本開示のひとつ以上の実施形態にかかる、比較手段およびラッチ回路のブロック図である。図６Ａおよび図６Ｂでは、デジタル信号（code_vrefなど）の特定の値で動作（開閉など）をするひとつのサンプルアンドホールドスイッチと、そのデジタル信号の別の特定の値で動作（開閉など）をするもうひとつのサンプルアンドホールドスイッチとを説明した。図８では、これらの動作についての実施例のひとつを示してある。

比較手段およびラッチ回路（ 890-1 など）は、二つの入力を持つ。変化するデジタル信号が、比較手段およびラッチ 890-1 の入力の一方 892-1 に接続し、そして固定値をとるデジタル信号（32hなど）が、比較手段およびラッチ 890-1 の入力の他方 894-1 に接続する。比較手段およびラッチ 890-1 は、それら二つの入力を比較する。そして入力同士が一致しないときには、信号（スイッチ#2を有効化する信号（イネーブル信号） (sw2en) など）を出力 896-1 にて或る論理状態（LOWなど）にラッチし、また入力同士が一致するときには、信号を出力 896-1 にて別の論理状態（HIGHなど）にラッチする。第二の後続ステージの持つサンプルアンドホールド回路の制御スイッチ#2 (sw2) （図５の 562 など）に、出力 896-1 を接続できる。

別の比較手段およびラッチ回路 890-2 を使って、変化するデジタル信号（code_vrefなど）を、別のデジタル閾値（A8hなど）と比較することで、別の後続ステージのサンプルアンドホールドスイッチ（図５のステージ#Nの 566 など）を制御する。

図９Ａは、本開示のひとつ以上の実施形態にかかる、設定変更可能な抵抗を表す回路素子記号である。図７に示したように、抵抗素子R2は、分圧ネットワークのノード（ 734 など）と、共通電位（信号groundなど）とのあいだに接続する。図９Ａに示した設定変更可能な抵抗938A は、ノード (N1) 934A に接続する第一の端と、共通電位（図示した信号groundなど）に接続する第二の端 978 とを有する。設定変更可能な抵抗 938A の具体的な設定は、デジタル信号入力 988 （code_vrefなど）によって決まる。

図９Ｂは、本開示のひとつ以上の実施形態にかかる、設定変更な抵抗ネットワークについての第一の実施例の回路図である。図９Ｂでは、ノードN1 934B と共通電位 978B （信号groundなど）とのあいだに直列に接続された複数の抵抗（ 938B-1, 938B-2, 938B-3 など）を示してある。対応するスイッチ（R2-1 (999B-1), R2-2 (999B-2), R2-3 (999B-3) など）が、ノードN1 934B と共通電位 978B （信号groundなど）とのあいだの総抵抗にどの抵抗が含まれるかについての状況（導電性など）を制御する。各スイッチを制御するための論理信号は、図８に示した比較手段およびラッチの実施例に応じて、変化するデジタル信号（図９Ａに示したcode_vrefなど）から引き出せる。図９Ｂに示したスイッチは、トランジスタ、または他の適切なスイッチング電子機器もしくは機構として実施できる。

図９Ｃは、本開示のひとつ以上の実施形態にかかる、設定変更可能な抵抗ネットワークについての第二の実施例の回路図である。図９Ｃには、数多の候補のうちの設定変更可能な抵抗ネットワークについての別の実施例を描いており、スイッチ群は、上述したものと同様にして、変化するデジタル信号入力（code_vrefなど）によって個別に制御される。

図１０Ａは、本開示のひとつ以上の実施形態にかかる、スイッチを表す回路素子記号である。図１０Ａに示したスイッチ 1063A は、第一の端（E1）および第二の端（E2）を有しており、さまざまなやりかたで電子的に実施可能であって、そのうちの例を図１０Ｂおよび図１０Ｃに示してある。

図１０Ｂは、本開示のひとつ以上の実施形態にかかる、スイッチング回路についての第一の実施例の回路図である。スイッチ 1063B は、第一の端（E1）および第二の端（E2）を有している。図８に示した比較手段およびラッチについての実施例に応じて、各スイッチを制御するための論理信号（スイッチ#2を有効化する信号 (sw2en) など）を、デジタル信号（code_vrefなど）から引き出せる。なお、sw2en信号は、Vcc論理レベルとなったときのものであることに留意されたい。ここで0Vはスイッチ 1063B が開くべきであること（非導通状態など）を意味し、Vcc論理レベルはスイッチ 1063B が閉じるべきであること（導通状態など）を意味している。

ひとつ以上の実施形態では、制御論理信号（sw2en）を通信する信号線が、第一のnチャネルMOSトランジスタの持つゲートに接続しており、かつ、インバーターを介して、第二のnチャネルMOSトランジスタの持つゲートに接続している。このため、制御論理信号（sw2en）の所与の論理レベルのいずれかにて、どちらかひとつのトランジスタがオンになる。制御論理信号（sw2en）がHIGH（Vccなど）になるとき、（反転されていない制御論理信号（sw2en）を受ける）第一のnチャネルMOSトランジスタがONになる。すると、pチャネルMOS（pmos2）トランジスタのゲート電圧がLOWへと駆動されて、pチャネルMOS（pmos2）トランジスタがオンになり、また、出力トランジスタのゲート電圧がHIGHへと駆動されて、制御論理信号（sw2en）がHIGHのときに導通状態におかれる（オンになる、など）。制御論理信号（sw2en）がHIGH（Vccなど）であると、（反転された制御論理信号（sw2en）を受ける）第二のnチャネルMOSトランジスタがOFFになり、ひいてはpチャネルMOS（pmos1）トランジスタがOFFになる。

逆に、制御論理信号（sw2en）がLOW（0ボルトなど）であるときには、（反転された制御論理信号（sw2en）を受ける）第二のnチャネルMOSトランジスタがONになるので、pチャネルMOS（pmos1）トランジスタのゲート電圧がLOWへと駆動されて、pチャネルMOS（pmos1）トランジスタがオンになる。（反転されていない制御論理信号（sw2en）を受ける）第一のnチャネルMOSトランジスタがOFFになると、pチャネルMOS（pmos2）トランジスタのゲートがHIGHになって、pチャネルMOS（pmos2）トランジスタをOFFにすることになる。つまり、制御論理信号（sw2en）がLOWのときには、出力トランジスタのゲートがLOWであって、出力トランジスタは非導通である（オフになっている、など）。

図１０Ｃは、本開示のひとつ以上の実施形態にかかる、スイッチング回路についての第二の実施例の回路図である。スイッチ 1063C は、第一の端（E1）および第二の端（E2）を有する。図８に示した比較手段およびラッチについての実施例に応じて、論理信号（各スイッチを制御する、スイッチ#2を有効化する信号 (sw2en) など）を、変化するデジタル信号（code_vrefなど）から引き出せる。ひとつ以上の実施形態群では、制御論理信号（sw2en）が、nチャネルMOSトランジスタのゲートに接続する。なお、ここで0Vはスイッチ 1063C が開くべきであること（非導通状態など）を意味し、Vcc論理レベルはスイッチ 1063C が閉じるべきであること（導通状態など）を意味している。

図１０Ｃに示したスイッチ回路の動作は、図１０Ｂに示したスイッチ回路に関して上述したものと同様であって、nチャネルMOS出力トランジスタと並列になるようpチャネルMOS出力トランジスタを追加してある。pチャネルMOS出力トランジスタのゲートに、nチャネルMOS出力トランジスタのゲートとは逆にバイアスをかける。こうした配置によって、高速なスイッチングができることを、当業者は認識できるだろう。

図１１は、本開示のひとつ以上の実施形態に応じて動作する一個以上のメモリ装置を有する電子メモリ系の、機能ブロック図である。メモリ系 1101 には、不揮発性メモリ装置 1105 と接続したプロセッサ 1103 が含まれる。不揮発性メモリ装置 1105 には、不揮発性メモリセルからできたメモリアレイ 1100 が含まれている。メモリ系 1101 が個々の集積回路を含むようにしてもよいし、あるいは、プロセッサ 1103 とメモリ装置 1105 の双方を同じ集積回路上に置いてもかまわない。プロセッサ 1103 としては、マイクロプロセッサ、もしくは他の何らかの種類の制御回路（ASIC; 特定用途向け集積回路、など）を使用できる。

メモリ装置 1105 には、不揮発性メモリセル 1100 （NAND構造を具えた浮遊ゲートフラッシュメモリセルなどを使用できる）のアレイが含まれる。「行」をなすメモリセル群が持つ制御ゲートはアクセス線に接続しており、その一方で、「列」をなすメモリセル群が持つドレイン領域はデータ線に接続する。メモリセルの持つソース領域は、図１に示したものと同様に、ソース線に接続する。メモリセルをデータ線およびソース線へ接続するやりかたは、アレイが、NAND構造、NOR構造、AND構造、もしくは何らかの他のメモリアレイ構造をとっているかに依る、ということを当業者は正しく理解できる。

図１１の実施形態には、入出力（I/O）接続 1119 を介し入出力制御回路 1117 を通じて得られるアドレス信号をラッチするための、アドレス回路 1107 が含まれている。メモリアレイ 1100 にアクセスするため、アドレス信号は、行デコーダー 1109 および列デコーダー 1111 によって受信されデコードされる。本開示によって当業者は、アドレス入力接続の数がメモリアレイ 1100 の密度と構造に依ること、そして、メモリセルの数とメモリブロックおよびアレイの数とがともに増えれば、アドレスの数もまた増加するということを理解できるだろう。

電圧発生手段 1125 は例えば、電圧調整系 1127 に電圧を供給でき、ひいては一通り以上の調整された電圧をメモリアレイ 1100 および／もしくは行デコーダー 1109へと与えることができる。メモリ装置 1105 は、検出／バッファ回路（本実施形態では読出／ラッチ回路 1113 を用いてよい）を使って、メモリアレイの列での電圧および／もしくは電流の変化を検知することにより、メモリアレイ 1100 内のデータを検出する。読出／ラッチ回路 1113 は、メモリアレイ 1100 からのデータのページ（行など）を読み出してラッチできる。入出力制御回路 1117 が含まれているのは、入出力接続 1119 を介してプロセッサ 1103 と双方向データ通信を行うがためである。書込回路 1115 は、メモリアレイ 1100 へデータを書き込むために含まれる。

制御論理回路 1121 は、プロセッサ 1103 からの制御接続 1123 によって与えられる信号をデコードする。これらの信号には、メモリアレイ 1100 上での動作を制御するために使われるチップ信号、書き込みを有効化する（ライトイネーブル）信号、およびアドレスラッチ信号、が（特に）含まれる。そうした動作としては、データ検出動作、データ書き込み動作、およびデータ消去動作が含まれる。本開示のひとつ以上の実施形態では、制御論理回路 1121 は、信号（コマンドなど）を送信することで、特定のレジスタおよび／もしくはレジスタのセクションを、選択的にリセットできる。ひとつ以上の実施形態では、制御論理回路 1121 が、プロセッサ 1103 からの命令の実行にあたって役割を果たし、本開示の実施形態に応じた動作を行っている。こうした制御論理回路 1121 として、状態機械、シーケンス制御装置、もしくは何らかの他の種類の制御手段を使用可能である。さらに追加の回路および制御信号を用意してもよい、ということが当業者には理解できるだろう。また、図１１のメモリ装置ではわかりやすくするために細部を省略してある、ということも当業者に理解できる。

プロセッサ 1103 は種々の演算処理機能を行い、例えば、特定のソフトウェアを実行して特定の演算もしくはタスクを行わせることができる。加えて、電子メモリ系 1101 には、プロセッサ 1103 に接続することで作業者にプロセッサ 1103 へのインターフェイスを提供できるようなひとつ以上の入力装置（不図示）を含めてもよく、例えばキーボードおよび／もしくはポインティングデバイスを含めてもよい。通常は、電子メモリ系 1101 が、プロセッサ 1103 に接続したひとつ以上の出力装置（不図示）を含んでいてもよく、そうした出力装置は例えばディスプレイおよび／もしくは印刷装置であるのが普通である。

また、一個以上のデータ保存装置（不図示）も、通常は、データを格納するかもしくはデータを回収するために、プロセッサ 1103 に接続することができる。保存装置の例としては、ハードディスク、および着脱自在な不揮発性メモリ、が含まれる。また、電子メモリ系 1101 は、プロセッサ 1103 がネットワークなどへデータを送受信可能な通信リンク（不図示）を含んでいてもよい。例えばそうした通信リンクが、ネットワークと無線媒体を介して通信できるよう構成された無線通信リンクであってもかまわない。プロセッサ 1103 は通常、データ保存装置と適切なインターフェイス（不図示）を介して接続しており、そうしたインターフェイスには、データ保存装置へとデータを書き込んだりデータ保存装置からデータを読み出したりするための、アドレスバス、データバス、および制御バスが含まれる。

〔結論〕
本開示には、電圧を調整するための回路、系、および方法が含まれる。電圧調整系に関する実施形態のひとつは、出力を有する電圧調整手段と、その電圧調整手段の出力と並列に接続された複数のステージとを有する。各ステージには、ソースフォロワー回路と、電圧調整手段の出力とそのソースフォロワー回路の入力とのあいだに直列に接続されたサンプルアンドホールド回路と、が含まれる。

本明細書には具体的な実施形態群を示し説明してきたが、当業者には、示したそれらの具体的な実施形態に代えて、同じ結果が得られるように算段された配置を使ってもよい、ということがわかるだろう。本開示は、本開示のひとつ以上の実施形態の応用例もしくは変形例をも包括することを意図したものなのである。上述の記載は例示を目的としたものであり、限定を企図したものではない、ということを理解されたい。上述した実施形態群を組み合わせたもの、および本明細書にて明示されていない他の実施形態もまた、本開示を通読した当業者には自明といえる。本開示にかかるひとつ以上の実施形態の範囲には、上述した構造および方法を使用できるような他の用途も含まれている。ゆえに、本開示にかかるひとつ以上の実施形態の範囲は、付随する請求項が体現する均等の全範囲を踏まえて請求項を参酌することで決定されるべきである。

前述した『発明を実施するための形態』では、本開示を簡素化するため、単独の実施形態としていくつかの特徴をまとめて記載してある。とはいえ、こうした開示法にて、本開示に示した実施形態群が各請求項にて明示的に列挙された特徴よりも多くの特徴を用いなくてはならないことを企図しているとは見做さないでほしい。そうではなく、後述する請求項にて反映されているように、発明性を有する構成要素を列挙すると、開示された単独の実施形態の持つすべての特徴よりも少なくなるわけである。つまり本明細書では、後述する請求項は、各々が別箇の実施形態として自立し、『発明を実施するための形態』に包括されることになるのである。

Claims

可変基準電圧信号を受け取るよう構成された入力と、前記可変基準電圧信号に基づくゲート電圧信号を提供するよう構成された出力とを有する、電圧調整手段と、
前記電圧調整手段の前記出力に並列に接続された、複数の調整電圧出力ステージと、
を含む電圧調整系であって、
前記複数の調整電圧出力ステージの各々が、
前記ゲート電圧信号に対応する調整電圧出力を提供するよう構成されたソースフォロワー回路と、
前記電圧調整手段の前記出力と、前記ソースフォロワー回路の入力との間に直列に接続された、サンプルアンドホールド回路と、
を含み、
互いに異なるよう維持された複数の調整電圧出力値を同時に提供するために、前記複数の調整電圧出力ステージは、前記可変基準電圧信号が変化するにつれて、個々に、異なる大きさの前記ゲート電圧信号を選択及び保持するよう動作可能であることを特徴とする、電圧調整系。
前記複数の調整電圧出力ステージの個数が、二つ以上である、請求項１記載の電圧調整系。
前記複数の調整電圧出力ステージの各々の持つ前記サンプルアンドホールド回路が、前記電圧調整手段の異なる出力電圧を、関連するソースフォロワー回路への入力として保持するよう動作可能であることを特徴とする、請求項２記載の電圧調整系。
前記サンプルアンドホールド回路の各々が、前記電圧調整手段の前記出力と、共通電位との間で、キャパシタに直列に接続されたスイッチを含み、
前記関連するソースフォロワー回路への前記入力が、前記スイッチと前記キャパシタとの間に在るノードに接続されていることを特徴とする、請求項３記載の電圧調整系。
前記複数の調整電圧出力ステージのうちのひとつの持つ前記スイッチが、前記複数の調整電圧出力ステージのうちの他のステージの持つ前記スイッチとは異なる時間に開く、請求項４記載の電圧調整系。
前記電圧調整手段が、比較手段および電圧追従回路を含む、請求項１記載の電圧調整系。
前記電圧追従回路が、電源電位と共通電位との間で、第一の抵抗素子および第二の抵抗素子と直列に接続された、ＭＯＳトランジスタを有し、
前記比較手段の第一の入力端子が、前記可変基準電圧信号線に接続され、
前記比較手段の第二の入力端子が、前記第一の抵抗素子と前記第二の抵抗素子との間のノードに接続されており、
前記比較手段の出力が、前記ＭＯＳトランジスタのゲートに接続されていることを特徴とする、請求項６記載の電圧調整系。
前記複数の調整電圧出力ステージのうちのひとつの持つ前記スイッチが、前記可変基準電圧信号線に在る第一の値に対応して開き、
前記複数の調整電圧出力ステージのうちの別のステージの持つ前記スイッチが、前記可変基準電圧信号線に在る第二の値に対応して開くことを特徴とする、請求項７記載の電圧調整系。
前記可変基準電圧信号線が、入力デジタル信号を受けるデジタル／アナログ変換手段の出力に接続されており、
前記複数の調整電圧出力ステージのうちのひとつの持つ前記スイッチが、第一のデジタル信号入力値に対応して開き、
前記複数の調整電圧出力ステージのうちの別のステージの持つ前記スイッチが、第二のデジタル信号入力値に対応して開くことを特徴とする、請求項７記載の電圧調整系。
前記第二の抵抗素子が、設定変更可能な抵抗ネットワークである、請求項７記載の電圧調整系。
前記設定変更可能な抵抗ネットワークの特定の抵抗値が、入力デジタル信号に応じて選択され、
第一の調整電圧出力ステージの持つ前記スイッチが、第一の入力デジタル信号に対応して開き、
第二の調整電圧出力ステージの持つ前記スイッチが、第二の入力デジタル信号に対応して開くことを特徴とする、請求項１０記載の電圧調整系。
電圧調整手段であって、
比較手段と、
電圧源に接続されたドレインを有する、ＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースに接続された第一の端子を有する、第一の抵抗素子と、
前記第一の抵抗素子の第二の端子に接続された第一の端子、および共通電位に接続された第二の端子を有する、第二の抵抗素子と、
を含み、ここで、
前記比較手段の第一の入力端子は、可変基準電圧信号線に接続され、
前記比較手段の第二の入力端子は、前記第一の抵抗素子と前記第二の抵抗素子との間のノードに接続され、
前記比較手段の出力が、前記ＭＯＳトランジスタのゲートに接続された、電圧調整手段と、
前記比較手段の前記出力に接続された入力を有する、第一のサンプルアンドホールド回路と、
前記第一のサンプルアンドホールド回路の出力に接続された入力を有する、第一のソースフォロワー回路と、
を含み、
維持された第一の調整電圧出力値を提供するために、前記第一のサンプルアンドホールド回路は、前記可変基準電圧信号線上の信号が変化するにつれて、個々に、前記比較手段の特定の出力値を選択及び保持するよう動作可能であることを特徴とする、電圧調整系。
前記比較手段の前記出力に接続された入力を有する、第二のサンプルアンドホールド回路と、
前記第二のサンプルアンドホールド回路の出力に接続された入力を有する、第二のソースフォロワー回路と、
をさらに含み、
前記第一の調整電圧出力値とは異なるよう維持された第二の調整電圧出力値を提供するために、前記第二のサンプルアンドホールド回路は、前記可変基準電圧信号線上の信号が変化するにつれて、個々に、前記第一のサンプルアンドホールド回路によって保持された値とは異なる前記比較手段の特定の出力値を選択及び保持するよう動作可能である、請求項１２記載の電圧調整系。
前記サンプルアンドホールド回路の各々が、前記比較手段の前記出力と前記共通電位との間にてキャパシタと直列に接続されたスイッチを含み、
対応する前記ソースフォロワー回路への前記入力が、前記スイッチと前記キャパシタとの間のノードに接続されることを特徴とする、請求項１３記載の電圧調整系。
前記ソースフォロワー回路の各々が、第二のＭＯＳトランジスタを含み、
前記第二のＭＯＳトランジスタが、
前記電圧源に接続されたドレインと、
電流源に接続されたソースと、
対応する前記サンプルアンドホールド回路の持つ前記スイッチ及び前記キャパシタの間のノードに接続されたゲートと、
を有することを特徴とする、請求項１４記載の電圧調整系。
前記第二の抵抗素子が、設定変更可能な抵抗ネットワークである、請求項１４記載の電圧調整系。
前記設定変更可能な抵抗ネットワークの構成、および、前記スイッチの各々の導通が、デジタル論理信号に基づいて選択されることを特徴とする、請求項１６記載の電圧調整系。
前記比較手段の前記出力に接続された入力を各々が有する、複数のサンプルアンドホールド回路と、
前記複数のサンプルアンドホールド回路の各々に対応するソースフォロワー回路と、
をさらに含み、ここで、
前記ソースフォロワー回路は、対応する前記サンプルアンドホールド回路の出力に接続された入力を有し、
互いに異なるよう維持された複数の調整電圧出力値を提供するために、前記複数のサンプルアンドホールド回路は、前記可変基準電圧信号線上の信号が変化するにつれて、個々に、前記比較手段のそれぞれの出力値を選択及び保持するよう動作可能であることを特徴とする、請求項１２記載の電圧調整系。
電圧調整をするための方法であって、
可変基準電圧信号と電圧源に比例する信号との差分に基づくゲート電圧信号を生成するステップと、
前記可変基準電圧信号と前記電圧源に比例する前記信号とのうちの少なくとも一方を変化させるステップと、
前記可変基準電圧信号と前記電圧源に比例する前記信号とのうちの少なくとも一方を変化させる前の第一のゲート電圧信号値を格納するステップと、
前記可変基準電圧信号と前記電圧源に比例する前記信号とのうちの少なくとも一方を変化させた後の第二のゲート電圧信号値を格納するステップと、
格納された前記第一のゲート電圧信号値で第一のソースフォロワー入力にバイアスをかけ、また、格納された前記第二のゲート電圧信号値で第二のソースフォロワー入力にバイアスをかけるステップと、
前記第一のソースフォロワーからの第一の調整電圧出力と、前記第二のソースフォロワーからの第二の調整電圧出力とを、同時に提供するステップであって、前記第一の調整電圧出力は前記第二の調整電圧出力とは異なる値に維持される、ステップと、
を含むことを特徴とする、方法。
前記第一のゲート電圧信号値を格納するステップが、第一のキャパシタを前記第一のゲート電圧信号値にまで充電してから、前記第一のキャパシタを前記第一のゲート電圧信号値から分離するステップを含み、また、
前記第二のゲート電圧信号値を格納するステップが、第二のキャパシタを前記第二のゲート電圧信号値にまで充電してから、前記第二のキャパシタを前記第二のゲート電圧信号値から分離するステップを含むことを特徴とする、請求項１９記載の方法。
前記第一のキャパシタは、前記ゲート電圧信号が前記第一のゲート電圧値に実質的に等しい期間を除いて、前記ゲート電圧信号から分離され、
前記第二のキャパシタは、前記ゲート電圧信号が前記第二のゲート電圧値に実質的に等しい期間を除いて、前記ゲート電圧信号から分離されることを特徴とする、請求項２０記載の方法。
前記第一のゲート電圧信号値を格納するステップが、第一のキャパシタを前記第一のゲート電圧信号値で充電し、かつ、前記第一のキャパシタを前記第二のゲート電圧信号値から分離するステップを含み、
前記第二のゲート電圧信号値を格納するステップが、第二のキャパシタを前記第二のゲート電圧信号値で充電し、かつ、前記第二のキャパシタを前記第一のゲート電圧信号値から分離するステップを含むことを特徴とする、請求項１９記載の方法。
前記可変基準電圧信号を変化させるステップが、基準電圧信号に、或るアナログ値から別のアナログ値への勾配をつけるステップを含み、また、
前記第一のキャパシタを分離するステップおよび前記第二のキャパシタを分離するステップが、スイッチを開くステップを含むことを特徴とする、請求項２０記載の方法。