JP4452697B2

JP4452697B2 - ディスクアレイ制御装置

Info

Publication number: JP4452697B2
Application number: JP2006154750A
Authority: JP
Inventors: 和久藤本; 淳田中; 昭藤林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-06-02
Filing date: 2006-06-02
Publication date: 2010-04-21
Anticipated expiration: 2019-01-07
Also published as: JP2006268881A

Description

本発明は、データを複数の磁気ディスク装置に格納するディスクアレイ制御装置に関する。

半導体記憶装置を記憶媒体とするコンピュータの主記憶のＩ／Ｏ性能に比べて、磁気ディスクを記憶媒体とするディスクサブシステム（以下「サブシステム」という。）のＩ／Ｏ性能は３〜４桁程度小さく、従来からこの差を縮めること、すなわちサブシステムのＩ／Ｏ性能を向上させる努力がなされている。サブシステムのＩ／Ｏ性能を向上させるための１つの方法として、複数の磁気ディスク装置でサブシステムを構成し、データを複数の磁気ディスク装置に格納する、いわゆるディスクアレイと呼ばれるシステムが知られている。

図２は、従来のディスクアレイの構成を示す。ホストコンピュータ５０とディスクアレイ制御装置２との間のデータ転送を実行する複数のチャネルＩＦ部１１と、磁気ディスク装置２０とディスクアレイ制御装置２間のデータ転送を実行する複数のディスクＩＦ部１２と、磁気ディスク装置２０のデータを一時的に格納するキャッシュメモリ部１４と、ディスクアレイ制御装置２に関する制御情報（例えば、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部１４との間のデータ転送制御に関する情報）を格納する共有メモリ部１５とを備え、キャッシュメモリ部１４および共有メモリ部１５は全てのチャネルＩＦ部１１及びディスクＩＦ部１２からアクセス可能な構成となっている。このディスクアレイでは、チャネルＩＦ部１１及びディスクＩＦ部１２と共有メモリ部１５との間、及び、チャネルＩＦ部１１及びディスクＩＦ部１２とキャッシュメモリ部１４との間は１対１に接続される。以下、このような接続形態をスター接続と呼ぶ。

チャネルＩＦ部１１は、ホストコンピュータ５０と接続するためのインターフェース及びホストコンピュータ５０に対する入出力を制御するマイクロプロセッサ（図示せず）を有している。また、ディスクＩＦ部１２は、磁気ディスク装置２０と接続するためのインターフェース及び磁気ディスク装置２０に対する入出力を制御するマイクロプロセッサ（図示せず）を有している。また、ディスクＩＦ部１２は、RAID機能の実行も行う。

図３は、他の従来のディスクアレイの構成を示す。ホストコンピュータ５０とディスクアレイ制御装置３間のデータ転送を実行する複数のチャネルＩＦ部１１と、磁気ディスク装置２０とディスクアレイ制御装置３間のデータ転送を実行する複数のディスクＩＦ部１２と、磁気ディスク装置２０のデータを一時的に格納するキャッシュメモリ部１４と、ディスクアレイ制御装置３に関する制御情報（例えば、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部１４との間のデータ転送制御に関する情報）を格納する共有メモリ部１５を備え、各チャネルＩＦ部１１及びディスクＩＦ部１２と共有メモリ部１５間は共有バス１３０で接続され、各チャネルＩＦ１１部及びディスクＩＦ部１２とキャッシュメモリ部１４間は共有バス１３１で接続される。以下、このような接続形態を共有バス接続形式と呼ぶ。

ディスクアレイのアーキテクチャーをスケーラブルなものとするには、ディスク制御装置に接続するディスク容量（論理ボリューム数）に応じ、ディスクＩＦ部を増設し、また、必要なホストコンピュータとのチャネル数に応じて、ディスクアレイ装置内のチャネルＩＦ部を増設する必要がある。しかし、共有バス接続形式のディスクアレイ制御装置では、チャネルＩＦ部、ディスクＩＦ部の増設すると、共有バスがボトルネックとなり、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との間のアクセスパス、又はチャネルＩＦ部及びディスクＩＦ部と共有メモリ部との間のアクセスパスのスループットを、チャネルＩＦ部又はディスクＩＦ部の増設に対応してスケーラブルなものとすることができない。

また、共有バス接続形式では、チャネルＩＦ部に設けられたマイクロプロセッサ、及びディスクＩＦ部に設けられたマイクロプロセッサに高性能なプロセッサを使用した場合に、これらのプロセッサの性能に比べて、共有バスの転送能力がボトルネックになり、プロセッサの高速化に追従することが困難となる。

さらに、共有バス接続形式では、共有バスに接続された複数のチャネルＩＦ部（または複数のディスクＩＦ部）の何れかのチャネルＩＦ部（またはディスクＩＦ部）に障害が発生した場合に、障害の発生したチャネルＩＦ部（またはディスクＩＦ部）を特定することが困難である。

一方、スター接続形式のディスクアレイ制御装置では、共有メモリ部またはキャッシュメモリ部に接続したアクセスパス数に比例して内部パス性能が増加させることができるので、チャネルＩＦ部、ディスクＩＦ部の増設、または使用するプロセッサの性能に応じて、内部パス性能を増加させることが可能である。また、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との間、チャネルＩＦ部及びディスクＩＦ部と共有メモリ部との間がスター接続されているため、障害の発生したチャネルＩＦ部（またはディスクＩＦ部）を特定することも容易である。

スター接続形式のディスクアレイ制御装置では、ディスクアレイ制御装置に搭載されるチャネルＩＦ部またはディスクＩＦ部の数を増やした場合、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との間、及びチャネルＩＦ部及びディスクＩＦ部と共有メモリとの間のアクセスパス数も増えることになる。また、ホストコンピュータとディスクアレイ制御装置との間の接続にファイバチャネル等の高速チャネルの採用等により、ディスクアレイ制御装置に要求されるスループットはさらに増大する方向にあり、このスループットの向上の要求を満たすためには、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との間、及びチャネルＩＦ部及びディスクＩＦ部と共有メモリとの間のアクセスパス数を増やし、内部パス性能を向上させることが有効である。

しかし、キャッシュメモリに格納される１つのデータのデータ量は、共有メモリに格納される１つの制御情報のデータ量よりもかなり大きい。一例を挙げれば、メインフレームに接続されるディスク制御装置では、キャッシュメモリに格納される１つのデータは数Ｋバイト程度（例えば２Ｋバイト）であるのに対し、共有メモリに格納される１つの制御情報は数バイト程度（例えば、４バイト）である。また、オープン系のホストコンピュータに接続されるディスク制御装置では、キャッシュメモリに格納される１つのデータは数十バイト程度（例えば、６４Ｋバイト）であるのに対し、共有メモリに格納される１つの制御情報は数バイト程度（例えば、４バイト）である。したがって、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との間で転送されるデータ量は、チャネルＩＦ部及びディスクＩＦ部と共有メモリ部との間で転送されるデータ量に比べかなり大きいので、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との間のアクセスバスのデータ幅は、チャネルＩＦ部及びディスクＩＦ部と共有メモリ部との間のアクセスパスのデータ幅より広くとる必要がある。例えば、前者のアクセスパスは１６ビットのバスで構成され、後者は４ビットのバスで構成される。そのため、チャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ部との間のアクセスパスの本数を増やすと、キャッシュメモリ部のＬＳＩピンネック及びパッケージのコネクタネックという問題が生じる。

一方、ディスクアレイ制御装置のホストコンピュータへの応答時間を短くするためには、共有メモリ部に格納された制御情報へのアクセス時間をできるだけ短くすることも必要である。

また、近年のオープンシステム化の流れを受け、マルチプラットフォーム対応のストレージサブシステムが求められている。すなわち、ファイバチャネルのような、高速インターフェースと、スループットが数十ＭＢ／ｓｅｃである低速のＥＳＣＯＮ（エンタープライズ・システムズ・コネクション；ＥＳＣＯＮは米国International Business Machines, Corp.の登録商標）チャネルやＳＣＳＩ（スモール・コンピュータ・システム・インターフェース）チャネル等の低速インターフェースとを、同じディスクアレイ制御装置でサポートする必要がある。このため例えば、スループットの高いファイバチャネル用のチャネルＩＦ部やディスクＩＦ部と、スループットの低いＳＣＳＩチャネル用のチャネルＩＦ部やディスクＩＦ部を同じディスクアレイ装置内に搭載し、同時に動作させる必要がある。そのためには、種類の異なるインターフェースを備えたチャネルＩＦ部及びディスクＩＦ部とキャッシュメモリ間において効率的なアクセスが行われるようにする必要がある。

本発明の目的は、上述の課題を解消し、チャネルＩＦ部、ディスクＩＦ部−キャッシュメモリ間の全てのアクセスパスを効率的に使用することを可能とし、キャッシュメモリへのデータ転送スループットの高いディスクアレイ制御装置を提供することにある。

上記目的を解決するために、本発明のディスクアレイ制御装置では、第１の種類であるインターフェースを有する第１計算機に接続される第１チャネルインタフェースと、前記第１の種類であるインターフェースより帯域幅の狭い第２の種類であるインターフェースを有する第２計算機に接続される、前記第１チャネルインタフェースと異なる第２チャネルインタフェースと、第３の種類であるインターフェースを有する第１ディスク装置に接続される第１ディスクインタフェースと、前記第３の種類であるインターフェースより帯域幅の狭い第４の種類であるインターフェースを有する第２ディスク装置に接続される、前記第１ディスクインタフェースと異なる第２ディスクインタフェースと、前記第１チャネルインタフェース及び前記第１ディスクインタフェースに、複数の物理的な第１アクセスパスで接続される第１セレクタ並びに前記第２チャネルインタフェース及び前記第２ディスクインタフェースに、複数の物理的な第２アクセスパスで接続される第２セレクタと、前記第１チャネルインタフェース及び前記第１ディスクインタフェースに、前記第１セレクタを介するが前記第２セレクタは介さずに、複数の物理的な第３アクセスパスで接続され、また、前記第２チャネルインタフェース及び前記第２ディスクインタフェースに、前記第２セレクタを介するが前記第１セレクタは介さずに、複数の物理的な第４アクセスパスで接続されるキャッシュメモリと、を備え、前記第１アクセスパスの帯域幅と前記第２アクセスパスの帯域幅とが等しく、前記第３アクセスパスの帯域幅より前記第４アクセスパスの帯域幅が狭い、ことを特徴とする。

また、本発明のディスクアレイ制御装置では、前記第１セレクタから前記キャッシュメモリへ接続される前記第３アクセスパスの数を、前記第１チャネルインタフェース及び前記第１ディスクインタフェースから前記第１セレクタに接続される前記第１アクセスパスの数より少なくし、前記第２セレクタから前記キャッシュメモリへ接続される前記第４アクセスパスの数を、前記第２チャネルインタフェース及び前記第２ディスクインタフェースから前記第２セレクタに接続される前記第２アクセスパスの数より少なくすることが望ましい。

さらに、本発明のディスクアレイ制御装置では、第１の種類であるインターフェースを有する第１の計算機と、第１のセレクタを接続する第１のアクセスパスと、第１の種類であるインターフェースより帯域幅の狭い第２の種類であるインターフェースを有する第２の計算機と、第２のセレクタを接続する第２のアクセスパスと、第３の種類であるインターフェースを有する第１のディスク装置と前記第１のセレクタを接続する第３のアクセスパスと、前記第３の種類であるインターフェースより帯域幅の狭い第４の種類であるインターフェースを有する第２のディスク装置と前記第２のセレクタを接続する第４のアクセスパスと、前記第1のセレクタとキャッシュメモリを接続する第５のアクセスパスと、前記第２のセレクタとキャッシュメモリを接続する第６のアクセスパスとを有し、前記第１のアクセスパスと前記第２のアクセスパスと前記第３のアクセスパスと前記第４のアクセスパスとの帯域幅が等しく、前記第５のアクセスパスの帯域幅より前記第６のアクセスパスの帯域幅が狭い、ことを特徴とする。

さらに、本発明のディスクアレイ制御装置では、前記第１のアクセスパスと前記第３のアクセスパスの合計のアクセスパスの本数は、前記第５のアクセスパスの本数よりも多く、前記第２のアクセスパスと前記第４のアクセスパスの合計のアクセスパスの本数は、前記第６のアクセスパスの本数よりも多いことが望ましい。

以上、本発明によれば、ディスクアレイ制御装置１内のあるセレクタ部１３及びそれに繋がるアクセスパスの帯域幅がネックとなって、ディスクアレイ装置全体のデータ転送スループットが制限されることを防ぐことが可能となる。それによって、ディスクアレイ制御装置のデータ転送スループットが向上する。

本発明のディスクアレイ制御装置の実施例について、以下、図面を用いて説明する。

図１に、本発明のディスクアレイ制御装置の一実施例を示す。

ディスクアレイ制御装置１は、大別すると、メインフレーム５０に接続するための２つのメインフレーム用チャネルＩＦ部４１１、ワークステーション５１に接続するための２つＦＣ（Fiber Channel）用チャネルＩＦ部４１３、磁気ディスク２０に接続するための２つのＳＣＳＩ用ディスクＩＦ部４１４、磁気ディスク２０に接続するための２つのＦＣ用ディスクＩＦ部４１５、４つのセレクタ部１３、２つのキャッシュメモリ部１４、及び２つの共有メモリ部、アクセスパス０：１３５、アクセスパス１：１３６、及びアクセスパス２：１３７とを有する。本実施例では、アクセスパス０：１３５及びアクセスパス１：１３６の１本当りの帯域幅は全て等しい（例えば、２００ＭＢ／ｓｅｃ）と仮定する。なお、以下では、説明の便宜上、メインフレーム５０とワークステーション５１とをホストコンピュータと呼ぶ場合もある。

メインフレーム用チャネルＩＦ部４１１及びＦＣ用チャネルＩＦ部４１３は、ホストコンピュータとの２つのＩＦ（ホストＩＦ）１０２と、ホストコンピュータに対する入出力を制御する２つのマイクロプロセッサ１０１と、キャッシュメモリ部１４へのアクセスを制御するアクセス制御部（ＣＭアクセス制御部）１０４と、共有メモリ部１５へのアクセスを制御するアクセス制御部（ＳＭアクセス制御部）１０５とを有し、ホストコンピュータ５０とキャッシュメモリ部１４間のデータ転送、及びマイクロプロセッサ１０１と共有メモリ部１５間の制御情報の転送を実行する。マイクロプロセッサ１０１及びホストＩＦ１０２は内部バス１０６によって接続され、ＣＭアクセス制御部１０４及びＳＭアクセス制御部１０５は、２つのホストＩＦ１０２に接続されている。

ＳＣＳＩ用ディスクＩＦ部４１４及びＦＣ用ディスクＩＦ部４１５は、磁気ディスク装置２０との２つのＩＦ（ドライブＩＦ）１０３と、磁気ディスク装置２０に対する入出力を制御する２つのマイクロプロセッサ１０１と、キャッシュメモリ部１４へのアクセスを制御するアクセス制御部（ＣＭアクセス制御部）１０４と、共有メモリ部１５への１つのアクセス制御部（ＳＭアクセス制御部）１０５とを有し、磁気ディスク装置２０とキャッシュメモリ部１４間のデータ転送、及びマイクロプロセッサ１０１と共有メモリ部１５間の制御情報の転送を実行する。マイクロプロセッサ１０１及びドライブＩＦ１０３は内部バス１０６によって接続され、ＣＭアクセス制御部１０４及びＳＭアクセス制御部１０５は、２つのドライブＩＦ１０３に接続されている。ディスクＩＦ部はRAID機能の実行も行う。

キャッシュメモリ部１４は、キャッシュメモリ（ＣＭ）コントローラ１０５とメモリモジュール１０６とを有し、磁気ディスク装置２０へ記録するデータを格納する。また、共有メモリ部１５は、共有メモリ（ＳＭ）コントローラ１１５とメモリモジュール１０６とを有し、制御情報を格納する。

次に、本実施例の特徴のひとつである、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５と、キャッシュメモリ部１４及び共有メモリ部１５との接続形態について説明する。

メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５内の各ＣＭアクセス制御部１０４にはそれぞれ２本のアクセスパス０：１３５が接続され、それらは、２重化されたセレクタ部１３に接続される。１つのセレクタ部１３には、１つのメインフレーム用チャネルＩＦ部４１１と１つのＦＣ用チャネルＩＦ部４１３とから、及びＳＣＳＩ用ディスクＩＦ部４１４及びＦＣ用ディスクＩＦ部４１５とから、計４本のアクセスパス０：１３５が接続される。また、１つのセレクタ部１３には２本のアクセスパス１：１３６が接続され、それらは、２重化されたキャッシュメモリ部１４内のＣＭコントローラ１０７に接続される。したがってＣＭコントローラ１０７には、４つのセレクタ部１３から、計４本のアクセスパス１：１３６が接続される。

セレクタ部１３は、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、ＦＣ用ディスクＩＦ部４１５チャネルＩＦ部１１、又はディスクＩＦ部１２からのアクセス要求が、キャッシュメモリ部１４へのアクセスパス１：１３６の数に相当する２個より多い場合には、それらのアクセス要求の内２個だけを選択して実行する機能を有している。

ディスクアレイ制御装置１のスループットを向上させるためには、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５とキャッシュメモリ部との間のアクセスパス数を増やし、内部パス性能を向上させることが有効である。しかし、そのアクセスパス数を増やしていくと、上述のように、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５とキャッシュメモリ部１４との間のアクセスパスのデータ幅は広くとる必要があるので、キャッシュメモリ部１４のＬＳＩピンネック及びパッケージのコネクタネックという問題が生じる。そこで、本実施例では、１つのセレクタ部１３からキャッシュメモリ部１４へ接続されるアクセスパスの数を、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５から１つのセレクタ部１３に接続されるアクセスパスの数より少なくし、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５の合計数よりもセレクタ部１３の合計数が少なくなるようにすることにより、キャッシュメモリ部１４に接続されるアクセスパス数を削減している。

なお、セレクタ部１３を２重化し、１つのメインフレーム用チャネルＩＦ部４１１、１つのＦＣ用チャネルＩＦ部４１３、１つのＳＣＳＩ用ディスクＩＦ部４１４、及び１つのＦＣ用ディスクＩＦ部４１５から１つのキャッシュメモリ部１４へのアクセスルートを２つ設けているのは、一方のアクセスルートに障害が発生した場合でも、もう一方のアクセスルートによりキャッシュメモリ部１４へアクセス可能とし、耐障害性を向上させるためである。

一方、ディスクアレイ制御装置１のホストコンピュータへの応答時間を短くするためには、共有メモリ部１５に格納される制御情報へのアクセス時間をできるだけ短くする必要がある。図１に示したＣＭアクセス制御部１０４とＣＭコントローラ１０５との間のように、ＳＭアクセス制御部１０５とＳＭコントローラ１０８との間をセレクタ部を介して接続すると、セレクタ部での処理のオーバーヘッドにより、共有メモリ部１５に格納される制御情報へのアクセス時間を短くすることができない。また、上述したように、共有メモリ部１５に格納される１つの制御情報のデータ長はキャッシュメモリ部１４に格納する１つのデータのデータ長に比べかなり小さいので、アクセスパス２：１３７のデータ幅は、アクセスパス０：１３５のデータ幅の半分以下とすることが可能である。したがって、共有メモリ部１５へのアクセスパス数を増やしても共有メモリ部内の共有メモリメモリコントローラ（図２では共有メモリコントローラを図示していない）のＬＳＩのピン数不足等の問題が生じることは少ない。そこで、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５内の各ＳＭアクセス制御部１１４と、共有メモリ部１５内のＳＭコントローラ１１５との間はアクセスパス２：１３７により直接接続している。

次に、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５からキャッシュメモリ部１４へのアクセスについて説明する。

図４に、ＣＭアクセス制御部１０４内の構成を示す。ＣＭアクセス制御部１０４は、セレクタ３０２と、アドレス、コマンド、データを一時格納するパケットバッファ３０３と、セレクタ部１３に繋がるアクセスパス０：１３５とのパスＩＦ３０１と、データのエラーチェック部３００と、データ転送制御部３１０とを有する。セレクタ３０２の２つのポートはデータ線２１０でホストＩＦ１０２あるいはドライブＩＦ１０３に接続される。また、セレクタ３０２の他の２つのポートはパスＩＦ３０１に接続される。パスＩＦ３０１はアクセスパス０：１３５でセレクタ部１３に接続される。データ転送制御部３１０は、制御線１：２１１でホストＩＦ１０２あるいはドライブＩＦ１０３に接続され、制御線２：２１２でセレクタ部１３内のデータ転送制御部３１５に接続される。また、データ転送制御部３１０は、アービタ３０８によりホストＩＦ１０２あるいはドライブＩＦ１０３からのアクセス要求のアービトレーションを行い、セレクタ３０２の切り替えを行う。

図５に、セレクタ部１３内の構成を示す。セレクタ部１３は、チャネルＩＦ部１１及びディスクＩＦ部１２に繋がるアクセスパス０：１３５との８つのパスＩＦ３０１と、ＣＭコントローラ１０５に繋がるアクセスパス１：１３６との４つのパスＩＦ３０１と、両者間を互いに接続するセレクタ３０６と、パケットバッファ３０３と、データのエラーチェック部３００と、ＣＭアクセス制御部１０４から送出されたアドレス及びコマンドを解析するアドレス・コマンド（ａｄｒ、ｃｍｄ）解析部３０５と、データ転送制御部３１５を有する。データ転送制御部３１５は、制御線２：２１２でＣＭアクセス制御部１０４内のデータ転送制御部３１０に接続され、制御線３：２１３でＣＭコントローラ１０５内のデータ転送制御部３１５に接続される。また、データ転送制御部３１５は、アービタ３０８により、ａｄｒ、ｃｍｄ解析部３０５で解析した８本のアクセスパス０：１３５からのアクセス要求のアービトレーションを行い、セレクタ３０６の切り替えを行う。パケットバッファ３０３は、アクセスパス０：１３５側のパスとアクセスパス１：１３６側のパスでデータ転送速度に差がある場合、速度差を吸収するために、転送するデータの一部または全部をバッファリングする。

ａｄｒ、ｃｍｄ解析部３０５は、アドレス及びコマンドを格納するバッファと、ａｄｒ抽出部と、ｃｍｄ抽出部を有する（図示していない）。ａｄｒ、ｃｍｄ解析部３０５では、ＣＭアクセス制御部１０４に接続される８本のアクセスパス０：１３５それぞれに１つずつ割り当てられたバッファに、アドレス、コマンドを格納する。ａｄｒ抽出部及びｃｍｄ抽出部では、アクセスするＣＭコントローラ１０５とアクセスの種類を割り出し、データ転送制御部３１５内のアービタ３０８へ送出する。

図６は、キャッシュメモリ部１４内の構成を示している。キャッシュメモリ部１４は、ＣＭコントローラ１０５とメモリモジュール１０６を有する。ＣＭコントローラ１０５は、セレクタ部１３に繋がるアクセスパス１：１３６との４つのパスＩＦ３０１と、セレクタ３０４と、データを一時格納するパケットバッファ３０３と、データのエラーチェック部３００と、メモリモジュール１０６へのアクセスを制御するメモリ制御部３０７と、ＣＭアクセス制御部１０４から送出されたアドレス及びコマンドを解析するａｄｒ、ｃｍｄ解析部３０５と、データ転送制御部３１５を有する。データ転送制御部３１５は、制御線３：２１３でセレクタ部１３内のデータ転送制御部３１５に接続される。また、データ転送制御部３１５は、アービタ３０８により、ａｄｒ、ｃｍｄ解析部３０５で解析した４本のアクセスパス１：１３６からのアクセス要求のアービトレーションを行い、セレクタ３０４の切り替えを行う。

ａｄｒ、ｃｍｄ解析部３０５は、バッファと、ａｄｒ抽出部と、ｃｍｄ抽出部を有する（図示していない）。ａｄｒ、ｃｍｄ解析部３０５では、ＣＭコントローラ１０５に接続される４本のアクセスパス１：１３６それぞれに１つずつ割り当てられたバッファに、アドレス、コマンドを格納する。ａｄｒ抽出部及びｃｍｄ抽出部では、アクセスするメモリのアドレスとアクセスの種類を割り出し、メモリ制御部３０７へ送出する。また、４本のアクセスパス１：１３６からのアクセス要求をデータ転送制御部３１５内のアービタ３０８へ送出する。

次に、キャッシュメモリ部１４へのアクセス時の手順について述べる。キャッシュメモリ部１４へアクセスする場合、マイクロプロセッサ１０１は、ホストＩＦ１０２あるいはドライブＩＦ１０３へ、キャッシュメモリ部１４へのアクセス開始を指示する。

アクセス開始の指示を受けたホストＩＦ１０２あるいはドライブＩＦ１０３は、制御線１：２１１によりＣＭアクセス制御部１０４内のデータ転送制御部３１０へアクセス開始を示す信号を送出する。それとともに、データ線２１０を通してアドレス、コマンド、データ（データの書き込み時のみ）を送出する。

ＣＭアクセス制御部１０４は、データ線２１０を通して送られてきたアドレス、コマンド、データ（データの書き込み時のみ）をパケットバッファ３０３に格納する。データ転送制御部３１０はアービトレーションを行ってパスＩＦ３０１の使用権を決定し、セレクタ３０２を切り替える。

図７は、キャッシュメモリ部１４へデータを書き込む場合の、ＣＭアクセス制御部１０４からＣＭコントローラ１０５へのアクセスの流れを示している。ＣＭアクセス制御部１０４内のデータ転送制御部３１０は、アービトレーションによってアクセスパス０：１３５の使用権が決定されると、制御線２：２１２によってセレクタ部１３内のデータ転送制御部３１５へアクセス開始を示す信号（ＲＥＱ）を出す（ステップ５０１）。続いて、アドレス（ＡＤＲ）及びコマンド（ＣＭＤ）を送出する（ステップ５０２）。

セレクタ部１３内のデータ転送制御部３１５は、ＣＭアクセス制御部１０４からＲＥＱ信号を受け取ると、次にアクセスパス０：１３５を通して送られてくるアドレス及びコマンドを受信し、ａｄｒ、ｃｍｄ解析部３０５で解析したアクセス要求に基づいてアービトレーションを行う（ステップ５０３）。アービトレーションの結果、アクセスパス１：１３６への接続権を得たら、データ転送制御部３１５はセレクタ３０６を切り替える（ステップ５０４）とともに、制御線２：２１２により、ＣＭアクセス制御部１０４内のデータ転送制御部３１０へ、アクセスパス１：１３６への接続権が得られたことを示す信号（ＡＣＫ）を返す（ステップ５０５）。次にデータ転送制御部３１５は、制御線３：２１３によってＣＭコントローラ１０５内のデータ転送制御部３１５へアクセス開始を示す信号（ＲＥＱ）を出す（ステップ５０６）。続いて、アドレス及びコマンドを送出す
る（ステップ５０７）。

ＣＭアクセス制御部１０４はＡＣＫ信号を受けると、パケットバッファ３０３からデータ（ＤＡＴＡ）を読み出し、セレクタ３０２、パスＩＦ３０１を介してアクセスパス０：１３５へ送出する。セレクタ部１３は、アクセスパス０：１３５を通して送られてきたデータを、パスＩＦ３０１及びセレクタ３０６を介してアクセスパス１：１３６へ送出する（ステップ５０９）。

ＣＭコントローラ１０５内のデータ転送制御部３１５は、制御線３：２１３によってＲＥＱ信号を受け取ると、次にアクセスパス１：１３６を通して送られてくるアドレス及びコマンドを受信し、ａｄｒ、ｃｍｄ解析部３０５で解析したアクセス要求に基づいてアービトレーションを行い（ステップ５０８）、セレクタ３０４を切り替える。アクセスパス１：１３６を通して送られてくるデータはパケットバッファ３０３に格納する。アービトレーションの結果、メモリモジュール１０６へのアクセス権を得たら、メモリの制御情報をメモリ制御部３０７へ送出し、メモリアクセスのための前処理を行う（ステップ５１０）。次に、パケットバッファ３０３からデータを読み出し、セレクタ３０４を介してメモリモジュール１０６へ書き込む（ステップ５１１）。

メモリモジュール１０６へのアクセスが終了すると、メモリアクセスの後処理を行い、データ転送制御部３１５においてアクセス状況を示すステータス（ＳＴＡＴＵＳ）を生成する（ステップ５１２）。次に、ステータスをセレクタ部１３を介してＣＭアクセス制御部１０４へ送出する（ステップ５１３）。セレクタ部１３内のデータ転送制御部３１５はステータスを受け取ると、ＣＭコントローラ１０５へのＲＥＱ信号をオフする（ステップ５１４）。ＣＭアクセス制御部１０４内のデータ転送制御部３１０はステータスを受け取ると、セレクタ部１３へのＲＥＱ信号をオフする（ステップ５１５）。セレクタ部１３内のデータ転送制御部３１５はＣＭアクセス制御部１０４からのＲＥＱ信号のオフを確認すると、ＣＭアクセス制御部１０４へのＡＣＫ信号をオフする（ステップ５１６）。

ＣＭアクセス制御部１０４内のデータ転送制御部３１０はステータスを受け取ると、制御線１：２１１により、ホストＩＦ１０２あるいはドライブＩＦ１０３へキャッシュメモリ部１４へのアクセスの終了を報告する。

キャッシュメモリ部１４からデータを読み出す場合の、ＣＭアクセス制御部１０４からＣＭコントローラ１０５へのアクセスの流れは、ステップ５０１から５０８までとステップ５１２以降は、データの書き込みの場合と同じである。

ここでＣＭアクセス制御部１０４は、ステップ５０５でＡＣＫ信号を受けると、データの受信待ち状態に入る。

ステップ５０８でメモリアクセス権を得ると、ＣＭコントローラ１０５はメモリモジュール１０６からデータを読み出し、セレクタ３０４、パスＩＦ３０１を介してアクセスパス１：１３６にデータを送出する。

セレクタ部１３は、アクセスパス１：１３６を通してデータを受信すると、パスＩＦ３０１及びセレクタ３０６を介してアクセスパス０：１３５にデータを送出する。

ＣＭアクセス制御部１０４は、アクセスパス０：１３５を通してデータを受信すると、セレクタ３０２、データ線２１０を介してホストＩＦ１０２あるいはドライブＩＦ１０３へデータを送出する。

次に、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５から共有メモリ部１５へのアクセスについて説明する。

図８に、ＳＭアクセス制御部１０５内の構成を示す。ＳＭアクセス制御部１０４は、セレクタ３０２と、アドレス、コマンド、データを一時格納するパケットバッファ３０３と、ＳＭコントローラ１０８に繋がるアクセスパス２：１３７とのパスＩＦ３０１と、データのエラーチェック部３００と、データ転送制御部３１０を有する。セレクタ３０２の２つのポートはデータ線２２０でマイクロプロセッサ１０１に接続される。また、セレクタ３０２の他の２つのポートはパスＩＦ３０１に接続される。パスＩＦ３０１はアクセスパス２：１３７でＳＭコントローラ１０８に接続される。データ転送制御部３１０は、制御線５：２２１でマイクロプロセッサ１０１に接続され、制御線６：２２２でＳＭコントローラ１０８内のデータ転送制御部３１５に接続される。また、データ転送制御部３１０は、アービタ３０８によりマイクロプロセッサ１０１からのアクセス要求のアービトレーションを行い、セレクタ３０２の切り替えを行う。

図９に、共有メモリ部１５内の構成を示す。共有メモリ部１５は、ＳＭコントローラ１０８とメモリモジュール１０９を有する。ＳＭコントローラ１０８は、ＳＭアクセス制御部１０５に繋がるアクセスパス２：１３７との４つのパスＩＦ３０１と、セレクタ３０９と、データを一時格納するパケットバッファ３０３と、データのエラーチェック部３００と、メモリモジュール１０９へのアクセスを制御するメモリ制御部３０７と、ＳＭアクセス制御部１０５から送出されたアドレス及びコマンドを解析するａｄｒ、ｃｍｄ解析部３０５と、データ転送制御部３１５を有する。データ転送制御部３１５は、制御線６：２２２でＳＭアクセス制御部１０５内のデータ転送制御部３１０に接続される。また、データ転送制御部３１５は、アービタ３０８により、ａｄｒ、ｃｍｄ解析部３０５で解析した４本のアクセスパス２：１３７からのアクセス要求のアービトレーションを行い、セレクタ３０９の切り替えを行う。

ａｄｒ、ｃｍｄ解析部３０５は、バッファと、ａｄｒ抽出部と、ｃｍｄ抽出部を有する（図示していない）。ａｄｒ、ｃｍｄ解析部３０５では、ＳＭコントローラ１０８に接続される４本のアクセスパス２：１３７それぞれに１つずつ割り当てられたバッファに、アドレス、コマンドを格納する。ａｄｒ抽出部及びｃｍｄ抽出部では、アクセスするメモリのアドレスとアクセスの種類を割り出し、メモリ制御部３０７へ送出する。また、４本のアクセスパス２：１３７からのアクセス要求をデータ転送制御部３１５内のアービタ３０８へ送出する。

次に、共有メモリ部１５へのアクセス時の手順について述べる。共有メモリ部１５へアクセスする場合、マイクロプロセッサ１０１は、制御線５：２２１によりＳＭアクセス制御部１０５内のデータ転送制御部３１０へアクセス開始を示す信号を送出する。それとともに、データ線２２０を通してアドレス、コマンド、データ（データの書き込み時のみ）を送出する。

ＳＭアクセス制御部１０５は、データ線２２０を通して送られてきたアドレス、コマンド、データ（データの書き込み時のみ）をパケットバッファ３０３に格納する。データ転送制御部３１０はアービトレーションを行ってパスＩＦ３０１の使用権を決定し、セレクタ３０２を切り替える。

図１０に、共有メモリ部１５へデータを書き込む場合の、ＳＭアクセス制御部１０５からＳＭコントローラ１０８へのアクセスの流れを示す。ＳＭアクセス制御部１０５内のデータ転送制御部３１０は、アービトレーションによってアクセスパス２：１３７の使用権が決定されると、制御線６：２２２によってＳＭコントローラ１０８へアクセス開始を示す信号（ＲＥＱ）を出す（ステップ６０１）。続いて、アドレス、コマンド、及びデータを連続して送出する（ステップ６０２）。

ＳＭコントローラ１０８内のデータ転送制御部３１５は、制御線６：２２２によってＲＥＱ信号を受け取ると、次にアクセスパス２：１３７を通して送られてくるアドレス、コマンド、及びデータを受信する。アドレスとコマンドは、ａｄｒ、ｃｍｄ解析部３０５で解析し、アクセス要求に基づいてアービトレーションを行い（ステップ６０３）、セレクタ３０９を切り替える。データはパケットバッファ３０３に格納する。アービトレーションの結果、メモリモジュール１０９へのアクセス権を得たら、メモリの制御情報をメモリ制御部３０７へ送出し、メモリアクセスのための前処理を行う（ステップ６０４）。次に、パケットバッファ３０３からデータを読み出し、セレクタ３０９を介してメモリモジュール１０９へ書き込む（ステップ６０５）。

メモリモジュール１０９へのアクセスが終了すると、メモリアクセスの後処理を行い、データ転送制御部３１５においてアクセス状況を示すステータス（ＳＴＡＴＵＳ）を生成する（ステップ６０６）。次に、ステータスをＳＭアクセス制御部１０５へ送出する（ステップ６０７）。ＳＭアクセス制御部１０５内のデータ転送制御部３１０はステータスを受け取ると、ＳＭコントローラ１０８へのＲＥＱ信号をオフする（ステップ６０８）。

ＳＭアクセス制御部１０５内のデータ転送制御部３１０はステータスを受け取ると、制御線５：２２１により、マイクロプロセッサ１０１へ共有メモリ部１５へのアクセスの終了を報告する。

共有メモリ部１５からデータを読み出す場合のＳＭアクセス制御部１０５からＳＭコントローラ１０８へのアクセスの流れは、ステップ６０１から６０４までとステップ６０６以降は、データの書き込みの場合と同じである。

ステップ６０４でメモリアクセスの前処理を行った後、ＳＭコントローラ１０８はメモリモジュール１０９からデータを読み出し、セレクタ３０９、パスＩＦ３０１を介してアクセスパス２：１３７にデータを送出する。

ＳＭアクセス制御部１０５は、アクセスパス２：１３７を通してデータを受信すると、セレクタ３０２、データ線２２０を介してマイクロプロセッサ１０１へデータを送出する。

次に本実施例の他の特徴について説明する。

各セレクタ部１３の帯域幅が異なると、帯域幅が狭いセレクタ部１３に繋がったメインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、又はＦＣ用ディスクＩＦ部４１５のデータ転送スループットが、帯域幅の広いセレクタ部１３に繋がったメインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、又はＦＣ用ディスクＩＦ部４１５のデータ転送スループットより低くなるという問題がある。このような場合、２つのメインフレーム用チャネルＩＦ部４１１との間、２つのＦＣ用チャネルＩＦ部４１３との間、２つのＳＣＳＩ用ディスクＩＦ部４１４との間、又はＦＣ用ディスクＩＦ部４１５との間に性能差が生じ、ディスクアレイ装置１全体でデータ転送性能がアンバランスとなる。

そこで、本実施例では、セレクタ部１３が有する帯域幅を、各セレクタ部１３でほぼ等しくしている。より詳細には、いずれのセレクタ部１３にも、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５からのアクセスパス０：１３５を１つずつ接続し、キャッシュメモリ部１４へのアクセスパス１：１３６を２つ接続する。言い換えれば、本実施例の特徴は、各セレクタ部１３に繋がっているチャネルＩＦ部の種類（チャネルＩＦ部の種類とは、ホストコンピュータとのインターフェースの種類で分類した種類であり、本実施例では、メインフレーム用チャネルＩＦ部４１１、ＦＣ用チャネルＩＦ部４１３の２種類を想定）とそれら数の組み合わせ、及びディスクＩＦ部の種類（ディスクＩＦ部の種類とは、磁気ディスク装置とのインターフェースの種類で分類した種類であり、本実施例では、ＳＣＳＩ用ディスクＩＦ部４１４、又はＦＣ用ディスクＩＦ部４１５の２種類を想定）とその数の組み合わせを、各セレクタ部１３で同一にするという点にある。本実施例では、アクセスパス０：１３５及びアクセスパス１：１３６の１本当りの帯域幅は全て等しい（例えば、２００ＭＢ／ｓｅｃ）と仮定しているので、このようにすることで、各セレクタ部１３の帯域幅を等しくすることができる。また、例えば、メインフレーム用チャネルＩＦ部４１１に接続されるアクセスパス０：１３５の帯域幅を１００ＭＢ／ｓｅｃとし、ＦＣ用チャネルＩＦ部４１３に接続されるアクセスパス０：１３５の帯域幅を２００ＭＢ／ｓｅｃとし、これらの帯域幅を異ならしめた場合であっても、本実施例のように構成することにより、各セレクタ部１３の帯域幅を等しくすることが可能である。この結果、同種類のチャネルＩＦ部の間、又は同種類のディスクＩＦ部の間で性能を均等にすることが可能になる。

本実施例によれば、各ホストコンピュータからのアクセス頻度が同程度である場合には、各セレクタ部１３に対するアクセス頻度はほぼ等しくなる。言い換えると、各セレクタ部１３の使用率はほぼ等しくなる。したがって、２つのメインフレーム用チャネルＩＦ部４１１の間、２つのＦＣ用チャネルＩＦ部４１３の間、２つのＳＣＳＩ用ディスクＩＦ部４１４間、又は２つのＦＣ用ディスクＩＦ部４１５間でスループットに差が生じにくくなる。その結果、ディスクアレイ制御装置１全体で、データ転送スループットのバランスを取ることができ、データ転送スループットの高いディスクアレイ制御装置を提供できる。なお、チャネルＩＦ部の種類としては、本実施例で示した以外にも、ＳＣＳＩチャネル、メタルチャネル等が考えられる。

次に、本実施例のいくつかの変形例を示す。なお、以下の変形例では、上述の実施例１と異なる点のみを説明する。また、以下の変形例では共有メモリ部の記載を省略している。

［変形例１］
図１１に示したディスクアレイ制御装置１では、左側の２つのセレクタ部１３には、それぞれ、１つのメインフレーム用ＦＣチャネルＩＦ部４１０、１つのＳＣＳＩ用チャネルＩＦ部４１２、１つのＳＣＳＩ用ディスクＩＦ部４１４、及び１つのＦＣ用ディスクＩＦ部４１５から計８本のアクセスパス０：１３５で接続されている。また、右側の２つのセレクタ部１３には、それぞれ、１つのＳＣＳＩ用チャネルＩＦ部４１２、１つのＦＣ用チャネルＩＦ部４１３、１つのＳＣＳＩ用ディスクＩＦ部４１４、及び１つのＦＣ用ディスクＩＦ部４１５から計８本のアクセスパス０：１３５で接続されている。さらに、セレクタ部１３には、４つのキャッシュメモリ部１４へのアクセスパス１：１３６がそれぞれ１本ずつ、計４本接続されている。

本変形例２においても、セレクタ部１３を設けることにより、キャッシュメモリ部１４のＬＳＩピンネック及びパッケージのコネクタネックという問題を解消することができる。

また、どのセレクタ部１３にも、ファイバチャネル１８０と接続されるチャネルＩＦ部及びディスクＩＦ部と、ＳＣＳＩチャネルと接続されるチャネルＩＦ部及びディスクＩＦ部とが接続されており、各セレクタ部１３に繋がっているチャネルＩＦ部１１の種類と数及びディスクＩＦ部１２の種類と数を各セレクタで同一にし、帯域幅を揃えてある。これにより、上述したようにディスクアレイ制御装置１全体で、データ転送スループットのバランスを取ることができ、データ転送スループットの高いディスクアレイ制御装置を提供できる。

［変形例２］
図１２に示したディスクアレイ制御装置１においても、各セレクタ部１３には、２つのメインフレーム用チャネルＩＦ部、１つのＳＣＳＩ用チャネルＩＦ部４１２、１つのＦＣ用チャネルＩＦ部４１３、２つのＳＣＳＩ用ディスクＩＦ部４１４、２つのＦＣ用ディスクＩＦ部４１５が接続されており、各セレクタ部１３に繋がっているチャネルＩＦ部１１の種類と数及びディスクＩＦ部１２の種類と数を各セレクタで同一にし、帯域幅を揃えてある。

また、本変形例２では、メインフレーム用チャネルＩＦ部４１１、ＳＣＳＩ用チャネルＩＦ部４１２、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、及びＦＣ用ディスクＩＦ部４１５にそれぞれ２本のアクセスパス０：１３５を接続し、それらを２つの異なるセレクタ部１３に１本ずつ接続している。こうすることにより、１つのチャネルＩＦ部あるいはディスクＩＦ部から１つのキャッシュメモリ部１４へのアクセスルートが２つとなる。これにより、１つのアクセスパス０：１３５、アクセスパス１：１３６、またはセレクタ部１３に障害が発生した場合でも、もう１つのアクセスルートによりキャッシュメモリ部１４へアクセスすることが可能となるため、耐障害性を向上させることができる。

［変形例３］
図１３に示すディスクアレイ制御装置１では、ＳＣＳＩ用チャネルＩＦ部４１２、ＦＣ用チャネルＩＦ部４１３、ＳＣＳＩ用ディスクＩＦ部４１４、ＦＣ用ディスクＩＦ部４１５とキャッシュメモリ部１４との間を、複数のスイッチスイッチ（ＳＷ）１６で構成した相互結合網１４０で接続している。この場合にも、各ＳＷ間で、その帯域幅を等しくすることにより、ディスクアレイ制御装置１全体のデータ転送スループットのバランスをとることが可能となる。

［変形例４］
図１４に示すディスクアレイ制御装置１では、ホストコンピュータ又は磁気ディスク装置と、帯域幅の広いファイバチャネルで接続されるメインフレーム用ＦＣチャネルＩＦ部４１０、ＦＣ用チャネルＩＦ部４１３、ＦＣ用ディスクＩＦ部４１５をセレクタ部１３ａに接続し、ホストコンピュータ又は磁気ディスク装置と、帯域幅の狭いＥＳＣＯＮチャネル１８１又はＳＣＳＩチャネル１８２で接続されるメインフレーム用チャネルＩＦ部４１１、ＳＣＳＩ用チャネルＩＦ部４１２、ＳＣＳＩ用ディスクＩＦ部４１４をセレクタ部１３ｂに接続している。

また、各セレクタ部１３ａには８本のアクセスパス１：１３６を接続し、それらを２本ずつ、４つのキャッシュメモリ部１４へ接続し、各セレクタ部１３ｂにはアクセスパス１：１３６を４本接続し、それらを１本ずつ、４つのキャッシュメモリ部１４へ接続している。アクセスパス０：１３５及びアクセスパス１：１３６の１本当りの帯域幅は２００ＭＢ／ｓｅｃと仮定しているので、セレクタ部１３ａの帯域幅は、セレクタ部１３ｂの帯域幅より広くなる。

このように、ホストコンピュータとの間の帯域幅が広いチャネルＩＦ部及び磁気ディスク装置２０との帯域幅が広いディスクＩＦ部が接続されるセレクタ部と、ホストコンピュータとの間の帯域幅が狭いチャネルＩＦ部及び磁気ディスク装置との帯域幅が狭いディスクＩＦ部が接続されるセレクタ部とを分け、各セレクタ部の帯域幅を、該セレクタ部に繋がるチャネルＩＦ部及びディスクＩＦ部の帯域幅に見合うように設定することで、ディスクアレイ制御装置１全体のデータ転送スループットのバランスを取ることが可能である。また、一部のセレクタ部の帯域幅がネックとなってデータ転送スループットが抑えられるのを防ぐことが可能となる。

なお、チャネルＩＦ部が繋がるセレクタ部とディスクＩＦ部が繋がるセレクタ部とを分けてもよい。

［変形例５］
図１５に示すディスクアレイ制御装置においても、変形例４と同様に、ホストコンピュータとの間の帯域幅が広いチャネルＩＦ部及び磁気ディスク装置２０との帯域幅が広いディスクＩＦ部が接続されるセレクタ部１３ａとキャッシュメモリ部１４との間の帯域幅を、ホストコンピュータとの間の帯域幅が狭いチャネルＩＦ部及び磁気ディスク装置との帯域幅が狭いディスクＩＦ部が接続されるセレクタ部１３ｂとキャッシュメモリ部１４との間の帯域幅よりも広くしている。

また、本変形例では、メインフレーム用ＦＣチャネルＩＦ部４１０、ＦＣ用チャネルＩＦ部４１３、及びＦＣ用ディスクＩＦ部４１５にそれぞれ２本のアクセスパス０：１３５を接続し、それらを２つの異なるセレクタ部１３ａに１本ずつ接続し、メインフレーム用チャネルＩＦ部４１１、ＳＣＳＩ用チャネルＩＦ部４１２、及びＳＣＳＩ用ディスクＩＦ部４１４にそれぞれ２本のアクセスパス０：１３５を接続し、それらを２つの異なるセレクタ部１３ｂに１本ずつ接続している。こうすることにより、１つのチャネルＩＦ部あるいはディスクＩＦ部から１つのキャッシュメモリ部１４へのアクセスルートが２つとなる。これにより、１つのアクセスパス０：１３５、アクセスパス１：１３６、またはセレクタ部１３に障害が発生した場合でも、もう１つのアクセスルートによりキャッシュメモリ部１４へアクセスすることが可能となるため、耐障害性を向上させることができる。

［変形例６］
図１６に示すディスクアレイ制御装置１では、変形例４と同様に、ホストコンピュータとの間の帯域幅が広いチャネルＩＦ部及び磁気ディスク装置２０との帯域幅が広いディスクＩＦ部が接続されるセレクタ部と、ホストコンピュータとの間の帯域幅が狭いチャネルＩＦ部及び磁気ディスク装置との帯域幅が狭いディスクＩＦ部が接続されるセレクタ部とを分けている。

本変形例では、セレクタ部１３ｂに接続されるアクセスパス０：１３５ｂの１本当たりの帯域幅、及びアクセスパス１：１３６ｂの１本当たりの帯域幅を、セレクタ部１３ａに接続されるアクセスパス０：１３５ｂの１本当たりの帯域幅、及びアクセスパス１：１３６ｂの１本当たりの帯域幅より狭くしている。例えば、セレクタ部１３ａに接続されるアクセスパス０：１３５ｂの１本当たりの帯域幅、及びアクセスパス１：１３６ｂの１本当たりの帯域幅を上述の例と同様に２００ＭＢ／ｓｅｃ（例えば、アクセスパスの幅を２Ｂ、周波数１００ＭＨｚ）と仮定した場合、セレクタ部１３ｂに接続されるアクセスパス０：１３５ｂの１本当たりの帯域幅、及びアクセスパス１：１３６ｂの１本当たりの帯域幅を例えば１００ＭＢ／ｓｅｃ（例えば、アクセスパスの幅を１Ｂ、周波数１００ＭＨｚ、又は、アクセスパスの幅を２Ｂ、周波数５０ＭＨｚ）とする。従って、セレクタ部１３ａとチャネルＩＦ部及びディスクＩＦ部との間の帯域幅、及びセレクタ部１３ａとキャッシュメモリ部１４との間の帯域幅は、セレクタ部１３ｂとチャネルＩＦ部及びディスクＩＦ部との間の帯域幅、及びセレクタ部１３ｂとキャッシュメモリ部１４との間の帯域幅より広くなる。

このように、ホストコンピュータとの間の帯域幅が広いチャネルＩＦ部及び磁気ディスク装置２０との帯域幅が広いディスクＩＦ部が接続されるセレクタ部１３ａと、ホストコンピュータとの間の帯域幅が狭いチャネルＩＦ部及び磁気ディスク装置との帯域幅が狭いディスクＩＦ部が接続されるセレクタ部１３ｂとを分け、各セレクタ部の帯域幅を、該セレクタ部に繋がるチャネルＩＦ部及びディスクＩＦ部の帯域幅に見合うように設定することで、ディスクアレイ制御装置１全体のデータ転送スループットのバランスを取ることが可能である。また、一部のセレクタ部の帯域幅がネックとなってデータ転送スループットが抑えられるのを防ぐことが可能となる。

［変形例７］
図１７に示すディスクアレイ制御装置においても、変形例６と同様に、本変形例では、セレクタ部１３ｂに接続されるアクセスパス０：１３５ｂの１本当たりの帯域幅、及びアクセスパス１：１３６ｂの１本当たりの帯域幅を、セレクタ部１３ａに接続されるアクセスパス０：１３５ｂの１本当たりの帯域幅、及びアクセスパス１：１３６ｂの１本当たりの帯域幅より狭くしている。

本発明のディスクアレイ制御装置の一実施例を示す図である。従来のディスクアレイ制御装置の構成を示す図である。従来のディスクアレイ制御装置の構成を示す図である。本発明のディスクアレイ制御装置内のＣＭアクセス制御部の構成を示す図である。本発明のディスクアレイ制御装置内のセレクタ部の構成を示す図である。本発明のディスクアレイ制御装置内のキャッシュメモリ部の構成を示す図である。キャッシュメモリ部へのデータの書き込み時の手順を示す図である。本発明のディスクアレイ制御装置内のＳＭアクセス制御部の構成を示す図である。本発明のディスクアレイ制御装置内の共有メモリ部の構成を示す図である。共有メモリ部へのデータの書き込み時の手順を示す図である。本発明のディスクアレイ制御装置の他の構成を示す図である。本発明のディスクアレイ制御装置の他の構成を示す図である。本発明のディスクアレイ制御装置の他の構成を示す図である。本発明のディスクアレイ制御装置の他の構成を示す図である。本発明のディスクアレイ制御装置の他の構成を示す図である。本発明のディスクアレイ制御装置の他の構成を示す図である。本発明のディスクアレイ制御装置の他の構成を示す図である。

符号の説明

１・・・ディスクアレイ制御装置、４１１・・・メインフレーム用チャネルＩＦ部、４１３・・・ＦＣ用チャネルＩＦ部、４１４・・・ＳＣＳＩ用ディスクＩＦ部、４１５・・・ＦＣ用ディスクＩＦ部、１３・・・セレクタ部、１４・・・キャッシュメモリ部、２０・・・磁気ディスク装置、５０・・・メインフレーム、５１・・・ワークステーション、１０１・・・マイクロプロセッサ、１０２・・・ホストＩＦ、１０３・・・ドライブＩＦ、１０４・・・ＣＭアクセス制御部、１０５・・・ＣＭコントローラ、１０６・・・メモリモジュール、１１０、１１１・・・内部バス、１３５・・・アクセスパス０、１３６・・・アクセスパス１、１３７・・・アクセスパス２。

Claims

第１の種類であるインターフェースを有する第１計算機に接続される第１チャネルインタフェースと、
前記第１の種類であるインターフェースより帯域幅の狭い第２の種類であるインターフェースを有する第２計算機に接続される、前記第１チャネルインタフェースと異なる第２チャネルインタフェースと、
第３の種類であるインターフェースを有する第１ディスク装置に接続される第１ディスクインタフェースと、
前記第３の種類であるインターフェースより帯域幅の狭い第４の種類であるインターフェースを有する第２ディスク装置に接続される、前記第１ディスクインタフェースと異なる第２ディスクインタフェースと、
前記第１チャネルインタフェース及び前記第１ディスクインタフェースに、複数の物理的な第１アクセスパスで接続される第１セレクタ並びに前記第２チャネルインタフェース及び前記第２ディスクインタフェースに、複数の物理的な第２アクセスパスで接続される第２セレクタと、
前記第１チャネルインタフェース及び前記第１ディスクインタフェースに、前記第１セレクタを介するが前記第２セレクタは介さずに、複数の物理的な第３アクセスパスで接続され、また、前記第２チャネルインタフェース及び前記第２ディスクインタフェースに、前記第２セレクタを介するが前記第１セレクタは介さずに、複数の物理的な第４アクセスパスで接続されるキャッシュメモリと、
を備え、
前記第１アクセスパスの帯域幅と前記第２アクセスパスの帯域幅とが等しく、
前記第３アクセスパスの帯域幅より前記第４アクセスパスの帯域幅が狭い、
ことを特徴とするディスクアレイ制御装置。
前記第１セレクタから前記キャッシュメモリへ接続される前記第３アクセスパスの数を、前記第１チャネルインタフェース及び前記第１ディスクインタフェースから前記第１セレクタに接続される前記第１アクセスパスの数より少なくし、前記第２セレクタから前記キャッシュメモリへ接続される前記第４アクセスパスの数を、前記第２チャネルインタフェース及び前記第２ディスクインタフェースから前記第２セレクタに接続される前記第２アクセスパスの数より少なくする
ことを特徴とする請求項１に記載のディスクアレイ制御装置。
第１の種類であるインターフェースを有する第１の計算機と、第１のセレクタを接続する第１のアクセスパスと、
第１の種類であるインターフェースより帯域幅の狭い第２の種類であるインターフェースを有する第２の計算機と、第２のセレクタを接続する第２のアクセスパスと、
第３の種類であるインターフェースを有する第１のディスク装置と前記第１のセレクタを接続する第３のアクセスパスと、
前記第３の種類であるインターフェースより帯域幅の狭い第４の種類であるインターフェースを有する第２のディスク装置と前記第２のセレクタを接続する第４のアクセスパスと、
前記第1のセレクタとキャッシュメモリを接続する第５のアクセスパスと、
前記第２のセレクタとキャッシュメモリを接続する第６のアクセスパスとを有し、
前記第１のアクセスパスと前記第２のアクセスパスと前記第３のアクセスパスと前記第４のアクセスパスとの帯域幅が等しく、
前記第５のアクセスパスの帯域幅より前記第６のアクセスパスの帯域幅が狭い、
ことを特徴とするディスクアレイ制御装置。
前記第１のアクセスパスと前記第３のアクセスパスの合計のアクセスパスの本数は、前記第５のアクセスパスの本数よりも多く、前記第２のアクセスパスと前記第４のアクセスパスの合計のアクセスパスの本数は、前記第６のアクセスパスの本数よりも多い
ことを特徴とする請求項３に記載のディスクアレイ制御装置。