JP4441325B2 - Method for forming multilayer wiring and method for manufacturing multilayer wiring board - Google Patents
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Description
本発明は、多層配線の形成方法および多層配線構造を有する基板の製造方法に関する。 The present invention relates to a method for forming a multilayer wiring and a method for manufacturing a substrate having a multilayer wiring structure.
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。 At present, electronic devices using semiconductor devices such as semiconductor chips are being improved in performance. When mounting semiconductor chips on a substrate, the density is increased, and the size of the substrate on which the semiconductor chips are mounted is reduced. There is a need to make it easier.
このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵基板が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。 For this reason, a substrate in which a semiconductor chip is embedded, a so-called chip-embedded substrate, has been proposed, and various structures for incorporating the semiconductor chip in the substrate have been proposed.
例えば、チップ内蔵基板を形成する場合、半導体チップに接続される配線を形成する必要が有り、半導体チップ上に形成される絶縁層に、当該半導体チップの電極パッドに接続されるビア配線を形成する必要がある。この場合、当該半導体チップ上に形成された絶縁層に、ビアホールを形成し、当該電極パッドに電気的に接続されるように、当該ビアホール内にビア配線を形成する方法がとられてきた。 For example, when forming a chip-embedded substrate, it is necessary to form a wiring connected to the semiconductor chip, and a via wiring connected to the electrode pad of the semiconductor chip is formed in an insulating layer formed on the semiconductor chip. There is a need. In this case, a method has been adopted in which a via hole is formed in the insulating layer formed on the semiconductor chip and a via wiring is formed in the via hole so as to be electrically connected to the electrode pad.
しかし、上記の場合には、ビアホールの形成にレーザーが用いられることが一般的であり、前記絶縁層をレーザーが貫通した場合には、Alからなる電極パッドがレーザーの照射によって飛散してしまい、半導体チップのデバイスがダメージを受けてしまうという問題が生じていた。Al電極パッドの厚さは通常0.5μm程度であり、レーザーの照射によって容易に飛散してしまう。 However, in the above case, a laser is generally used for forming the via hole. When the laser penetrates the insulating layer, the electrode pad made of Al is scattered by the laser irradiation, There was a problem that the semiconductor chip device was damaged. The thickness of the Al electrode pad is usually about 0.5 μm, and is easily scattered by laser irradiation.
そこで、以下に示すように、例えば半導体チップの電極パッドの表面に、レーザーから電極パッドを保護するための保護パターンを形成し、レーザーにより電極パッドが飛散してデバイスがダメージを受けることを低減する方法が提案されていた。 Therefore, as shown below, for example, a protective pattern for protecting the electrode pad from the laser is formed on the surface of the electrode pad of the semiconductor chip, and the device is prevented from being damaged due to the scattering of the electrode pad by the laser. A method was proposed.
例えば、図1(A)〜(C)、図2(D)〜(F)、図3(G)〜(H)および図4(I)〜(J)は、半導体チップを内蔵した、多層基板の製造方法を、手順を追って示したものである。 For example, FIGS. 1A to 1C, FIGS. 2D to 3F, FIGS. 3G to 4H, and FIGS. 4I to 4J are multi-layered semiconductor chips. The manufacturing method of a board | substrate is shown along with the procedure.
まず、図1(A)には、例えばSiからなる半導体基板11上に形成されたデバイス面12を有する、半導体チップを示す。前記デバイス面12上は、例えばSiNなどからなる保護膜13に覆われており、また当該デバイス面12上にはAlからなる電極パッド14が複数形成されており、当該電極パッド14が露出するように、当該保護膜13には開口部が設けられている。
First, FIG. 1A shows a semiconductor chip having a
次に、図1(B)に示す工程では、Cr/Cuからなるバリア/シード層15を、前記保護膜13および電極パッド14を覆うように形成する。
Next, in the step shown in FIG. 1B, a barrier /
次に、図1(C)に示す工程では、前記バリア/シード層15上にレジストを塗布またはラミネートし、パターニングすることでレジストパターン16を形成し、電解メッキのためのパターンを形成する。
Next, in the step shown in FIG. 1C, a resist is applied or laminated on the barrier /
次に、図2(D)に示す工程で、電解メッキにより、図1(C)に示す工程で形成したパターンに、Cuからなる保護パターン17を形成する。
Next, in the step shown in FIG. 2D, a
次に、図2(E)に示す工程で、前記レジストパターン16を剥離した後、図2(F)に示す工程で、バリア/シード層15をエッチングして除去する。
Next, after removing the
次に、図3(G)に示す工程で、接着層18を用いて、半導体チップを、配線20が形成された基板19上に設置する。
Next, in the step shown in FIG. 3G, the semiconductor chip is placed on the
次に、図3(H)に示す工程で、前記配線20と半導体チップを覆うように、例えばエポキシなどの樹脂からなる絶縁層21を、ラミネートなどにより形成し、必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行う。
Next, in the step shown in FIG. 3H, an
次に、図4(I)に示す工程で、前記基板19上に形成された前記配線20に到達するように、ビアホール23を、また前記保護パターン17に到達するように、ビアホール22を、例えばCO2またはUV−YAGなどのレーザーにより、前記絶縁層21に形成する。
Next, in the step shown in FIG. 4I, the
この場合、前記電極パッド14は、前記保護パターン17により保護されており、レーザーが直接当該電極パッド14に照射されることがない。そのため、レーザーによって電極パッドが飛散して、半導体チップのデバイスがダメージを受けることがない。
In this case, the
次に、図4(J)に示す工程で、前記ビアホール22およびビアホール23を充填するようにそれぞれビア配線24およびビア配線25を、さらに当該ビア配線24およびビア配線25に接続される配線26を、前記絶縁層21上に、図1(C)〜図2(F)に示した工程と同様にして、Cuの電解メッキにより、形成する。
しかし、半導体チップの電極パッドの保護のための保護パターンを形成する場合、上記の方法では、保護パターンを形成する製造工程が複雑であり、多層配線基板の製造コストが増大する問題を有していた。 However, when forming a protective pattern for protecting the electrode pads of a semiconductor chip, the above method has a problem that the manufacturing process for forming the protective pattern is complicated and the manufacturing cost of the multilayer wiring board increases. It was.
例えば、前記保護パターン17を形成するためには、以下のような工程を必要とする。まず、図1(B)に示すバリア/シード層15の形成、図1(C)に示すようにレジスト層の形成とパターニング、さらに図2(D)に示す電解メッキ工程、さらに図2(E)に示すレジストパターンの剥離、さらに図2(F)に示すバリア/シード層15のエッチングまでの工程が必要であり、工程が複雑であり、多層配線基板の製造コストが増大してしまう。また、例えばレジスト材料や、剥離液などの材料費のコストが係る問題を有していた。
For example, in order to form the
そこで、本発明では上記の問題を解決した、新規で有用な多層配線の接続方法および多層配線基板の製造方法を提供することを目的としている。 Accordingly, an object of the present invention is to provide a novel and useful method for connecting a multilayer wiring and a method for manufacturing a multilayer wiring board, which solve the above problems.
本発明の具体的な課題は、配線やデバイスにダメージを与える事無く、また単純な方法で多層配線を形成することであり、また、半導体チップの配線やデバイスにダメージを与える事無く、また単純な方法で、半導体チップを内蔵した多層配線基板を形成することである。 A specific problem of the present invention is to form a multilayer wiring by a simple method without damaging the wiring or the device, and without damaging the wiring or the device of the semiconductor chip. In other words, a multilayer wiring board with a built-in semiconductor chip is formed.
本発明の第1の観点では、下層配線と上層配線が接続されてなる、多層配線の形成方法であって、
前記下層配線上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記下層配線と前記スタットバンプとを金属により被覆する被覆工程と、
前記金属に被覆された前記スタットバンプ上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、
前記ビアホールに充填されるビア配線と、当該ビア配線に接続される前記上層配線とを形成するビア配線及び上層配線形成工程と、を有し、
前記ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線の形成方法により解決する。
According to a first aspect of the present invention, there is provided a method for forming a multilayer wiring in which a lower layer wiring and an upper layer wiring are connected,
A stat bump forming step of forming a stat bump on the lower layer wiring;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
After the planarization step, a coating step of covering the lower layer wiring and the stat bump with a metal ,
An insulating layer forming step of forming an insulating layer on the stat bump coated with the metal ;
Wherein by laser machining of a dielectric layer, and via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
A via wiring and an upper layer wiring forming step for forming a via wiring filled in the via hole and the upper layer wiring connected to the via wiring ;
In the via-hole Le forming step, it is solved by the method of forming the multi-layer wiring, characterized in that using the metal as a stopper layer of the laser.
当該多層配線の形成方法によれば、前記下層配線が前記スタットバンプにより保護されるため、下層配線や下層配線の下地にダメージを与える事なく、また単純な方法で容易に多層配線を形成することが可能となる。 According to the multilayer wiring formation method, since the lower layer wiring is protected by the stat bump , the multilayer wiring can be easily formed by a simple method without damaging the lower layer wiring or the lower layer wiring. Is possible.
また、前記スタットバンプを押圧してスタットバンプの先端を平坦化させることで、当該スタットバンプにより保護される前記下層配線の面積が増大して、好適である。 Also, before Symbol presses the stat bumps by flattening the distal end of the stat bumps, wherein the area of the lower layer wiring increases to be protected by the stat bumps, it is suitable.
また、前記下層配線と前記スタットバンプとを金属により被覆することにより、前記下層配線の腐食の防止と、前記スタットバンプ表面の保護が可能となり、好適である。 Also, by covering the front Symbol lower interconnect and the stat bumps of a metal, the prevention of corrosion of the lower wiring, it is possible to protect the stat bump surface, which is preferable.
また、前記被覆には、Niメッキを用いてもよい。これにより、前記下層配線の腐食の防止と、前記スタットバンプ表面の保護の効果が大きくなり、好適である。 Moreover, the the coating may be used Ni plating. Thereby, the effect of preventing corrosion of the lower layer wiring and protecting the surface of the stat bump is increased, which is preferable.
また、前記スタットバンプは、半導体チップに形成された電極パッド上に形成されると、電極パッドがレーザーにより飛散すること防止し、当該電極パッドの下地のデバイスがダメージを受けることを防止することが可能となり、好適である。 Further, when the stat bump is formed on the electrode pad formed on the semiconductor chip, the electrode pad can be prevented from being scattered by a laser, and the underlying device of the electrode pad can be prevented from being damaged. This is possible and preferable.
また、本発明の第2の観点では、上記の課題を、半導体チップを内蔵する多層配線基板の製造方法であって、
前記半導体チップの電極パッド上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記電極パッドと前記スタットバンプとを金属により被覆する被覆工程と、
前記被覆工程後に、前記半導体チップを、基板上に設置する半導体チップ設置工程と、
前記半導体チップ設置工程後に、前記半導体チップと前記基板上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、を有し、
当該ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線基板の製造方法を用いて解決する。
Moreover, in a second aspect of the present invention, the above-described problem is a method for manufacturing a multilayer wiring board incorporating a semiconductor chip,
A stat bump forming step of forming a stat bump on the electrode pad of the semiconductor chip;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
A coating step of coating the electrode pad and the stat bump with metal after the planarization step ;
After the covering step, the semiconductor chip is installed on a substrate, a semiconductor chip installation step,
An insulating layer forming step of forming an insulating layer on the semiconductor chip and the substrate after the semiconductor chip installing step ;
Wherein by laser machining of a insulating layer having a via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
In the via-hole Le forming step, resolved by using the manufacturing method for a multilayer wiring board, which comprises using the metal as a stopper layer of the laser.
当該多層配線基板の製造方法によれば、前記電極パッドが前記スタットバンプにより、レーザーから保護される。上記方法では、前記スタットバンプを形成するという単純な方法で、当該電極パッドがレーザーにより飛散すること防止して当該電極パッドの下地のデバイスがダメージを受けることを防止することが可能となる。 According to the manufacturing method of the multilayer wiring board, the electrode pad is protected from the laser by the stat bump . In the above method, it is possible to prevent the electrode pad from being scattered by a laser and to prevent the underlying device of the electrode pad from being damaged by a simple method of forming the stat bump .
また、前記第1の工程の後に、前記スタットバンプを押圧してスタットバンプの先端を平坦化することで、当該スタットバンプにより保護される前記電極パッドの面積が増大して、好適である。 Further, after the first step, the presses stat bumps by flattening the distal end of the stat bumps, and the area of the electrode pad is protected by the stat bumps increases, which is preferable.
また、前記電極パッドと前記スタットバンプとを金属により被覆することで、前記電極パッドの腐食の防止と、前記スタットバンプ表面の保護が可能となり、好適である。 Further, by covering pre SL and the electrode pads and the stat bumps of a metal, the prevention of corrosion of the electrode pad, it is possible to protect the stat bump surface, which is preferable.
また、前記被覆には、Niメッキを用いるとよい。これにより、前記電極パッドの腐食の防止と、前記スタットバンプ表面の保護の効果が大きくなり、好適である。 Further, the on coating may be performed using Ni plating. Thereby, the effect of preventing corrosion of the electrode pad and protecting the surface of the stat bump is increased, which is preferable.
本発明によれば、配線やデバイスにダメージを与える事無く、また単純な方法で多層配線を形成することが可能となる。 According to the present invention, multilayer wiring can be formed by a simple method without damaging the wiring and the device.
また、半導体チップの配線やデバイスにダメージを与える事無く、また単純な方法で、半導体チップを内蔵した多層配線基板を形成することが可能となる。 In addition, it is possible to form a multilayer wiring board with a built-in semiconductor chip by a simple method without damaging the wiring and devices of the semiconductor chip.
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。 Next, embodiments of the present invention will be described below with reference to the drawings.
図5(A)〜(C)、図6(D)〜(E)および図7(F)〜(G)は、本発明の実施例1による、半導体チップを内蔵した多層配線基板の製造方法を、手順を追って示した図である。 5 (A) to (C), FIGS. 6 (D) to (E) and FIGS. 7 (F) to (G) show a method of manufacturing a multilayer wiring board with a built-in semiconductor chip according to the first embodiment of the present invention. It is the figure which followed the procedure and showed.
まず、図5(A)には、例えばSiからなる半導体基板101上に形成されたデバイス面102を有する、半導体チップを示す。前記デバイス面102上は、例えばSiNなどからなる保護膜103に覆われており、また当該デバイス面102上には、例えばAlからなる電極パッド104が複数形成されており、当該電極パッド104が露出するように、当該保護膜103には開口部が設けられている。
First, FIG. 5A shows a semiconductor chip having a
次に、図5(B)に示す工程で、ワイヤーボンダー装置により、前記電極パッド104上に、例えばAuからなるスタットバンプ105を形成する。前記スタットバンプ105は、前記電極パッド104を保護する保護層として機能し、例えば後にレーザーによりビアホールを形成する工程で、レーザーによる照射のダメージから当該電極パッド104を保護する機能を有する。また、当該スタットバンプ105は、前記電極パッド104上に形成されるビア配線の一部となり、多層配線構造において、当該ビア配線上に形成される上層の配線と電気的に接続される配線の一部となる。
Next, in the step shown in FIG. 5B, a
本実施例の場合、例えば前記保護膜104からのスタットバンプの高さH1は、典型的には50〜60μmであるが、この数字に限定されるものではない。
In the present embodiment, for example, the height H1 of the stat bump from the
また、本図に示す工程において、必要に応じて、Siからなる前記半導体基板101の裏面研削(バックグラインド)を行って基板の薄膜化を行ってもよい。また、必要に応じて、前記半導体基板101の個片化(ダイシング)を行って、ウェハ形状からチップ形状に加工した後に行ってもよい。
Further, in the process shown in this figure, the substrate may be thinned by performing back surface grinding (back grinding) of the
次に、図5(C)に示す工程において、前記スタットバンプ105の先端に押圧を加え、スタットバンプの先端を平坦化するレベリング(平坦化)を行う。このレベリング工程を行うことで、複数のスタットバンプ105の高さをそろえて配線の信頼性を向上させると共に、レーザーが照射される場合のレーザーを受ける部分の面積が大きくなり、このために、前記電極パッド104をレーザーの照射から保護する効果が大きくなる。
Next, in the step shown in FIG. 5C, pressure is applied to the tip of the
また、レベリング工程後の、前記保護膜104からのスタットバンプの高さH2は、典型的には35〜45μmであるが、この数字に限定されるものではない。
The height H2 of the stat bump from the
さらに、当該スタットバンプ105および前記電極パッド104を金属にて被覆すると、好適であるが、この工程については後述する。
Further, it is preferable that the
次に、図6(D)に示す工程で、半導体チップを基板107に実装する。この場合、半導体チップと前記基板107の間に接着層106を挿入するようにして半導体チップを実装するが、当該接着層106は、例えばテープ状のものでもよく、また、ロウ材などを用いて行ってもよい。
Next, a semiconductor chip is mounted on the
また、前記基板107上には、例えばCuからなる配線108が形成されている。
Further, a
次に、図6(E)に示す工程で、前記半導体チップと基板を覆うように、前記スタットバンプ105上に、例えばエポキシなどの樹脂からなる絶縁層109を、ラミネートすることにより形成する。また、必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行い、絶縁層の平坦化と硬化を行う。
Next, in the step shown in FIG. 6E, an insulating
次に、図7(F)に示す工程において、前記基板107上に形成された前記配線108に到達するように、ビアホール111を、また前記スタットバンプ105に到達するように、ビアホール110を、例えばCO2またはUV−YAGなどのレーザーにより、前記絶縁層109に形成する。
Next, in the step shown in FIG. 7F, the via hole 111 is formed so as to reach the
この場合、前記電極パッド104は、前記スタットバンプ105により保護されており、当該スタットバンプ105がレーザーのストッパ層として機能するため、レーザーが直接当該電極パッド104に照射されることがない。そのため、レーザーによって電極パッドが飛散して、半導体チップのデバイスにダメージがはいることがない。半導体チップの電極パッドは通常厚さが0.5μm程度であり、レーザーにより容易に飛散してしまう問題があったが、本実施例では半導体チップの電極パッドが飛散することを防止し、半導体チップのデバイスにダメージがはいることを防止している。
In this case, since the
また、前記配線108については、配線の厚さが5μm程度と厚いため、レーザーにより、直ちに飛散することは無いが、当該配線108上にもスタットバンプを設置するようにすると、当該配線108へのレーザーによるダメージを低減することが可能となり、好適である。
Further, since the
次に、図7(G)に示す工程において、前記ビアホール110およびビアホール111にそれぞれ充填されるビア配線112およびビア配線113と、当該ビア配線112、113上に、当該ビア配線112、113に電気的に接続される上層配線114とを、Cuの電解メッキによって形成する。
Next, in the step shown in FIG. 7G, the via
この場合、Cuの電解メッキにあたっては、図1(B)〜図2(F)に示した場合と同様に実施すればよい。すなわち、Cr/Cuからなるバリア/シード層の形成、レジストのパターニング、Cuの電解メッキ、レジストパターンの剥離、バリア/シード層のエッチングの順に行えばよい。さらに、本図に示す工程の後に、必要に応じてさらに上層に、絶縁層や、ビア配線、当該ビア配線に接続される絶縁層上の配線などの多層配線構造を形成する。この場合、図5(B)〜図7(G)に示した場合と同様に、配線をスタットバンプで保護し、レーザーのストッパ層として用いると、配線や、配線の下地へのダメージを低減することが可能であり、好適である。 In this case, the electrolytic plating of Cu may be performed in the same manner as the case shown in FIGS. 1 (B) to 2 (F). That is, a barrier / seed layer made of Cr / Cu, resist patterning, Cu electroplating, resist pattern peeling, and barrier / seed layer etching may be performed in this order. Furthermore, after the process shown in this figure, a multilayer wiring structure such as an insulating layer, a via wiring, and a wiring on the insulating layer connected to the via wiring is formed in an upper layer as necessary. In this case, similarly to the case shown in FIGS. 5B to 7G, when the wiring is protected by a stat bump and used as a laser stopper layer, damage to the wiring and the ground of the wiring is reduced. It is possible and preferred.
本実施例の場合、多層配線を形成する場合に、例えば半導体チップの電極パッドなどの下層配線に、レーザーにより与えられるダメージを低減することが可能となる。また、当該下層配線(電極パッド)の下地となる、例えばデバイスまたは基板などへのレーザーによるダメージの影響も低減することが可能となる。 In the case of the present embodiment, when a multilayer wiring is formed, it is possible to reduce damage given to the lower layer wiring such as an electrode pad of a semiconductor chip by a laser. In addition, it is possible to reduce the influence of laser damage on, for example, a device or a substrate serving as a base of the lower layer wiring (electrode pad).
従来は、レーザーのダメージを低減するために、電極パッドなどの下層配線上に、例えばパターンメッキなどの方法で保護パターンを形成する方法をとる場合があった。しかし、このような保護パターンを形成する場合には、マスク工程、すなわちレジストの塗布または貼り付けと、当該レジストのパターニング工程、さらにはレジストの剥離のためのウェット処理の工程などが必要であり、工程が複雑となり、多層配線を形成する場合のコストが増大する問題があった。また、レジスト材料やウェット処理のための薬液などの材料費がかかる問題があった。 Conventionally, in order to reduce laser damage, there has been a case where a protective pattern is formed on a lower wiring such as an electrode pad by a method such as pattern plating. However, in the case of forming such a protective pattern, a mask process, that is, a resist coating or pasting process, a resist patterning process, a wet process process for stripping the resist, and the like are necessary. There is a problem that the process becomes complicated and the cost for forming the multilayer wiring increases. In addition, there is a problem that material costs such as resist materials and chemicals for wet processing are required.
本実施例の場合、保護されるべき下層配線上に、ワイヤーボンダーを用いて、スタットバンプを形成し、当該スタットバンプをレーザーのストッパ層として用いて、当該下層配線を保護する方法をとっている。そのため、従来の、パターニングにより保護パターンを形成する方法に比べて工程が単純となり、さらに必要となる材料費も安く、多層配線を形成する場合のコストを低減できる効果を奏する。また、ワイヤーボンダーによるスタットバンプの形成は、短時間で実施することが可能であり、多層配線の形成にかかる処理時間を大幅に短縮できる効果を奏する。 In the case of the present embodiment, a method is employed in which a stat bump is formed on a lower layer wiring to be protected using a wire bonder, and the lower layer wiring is protected using the stat bump as a laser stopper layer. . Therefore, the process is simpler than the conventional method of forming a protective pattern by patterning, and the necessary material cost is low, and the cost for forming a multilayer wiring can be reduced. Moreover, the formation of the stat bump by the wire bonder can be performed in a short time, and the processing time required for forming the multilayer wiring can be greatly shortened.
また、従来は、レジスト(マスク)のパターニング処理が必要であるため、フォトリソグラフィーなどのパターニング工程を要し、ウェハレベルで処理する必要があった。本実施例の場合、スタットバンプが形成される対象となる下層配線(電極パッド)が形成された半導体基板が、ダイシングされている場合(半導体チップ)であっても、またダイシングされていない場合であっても、すなわち、チップレベルでもウェハレベルであっても処理が可能であり、処理の自由度が高い特長を有する。 Conventionally, since a resist (mask) patterning process is required, a patterning process such as photolithography is required, and it has been necessary to perform the process at the wafer level. In the case of the present embodiment, the semiconductor substrate on which the lower layer wiring (electrode pad) on which the stat bump is to be formed is diced (semiconductor chip) or not diced. Even in other words, it can be processed at the chip level or the wafer level, and has a feature that the degree of freedom of processing is high.
また、スタットバンプと、スタットバンプが設置される保護される下層配線(電極パッド)が、共に被覆される工程を有すると、さらに好適である。本実施例の場合、前記スタットバンプ105と前記電極パッド104を被覆する被覆工程を有するようにすると、さらに好適である。
Further, it is more preferable that the stat bump and the lower layer wiring (electrode pad) to be protected on which the stat bump is installed are covered together. In the case of the present embodiment, it is more preferable to have a covering step for covering the
図8(A)は、図5(C)に示した多層配線基板の拡大図であり、図8(B)は被覆工程後の多層配線基板の状態を示している。ただし、以下図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 FIG. 8A is an enlarged view of the multilayer wiring board shown in FIG. 5C, and FIG. 8B shows the state of the multilayer wiring board after the covering step. However, in the drawings, the same reference numerals are assigned to the parts described above, and the description thereof is omitted.
図8(A)を参照するに、本図に示す状態は、レベリング工程後であり、スタットバンプが電極パッドをカバーする面積が増大しているが、例えば四角形に形成された電極パッドの隅には、スタットバンプで覆いきれない部分がある。そこで、図8(B)に示すように、電極パッドをメッキ層105Aで被覆することで、例えばAlからなる電極パッドの表面を保護することが可能となり、Alの腐食を防止することが可能となる。
Referring to FIG. 8A, the state shown in this figure is after the leveling process, and the area where the stat bump covers the electrode pad is increased. For example, in the corner of the electrode pad formed in a square shape. There are parts that cannot be covered with stat bumps. Therefore, as shown in FIG. 8B, by covering the electrode pad with the
この場合、スタットバンプの表面を同時に被覆し、スタットバンプの表面を保護すると好適である。例えば、Auからなるスタットバンプを被覆することで、スタットバンプ上に形成される、Cuからなるビア配線との間での、AuとCuの相互拡散を防止することが可能となる。例えば、AuとCuの相互拡散が生じた場合、脆性材料であるAuとCuの合金が生成されてしまい、ビア配線が脆くなる場合があるが、スタットバンプを被覆することで、このような脆性材料が生成される現象を防止することが可能となる。 In this case, it is preferable to cover the surface of the stat bump at the same time to protect the surface of the stat bump. For example, by covering a stat bump made of Au, mutual diffusion of Au and Cu between the via wiring made of Cu formed on the stat bump can be prevented. For example, when interdiffusion between Au and Cu occurs, an alloy of Au and Cu, which is a brittle material, is generated, and the via wiring may become brittle. By covering the stat bump, such brittleness may occur. It is possible to prevent the phenomenon that the material is generated.
また、電極パッドとスタットバンプを被覆する材料としては、例えばNiが好適であり、Niの無電解メッキにより形成した前記被覆層105Aにより、上記の効果を得ることができる。このような被覆工程は、レベリングの前に実施することも可能であり、同様の効果を得ることができる。
In addition, as a material for covering the electrode pad and the stat bump, for example, Ni is suitable, and the above-described effect can be obtained by the
また、本実施例は、半導体チップを実装する場合に限られず、以下に示すように、様々な多層配線の形成に用いることが可能であり、実施例1の場合と同様の効果を奏する。 Further, the present embodiment is not limited to the case of mounting a semiconductor chip, and can be used for forming various multilayer wirings as will be described below, and has the same effect as that of the first embodiment.
図9は、コア基板上に多層配線構造が形成される多層配線基板、例えばビルドアップ基板の製造に本実施例を適用した例を示す、概略断面図である。 FIG. 9 is a schematic cross-sectional view showing an example in which the present embodiment is applied to the manufacture of a multilayer wiring board in which a multilayer wiring structure is formed on a core substrate, for example, a build-up board.
図9を参照するに、本実施例による多層配線基板では、コア基板121上に下層配線122が形成され、当該下層配線122上には、スタットバンプ123が形成されている。また、当該スタットバンプ123はレベリングが行われ、レーザーの受け部分の面積が大きくなっている。さらに、前記コア基板121と前記スタットバンプ123を覆うように絶縁層129が形成されている。当該絶縁層129に形成されたビアホールには前記下層配線122に電気的に接続されるビア配線124が、さらに当該ビア配線124上には当該ビア配線124に接続される上層配線125が形成されている。
Referring to FIG. 9, in the multilayer wiring board according to the present embodiment, a
本図に示したスタットバンプ123、絶縁層129、ビア配線124および上層配線125は、図5(B)〜図7(G)に示したスタットバンプ105、絶縁層109、ビア配線112および上層配線114と同様にして形成することが可能であり、同様の効果を奏する。
The stat bump 123, the insulating
また、前記上層配線125上にはスタットバンプ126が設置され、前記絶縁層129と前記スタットバンプ126を覆うように絶縁層130が形成されている。当該絶縁層130に形成されたビアホールには、前記上層配線125に電気的に接続されるビア配線127が、さらに当該ビア配線127上には当該ビア配線127に接続される上層配線128が形成されている。
Further, a
これらの、スタットバンプ126、絶縁層130、ビア配線127および上層配線128は、スタットバンプ123、絶縁層129、ビア配線124および上層配線125と同様にして形成することが可能である。
The
同様の工程を繰り返して、さらに複数の配線構造を積層することが可能である。 It is possible to stack a plurality of wiring structures by repeating the same process.
このようにして、単純な方法で、配線または配線の下地となる基板、絶縁層などにダメージを与える事無く、下層となる配線と上層となる配線を電気的に接続して多層配線構造を形成することが可能となる。 In this way, a multilayer wiring structure is formed by electrically connecting the lower layer wiring and the upper layer wiring in a simple manner without damaging the wiring or the substrate underlying the wiring, the insulating layer, etc. It becomes possible to do.
本実施例は様々な多層配線構造に適用することが可能であり、半導体チップ内蔵基板、ビルドアップ基板、その他の多層配線構造を有する電子機器、電子部品などに広く適用することが可能である。 The present embodiment can be applied to various multilayer wiring structures, and can be widely applied to a semiconductor chip built-in substrate, a build-up substrate, electronic equipment having other multilayer wiring structures, electronic components, and the like.
次に、実施例1に記載した製造方法を用いて形成した、半導体チップを内蔵した多層配線基板の一例の概略断面図を図10に示す。 Next, FIG. 10 shows a schematic cross-sectional view of an example of a multilayer wiring board with a built-in semiconductor chip formed by using the manufacturing method described in the first embodiment.
図10を参照するに、本実施例による、半導体チップを内蔵した多層配線基板200は、基板151を用いて形成されている。前記基板151上には、パターニングされたCuよりなる配線152が形成されており、当該配線152を覆うように、絶縁層153が形成されている。
Referring to FIG. 10, a
前記絶縁層153上には、半導体チップが実装され、また、電解メッキにより形成された、パターニングされたCuよりなる配線208が設置されている。
On the insulating
当該半導体チップは、例えばSiからなる半導体基板201上に形成されたデバイス面202を有する、半導体チップである。前記デバイス面202上は、例えばSiNなどからなる保護膜203に覆われており、また当該デバイス面202上には、例えばAlからなる電極パッド204が複数形成されており、当該電極パッド204が露出するように、当該保護膜203には開口部が設けられている。
The semiconductor chip is a semiconductor chip having a
本図に示す、スタットバンプ205、接着層206、絶縁層209、ビア配線212、上層配線214は、図7(G)に示す、スタットバンプ105、接着層106、絶縁層109、ビア配線112、上層配線114と同様の構造を有しており、同様の方法で構成することが可能であり、またその場合、図7(G)に示した場合と同様の効果を奏する。また、本図に示す、ビア配線213、上層配線215は、図7(G)に示すビア配線113、上層配線114と同様の構造を有しており、同様の方法で構成することが可能である。
The stat bump 205, the
本図に示す多層配線基板200の場合、さらに前記絶縁層209、前記上層配線214および前記上層配線215を覆うようにソルダーレジスト216が形成され、当該ソルダーレジスト216の開口部に、前記上層配線214に電気的に接続される、例えばNi/Auからなるメッキ層217が形成され、さらに当該メッキ層217上に、ソルダー接続部219が形成されている。
In the case of the
前記ソルダー接続部219上には、例えば半導体チップが実装可能な構造になっており、本実施例の場合には、電極パッド220を有する、半導体チップ221が実装されており、当該電極パッド220が前記ソルダー接続部219に電気的に接続されており、また前記半導体チップ221と前記ソルダーレジスト216の間には、アンダーフィル218が充填されている。
On the
本図に示す多層配線基板では、半導体チップを内蔵することが可能であり、さらに基板の外側に別の半導体チップを実装することが可能である。このように、本実施例では、基板に半導体チップを高密度に実装することが可能であり、半導体装置を有する基板の小型化・高集積化が可能となる。 In the multilayer wiring board shown in this figure, a semiconductor chip can be incorporated, and another semiconductor chip can be mounted outside the board. As described above, in this embodiment, semiconductor chips can be mounted on a substrate with high density, and the substrate having a semiconductor device can be downsized and highly integrated.
[参考例1]
また、スタットバンプを用いた多層配線の形成方法、多層配線基板の製造方法は上記の場合に限られるものではない。例えば、次に、図11(A)〜(C)、図12(D)〜(E)および図13(F)〜(G)に、本発明の参考例1による、半導体チップを内蔵した多層配線基板の製造方法を、手順を追って示す。
[ Reference Example 1 ]
Further, the method for forming a multilayer wiring using a stat bump and the method for manufacturing a multilayer wiring board are not limited to the above case. For example, next, FIGS. 11 (A) to (C), FIGS. 12 (D) to (E), and FIGS. 13 (F) to (G) are multilayers each including a semiconductor chip according to Reference Example 1 of the present invention. A method for manufacturing a wiring board will be described step by step.
まず、図11(A)には、例えばSiからなる半導体基板301上に形成されたデバイス面302を有する、半導体チップを示す。前記デバイス面302上は、例えばSiNなどからなる保護膜303に覆われており、また当該デバイス面302上には、例えばAlからなる電極パッド304が複数形成されており、当該電極パッド304が露出するように、当該保護膜303には開口部が設けられている。
First, FIG. 11A shows a semiconductor chip having a
次に、図11(B)に示す工程で、ワイヤーボンダー装置により、前記電極パッド304上に、例えばAuからなるスタットバンプ305を形成する。前記スタットバンプ305は、後述するように、前記電極パッド304上に形成されるビア配線の一部となり、多層配線構造において、当該ビア配線上に形成される上層配線と電気的に接続される構造となる。
Next, in the step shown in FIG. 11B, a
本参考例の場合、例えば前記保護膜304からのスタットバンプの高さは、典型的には50〜60μmであるが、この数字に限定されるものではない。
In the case of this reference example, for example, the height of the stat bump from the
また、本図に示す工程において、必要に応じて、Siからなる前記半導体基板301の裏面研削(バックグラインド)を行って基板の薄膜化を行ってもよい。また、必要に応じて、前記半導体基板301の個片化(ダイシング)を行って、ウェハ形状からチップ形状に加工した後に行ってもよい。
Moreover, in the process shown in this drawing, the substrate may be thinned by performing back surface grinding (back grinding) of the
次に、図11(C)に示す工程で、半導体チップを基板307に実装する。この場合、半導体チップと前記基板307の間に接着層306を挿入するようにして半導体チップを実装するが、当該接着層306は、例えばテープ状のものでもよく、また、ロウ材などを用いて行ってもよい。
Next, the semiconductor chip is mounted on the
また、前記基板307上には、例えばCuからなる配線308が形成されている。
On the
次に、図12(D)に示す工程で、前記半導体チップと基板を覆うように、前記スタットバンプ305上に、例えばエポキシなどの樹脂からなる絶縁層309を、ラミネートすることにより形成する。また、必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行い、絶縁層の平坦化と硬化を行う。
Next, in the step shown in FIG. 12D, an insulating
次に、図12(E)に示す工程において、前記絶縁層309から前記スタットバンプ305の先端を露出させる。この場合、例えば、前記絶縁層309のエッチングを行うことで、前記絶縁層309から前記スタットバンプ305の先端を露出させる。また、前記絶縁層309をエッチングする方法としては、例えば、プラズマを用いたプラズマエッチング(プラズマアッシング)により、絶縁層をエッチングする方法がある。この場合、様々なガスを用いたプラズマにより、絶縁層をエッチングすることが可能であるが、例えば、O2とCF4をマイクロ波プラズマで励起し、絶縁層をエッチングすることが可能である。
Next, in the step shown in FIG. 12E, the tip of the
また、例えば、薬液を用いたウェット処理、いわゆるウェットエッチングによって絶縁層をエッチングすることも可能である。この場合、様々な薬液を用いることが可能であるが、例えば、過マンガン酸ナトリウム、水酸化ナトリウム、過酸化水素などの混合水溶液を用いて絶縁層をエッチングし、スタットバンプの先端を露出させることが可能である。 In addition, for example, the insulating layer can be etched by wet treatment using a chemical solution, so-called wet etching. In this case, various chemical solutions can be used. For example, the insulating layer is etched using a mixed aqueous solution of sodium permanganate, sodium hydroxide, hydrogen peroxide, etc., and the tip of the stat bump is exposed. Is possible.
また、例えば、SiCやAl2O3などからなる微粒子を絶縁層に吹き付ける、いわゆるブラスト処理によって絶縁層をエッチングすることも可能であるが、エッチングの方法はこれらに限定されるものではない。 Further, for example, the insulating layer can be etched by so-called blasting, in which fine particles made of SiC, Al 2 O 3 or the like are sprayed onto the insulating layer, but the etching method is not limited to these.
次に、図13(F)に示す工程で、前記スタットバンプ305の先端に押圧を加え、スタットバンプのレベリングを行う。このレベリング工程を行うことで、複数のスタットバンプ305の高さをそろえて配線の信頼性を向上させると共に、後の工程で形成される上層配線との高さを揃え、当該上層配線との接続部を形成する。
Next, in the step shown in FIG. 13F, the tip of the
また、前記基板309上に形成された前記配線308に到達するように、ビアホール311を、例えばCO2またはUV−YAGなどのレーザーにより、前記絶縁層309に形成する。
Also, via
次に、図13(G)に示す工程において、前記ビアホール311に充填されるビア配線313と、前記絶縁層309上の配線314を、Cuの電解メッキによって形成する。
Next, in the step shown in FIG. 13G, the via
この場合、Cuのメッキにあたっては、図1(B)〜図2(F)に示した場合と同様に実施すればよい。すなわち、Cr/Cuからなるバリア/シード層の形成、レジストのパターニング、Cuの電解メッキ、レジストパターンの剥離、バリア/シード層のエッチングの順に行えばよい。 In this case, Cu plating may be performed in the same manner as shown in FIGS. 1B to 2F. That is, a barrier / seed layer made of Cr / Cu, resist patterning, Cu electroplating, resist pattern peeling, and barrier / seed layer etching may be performed in this order.
前記配線314は、前記ビア配線313および前記スタットバンプ305上に、それぞれ、前記ビア配線313および前記スタットバンプ305に電気的に接続されるように形成される。
The
さらに、本図に示す工程の後に、必要に応じて絶縁層や、ビア配線、当該ビア配線に接続される配線などの多層配線構造を、図11(B)〜図13(G)に示した場合と同様にして形成する。 Further, after the steps shown in this drawing, a multilayer wiring structure such as an insulating layer, a via wiring, and a wiring connected to the via wiring is shown in FIGS. 11B to 13G as necessary. It is formed in the same manner as in the case.
本参考例の場合、前記スタットバンプ305が、ビア配線の機能を有しており、絶縁層を挟んで、下層配線(前記電極パッド304)と、上層配線314を電気的に接続している。このように、スタットバンプを用いて多層配線の接続を行うことで、例えば、従来ビア配線を形成するために必要であった、レーザー用いてビアホールを形成する、いわゆるレーザービア加工工程が不用となる。このため、下層配線(電極パッド)がレーザーの照射を受けることがなく、下層配線がレーザーによって飛散することがなく、下層配線の下地の膜や、下層配線の下に形成されるデバイスがダメージを受けることがない。
In the case of this reference example, the
また、従来は、このようにレーザーのダメージを低減するために、保護されるべき、電極パッドなどの下層配線上に、例えばパターンメッキなどの方法で保護パターンが形成する方法をとる場合があった。しかし、このような保護パターンを形成する場合には、多層配線を形成する場合のコストが増大する問題があった。また、レジスト材料やウェット処理のための薬液などの材料費がかかる問題があった。 Further, conventionally, in order to reduce laser damage, there has been a case where a protective pattern is formed on a lower layer wiring such as an electrode pad to be protected by a method such as pattern plating. . However, when such a protective pattern is formed, there is a problem that the cost for forming a multilayer wiring increases. In addition, there is a problem that material costs such as resist materials and chemicals for wet processing are required.
本参考例の場合、このような保護パターンを必要としないため、多層配線を形成する工程が単純となり、多層配線を形成する場合のコストを低減できる効果を奏する。また、ワイヤーボンダーによるスタットバンプの形成は、短時間での処理が可能であり、多層配線の形成に係る処理時間を大幅に短縮できる効果を奏する。 In the case of this reference example, since such a protective pattern is not required, the process of forming the multilayer wiring is simplified, and the cost for forming the multilayer wiring can be reduced. Further, the formation of the stat bump by the wire bonder can be processed in a short time, and the processing time related to the formation of the multilayer wiring can be greatly shortened.
また、従来は、レジスト(マスク)のパターニング処理が必要であるため、フォトリソグラフィーなどのパターニング工程を要し、ウェハレベルで処理する必要があった。本参考例の場合、スタットバンプが形成される対象となる下層配線(電極パッド)が形成された半導体基板が、ダイシングされている場合であっても、またダイシングされていない場合であっても、すなわち、チップレベルでもウェハレベルであっても処理が可能であり、処理の自由度が高い特長を有する。 Conventionally, since a resist (mask) patterning process is required, a patterning process such as photolithography is required, and it has been necessary to perform the process at the wafer level. In the case of this reference example, even if the semiconductor substrate on which the lower layer wiring (electrode pad) on which the stat bump is to be formed is diced or not diced, That is, it is possible to perform processing at the chip level or the wafer level, and has a feature that the degree of freedom of processing is high.
また、スタットバンプと、スタットバンプが設置されて保護される配線(電極パッド)が、共にNiなどの金属により被覆される工程を有すると、さらに好適である。本参考例の場合、前記スタットバンプ305と、前記電極パッド304をNiメッキにより被覆する被覆工程を有するようにすると、さらに好適である。
Further, it is more preferable that the stat bump and the wiring (electrode pad) on which the stat bump is installed and protected are covered with a metal such as Ni. In the case of this reference example, it is more preferable to have a covering step of covering the
図14(A)は、図11(B)に示した多層配線基板の拡大図であり、図14(B)は被覆工程後の多層配線基板の状態を示している。ただし、以下図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 FIG. 14A is an enlarged view of the multilayer wiring board shown in FIG. 11B, and FIG. 14B shows the state of the multilayer wiring board after the covering step. However, in the drawings, the same reference numerals are assigned to the parts described above, and the description thereof is omitted.
図14(A)を参照するに、例えば四角形に形成された電極パッドの隅には、スタットバンプで覆いきれない部分がある。そこで、図14(B)に示すように、電極パッドをメッキ層305Aで被覆することで、例えばAlからなる電極パッドの表面を保護することが可能となり、Alの腐食を防止することが可能となる。
Referring to FIG. 14A, for example, there is a portion that cannot be covered with a stat bump at a corner of an electrode pad formed in a square shape. Therefore, as shown in FIG. 14B, by covering the electrode pad with a
この場合、スタットバンプの表面を同時に被覆し、スタットバンプの表面を保護すると好適である。例えば、Auからなるスタットバンプを被覆することで、スタットバンプ上に形成される、Cuからなるビア配線との間での、AuとCuの相互拡散を防止することが可能となる。例えば、AuとCuの相互拡散が生じた場合、脆性材料であるAuとCuの合金が生成されてしまい、ビア配線が脆くなる場合があるが、スタットバンプを被覆することで、このような脆性材料が生成される現象を防止することが可能となる。 In this case, it is preferable to cover the surface of the stat bump at the same time to protect the surface of the stat bump. For example, by covering a stat bump made of Au, mutual diffusion of Au and Cu between the via wiring made of Cu formed on the stat bump can be prevented. For example, when interdiffusion between Au and Cu occurs, an alloy of Au and Cu, which is a brittle material, is generated, and the via wiring may become brittle. By covering the stat bump, such brittleness may occur. It is possible to prevent the phenomenon that the material is generated.
また、電極パッドとスタットバンプを被覆する材料としては、例えばNiが好適であり、Niの無電解メッキにより形成した前記被覆層305Aにより、上記の効果を得ることができる。
Further, as a material for covering the electrode pad and the stat bump, for example, Ni is suitable, and the above effect can be obtained by the
また、図12(E)に示した工程において、絶縁層からスタットバンプの先端を露出させる方法は、絶縁層をエッチングする方法に限らず、例えば、以下に示す方法で行う事が可能である。 In the step shown in FIG. 12E, the method of exposing the tip of the stat bump from the insulating layer is not limited to the method of etching the insulating layer, and can be performed by the following method, for example.
図15(A)〜(B)は、絶縁層からスタットバンプの先端を露出させる方法の変形例である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 15A to 15B show a modification of the method for exposing the tip of the stat bump from the insulating layer. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.
本図に示す場合、絶縁層309Aは、第1の絶縁層309aと、当該第1の絶縁層309a上に積層された、第2の絶縁層309bから構成されており、当該絶縁層309Aが、前記スタットバンプ305と半導体チップを覆うようになっている。
In the case shown in this figure, the insulating
ここで、前記第2の絶縁層309bを前記第1の絶縁層309aより剥離することで、前記スタットバンプ305の先端を絶縁層より露出させることが可能となる。以下の工程は、図13(F)以下の工程と同様にできる。
Here, by peeling off the second insulating
この場合、剥離される前記第2の絶縁層309bは、前記第1の絶縁層309aよりも軟らかい材料であることが好ましい。
In this case, it is preferable that the second insulating
前記第1の絶縁層309aに用いる材料としては、例えばエポキシ系の樹脂を用いることが可能であり、前記第2の絶縁層309bに用いる材料としては、例えばPTFE(ポリテトラフルオロエチレン)、PI(ポリイミド)、PEN(ポリエチレンナフタレート)などの材料を用いることが好ましい。
As a material used for the first insulating
[参考例2]
また、上記参考例1は、以下に示すように変形して用いることも可能である。
[ Reference Example 2 ]
Further, the reference example 1 can be modified as follows and used.
例えば、図16(A)〜(C)、図17(D)〜(E)および図18(F)〜(G)に、本発明の参考例2による、半導体チップを内蔵した多層配線基板の製造方法を、手順を追って示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 For example, FIGS. 16 (A) to (C), FIGS. 17 (D) to (E) and FIGS. 18 (F) to (G) show a multilayer wiring board incorporating a semiconductor chip according to Reference Example 2 of the present invention. A manufacturing method will be described step by step. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.
まず、図16(A)〜(B)に示す工程は、図11(A)〜(B)に示す工程と同一である。以下、図16(C)〜図18(G)に示す工程は、参考例1の、図11(C)〜図13(G)に示す工程に対応しており、参考例1と異なる部分のみ説明する。 First, the steps shown in FIGS. 16A to 16B are the same as the steps shown in FIGS. Hereinafter, the process shown in FIG. 16 (C) ~ Figure 18 (G) is, in Reference Example 1 corresponds to the step shown in FIG. 11 (C) ~ Figure 13 (G), and only different parts Reference Example 1 explain.
図16(C)に示す工程では、前記配線308上にスタッッドバンプを積層し、スタットバンプ構造315を形成する。当該スタットバンプ構造は、スタットバンプを設置した後で、キャピラリーなどの装置によって当該スタットバンプに押圧を加え、押圧が加えられたスタットバンプ上にさらにスタットバンプを積層する工程を繰り返し、最後に押圧が加えられないスタットバンプを設置して構成されている。そのため、スタットバンプ構造315は、押圧が加えられて積層されたスタットバンプ構造315A上に、押圧が加えられずに積層されたスタットバンプ315Bが載置された構造になっている。
In the step shown in FIG. 16C, stud bumps 315 are formed by stacking stud bumps on the
次に、図17(D)に示す工程で、前記半導体チップと基板を覆うように、前記スタットバンプ305およびスタットバンプ構造315上に、例えばエポキシなどの樹脂からなる絶縁層309を、ラミネートすることにより形成する。また、必要に応じて必要に応じて平坦化のための押圧の印加、またキュアなどの加熱を行い、絶縁層の平坦化と硬化を行う。
Next, in the step shown in FIG. 17D, an insulating
次に、図17(E)に示す工程においては、図12(E)に示した工程と同様にして、前記絶縁層309から前記スタットバンプ305および前記スタットバンプ構造315の先端を露出させる。
Next, in the step shown in FIG. 17E, the tips of the
次に、図18(F)に示す工程で、前記スタットバンプ305および前記スタットバンプ構造315の先端に押圧を加え、レベリングを行う。このレベリング工程を行うことで、複数の、スタットバンプ305およびスタットバンプ構造315の高さをそろえて配線の信頼性を向上させると共に、後の工程で形成される上層配線との高さを揃え、当該上層配線との接続部を形成する。
Next, in the step shown in FIG. 18F, pressure is applied to the tips of the
次に、図18(G)に示す工程において、前記絶縁層309上に、上層配線316を、図13(G)に示した前記上層配線314の場合と同様に、Cuの電解メッキによって形成する。
Next, in the step shown in FIG. 18G, the
前記上層配線316は、前記スタットバンプ305および前記スタットバンプ構造315上に、前記スタットバンプ305および前記スタットバンプ構造315に電気的に接続されるように形成される。
The
本参考例の場合、参考例1の場合と同様の効果を奏するとともに、前記配線308上に形成されるビア配線をスタットバンプによって形成しているため、レーザー工程が不用となる。そのため、高価なレーザー装置が不用となり、多層配線を形成するためのコストが抑制される効果を奏する。
In the case of the present reference example, the same effect as in the case of the reference example 1 is obtained , and the via wiring formed on the
さらに、レーザー工程の後の、ビアホール内に残留した残留物を除去する、いわゆるデスミア工程が不用となるため、従来デスミア工程で用いていたウェット処理のための薬液が不用となる。このため、多層配線を形成するためのコストが抑制される上に、使用後の薬液の廃棄などが不用となって、環境に与える影響を抑制することができる。 Furthermore, since the so-called desmear process for removing the residue remaining in the via hole after the laser process is unnecessary, the chemical solution for the wet treatment that has been used in the conventional desmear process is unnecessary. For this reason, the cost for forming the multilayer wiring is suppressed, and disposal of the chemical solution after use becomes unnecessary, and the influence on the environment can be suppressed.
[参考例3]
また、本参考例は、半導体チップを実装する場合に限られず、以下に示すように、様々な多層配線の形成に用いることが可能である。
[ Reference Example 3 ]
Further, this reference example is not limited to the case of mounting a semiconductor chip, and can be used for forming various multilayer wirings as described below.
図19(A)〜(C)は多層配線基板、例えばビルドアップ基板の製造方法を、手順を追って示したものである。 FIGS. 19A to 19C show a method of manufacturing a multilayer wiring board, for example, a build-up board, step by step.
図19(A)の工程では、コア基板321上に、Cuからなる、パターニングされた配線322が形成されており、当該配線322上に、例えばAuからなるスタットバンプ323およびスタットバンプ324を、ワイヤーボンダー装置により形成する。
In the step of FIG. 19A, a
次に、図19(B)に示す工程では、前記コア基板321と、前記スタットバンプ323、スタットバンプ324上に、当該コア基板321と、前記スタットバンプ323、スタットバンプ324を覆うように、図12(D)に示した場合と同様にして、例えばエポキシなどの樹脂からなる絶縁層326を形成する。
Next, in the step shown in FIG. 19B, the
そこで、図12(E)に示した場合と同様にして、前記絶縁層326をエッチングして前記スタットバンプ323と前記スタットバンプ324の先端を前記絶縁層326より露出させる。
Therefore, the insulating
次に、前記スタットバンプ323を、例えばワイヤーボンダー装置のキャピラリーなどによって押圧を加えることで、図に示すように絶縁層から突出した部分の高さを低くする。さらに当該スタットバンプ323上に、当該スタットバンプ323に電気的に接続される、Cuの電解メッキによってパターニングされた、上層配線325を形成する。この場合、Cuの電解メッキによって配線を形成する方法は、例えば、図1(B)〜図2(F)に示した場合と同様に実施すればよい。すなわち、Cr/Cuからなるバリア/シード層の形成、レジストのパターニング、Cuの電解メッキ、レジストパターンの剥離、バリア/シード層のエッチングの順に行えばよい。
Next, the
また、本工程では前記スタットバンプ324には押圧が加えられず、当該スタットバンプ324の先端は、後述するように、前記配線325のさらに上層の配線に接続される。
Further, in this step, no pressure is applied to the
次に、図19(C)に示す工程では、前記配線325と前記絶縁層326上に、図19(B)の工程と同様に絶縁層328を形成し、当該絶縁層328をエッチングして当該絶縁層328から前記スタットバンプ324の先端を露出させる。さらに前記配線325を形成した場合と同様にして、前記スタットバンプ324上に、当該スタットバンプ324に電気的に接続される、Cuからなる配線327を形成する。
Next, in a step illustrated in FIG. 19C, an insulating
このようにして、最下層の配線であるコア基板上の下層配線322と、当該下層配線322上に形成された絶縁層326上に形成された前記上層配線325が、前記スタットバンプ323を介して接続される多層配線構造が形成さる。さらに、前記上層配線325の上層の配線であって、前記上層配線325上の絶縁層328上に形成される前記上層配線327と、前記下層配線322は、前記スタットバンプ324を介して電気的に接続される構造になっている。
In this way, the
すなわち、本参考例では、従来のビアホール加工などの手法を用いる事無く、単純な工程で、かつ短時間で、多層配線の電気的な接続を行って多層配線構造を形成することが可能であり、下層配線と上層配線を電気的に接続すること、また当該下層配線と、当該上層配線のさらに上層の配線の電気的な接続をも行う事が可能である。 That is, in this reference example, it is possible to form a multilayer wiring structure by electrically connecting the multilayer wiring in a simple process and in a short time without using a conventional technique such as via hole processing. The lower layer wiring and the upper layer wiring can be electrically connected, and the lower layer wiring and the upper layer wiring of the upper layer wiring can be electrically connected.
また、本発明による多層配線の接続方法は、上記に示した構造に限定されるものではなく、多層配線構造を有する様々な基板、電子部品、半導体装置などに広く適用することが可能である。 In addition, the connection method of the multilayer wiring according to the present invention is not limited to the structure described above, and can be widely applied to various substrates, electronic components, semiconductor devices and the like having a multilayer wiring structure.
[参考例4]
次に、参考例1に記載した製造方法を用いて形成した、半導体チップを内蔵した多層配線基板の一例の概略断面図を図20に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[ Reference Example 4 ]
Next, FIG. 20 shows a schematic cross-sectional view of an example of a multilayer wiring board with a built-in semiconductor chip formed by using the manufacturing method described in Reference Example 1 . However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.
図20を参照するに、本参考例による、半導体チップを内蔵した多層配線基板300は、図10に示した多層配線基板200の場合と同様に、基板151を用いて形成されている。
Referring to FIG. 20, the
本図に示す半導体チップは図10に示した半導体チップと同一の構造を有しており、半導体基板401、デバイス面402、保護膜403、および電極パッド404は、それぞれ前記半導体基板401、デバイス面402、保護膜403、および電極パッド404に該当する。
The semiconductor chip shown in this figure has the same structure as the semiconductor chip shown in FIG. 10, and the
本図に示す、スタットバンプ405、接着層406、絶縁層409および上層配線414は、図13(G)に示す、スタットバンプ305、接着層306、絶縁層309および上層配線314と同様の構造を有しており、同様の方法で構成することが可能であり、またその場合、図13(G)に示した場合と同様の効果を奏する。
The
本図に示す多層配線基板では、半導体チップを内蔵することが可能であり、さらに基板の外側に別の半導体チップを実装することが可能である。このように、本参考例では、基板に半導体チップを高密度に実装することが可能であり、半導体装置を有する基板の小型化・高集積化が可能となる。 In the multilayer wiring board shown in this figure, a semiconductor chip can be incorporated, and another semiconductor chip can be mounted outside the board. As described above, in this reference example, semiconductor chips can be mounted on a substrate with high density, and the substrate having a semiconductor device can be downsized and highly integrated.
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to the specific embodiments described above, and various modifications and changes can be made within the scope described in the claims.
本発明によれば、配線やデバイスにダメージを与える事無く、また単純な方法で多層配線を形成することが可能となる。 According to the present invention, multilayer wiring can be formed by a simple method without damaging the wiring and the device.
また、半導体チップの配線やデバイスにダメージを与える事無く、また単純な方法で、半導体チップを内蔵した多層配線基板を形成することが可能となる。 In addition, it is possible to form a multilayer wiring board with a built-in semiconductor chip by a simple method without damaging the wiring and devices of the semiconductor chip.
11,101,201,301,401 半導体基板
12,102,202,302,402 デバイス面
13,103,203,303,403 保護膜
14,104,204,304,404 電極パッド
15 バリア/シード層
16 レジストパターン
17 保護パターン
18,106,206,306,406 接着層
19,107,121,207,307,407 基板
20,108,208,308 配線
21,109,209,309,409 絶縁層
22,23,110,111,311 ビアホール
24,25,112,113,124,127,212,213 ビア配線
26,114,125,128,215,314,316,325,327 上層配線
105,205,305,405 スタットバンプ
105A,305A 被覆層
11, 101, 201, 301, 401
Claims (5)
前記下層配線上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記下層配線と前記スタットバンプとを金属により被覆する被覆工程と、
前記金属に被覆された前記スタットバンプ上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、
前記ビアホールに充填されるビア配線と、当該ビア配線に接続される前記上層配線とを形成するビア配線及び上層配線形成工程と、を有し、
前記ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線の形成方法。 A method for forming a multilayer wiring, in which a lower layer wiring and an upper layer wiring are connected,
A stat bump forming step of forming a stat bump on the lower layer wiring;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
After the planarization step, a coating step of covering the lower layer wiring and the stat bump with a metal ,
An insulating layer forming step of forming an insulating layer on the stat bump coated with the metal ;
Wherein by laser machining of a dielectric layer, and via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
A via wiring and an upper layer wiring forming step for forming the via wiring filled in the via hole and the upper layer wiring connected to the via wiring ;
In the via-hole Le forming step, the method of forming the multilayer wiring, which comprises using the metal as a stopper layer of the laser.
前記半導体チップの電極パッド上にスタットバンプを形成するスタットバンプ形成工程と、
前記スタットバンプ形成工程後、前記スタットバンプの先端を押圧して、前記スタットバンプの先端を平坦化することで、前記スタットバンプのレーザーを受ける部分の面積を大きくする平坦化工程と、
前記平坦化工程後に、前記電極パッドと前記スタットバンプとを金属により被覆する被覆工程と、
前記被覆工程後に、前記半導体チップを、基板上に設置する半導体チップ設置工程と、
前記半導体チップ設置工程後に、前記半導体チップと前記基板上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層をレーザー加工することにより、前記レーザーを受ける平坦化された部分の前記スタットバンプを被覆する前記金属を露出するビアホールを形成するビアホール形成工程と、を有し、
当該ビアホール形成工程において、前記金属を前記レーザーのストッパ層として用いることを特徴とする多層配線基板の製造方法。 A method of manufacturing a multilayer wiring board incorporating a semiconductor chip,
A stat bump forming step of forming a stat bump on the electrode pad of the semiconductor chip;
After the stat bump forming step, by pressing the tip of the stat bump and flattening the tip of the stat bump, a flattening step of increasing the area of the portion of the stat bump that receives the laser ;
A coating step of coating the electrode pad and the stat bump with metal after the planarization step ;
After the covering step, the semiconductor chip is installed on a substrate, a semiconductor chip installation step,
An insulating layer forming step of forming an insulating layer on the semiconductor chip and the substrate after the semiconductor chip installing step ;
Wherein by laser machining of a insulating layer having a via-hole forming step of forming a via hole exposing the metal covering the stat bump flattened portion receiving the laser,
In the via-hole Le forming step, a method for manufacturing a multilayer wiring board, which comprises using the metal as a stopper layer of the laser.
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