JP4319110B2 - 無線通信機 - Google Patents

Description

本発明は、基準発振器とＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の周波数および位相を電子的に自動制御して安定な基準信号を得る無線通信機に関する。

従来技術では、帰還作用が影響される周波数成分をキャンセルするように構成された送信用ＰＬＬ周波数シンセサイザを用いて、送信用ＰＬＬ周波数シンセサイザループが出力する送信信号は１つの基準発振器により送信用ＰＬＬ周波数シンセサイザループの帰還作用の影響を受けない安定した変調が行われるようにしている。また、変調信号成分をキャンセルするように構成された受信用ＰＬＬ周波数シンセサイザとを備えて、前記１つの基準発振器により受信用ＰＬＬ周波数シンセサイザループが出力する中間周波数基準信号は変調信号の影響を受けないようにしている。（例えば、特許文献１参照）。
特開平９−８６８８号公報（第７頁、図１）

このような無線通信機では、その受信回路において通常、受信モードのときに動作するＡＦＣ（Ａｕｔｏｍａｔｉｃ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ；自動周波数制御）動作回路が備えられている。
このＡＦＣ動作回路と前記引用例に見られるようなＰＬＬ動作回路との両方の回路を備えた無線通信機において、本発明の背景となった技術を図２〜図６に示し、これを参照し、従来技術として以下の説明を行う。

先ず、図２は、従来例として、一つの基準発振器と送受共用の局部発振ＰＬＬ回路と送信中間周波ＰＬＬ回路と、受信モードのときに動作するＡＦＣ動作機能を備え、送信回路がミキサ回路方式及び直交変調器を備えた無線通信機のブロック図である。
図２において、１は受信信号を入力とし中間周波信号に周波数変換する受信ミキサ（Ｒｘ Ｍｉｘ）、８は送信搬送波を合成する送信ミキサ（Ｔｘ Ｍｉｘ）、１７はＲｘ Ｍｉｘ１およびＴｘ Ｍｉｘ８に局部発振周波数を発振・供給する局部電圧制御発振器（Ｌｏ ＶＣＯ（Ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ））、１８はＬｏ ＶＣＯ１７と接続され送受信局部発振周波数のＰＬＬ周波数シンセサイザのループフィルタとしての局部ローパスフィルタ（Ｌｏ ＬＰＦ）、２０はＴｘ Ｍｉｘ８に送信中間周波数を発振・供給する送信中間周波電圧制御発振器（Ｔｘ ＩＦ ＶＣＯ）、６はＴｘ ＩＦ ＶＣＯ２０と接続され送信中間周波数のＰＬＬ周波数シンセサイザのループフィルタとしての送信中間周波ローパスフィルタ（Ｔｘ ＩＦ ＬＰＦ）、４ｂは二つのＰＬＬシンセサイザ主要回路を有する集積回路であり、一方はＬｏ ＶＣＯ１７とＬｏ ＬＰＦ１８と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザおよび他方はＴｘ ＩＦ ＶＣＯ２０とＴｘ ＩＦ ＬＰＦ６と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザであるデュアル位相ロックループ集積回路（Ｄｕａｌ ＰＬＬ―ＩＣ）、５ｃは復調器から出力されるＡＦＣ動作によって受信信号の周波数に一致させるように周波数制御が行えるＡＦＣ動作の入力端子を有し、Ｄｕａｌ ＰＬＬ―ＩＣ４ｂへＰＬＬ基準周波数を発振し、その出力を供給する基準発振器、１９はＴｘ Ｍｉｘ８の合成された送信搬送波出力をＩ相、Ｑ相それぞれの変調信号によって周波数変調または位相変調が行われる直交変調器である。

次に、図３は、他の従来例として、一つの基準発振器と送受別々の局部発振ＰＬＬ回路と送信中間周波ＰＬＬ回路と、受信モードのときに動作するＡＦＣ動作機能を備え、送信回路がミキサ回路方式及び直交変調器を備えた無線通信機要部のブロック図である。

図２のブロック図に示されたブロック番号と同一のブロック番号の説明は省略する。
図３において、２はＲｘ Ｍｉｘ１に局部発振周波数を発振・供給する受信局部電圧制御発振器（Ｒｘ Ｌｏ ＶＣＯ）、３はＲｘ Ｌｏ ＶＣＯ２と接続され受信局部発振周波数のＰＬＬ周波数シンセサイザのループフィルタとしての受信局部ローパスフィルタ（Ｒｘ Ｌｏ ＬＰＦ）、９ｃは ＰＬＬ周波数シンセサイザ主要回路の集積回路でありＲｘ Ｌｏ ＶＣＯ２とＲｘ Ｌｏ ＬＰＦ３と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザである位相ロックループ集積回路（ＰＬＬ―ＩＣ）、１０はＴｘ Ｍｉｘ８に局部発振周波数を発振・供給する送信局部電圧制御発振器（Ｔｘ Ｌｏ ＶＣＯ）、１１はＴｘ Ｌｏ ＶＣＯ１０と接続され送信局部発振周波数のＰＬＬ周波数シンセサイザのループフィルタとしての送信局部ローパスフィルタ（Ｔｘ Ｌｏ ＬＰＦ）、４ｃは二つのＰＬＬ周波数シンセサイザ主要回路を有する集積回路であり、一方はＴｘ Ｌｏ ＶＣＯ１０とＴｘ Ｌｏ ＬＰＦ１１と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザおよび他方はＴｘ ＩＦ ＶＣＯ２０とＴｘ ＩＦ ＬＰＦ６と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザであるデュアル位相ロックループ集積回路（Ｄｕａｌ ＰＬＬ―ＩＣ）、５ｄは図の外部から周波数制御が行えるＡＦＣ機能の入力端子を有し、ＰＬＬ―ＩＣ９ｃおよびＤｕａｌ ＰＬＬ―ＩＣ４ｃへＰＬＬ基準周波数を発振し、その出力を供給する基準発振器である。

図２及び図３の回路構成はミキサ回路、ＡＦＣ動作機能、直交変調器、送受信回路のＰＬＬに供給される基準発振周波数の発振源として送受共通の一つの基準発振器を備えたものである。これは回路構成が比較的簡素であることと直交変調器を用いているのでアナログ音声信号とディジタルデータ信号の両方の変調が可能であることの有利さがある。その反面、変調信号（Ｉ相／Ｑ相各成分の信号）に位相誤差、振幅偏差が生じると直交変調器出力端において被変調波にＡＭ変調の成分が数％含まれてしまう。
これは、高電力増幅に適した非線形増幅器と組み合わせられると、被変調波に歪を発生させ通信情報が正確に伝わらない不都合が生じる。３Ｗ以上の高電力出力の無線機の送信部には非線形増幅器が用いられるので、増幅後の信号の隣接チャネル漏洩電力特性の大幅な劣化をまねき、特に隣接チャネル漏洩電力を低く抑えることを要求されるＴＤＭＡ方式（時分割マルチプルアクセス）のような通信システムでは不向きである。

更に、図４は他の従来例として、送信中間周波段のＶＣＯに変調信号が直接に供給されて変調される直接変調方式の無線通信機要部のブロック図である。
図３のブロック図に示されたブロック番号と同一のブロック番号の説明は省略する。７は送信中間周波数を発振し変調信号により周波数変調または位相変調をおこなってＴｘ Ｍｉｘ８に供給する変調用送信中間周波電圧制御発振器（Ｔｘ ＩＦ ＶＣＯ（Ｍ））、５ｅは、送信モードのときには変調信号によってＴｘ ＩＦ ＶＣＯ（Ｍ）７に周波数または位相変調が行えると同時に変調が行える直接変調方式を有し、また、受信モードのときには、Ｒｘ Ｌｏ ＶＣＯ２の出力周波数がＡＦＣ動作により受信信号の周波数に一致させる機能を有し、ＰＬＬ―ＩＣ９ｃおよびＤｕａｌ ＰＬＬ―ＩＣ４ｃへＰＬＬ基準周波数を発振し、その出力を供給する基準発振器である。

図４の回路の変調回路は、変調信号によってＰＬＬ回路のＶＣＯ（Ｔｘ ＩＦ ＶＣＯ（Ｍ）７）に直接に周波数または位相変調をかける直接変調方式である。こちらも図２、図３と同様に送受信回路のＰＬＬに供給する基準発振周波数の発振源は送受共通の一つの基準発振器を備えたものである。
ＶＣＯ（Ｔｘ ＩＦ ＶＣＯ（Ｍ）７）で行う直接変調は、変調信号の帯域のうち比較的高域周波数帯域であるアナログ音声信号の変調には向いている。しかし変調信号の帯域のうち比較的低域周波数帯域（ＤＣ〜３００Ｈｚ程度）であるディジタルデータ信号の変調処理の際、ＶＣＯに直接変調をかけようとすると、直流成分の伝送が必要とするためにカットオフが数ＨｚのＰＬＬ回路のループＬＰＦが必要となり、これではＰＬＬ周波数シンセサイザの応答速度を遅くしてしまうので高速伝送を要求されるシステムには不向きである。

これを解決するための回路技術としては、図４に示したように、ＰＬＬ回路のループＬＰＦのカットオフを３００Ｈｚ程度に設定して、アナログ音声信号およびディジタルデータ信号の高域周波数成分（３００Ｈｚ〜３ＫＨｚ）はＶＣＯにて変調をかけ、ディジタルデータ信号の低域周波数成分（３００Ｈｚ以下）は、低域変調特性を備えた基準発振器５ｅ側で変調をかけ、これによって数Ｈｚ〜３ＫＨｚまでの帯域の変調信号をフラットな周波数特性で実現してＰＬＬ回路にて変調合成されるようなものがある。

しかし、図４の回路は、アナログ音声信号およびディジタルデータ信号の両方の変調が可能である反面、送信側でのミキサ回路（Ｔｘ Ｍｉｘ８）には、送信ＩＦ回路（Ｔｘ ＩＦ ＶＣＯ（Ｍ）７）と送信局部発振回路（Ｔｘ Ｌｏ ＶＣＯ１０）の両方に低域変調された基準発振器５ｅの出力が供給されるので、ミキサ回路（Ｔｘ Ｍｉｘ８）の出力信号に不要な周波数ゆれが生ずることがある。このため図４の回路は希望の被変調波が得られない不利な点がある。

更に、図５は、他の従来例として、Ｄｕａｌ ＰＬＬ―ＩＣ４ｄに基準発振周波数を供給する基準発振器５ｆおよびＰＬＬ−ＩＣ９ｄに基準発振周波数を供給する基準発振器５ｇの２つの基準発振器を備えた点が図４と異なる構成をしたものである
図４のブロック図に示されたブロック番号と同一のブロック番号の説明は省略する。４ｄは二つのＰＬＬ周波数シンセサイザ主要回路を有する集積回路であり、一方はＲｘ Ｌｏ ＶＣＯ２とＲｘ Ｌｏ ＬＰＦ３と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザおよび他方はＴｘ ＩＦ ＶＣＯ（Ｍ）７とＴｘ ＩＦ ＬＰＦ６と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザであるデュアル位相ロックループ集積回路（Ｄｕａｌ ＰＬＬ―ＩＣ）、５ｆは変調信号によってＴｘ ＩＦ ＶＣＯ（Ｍ）７に周波数または位相変調が行えると同時に変調が行える直接変調方式を有し、また、受信モードのときにはＲｘ Ｌｏ ＶＣＯ２の出力周波数を受信信号の周波数に一致させることができるＡＦＣ動作機能を有し、Ｄｕａｌ ＰＬＬ―ＩＣ４ｄへＰＬＬ基準周波数を発振し、その出力を供給する基準発振器である。９ｄは ＰＬＬ周波数シンセサイザ主要回路の集積回路でありＴｘ Ｌｏ ＶＣＯ１０とＴｘ Ｌｏ ＬＰＦ１１と組み合わされて位相ロックループを構成するＰＬＬ周波数シンセサイザである位相ロックループ集積回路（ＰＬＬ―ＩＣ）、５ｇは図４の外部から周波数制御が行える入力端子を有し、ＰＬＬ―ＩＣ９ｄへＰＬＬ基準周波数を発振し、その出力を供給する基準発振器である。

図５の回路は、基準発振器（基準発振器（１）５ｇ）が出力する基準発振信号を入力として送信局部発振器（Ｔｘ Ｌｏ ＶＣＯ１０）から発生する送信局部発振周波数信号を出力とする送信専用のＰＬＬ周波数シンセサイザと、基準発振器（基準発振器（２）５ｆ）が出力する基準発振信号を送受共用のＤｕａｌ ＰＬＬ―ＩＣ４ｄに入力して、送送信変調波（Ｔｘ ＩＦ ＶＣＯ（Ｍ）７の出力）および受信局部発振周波数信号（Ｒｘ Ｌｏ ＶＣＯ２の出力）のそれぞれの信号を発生させるそれぞれのＰＬＬ周波数シンセサイザとを備え、送信モードのときに入力された変調信号は、基準発振器（２）５ｆおよびＴｘ ＩＦ ＶＣＯ（Ｍ）７に供給される。先に説明したように、基準発振器（２）５ｆではディジタルデータ信号の低域成分の変調がかけられ、Ｔｘ ＩＦ ＶＣＯ（Ｍ）７ではアナログ音声信号成分およびディジタルデータ信号の高域成分の変調がかけられる。

基準発振器（２）５ｆの出力信号はＴｘ ＩＦ ＶＣＯ（Ｍ）７で合成され、その合成波が送信ミキシング回路（Ｔｘ Ｍｉｘ８）に入力され、その出力は周波数変換されて送信信号として出力される。
この場合、基準発振器（１）５ｇの出力周波数と基準発振器（２）５ｆの出力周波数とは独立の発振周波数であるので周波数が同じでも同期関係にはない。

受信モードのときには基準発振器（２）５ｆがＡＦＣ動作の制御を受けて、受信局部発振信号（ＲＸ Ｌｏ ＶＣＯ２の出力）が受信信号の周波数に一致されるように制御され、受信中間周波信号を得る。このため基準発振器（２）５ｆの出力周波数は基準発振器（１）５ｇの出力周波数とは、ＡＦＣ動作の制御された周波数分の差が生じる。

更に、図６は他の従来例として、図５における送信周波数変換回路が省略され、送信変調器の出力がそのまま送信信号とされるようにしたものである。
図５のブロック図に示されたブロック番号と同一のブロック番号の説明は省略する。
２１は送信周波数自身を発振し、かつ、変調信号により周波数変調または位相変調をおこなって送信信号として出力する変調用送信電圧制御発振器（Ｔｘ ＶＣＯ（Ｍ））である。
２２はＴｘ ＶＣＯ（Ｍ）２１と接続され送信周波数のＰＬＬシンセサイザのループフィルタとしての送信ローパスフィルタ（Ｔｘ ＬＰＦ）である。
４ｅは内部に二つのＰＬＬ周波数シンセサイザの回路を備えた集積回路であり、一方はＲｘ Ｌｏ ＶＣＯ２とＲｘ Ｌｏ ＬＰＦ３と組み合わされて受信の位相ロックループを構成する受信ＰＬＬ周波数シンセサイザおよび他方はＴｘ ＶＣＯ（Ｍ）２１とＴｘ ＬＰＦ２２と組み合わされて送信の位相ロックループを構成する送信ＰＬＬ周波数シンセサイザであるデュアル位相ロックループ集積回路（Ｄｕａｌ ＰＬＬ―ＩＣ）である。
５ｈは送信モードのときには変調信号の低域成分によって周波数または位相変調をかけられ、受信モードのときにはＡＦＣ動作の制御を受ける基準発振器である。

図６の回路は送信系の回路にミキサ回路を備えず、送信信号を直接発振・変調させるＶＣＯ（Ｔｘ ＶＣＯ（Ｍ）２１）を備えている従来技術例である。
この回路はＶＣＯ直接変調であることのために隣接チャネル漏洩電力特性の劣化が少ない利点を持ち、また、一つの基準発振器５ｈであることがＡＦＣ動作上の不都合もない。
しかしながら、送信ＶＣＯ出力周波数をそのまま送信信号周波数とするので、フルパワー送信を高速で立ち上げるようなものでは、アンテナから出力周波数信号のかぶりの影響が送受各ＶＣＯへのフィードバックループ回路へ干渉して、各ＶＣＯの出力周波数ゆれを発生させることになり、一度発生すると収束まで要する時間が長くなる。
したがって、高速動作が要求されるＴＤＭＡ方式（時分割マルチプルアクセス）の通信システムでは本回路のような構成は適用できない。ミキサ方式であればこの出力周波数ゆれの現象が避けられる。

以上説明した図２〜図６で示される従来技術の無線通信機に用いられる回路ではそれぞれ次の欠点がある。
図２、図３の従来の回路構成例では、変調信号（Ｉ相／Ｑ相各成分の信号）に位相誤差、振幅偏差が生ずると、ＡＭ−ＰＭ変換（振幅―位相変換）されるときに、直交変調器出力端において被変調波の隣接チャネル漏洩電力特性の劣化をまねくことになる。特に隣接チャネル漏洩電力特性を低く抑えることが要求されるシステムでは不利である。この直交変調器を用いたときの隣接チャネル漏洩電力の特性値例は−５７．４ｄＢ（アンテナ端子での測定）程度である。

図４の従来の回路構成例では、ミキサ回路（Ｔｘ Ｍｉｘ８）の出力信号に不要な周波数ゆれが生ずることがある。このため図４の回路は安定した周波数を有する希望の被変調波が得られない欠点がある。

図５の従来の回路構成例では、受信モードのときには基準発振器（２）５ｆの出力周波数は基準発振器（１）５ｇの出力周波数とは、ＡＦＣ動作の制御された周波数分の差が生じる。
高精度のデータ通信を行うには自局および相手局の送受信の無線周波数が０．１ｐｐｍ程度の誤差にさせる必要がある。図５を用いる隣接チャネル漏洩電力の特性値例は−６８ｄＢ（アンテナ端子での測定）程度である。

図６の従来の回路構成例では、フルパワー送信を高速で立ち上げた時に、送信出力の送受各ＶＣＯへのフィードバックループへのかぶりの影響を受け各ＶＣＯの出力周波数ゆれが生ずることになり、特にＴＤＭＡ方式の通信システムには適さない。

本発明の目的は、上記の如き従来技術の欠点を解決し、送信信号の隣接チャネル漏洩電力特性の劣化が少なく良好な隣接チャネル漏洩電力特性をもった無線通信機を提供することにある。

この目的を達成するために、本発明の無線通信機は、受信モードのときに入力される受信信号を受信中間周波信号に周波数変換する受信ミキサと、該受信ミキサに所望の受信チャネルに適合する受信局発信号を供給する受信局発ＰＬＬ周波数シンセサイザと、
送信モードのときに所定の周波数の送信中間周波信号を送信信号に周波数変換する送信ミキサと、該送信ミキサに所望の送信チャネルに適合する送信局発信号を供給する送信局発ＰＬＬ周波数シンセサイザと、変調信号により高域周波数変調された前記所定の周波数の送信中間周波信号を該送信ミキサに供給する送信中間周波ＰＬＬ回路と、
前記変調信号により低域周波数変調され、かつ、ＡＦＣ動作が行われた第一の基準周波数信号を前記受信局発ＰＬＬ周波数シンセサイザおよび前記送信中間周波ＰＬＬ回路に供給する第一の基準発振器と、
前記送信局発ＰＬＬ周波数シンセサイザに第二の基準周波数信号を供給する第二の基準発振器とを備えた無線通信機であって、
前記受信モードのときに所定の条件下で行われるＡＦＣ動作が完了した後、前記第二の基準周波数信号を前記第一の基準周波数信号に同期させるように形成された基準発振ＰＬＬ回路と、
該同期したときに、該基準発振ＰＬＬ回路から得られた制御電圧を一時記憶し、該一時記憶した時点で前記基準発振ＰＬＬ回路のループを切り離し、該一時記憶した前記制御電圧を読み出して、前記第二の基準発振器に印加させることによって、前記送信モードにおいて前記低域周波数変調された前記第一の基準発振器の出力である第一の基準周波数信号に前記第二の基準発振器が影響されないで、前記第二の基準周波数信号を前記ＡＦＣ動作後の前記第一の基準周波数信号に同期させた状態とするように形成された制御回路とを備えることを特徴とする。

本発明を実施すれば、次の効果を発揮するものである。
（１）直交変調器が用いられる従来回路の隣接チャネル漏洩電力特性に比較し、本発明では良好な特性が得られる。例えば図５対比では１０ｄＢ（アンテナ端子での測定）の改善効果である
（２）本発明のミキサ方式である送信周波数変換回路は、ＴＤＭＡシステムが要求する送受信の高速切替えに対応することができ、例として送信の高速立ち上げが２５０μｓｅｃ〜３５０μｓｅｃに追従する。
（３）本発明の送信回路には基準発振器とＰＬＬ回路が２系統もっているがミキシングされた後でも周波数ゆれがない安定な被変調送信波の送信信号が得られる。
（４）基準発振器とＶＣＯの２つの回路により変調された信号がＰＬＬ回路によって合成されるのでアナログ音声信号又はディジタルデータ信号の両方の変調信号に対応できる。
（５）二つの基準発振器間の同期がとれるので両基準発振周波数間の周波数差は０．０３ｐｐｍの高精度に保たれ、変調精度の高い送信信号が得られる。

図１は本発明の実施例としての無線通信機のブロック図が示されている。以下の各部位によって構成される。
１は受信信号を入力とし受信中間周波信号に周波数変換する受信ミキサ（Ｒｘ Ｍｉｘ）である。２はＲｘ Ｍｉｘ１に対し所望の受信チャネルに適合する受信局発信号を発振・供給する受信局部電圧制御発振器（Ｒｘ Ｌｏ ＶＣＯ）である。３はＲｘ Ｌｏ ＶＣＯ２に接続され受信局発ＰＬＬ周波数シンセサイザのループフィルタとして機能する受信局部ローパスフィルタ（Ｒｘ Ｌｏ ＬＰＦ）である。
４ａは二つのＰＬＬ回路が内蔵された集積回路であり、一方のＰＬＬ回路（ＰＬＬ−ＩＣ（１−１））は、Ｒｘ Ｌｏ ＶＣＯ２とＲｘ Ｌｏ ＬＰＦ３と組み合わされて位相ロックループが構成されて、外部より受信チャネル周波数の選択制御信号が入力されて受信局発ＰＬＬ周波数シンセサイザの回路となっている。他方のＰＬＬ回路（ＰＬＬ−ＩＣ（１−２））はＴｘ ＩＦ ＶＣＯ（Ｍ）７とＴｘ ＩＦ ＬＰＦ６と組み合わされて位相ロックループが構成されて、送信中間周波ＰＬＬ回路となっている。これら二つのＰＬＬ回路を備えたデュアル位相ロックループ集積回路（Ｄｕａｌ ＰＬＬ―ＩＣ（１）；第一のＰＬＬ）である。

５ａは制御電圧端子を備え、受信モードのときに制御電圧端子にＡＦＣ信号が入力されて、ＡＦＣ動作の制御された第一の基準発振周波数信号が受信局発ＰＬＬ周波数シンセサイザへ発信・出力する。また、送信モードのときに変調信号が制御電圧端子に入力されて、低域周波数成分によって位相変調又は周波数変調された第一の基準発振周波数信号が送信中間周波ＰＬＬ回路へ発振・出力するものである。この出力の接続先はＰＬＬ―ＩＣ（３）９ｂおよびＤｕａｌ ＰＬＬ―ＩＣ（１）４ａとする第一の基準発振器（例えばＴＣＸＯ；温度制御水晶発振器）である。
５ｂは送信局発ＰＬＬ周波数シンセサイザに第二の基準周波数を供給するために第二の基準周波数を発振し、この信号の接続先はＰＬＬ―ＩＣ（２）９ａとＰＬＬ―ＩＣ（３）９ｂとする第二の基準発振器である。

６はＴｘ ＩＦ ＶＣＯ（Ｍ）７と接続され送信中間周波信号の送信中間周波ＰＬＬ回路のループフィルタとしての機能をもつ送信中間周波ローパスフィルタ（Ｔｘ ＩＦ ＬＰＦ）である。
７は送信中間周波数を発振し、この発振周波数信号に、入力された変調信号の高域周波数成分により周波数変調または位相変調が行われるものであり、得られた変調された所定の周波数である送信中間周波信号をＴｘ Ｍｉｘ８へ供給する変調用送信中間周波電圧制御発振器（Ｔｘ ＩＦ ＶＣＯ（Ｍ））である。
８は入力された送信中間周波信号と送信局発信号とが周波数変換して送信信号にされて出力とする送信ミキサ（Ｔｘ Ｍｉｘ）である。

９ａは送信局発ＰＬＬ周波数シンセサイザの部分である集積回路であり、Ｔｘ Ｌｏ ＶＣＯ１０とＴｘ Ｌｏ ＬＰＦ１１と組み合わされて位相ロックループが構成されるものであり、外部より送信チャネル周波数の選択制御信号が入力とする送信局発ＰＬＬ周波数シンセサイザとする位相ロックループ集積回路（ＰＬＬ―ＩＣ（２）；第二のＰＬＬ）である。
９ｂは基準発振ＰＬＬ回路の部分である集積回路であり、第一の基準発振器５ａの出力である第一の基準周波数信号の分岐出力を参照周波数として入力とし、第二の基準発振器５ｂの出力である第二の基準周波数信号の分岐出力を被制御周波数として入力とし、ＬＰＦ１２と組み合わされて位相ロックループが構成されて基準発振ＰＬＬ回路とする位相ロックループ集積回路（ＰＬＬ―ＩＣ（３）；第三のＰＬＬ）である。

１０は所望の送信チャネルに適合する送信局発信号を発振し、Ｔｘ Ｍｉｘ８へ供給する送信局部電圧制御発振器（Ｔｘ Ｌｏ ＶＣＯ）である。
１１はＴｘ Ｌｏ ＶＣＯ１０と接続されて送信局発信号を得るための送信局発ＰＬＬ周波数シンセサイザ内に備えるループフィルタとして機能する送信局部ローパスフィルタ（Ｔｘ Ｌｏ ＬＰＦ）である。
１２は第二の基準発振器５ｂとＰＬＬ―ＩＣ（３）９ｂとＳＷ１５とを組み合わされて基準発振ＰＬＬ回路が構成され、第二の基準周波数が位相・周波数制御されて、第一の基準周波数に同期させる基準発振ＰＬＬ回路のループフィルタとして機能するローパスフィルタ（ＬＰＦ）である。
１３はＬＰＦ１２の出力がＳＷ１５に通されたのちに分岐されてＣＰＵ１６にＰＬＬ制御電圧として取り込むためにアナログ・ディジタル変換するＡ／Ｄコンバータである。

１４ａは、Ａ／Ｄコンバータ１３によってＣＰＵ１６に取り込まれメモリに蓄積されたＰＬＬ制御電圧を再びメモリから読み出してディジタル・アナログ変換し、ＳＷ１５を経由して位相制御・周波数制御の情報として第二の基準発振器５ｂに供給するＤ／Ａコンバータである。
１４bはＣＰＵ１６から出力されるＡＦＣ動作の制御電圧値を示すＡＦＣ動作のデータを入力とし、これをアナログ値に変換し、ＡＦＣ動作信号として出力するＤ／Ａコンバータである。
１５は基準発振ＰＬＬ回路がループを構成するか、ループから切り離されるかの回路切替えを行うものであり、ループから切り離されたときにはＣＰＵに取り込まれたＰＬＬ制御電圧によって同期保持されように、Ｄ／Ａコンバータ１４ａの出力を第二の基準発振器５ｂへ供給するように動作するＳＷ（スイッチ）である。

１６は、受信メッセージを入力して演算処理し、ＡＦＣ動作の制御電圧値を示すＡＦＣ動作データを出力し、これをＤ／Ａコンバータ１４ａへ供給し、基準発振ＰＬＬ回路のループ動作時のＰＬＬ制御電圧がＡ／Ｄコンバータ１３を介して取り込まれ、メモリに記憶し、さらに、この記憶データを出力してＤ／Ａコンバータ１４ａへ供給し、ＳＷ１５へ切替え制御信号を出力する制御動作を行う制御回路であるＣＰＵ（中央演算処理装置）である。

次に、本発明の特徴部分の回路動作の説明を行う。
第一の基準発振器５ａは、受信モードのときに制御電圧端子に入力されたＡＦＣ動作の制御電圧値により第一の基準周波数信号が受信信号の周波数に一致させるように周波数制御され、送信モードのときに制御電圧端子に入力された変調信号により第一の基準周波数信号が位相変調または周波数変調される動作をする。
Ｄｕａｌ ＰＬＬ―ＩＣ４ａ（以下、第一のＰＬＬ４ａ）はデュアルＰＬＬ型であり、第一の基準周波数信号が参照用周波数信号として入力される。
第一のＰＬＬ４ａの一方のＰＬＬであるＰＬＬ−ＩＣ（１−１）は、受信局部電圧制御発振器（Ｒｘ Ｌｏ ＶＣＯ２）の発振周波数が受信チャネルに一致するようにＡＦＣ制御する機能をもつ。
第一のＰＬＬ４ａの他方のＰＬＬであるＰＬＬ−ＩＣ（１−２）は、送信中間周波電圧制御発振器（Ｔｘ ＩＦ ＶＣＯ（Ｍ））７の発振周波数をＰＬＬ制御して送信中間周波信号として発生させる動作をする。

なお、第一の基準発振器５ａは、送信モードのときに入力される変調信号により、低域周波数成分の変調が行われる。ここで変調された信号は、更に、送信中間周波ＰＬＬ回路に入力され、送信中間周波電圧制御発振器（Ｔｘ ＩＦ ＶＣＯ（Ｍ））７により変調信号の高域周波数成分の位相変調または周波数変調の変調が行われる。この結果、低域周波数成分の変調波と高域周波数成分の変調波は送信中間周波電圧制御発振器（Ｔｘ ＩＦ ＶＣＯ（Ｍ））７で変調の合成が行われる。

ＰＬＬ―ＩＣ９ａ（以下、第二のＰＬＬ）は、第二の基準発振器５ｂからの出力を参照用周波数信号とし、Ｔｘ Ｌｏ ＶＣＯ１０とＴｘ Ｌｏ ＬＰＦ１１との組み合わせによって送信局発ＰＬＬ周波数シンセサイザが構成され、外部から入力された送信チャネル指定の信号に従って、ＰＬＬ制御されて、送信局発信号を得る動作をする。
ＰＬＬ―ＩＣ９ｂ（以下、第三のＰＬＬ）は、第一の基準周波数信号を参照用周波数信号とし、ＬＰＦ１２とで基準発振ＰＬＬ回路を構成され、第二の基準周波数信号を同期させる動作をする。
ＬＰＦ１２の出力端と第二の基準発振器５ｂの制御入力端との間にＳＷ１５が設けられており、ＣＰＵ１６からＳＷ１５へ供給された切替え制御信号が例えば論理（Ｈ）であれば、ＬＰＦ１２の出力端と第二の基準発振器５ｂの制御入力端とが接続される。このとき基準発振ＰＬＬ回路はＰＬＬ回路として動作する。

一方、ＳＷ１５へ供給された切替え制御信号が例えば論理（Ｌ）であれば、第二の基準発振器５ｂの制御入力端とＤ／Ａコンバータ１４ａの出力端が接続される。このとき基準発振器５ｂはＣＰＵ１６の制御下となる動作である。
論理（Ｈ）はＡＦＣ動作の機能が動作完了後であって基準発振ＰＬＬ回路を動作させる間の切替制御信号として、論理（Ｌ）はＤ／Ａコンバータ１４ａの出力を第二の基準発振器５ｂに供給させる間の切替制御信号として動作する。
基準発振ＰＬＬ回路がＰＬＬ回路として動作するタイミングは受信モードの立ち上がりの一時期であり、それ以外のタイミング（定常状態）はＣＰＵ１６の制御下となる動作である。

更に、本発明の特徴部分の回路動作の説明を行う。先ずＡＦＣ動作について説明する。
第一の基準発振器５ａの制御電圧端子には、ＡＦＣ動作の電圧値と変調信号の電圧値が加算回路によって合成された電圧値として入力される。受信モードのときにはＡＦＣ動作中の電圧値が現れ、変調信号は現れない。送信モードのときにはＡＦＣ動作の制御後のＤＣ電圧値に変調信号による電圧値が加算されて第一の基準発振器５ａに入力される。

以下に受信モードおよび送信モードでの動作を更に説明する。
先ず、受信モードのときに動作するＡＦＣ動作は、受信の所定のタイミング時（例えば受信モードでのコントロールチャネルの立ち上がり時）に得られる条件（例えば復調された受信メッセージの符号誤り状況の監視結果の判定）と受信信号の周波数偏差分との相関性を演算して行うことができる。
即ち、ＡＦＣ動作のループ動作時はコントロールチャネルでの受信メッセージの符号誤りが最小になるように制御されたとき、受信局発信号の周波数は受信信号の周波数に一致されるとみなされるので、この演算処理をＣＰＵ１６で行う。

ＣＰＵ１６の演算結果として、ＣＰＵ１６からはＡＦＣ動作の制御電圧値がＡＦＣ動作データとして出力され、Ｄ／Ａコンバータ１４ｂに入力されてアナログ電圧値に変換される。このアナログ電圧値はＡＦＣ動作信号として第一の基準発振器５ａに入力される。第一の基準発振器５ａの発振周波数である第一の基準周波数出力がＡＦＣ動作の制御を受けて発振周波数を変化させ、結果的に受信信号の周波数に受信局発信号の周波数が一致されるようにＡＦＣ動作する。

従って、Ｒｘ Ｍｉｘ１にて、受信信号の周波数に合わせられた中間周波信号に変換され、最適な受信状態とするようにＡＦＣ動作のループが動作し受信信号の周波数に維持されている動作である。
（復調データ⇒符号誤り検出⇒ＡＦＣ動作の制御電圧値⇒基準発振器ＡＦＣ動作制御⇒受信局発ＰＬＬ周波数シンセサイザ⇒ＡＦＣ動作の受信局発信号⇒ＡＦＣ動作の受信中間周波信号⇒復調データ）

次に第一の基準発振器５ａと第二の基準発振器５ｂとの同期の動作を説明する。
更に、前記受信モードに次いで、ＣＰＵ１６から出力される切替え制御信号の論理レベルを「Ｈ」にして、ＬＰＦ１２の出力を第二の基準発振器５ｂの入力に接続するようにＳＷ１５の接点が選択される。
このとき第三のＰＬＬ９ｂはＬＰＦ１２と第二の基準発振器５ｂとの回路によって基準発振ＰＬＬ回路のＰＬＬループが構成される。
これによって、第二の基準発振器５ｂの発振周波数である第二の基準周波数信号は、先のＡＦＣ動作の制御された第一の基準発振器５ａの発振周波数である第一の基準周波数信号にＰＬＬ周波数ロックされて同期される。
このように基準発振ＰＬＬ回路のＰＬＬループによって第二の基準周波数信号が第一の基準周波数信号に同期されたとき、この同期された状態のＰＬＬ制御電圧、即ちＰＬＬ周波数ロックされている時のＬＰＦ１２から出力され第二の基準発振器５ｂに入力されるＰＬＬ制御電圧が分岐されてＡ／Ｄコンバータ１３に入力されてアナログ値をディジタル値に変換してディジタル制御電圧のデータとされて、ＣＰＵ１６に取り込まれ、そのメモリに記憶される。
（第一の基準周波数信号⇒第三のＰＬＬ９ｂ⇒ＬＰＦ１２⇒ＰＬＬ制御電圧⇒ＳＷ１５⇒第二の基準発振器５ｂ⇒第二の基準周波数信号）
（ＰＬＬ制御電圧⇒Ａ／Ｄコンバータ１３⇒ディジタル制御電圧のデータ⇒ＣＰＵ１６）
以上の第一の基準発振器５ａのＡＦＣ動作および第二の基準発振器５ｂの同期動作は受信モードの立ち上がり時に於ける極めて短いタイミングの間で順に完了させる。

次に、上記のＡＦＣ動作および同期の各動作完了以降の受信モード時および送信モードでの第二の基準発振器５ｂの同期状態確保について説明する。
ＣＰＵ１６は、取り込まれメモリに記憶されたＰＬＬ制御電圧のデータを、このメモリから読み出し、Ｄ／Ａコンバータ１４ａにそのデータを出力する。Ｄ／Ａコンバータ１４ａでは入力されたＰＬＬ制御電圧のデータをアナログ値に変換して出力する。
そこでＣＰＵ１６から出力される切替え制御信号は論理レベル「Ｌ」にされ、ＳＷ１５の接点が切替えられ、第二の基準発振器５ｂの制御入力端はＤ／Ａコンバータ１４ａの出力端に接続され、この動作によって第二の基準発振器５ｂは、基準発振ＰＬＬ回路の構成に換えＣＰＵ１６の制御のもとに動作する構成に切り替わる。
このようにＰＬＬ制御電圧のデータがＣＰＵ１６に取り込まれることによって、基準発振ＰＬＬ回路のＰＬＬループが切り離しされたときでも、ＰＬＬ回路のロック時と同じ制御電圧が保たれるようにされるので、第二の基準発振器５ｂが同期を確保している状態にすることができる。即ち、第二の基準発振器５ｂは、ＡＦＣ動作の制御が完了した第一の基準発振器５ａに同期された状態を確保している。

更に、受信モードから送信モードに切替えられ、送信モードにおける動作の説明に移る。
第一の基準発振器５ａの制御電圧端子には、ＡＦＣ動作の制御電圧を中心値にして変調信号の低域周波数成分による電圧変化分の重畳された電圧が入力される。この重畳された電圧によって、第一の基準発振器５ａは位相偏移または周波数偏移での変調が行われ、その出力は第一の基準周波数信号として送信中間周波ＰＬＬ回路へ供給される。
一方、第二の基準発振器５ｂは、ＣＰＵ１６の制御下にあるため変調された第一の基準周波数信号の影響を受けることはなく、第二の基準周波数信号を送信局発ＰＬＬ周波数シンセサイザへ送ることができる。
送信局発ＰＬＬ周波数シンセサイザの回路では、外部より送信チャネルが指定され、その出力は送信局発信号としてＴｘ Ｌｏ ＶＣＯ１０より出力される。この送信局発信号は変調の影響を受けていないので、純粋な単一周波数成分である。従って、Ｔｘ Ｍｉｘ８でミキサ動作されても、その出力である送信信号は安定な所望の被変調波が得られる。
即ち、送信モードのとき、第一の基準発振器５ａが変調されても、送信局発信号を作り出す送信局発ＰＬＬ周波数シンセサイザは変調の影響を受けない。

なお、例としてＡ／Ｄコンバータ１３およびＤ／Ａコンバータ１４ａの変換精度を表わすビット長を１０ビットにし、第一の基準発振器５ａおよび第二の基準発振器５ｂの制御確度を１．５Ｖ±１Ｖで±１０ｐｐｍにし、制御電圧範囲を３Ｖにしたとき、それぞれのコンバータの分解能は３Ｖ／１０２４＝２．９ｍＶとなる。これにより概ね両基準発振器の出力周波数精度は０．０３ｐｐｍに同期保持される。
また、ＳＷ１５の切替え時、Ｄ／Ａコンバータ１４ａから出力される電圧波形がＳＷ１５の接点切替えの過渡応答により電圧波形に歪を発生させることがある。ＣＰＵ１６による制御であれば、予め波形補正を行うことにより、電圧波形に歪の発生を防ぐことが可能である。
本発明の隣接チャネル漏洩電力の特性値は−７８ｄＢ（アンテナ端子での測定）が得られる。

以上の構成により、本発明の無線通信機は、相手とする無線通信機（基地局）が送信する送信周波数に本発明の無線通信機の受信信号の受信周波数をＡＦＣ動作の制御して一致させ、一方、本発明の無線通信機の送信周波数は本発明の無線通信機の受信周波数にＰＬＬ同期されているので、その送信信号は相手とする無線通信機（基地局）が送信する送信周波数に一致することになり、回線間の無線周波数の周波数一致が保たれるので、高速での送受切り替え動作が要求されるＴＤＭＡシステムに用いられても符号誤り（Ｅｒｒｏｒ Ｒａｔｅ）の極めて少ない高品質のデータ通信が行えるものである。
基地局から到来し、本発明の無線通信機が受信したコントロールチャネル信号を受信復調して復調データとして受信メッセージ出力する。このときのＥｒｒｏｒ状況をＣＰＵが監視し、ＣＰＵではＥｒｒｏｒ状況を演算処理してＡＦＣ動作の制御データに変換してＡＦＣ動作の制御電圧を得る。このようにして符合Ｅｒｒｏｒの発生状況が最小になるようにＡＦＣ動作の制御動作を行うことによって、基地局の無線周波数に一致させるものである。
更に、変調動作に影響されない送信局発信号がＴｘ Ｍｉｘ８回路に入力されるので、ミキサの周波数変換効率が高く、不要な周波数成分の発生を抑え、本来の和と差の周波数成分を発生させ、安定な送信信号（被変調波）が得られるものである。

本発明は、移動通信又は固定通信に用いられる無線通信システムに適用されて通信事業等に利用することができる。

図１は本発明の実施例としての無線通信機のブロック図である。 図２は従来例として、送信部がミキサ回路方式であり、直交変調器を用いる無線通信機のブロック図である。 図３は従来例として、送信部がミキサ回路方式であり、直交変調器を用いる無線通信機のブロック図である。 図４は従来例として、送信部がミキサ回路方式であり、ＶＣＯ直接変調方式用いる無線通信機のブロック図である。 図５は従来例として、送信部がミキサ回路方式であり、ＶＣＯ直接変調方式であり、２つの基準発振器を有する無線通信機のブロック図である。 図６は従来例として、送信部がＶＣＯ直接変調方式による無線通信機のブロック図である。

符号の説明

１ Ｒｘ Ｍｉｘ
２ Ｒｘ Ｌｏ ＶＣＯ
３ Ｒｘ Ｌｏ ＬＰＦ
４ａ、４ｂ、４ｃ、４ｄ、４ｅ Ｄｕａｌ ＰＬＬ―ＩＣ
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｈ 基準発振器
６ Ｔｘ ＩＦ ＬＰＦ
７ Ｔｘ ＩＦ ＶＣＯ（Ｍ）
８ Ｔｘ Ｍｉｘ
９ａ、９ｂ、９ｃ、９ｄ、９ｅ ＰＬＬ―ＩＣ
１０ Ｔｘ Ｌｏ ＶＣＯ
１１ Ｔｘ Ｌｏ ＬＰＦ
１２ ＬＰＦ
１３ Ａ／Ｄコンバータ
１４ａ、１４ｂ Ｄ／Ａコンバータ
１５ ＳＷ
１６ ＣＰＵ
１７ Ｌｏ ＶＣＯ
１８ Ｌｏ ＬＰＦ
１９ 直交変調器
２０ Ｔｘ ＩＦ ＶＣＯ
２１ Ｔｘ ＶＣＯ（Ｍ）
２２ Ｔｘ ＬＰＦ

Claims (1)

1. 
   受信モードのときに入力される受信信号を受信中間周波信号に周波数変換する受信ミキサと、該受信ミキサに所望の受信チャネルに適合する受信局発信号を供給する受信局発ＰＬＬ周波数シンセサイザと、
   送信モードのときに所定の周波数の送信中間周波信号を送信信号に周波数変換する送信ミキサと、該送信ミキサに所望の送信チャネルに適合する送信局発信号を供給する送信局発ＰＬＬ周波数シンセサイザと、変調信号により高域周波数変調された前記所定の周波数の送信中間周波信号を該送信ミキサに供給する送信中間周波ＰＬＬ回路と、
   前記変調信号により低域周波数変調され、かつ、ＡＦＣ動作が行われた第一の基準周波数信号を前記受信局発ＰＬＬ周波数シンセサイザおよび前記送信中間周波ＰＬＬ回路に供給する第一の基準発振器と、
   前記送信局発ＰＬＬ周波数シンセサイザに第二の基準周波数信号を供給する第二の基準発振器とを備えた無線通信機であって、
   前記受信モードのときに所定の条件下で行われるＡＦＣ動作が完了した後、前記第二の基準周波数信号を前記第一の基準周波数信号に同期させるように形成された基準発振ＰＬＬ回路と、
   
   該同期したときに、該基準発振ＰＬＬ回路から得られた制御電圧を一時記憶し、該一時記憶した時点で前記基準発振ＰＬＬ回路のループを切り離し、該一時記憶した前記制御電圧を読み出して、前記第二の基準発振器に印加させることによって、前記送信モードにおいて前記低域周波数変調された前記第一の基準発振器の出力である第一の基準周波数信号に前記第二の基準発振器が影響されないで、前記第二の基準周波数信号を前記ＡＦＣ動作後の前記第一の基準周波数信号に同期させた状態とするように形成された制御回路とを備えることを特徴とする無線通信機。
   
   
   

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