Nothing Special   »   [go: up one dir, main page]

JP4361670B2 - 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置 - Google Patents

半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置 Download PDF

Info

Publication number
JP4361670B2
JP4361670B2 JP2000234863A JP2000234863A JP4361670B2 JP 4361670 B2 JP4361670 B2 JP 4361670B2 JP 2000234863 A JP2000234863 A JP 2000234863A JP 2000234863 A JP2000234863 A JP 2000234863A JP 4361670 B2 JP4361670 B2 JP 4361670B2
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor
resin layer
electrode
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000234863A
Other languages
English (en)
Other versions
JP2002050737A (ja
Inventor
文彦 谷口
晃 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2000234863A priority Critical patent/JP4361670B2/ja
Priority to US09/771,699 priority patent/US6472746B2/en
Publication of JP2002050737A publication Critical patent/JP2002050737A/ja
Application granted granted Critical
Publication of JP4361670B2 publication Critical patent/JP4361670B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子積層体及び半導体装置に係わり、特に、側面に外部接続用端子を有する半導体素子積層体及びその製造方法、及びそのような半導体素子積層体を用いて形成された半導体装置に関する。
【０００２】
【従来の技術】
近年、電子機器の小型化が進み、これらの機器に使用される半導体装置も小型化されている。小型化された半導体装置の構造として、チップサイズパッケージ（ＣＳＰ）構造が主流になりつつある。ＣＳＰ構造の半導体装置では、インターポーザ上に半導体素子が固定され、ワイヤボンディング等により半導体素子の電極とインターポーザの端子とが接続される。そして、外部接続用端子としハンダボール等の突起電極がインターポーザの下面に設けられる。これにより、ＣＳＰ構造の半導体装置のパッケージサイズは、従来のリードフレームタイプの半導体装置より大幅に縮小されている。
【０００３】
また、インターポーザを使用しないＣＳＰ構造も提案されている。すなわち、半導体素子をインターポーザに実装しないで、半導体素子上に全ての配線及び外部接続用端子を形成するものである。このようなＣＳＰ構造の実現により、ＣＳＰ構造の半導体装置の２次元的サイズはほぼ限界に達している。
【０００４】
【発明が解決しようとする課題】
上述のように、ＣＳＰ構造の半導体装置の２次元的な小型化は、リアルチップサイズ化によりほぼ限界に達している。したがって、半導体素子を更に高密度に実装するには、実装面積の縮小化ではなく、実装体積の縮小化が必要となってきている。すなわち、複数の半導体素子又は半導体装置を３次元的に積層可能な簡単な構造の半導体素子又は半導体装置を開発することが課題となっている。
【０００５】
表面に電極が形成さされた複数の半導体素子を積層した場合、各半導体素子の表面は絶縁層等で覆い、その上に半導体素子を積層する必要がある。このため、各半導体素子の電極をどのように外部に引き出して接続するかが重要な課題となる。
【０００６】
本発明は上記の点に鑑みてなされたものであり、積層された半導体素子の各々の電極を簡単な構造で外部に引き出すことのできる半導体素子積層体及び半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【０００８】
請求項１記載の発明は、半導体素子積層体であって、
電極が形成された回路形成面を有し、積層された状態で配置された複数の半導体素子と、
各半導体素子の回路形成面上に形成され、半導体素子と同じ平面形状を有する樹脂層と、
該樹脂層内に埋め込まれ、一端が対応する半導体素子の前記電極に接合され、他端が前記樹脂層の側面に露出した露出端部を有する複数のボンディングワイヤと
を有し、
前記露出端部の各々に突起電極が設けられ、
前記露出端部に設けられた突起電極が形成された側面に他の半導体素子が実装されていることを特徴とするものである。
【０００９】
請求項１記載の発明によれば、樹脂層の側面に露出したボンディングワイヤを電極として各半導体装置との電気的接続を行うことができる。すなわち、積層された各半導体素子の電極には、一端が半導体素子積層体の側面に露出したボンディングワイヤが接続されている。したがって、ボンディングワイヤの露出端部を用いて外部接続用電極を形成することができ、これにより、半導体素子が積層された状態でも側面に形成された外部接続用端子により各半導体素子との電気的接続を図ることができる。また、半導体素子積層体の側面に突起電極が設けられるため、突起電極を利用して各半導体素子の電極を容易に接続することができる。例えば、突起電極はスタッドバンプにより容易に形成することができる。また、露出端部に設けられた突起電極のうち、積層方向に整列した突起電極をボンディングワイヤにより接続することにより、容易に半導体素子の対応する電極同士を接続することができる。さらに、露出端部に設けられた突起電極を用いて他の半導体素子を容易に実装することができ、半導体素子積層体の半導体素子の数を増やすことができる。また、例えば積層された半導体素子とは異なる種類の半導体素子を有する半導体素子積層体を容易に構成することができる。
【００１０】
請求項２記載の発明は、請求項１記載の半導体素子積層体であって、
前記ボンディングワイヤの露出端部は、対応する前記半導体素子の回路形成面から所定距離離間した状態で一列に整列していることを特徴とするものである。
【００１１】
請求項２記載の発明によれば、ボンディングワイヤの露出端部に外部接続用端子を形成した場合、半導体素子の回路形成面と露出端部との間の距離が所定距離離間しているため、外部接続用端子と半導体素子の回路形成面とが電気的にショートすることを防止することができる。
【００１２】
例えば、前記ボンディングワイヤの露出端部は、対応する前記半導体素子の回路形成面から距離の異なる複数の列に整列していることとしてもよい。これによれば、半導体素子の電極間のピッチが小さくて、ボンディングワイヤ間の水平方向（回路形成面に平行な方向）の距離が小さい場合でも、垂直方向の距離により隣接するボンディングワイヤ間の距離を大きく維持することができる。
【００１５】
請求項３記載の発明は、請求項１記載の半導体素子積層体であって、
前記積層された状態で配置された複数の半導体素子のうち最下部に位置する半導体素子の回路形成面を覆う樹脂層の表面に該半導体素子の電極に電気的に接続された突起電極が設けられたことを特徴とするものである。
【００１６】
請求項３記載の発明によれば、例えば積層された半導体素子が同種類の半導体素子であって電極が配列が同じ場合、半導体素子積層体の側面に形成された突起電極を各半導体素子の対応する電極を接続するための電極として使用し、最下部に位置する半導体素子の回路形成面を覆う樹脂層の表面に設けられた突起電極を外部との接続用に使用することができる。
【００１７】
請求項４記載の発明は、請求項１記載の半導体素子積層体であって、
前記露出端部に設けられた突起電極のうち、積層方向に整列した突起電極はボンディングワイヤにより接続されていることを特徴とするものである。
【００１８】
請求項４記載の発明によれば、ワイヤボンディングにより容易に突起電極を接続して各半導体装置の対応する電極同士を接続することができる。
【００２３】
請求項５記載の発明は、半導体装置であって、
請求項３記載の半導体素子積層体と、
該半導体素子積層体の底面及び側面にわたって設けられた配線基板と、
前記配線基板の前記半導体素子積層体の反対側に設けられ、前記配線基板を通じて前記半導体素子積層体に設けられた突起電極に接続された突起端子と
よりなることを特徴とするものである。
【００２４】
請求項５記載の発明によれば、半導体素子積層体の側面に対向する配線基板により、半導体素子積層体の各半導体素子の電極同士を接続することができ、かつ配線基板の半導体素子積層体の反対側にハンダボール等の外部接続用端子を形成することにより容易に表面実装可能な半導体装置を形成することができる。
【００２５】
請求項６記載の発明は、請求項５記載の半導体装置であって、
前記配線基板上で前記半導体素子積層体を封止する封止樹脂を有することを特徴とするものである。
【００２６】
請求項６記載の発明によれば、半導体素子積層体の半導体素子の電極は、最下部の半導体素子の回路形成面を覆う樹脂層の表面に設けられた突起電極に接続されているため、半導体素子積層体を一つの半導体素子と同様に扱うことにより、容易に半導体装置を形成することができる。すなわち、配線基板の片側に半導体素子積層体を実装して樹脂封止し、配線基板の反対側にハンダボール等の突起端子を形成することにより、積層された半導体素子を有する半導体装置を容易に形成することができる。
【００２７】
請求項７記載の発明は、半導体素子積層体の製造方法であって、
複数の半導体素子が形成された複数の半導体基板において、隣接する半導体素子の対応する電極同士を隣接する半導体素子の境界線を跨いでボンディングワイヤにてボンディングする工程と、
各半導体基板の回路形成面に樹脂層を形成して前記ボンディングワイヤを樹脂層内に埋め込むとともに、前記複数の半導体基板を積層して一体化する工程と、
前記半導体基板と前記樹脂層とを、前記半導体素子の境界線に沿って切断する工程と、
を有することを特徴とするものである。
【００２８】
請求項７記載の発明によれば、ボンディングワイヤの一端を隣接する半導体素子の電極に接続し、ボンディングワイヤの他端を隣接する半導体素子の他方の電極に接続することにより、ボンディングワイヤは半導体素子の境界線を跨いでアーチ状の形状となる。したがって、境界線に沿って半導体素子を切断することにより、ボンディグワイヤもほぼ中央から切断され、半導体素子に設けられた樹脂層の側面にボンディングワイヤの切断端面が露出する。この切断端面は、半導体素子の電極に接続されているため、切断端面を利用して外部接続用端子を形成することができる。これにより、半導体素子が積層された状態でも側面に形成された外部接続用端子により各半導体素子との電気的接続を図ることができる。
【００２９】
また、例えば、前記ボンディング工程において、前記ボンディングワイヤの前記境界切を跨ぐ部分が所定の範囲にわたって前記半導体基板の面に平行となるようにボンディングすることとしてもよい。これにより、ボンディングワイヤ切断される部分の近傍では、ボンディングワイヤは半導体素子の回路形成面に対して一定の距離であり、切断線が多少ずれたとしても、ボンディングワイヤの切断端面と回路形成面との間の距離を一定に保つことができる。
【００３０】
【発明の実施の形態】
本発明は、同種類の半導体素子としてＤＲＡＭ又はフラッシュメモリなどのメモリＩＣを積層して大きな容量のメモリとするような場合に好適である。すなわち、同一の形状及び電極構成を有する半導体素子を積層する際に特に有効である。
【００３１】
図１は本発明の原理を説明する図である。まず、図１（ａ）に示すように、ウェーハ２上に形成された隣接する半導体素子４の電極同士をボンディングワイヤ６により接続する。各半導体素子４は略４角形の形状で同じ電極配列を有している。この場合、電極は４角形の対向する２辺に沿って同じピッチで設けられており、隣り合う半導体素子４の電極は互いに向かい合って整列した状態となる。
【００３２】
このような構成のウェーハ２において、対向する電極同士を半導体素子４の境界を跨いでボンディングワイヤ（金属ワイヤ）６により接続する。そして、図１（ｂ）に示すように、ボンディングワイヤ６が設けられた面に、絶縁材料として液状樹脂又はシート状樹脂をボンディングワイヤ６の高さ以上となるように供給し、ボンディングワイヤ６を樹脂層８中に埋め込む。そして、樹脂層８の上に同様にボンディングワイヤ６が設けられた他のウェーハ２を積層する。
【００３３】
図１の例では、３枚のウェーハ２を樹脂層８を介して積層し、図１（ｃ）に示すように、ダイシングソー１０によりダイシングライン（すなわち半導体素子４の境界線）に沿って切断する。この場合、切断された各片は半導体素子４が３個積層された半導体素子積層体となる。図１（ｄ）は各半導体素子積層体のうちの１つの半導体素子４とその上の樹脂層８を示すものである。ボンディングワイヤ６は、半導体素子４の境界、すなわちダイシングラインを跨いで設けられているため、ウェーハ２の切断後のボンディングワイヤ６は、そのほぼ中央で切断される。その結果、半導体素子積層体の切断面（側面）における樹脂層８の面には、ボンディングワイヤ６が切断されてその切断端面６ａ（露出端部）が露出する。
【００３４】
図２はボンディングワイヤ６が設けられたウェーハ２の一部を示す斜視図である。図２に示すように、ボンディングワイヤ６の一端は隣接した半導体素子４の一方に設けられた電極に接続され、他端は隣接した半導体素子４の他方に設けられた電極に接続される。ボンディングワイヤ６の両端部分はウェーハ２の表面に対して略垂直に立ち上げられる。また、ボンディングワイヤ６の中央部分（水平部分）は、ウェーハ２の表面に対して略並行となるように構成されている。
【００３５】
このように、ボンディングワイヤ６に水平部分を設けることにより、ウェーハ２を切断する際にダイシングソー１０の位置がどちらかの半導体素子４側にずれた場合でも、半導体素子４の表面からのボンディングワイヤ６の切断端面６ａの高さが変わることがない。
【００３６】
図３は、積層されたウェーハ２の一部の断面図である。図３に示すように、ダイシングソー１０で切断する位置（切断線）は、ボンディングワイヤ６の水平部分に相当する。したがって、ボンディングワイヤ６の水平部分の長さがダイシングソー１０の位置の許容範囲より長ければ、ダイシングソー１０による切断位置がずれたとしても、切断された半導体素子積層体におけるボンディングワイヤ６の端面６ａの位置は一定に維持される。半導体素子積層体におけるボンディングワイヤ６の切断端面６ａは、外部接続用端子として機能する。このため、切断端面６ａの高さ方向の位置を正確に配置することは重要である。
【００３７】
次に、本発明の第１の実施の形態による半導体素子積層体について図４及び図５を参照しながら説明する。図４は、図３に示すウェーハ積層構造を切断して個片化された半導体素子積層体の切断面を示す図である。図４に示すように、半導体素子４の間の樹脂層８の切断面にボンディングワイヤ６の端面６ａが整列して露出した状態となる。各ボンディングワイヤ６は樹脂層８の内部を通って半導体素子４の電極に接続されているため、ボンディングワイヤ６の端面６ａは外部接続用電極として機能することができる。
【００３８】
図５は、ボンディングワイヤ６の水平部分の高さを変えた例を示す。図５の例では、半導体素子４の電極のピッチが、図４に示した例の半分に狭くなったものである。したがって、ボンディングワイヤ６をそのまま図４に示すように同じ高さで設けると、ボンディングワイヤ６同士が接触するおそれがある。そこで、図５に示す変形例では、ボンディングワイヤ６の水平部分の高さを交互に変えることにより、隣接するボンディングワイヤ６間の距離を十分大きくしたものである。これにより、ボンディングワイヤ６の端面６ａは２列に交互に（千鳥格子状に）配列されることとなる。
【００３９】
次に、上述の半導体素子積層体を用いて形成した半導体装置について図６及び図７を参照しながら説明する。
【００４０】
図６は上述の半導体素子積層体を用いて形成した半導体装置の一例の断面図である。上述の半導体素子積層体は、側面にボンディングワイヤ６の端面６ａが露出している。この端面６ａにＡｕスタッドバンプ１２を形成する。そして、折り曲げ可能な柔軟性を有する基板でインターポーザ１４を形成する。インターポーザ１４の材料としては、ポリイミドテープ、あるいはフレキシブルプリント基板等を使用することができる。上述のスタッドバンプ１２の代わりにメッキ法により突起電極を形成してもよい。
【００４１】
インターポーザ１４はその側部１４ａが折り曲げられて半導体素子積層体の側面に沿うように形成される。そして、半導体素子積層体の側面に形成されたスタッドバンプ１２とインターポーザ１４の側部１４ａに形成された端子とをフリップチップ実装により接合する。スタッドバンプの接合には異方性導電接着剤を用いてもよい。また、ＮＣＦやアンダーフィル材１６等をインターポーザ１４と半導体素子積層体との間に設けて、インターポーザ１４を半導体素子積層体に接着してもよい。
【００４２】
インターポーザ１４の外側の底面には半導体装置としての外部接続用電極として、ハンダボール１８（突起端子）が形成される。すなわち、インターポーザ１４の配線により半導体素子積層体の各半導体４の電極とハンダボール１８とが接続される。このように、図６に示す半導体装置はマルチチップパッケージの半導体装置として機能する。
【００４３】
図７は図６に示す半導体装置の変形例を示す断面図である。図７に示す半導体装置は図６に示す半導体装置と同様な構成を有しており、ハンダボール１８を設ける位置だけが異なっている。すなわち、図７に示すように、ハンダボール１８はインターポーザ１４の側部１４ａの外側に設けられている。このような構成によれば、半導体装置を実装する際に、各半導体素子４は実装面に対して垂直に配置されることとなる。図７に示す半導体装置では、図６に示す半導体装置より実装面積を低減することができる。
【００４４】
次に、本発明の第２の実施の形態による半導体素子積層体について説明する。図８は本発明の第２の実施の形態による半導体素子積層体の斜視図である。上述の第１の実施の形態による半導体素子積層体では、側面にのみ外部接続用電極としてボンディングワイヤ６の切断端面６ａが露出しており、これにスタッドバンプ１２を形成している。本発明の第２の実施の形態による半導体素子積層体は、第１の実施の形態による半導体素子積層体と同様に、側面に露出したボンディングワイヤ６の切断端面６ａにスタッドバンプ１２が形成されており、さらに、最下部に位置する半導体素子４の回路形成面に設けられた樹脂層８の表面８ａにも外部接続用端子が２０が形成されている。なお、図８において、半導体素子積層体は上下が逆となった状態で示されており、最下部の樹脂層８が最上部として示されている。外部接続用端子２０としては、側面に設けられたＡｕスタッドバンプ１２と同様な構成でもよい。また、Ａｕスタッドバンプの代わりにメッキ方により突起電極を形成してもよい。
【００４５】
図９は、図８に示す半導体素子積層体の断面図である。図９（ａ）に示す例では、最下部の半導体素子４の各電極４ａに対してボンディングワイヤ６を接続し、且つ表面８ａに向かって延在する電極接続部２２が設けられる。電極接続部２２は例えばＶＩＡホール等により形成され、樹脂層８の表面８ａにおいて、スタッドバンプ等の外部接続用端子２０が形成される。
【００４６】
図９（ｂ）に示す例は、図９（ａ）に示す例の電極接続部を、各電極４ａにおいてボンディングワイヤ６が接続された部分の内側に設けた例である。ボンディングワイヤ６のピッチが狭い場合は、このように電極接続部を内側に設けることにより、ボンディングワイヤ６と電極接続部２２との距離を大きくとることができる。
【００４７】
図１０は図９（ｂ）に示す半導体素子積層体の側面に形成されたスタッドバンプ１２をボンディングワイヤ２４により接続した例を示す断面図である。積層された半導体素子４は同種類の半導体素子であり、上下方向に整列したハスタッドバンプ１２には同じ信号が入力されるよう構成されている。したがって、上下方向に整列したスタッドバンプ１２同士をボンディングワイヤ２４により接続すれば、樹脂層８の表面８ａに形成された外部接続用端子２０及びボンディングワイヤ２４を通じて各半導体素子４に共通の信号を入力することができる。
【００４８】
図１０に示す半導体素子積層体は、外部接続用端子２０を備えており、外部接続用端子２０を実装基板に接続すればそれ自体で半導体装置として機能するものである。しかし、図１０に示す半導体素子積層体は、側面にスタッドバンプ１２とボンディングワイヤ２４がそのまま露出している。
【００４９】
図１１は図１０に示す半導体素子積層体にインターポーザを介して突起端子を設けてマルチチップパッケージの半導体装置とした例の断面図である。図１１において、図１０に示す半導体素子積層体は、外部接続用端子２０がインターポーザ２６に対向するように配置されている。
【００５０】
インターポーザ２６の下面２６ａにはハンダボール２８が設けられ、各ハンダボール２８はインターポーザ２６中に形成された配線により半導体素子積層体の対応する外部接続用端子２０に接続されている。半導体素子積層体の側面と上面は、封止樹脂３０により覆われ、スタッドバンプ１２とボンディングワイヤ２４とが保護されている。また、半導体素子積層体とインターポーザ２６との間には、アンダーフィル材３２が供給され、半導体素子積層体のインターポーザ２６への接合が補強されている。
【００５１】
次に、本発明の第２の実施の形態による半導体素子積層体の変形例について説明する。
【００５２】
図１２は本発明の第２の実施の形態による半導体素子積層体の第１の変形例の断面図である。図１２に示す第１の変形例では、半導体素子積層体の側面と上面とを柔軟性を有するインターポーザ３４により覆っている。
【００５３】
すなわち、半導体素子積層体の側面に設けられたスタッドバンプ１２は、図１０に示すボンディングワイヤ２４に代えて、インターポーザ３４に形成された配線により接続されている。また、インターポーザ３４の側部と半導体素子積層体の側面との間にはアンダーフィル材３６が設けられている。半導体素子積層体はその表面８ａに外部接続用端子２０を有しており、図１２に示す状態で半導体装置として機能することができる。
【００５４】
図１３は、本発明の第２の実施の形態による半導体素子積層体の第２の変形例の断面図である。図１３に示す第２の変形例は図１２に示す第１の変形例と基本な構成は同じである。ただし、第１の変形例では一枚のインターポーザ３４を屈曲して半導体素子積層体の上面及び側面を覆っているのに対し、第２の変形例では、半導体素子積層体の側面にのみインターポーザを設けている。
【００５５】
すなわち、インターポーザ３８Ａを半導体素子積層体のスタッドバンプ１２が設けられた側面の一方に対向して配置し、インターポーザ３８Ｂを半導体素子積層体のスタッドバンプ１２が設けられた側面の他方に対向して配置している。インターポーザ３８Ａ，３８Ｂの各々と半導体素子積層体の対向する側面との間にはアンダーフィル材３６が設けられる。半導体素子積層体はその表面８ａに外部接続用端子２０を有しており、図１３に示す状態で半導体装置として機能することができる。
【００５６】
次に、本発明の第３の実施の形態による半導体素子積層体について図１４及び図１５を参照しながら説明する。図１４は本発明の第３の実施の形態による半導体素子積層体を示す断面図である。図１４に示す半導体素子積層体は、図１０に示す半導体素子積層体のスタッドバンプ１２をボンディングワイヤ２４で接続する代わりに、スタッドバンプ１２を利用して他の半導体素子を接合したものである。
【００５７】
すなわち、図１５に示すように、半導体素子積層体のスタッドバンプ１２が設けられた側面にアンダーフィル材４２を介して半導体素子４０を接合したものである。この構成によれば、複数の同種の半導体素子４０の積層体にさらに異種の半導体素子４０を組み合わせて一体化することができる。この半導体素子積層体は表面８ａに外部接続用端子２０を有しているため、図１４に示す半導体素子積層体自体で半導体装置として機能することができる。
【００５８】
上述の実施の形態による半導体素子積層体において積層される半導体素子４又は４０は、略正方形の平面形状を有しており、対向する２辺に沿って電極が配置されている構成である。しかし、半導体素子４又は４０が平面的にみて長方形であり、その短片側に電極が配列されているような場合は、半導体素子４の表面にインターポーザを設けることにより、インターポーザ上において電極を長方形の長辺側に沿って配列することができる。したがって、図１６に示すようにインターポーザ４４上の電極４４ａを利用してボンディングワイヤ６を接続することとすれば、ボンディングワイヤ６のピッチを大きくとることができ、ボンディングワイヤ６同士の接触を防止することができる。また、半導体素子４の電極位置が所定の配列に決まっていても、インターポーザ４４によりボンディングワイヤ６の接続位置を自由に変更することができる。
【００５９】
上述の実施の形態のように、同種の半導体素子、例えばメモリチップを積層した場合、半導体素子の各々の電極には同じ信号を供給するために互いに接続することでよいが、チップセレクト信号のように、個々の半導体素子に対して独立に信号を供給すべき電極も存在する。このような電極を外部接続用端子に接続するには、以下のような方法がある。
【００６０】
図１７はダミーチップを最下部に設けて積層された半導体素子の各々に対して個別のチップセレクト信号用の電極を設けたものである。図１７に示す半導体素子積層体では、半導体素子４が４個積層されており、その下にダミーチップ５０が設けられている。ダミーチップ５０は半導体素子４と同じ電極配列を有しているが、半導体素子としては機能しない。すなわち、電極を接続するためだけに設けられるものである。
【００６１】
図１７の例では、各半導体素子４の電極Ａ１，Ａ２，Ａ３，Ｖｓｓ，Ｖｃｃは各々共通に接続することができる。したがって、電極Ａ１，Ａ２，Ａ３，Ｖｓｓ，Ｖｃｃは、側面に設けられるボンディングワイヤ２４により接続され、最終的に半導体素子積層体の下面（樹脂層８の表面８ａ）に設けられた対応する外部接続用端子２０に接続される。一方、各半導体素子４のチップセレクト電極ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４には独立してチップセレクト信号を供給しなければならない。そこで、各半導体素子４のチップセレクト電極ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４は、それぞれ別個の外部接続用端子２０に接続される。
【００６２】
すなわち、図１７において、チップセレクト電極ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４に対応するボンディングワイヤ２４は、対応する一つのチップセレクト電極（すなわち一つの半導体素子）とダミーチップの対応する電極のみを接続するよう構成されている。したがって、外部接続用端子２０を介して各半導体素子４に対して別個にチップセレクト信号を供給することができる。
【００６３】
また、図７に示すように半導体素子積層体の側面にインターポーザを設ける場合では、インターポーザでの配線により各半導体素子のチップセレクト電極を個別の外部接続用電極２０（ハンダボール１８）に接続することができる。
【００６４】
図１８は本発明の第１の実施の形態による半導体素子積層体の側面図である。図１８に示す半導体素子積層体では、４個の半導体素子４が積層されており、各半導体素子４はチップセレクト電極ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４を有している。
【００６５】
図１８に示す側面を有する半導体素子積層体に、図１９に示すような配線を有するインターポーザ１４を設けることにより、各半導体素子４のチップセレクト電極ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４をそれぞれ別個に外部接続用端子としてのハンダボール１８に接続することができる。なお、図１９に示す配線及びパッドは透視して描かれたものであり、実際は側部１４ａの裏側に設けられる。上述のようなインターポーザ１４によれば、ハンダボール１８を介して各半導体素子４に対して別個にチップセレクト信号を供給することができる。
【００６６】
以上説明したように、本発明は以下の発明を含むものである。
【００６７】
（付記１） 電極が形成された回路形成面を有し、積層された状態で配置された複数の半導体素子と、
各半導体素子の回路形成面上に形成され、半導体素子と同じ平面形状を有する樹脂層と、
該樹脂層内に埋め込まれ、一端が対応する半導体素子の前記電極に接合され、他端が前記樹脂層の側面に露出した露出端部を有する複数のボンディングワイヤと
を有することを特徴とする半導体素子積層体。
【００６８】
（付記２） 付記１記載の半導体素子積層体であって、前記ボンディングワイヤの露出端部は、対応する前記半導体素子の回路形成面から所定距離離間した状態で一列に整列していることを特徴とする半導体素子積層体。
【００６９】
（付記３） 付記１記載の半導体素子積層体であって、前記ボンディングワイヤの露出端部は、対応する前記半導体素子の表面から距離の異なる複数の列に整列していることを特徴とする半導体素子積層体。
【００７０】
（付記４） 付記３記載の半導体素子積層体であって、前記ボンディングワイヤの露出端部は、対応する前記半導体素子の表面から第１の所定の距離離間した第１の列と、対応する前記半導体素子の表面から第２の所定の距離離間した第２の列とに配列され、隣接する露出部の一方が第１の列に整列し他方が第２の列に整列するように交互に配置された状態で整列していることを特徴とする半導体素子積層体。
【００７１】
（付記５） 付記１乃至４のうちいずれかに記載の半導体素子積層体であって、
前記露出端部の各々に突起電極が設けられたことを特徴とする半導体素子積層体。
【００７２】
（付記６） 付記５記載の半導体素子積層体であって、前記突起電極はスタッドバンプであることを特徴とする半導体素子積層体。
【００７３】
（付記７） 付記５記載の半導体素子積層体であって、前記半導体素子のうち最下部に位置する半導体素子の回路形成面を覆う樹脂層の表面に、該半導体素子の電極に電気的に接続された突起電極が設けられたことを特徴とする半導体素子積層体。
【００７４】
（付記８） 付記７記載の半導体素子積層体であって、前記突起電極はスタッドバンプであることを特徴とする半導体素子積層体。
【００７５】
（付記９） 付記７又は８記載の半導体素子積層体であって、
前記露出端部に設けられた突起電極のうち、積層方向に整列した突起電極はボンディングワイヤにより接続されていることを特徴とする半導体素子積層体。
【００７６】
（付記１０） 付記７又は８記載の半導体素子積層体であって、
前記露出端部に設けられた突起電極が形成された側面に配線基板が取り付けられ、該配線基板の配線により前記露出端部に設けられた突起電極同士が接続されることを特徴とする半導体素子積層体。
【００７７】
（付記１１） 付記７又は８記載の半導体素子積層体であって、
前記露出端部に設けられた突起電極が形成された側面に他の半導体素子が実装されていることを特徴とする半導体素子積層体。
【００７８】
（付記１２） 付記１乃至１１のうちいずれかに記載の半導体素子積層体であって、
各々の前記半導体素子と、該半導体素子の回路形成面を覆う樹脂層との間に再配線層が設けられることを特徴とする半導体素子積層体。
【００７９】
（付記１３） 積層された複数の半導体素子を含む半導体装置であって、
付記５記載の半導体素子積層体と、
該半導体素子積層体の底面及び側面にわたって設けられた配線基板と、
前記配線基板の前記半導体素子積層体の反対側に設けられ、前記配線基板を通じて前記半導体素子積層体に設けられた突起電極に接続された突起端子と
よりなることを特徴とする半導体装置。
【００８０】
（付記１４） 付記１３記載の半導体装置であって、
前記配線基板は前記半導体素子積層体の底面を覆う底部と前記突起電極が形成された側面を覆う側部とよりなり、前記突起端子は前記底部に設けられることを特徴とする半導体装置。
【００８１】
（付記１５） 付記１３記載の半導体装置であって、
前記配線基板は前記半導体素子積層体の底面を覆う底部と前記突起電極が形成された側面を覆う側部とよりなり、前記突起端子は前記側部に設けられることを特徴とする半導体装置。
【００８２】
（付記１６） 積層された複数の半導体素子を含む半導体装置であって、
付記９記載の半導体素子積層体と、
最下部に位置する半導体素子の回路形成面を覆う樹脂層の表面に対向して設けられた配線基板と、
前記配線基板上で前記半導体素子積層体を封止する封止樹脂と、
前記配線基板の前記半導体素子積層体の反対側に設けられ、前記配線基板を通じて、前記半導体素子積層体の最下部に位置する半導体素子の回路形成面を覆う樹脂層の表面に設けられた突起電極に接続された突起端子と
よりなることを特徴とする半導体装置。
【００８３】
（付記１７） 半導体素子積層体の製造方法であって、
複数の半導体素子が形成された複数の半導体基板において、隣接する半導体素子の対応する電極同士を隣接する半導体素子の境界線を跨いでボンディングワイヤにてボンディングする工程と、
各半導体基板の回路形成面に樹脂層を形成して前記ボンディングワイヤを樹脂層内に埋め込むとともに、前記複数の半導体基板を積層して一体化する工程と、
前記半導体基板と前記樹脂層とを、前記半導体素子の境界線に沿って切断する工程と、
を有することを特徴とする半導体素子積層体の製造方法。
【００８４】
（付記１８） 付記１７記載の半導体素子積層体の製造方法であって、
前記ボンディング工程において、前記ボンディングワイヤの前記境界切を跨ぐ部分が所定の範囲にわたって前記半導体基板の面に平行となるようにボンディングすることを特徴とする半導体素子積層体の製造方法。
【００８５】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
請求項１記載の発明によれば、樹脂層の側面に露出したボンディングワイヤを電極として各半導体装置との電気的接続を行うことができる。すなわち、積層された各半導体素子の電極には、一端が半導体素子積層体の側面に露出したボンディングワイヤが接続されている。したがって、ボンディングワイヤの露出端部を用いて外部接続用電極を形成することができ、これにより、半導体素子が積層された状態でも側面に形成された外部接続用端子により各半導体素子との電気的接続を図ることができる。また、半導体素子積層体の側面に突起電極が設けられるため、突起電極を利用して各半導体素子の電極を容易に接続することができる。例えば、突起電極はスタッドバンプにより容易に形成することができる。また、露出端部に設けられた突起電極のうち、積層方向に整列した突起電極をボンディングワイヤにより接続することにより、容易に半導体素子の対応する電極同士を接続することができる。さらに、露出端部に設けられた突起電極を用いて他の半導体素子を容易に実装することができ、半導体素子積層体の半導体素子の数を増やすことができる。また、例えば積層された半導体素子とは異なる種類の半導体素子を有する半導体素子積層体を容易に構成することができる。
【００８６】
請求項２記載の発明によれば、ボンディングワイヤの露出端部に外部接続用端子を形成した場合、半導体素子の回路形成面と露出端部との間の距離が所定距離離間しているため、外部接続用端子と半導体素子の回路形成面とが電気的にショートすることを防止することができる。
【００８７】
例えば、前記ボンディングワイヤの露出端部は、対応する前記半導体素子の回路形成面から距離の異なる複数の列に整列していることとしてもよい。これによれば、半導体素子の電極間のピッチが小さくて、ボンディングワイヤ間の水平方向（回路形成面に平行な方向）の距離が小さい場合でも、垂直方向の距離により隣接するボンディングワイヤ間の距離を大きく維持することができる。
【００８９】
請求項３記載の発明によれば、例えば積層された半導体素子が同種類の半導体素子であって電極が配列が同じ場合、半導体素子積層体の側面に形成された突起電極を各半導体素子の対応する電極を接続するための電極として使用し、最下部に位置する半導体素子の回路形成面を覆う樹脂層の表面に設けられた突起電極を外部との接続用に使用することができる。
【００９０】
請求項４記載の発明によれば、ワイヤボンディングにより容易に突起電極を接続して各半導体装置の対応する電極同士を接続することができる。
【００９３】
請求項５記載の発明によれば、半導体素子積層体の側面に対向する配線基板により、半導体素子積層体の各半導体素子の電極同士を接続することができ、かつ配線基板の半導体素子積層体の反対側にハンダボール等の外部接続用端子を形成することにより容易に表面実装可能な半導体装置を形成することができる。
【００９４】
請求項６記載の発明によれば、半導体素子積層体の半導体素子の電極は、最下部の半導体素子の回路形成面を覆う樹脂層の表面に設けられた突起電極に接続されているため、半導体素子積層体を一つの半導体素子と同様に扱うことにより、容易に半導体装置を形成することができる。すなわち、配線基板の片側に半導体素子積層体を実装して樹脂封止し、配線基板の反対側にハンダボール等の突起端子を形成することにより、積層された半導体素子を有する半導体装置を容易に形成することができる。
【００９５】
請求項７記載の発明によれば、ボンディングワイヤの一端を隣接する半導体素子の電極に接続し、ボンディングワイヤの他端を隣接する半導体素子の他方の電極に接続することにより、ボンディングワイヤは半導体素子の境界線を跨いでアーチ状の形状となる。したがって、境界線に沿って半導体素子を切断することにより、ボンディグワイヤもほぼ中央から切断され、半導体素子に設けられた樹脂層の側面にボンディングワイヤの切断端面が露出する。この切断端面は、半導体素子の電極に接続されているため、切断端面を利用して外部接続用端子を形成することができる。これにより、半導体素子が積層された状態でも側面に形成された外部接続用端子により各半導体素子との電気的接続を図ることができる。
【００９６】
また、例えば、前記ボンディング工程において、前記ボンディングワイヤの前記境界切を跨ぐ部分が所定の範囲にわたって前記半導体基板の面に平行となるようにボンディングすることとしてもよい。これにより、ボンディングワイヤ切断される部分の近傍では、ボンディングワイヤは半導体素子の回路形成面に対して一定の距離であり、切断線が多少ずれたとしても、ボンディングワイヤの切断端面と回路形成面との間の距離を一定に保つことができる。
【図面の簡単な説明】
【図１】本発明の原理を説明するための図である。
【図２】ボンディングワイヤが設けられたウェーハの一部を示す斜視図である。
【図３】積層されたウェーハの一部の断面図である。
【図４】本発明の第１の実施の形態による半導体素子積層体の側面図である。
【図５】ボンディングワイヤの水平部分の高さを変えた例を示す半導体素子積層体の側面図である。
【図６】図４に示す半導体素子積層体を用いて形成した半導体装置の一例の断面図である。
【図７】図６に示す半導体装置の変形例を示す断面図である。
【図８】本発明の第２の実施の形態による半導体素子積層体の斜視図である。
【図９】図８に示す半導体素子積層体の断面図である。
【図１０】図９（ｂ）に示す半導体素子積層体の側面に形成されたスタッドバンプをボンディングワイヤにより接続した例を示す断面図である。
【図１１】図１０に示す半導体素子積層体をパッケージした半導体装置の断面図である。
【図１２】図１０に示す半導体素子積層体の第１の変形例を示す断面図である。
【図１３】図１０に示す半導体素子積層体の第２の変形例を示す断面図である。
【図１４】本発明の第３の実施の形態による半導体素子積層体を示す断面図である。
【図１５】図１４に示す半導体素子積層体の構成を示す図である。
【図１６】長方形の半導体素子の電極をインターポーザを介して再配置した状態を説明するための斜視図である。
【図１７】チップセレクト電極をボンディングワイヤにて個別に接続する構成を示図である。
【図１８】チップセレクト電極を有する半導体素子の積層体の側面図である。
【図１９】チップセレクト電極に対して個別に配線するインターポーザを示す図である。
【符号の説明】
２ ウェーハ
４，４０ 半導体素子
６ ボンディングワイヤ
８ 樹脂層
８ａ 表面
１２ スタッドバンプ
１４，２６，３８Ａ，３８Ｂ，４４ インターポーザ
１４ａ 側部
１６，３６，４２ アンダーフィル材
１８，２８ ハンダボール
２０ 外部接続用端子
２２ 電極接続部
２４ ボンディングワイヤ
３０ 封止樹脂
４４ａ 電極
５０ ダミーチップ

Claims (7)

  1. 電極が形成された回路形成面を有し、積層された状態で配置された複数の半導体素子と、
    各半導体素子の回路形成面上に形成され、半導体素子と同じ平面形状を有する樹脂層と、
    該樹脂層内に埋め込まれ、一端が対応する半導体素子の前記電極に接合され、他端が前記樹脂層の側面に露出した露出端部を有する複数のボンディングワイヤと
    を有し、
    前記露出端部の各々に突起電極が設けられ、
    前記露出端部に設けられた突起電極が形成された側面に他の半導体素子が実装されていることを特徴とする半導体素子積層体。
  2. 請求項１記載の半導体素子積層体であって、
    前記ボンディングワイヤの露出端部は、対応する前記半導体素子の回路形成面から所定距離離間した状態で一列に整列していることを特徴とする半導体素子積層体。
  3. 請求項１記載の半導体素子積層体であって、
    前記積層された状態で配置された複数の半導体素子のうち最下部に位置する半導体素子の回路形成面を覆う樹脂層の表面に、該半導体素子の電極に電気的に接続された突起電極が設けられたことを特徴とする半導体素子積層体。
  4. 請求項１記載の半導体素子積層体であって、
    前記露出端部に設けられた突起電極のうち、積層方向に整列した突起電極はボンディングワイヤにより接続されていることを特徴とする半導体素子積層体。
  5. 請求項３記載の半導体素子積層体と、
    該半導体素子積層体の底面に設けられた配線基板と、
    前記配線基板の前記半導体素子積層体の反対側に設けられ、前記配線基板を通じて前記半導体素子積層体に設けられた突起電極に接続された突起端子と
    よりなることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記配線基板上で前記半導体素子積層体を封止する封止樹脂を有することを特徴とする半導体装置。
  7. 半導体素子積層体の製造方法であって、
    複数の半導体素子が形成された複数の半導体基板において、隣接する半導体素子の対応する電極同士を隣接する半導体素子の境界線を跨いでボンディングワイヤにてボンディングする工程と、
    各半導体基板の回路形成面に樹脂層を形成して前記ボンディングワイヤを樹脂層内に埋め込むとともに、前記複数の半導体基板を積層して一体化する工程と、
    前記半導体基板と前記樹脂層とを、前記半導体素子の境界線に沿って切断する工程と、
    を有することを特徴とする半導体素子積層体の製造方法。
JP2000234863A 2000-08-02 2000-08-02 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置 Expired - Fee Related JP4361670B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000234863A JP4361670B2 (ja) 2000-08-02 2000-08-02 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
US09/771,699 US6472746B2 (en) 2000-08-02 2001-01-30 Semiconductor device having bonding wires serving as external connection terminals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000234863A JP4361670B2 (ja) 2000-08-02 2000-08-02 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置

Publications (2)

Publication Number Publication Date
JP2002050737A JP2002050737A (ja) 2002-02-15
JP4361670B2 true JP4361670B2 (ja) 2009-11-11

Family

ID=18727170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000234863A Expired - Fee Related JP4361670B2 (ja) 2000-08-02 2000-08-02 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置

Country Status (2)

Country Link
US (1) US6472746B2 (ja)
JP (1) JP4361670B2 (ja)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
EP1556895A4 (en) * 2002-10-08 2009-12-30 Chippac Inc SEMICONDUCTOR STACKED MULTIPLE CAPSULATION MODULE WITH INVERTED SECOND CAPACITY
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
DE102005032740B3 (de) * 2005-07-08 2006-09-28 Siemens Ag Verfahren zum Herstellen einer mikroelektronischen Anordnung
DE102005056907B3 (de) * 2005-11-29 2007-08-16 Infineon Technologies Ag 3-dimensionales Mehrchip-Modul
FR2895568B1 (fr) * 2005-12-23 2008-02-08 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
JP2008034741A (ja) * 2006-07-31 2008-02-14 Espec Corp 半導体記憶装置およびその製造方法
FR2905198B1 (fr) * 2006-08-22 2008-10-17 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
KR100813625B1 (ko) 2006-11-15 2008-03-14 삼성전자주식회사 반도체 소자 패키지
US7508070B2 (en) * 2007-01-13 2009-03-24 Cheng-Lien Chiang Two dimensional stacking using interposers
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US7676912B2 (en) * 2007-09-05 2010-03-16 Headway Technologies, Inc. Method of manufacturing electronic component package
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
WO2009114670A2 (en) 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US7863159B2 (en) * 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7846772B2 (en) * 2008-06-23 2010-12-07 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7745259B2 (en) * 2008-06-30 2010-06-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7868442B2 (en) * 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7767494B2 (en) * 2008-06-30 2010-08-03 Headway Technologies, Inc. Method of manufacturing layered chip package
US8674482B2 (en) * 2008-11-18 2014-03-18 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor chip with through-silicon-via and sidewall pad
JP5700927B2 (ja) * 2008-11-28 2015-04-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5331610B2 (ja) * 2008-12-03 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR101013562B1 (ko) * 2009-01-23 2011-02-14 주식회사 하이닉스반도체 큐브 반도체 패키지
JP5136449B2 (ja) * 2009-02-06 2013-02-06 富士通株式会社 半導体装置の製造方法
JP5215244B2 (ja) * 2009-06-18 2013-06-19 新光電気工業株式会社 半導体装置
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
KR100923999B1 (ko) * 2009-06-23 2009-10-29 주식회사 이너트론 Ｐｃｂ를 사용하지 않는 적층 반도체 패키지 구조의 제조방법
CN102473697B (zh) * 2009-06-26 2016-08-10 伊文萨思公司 曲折配置的堆叠裸片的电互连
JP2011061112A (ja) * 2009-09-14 2011-03-24 Shinko Electric Ind Co Ltd 半導体チップ積層体及び製造方法
US8569878B2 (en) * 2009-10-22 2013-10-29 Headway Technologies, Inc. Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US7915083B1 (en) * 2009-10-28 2011-03-29 Headway Technologies, Inc. Method of manufacturing layered chip package
TWI544604B (zh) * 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US8298862B2 (en) 2010-02-04 2012-10-30 Headway Technologies, Inc. Method of manufacturing layered chip package
US8203215B2 (en) * 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP5567452B2 (ja) * 2010-11-04 2014-08-06 パナソニック株式会社 スタックチップ半導体装置の製造方法、スタックチップ半導体装置の実装方法、及びスタックチップ半導体装置
US9190371B2 (en) * 2010-12-21 2015-11-17 Moon J. Kim Self-organizing network with chip package having multiple interconnection configurations
US8653639B2 (en) * 2011-06-09 2014-02-18 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP2013012685A (ja) * 2011-06-30 2013-01-17 Canon Inc 半導体装置
JP5973456B2 (ja) * 2011-10-20 2016-08-23 パナソニック株式会社 半導体装置
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
MY192051A (en) * 2016-12-29 2022-07-25 Intel Corp Stacked dice systems
US10332899B2 (en) * 2017-09-29 2019-06-25 Intel Corporation 3D package having edge-aligned die stack with direct inter-die wire connections
US10453820B2 (en) * 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
CN111081687B (zh) * 2019-12-16 2022-02-01 东莞记忆存储科技有限公司 一种堆叠式芯片封装结构及其封装方法
CN117690898A (zh) * 2022-09-02 2024-03-12 长鑫存储技术有限公司 半导体结构和半导体结构的制造方法
JP7399402B1 (ja) 2022-11-10 2023-12-18 眞一 前田 電子部品の配線構造、電子部品の接続方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241454A (en) * 1992-01-22 1993-08-31 International Business Machines Corporation Mutlilayered flexible circuit package
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
US5604377A (en) * 1995-10-10 1997-02-18 International Business Machines Corp. Semiconductor chip high density packaging
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication

Also Published As

Publication number Publication date
US6472746B2 (en) 2002-10-29
JP2002050737A (ja) 2002-02-15
US20020017719A1 (en) 2002-02-14

Similar Documents

Publication Publication Date Title
JP4361670B2 (ja) 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
US7402911B2 (en) Multi-chip device and method for producing a multi-chip device
US6706557B2 (en) Method of fabricating stacked die configurations utilizing redistribution bond pads
US7998792B2 (en) Semiconductor device assemblies, electronic devices including the same and assembly methods
US7944057B2 (en) Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US7355274B2 (en) Semiconductor package, manufacturing method thereof and IC chip
JP4570809B2 (ja) 積層型半導体装置及びその製造方法
KR100574947B1 (ko) Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
TWI436469B (zh) 多晶片模組的改良電性連接
US9875955B2 (en) Low cost hybrid high density package
US7829990B1 (en) Stackable semiconductor package including laminate interposer
US10177119B2 (en) Fan out semiconductor device including a plurality of semiconductor die
KR102517464B1 (ko) 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
US20020125556A1 (en) Stacking structure of semiconductor chips and semiconductor package using it
KR20080073739A (ko) 적층형 마이크로전자 패키지
US7285847B2 (en) Chip stack package, connecting board, and method of connecting chips
US7154171B1 (en) Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US7224055B2 (en) Center pad type IC chip with jumpers, method of processing the same and multi chip package
JP3625714B2 (ja) 半導体装置
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR100675729B1 (ko) 플랙서블 기판을 이용한 적층 패키지
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR100876896B1 (ko) 적층 반도체 패키지
KR20240074215A (ko) 반도체 패키지
KR20090074493A (ko) 스택 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070720

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090717

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090811

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090813

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120821

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120821

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120821

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120821

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130821

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees