JP4360267B2

JP4360267B2 - Amplifier circuit

Info

Publication number: JP4360267B2
Application number: JP2004142299A
Authority: JP
Inventors: 哲哉牧原; 真清堀江
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-05-12
Filing date: 2004-05-12
Publication date: 2009-11-11
Anticipated expiration: 2024-05-12
Also published as: JP2005328151A

Description

本発明は、第１の電源線と第２の電源線とから電源電圧の供給を受けて動作し、信号入力端子から入力した電圧を増幅するとともに、その増幅後の電圧が所定の制限電圧を超えないようにクランプして信号出力端子から出力する増幅回路に関する。 The present invention operates by receiving supply of power supply voltage from the first power supply line and the second power supply line, amplifies the voltage input from the signal input terminal, and the amplified voltage has a predetermined limit voltage. The present invention relates to an amplifying circuit that clamps the signal so as not to exceed it and outputs it from a signal output terminal.

クランプ機能を有する増幅器の従来技術として、例えば特許文献１に開示されたものがある。図５は、この増幅器の電気的構成を示している。オペアンプ１（主演算増幅器）、抵抗Ｒ１、Ｒ２、Ｒ３およびコンデンサＣ１により反転増幅回路が構成されており、その出力電圧ｅｏを所定の下限電圧以上にクランプするクランプ回路２と、出力電圧ｅｏを所定の上限電圧以下にクランプするクランプ回路３とが付加されている。クランプ回路２は、オペアンプ４（補助演算増幅器）、抵抗Ｒ４とＲ５からなる抵抗分圧回路５およびダイオードＤ１から構成されており、クランプ回路３は、オペアンプ６（補助演算増幅器）、抵抗Ｒ６とＲ７からなる抵抗分圧回路７およびダイオードＤ２から構成されている。 As a prior art of an amplifier having a clamp function, for example, there is one disclosed in Patent Document 1. FIG. 5 shows the electrical configuration of this amplifier. An operational amplifier 1 (main operational amplifier), resistors R1, R2, and R3 and a capacitor C1 constitute an inverting amplifier circuit. The clamp circuit 2 clamps the output voltage eo to a predetermined lower limit voltage or higher, and the output voltage eo is predetermined. And a clamp circuit 3 for clamping below the upper limit voltage. The clamp circuit 2 includes an operational amplifier 4 (auxiliary operational amplifier), a resistance voltage dividing circuit 5 including resistors R4 and R5, and a diode D1, and the clamp circuit 3 includes an operational amplifier 6 (auxiliary operational amplifier) and resistors R6 and R7. The resistor voltage dividing circuit 7 is composed of a diode D2.

出力電圧ｅｏが低下して抵抗分圧回路５の分圧電圧が電圧Ｖcom未満になると、ダイオードＤ１が通電してフィードバック抵抗Ｒ２に流れる電流の一部が引き抜かれ、出力電圧ｅｏが上昇する。一方、出力電圧ｅｏが上昇して抵抗分圧回路７の分圧電圧が電圧Ｖcomを超えると、ダイオードＤ２が通電してフィードバック抵抗Ｒ２に電流が注入される。この動作から明らかなように、図５に示す増幅器はフィードバック抵抗Ｒ２を有するオペアンプ回路に対してのみ適用でき、例えばボルテージフォロアの回路形態を持つオペアンプ回路には適用できない。 When the output voltage eo decreases and the divided voltage of the resistance voltage dividing circuit 5 becomes less than the voltage Vcom, the diode D1 is energized, a part of the current flowing through the feedback resistor R2 is extracted, and the output voltage eo increases. On the other hand, when the output voltage eo rises and the divided voltage of the resistance voltage dividing circuit 7 exceeds the voltage Vcom, the diode D2 is energized and current is injected into the feedback resistor R2. As is apparent from this operation, the amplifier shown in FIG. 5 can be applied only to an operational amplifier circuit having a feedback resistor R2, and cannot be applied to an operational amplifier circuit having a voltage follower circuit configuration, for example.

また、ダイオードＤ１、Ｄ２を用いているため、クランプ動作を行うためには、オペアンプ４、６の出力端子とオペアンプ１の反転入力端子との間にダイオードＤ１の順方向電圧ＶＦを確保する必要がある。オペアンプ１、４、６は電源電圧ＶDDとＶSSの下で動作するため、それらの出力電圧はＶSS以上且つＶDD以下となる。従って、ダイオードＤ１がオンするためには、Ｖcom≧ＶSS＋ＶＦの電圧条件が必要となり、基準電圧Ｖcomとして電圧ＶSS近傍の電圧を採用することができない。同様に、ダイオードＤ２がオンするには、Ｖcom≦ＶDD−ＶＦの電圧条件が必要となり、基準電圧ＶcomとしてＶDD近傍の電圧を採用することができない。
実公平５−１０４１０号公報 Since the diodes D1 and D2 are used, it is necessary to secure the forward voltage VF of the diode D1 between the output terminals of the operational amplifiers 4 and 6 and the inverting input terminal of the operational amplifier 1 in order to perform the clamping operation. is there. Since the operational amplifiers 1, 4, and 6 operate under the power supply voltages VDD and VSS, their output voltages are not less than VSS and not more than VDD. Therefore, in order to turn on the diode D1, a voltage condition of Vcom ≧ VSS + VF is necessary, and a voltage near the voltage VSS cannot be adopted as the reference voltage Vcom. Similarly, in order to turn on the diode D2, a voltage condition of Vcom ≦ VDD−VF is required, and a voltage in the vicinity of VDD cannot be adopted as the reference voltage Vcom.
Japanese Utility Model Publication No. 5-10410

本発明は上記事情に鑑みてなされたもので、その目的は、演算増幅器が用いられる接続形態や基準電圧に制限されることなく出力電圧を正確にクランプすることができる増幅回路を提供することにある。 The present invention has been made in view of the above circumstances, and an object thereof is to provide an amplifier circuit capable of accurately clamping an output voltage without being limited to a connection form in which an operational amplifier is used or a reference voltage. is there.

請求項１に記載した手段によれば、第１の演算増幅器は、第１および第２のトランジスタからなる出力増幅回路を備えており、信号入力端子から入力した電圧を増幅し、その増幅後の電圧を信号出力端子から出力する。一方、第２の演算増幅器は、第１の電源線と出力端子との間に接続された第３のトランジスタと、出力端子と第２の電源線との間に上記第２のトランジスタと直列に接続された第４のトランジスタとを有している。これら第３のトランジスタと第４のトランジスタは、第２のトランジスタを介してではあるが出力増幅回路を構成している。実際に、第２のトランジスタが十分にオンした状態では、第３および第４のトランジスタは、通常の出力増幅回路と同様に動作して信号出力端子の電圧を制御可能となる。 According to the means described in claim 1, the first operational amplifier includes an output amplifier circuit composed of the first and second transistors, amplifies the voltage input from the signal input terminal, and after the amplification The voltage is output from the signal output terminal. On the other hand, the second operational amplifier includes a third transistor connected between the first power supply line and the output terminal and a second transistor connected in series with the second transistor between the output terminal and the second power supply line. And a fourth transistor connected thereto. The third transistor and the fourth transistor constitute an output amplifier circuit through the second transistor. Actually, when the second transistor is sufficiently turned on, the third and fourth transistors operate in the same manner as a normal output amplifier circuit and can control the voltage at the signal output terminal.

第２の演算増幅器は、信号出力端子の電圧（出力電圧）と下限電圧とを差動入力とし、両電圧が一致するように第３、第４のトランジスタを制御する。第１の演算増幅器による出力電圧が下限電圧よりも高い場合、第２の演算増幅器は、出力電圧を下限電圧に一致させるように第４のトランジスタを十分なオン状態とする。第３のトランジスタは、回路構成に応じて例えば定電流状態あるいはオフ状態となる。このため、第２のトランジスタは、たとえ第４のトランジスタが介在していても、出力端子と第２の電源線との間に直接接続されたのと同様の状態となり、第１の演算増幅器は、第２の演算増幅器に動作を妨げられることなく、増幅した電圧をそのまま出力することができる。 The second operational amplifier uses the voltage (output voltage) of the signal output terminal and the lower limit voltage as a differential input, and controls the third and fourth transistors so that both voltages coincide. When the output voltage from the first operational amplifier is higher than the lower limit voltage, the second operational amplifier turns on the fourth transistor sufficiently to match the output voltage with the lower limit voltage. The third transistor is in a constant current state or an off state, for example, depending on the circuit configuration. For this reason, even if the fourth transistor is interposed, the second transistor is in the same state as when it is directly connected between the output terminal and the second power supply line. The amplified voltage can be output as it is without being interrupted by the second operational amplifier.

これに対し、第１の演算増幅器による出力電圧が下限電圧よりも低くなると、第２の演算増幅器は、出力電圧を下限電圧に一致させようとして、第４のトランジスタのドレイン・ソース間電圧（あるいはコレクタ・エミッタ間電圧、以下同様）を上昇させる。一方、第１の演算増幅器は、下限電圧よりも低い電圧を出力しようとして、第２のトランジスタを十分なオン状態とする。この状態では、直列接続された第２および第４のトランジスタのうち第４のトランジスタが支配的となって出力電圧を制御し、第２の演算増幅器が出力電圧を下限電圧にクランプする。 On the other hand, when the output voltage of the first operational amplifier becomes lower than the lower limit voltage, the second operational amplifier tries to make the output voltage coincide with the lower limit voltage (or the drain-source voltage of the fourth transistor (or Increase the collector-emitter voltage (the same shall apply hereinafter). On the other hand, the first operational amplifier turns on the second transistor sufficiently to output a voltage lower than the lower limit voltage. In this state, of the second and fourth transistors connected in series, the fourth transistor is dominant to control the output voltage, and the second operational amplifier clamps the output voltage to the lower limit voltage.

このように、出力電圧が下限電圧以上である場合には、第１の演算増幅器は、第２の演算増幅器に妨げられることなく増幅回路として動作でき、出力電圧が下限電圧よりも低下した場合に限り、第２の演算増幅器が支配的に動作して出力電圧を下限電圧に精度よくクランプできる。そして、第１の演算増幅器の接続形態には関係なく（つまり、反転増幅回路、非反転増幅回路、ボルテージフォロア、スイッチトキャパシタ回路への応用等種々の接続回路形態で用いても）クランプ動作でき、増幅回路の適用範囲が広い利点がある。 As described above, when the output voltage is equal to or higher than the lower limit voltage, the first operational amplifier can operate as an amplifier circuit without being obstructed by the second operational amplifier, and when the output voltage falls below the lower limit voltage. As long as the second operational amplifier operates dominantly, the output voltage can be accurately clamped to the lower limit voltage. And, regardless of the connection form of the first operational amplifier (that is, can be used in various connection circuit forms such as application to an inverting amplifier circuit, a non-inverting amplifier circuit, a voltage follower, and a switched capacitor circuit), There is an advantage that the application range of the amplifier circuit is wide.

また、第３の演算増幅器は、第１の電源線と出力端子との間に上記第１のトランジスタと直列に接続された第５のトランジスタと、出力端子と第２の電源線との間に接続された第６のトランジスタとを有している。これら第５のトランジスタと第６のトランジスタは、第１のトランジスタを介してではあるが出力増幅回路を構成している。実際に、第１のトランジスタが十分にオンした状態では、第５および第６のトランジスタは、通常の出力増幅回路と同様に動作して信号出力端子の電圧を制御可能となる。 The third operational amplifier, a fifth transistor connected in series with the first transistor between the output terminal a first power supply line, between the output terminal and the second power supply line And a sixth transistor connected thereto. The fifth transistor and the sixth transistor constitute an output amplifier circuit through the first transistor. Actually, when the first transistor is sufficiently turned on, the fifth and sixth transistors operate in the same manner as a normal output amplifier circuit, and can control the voltage at the signal output terminal.

第３の演算増幅器は、信号出力端子の電圧（出力電圧）と上限電圧とを差動入力とし、両電圧が一致するように第５、第６のトランジスタを制御する。第１の演算増幅器による出力電圧が上限電圧よりも低い場合、第３の演算増幅器は、出力電圧を上限電圧に一致させるように第５のトランジスタを十分なオン状態とする。第６のトランジスタは、回路構成に応じて例えば定電流状態あるいはオフ状態となる。このため、第１のトランジスタは、たとえ第５のトランジスタが介在していても、第１の電源線と出力端子との間に直接接続されたのと同様の状態となり、第１の演算増幅器は、第３の演算増幅器に動作を妨げられることなく、増幅した電圧をそのまま出力することができる。 The third operational amplifier uses the voltage (output voltage) of the signal output terminal and the upper limit voltage as a differential input, and controls the fifth and sixth transistors so that both voltages coincide. When the output voltage of the first operational amplifier is lower than the upper limit voltage, the third operational amplifier turns on the fifth transistor sufficiently to match the output voltage with the upper limit voltage. The sixth transistor is in a constant current state or an off state, for example, depending on the circuit configuration. For this reason, even if the fifth transistor is interposed, the first transistor is in the same state as when it is directly connected between the first power supply line and the output terminal. The amplified voltage can be output as it is without being interrupted by the third operational amplifier.

これに対し、第１の演算増幅器による出力電圧が上限電圧よりも高くなると、第３の演算増幅器は、出力電圧を上限電圧に一致させようとして、第５のトランジスタのドレイン・ソース間電圧を上昇させる。一方、第１の演算増幅器は、上限電圧よりも高い電圧を出力しようとして、第１のトランジスタをより深い（十分な）オン状態とする。この状態では、直列接続された第１および第５のトランジスタのうち第５のトランジスタが支配的となって出力電圧を制御し、第３の演算増幅器が出力電圧を上限電圧にクランプする。 In contrast, when the output voltage from the first operational amplifier becomes higher than the upper limit voltage, the third operational amplifier increases the drain-source voltage of the fifth transistor in an attempt to match the output voltage with the upper limit voltage. Let On the other hand, the first operational amplifier turns the first transistor into a deeper (sufficient) ON state in an attempt to output a voltage higher than the upper limit voltage. In this state, the fifth transistor of the first and fifth transistors connected in series controls the output voltage, and the third operational amplifier clamps the output voltage to the upper limit voltage.

このように、出力電圧が上限電圧以下である場合には、第１の演算増幅器は、第３の演算増幅器に妨げられることなく増幅回路として動作でき、出力電圧が上限電圧よりも上昇した場合に限り、第３の演算増幅器が支配的に動作して出力電圧を上限電圧に精度よくクランプできる。そして、第１の演算増幅器の接続形態には関係なくクランプ動作でき、増幅回路の適用範囲が広い利点がある。 Thus, when the output voltage is equal to or lower than the upper limit voltage, the first operational amplifier can operate as an amplifier circuit without being obstructed by the third operational amplifier, and the output voltage rises above the upper limit voltage. As long as the third operational amplifier operates dominantly, the output voltage can be accurately clamped to the upper limit voltage. The clamping operation can be performed regardless of the connection form of the first operational amplifier, and there is an advantage that the application range of the amplifier circuit is wide.

請求項２に記載した手段によれば、出力電圧が下限電圧よりも低くなった時に、第２の演算増幅器の出力増幅回路は、第１の演算増幅器において能動負荷として動作する第１のトランジスタを第４のトランジスタの能動負荷として用いることができるため、第４のトランジスタのオン状態に応じて出力電圧を下限電圧にクランプすることができ、第３のトランジスタを省略することができる。 According to the means described in claim 2 , when the output voltage becomes lower than the lower limit voltage, the output amplifier circuit of the second operational amplifier includes the first transistor that operates as an active load in the first operational amplifier. Since it can be used as an active load of the fourth transistor, the output voltage can be clamped to the lower limit voltage according to the ON state of the fourth transistor, and the third transistor can be omitted.

請求項３に記載した手段によれば、出力電圧が下限電圧よりも低くなった時に、第１の電源線と信号出力端子との間に接続された負荷と第４のトランジスタとが、十分なオン状態にある第２のトランジスタを介して直列に接続されるので、第４のトランジスタのオン状態に応じて出力電圧を下限電圧にクランプすることができ、第３のトランジスタを省略することができる。 According to the means described in claim 3 , when the output voltage becomes lower than the lower limit voltage, the load connected between the first power supply line and the signal output terminal and the fourth transistor are sufficient. Since the transistors are connected in series via the second transistor in the on state, the output voltage can be clamped to the lower limit voltage according to the on state of the fourth transistor, and the third transistor can be omitted. .

請求項４、５に記載した手段によれば、それぞれ請求項２、３に記載した手段と同様の作用および効果が得られる。 According to the means described in claims 4 and 5 , the same operation and effect as the means described in claims 2 and 3 can be obtained.

（第１の参考例）
以下、本発明の下限クランプ機能を備えた増幅回路に係る第１の参考例について図１を参照しながら説明する。
図１は、車載用ＥＣＵに搭載された半導体集積回路装置（ＩＣ）に用いられる増幅回路の電気的構成を示している。この増幅回路１１は、センサ１２などの電圧ＶinをカップリングコンデンサＣ１１を介して入力端子１３（信号入力端子に相当）に入力し、それを反転増幅するとともにその増幅した電圧が下限電圧ＶＬ以上となるようにクランプし、その電圧Ｖoutを出力端子１４（信号出力端子に相当）から出力するものである。出力端子１４とグランドＶSSとの間には負荷１５が接続されている。 (First reference example )
A first reference example relating to an amplifier circuit having a lower limit clamping function of the present invention will be described below with reference to FIG.
FIG. 1 shows an electrical configuration of an amplifier circuit used in a semiconductor integrated circuit device (IC) mounted on an in-vehicle ECU. The amplifying circuit 11 inputs the voltage Vin of the sensor 12 or the like to the input terminal 13 (corresponding to the signal input terminal) via the coupling capacitor C11, inverts and amplifies it, and the amplified voltage becomes equal to or higher than the lower limit voltage VL. The voltage Vout is output from an output terminal 14 (corresponding to a signal output terminal). A load 15 is connected between the output terminal 14 and the ground VSS.

この増幅回路１１は、反転増幅回路を構成するオペアンプ１６（第１の演算増幅器に相当）と、下限クランプ回路を構成するオペアンプ１７（第２の演算増幅器に相当）とから構成されており、電源線１８、１９（第１、第２の電源線に相当）から電源電圧ＶDDの供給を受けて動作するようになっている。増幅回路１１は、ＭＯＳ製造プロセスにより構成されており、以下の説明および図面においてＰチャネル型トランジスタにはＰ１１、Ｐ１２、…の符号を付し、Ｎチャネル型トランジスタにはＮ１１、Ｎ１２、…の符号を付して示す。 The amplifier circuit 11 includes an operational amplifier 16 (corresponding to a first operational amplifier) that constitutes an inverting amplifier circuit, and an operational amplifier 17 (corresponding to a second operational amplifier) that constitutes a lower limit clamp circuit. The power supply voltage VDD is supplied from the lines 18 and 19 (corresponding to the first and second power supply lines) to operate. The amplifier circuit 11 is constituted by a MOS manufacturing process. In the following description and drawings, P-channel transistors are denoted by P11, P12,..., And N-channel transistors are denoted by N11, N12,. Is shown.

まず、オペアンプ１６の構成について説明する。差動増幅回路２０は、差動入力トランジスタＰ２、Ｐ３、この差動対に定電流を供給するトランジスタＰ１およびトランジスタＰ２、Ｐ３に対する能動負荷として機能するトランジスタＮ１、Ｎ２から構成されている。トランジスタＰ２のゲートはオペアンプ１６の反転入力端子であり、反転増幅回路として使用するために入力端子１３、出力端子１４との間にそれぞれ抵抗Ｒ１１、Ｒ１２が接続されている。一方、トランジスタＰ３のゲートはオペアンプ１６の非反転入力端子であり、基準電圧Ｖref（例えばＶDD／２）が与えられている。 First, the configuration of the operational amplifier 16 will be described. The differential amplifier circuit 20 includes differential input transistors P2 and P3, a transistor P1 that supplies a constant current to the differential pair, and transistors N1 and N2 that function as active loads for the transistors P2 and P3. The gate of the transistor P2 is an inverting input terminal of the operational amplifier 16, and resistors R11 and R12 are connected between the input terminal 13 and the output terminal 14 for use as an inverting amplifier circuit. On the other hand, the gate of the transistor P3 is a non-inverting input terminal of the operational amplifier 16, and is supplied with a reference voltage Vref ( for example, VDD / 2).

出力回路２１（出力増幅回路に相当）は、電源線１８と出力端子１４との間に接続されたトランジスタＰ５（第１のトランジスタに相当）と、出力端子１４と電源線１９との間にトランジスタＮ８（後述）と直列に接続されたトランジスタＮ４（第２のトランジスタに相当）とから構成されている。トランジスタＮ４のゲートは、差動増幅回路２０の出力ノードすなわちトランジスタＰ３のドレインに接続されている。トランジスタＮ３は、トランジスタＮ１とカレントミラー回路を構成しており、このトランジスタＮ３と電源線１８との間にはトランジスタＰ４が接続されている。このトランジスタＰ４は、上記トランジスタＰ５とカレントミラー回路を構成している。なお、出力端子１４と上記差動増幅回路２０の出力ノードとの間には、抵抗とコンデンサの直列回路からなる位相補償回路２２が接続されている。 The output circuit 21 (corresponding to the output amplifier circuit) includes a transistor P5 (corresponding to the first transistor) connected between the power supply line 18 and the output terminal 14, and a transistor between the output terminal 14 and the power supply line 19. N8 (described later) and a transistor N4 (corresponding to a second transistor) connected in series. The gate of the transistor N4 is connected to the output node of the differential amplifier circuit 20, that is, the drain of the transistor P3. The transistor N3 forms a current mirror circuit with the transistor N1, and a transistor P4 is connected between the transistor N3 and the power supply line 18. The transistor P4 forms a current mirror circuit with the transistor P5. A phase compensation circuit 22 composed of a series circuit of a resistor and a capacitor is connected between the output terminal 14 and the output node of the differential amplifier circuit 20.

続いて、オペアンプ１７の構成について説明する。差動増幅回路２３は、差動入力トランジスタＰ７、Ｐ８、この差動対に定電流を供給するトランジスタＰ６およびトランジスタＰ７、Ｐ８に対する能動負荷として機能するトランジスタＮ５、Ｎ６から構成されている。トランジスタＰ７のゲートはオペアンプ１７の反転入力端子であり、（トランジスタＮ４が十分なオン状態の時に）ボルテージフォロアとして動作するように出力端子１４に接続されている。一方、トランジスタＰ８のゲートはオペアンプ１７の非反転入力端子であり、下限電圧ＶＬが与えられている。 Next, the configuration of the operational amplifier 17 will be described. The differential amplifier circuit 23 includes differential input transistors P7 and P8, a transistor P6 that supplies a constant current to the differential pair, and transistors N5 and N6 that function as active loads for the transistors P7 and P8. The gate of the transistor P7 is an inverting input terminal of the operational amplifier 17 and is connected to the output terminal 14 so as to operate as a voltage follower (when the transistor N4 is sufficiently turned on). On the other hand, the gate of the transistor P8 is a non-inverting input terminal of the operational amplifier 17 and is given a lower limit voltage VL.

出力回路２４（出力増幅回路に相当）は、電源線１８と出力端子１４との間に接続されたトランジスタＰ１０（第３のトランジスタに相当）と、出力端子１４と電源線１９との間に上記トランジスタＮ４と直列に接続されたトランジスタＮ８（第４のトランジスタに相当）とから構成されている。トランジスタＮ８のゲートは、差動増幅回路２３の出力ノードすなわちトランジスタＰ８のドレインに接続されている。トランジスタＮ７は、トランジスタＮ５とカレントミラー回路を構成しており、このトランジスタＮ７と電源線１８との間にはトランジスタＰ９が接続されている。このトランジスタＰ９は、上記トランジスタＰ１０とカレントミラー回路を構成している。なお、出力端子１４と上記差動増幅回路２３の出力ノードとの間には、抵抗とコンデンサの直列回路からなる位相補償回路２５が接続されている。 The output circuit 24 (corresponding to the output amplifier circuit) is connected between the transistor P10 (corresponding to the third transistor) connected between the power supply line 18 and the output terminal 14 and between the output terminal 14 and the power supply line 19. A transistor N8 (corresponding to a fourth transistor) connected in series with the transistor N4. The gate of the transistor N8 is connected to the output node of the differential amplifier circuit 23, that is, the drain of the transistor P8. The transistor N7 forms a current mirror circuit with the transistor N5, and a transistor P9 is connected between the transistor N7 and the power supply line 18. The transistor P9 forms a current mirror circuit with the transistor P10. A phase compensation circuit 25 comprising a series circuit of a resistor and a capacitor is connected between the output terminal 14 and the output node of the differential amplifier circuit 23.

次に、本参考例の作用について説明する。
オペアンプ１６は、入力電圧Ｖinを反転増幅しそれを出力電圧Ｖoutとして出力するように動作する。一方、オペアンプ１７は、トランジスタＮ４が十分なオン状態にある時にボルテージフォロアの回路形態と同様となり、出力電圧Ｖoutが下限電圧ＶＬに一致するように動作する。オペアンプ１６と１７は、その出力回路２１と２４の各一部が直列の関係にあるため、出力電圧Ｖoutの大きさに応じて何れか一方の動作が支配的となる。 Next, the operation of this reference example will be described.
The operational amplifier 16 operates to invert and amplify the input voltage Vin and output it as the output voltage Vout. On the other hand, the operational amplifier 17 operates in the same manner as the voltage follower circuit configuration when the transistor N4 is in a sufficiently on state, and operates so that the output voltage Vout matches the lower limit voltage VL. Since the operational amplifiers 16 and 17 are partly connected in series with the output circuits 21 and 24, one of the operations is dominant depending on the magnitude of the output voltage Vout.

（Ａ）出力電圧Ｖoutが下限電圧ＶＬよりも高い場合
オペアンプ１７は、出力電圧Ｖoutを下限電圧ＶＬに一致させようとして、差動増幅回路２３の出力電圧つまりトランジスタＮ８のゲート電圧を上昇させ、トランジスタＮ７のゲート電圧を低下させる。このため、トランジスタＮ８は十分なオン状態となり、そのドレイン・ソース間電圧は極めて小さくなる。また、トランジスタＰ１０はオフ状態となる。これにより、オペアンプ１６のトランジスタＮ４は、たとえトランジスタＮ８が介在していても、出力端子１４と電源線１９との間に直接接続されたのと同様の状態となり、オペアンプ１６は、オペアンプ１７に動作を妨げられることなく、反転増幅した電圧Ｖoutをそのまま出力することができる。この場合の出力電圧Ｖoutは、以下の（１）式の通りである。ただし、Ｖinは入力電圧の交流成分である。
Ｖout＝−（Ｒ１２／Ｒ１１）・Ｖin＋Ｖref …（１） (A) When the output voltage Vout is higher than the lower limit voltage VL The operational amplifier 17 increases the output voltage of the differential amplifier circuit 23, that is, the gate voltage of the transistor N8 in an attempt to make the output voltage Vout coincide with the lower limit voltage VL. The gate voltage of N7 is lowered. For this reason, the transistor N8 is sufficiently turned on, and its drain-source voltage becomes extremely small. Further, the transistor P10 is turned off. As a result, the transistor N4 of the operational amplifier 16 is in the same state as if it was directly connected between the output terminal 14 and the power supply line 19 even if the transistor N8 is interposed. Without being disturbed, the inverted and amplified voltage Vout can be output as it is. The output voltage Vout in this case is as shown in the following equation (1). However, Vin is an AC component of the input voltage.
Vout = − (R12 / R11) · Vin + Vref (1)

（Ｂ）出力電圧Ｖoutが下限電圧ＶＬよりも低い場合
オペアンプ１７は、出力電圧Ｖoutを下限電圧ＶＬに一致させようとして、差動増幅回路２３の出力電圧つまりトランジスタＮ８のゲート電圧を低下させ、トランジスタＮ７のゲート電圧を上昇させる。このため、トランジスタＮ８のドレイン・ソース間電圧は上昇し、トランジスタＰ１０はオン状態となる。一方、オペアンプ１６は、（１）式に従って下限電圧ＶＬよりも低い電圧を出力しようとして、トランジスタＮ４を十分なオン状態とする。 (B) When the output voltage Vout is lower than the lower limit voltage VL The operational amplifier 17 reduces the output voltage of the differential amplifier circuit 23, that is, the gate voltage of the transistor N8 in an attempt to make the output voltage Vout coincide with the lower limit voltage VL. Increase the gate voltage of N7. For this reason, the drain-source voltage of the transistor N8 rises, and the transistor P10 is turned on. On the other hand, the operational amplifier 16 tries to output a voltage lower than the lower limit voltage VL according to the equation (1), and turns on the transistor N4 sufficiently.

この状態では、出力端子１４と電源線１９との間に直列に接続されたトランジスタＮ４とＮ８のうちトランジスタＮ８が支配的となって出力電圧Ｖoutを制御し、オペアンプ１７は、ボルテージフォロアと同様に動作して、出力電圧Ｖoutを下限電圧ＶＬにクランプする。この時のオペアンプ１７のゲインは、通常のボルテージフォロアとして用いられる場合と同様に非常に高いため、精度よく下限電圧ＶＬにクランプ可能となる。 In this state, of the transistors N4 and N8 connected in series between the output terminal 14 and the power supply line 19, the transistor N8 is dominant to control the output voltage Vout, and the operational amplifier 17 is similar to the voltage follower. Operates to clamp the output voltage Vout to the lower limit voltage VL. Since the gain of the operational amplifier 17 at this time is very high as in the case of being used as a normal voltage follower, it can be clamped to the lower limit voltage VL with high accuracy.

以上説明したように、本参考例によれば、出力端子１４と電源線１９との間に、オペアンプ１６の差動増幅回路２０により直接的に駆動される出力トランジスタＮ４と、オペアンプ１７の差動増幅回路２３により直接的に駆動される出力トランジスタＮ８とを直列に接続し、オペアンプ１６により反転増幅回路を構成し、オペアンプ１７により下限クランプ回路を構成した。 As described above, according to the present reference example , the output transistor N4 directly driven by the differential amplifier circuit 20 of the operational amplifier 16 and the differential of the operational amplifier 17 are provided between the output terminal 14 and the power line 19. An output transistor N8 directly driven by the amplifier circuit 23 is connected in series, an inverting amplifier circuit is configured by the operational amplifier 16, and a lower limit clamp circuit is configured by the operational amplifier 17.

これにより、特に切替回路などを設けなくても、出力電圧Ｖoutが下限電圧ＶＬよりも高い場合には、オペアンプ１６の動作が支配的となってオペアンプ１７に動作を妨げられることなく反転増幅を行うことができ、出力電圧Ｖoutが下限電圧ＶＬよりも低い場合には、オペアンプ１７の動作が支配的となってオペアンプ１６に動作を妨げられることなく高精度の下限クランプ動作を行うことができる。この協調動作により、オペアンプ１６と１７の動作の衝突などによる不安定状態は発生しない。 Thus, even if no switching circuit is provided, if the output voltage Vout is higher than the lower limit voltage VL, the operation of the operational amplifier 16 becomes dominant and the operational amplifier 17 performs the inverting amplification without being disturbed. In the case where the output voltage Vout is lower than the lower limit voltage VL, the operation of the operational amplifier 17 is dominant, and a highly accurate lower limit clamping operation can be performed without being hindered by the operational amplifier 16. By this cooperative operation, an unstable state due to the collision of the operations of the operational amplifiers 16 and 17 does not occur.

この増幅回路１１は、従来技術（図５参照）とは異なりダイオードを用いておらず、フィードバック抵抗に対する電流制御とは異なる動作原理となっている。従って、本参考例ではオペアンプ１６を用いた反転増幅回路を例に説明したが、オペアンプ１６の接続形態には関係なく、非反転増幅回路、ボルテージフォロア、スイッチトキャパシタ回路への応用等種々の回路形態においてもクランプ動作でき、適用範囲が広い利点がある。また、下限電圧ＶＬは、０ＶからＶDDの電圧範囲内の何れでも設定可能である。 Unlike the prior art (see FIG. 5), the amplifier circuit 11 does not use a diode, and has an operating principle different from current control for a feedback resistor. Therefore, in this reference example , the inverting amplifier circuit using the operational amplifier 16 has been described as an example. Can also be clamped and has the advantage of wide application range. Further, the lower limit voltage VL can be set in any voltage range from 0V to VDD.

（第２の参考例）
次に、本発明の上限クランプ機能を備えた増幅回路に係る第２の参考例について図２を参照しながら説明する。
図２は、増幅回路の電気的構成を示しており、図１と同一構成部分には同一符号を付している。この増幅回路２６は、入力電圧Ｖinを反転増幅するとともに、その増幅した電圧が上限電圧ＶＨ以下となるようにクランプして出力するもので、反転増幅回路を構成するオペアンプ１６と、上限クランプ回路を構成するオペアンプ２７（第３の演算増幅器に相当）とから構成されている。 (Second reference example )
Next, a second reference example relating to an amplifier circuit having an upper limit clamping function of the present invention will be described with reference to FIG.
FIG. 2 shows an electrical configuration of the amplifier circuit, and the same components as those in FIG. The amplifier circuit 26 inverts and amplifies the input voltage Vin, and clamps and outputs the amplified voltage so as to be equal to or lower than the upper limit voltage VH. The operational amplifier 16 and the upper limit clamp circuit constituting the inverting amplifier circuit are provided. It comprises an operational amplifier 27 (corresponding to a third operational amplifier).

オペアンプ２７の差動増幅回路２８は、差動入力トランジスタＮ９、Ｎ１０、この差動対に定電流を供給するトランジスタＮ１１およびトランジスタＮ９、Ｎ１０に対する能動負荷として機能するトランジスタＰ１１、Ｐ１２から構成されている。トランジスタＮ９のゲートはオペアンプ２７の反転入力端子であり、（トランジスタＰ５が十分なオン状態の時に）ボルテージフォロアとして動作するように出力端子１４に接続されている。一方、トランジスタＮ１０のゲートはオペアンプ２７の非反転入力端子であり、上限電圧ＶＨが与えられている。 The differential amplifier circuit 28 of the operational amplifier 27 includes differential input transistors N9 and N10, a transistor N11 that supplies a constant current to the differential pair, and transistors P11 and P12 that function as active loads for the transistors N9 and N10. . The gate of the transistor N9 is an inverting input terminal of the operational amplifier 27, and is connected to the output terminal 14 so as to operate as a voltage follower (when the transistor P5 is sufficiently turned on). On the other hand, the gate of the transistor N10 is a non-inverting input terminal of the operational amplifier 27, and is given an upper limit voltage VH.

出力回路２９（出力増幅回路に相当）は、電源線１８と出力端子１４との間に上記トランジスタＰ５と直列に接続されたトランジスタＰ１３（第５のトランジスタに相当）から構成されている。トランジスタＰ１３のゲートは、差動増幅回路２８の出力ノードすなわちトランジスタＮ１０のドレインに接続されている。なお、出力端子１４と上記差動増幅回路２８の出力ノードとの間には、抵抗とコンデンサの直列回路からなる位相補償回路３０が接続されている。 The output circuit 29 (corresponding to an output amplifier circuit) is composed of a transistor P13 (corresponding to a fifth transistor) connected in series with the transistor P5 between the power supply line 18 and the output terminal 14. The gate of the transistor P13 is connected to the output node of the differential amplifier circuit 28, that is, the drain of the transistor N10. A phase compensation circuit 30 comprising a series circuit of a resistor and a capacitor is connected between the output terminal 14 and the output node of the differential amplifier circuit 28.

次に、本参考例の作用について説明する。
オペアンプ２７は、トランジスタＰ５が十分なオン状態にある時にボルテージフォロアの回路形態と同様となり、出力電圧Ｖoutが上限電圧ＶＨに一致するように動作する。オペアンプ１６と２７は、その出力回路２１と２９の各一部が直列の関係にあるため、出力電圧Ｖoutの大きさに応じて何れか一方の動作が支配的となる。 Next, the operation of this reference example will be described.
The operational amplifier 27 operates similarly to the voltage follower circuit configuration when the transistor P5 is in a sufficiently on state, and operates so that the output voltage Vout matches the upper limit voltage VH. Since the operational amplifiers 16 and 27 are partly connected in series with the output circuits 21 and 29, either one of the operation is dominant depending on the magnitude of the output voltage Vout.

（Ａ）出力電圧Ｖoutが上限電圧ＶＨよりも低い場合
オペアンプ２７は、出力電圧Ｖoutを上限電圧ＶＨに一致させようとして、差動増幅回路２８の出力電圧つまりトランジスタＰ１３のゲート電圧を低下させる。このため、トランジスタＰ１３は十分なオン状態となり、そのドレイン・ソース間電圧は極めて小さくなる。これにより、オペアンプ１６のトランジスタＰ５は、たとえトランジスタＰ１３が介在していても、電源線１８と出力端子１４との間に直接接続されたのと同様の状態となり、オペアンプ１６は、オペアンプ２７に動作を妨げられることなく、（１）式に従って反転増幅した電圧Ｖoutをそのまま出力することができる。 (A) When the output voltage Vout is lower than the upper limit voltage VH The operational amplifier 27 decreases the output voltage of the differential amplifier circuit 28, that is, the gate voltage of the transistor P13 in an attempt to make the output voltage Vout coincide with the upper limit voltage VH. For this reason, the transistor P13 is sufficiently turned on, and its drain-source voltage becomes extremely small. As a result, the transistor P5 of the operational amplifier 16 is in the same state as if it was directly connected between the power supply line 18 and the output terminal 14 even if the transistor P13 is interposed. Without being disturbed, the voltage Vout inverted and amplified according to the equation (1) can be output as it is.

（Ｂ）出力電圧Ｖoutが上限電圧ＶＨよりも高い場合
オペアンプ２７は、出力電圧Ｖoutを上限電圧ＶＨに一致させようとして、差動増幅回路２８の出力電圧つまりトランジスタＰ１３のゲート電圧を上昇させる。このため、トランジスタＰ１３のドレイン・ソース間電圧は上昇する。一方、オペアンプ１６は、（１）式に従って上限電圧ＶＨよりも高い電圧を出力しようとして、トランジスタＰ５を十分なオン状態とする。 (B) When the output voltage Vout is higher than the upper limit voltage VH The operational amplifier 27 increases the output voltage of the differential amplifier circuit 28, that is, the gate voltage of the transistor P13 so as to make the output voltage Vout coincide with the upper limit voltage VH. For this reason, the drain-source voltage of the transistor P13 increases. On the other hand, the operational amplifier 16 tries to output a voltage higher than the upper limit voltage VH according to the equation (1), and turns on the transistor P5 sufficiently.

この状態では、電源線１８と出力端子１４との間に直列に接続されたトランジスタＰ１３とＰ５のうちトランジスタＰ１３が支配的となって出力電圧Ｖoutを制御し、オペアンプ２７は、ボルテージフォロアと同様に動作して、出力電圧Ｖoutを上限電圧ＶＨにクランプする。この時のオペアンプ２７のゲインは、通常のボルテージフォロアとして用いられる場合と同様に非常に高いため、精度よく上限電圧ＶＨにクランプ可能となる。 In this state, of the transistors P13 and P5 connected in series between the power supply line 18 and the output terminal 14, the transistor P13 controls to control the output voltage Vout, and the operational amplifier 27 is similar to the voltage follower. In operation, the output voltage Vout is clamped to the upper limit voltage VH. Since the gain of the operational amplifier 27 at this time is very high as in the case of being used as a normal voltage follower, it can be clamped to the upper limit voltage VH with high accuracy.

以上説明したように、本参考例によれば、電源線１８と出力端子１４との間に、オペアンプ２７の差動増幅回路２８により直接的に駆動される出力トランジスタＰ１３とオペアンプ１６の差動増幅回路２０により直接的に駆動される出力トランジスタＰ５とを直列に接続し、オペアンプ１６により反転増幅回路を構成し、オペアンプ２７により上限クランプ回路を構成した。 As described above, according to the present reference example , the differential amplification of the output transistor P13 and the operational amplifier 16 that are directly driven by the differential amplification circuit 28 of the operational amplifier 27 between the power line 18 and the output terminal 14. An output transistor P5 directly driven by the circuit 20 is connected in series, an inverting amplifier circuit is configured by the operational amplifier 16, and an upper limit clamp circuit is configured by the operational amplifier 27.

これにより、特に切替回路などを設けなくても、出力電圧Ｖoutが上限電圧ＶＨよりも低い場合には、オペアンプ１６の動作が支配的となってオペアンプ２７に動作を妨げられることなく反転増幅を行うことができ、出力電圧Ｖoutが上限電圧ＶＨよりも高い場合には、オペアンプ２７の動作が支配的となってオペアンプ１６に動作を妨げられることなく高精度の上限クランプ動作を行うことができる。この協調動作により、安定動作が図られる。この増幅回路２６も適用範囲が広く、上限電圧ＶＨは、０ＶからＶDDの電圧範囲内の何れでも設定可能である。 Accordingly, even if no switching circuit is provided, when the output voltage Vout is lower than the upper limit voltage VH, the operation of the operational amplifier 16 becomes dominant and the operational amplifier 27 performs the inverting amplification without being disturbed. In the case where the output voltage Vout is higher than the upper limit voltage VH, the operation of the operational amplifier 27 is dominant, and the upper limit clamping operation can be performed with high accuracy without the operational amplifier 16 preventing the operation. A stable operation is achieved by this cooperative operation. This amplifier circuit 26 also has a wide application range, and the upper limit voltage VH can be set to any voltage within a voltage range from 0V to VDD.

（第１の実施形態）
次に、上述した第１の参考例と第２の参考例とを組み合わせた第１の実施形態について、図３および図４を参照しながら説明する。
図３は、増幅回路１１と２６とを組み合わせてなる増幅回路３１の電気的構成を示している。図４は、増幅回路３１の入出力電圧波形を示しており、（ａ）は入力電圧Ｖin、（ｂ）はクランプ動作が行われない場合の出力電圧Ｖout、（ｃ）はクランプ動作が行われる場合の出力電圧Ｖoutの波形を示している。図中に各部の振幅を示している。 (First Embodiment)
Next, a first embodiment that combines the first reference example described above and the second reference example will be described with reference to FIGS.
FIG. 3 shows an electrical configuration of the amplifier circuit 31 formed by combining the amplifier circuits 11 and 26. FIG. 4 shows input / output voltage waveforms of the amplifier circuit 31, where (a) is the input voltage Vin, (b) is the output voltage Vout when the clamping operation is not performed, and (c) is the clamping operation. The waveform of the output voltage Vout in the case is shown. The amplitude of each part is shown in the figure.

センサ１２からの入力電圧Ｖinは、第１の参考例で説明した（１）式のように、（Ｒ１２／Ｒ１１）倍のゲインをもって反転増幅される。その結果、出力電圧Ｖoutが常に下限電圧ＶＬ以上で且つ上限電圧ＶＨ以下である場合には、オペアンプ１７、２７による下限クランプ、上限クランプが行われず、出力電圧Ｖoutは、図４（ｂ）に示すように入力電圧Ｖinを反転増幅した通りの波形となる。 The input voltage Vin from the sensor 12 is inverted and amplified with a gain of (R12 / R11) times as expressed by the equation (1) described in the first reference example . As a result, when the output voltage Vout is always not less than the lower limit voltage VL and not more than the upper limit voltage VH, the lower limit clamp and the upper limit clamp are not performed by the operational amplifiers 17 and 27, and the output voltage Vout is shown in FIG. Thus, the waveform is as if the input voltage Vin was inverted and amplified.

一方、反転増幅の結果、出力電圧Ｖoutが下限電圧ＶＬより低くなり或いは上限電圧ＶＨよりも高くなる場合には、出力電圧Ｖoutは、図４（ｃ）に示すように下限電圧ＶＬ以上に下限クランプされ、上限電圧ＶＨ以下に上限クランプされる。このクランプされた波形は、第１の参考例または第２の参考例でも同様になる。
本実施形態によれば、第１の参考例と第２の参考例の作用および効果を合わせて得ることができる。 On the other hand, when the output voltage Vout becomes lower than the lower limit voltage VL or higher than the upper limit voltage VH as a result of inversion amplification, the output voltage Vout is clamped to the lower limit voltage VL or higher as shown in FIG. The upper limit is clamped below the upper limit voltage VH. This clamped waveform is the same in the first reference example or the second reference example .
According to the present embodiment, the actions and effects of the first reference example and the second reference example can be obtained together.

（その他の実施形態）
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
オペアンプ１６のトランジスタＮ４が差動増幅回路２０の出力電圧により直接的に駆動され、トランジスタＰ５がトランジスタＮ４の能動負荷とされている。このような構成の場合、トランジスタＰ１０を省略してもよい。これは、出力電圧Ｖoutが下限電圧ＶＬよりも低くなった時に、オペアンプ１７の出力回路２４は、オペアンプ１６において能動負荷として動作するトランジスタＰ５をトランジスタＮ８の能動負荷として用いることができ、トランジスタＮ８のオン状態に応じて出力電圧Ｖoutを下限電圧ＶＬにクランプすることができるからである。 (Other embodiments)
The present invention is not limited to the implementation form are shown in above and the drawings, but may be modified or expanded as follows, for example.
Transistor N4 of the op amp 16 is directly driven by the output voltage of the differential amplifier circuit 20, the transistor P5 is the active load for transistor N4. In such a configuration, the transistor P10 may be omitted. This is because when the output voltage Vout becomes lower than the lower limit voltage VL, the output circuit 24 of the operational amplifier 17 can use the transistor P5 operating as an active load in the operational amplifier 16 as the active load of the transistor N8. This is because the output voltage Vout can be clamped to the lower limit voltage VL according to the ON state.

また、電源線１８と出力端子１４との間に負荷１５が接続された状態で用いられる場合にも、トランジスタＰ１０を省略してもよい。これは、出力電圧Ｖoutが下限電圧ＶＬよりも低くなった時に、電源線１８と出力端子１４との間に接続された負荷１５とトランジスタＮ８とが、十分なオン状態にあるトランジスタＮ４を介して直列に接続されるので、トランジスタＮ８のオン状態に応じて出力電圧Ｖoutを下限電圧ＶＬにクランプすることができるからである。 The transistor P10 may also be omitted when the load 15 is connected between the power supply line 18 and the output terminal 14. This is because when the output voltage Vout becomes lower than the lower limit voltage VL, the load 15 connected between the power supply line 18 and the output terminal 14 and the transistor N8 are connected through the transistor N4 in a sufficiently ON state. This is because the output voltage Vout can be clamped to the lower limit voltage VL according to the ON state of the transistor N8 because they are connected in series.

出力端子１４と電源線１９（グランドＶSS）の間に負荷１５が接続されていない場合には、出力端子１４と電源線１９との間にＮチャネル型の第６のトランジスタを接続することが必要である。この第６のトランジスタは、トランジスタＰ１３に対する能動負荷の回路形態とすればよい。ただし、トランジスタＰ５がオペアンプ１６の差動増幅回路２０の出力電圧により直接的に駆動され、トランジスタＮ４がトランジスタＰ５の能動負荷とされている場合には、上記追加すべき第６のトランジスタを省略することができる。 When the load 15 between the output terminal 14 and the power supply line 19 (ground VSS) is not connected, to connect a sixth transistor of the N-channel type between the output terminal 14 and the power supply line 19 is necessary. The sixth transistor may be in the form of an active load for the transistor P13. However, when the transistor P5 is directly driven by the output voltage of the differential amplifier circuit 20 of the operational amplifier 16 and the transistor N4 is an active load of the transistor P5, the sixth transistor to be added is omitted. be able to.

オペアンプ１６に与える基準電圧Ｖrefは、ＶDD／２に限られない。
ＭＯＳ製造プロセスを用いたＩＣに適用したが、バイポーラ製造プロセスを用いたＩＣにも適用可能である。
増幅回路１１、２６、３１は、車載用ＩＣ以外の種々のＩＣにも適用できる。 The reference voltage Vref applied to the operational amplifier 16 is not limited to VDD / 2.
Although applied to an IC using a MOS manufacturing process, the present invention can also be applied to an IC using a bipolar manufacturing process.
The amplifier circuits 11, 26, and 31 can be applied to various ICs other than the in-vehicle IC.

本発明の第１の参考例を示す増幅回路の電気的構成図Electrical configuration diagram of an amplifier circuit showing a first reference example of the present invention 本発明の第２の参考例を示す図１相当図FIG. 1 equivalent view showing a second reference example of the present invention 本発明の第１の実施形態を示す図１相当図FIG. 1 equivalent view showing the first embodiment of the present invention 入出力電圧の波形図I / O voltage waveform diagram 従来技術を示す図１相当図1 equivalent diagram showing the prior art

Explanation of symbols

１１、２６、３１は増幅回路、１３は入力端子（信号入力端子）、１４は出力端子（信号出力端子）、１６はオペアンプ（第１の演算増幅器）、１７はオペアンプ（第２の演算増幅器）、１８は電源線（第１の電源線）、１９は電源線（第２の電源線）、２１、２４、２９は出力回路（出力増幅回路）、２７はオペアンプ（第３の演算増幅器）、Ｐ５はトランジスタ（第１のトランジスタ）、Ｎ４はトランジスタ（第２のトランジスタ）、Ｐ１０はトランジスタ（第３のトランジスタ）、Ｎ８はトランジスタ（第４のトランジスタ）、Ｐ１３はトランジスタ（第５のトランジスタ）である。

11, 26 and 31 are amplifier circuits, 13 is an input terminal (signal input terminal), 14 is an output terminal (signal output terminal), 16 is an operational amplifier (first operational amplifier), and 17 is an operational amplifier (second operational amplifier). , 18 is a power line (first power line), 19 is a power line (second power line), 21, 24 and 29 are output circuits (output amplifier circuits), 27 is an operational amplifier (third operational amplifier), P5 is a transistor (first transistor), N4 is a transistor (second transistor), P10 is a transistor (third transistor), N8 is a transistor (fourth transistor), and P13 is a transistor (fifth transistor). is there.

Claims

The power supply voltage is supplied from the first power supply line and the second power supply line, the voltage input from the signal input terminal is amplified, and the amplified voltage is equal to or higher than a predetermined lower limit voltage and a predetermined upper limit. An amplifier circuit that clamps the voltage to be equal to or lower than the voltage and outputs the signal from the signal output terminal.
A first transistor provided between the signal input terminal and the signal output terminal and connected between the first power supply line and the signal output terminal; the output terminal; and the second power supply line. A first operational amplifier comprising an output amplifier circuit comprising a second transistor connected between
A third transistor connected between the first power supply line and the output terminal, and a fourth transistor connected in series with the second transistor between the output terminal and the second power supply line. A second operational amplifier comprising an output amplifier circuit comprising a transistor and receiving the voltage of the signal output terminal and the lower limit voltage ;
A fifth transistor connected in series with the first transistor between the first power supply line and the output terminal, and a sixth transistor connected between the output terminal and the second power supply line. An amplifier circuit comprising an output amplifier circuit composed of a transistor, and a third operational amplifier that receives the voltage of the signal output terminal and the upper limit voltage as inputs .

When the second transistor is driven by the output voltage of the differential amplifier circuit of the first operational amplifier and the first transistor is an active load of the second transistor, the second operational amplifier 2. The amplifier circuit according to claim 1 , wherein the output amplifier circuit comprises only a fourth transistor of the third and fourth transistors .

When used in a state where a load is connected between the first power supply line and the signal output terminal, the output amplifier circuit of the second operational amplifier is a fourth of the third and fourth transistors. 2. The amplifier circuit according to claim 1, wherein the amplifying circuit is composed only of a transistor .

When the first transistor is driven by the output voltage of the differential amplifier circuit of the first operational amplifier and the second transistor is an active load of the first transistor, the third operational amplifier the output amplifier circuit, said fifth amplifier circuit of claim 1 Symbol mounting, characterized in that it consists only of a fifth transistor of the sixth transistor.

When used in a state in which load is connected between said second power supply line and the signal output terminal, an output amplifier circuit of the third operational amplifier, a fifth of the fifth, sixth transistor amplifier circuit of claim 1 Symbol mounting, characterized in that it is composed only of the transistor.