JP4346350B2 - 表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、より特定的には、駆動電流に応じて発光輝度が変化する有機ＥＬ（Electro Luminescence）等の電流駆動型発光素子を各画素に備え、かつ、デジタル信号に基づいた階調表示を実行する表示装置に関する。
【０００２】
【従来の技術】
フラットパネルタイプの表示装置として、各画素が電流駆動型発光素子で構成された自発光型の表示装置が注目されている。自発光型表示装置は、良好な視認性を有し、また動画表示特性にも優れている。電流駆動型発光素子としては、発光ダイオード（ＬＥＤ）もよく知られている。
【０００３】
一般に、表示装置においては、行列状に配置された複数の画素は、点順次走査や線順次走査によって順次駆動されて、表示電流の供給を受ける。そして、各画素は、次に駆動されるまでの間、供給された表示電流に応じた輝度を出力する。各画素が受ける表示電流は、階調表示を実現するために通常アナログ電流となる。このアナログ電流を、各発光素子の最大輝度（白）および最小輝度（黒）の中間レベルに設定することによって、各画素における階調表示を実行することができる。
【０００４】
したがって、電流駆動型発光素子を備えた表示装置においては、表示信号に応じたアナログ電流（以下、「データ電流」とも称する）を正確に生成するための電流源回路が必要である。
【０００５】
図２１は、一般的な電流源回路の構成を示す回路図である。
図２１を参照して、一般的な電流源回路３００は、電流駆動素子として用いられるｎチャネルＴＦＴ（以下、「ｎ型ＴＦＴ」と称する）３０１と、スイッチ３０３と、キャパシタ３０５とを含む。なお、以下、本明細書において、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、電界効果型トランジスタの代表例として示されるものとする。
【０００６】
ｎ型ＴＦＴ３０１のソースおよびドレインは、所定電圧Ｖｓｓおよび出力ノードＮｏとそれぞれ電気的に接続される。ｎ型ＴＦＴ３０１のゲートは、ノードＮｇと接続される。スイッチ３０３のターンオン時に、入力電圧ＶｉｎがノードＮｇ、すなわちｎ型ＴＦＴ３０１のゲートへ伝達される。キャパシタ３０５は所定の電圧Ｖｓｓおよびｎ型ＴＦＴ３０１のゲート間に接続され、所定電圧Ｖｓｓに対するゲート電圧、すなわちｎ型ＴＦＴ３０１のゲート・ソース間電圧（以下、単に「ゲート電圧」とも称する）を保持する。
【０００７】
スイッチ３０３のターンオンによってｎ型ＴＦＴ３０１のゲートに伝達された入力電圧Ｖｉｎは、キャパシタ３０５によって保持される。この結果、ｎ型ＴＦＴ３０１のゲート電圧は、入力電圧Ｖｉｎに保持される。なお、回路構成から理解されるように、電流駆動素子としては、ｎ型のみならずｐ型の電界効果型トランジスタを用いることも可能である。また、所定電圧Ｖｓｓとしては、代表的に接地電圧を用いることとして、以下説明する。
【０００８】
ＴＦＴをはじめとする電界効果型トランジスタにおける飽和領域でのドレイン電流Ｉｄは、一般的に下記（１）式で示される。
【０００９】
Ｉｄ＝（β／２）・（Ｖｇｓ−Ｖｔｈ）² …（１）
ただし、β＝μ・（Ｗ／Ｌ）・Ｃｏｘ
ここで、β：電流係数、μ：平均表面移動度（単に「移動度」とも称する）、Ｌ：ゲートチャネル長、Ｗ：ゲートチャネル幅、Ｃｏｘ：ゲート容量（単位面積当たり）、Ｖｔｈ：しきい値電圧である。
【００１０】
したがって、電流源回路３００においては、出力ノードＮｏを所定電圧Ｖｓｓとは異なる電圧で駆動すると、出力ノードＮｏに入力電圧Ｖｉｎに応じた出力電流Ｉｏが生成される。
【００１１】
しかしながら、電流源回路３００では、出力電流特性は、電流駆動素子であるｎ型ＴＦＴ３０１の特性に大きく依存する。したがって、ｎ型ＴＦＴ３０１の特性（たとえばしきい値電圧Ｖｔｈや移動度μなど）に製造ばらつきが生じると、出力電流特性が大きく変化してしまう。
【００１２】
図２２は、図２１に示した電流源回路の入力電圧−出力電流特性を説明する図である。
【００１３】
図２２には、特性が異なる２つのＴＦＴａおよびＴＦＴｂを、図２１におけるｎ型ＴＦＴ３０１として用いた場合におけるＩ−Ｖ特性線３１０および３２０が示される。また、入力電圧Ｖｉｎとして、４つのレベルＶ１〜Ｖ４が入力される場合が例示される。
【００１４】
Ｉ−Ｖ特性線３１０に示されるように、ＴＦＴａを用いたときには、入力電圧Ｖ１〜Ｖ４に対応して出力電流ＩｏがＩ１ａ〜Ｉ４ａにそれぞれ設定される。一方、Ｉ−Ｖ特性線３２０に示されるように、別のＴＦＴｂを用いたときには、入力電圧Ｖ１〜Ｖ４に対応して出力電流ＩｏはＩ１ｂ〜Ｉ４ｂにそれぞれ設定される。すなわち、トランジスタ特性の相違によって、入力電圧Ｖ１〜Ｖ４にそれぞれ対応して出力電流ばらつきΔＩ１〜ΔＩ４が発生してしまう。
【００１５】
このときに、最大階調に相当する電圧Ｖ４の入力時における出力電流ばらつきΔＩ４（＝｜Ｉ４ｂ−Ｉ４ａ｜）が、最小階調に相当する入力電圧レベルＶ１に対応する出力電流Ｉ１ａ，Ｉ１ｂよりも大きいと、出力電流Ｉｏを用いて階調表示を実行した場合に、電流レベルの逆転による階調ずれを起こしてしまう。
【００１６】
したがって、図２１に示した従来の電流源回路３００を用いて電流駆動型発光素子の表示電流を供給する場合には、回路中の電流駆動素子（代表的にはＴＦＴ）の特性ばらつきが小さくなるように製造する必要がある。このため、製造ばらつきに対する要求が過度なものとなってしまい、製造時の歩留りを悪化させるおそれがある。
【００１７】
これに対して、電力駆動素子として用いられるトランジスタの特性ばらつきのうち、しきい値電圧Ｖｔｈに起因する電流ばらつきを補償した電流源回路が、たとえば特表２００２−５１４３２０号公報の図７に開示されている。
【００１８】
図２３は、当該公報に開示された電流源回路４００の構成を示す回路図である。なお、上記公報では、電流源回路４００は、各画素内に設けられる構成となっているが、電流源回路として機能する回路部分を抜き出して電流源回路４００として示している。
【００１９】
図２３を参照して、電流源回路４００は、図２１に示した電流源回路３００の構成に加えて、キャパシタ３５０およびスイッチ３５５，３６０がさらに設けられる。キャパシタ３５０は、入力ノードＮｉおよびノードＮｇとの間に設けられ、スイッチ３０３のターンオンに応答に伴う入力電圧Ｖｉｎの伝達によってノードＮｉに生じた電圧変化を、容量結合によってノードＮｇへ伝達する。
【００２０】
スイッチ３５５は、ｎ型ＴＦＴ３０１のドレインおよびゲートにそれぞれ相当するノードＮｄおよびＮｇ間に設けられる。スイッチ３６０は、出力ノードＮｏおよびノードＮｄの間に設けられる。
【００２１】
電流源回路４００は、以下に説明する較正動作によって、しきい値電圧のばらつきに起因した出力電流ばらつきを補償する。
【００２２】
較正動作時には、キャパシタ３０５に、ｎ型ＴＦＴ３０１のしきい値電圧分の電荷を蓄えるために、スイッチ３６０がオフし、スイッチ３５５がオンされる。これにより、ノードＮｇの電圧は、ｎ型ＴＦＴ３０１のしきい値電圧Ｖｔｈとなる。さらに、較正動作時には、ノイズ防止およびキャパシタ３５０のリセットの観点から、入力電圧Ｖｉｎとしてリセット電圧Ｖｒが入力された状態でスイッチ３０３がオンされる。
【００２３】
ここで、キャパシタ３０５および３５０の容量値をそれぞれＣ１およびＣ２とすると、較正動作時に、キャパシタ３０５および３５０にそれぞれ蓄えられる初期電荷Ｑ１０およびＱ２０は、下記（２）および（３）式で示される。
【００２４】
Ｑ１０＝Ｃ１・Ｖｔｈ …（２）
Ｑ２０＝Ｃ２・（Ｖｇ−Ｖｉｎ）＝Ｃ２・（Ｖｔｈ−Ｖｒ） …（３）
一方、電流出力時には、入力電圧Ｖｉｎは、表示信号に応じた電圧に設定される。スイッチ３０３のオンおよびスイッチ３５５のオフに応答して、キャパシタ３０５および３５０の容量結合によって、ノードＮｇの電圧ＶｇはＡＣ的に変動する。このとき、キャパシタ３０５および３５０にそれぞれ蓄えられた電荷Ｑ１およびＱ２は、下記（４）および（５）式で示される。
【００２５】
Ｑ１＝Ｃ１・Ｖｇ …（４）
Ｑ２＝Ｃ２・（Ｖｇ−Ｖｉｎ） …（５）
したがって、電荷保存則（Ｑ１０＋Ｑ２０＝Ｑ１＋Ｑ２）によって、ノードＮｇのゲート電圧Ｖｇは下記（６）式で示される。
【００２６】
Ｃ１・Ｖｔｈ＋Ｃ２・(Ｖｔｈ−Ｖｒ)＝Ｃ１・Ｖｇ＋Ｃ２・(Ｖｇ−Ｖｉｎ)
∴(Ｃ１＋Ｃ２)Ｖｔｈ−Ｃ２・Ｖｒ＝(Ｃ１＋Ｃ２)・Ｖｇ−Ｃ２・Ｖｉｎ
∴Ｖｇ＝Ｖｔｈ＋Ｃ２／（Ｃ１＋Ｃ２）・（Ｖｉｎ−Ｖｒ） …（６）
（６）式で得られたゲート電圧Ｖｇを上述の（１）式に代入すると、ｎ型ＴＦＴ３０１のドレイン電流Ｉｄすなわち電流源回路４００の出力電流Ｉｏは下記（７）式で示される。
【００２７】
Ｉｏ＝(β／２)・｛Ｃ２／(Ｃ１＋Ｃ２)｝²・(Ｖｉｎ−Ｖｒ）² …（７）
（７）式から理解されるように、電流源回路４００の出力電流Ｉｏは、トランジスタ（ｎ型ＴＦＴ）のしきい値電圧Ｖｔｈに依存しない。したがって、図２２と比較されるべき、図２３の電流源回路４００のＩ−Ｖ特性は、図２４に示されるようになる。
【００２８】
図２４を参照して、電流源回路４００においては、図２２におけるしきい値電圧のばらつきΔＶｔｈに相当するＩ−Ｖ特性の誤差が補償されているため、ＴＦＴａおよびＴＦＴｂにそれぞれ対応するＩ−Ｖ特性線３１０♯および３２０♯の差は、図２２に示したＩ−Ｖ特性線３１０および３２０の差よりも小さくなる。
【００２９】
このような電流源回路４００を用いることによって、トランジスタの特性ばらつきに依存した誤差を軽減して、階調表示のためのデータ電流をより正確に生成することが可能となる。
【００３０】
【特許文献１】
特表２００２−５１４３２０号公報
【００３１】
【発明が解決しようとする課題】
しかしながら、図２４に示したＩ−Ｖ特性線３１０♯，３２０♯から理解されるように、トランジスタ（ＴＦＴ）間でのしきい値電圧のばらつきに起因する出力電流ばらつきは補償されるものの、製造プロセスで生じる移動度μ等の特性ばらつきの影響、すなわち上述の式（１）におけるβのばらつきに起因する出力電流ばらつきは補償することができない。
【００３２】
したがって、電流源回路４００では、ゲート電圧Ｖｇがしきい値電圧Ｖｔｈ近傍の領域、すなわち小電流領域では、出力電流のばらつきを抑制できるものの、大電流領域では、出力電流ばらつきが大きくなってしまう。この結果、表示階調数を増やした場合には、高階調（大出力電流）領域で、出力電流ばらつきの影響が無視できず、階調ずれに至ってしまう危険性も存在する。
【００３３】
このため、上述した従来の電流源回路３００，４００によって、電流駆動型発光素子での階調表示用のデータ電流を供給する構成では、製造時におけるトランジスタ（ＴＦＴ）の特性ばらつき抑制について厳格に要求をする必要があり、製造歩留りを低下させるおそれがあった。
【００３４】
特に、薄膜トランジスタのうち、低温プロセスで製作が可能な低温多結晶シリコンＴＦＴ（低温ｐ−Ｓｉ ＴＦＴ）は、アモルファスシリコンＴＦＴに比べて電子移動度が高いため、駆動回路をガラス基板上に画素マトリクス回路と一体形成することが可能であり、ＥＬ表示装置や液晶表示装置等に広く用いられるようになってきている。
【００３５】
ところが、一般にレーザーアニールにより形成される低温多結晶シリコンＴＦＴでは、レーザー照射強度をガラス基板面内で均一に制御することが難しいなどの理由により、単結晶シリコンＴＦＴよりもＶｔｈ（しきい値電圧）やμ（移動度）などのトランジスタ特性について、製造ばらつきが発生し易い傾向にある。したがって、低温多結晶シリコンＴＦＴを用いた表示装置では、階調表示用のデータ電流精度を確保することが困難であるという問題点があった。
【００３６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、電流駆動型発光素子を備えた表示装置において、製造プロセスに過度の負担をかけることなく、階調表示用の表示電流を高精度に生成する構成を提供することである。
【００３７】
【課題を解決するための手段】
この発明に従う表示装置は、重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を行なう表示装置であって、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子を有する複数の画素と、複数の画素を所定の方式で周期的に選択するための走査部と、走査部によって選択された少なくとも１つの画素に対して、表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、データ電流発生回路は、表示信号の下位ｋビット（ｋ：２≦ｋ≦（ｎ−１）で示される整数）に応じて設定される入力電圧に対応した出力電流を生成するアナログ電流源と、表示信号の上位ｊビット（ｊ：ｎ−ｋの整数）にそれぞれ対応して設けられ、上位ｊビットにそれぞれ応じて第１から第ｊのビット重み付け電流の生成を実行または停止するｊ個のデジタル電流源とを含み、かつ、ｊ個のデジタル電流源およびアナログ電流源がそれぞれ生成する電流の和をデータ電流として供給し、アナログ電流源が生成する出力電流は、第１から第ｊのビット重み付け電流のうちの最小の１つよりも低い範囲内で制御される。
【００３８】
この発明の他の構成に従う表示装置は、重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を行なう表示装置であって、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子を有する複数の画素と、複数の画素を所定の方式で周期的に選択するための走査部と、走査部によって選択された少なくとも１つの画素に対して、表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、データ電流発生回路は、表示信号の下位ｋビット（ｋ：２≦ｋ≦（ｎ−１）で示される整数）に応じて設定される第１の入力電圧に対応した第１の出力電流を生成する第１のアナログ電流源と、表示信号の上位ｊビット（ｊ：ｎ−ｋで示される整数）に応じて設定される第２の入力電圧に対応した第２の出力電流を生成する第２のアナログ電流源とを含み、かつ、第１および第２の出力電流の和をデータ電流として供給し、第１の出力電流の範囲は、第２の出力電流の範囲よりも低電流側に設定され、第１および第２のアナログ電流源の各々は、入力電圧と第１および第２の出力電流の各々との対応を示す特性線上の所定の一点における較正機能を有し、所定の一点は、第１および第２のアナログ電流源において、第１および第２の出力電流の範囲内にそれぞれ設定される。
【００３９】
この発明のさらに他の構成に従う表示装置は、重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を行なう表示装置であって、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子を有する複数の画素と、複数の画素を所定の方式で周期的に選択するための走査部と、走査部によって選択された少なくとも１つの画素に対して、表示信号に応じて第１から第２ⁿのレベルのうちの１つに設定されるデータ電流を供給するためのデータ電流発生回路とを備え、第１から第２ⁿのレベルは、予めｍ個（ｍ：２以上ｎ未満の整数）の電流範囲に分割され、データ電流発生回路は、ｍ個の電流範囲にそれぞれ対応して設けられ、各々が入力電圧に対応した出力電流を生成するｍ個のアナログ電流源を含み、表示装置は、表示信号に応じた入力電圧を、ｍ個のアナログ電流源に与える信号処理回路をさらに備え、信号処理回路は、表示信号に応じて、ｍ個の電流範囲のうちの選択される１つに対応するアナログ電流源へ、出力電流が第１から第２ⁿのレベルのうちの１つとなるような入力電圧を与える一方で、他のアナログ電流源の各々へは出力電流が零となる入力電圧を与え、ｍ個のアナログ電流源の各々は、入力電圧と出力電流との対応を示す特性線上の所定の一点における較正機能を有し、ｍ個のアナログ電流源のそれぞれにおいて所定の一点は、ｍ個の電流範囲のうちの対応する１つの範囲内に設定される。
【００４０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお以下において図中における同一符号は同一または相当部分を示すものとする。
【００４１】
［実施の形態１］
（表示装置の全体構成）
図１は、本発明の実施の形態に従う表示装置の全体構成例を示すブロック図である。
【００４２】
図１を参照して、本発明に従う表示装置１は、複数の画素２が行列状に配置された表示パネル部５と、行走査回路１０と、ゲートドライバ１５と、列走査回路２０と、ソースドライバ２５とを備える。
【００４３】
各画素２は、後ほど詳細に説明するように、電流駆動型発光素子（たとえばＥＬ素子やＬＥＤ）を有する。表示パネル部５において、複数の画素２は行列状に配置され、画素の行（以下、単に「画素行」とも称する）にそれぞれ対応して、走査線ＳＬ１，ＳＬ２〜ＳＬｍが配置され（ｍ：自然数）、画素の列（以下、単に「画素列」とも称する）にそれぞれ対応してデータ線ＤＬ１，ＤＬ２〜ＤＬｖ（ｖ：自然数）が配置される。
【００４４】
行走査回路１０は、所定の走査周期に基づいて、画素行を順に選択する。ゲートドライバ１５は、行走査回路１０による選択結果に応じて、走査線ＳＬ（走査線ＳＬ１〜ＳＬｍを総括的に示す）の各々を順に選択状態へ活性化する。列走査回路２０は、所定の走査周期で画素列を順次選択する。
【００４５】
ソースドライバ２５は、表示信号処理回路２６と、信号伝達回路２８と、各データ線ＤＬに対応して設けられたデータ電流発生回路３０とを有する。表示信号処理回路２６は、ｎビット（ｎ：３以上の整数）の表示信号を構成するデータビットＤ０，Ｄ１〜Ｄｎ−１を受けて、必要に応じて一部のデータビットをアナログの入力電圧Ｖｉｎに変換し、他の一部のデータビットについては、デジタル信号のまま出力する。
【００４６】
信号伝達回路２８は、表示信号処理回路２６と各データ電流発生回路３０との間に設けられ、表示信号処理回路２６から、デジタル信号のまま出力されたデータビットおよびアナログ信号である入力電圧Ｖｉｎを各データ電流発生回路３０に伝達する。信号伝達回路２８は、必要に応じてラッチ機能やレベルシフト機能を含むものとする。
【００４７】
各データ電流発生回路３０は、対応のデータ線ＤＬへデータビットＤ０〜Ｄｎ−１に応じたレベルのデータ電流Ｉｄａｔを供給する。
【００４８】
なお、図１には、行走査回路１０、ゲートドライバ１５、列走査回路２０およびソースドライバ２５が表示パネル部５と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部５の外部回路として設けることも可能である。
【００４９】
次に、本発明に従う表示装置に用いられる画素の代表的な構成例について説明しておく。
【００５０】
図２は、図１に示された画素２の構成を示す回路図である。
図２には、一例として、発光素子として有機発光ダイオードＯＬＥＤを備えた電流プログラム型の画素回路構成が示される。電流プログラム型の画素については、たとえば“Pixel-Driving Methods for Large-Sized Poly-Si AM-OLED Displays”, Akira Yumoto et al., Asia Display / IDW'01(2001) pp.1395-1398に開示されている。
【００５１】
図２を参照して、画素２は、電流駆動型発光素子の代表例として示される有機発光ダイオードＯＬＥＤと、有機発光ダイオードＯＬＥＤへデータ電流Ｉｄａｔに応じた電流を供給するための画素駆動回路３とを含む。画素駆動回路３は、キャパシタ４と、ｎ型ＴＦＴ６，７と、ｐ型ＴＦＴ８，９とを有する。
【００５２】
ｎ型ＴＦＴ６は、対応するデータ線ＤＬおよびノードＮ０の間に電気的に接続され、そのゲートは対応する走査線ＳＬと接続されている。ｐ型ＴＦＴ８および９は、電源電圧Ｖｄｄおよび有機発光ダイオードＯＬＥＤの間に直列に接続される。ｎ型ＴＦＴ７は、ｐ型ＴＦＴ８および９の接続ノードとノードＮ０との間に電気的に接続される。ｐ型ＴＦＴ８のゲートはノードＮ０と接続され、ｐ型ＴＦＴ９およびｎ型ＴＦＴ７の各ゲートは対応する走査線ＳＬと結合されている。ノードＮ０の電圧、すなわちｐ型ＴＦＴ８のゲート電圧は、ノードＮ０および電源電圧Ｖｄｄの間に接続されたキャパシタ４によって保持される。
【００５３】
有機発光ダイオードＯＬＥＤは、ｐ型ＴＦＴ９および共通電極の間に接続される。図２においては、有機発光ダイオードＯＬＥＤのカソードが共通電極と接続される「カソードコモン構成」が示される。共通電極には、所定電圧Ｖｓｓが供給される。
【００５４】
対応の走査線ＳＬが選択状態である論理ハイレベル（以下、単に「Ｈレベル」と称する）に活性化された画素では、ｎ型ＴＦＴ６および７がターンオンするため、電源電圧ＶｄｄからＴＦＴ６〜８を介してデータ線ＤＬへ至る電流経路が形成される。後ほど詳細に説明するように、データ電流発生回路３０は、データ線ＤＬと所定電圧Ｖｓｓとの間にデータ電流Ｉｄａｔを流す経路を形成するので、画素駆動回路３中の上記電流経路にデータ電流Ｉｄａｔが流される。
【００５５】
このとき、画素駆動回路３では、ｐ型ＴＦＴ８のドレインおよびゲート間がｎ型ＴＦＴ７によって電気的に接続されているため、ｐ型ＴＦＴ８をデータ電流Ｉｄａｔが通過するときのゲート電圧が、キャパシタ４によってノードＮ０に保持される。このように、走査線ＳＬの活性化期間において、表示輝度に応じたデータ電流Ｉｄａｔが画素駆動回路３によってプログラムされる。
【００５６】
その後、走査対象が切換わり、対応の走査線ＳＬが非選択状態である論理ローレベル（以下、単に「Ｌレベル」と称する）に非活性化されると、ｎ型ＴＦＴ６および７はターンオフされ、ｐ型ＴＦＴ９がターンオンされる。これにより、画素２では、電源電圧Ｖｄｄからｐ型ＴＦＴ８，９および有機発光ダイオードＯＬＥＤを介して共通電極（所定電圧Ｖｓｓ）へ至る電流経路が形成される。この結果、走査線ＳＬの活性化期間にプログラムされたデータ電流Ｉｄａｔを、走査線ＳＬの非活性化期間においても有機発光ダイオードＯＬＥＤへ継続的に供給することが可能となり、有機発光ダイオードＯＬＥＤは、データ電流Ｉｄａｔに応じた輝度を出力する。
【００５７】
次に、データ電流発生回路３０の構成について詳細に説明する。なお、以下においては、データビットＤ０〜Ｄ３から構成される４ビットの表示信号に基づいて１６段階（２⁴）の階調表示を実現する構成、すなわちｎ＝４の場合について代表的に説明する。
【００５８】
さらに、１６段階の階調表示にそれぞれ対応するデータ電流Ｉｄａｔのレベルを電流Ｉ０〜Ｉ１５でそれぞれ示すこととする。また、隣り合う階調間での電流レベル差は互いに等しいものとする。すなわち、Ｉ０＝０であり、かつ、Ｉ１５−Ｉ１４＝Ｉ１４−Ｉ１３＝…＝Ｉ３−Ｉ２＝Ｉ２−Ｉ１＝Ｉ１−Ｉ０＝Ｉ１であるものとする。
【００５９】
（比較例として示されるデータ電流発生回路）
まず、本発明の比較例として示される、フルデジタル型のデータ電流発生回路について説明する。
【００６０】
図３は、比較例として示される電流発生回路の構成を示す回路図である。
図３を参照して、比較例として示されるデータ電流発生回路５０は、データビットＤ０〜Ｄ３にそれぞれ対応して設けられた４個のデジタル電流源回路７０を有する。
【００６１】
各デジタル電流源回路７０は、対応のデータビットのレベルに応じて、所定のビット重み付け電流の生成を実行あるいは停止する。ビット重み付け電流は、２の累乗比に従って設定され、データビットＤ０、Ｄ１，Ｄ２およびＤ３にそれぞれ対応するビット重み付け電流は、それぞれ電流Ｉ１、Ｉ２、Ｉ４およびＩ８である。
【００６２】
基準電流配線６０〜６３は、図示しない基準電流源回路より供給された、基準電流Ｉｒｅｆ０、Ｉｒｅｆ１、Ｉｒｅｆ２およびＩｒｅｆ３をそれぞれ伝達する。基準電流Ｉｒｅｆ０は電流Ｉ１の基準レベルに相当し、基準電流Ｉｒｅｆ１は電流Ｉ２の基準レベルに相当し、基準電流Ｉｒｅｆ２は電流Ｉ４の基準レベルに相当し、基準電流Ｉｒｅｆ３は電流Ｉ８の基準レベルに相当する。さらに、較正動作時にＨレベルに設定される制御信号ＳＭＰおよび、電流出力時にＨレベルに設定される制御信号ＯＥが、図１に示した列走査回路２０より供給される。制御信号ＯＥ，ＳＭＰは、各デジタル電流源回路７０によって共有される。
【００６３】
各デジタル電流源回路７０の構成は同様であるので、ここでは代表的に、データビットＤ２に対応して設けられたデジタル電流源回路の構成について代表的に説明する。
【００６４】
デジタル電流源回路７０は、ｎ型ＴＦＴ７１〜７４と、キャパシタ７５と、ダミー負荷７７と、互いに相補的にオン・オフするｐ型ＴＦＴ７８およびｎ型ＴＦＴ７９とを有する。
【００６５】
ｎ型ＴＦＴ７１および７２は、対応の基準電流配線６２と所定電圧Ｖｓｓとの間に直列に接続される。ｎ型ＴＦＴ７３は、ｎ型ＴＦＴ７１および７２の接続ノードに相当するノードＮ１と、ｎ型ＴＦＴ７２のゲートとの間に接続される。すなわちｎ型ＴＦＴ７３は、ｎ型ＴＦＴ７２のゲートおよびドレイン間に設けられる。ｎ型ＴＦＴ７４は、ノードＮ１およびＮ２の間に接続され、ｎ型ＴＦＴ７９は、ノードＮ２およびデータ線ＤＬの間に接続されている。キャパシタ７５は、ｎ型ＴＦＴ７２のゲートと所定電圧Ｖｓｓとの間に接続され、ｎ型ＴＦＴ７２のゲート電圧を保持する。ｎ型ＴＦＴ７１および７３の各ゲートには制御信号ＳＭＰが入力され、ｎ型ＴＦＴ７４のゲートには制御信号ＯＥが入力される。
【００６６】
ダミー負荷７７およびｐ型ＴＦＴ７８は、電源電圧ＶｄｄおよびノードＮ２の間に直列に接続される。ｐ型ＴＦＴ７８およびｎ型ＴＦＴ７９の各ゲートには、対応のデータビットＤ２が入力される。
【００６７】
次に、デジタル電流源回路７０の動作について説明する。
制御信号ＳＭＰがＨレベルに設定され、制御信号ＯＥがＬレベルに設定される較正動作時には、ｎ型ＴＦＴ７１および７３がターンオンし、ｎ型ＴＦＴ７４はターンオフする。これにより、基準電流配線６２からｎ型ＴＦＴ７１および７２を介して所定電圧Ｖｓｓに至る経路に、基準電流Ｉｒｅｆ２が流される。さらに、ｎ型ＴＦＴ７２を基準電流Ｉｒｅｆ２が流れるときのゲート電圧が、キャパシタ７５によって保持される。このように、較正動作時には、データビットＤ２に対応する電流Ｉ４を正確に発生するための、ｎ型ＴＦＴ７２のゲート電圧が生成され、かつキャパシタ７５によって保持される。
【００６８】
反対に電流出力時には、制御信号ＳＭＰがＬレベルに設定され、制御信号ＯＥがＨレベルに設定されるので、ｎ型ＴＦＴ７１および７３がターンオフされ、ｎ型ＴＦＴ７４がターンオンされる。この結果、ノードＮ２からｎ型ＴＦＴ７２，７４を介して所定電圧Ｖｓｓに至る経路が形成される。
【００６９】
対応のデータビットＤ２が“０”であるときには、ノードＮ２は、ｐ型ＴＦＴ７８のターンオンおよびｎ型ＴＦＴ７９のターンオフに応答して、データ線ＤＬとは切り離される一方で、ダミー負荷７７を介して電源電圧Ｖｄｄと接続される。この結果、ノードＮ２に電流Ｉ４が生じるが、電流Ｉ４はデータ線ＤＬへは供給されない。
【００７０】
一方、対応のデータビットＤ２が“１”であるときには、ｐ型ＴＦＴ７８のターンオフおよびｎ型ＴＦＴ７９のターンオンに応答して、データ線ＤＬからノードＮ２、ｎ型ＴＦＴ７４、ノードＮ１、ｎ型ＴＦＴ７２を介して所定電圧Ｖｓｓへ至る経路に、電流Ｉ４が流される。すなわち、ｎ型ＴＦＴ７４，７９によって、データ線ＤＬおよび内部ノードＮ１は、較正動作時に切離される一方で、電流出力時には、対応のデータビットＤ２に応じて接続される。
【００７１】
既に説明したように、ｎ型ＴＦＴ７２のゲート電圧が基準電流Ｉｒｅｆ２に基づいて較正動作時に予め調整されているので、電流駆動素子であるｎ型ＴＦＴ７２に特性のばらつきが存在していても、電流出力時には、電流Ｉ４を正確に供給することができる。
【００７２】
なお、ダミー負荷７７およびｐ型ＴＦＴ７８によって、対応のデータビットが“０”であるときにも、ｎ型ＴＦＴ７２に電流を流すことができる。これにより、データ線ＤＬに対する電流生成を停止する場合においても、キャパシタ７５の保持電圧の低下を防ぐことができる。言換えれば、対応のデータビットが“０”である場合に、ｎ型ＴＦＴ７２を含む電流経路が形成されなければ、ｎ型ＴＦＴ７２のドレイン電位が下がり、ｎ型ＴＦＴ７２，７３を介してキャパシタ７５の保持された電荷がリークしていく。これにより、ｎ型ＴＦＴ７２による供給電流量が、基準電流Ｉｒｅｆ２のレベルから変化してしまい、出力電流精度に悪影響が生じる。
【００７３】
他のデータビットＤ０、Ｄ１およびＤ３にそれぞれ対応して設けられるデジタル電流源回路７０も同様の構成を有し、対応のビット重み付け電流、すなわち電流Ｉ１、Ｉ２およびＩ８のデータ線ＤＬへの供給を、対応のデータビットのレベルに応答して実行または停止する。
【００７４】
それぞれのデジタル電流源回路７０の出力ノードは、データ線ＤＬと接続されているので、データビットＤ０〜Ｄ３にそれぞれ対応するデジタル電流源回路７０からの出力電流の和が、データ線ＤＬに対してデータ電流Ｉｄａｔとして流される。この結果、４ビットの表示信号に関して、（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（０，０，０，０）〜（１，１，１，１）の１６段階にそれぞれ対応して、データ線ＤＬに供給されるデータ電流Ｉｄａｔは、電流Ｉ０〜Ｉ１５の１６段階に設定される。
【００７５】
このように、図３に示したデータ電流発生回路５０は、データビットＤ０〜Ｄ３にそれぞれ対応するビット重み付け電流である電流Ｉ１、Ｉ２、Ｉ４およびＩ８を、制御信号ＳＭＰに応答した較正動作が可能なデジタル電流源回路７０によってそれぞれ発生する。これらのデジタル電流源回路７０の出力電流の和としてデータ電流Ｉｄａｔを供給することができるので、データ電流Ｉｄａｔを、階調表示を行なうために正確に発生することができる。
【００７６】
しかしながら、この方式では、表示信号のデータビット数に合わせてデジタル電流源回路７０を設ける必要があるので、データ電流発生回路の回路面積が増加してしまう。特に、図１に示したように、各データ線ＤＬに対してデータ電流発生回路を配置する構成においては、この影響はより顕著となる。
【００７７】
（実施の形態１に従うデータ電流発生回路の構成）
以下に、これまで説明したデジタル電流源回路とアナログ電流源回路との組合せによる、回路面積の増加を抑制し、かつデータ電流精度を確保可能なデータ電流発生回路の構成について説明する。
【００７８】
図４は、本発明の実施の形態１に従うデータ電流発生回路３０の構成を示す回路図である。
【００７９】
図４を参照して、実施の形態１に従うデータ電流発生回路３０は、下位データビットＤ０およびＤ１に対応して設けられた１個のアナログ電流源回路４００と、上位データビットＤ２およびＤ３にそれぞれ対応して設けられた２個のデジタル電流源回路７０とを有する。アナログ電流源回路４００およびデジタル電流源回路７０の各々の構成については、図２３および図３でそれぞれ説明したのと同様であるので詳細な説明は繰返さない。ただし、図４では、デジタル電流源回路７０中のオン・オフ動作するＴＦＴについては、同一符号を用いた上でスイッチ素子として表記している。
【００８０】
アナログ電流源回路４００においても、各デジタル電流源回路７０と共通の制御信号ＳＭＰおよびＯＥにそれぞれ応答して、較正動作および電流出力動作が実行される。
【００８１】
アナログ電流源回路４００に対しては、図１に示した表示信号処理回路２６から、下位のデータビットＤ０およびＤ１に応じた入力電圧Ｖｉｎが入力される。具体的には、下位データビットＤ０，Ｄ１に関して、（Ｄ０，Ｄ１）＝（０，０）、（０，１）、（１，０）および（１，１）の場合にそれぞれ対応して、入力電圧Ｖｉｎは、Ｖ０、Ｖ１、Ｖ２およびＶ３にそれぞれ設定されるものとする。電圧Ｖ１，Ｖ２，Ｖ３は、式（７）に基づき、リセット電圧Ｖｒを考慮して、ｎ型ＴＦＴ３０１のドレイン電流、すなわちアナログ電流源回路４００の出力電流Ｉｏ１が電流Ｉ１、Ｉ２およびＩ３となるレベルに決定される。同様に、アナログ電流源回路の出力電流として電流Ｉ４〜Ｉ１５を得るための入力電圧レベルについても、電圧Ｖ４〜Ｖ１５でそれぞれ示すものとする。なお、電圧Ｖ０は、ｎ型ＴＦＴ３０１がターンオフされるレベルに設定される。
【００８２】
上位データビットＤ２に対応して設けられたデジタル電流源回路７０は、データビットＤ２が“１”の場合には出力電流Ｉｏ２（＝Ｉ４）を出力し、データビットＤ２＝“０”のときには出力電流の生成を停止する、すなわちＩｏ２＝０に設定する。同様に、上位データビットＤ３に対応して設けられたデジタル電流源回路７０は、データビットＤ３が“１”の場合には出力電流Ｉｏ３（＝Ｉ８）を出力し、データビットＤ３＝“０”のときには出力電流の生成を停止する、すなわちＩｏ３＝０に設定する。
【００８３】
アナログ電流源回路４００および２個のデジタル電流源回路７０のそれぞれの出力ノードは、互いに電気的に接続されて対応のデータ線ＤＬとさらに接続される。この結果、アナログ電流源回路４００の出力電流Ｉｏ１およびデジタル電流源回路７０の出力電流Ｉｏ２，Ｉｏ３の出力電流の和Ｉｏ１＋Ｉｏ２＋Ｉｏ３が、データ電流Ｉｄａｔとしてデータ線ＤＬへ供給される。
【００８４】
図５は、実施の形態１に従うデータ電流発生回路の出力電流，すなわちデータ電流Ｉｄａｔのばらつきを説明する図である。
【００８５】
図５を参照して、アナログ電流源回路４００の出力電流Ｉｏ１に関しては、電流駆動素子であるｎ型ＴＦＴ３０１のトランジスタ特性に応じて、図２２で説明したのと同様の電流ばらつきが発生する。したがって、データ電流Ｉｄａｔ＝Ｉ１〜Ｉ３の範囲では、従来のアナログ電流源回路４００と同様の電流ばらつきΔＩ１〜ΔＩ３が発生する。しかし、既に説明したように、較正動作によってｎ型ＴＦＴ３０１のしきい値電圧が補償されるので、出力電流Ｉｏ１の制御範囲における電流ばらつきΔＩ１〜ΔＩ３は比較的小さい。
【００８６】
データ電流Ｉｄａｔ＝Ｉ４〜Ｉ１５の範囲のうち、デジタル電流源回路７０の出力電流Ｉｏ２およびＩｏ３の和のみで実現される、データ電流Ｉｄａｔ＝Ｉ４，Ｉ８，Ｉ１２の場合には、デジタル電流源回路７０の較正機能によって、トランジスタ特性に起因した電流ばらつきはほぼ解消される。
【００８７】
また、データ電流Ｉｄａｔ＝Ｉ５〜Ｉ７，Ｉ９〜Ｉ１１，Ｉ１３〜Ｉ１５の場合には、アナログ電流源回路４００の出力電流Ｉｏ１と、電流ばらつきの無いデジタル電流源回路７０の出力電流Ｉｏ２，Ｉｏ３との和によって、データ電流Ｉｄａｔが供給される。
【００８８】
したがって、データ電流Ｉｄａｔ＝Ｉ５，Ｉ９，Ｉ１３の場合には、アナログ電流源回路４００での電流ばらつきΔＩ１しか発生しない。同様に、データ電流Ｉｄａｔ＝Ｉ６，Ｉ１０，Ｉ１４の場合には、アナログ電流源回路４００での電流ばらつきΔＩ２しか発生せず、データ電流Ｉｄａｔ＝Ｉ７，Ｉ１１，Ｉ１５の場合には、アナログ電流源回路４００での電流ばらつきΔＩ３しか発生しない。すなわち、１６階調のための電流Ｉ０〜Ｉ１５全体でのデータ電流Ｉｄａｔのばらつきの最大値は、低階調の電流Ｉ３での電流ばらつきΔＩ３（＝｜Ｉ３ａ−Ｉ３ｂ｜）に抑制される。
【００８９】
以上説明したように、実施の形態１に従うデータ電流発生回路の構成によれば、図２３で説明した従来の電流源回路４００によってデータ電流の全階調範囲を生成する場合と比較して、高階調すなわちデータ電流Ｉｄａｔが比較的大きい領域での電流ばらつきを減少させることができる。さらに、図３に比較例として示したデータ電流発生回路５０と比較すれば、電流ばらつきはやや劣るものの、表示信号のデータビット数よりも少ない個数の電流源回路によって構成可能であることから、回路面積を削減することができる。
【００９０】
次に、実施の形態１に従うデータ電流発生回路における出力電流ばらつきについて定性的に考察する。
【００９１】
電流Ｉ３に関しては、従来のアナログ電流源回路４００の特性から下記（８）式が成立する。
【００９２】
Ｉ３＝（β／２）・｛Ｃ２／（Ｃ１＋Ｃ２）｝²・（Ｖ３−Ｖｒ）² …（８）
ここで、表示装置全体で、電流駆動素子として設けられたｎ型ＴＦＴの電流係数βにばらつきΔβ生じたと仮定すると、３階調目の電流Ｉ３に関するばらつきΔＩ３は、下記（９）式で示される。
【００９３】
ΔＩ３＝(Δβ／２)・｛Ｃ２／(Ｃ１＋Ｃ２)｝²・(Ｖ３−Ｖｒ)² …（９）
ここで、アナログ電流源回路４００における最大の電流ばらつきΔＩ３と、１階調目（ＬＳＢ）の電流値Ｉ１との関係によって表示むらが生じる。すなわち、表示装置内で階調反転が生じないためには、ΔＩ３＜Ｉ１であることが必要となる。Ｉ３＝３×Ｉ１であるので、階調反転が生じないための条件は、下記（１０）式で示される。
【００９４】
ΔＩ３＜Ｉ３／３
∴Δβ／β＜３３．３％ …（１０）
すなわち、実施の形態１に従うデータ電流発生回路では、電流駆動素子として用いられるＴＦＴに関して、製造プロセスに起因する電流係数βのばらつきを、３３．３％より小さくすれば１６階調表示が可能となる。
【００９５】
これに対して、アナログ電流源回路４００単独で、１６階調分のデータ電流Ｉｄａｔを生成する構成では、最大レベルの電流Ｉ１５に関して、ΔＩ１５＜Ｉ１を満足する必要がある。この結果、階調反転が生じないためには、より厳しい条件の下記（１１）式を満足する必要が生じる。
【００９６】
ΔＩ１５＜Ｉ１５／１５
∴Δβ／β＜６．７％ …（１１）
したがって、実施の形態１に従うデータ電流発生回路を採用することにより、電流駆動素子（ＴＦＴ）の製造時におけるトランジスタ特性ばらつきの許容度が相対的に大きくなる。この結果、製造プロセスに対する精度要求が緩和されるので、製造歩留りの向上が期待される。
【００９７】
［実施の形態２］
以下の実施の形態では、図１に示したデータ電流発生回路３０の構成のバリエーションについて順次説明していく。すなわち、以下に説明する実施の形態においては、図１に示した本発明に従う表示装置において、データ電流発生回路３０が、各実施の形態に示されるデータ電流発生回路によって置換される構成となる。
【００９８】
図６は、本発明の実施の形態に従うデータ電流発生回路３１の構成を示す回路図である。
【００９９】
図６を参照して、実施の形態２に従うデータ電流発生回路３１は、実施の形態１に従うデータ電流発生回路３０と比較して、アナログ電流源回路４００に代えてアナログ電流源回路１００を含む点で異なる。
【０１００】
デジタル電流源回路７０は、データ電流発生回路３０と同様に、データビットＤ２およびＤ３にそれぞれ対応して設けられ、データビットＤ２およびＤ３のレベルに応答して、ビット重み付け電流である電流Ｉ４およびＩ８の生成を実行あるいは停止する。
【０１０１】
アナログ電流源回路１００は、図４に示したアナログ電流源回路４００と同様に、下位データビットＤ０およびＤ１に応じて、電流Ｉ０〜Ｉ３を選択的に生成するが、アナログ電流源回路４００と比較して、出力電流Ｉｏ１の較正機能が異なる。
【０１０２】
まず、アナログ電流源回路１００の回路構成およびその動作について詳細に説明する。
【０１０３】
アナログ電流源回路１００は、アナログ電流源回路４００と比較して、基準電流スイッチ３７０をさらに有する点で異なる。基準電流スイッチ３７０は、制御信号ＳＭＰに応答して較正動作時にオンして、図示しない基準電流源によって生成された基準電流ＩｒｅｆａをノードＮｄへ供給する。基準電流スイッチ３７０は、電流出力時にはオフされる。その他の部分の構成については、アナログ電流源回路４００と同様であるので詳細な説明は繰返さない。
【０１０４】
アナログ電流源回路１００の較正動作時には、さらに、スイッチ３６０がオフされ、スイッチ３５５がオンされる。これにより、基準電流Ｉｒｅｆａがｎ型ＴＦＴ３０１を通過し、ノードＮｄに基準電流Ｉｒｅｆａを流すのに必要なゲート電圧がキャパシタ３０５に蓄えられる。これにより、ノードＮｇの電圧が基準電圧Ｖｒｅｆとなる。なお較正動作時には、ノイズ防止およびキャパシタ３５０のリセットの観点から、入力電圧Ｖｉｎとしては、リセット電圧Ｖｒが入力され、かつスイッチ３０３がオンされる。
【０１０５】
したがって、較正動作時に、キャパシタ３０５および３５０にそれぞれ蓄えられる初期電荷Ｑ１０およびＱ２０は、下記（１２）および（１３）式で示される。なお、キャパシタ３０５および３５０の容量値は、電流源回路４００と同様にそれぞれＣ１およびＣ２とする。
【０１０６】
Ｑ１０＝Ｃ１・Ｖｒｅｆ …（１２）
Ｑ２０＝Ｃ２・（Ｖｇ−Ｖｉｎ）＝Ｃ２・（Ｖｒｅｆ−Ｖｒ） …（１３）
電流出力時には、電流源回路４００と同様の動作が実行されて、スイッチ３０３，３６０がオンされ、スイッチ３５５および３７０がオフされる。したがって、キャパシタ３０５および３５０のそれぞれでの蓄積電荷Ｑ１およびＱ２は、下記（１４）および（１５）式で示される。
【０１０７】
Ｑ１＝Ｃ１・Ｖｇ …（１４）
Ｑ２＝Ｃ２・（Ｖｇ−Ｖｉｎ） …（１５）
したがって、電荷保存則（Ｑ１０＋Ｑ２０＝Ｑ１＋Ｑ２）によって、ノードＮｇの電圧Ｖｇすなわちｎ型ＴＦＴのゲート電圧Ｖｇは下記（１６）式で示される。
【０１０８】
Ｃ１・Ｖｒｅｆ＋Ｃ２・(Ｖｒｅｆ−Ｖｒ)＝Ｃ１・Ｖｇ＋Ｃ２・(Ｖｇ＋Ｖｉｎ)
∴(Ｃ１＋Ｃ２)Ｖｒｅｆ−Ｃ２・Ｖｒ＝(Ｃ１＋Ｃ２)・Ｖｇ−Ｃ２・Ｖｉｎ
∴Ｖｇ＝Ｖｒｅｆ＋Ｃ２／（Ｃ１＋Ｃ２）・（Ｖｉｎ−Ｖｒ） …（１６）
（１６）式で得られたゲート電圧Ｖｇを上述の（１）式に代入すると、ｎ型ＴＦＴ３０１のドレイン電流Ｉｄすなわち電流源回路４００の出力電流Ｉｏは下記（１７）式で示される。
【０１０９】
Ｉｏ＝(β／２)・｛Ｃ２／(Ｃ１＋Ｃ２)・(Ｖｉｎ−Ｖｒ)＋（Ｖｒｅｆ−Ｖｔｈ）｝ ² …（１７）
この結果、アナログ電流源回路１００の入力電圧Ｖｉｎ−出力電流Ｉｏ特性は、図７に示すようになる。
【０１１０】
図７には、アナログ電流源回路４００の特性を示した図２４と同様に、特性が異なる２つのＴＦＴａおよびＴＦＴｂを、図６におけるｎ型ＴＦＴ３０１として用いた場合におけるアナログ電流源回路１００のＩ−Ｖ特性線３３０および３４０が示される。
【０１１１】
図７および図２４との比較から理解されるように、アナログ電流源回路１００においては、Ｉ−Ｖ特性線上の基準電流Ｉｒｅｆａに対応する一点で、入力電圧Ｖｉｎと出力電流Ｉｏとの関係が較正される。すなわち、基準電流Ｉｒｅｆａの出力時においては、アナログ電流源回路内の電流駆動素子（ｎ型ＴＦＴ３０１）の特性ばらつきの影響を排除して、各アナログ電流源回路１００からの出力電流ばらつきが解消される。なお、図７上では、ノードＮｇの電圧Ｖｇが基準電圧Ｖｒｅｆとなる、入力電圧ＶｉｎのレベルをＶｒ♯と表記している。
【０１１２】
一方、基準電流Ｉｒｅｆａよりも出力電流が大きいあるいは小さい範囲では、基準電流Ｉｒｅｆａと出力電流との差に応じて、特性線３３０および３４０の間に差が生じ、出力電流Ｉｏには、電流駆動素子（ＴＦＴ）の特性ばらつきに依存した差が生じるようになる。
【０１１３】
実施の形態２に従うデータ電流発生回路３１においては、下位データビットＤ０，Ｄ１に対応する電流Ｉ０〜Ｉ３をアナログ電流源回路１００によって生成する。このとき、基準電流Ｉｒｅｆａを、電流Ｉ０〜Ｉ３の中間レベルに設定することにより、出力電流ばらつきの最大値を減少することができる。図７および図２３の比較によれば、電流Ｉ１に対応する電流ばらつきΔＩ１は、アナログ電流源回路４００（図２４での｜Ｉ１ａ−Ｉ１ｂ｜）の方がアナログ電流源回路１００（図７での｜Ｉ１ａ′−Ｉ１ｂ′｜）よりも小さいが、もともと電流Ｉ１そのものが小さいため、この差はあまり問題にならない。
【０１１４】
一方、アナログ電流源回路４００では電流ばらつきが最大となる電流Ｉ３における電流ばらつきΔＩ３は、アナログ電流源回路１００（図７での｜Ｉ３ａ′−Ｉ３ｂ′｜）の方がアナログ電流源回路４００（図２４での｜Ｉ３ｂ−Ｉ３ａ｜）よりも小さいので、電流Ｉ０〜Ｉ３の範囲での、出力電流ばらつきの最大値については、アナログ電流源回路１００の方が小さくなる。
【０１１５】
図８には、実施の形態２に従うデータ電流発生回路の出力電流ばらつきが示される。
【０１１６】
図８を参照して、電流Ｉ１〜Ｉ３の中間レベル（たとえば、電流Ｉ２レベル）に設定された基準電流Ｉｒｅｆａにおいて電流ばらつきが較正されるため、電流Ｉ１およびＩ３にそれぞれ対応する電流ばらつきΔＩ１およびΔＩ３はほぼ同程度となる。
【０１１７】
したがって、図８に示すように、トランジスタ特性差による電流ばらつきが最も大きくなる、電流Ｉ３、Ｉ７、Ｉ１１、Ｉ１５の出力時において、特性の異なるＴＦＴを電流駆動素子として用いたアナログ電流源回路４００によって生じる電流ばらつきΔＩ３＝｜Ｉ３ａ′−Ｉ３ｂ′｜は、実施の形態１に従うデータ電流発生回路におけるΔＩ３＝｜Ｉ３ａ−Ｉ３ｂ｜（図５）と比較して抑制される。
【０１１８】
したがって、実施の形態２に従うデータ電流発生回路においては、実施の形態１と同様に回路面積の削減効果を享受しつつ、階調表示用のデータ電流Ｉｄａｔをさらに高精度に生成することができる。この結果、電流駆動素子（ＴＦＴ）の製造時におけるトランジスタ特性ばらつきの許容度がさらに大きくなるので、製造歩留りの向上がさらに期待できる。
【０１１９】
［実施の形態３］
図９は、実施の形態３に従うデータ電流発生回路３２の構成を示す回路図である。
【０１２０】
図９を参照して、実施の形態３に従うデータ電流発生回路３２は、１個ずつのアナログ電流源回路１００および４００を含む。アナログ電流源回路１００および４００のそれぞれの構成は、既に説明したとおりであるので詳細な説明は繰返さない。
【０１２１】
アナログ電流源回路４００に対しては、電流Ｉ０〜Ｉ３にそれぞれ対応する電圧Ｖ０〜Ｖ３のいずれかのレベルを有する入力電圧Ｖｉｎ１が入力される。これに対して、アナログ電流源回路１００に対しては、電流Ｉ０、Ｉ４、Ｉ８およびＩ１２にそれぞれ対応する電圧Ｖ０、Ｖ４、Ｖ８およびＶ１２のいずれかに設定される入力電圧Ｖｉｎ２が入力される。
【０１２２】
入力電圧Ｖｉｎ１は、図１に示した表示信号処理回路２６によって、下位データビットＤ０，Ｄ１に応じて、実施の形態１および２における入力電圧Ｖｉｎと同様に生成される。これに対して、入力電圧Ｖｉｎ２は、表示信号処理回路２６によって、上位データビットＤ２およびＤ３に応じて生成される。具体的には、（Ｄ２，Ｄ３）＝（０，０）、（０，１）、（１，０）および（１，１）の場合において、入力電圧Ｖｉｎ２は、Ｖ０、Ｖ４、Ｖ８およびＶ１２にそれぞれ設定される。
【０１２３】
アナログ電流源回路１００および４００の各出力ノードは、対応のデータ線ＤＬと接続されるので、アナログ電流源回路４００の出力電流Ｉｏ１およびアナログ電流源回路１００の出力電流Ｉｏ４の和が、データ電流Ｉｄａｔとしてデータ線ＤＬへ供給される。
【０１２４】
図１０は、実施の形態３に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【０１２５】
図１０を参照して、アナログ電流源回路４００によって生成される電流Ｉｏ１は、図５で説明したのと同様に、電流駆動素子であるＴＦＴのしきい値電圧ばらつきΔＶｔｈを補償して、特性線３１０♯および３２０♯に従って生成される。したがって、電流Ｉ１、Ｉ２、Ｉ３においては、トランジスタ特性差に起因した図５と同様の電流ばらつきが発生する。
【０１２６】
これに対して、アナログ電流源回路１００によって生成される電流Ｉｏ４は、図７で説明した特性線３３０および３４０に従って生成される。すなわち、基準電流Ｉｒｅｆａを電流Ｉ４およびＩ１２の中間レベルに設定することにより、電流Ｉ４、Ｉ８、Ｉ１２における電流ばらつきΔＩ４、ΔＩ８およびΔＩ１２の最大値を抑制することができる。
【０１２７】
このように、アナログ電流源回路４００によって生成される電流Ｉｏ１＝Ｉ０，Ｉ１，Ｉ２，Ｉ３と、アナログ電流源回路１００によって生成される電流Ｉｏ４＝Ｉ０，Ｉ４，Ｉ８，Ｉ１２との和によって、１６階調の電流Ｉ０〜Ｉ１５をデータ電流Ｉｄａｔとして生成することができる。
【０１２８】
実施の形態３に従うデータ電流発生回路によれば、２個のアナログ電流源回路１００および４００によって、データ電流Ｉｄａｔの全階調範囲を生成することができるため、回路面積をさらに削減することが可能である。
【０１２９】
また、データ電流Ｉｄａｔのばらつきに関しても、比較例として示したフルデジタル方式のデータ電流発生回路５０には及ばないものの、少なくともアナログ電流源回路１００または４００を単体で用いた場合と比較して、高階調領域での出力電流ばらつきを抑制することができる。したがって、実施の形態１および２と同様に、電流駆動素子（ＴＦＴ）の製造時におけるトランジスタ特性ばらつきの許容度が確保して、製造歩留りの向上を図ることができる。
【０１３０】
［実施の形態４］
図１１は、実施の形態４に従うデータ電流発生回路３３の構成を示す回路図である。
【０１３１】
図１１を参照して、実施の形態４に従うデータ電流発生回路３３は、２個のアナログ電流源回路１００Ｌおよび１００Ｕを有する。アナログ電流源回路１００Ｌおよび１００Ｕの各々の構成は、既に説明したアナログ電流源回路１００と同様であるので詳細な説明は繰返さない。
【０１３２】
電流出力時には、アナログ電流源回路１００Ｌおよび１００Ｕのそれぞれには、図９と同様の入力電圧Ｖｉｎ１およびＶｉｎ２が入力される。較正動作時には、アナログ電流源回路１００Ｌおよび１００Ｕに対しては、較正動作用の基準電流ＩｒｅｆａおよびＩｒｅｆｂがそれぞれ入力される。
【０１３３】
図１２は、実施の形態４に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【０１３４】
図１２を参照して、アナログ電流源回路１００Ｌによって生成される電流Ｉｏ１は、図７で説明した特性線３３０および３４０に従って生成される。すなわち、基準電流Ｉｒｅｆａを電流Ｉ１およびＩ３の中間レベル（たとえば、電流Ｉ２レベル）に設定することにより、電流Ｉ１〜Ｉ３における電流ばらつきΔＩ１〜ΔＩ３を図８と同様に抑制することができる。
【０１３５】
同様に、アナログ電流源回路１００Ｕによって生成される電流Ｉｏ４も、図７で説明した特性線３３０および３４０に従って生成される。すなわち、基準電流Ｉｒｅｆｂを電流Ｉ４およびＩ１２の中間レベルに設定することにより、電流Ｉ４、Ｉ８、Ｉ１２における電流ばらつきΔＩ４、ΔＩ８およびΔＩ１２の最大値を抑制することができる。
【０１３６】
なお、図１２上では、出力電流Ｉｏ１＝Ｉｒｅｆａとなる入力電圧ＶｉｎのレベルをＶｒａ♯と表記し、出力電流Ｉｏ４＝Ｉｒｅｆｂとなる入力電圧ＶｉｎのレベルをＶｒｂ♯と表記している。
【０１３７】
したがって、実施の形態４に従うデータ電流発生回路においては、アナログ電流源回路１００Ｌからの出力電流Ｉｏ１（＝Ｉ０，Ｉ１，Ｉ２，Ｉ３）と、アナログ電流源回路１００Ｕからの出力電流Ｉｏ４（＝Ｉ０，Ｉ４，Ｉ８，Ｉ１２）との和によって、１６階調の電流Ｉ０〜Ｉ１５をデータ電流Ｉｄａｔとして生成することができる。
【０１３８】
実施の形態４に従うデータ電流発生回路によれば、２個のアナログ電流源回路１００Ｌおよび１００Ｕによって、１６階調のデータ電流Ｉｄａｔを生成することができるため、回路面積をさらに削減することが可能である。
【０１３９】
また、データ電流Ｉｄａｔのばらつきに関しても、比較例として示したフルデジタル方式のデータ電流発生回路５０には及ばないものの、少なくともアナログ電流源回路１００または４００を単体で用いた場合と比較して、高階調領域での出力電流ばらつきを抑制することができる。したがって、実施の形態１〜３と同様に、電流駆動素子（ＴＦＴ）の製造時におけるトランジスタ特性ばらつきの許容度を確保して、製造歩留りの向上を図ることができる。
【０１４０】
［実施の形態５］
図１３は、実施の形態５に従うデータ電流発生回路３４の構成を示す回路図である。
【０１４１】
図１３を参照して、実施の形態５に従うデータ電流発生回路３４は、図１１に示した実施の形態４に従うデータ電流発生回路３３と同様の構成を有するが、それぞれの入力電圧がＶｉｎ１♯およびＶｉｎ２♯に変更される点が異なる。その他の点は、実施の形態４に従うデータ電流発生回路３３と同様であるので詳細な説明は繰返さない。
【０１４２】
実施の形態５に従う構成においては、複数のアナログ電流源回路１００によって、データ電流Ｉｄａｔの全階調範囲を予め複数の電流範囲に分割し、アナログ電流源回路１００のそれぞれを、当該複数の電流範囲とそれぞれ対応させて、データ電流を生成する。すなわち、データ電流Ｉｄａｔは、複数のアナログ電流源回路１００からの出力電流の和としてではなく、表示信号に応じて選択される１つのアナログ電流源回路１００からの出力電流によって実現される。
【０１４３】
図１３においては、データ電流Ｉｄａｔの全階調範囲Ｉ０〜Ｉ１５を、２つの電流範囲Ｉ０〜Ｉ７およびＩ８〜Ｉ１５に分割して、アナログ電流源回路１００Ｌによって電流Ｉ０〜Ｉ７を出力し、アナログ電流源回路１００Ｕによって電流Ｉ８〜Ｉ１５を出力するようにした構成例が示される。
【０１４４】
すなわち、データビットＤ０〜Ｄ３に応じて、（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（０，０，０，０）〜（０，１，１，１）の場合には、入力電圧Ｖｉｎ１♯をＶ０〜Ｖ７のいずれかに設定するとともに、入力電圧Ｖｉｎ２♯を電圧Ｖ０に設定する。これに対して、（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（１，０，０，０）〜（１，１，１，１）の場合には、入力電圧Ｖｉｎ２♯をＶ８〜Ｖ１５のいずれかに設定するとともに、入力電圧Ｖｉｎ１♯を電圧Ｖ０に設定する。
【０１４５】
なお、実施の形態５に従うデータ電流発生回路３４では、選択された１個のアナログ電流源回路１００のみによってデータ電流Ｉｄａｔが供給されるので、各アナログ電流源回路１００中のスイッチ３６０を選択結果に合わせてオン・オフする構成としてもよい。たとえば、図１３の構成例では、アナログ電流源回路１００Ｕおよび１００Ｌ中のスイッチ３６０を、データビットＤ３のレベルに応じて相補的にオン・オフさせればよい。
【０１４６】
図１４は、実施の形態５に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【０１４７】
図１４を参照して、電流Ｉ０〜Ｉ７に対応する電流範囲ＩＲ１における電流ばらつきは、図７で説明した特性線３３０および３４０に従って、基準電流Ｉｒｅｆａおよび各出力電流（データ電流Ｉｄａｔ）のレベル差に応じて大きくなる。同様に、電流Ｉ８〜Ｉ１５に対応する電流範囲ＩＲ２における電流ばらつきも、特性線３３０および３４０に従って、基準電流Ｉｒｅｆｂおよび各出力電流（データ電流Ｉｄａｔ）のレベル差に応じて大きくなる。
【０１４８】
したがって、電流Ｉ１〜Ｉ１５での電流ばらつきΔＩ１〜ΔＩ１５は、アナログ電流源回路１００Ｕおよび１００Ｌにおいて、基準電流ＩｒｅｆａおよびＩｒｅｆｂをどのレベルに設定するかに依存することになる。
【０１４９】
特に、基準電流ＩｒｅｆａおよびＩｒｅｆｂの設定については、電流範囲ＩＲ１およびＩＲ２の境界部で、階調反転が発生しないように考慮する必要がある。
【０１５０】
具体的には、図１４の例では、電流範囲ＩＲ１およびＩＲ２の境界部において、電流Ｉ７に対するばらつきΔＩ７が｜Ｉ７−Ｉｒｅｆａ｜に依存し、同様に、電流Ｉ８に対するばらつきΔＩ８が｜Ｉ８−Ｉｒｅｆｂ｜に依存する。したがって、電流ばらつきΔＩ７およびΔＩ８の影響によって、電流Ｉ７およびＩ８の逆転が発生すれば（図１４における、Ｉ７ｂ＞Ｉ８ａの現象に相当）、階調反転が生じ、スムーズな階調表示が実行できなくなってしまう。このため、この点にも考慮して、基準電流ＩｒｅｆａおよびＩｒｅｆｂを設定する必要がある。
【０１５１】
このように、実施の形態５に従うデータ電流発生回路によっても、２個のアナログ電流源回路１００Ｌおよび１００Ｕによって、データ電流Ｉｄａｔの全階調範囲を生成することができるため、回路面積をさらに削減することが可能である。
【０１５２】
また、データ電流Ｉｄａｔのばらつきに関しても、比較例として示したフルデジタル方式のデータ電流発生回路５０には及ばないものの、少なくともアナログ電流源回路１００または４００を単体で用いた場合と比較して、高階調領域での出力電流ばらつきを抑制することができる。したがって、実施の形態１〜３と同様に、電流駆動素子（ＴＦＴ）の製造時におけるトランジスタ特性ばらつきの許容度を確保して、製造歩留りの向上を図ることができる
なお、図１３および図１４には、２個のアナログ電流源回路１００Ｕ，１００Ｌによってデータ電流Ｉｄａｔの全階調範囲をカバーする構成例を示したが、３個以上のアナログ電流源回路１００によって同様の構成を実現することも可能である。この場合には、データ電流Ｉｄａｔの全階調範囲を、アナログ電流源回路１００の個数に合せた電流範囲に予め分割し、それぞれの電流範囲において、対応するアナログ電流源回路によってデータ電流Ｉｄａｔを生成する構成とすればよい。ただし、アナログ電流源回路１００の個数を増加すれば、データ電流Ｉｄａｔのばらつきは抑制されるものの、回路面積の削減効果はこれに応じて減少してしまう。
【０１５３】
同様に、図９および図１１にそれぞれ示された実施の形態３および４に従うデータ電流発生回路において、上位ビットに対応するアナログ電流源回路１００Ｕを複数個設けて、それぞれが異なる電流範囲を分担する構成とすることも可能である。この場合にも、上位ビットに対応した出力電流（図９，１１でのＩｏ４＝Ｉ４，Ｉ８，Ｉ１２）のばらつきは抑制されるものの、回路面積の削減効果はこれに応じて減少してしまう。
【０１５４】
［実施の形態６］
実施の形態６においては、実施の形態１から５に示したデータ電流発生回路を各データ線ＤＬに対応して複数系統、好ましくは２系統設けて、較正動作および電流出力動作を並列かつ交互に実行する構成について説明する。
【０１５５】
図１５は、実施の形態６の第１の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【０１５６】
図１５には、各データ線ＤＬに対応して、実施の形態１に従う２系統のデータ電流発生回路３０ａおよび３０ｂが設けられる構成が示される。データ電流発生回路３０ａおよび３０ｂの各々は、図４に示したデータ電流発生回路３０と同様の構成を有するので詳細な説明については繰返さない。
【０１５７】
データ電流発生回路３０ａを構成するデジタル電流源回路７０およびアナログ電流源回路４００の各々には、制御信号ＳＭＰａおよびＯＥａが入力される。また、アナログ電流源回路４００には、入力電圧Ｖｉｎａが与えられる。
【０１５８】
一方、データ電流発生回路３０ｂを構成する、デジタル電流源回路７０およびアナログ電流源回路４００の各々には、制御信号ＳＭＰｂおよびＯＥｂが入力される。また、アナログ電流源回路４００には、入力電圧Ｖｉｎｂが与えられる。
【０１５９】
データ電流発生回路３０ａおよび３０ｂは、交互に較正動作および電流出力動作を実行する。たとえば、データ電流発生回路３０ａが較正動作を実行し、データ電流発生回路３０ｂが電流出力動作を実行する期間には、制御信号ＳＭＰａおよびＯＥｂがＨレベルに設定され、制御信号ＳＭＰｂおよびＯＥａがＬレベルに設定される。さらに、入力電圧Ｖｉｎａはリセット電圧Ｖｒに設定され、入力電圧Ｖｉｎｂは、実施の形態１で説明したＶｉｎと同様に設定される。
【０１６０】
これに対して、データ電流発生回路３０ｂが較正動作を実行し、データ電流発生回路３０ａが電流出力動作を実行する期間には、制御信号ＳＭＰｂおよびＯＥａがＨレベルに設定され、制御信号ＳＭＰａおよびＯＥｂがＬレベルに設定される。さらに、入力電圧Ｖｉｎｂはリセット電圧Ｖｒに設定され、入力電圧Ｖｉｎａは、実施の形態１で説明したＶｉｎと同様に設定される。
【０１６１】
このような制御信号ＳＭＰａ，ＳＭＰｂ、制御信号ＯＥａ，ＯＥｂおよび入力電圧Ｖｉｎａ，Ｖｉｎｂの切換は、たとえば、図１で説明した走査行の切換えごとに実行すればよい。
【０１６２】
図１６は、実施の形態６に従うデータ電流発生回路の第２の構成例を示すブロック図である。
【０１６３】
図１６には、各データ線ＤＬに対応して、実施の形態２に従う２系統のデータ電流発生回路３１ａおよび３１ｂが設けられる構成が示される。データ電流発生回路３１ａおよび３１ｂの各々は、図６に示したデータ電流発生回路３１と同様の構成を有するので詳細な説明については繰返さない。
【０１６４】
データ電流発生回路３１ａを構成するデジタル電流源回路７０およびアナログ電流源回路１００の各々には、制御信号ＳＭＰａおよびＯＥａが入力され、アナログ電流源回路１００には入力電圧Ｖｉｎａが与えられる。
【０１６５】
一方、データ電流発生回路３１ｂを構成する、デジタル電流源回路７０およびアナログ電流源回路１００の各々には、制御信号ＳＭＰｂおよびＯＥｂが入力され、アナログ電流源回路１００には入力電圧Ｖｉｎｂが与えられる。
【０１６６】
制御信号ＳＭＰａ，ＳＭＰｂ、制御信号ＯＥａ，ＯＥｂおよび入力電圧Ｖｉｎａ，Ｖｉｎｂは、図１５の構成例と同様に設定される。
【０１６７】
なお、図１５および図１６のような、２系統のデータ電流発生回路を配置する構成では、デジタル電流源を図１７に示すような効率的な構成とすることもできる。
【０１６８】
図１７を参照して、実施の形態６に従うデータ電流発生回路で用いられるデジタル電流源回路７０♯は、２系統のデジタル電流源７０ａ，７０ｂと、デジタル電流源７０ａ，７０ｂに共通に設けられたダミー負荷７７、ｐ型ＴＦＴ７８およびｎ型ＴＦＴ７９とを有する。
【０１６９】
デジタル電流源７０ａ，７０ｂの各々は、図３に示したデジタル電流源回路７０から、ダミー負荷７７、ｐ型ＴＦＴ７８およびｎ型ＴＦＴ７９を除いた構成を有する。ノードＮ２は、デジタル電流源７０ａ，７０ｂによって共有され、ｎ型ＴＦＴ７９は、ノードＮ２および対応のデータ線ＤＬの間に接続される。ダミー負荷７７およびｐ型ＴＦＴ７８は、ノードＮ２および電源電圧Ｖｄｄの間に直列に接続され、ｐ型ＴＦＴ７８およびｎ型ＴＦＴ７９の各ゲートには、対応のデータビット（図１７の例ではＤ２）が入力される。
【０１７０】
このような構成とすることにより、ダミー負荷７７、ｐ型ＴＦＴ７８およびｎ型ＴＦＴ７９を共有するように、２系統のデジタル電流源を配置できるので、単純に、２個のデジタル電流源回路７０を並列配置する構成と比較して、回路面積を削減できる。
【０１７１】
図１７には、データビットＤ２に対応するデジタル電流源回路７０♯の構成を代表的に示している。データビットＤ３に対応するデジタル電流源回路７０♯では、ｐ型ＴＦＴ７８およびｎ型ＴＦＴ７９の各ゲートにデータビットＤ３が入力されるが、この点を除いて両者の構成は同様である。
【０１７２】
図１８は、実施の形態６の第３の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【０１７３】
図１８には、各データ線ＤＬに対応して、実施の形態３に従う２系統のデータ電流発生回路３２ａおよび３２ｂが設けられる構成が示される。データ電流発生回路３２ａおよび３２ｂの各々は、図９に示したデータ電流発生回路３２と同様の構成を有するので詳細な説明については繰返さない。
【０１７４】
データ電流発生回路３２ａを構成するアナログ電流源回路１００および４００の各々には、制御信号ＳＭＰａおよびＯＥａが入力される。また、アナログ電流源回路４００には、入力電圧Ｖｉｎ１ａが与えられ、アナログ電流源回路１００には入力電圧Ｖｉｎ２ａが与えられる。
【０１７５】
一方、データ電流発生回路３２ｂを構成する、アナログ電流源回路１００および４００の各々には、制御信号ＳＭＰｂおよびＯＥｂが入力される。また、アナログ電流源回路４００には入力電圧Ｖｉｎ１ｂが与えられ、アナログ電流源回路１００には入力電圧Ｖｉｎ２ｂが与えられる。
【０１７６】
データ電流発生回路３２ａが較正動作を実行し、データ電流発生回路３２ｂが電流出力動作を実行する期間には、入力電圧Ｖｉｎ１ａ，Ｖｉｎ２ａはリセット電圧Ｖｒに設定され、入力電圧Ｖｉｎ１ｂ，Ｖｉｎ２ｂは、実施の形態３で説明したＶｉｎ１，Ｖｉｎ２と同様に設定される。
【０１７７】
これに対して、データ電流発生回路３２ｂが較正動作を実行し、データ電流発生回路３２ａが電流出力動作を実行する期間には、入力電圧Ｖｉｎ１ｂ，Ｖｉｎ２ｂはリセット電圧Ｖｒに設定され、入力電圧Ｖｉｎ１ａ，Ｖｉｎ２ａは、実施の形態３で説明したＶｉｎ１，Ｖｉｎ２と同様に設定される。なお、制御信号ＳＭＰａ，ＳＭＰｂおよび制御信号ＯＥａ，ＯＥｂについては、図１５の構成例と同様に設定される。
【０１７８】
図１９は、実施の形態６の第４の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【０１７９】
図１９には、各データ線ＤＬに対応して、実施の形態４に従う２系統のデータ電流発生回路３３ａおよび３３ｂが設けられる構成が示される。データ電流発生回路３３ａおよび３３ｂの各々は、図１１に示したデータ電流発生回路３３と同様の構成を有するので詳細な説明については繰返さない。
【０１８０】
データ電流発生回路３３ａを構成するアナログ電流源回路１００Ｌおよび１００Ｕには、制御信号ＳＭＰａおよびＯＥａが入力される。また、アナログ電流源回路１００Ｌには入力電圧Ｖｉｎ１ａが与えられ、アナログ電流源回路１００Ｕには入力電圧Ｖｉｎ２ａが与えられる。
【０１８１】
一方、データ電流発生回路３３ｂを構成するアナログ電流源回路１００Ｌおよび１００Ｕには、制御信号ＳＭＰｂおよびＯＥｂが入力される。また、アナログ電流源回路１００Ｌには入力電圧Ｖｉｎ１ｂが与えられ、アナログ電流源回路１００Ｕには入力電圧Ｖｉｎ２ｂが与えられる。
【０１８２】
制御信号ＳＭＰａ，ＳＭＰｂ、制御信号ＯＥａ，ＯＥｂおよび入力電圧Ｖｉｎ１ａ，Ｖｉｎ２ａ，Ｖｉｎ１ｂ，Ｖｉｎ２ｂについては、図１７の構成例と同様に設定されるので、詳細な説明は繰り返さない。
【０１８３】
図２０は、実施の形態６の第５の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【０１８４】
図２０には、各データ線ＤＬに対応して、実施の形態５に従う２系統のデータ電流発生回路３４ａおよび３４ｂが設けられる構成が示される。データ電流発生回路３４ａおよび３４ｂの各々は、図１３に示したデータ電流発生回路３４と同様の構成を有するので詳細な説明については繰返さない。
【０１８５】
データ電流発生回路３４ａを構成するアナログ電流源回路１００Ｌおよび１００Ｕには、制御信号ＳＭＰａおよびＯＥａが入力される。また、アナログ電流源回路１００Ｌには入力電圧Ｖｉｎ１♯ａが与えられ、アナログ電流源回路１００Ｕには入力電圧Ｖｉｎ２♯ａが与えられる。
【０１８６】
データ電流発生回路３４ｂを構成するアナログ電流源回路１００Ｌおよび１００Ｕには、制御信号ＳＭＰｂおよびＯＥｂが入力される。また、アナログ電流源回路１００Ｌには入力電圧Ｖｉｎ１♯ｂが与えられ、アナログ電流源回路１００Ｕには入力電圧Ｖｉｎ２♯ｂが与えられる。
【０１８７】
データ電流発生回路３２ａが較正動作を実行し、データ電流発生回路３２ｂが電流出力動作を実行する期間には、入力電圧Ｖｉｎ１♯ａ，Ｖｉｎ２♯ａはリセット電圧Ｖｒに設定され、入力電圧Ｖｉｎ１♯ｂ，Ｖｉｎ２♯ｂは、実施の形態５で説明したＶｉｎ１♯，Ｖｉｎ２♯と同様に設定される。
【０１８８】
これに対して、データ電流発生回路３０ｂが較正動作を実行し、データ電流発生回路３０ａが電流出力動作を実行する期間には、入力電圧Ｖｉｎ１♯ｂ，Ｖｉｎ２♯ｂはリセット電圧Ｖｒに設定され、入力電圧Ｖｉｎ１♯ａ，Ｖｉｎ２♯ａは、実施の形態５で説明したＶｉｎ１♯，Ｖｉｎ♯２と同様に設定される。なお、制御信号ＳＭＰａ，ＳＭＰｂおよび制御信号ＯＥａ，ＯＥｂについては、図１９の構成例と同様に設定される。
【０１８９】
以上説明した実施の形態６に従うデータ電流発生回路においては、２系統設けられたデータ電流発生回路によって、較正動作および電流出力動作を並列に実行できるので、各アナログ電流源回路および各デジタル電流源回路における較正動作をより高頻度で実行することが可能となり、データ電流のばらつきを低減することができる。また、データ電流の精度を確保して、動画等の高速表示にも対応できる。
【０１９０】
また、電流源回路１つあたりの較正動作時間を長く確保できるので、表示パネルの解像度が高くなっても、較正動作を精度良く行なえる。
【０１９１】
また、実施の形態１から６においては、４ビット分の表示信号による階調表示を説明したが、本願発明が適用される表示装置における表示信号のビット数はこのような場合に限定されるものではない。すなわち本願発明は、ｎビット（ｎ：３以上の整数）の表示信号に基づいて階調表示を行なう表示装置に共通に適用することができる。
【０１９２】
なお、各アナログ電流源回路および各デジタル電流源回路と、図２に示した画素との構成の組合せによれば、データ電流Ｉｄａｔは、データ線ＤＬからデータ電流発生回路３０〜３４へ流入する方向へ発生する。しかし、これとは逆方向にデータ電流が生じるような、他の構成の画素およびデジタル電流源回路・アナログ電流源回路が適用された表示装置においても、同様に本願発明を提供することが可能である。すなわち、本発明の実施の形態で示された画素構成例に限定されず、本願発明は、電流駆動素子を各画素に備えた表示装置に共通に適用可能である。
【０１９３】
また、本発明の実施の形態において示されたＴＦＴの材料としては、単結晶シリコン、非晶質シリコン（アモルファスシリコン）、低温ポリシリコンおよび有機薄膜等のいずれの材質をも適用することができる。
【０１９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９５】
【発明の効果】
以上説明したように、重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を実行するための電流を、下位ｋビット（ｋ：２≦ｋ≦（ｎ−１）で示される整数）を表現するための１個のアナログ電流源および、上位ｊビット（ｊ：ｎ−ｋの整数）に対応したｊ個のデジタル電流源の出力電流の和によって供給するので、表示信号のビット数よりも少ない個数の電流源によって全階調範囲の電流を出力することができる。したがって、デジタル電流源のみで全階調範囲の電流を出力する構成と比較して、回路面積を削減することができる。また、単一のアナログ電流源によって全階調範囲の電流を生成する場合と比較して、素子特性ばらつきに起因した高階調すなわち大電流領域での電流ばらつきを減少させることができる。
【０１９６】
また、重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を実行するための電流を、下位ｋビット（ｋ：２≦ｋ≦（ｎ−１）で示される整数）を表現するためのアナログ電流源と、上位ｊビット（ｊ：ｎ−ｋの整数）を表現するためのアナログ電流源との出力電流の和によって供給するので、表示信号のビット数よりも少ない個数の電流源によって全階調範囲の電流を出力することができる。したがって、デジタル電流源のみで全階調範囲の電流を出力する構成と比較して、回路面積を削減することができる。また、単一のアナログ電流源によって全階調範囲の電流を生成する場合と比較して、高階調すなわち大電流領域での素子特性ばらつきに起因した電流ばらつきを減少させることができる。
【０１９７】
さらに、重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を実行するための２ⁿ階調の電流を、複数の電流範囲にぞれぞれ対応して設けられ、各々が対応の電流範囲内の一点での較正機能を有する複数のアナログ電流源によって分担して発生するので、表示信号のビット数よりも少ない個数の電流源によって全階調範囲の電流を出力することができる。したがって、デジタル電流源のみで全階調範囲の電流を出力する構成と比較して、回路面積を削減することができる。また、単一のアナログ電流源によって全階調範囲の電流を生成する場合と比較して、高階調すなわち大電流領域での素子特性ばらつきに起因した電流ばらつきを減少させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従う表示装置の全体構成例を示すブロック図である。
【図２】 図１に示された画素の構成を示す回路図である。
【図３】 比較例として示されるデータ電流発生回路の構成を示す回路図である。
【図４】 本発明の実施の形態１に従うデータ電流発生回路の構成を示す回路図である。
【図５】 実施の形態１に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【図６】 本発明の実施の形態２に従うデータ電流発生回路の構成を示す回路図である。
【図７】 図６に示されたアナログ電流源発生回路の入力電圧−出力電流特性を説明する図である。
【図８】 実施の形態２に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【図９】 本発明の実施の形態３に従うデータ電流発生回路の構成を示す回路図である。
【図１０】 実施の形態３に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【図１１】 実施の形態４に従うデータ電流発生回路の構成を示す回路図である。
【図１２】 実施の形態４に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【図１３】 実施の形態５に従うデータ電流発生回路の構成を示す回路図である。
【図１４】 実施の形態５に従うデータ電流発生回路の出力電流ばらつきを説明する図である。
【図１５】 実施の形態６の第１の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【図１６】 実施の形態６の第２の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【図１７】 実施の形態６に従うデータ電流発生回路で用いられるデジタル電流源の構成を示す回路図である。
【図１８】 実施の形態６の第３の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【図１９】 実施の形態６の第４の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【図２０】 実施の形態６の第５の構成例に従うデータ電流発生回路の構成を示すブロック図である。
【図２１】 一般的な電流源回路の構成を示す回路図である。
【図２２】 図２１に示した電流源回路の入力電圧−出力電流特性を説明する図である。
【図２３】 しきい値電圧のばらつきが補償された従来の電流源回路の構成を示す回路図である。
【図２４】 図２３に示した電流源回路の入力電圧−出力電流特性を説明する図である。
【符号の説明】
１ 表示装置、２ 画素、５ 表示パネル部、１０ 行走査回路、１５ ゲートドライバ、２０ 列走査回路、２５ ソースドライバ、２６ 表示信号処理回路、２８ 信号伝達回路、３０，３０ａ，３０ｂ，３１，３１ａ，３１ｂ，３２，３２ａ，３２ｂ，３３，３３ａ，３３ｂ，３４，３４ａ，３４ｂ データ電流発生回路、７０ デジタル電流源回路、１００，１００Ｕ，１００Ｌ，４００ アナログ電流源回路、３１０♯，３２０♯，３３０，３４０ Ｉ−Ｖ特性線、３０５，３５０ キャパシタ、３０３，３５５，３６０ スイッチ、３７０ 基準電流スイッチ、Ｄ０〜Ｄ３ データビット、ＤＬ１〜ＤＬｖ データ線、Ｉ０〜Ｉ１５ 電流（階調表示）、ＩＲ１，ＩＲ２ 電流範囲、Ｉｄａｔ データ電流、Ｉｏ，Ｉｏ１〜Ｉｏ４ 出力電流、Ｉｒｅｆ０〜Ｉｒｅｆ３，Ｉｒｅｆａ，Ｉｒｅｆｂ 基準電流、ＯＥ，ＯＥａ，ＯＥｂ 制御信号（電流出力動作）、ＯＬＥＤ 有機発光ダイオード、ＳＬ１〜ＳＬｍ 走査線、ＳＭＰ，ＳＭＰａ，ＳＭＰｂ 制御信号（較正動作）、３０１ ｎ型ＴＦＴ（電流駆動素子）、Ｖ０〜Ｖ１５ 電圧（階調表示用）、Ｖｇ ゲート電圧、Ｖｉｎ，Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ１♯，Ｖｉｎ２♯，Ｖｉｎａ，Ｖｉｎｂ，Ｖｉｎ１ａ，Ｖｉｎ１ｂ，Ｖｉｎ２ａ，Ｖｉｎ２ｂ，Ｖｉｎ１♯ａ，Ｖｉｎ１♯ｂ，Ｖｉｎ２♯ａ，Ｖｉｎ２♯ｂ 入力電圧、Ｖｓｓ 所定電圧、Ｖｔｈ しきい値電圧。

Claims (13)

1. 重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を行なう表示装置であって、
   各々が、供給された電流に応じた輝度を発する電流駆動型発光素子を有する複数の画素と、
   前記複数の画素を所定の方式で周期的に選択するための走査部と、
   前記走査部によって選択された少なくとも１つの前記画素に対して、前記表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、
   前記データ電流発生回路は、
   前記表示信号の下位ｋビット（ｋ：２≦ｋ≦（ｎ−１）で示される整数）に応じて設定される入力電圧に対応した出力電流を生成するアナログ電流源と、前記表示信号の上位ｊビット（ｊ：ｎ−ｋの整数）にそれぞれ対応して設けられ、前記上位ｊビットにそれぞれ応じて第１から第ｊのビット重み付け電流の生成を実行または停止するｊ個のデジタル電流源とを含み、かつ、前記ｊ個のデジタル電流源および前記アナログ電流源がそれぞれ生成する電流の和を前記データ電流として供給し、
   前記アナログ電流源が生成する出力電流は、前記第１から第ｊのビット重み付け電流のうちの最小の１つよりも低い範囲内で制御される、表示装置。
2. 前記アナログ電流源は、前記入力電圧と前記出力電流との対応を示す特性線上の所定の一点における較正機能を有し、
   前記所定の一点は、前記アナログ電流源の出力電流が制御される前記範囲内に設けられる、請求項１記載の表示装置。
3. 前記アナログ電流源は、
   較正動作時に所定の初期電圧が印加される一方で電流出力時に前記入力電圧が印加される入力ノードと、
   前記入力ノードの電圧変化を容量結合によって第１の内部ノードへ伝達するように接続された第１のキャパシタと、
   所定電圧および第２の内部ノードとそれぞれ接続されたソースおよびドレインを有し、かつ、前記第１の内部ノードと接続されたゲートを有する第１の電界効果型トランジスタと、
   前記第１の電界効果型トランジスタのゲート・ソース間電圧を保持するように接続された第２のキャパシタと、
   前記第２の内部ノードと前記出力電流が生成される第１の出力ノードとの間に設けられ、前記較正動作時にオフする一方で前記電流出力時にオンする第１のスイッチ素子と、
   前記第１および第２の内部ノード間に設けられ、前記較正動作時にオンする一方で前記電流出力時にオフする第２のスイッチ素子とを含む、請求項１または２記載の表示装置。
4. 前記アナログ電流源は、
   較正動作時に所定の初期電圧が印加される一方で電流出力時に前記入力電圧が印加される入力ノードと、
   前記入力ノードの電圧変化を容量結合によって第１の内部ノードへ伝達するように接続された第１のキャパシタと、
   所定電圧および第２の内部ノードとそれぞれ接続されたソースおよびドレインを有し、かつ、前記第１の内部ノードと接続されたゲートを有する第１の電界効果型トランジスタと、
   前記第１の電界効果型トランジスタのゲート・ソース間電圧を保持するように接続された第２のキャパシタと、
   前記第２の内部ノードと前記出力電流が生成される第１の出力ノードとの間に設けられ、前記較正動作時にオフする一方で前記電流出力時にオンする第１のスイッチ素子と、
   前記第１および第２の内部ノード間に設けられ、前記較正動作時にオンする一方で前記電流出力時にオフする第２のスイッチ素子と、
   前記較正動作時において、前記第２の内部ノードへ第１の基準電流を供給する第１の基準電流供給部とを含み、
   前記第１の基準電流は、前記アナログ電流源の出力電流が制御される前記範囲内に設定される、請求項１または２記載の表示装置。
5. 各前記デジタル電流源は、
   所定電圧および第３の内部ノードとそれぞれ接続されたソースおよびドレインを有する第２の電界効果型トランジスタと、
   前記第２の電界効果型トランジスタのゲート・ソース間電圧を保持するように接続された第３のキャパシタと、
   前記第２の電界効果型トランジスタのゲートおよびドレイン間に設けられ、前記較正動作時にオンする一方で前記電流出力時にオフする第３のスイッチ素子と、
   前記較正動作時に、対応の前記ビット重み付け電流の基準レベルを示す第２の基準電流を前記第３の内部ノードへ供給する第２の基準電流供給部と、
   前記第３の内部ノードと前記ビット重み付け電流が生成される第２の出力ノードとの間に設けられ、前記較正動作時に両者を切離す一方で、前記電流出力時に前記上位ｊビットのうちの対応の１ビットに応じて両者を接続する第４のスイッチ素子とを含む、請求項３または４記載の表示装置。
6. 前記第１から第ｊのビット重み付け電流は、２の累乗に従って段階的に設定される、請求項１から５のいずれか１項に記載の表示装置。
7. 重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を行なう表示装置であって、
   各々が、供給された電流に応じた輝度を発する電流駆動型発光素子を有する複数の画素と、
   前記複数の画素を所定の方式で周期的に選択するための走査部と、
   前記走査部によって選択された少なくとも１つの前記画素に対して、前記表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、
   前記データ電流発生回路は、
   前記表示信号の下位ｋビット（ｋ：２≦ｋ≦（ｎ−１）で示される整数）に応じて設定される第１の入力電圧に対応した第１の出力電流を生成する第１のアナログ電流源と、前記表示信号の上位ｊビット（ｊ：ｎ−ｋで示される整数）に応じて設定される第２の入力電圧に対応した第２の出力電流を生成する第２のアナログ電流源とを含み、かつ、前記第１および第２の出力電流の和を前記データ電流として供給し、
   前記第１の出力電流の範囲は、前記第２の出力電流の範囲よりも低電流側に設定され、
   前記第１および第２のアナログ電流源の各々は、前記入力電圧と前記第１および第２の出力電流の各々との対応を示す特性線上の所定の一点における較正機能を有し、
   前記所定の一点は、前記第１および第２のアナログ電流源において、前記第１および第２の出力電流の範囲内にそれぞれ設定され、
   第１の前記アナログ電流源は、
   較正動作時に所定の初期電圧が印加される一方で電流出力時に前記第１の入力電圧が印加される第１の入力ノードと、
   前記第１の入力ノードの電圧変化を容量結合によって第１の内部ノードへ伝達するように接続された第１のキャパシタと、
   所定電圧および第２の内部ノードとそれぞれ接続されたソースおよびドレインを有し、かつ、前記第１の内部ノードと接続されたゲートを有する第１の電界効果型トランジスタと、
   前記第１の電界効果型トランジスタのゲート・ソース間電圧を保持するように接続された第２のキャパシタと、
   前記第２の内部ノードと前記第１の出力電流が生成される第１の出力ノードとの間に設けられ、前記較正動作時にオフする一方で前記電流出力時にオンする第１のスイッチ素子と、
   前記第１および第２の内部ノード間に設けられ、前記較正動作時にオンする一方で前記電流出力時にオフする第２のスイッチ素子とを含み、
   前記第２のアナログ電流源は、
   前記較正動作時に所定の初期電圧に設定された後に、前記電流出力時に前記第２の入力電圧が印加される第２の入力ノードと、
   前記第２の入力ノードの電圧変化を容量結合によって第３の内部ノードへ伝達するように接続された第３のキャパシタと、
   所定電圧および第４の内部ノードとそれぞれ接続されたソースおよびドレインを有し、かつ、前記第３の内部ノードと接続されたゲートを有する第２の電界効果型トランジスタと、
   前記第２の電界効果型トランジスタのゲート・ソース間電圧を保持するように接続された第４のキャパシタと、
   前記第４の内部ノードと前記第２の出力電流が生成される第２の出力ノードとの間に設けられ、前記較正動作時にオフする一方で前記電流出力時にオンする第３のスイッチ素子と、
   前記第３および第４の内部ノード間に設けられ、前記較正動作時にオンする一方で前記電流出力時にオフする第４のスイッチ素子と、
   前記較正動作時において、前記第４の内部ノードへ基準電流を供給する基準電流供給部とを含み、
   前記基準電流は、前記第２の出力電流の制御範囲内で設定される、表示装置。
8. 重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を行なう表示装置であって、
   各々が、供給された電流に応じた輝度を発する電流駆動型発光素子を有する複数の画素と、
   前記複数の画素を所定の方式で周期的に選択するための走査部と、
   前記走査部によって選択された少なくとも１つの前記画素に対して、前記表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、
   前記データ電流発生回路は、
   前記表示信号の下位ｋビット（ｋ：２≦ｋ≦（ｎ−１）で示される整数）に応じて設定される第１の入力電圧に対応した第１の出力電流を生成する第１のアナログ電流源と、前記表示信号の上位ｊビット（ｊ：ｎ−ｋで示される整数）に応じて設定される第２の入力電圧に対応した第２の出力電流を生成する第２のアナログ電流源とを含み、かつ、前記第１および第２の出力電流の和を前記データ電流として供給し、
   前記第１の出力電流の範囲は、前記第２の出力電流の範囲よりも低電流側に設定され、
   前記第１および第２のアナログ電流源の各々は、前記入力電圧と前記第１および第２の出力電流の各々との対応を示す特性線上の所定の一点における較正機能を有し、
   前記所定の一点は、前記第１および第２のアナログ電流源において、前記第１および第２の出力電流の範囲内にそれぞれ設定され、
   前記第１および第２のアナログ電流源の各々は、
   較正動作時に所定の初期電圧が印加される入力ノードと、
   前記入力ノードの電圧変化を容量結合によって第１の内部ノードへ伝達するように接続された第１のキャパシタと、
   所定電圧および第２の内部ノードとそれぞれ接続されたソースおよびドレインを有し、かつ、前記第１の内部ノードと接続されたゲートを有する第１の電界効果型トランジスタと、
   前記第１の電界効果型トランジスタのゲート・ソース間電圧を保持するように接続された第２のキャパシタと、
   前記第１および第２の出力電流の対応する一方が生成される出力ノードと前記第２の内部ノードとの間に設けられ、前記較正動作時にオフする一方で前記電流出力時にオンする第１のスイッチ素子と、
   前記第１および第２の内部ノード間に設けられ、前記較正動作時にオンする一方で前記電流出力時にオフする第２のスイッチ素子と、
   前記較正動作時において、前記第２の内部ノードへ基準電流を供給する基準電流供給部とを含み、
   前記第１および第２のアナログ電流源のそれぞれにおいて、前記基準電流は、前記第１および第２のアナログ電流源の出力電流の制御範囲内にそれぞれ設定され、
   前記電流出力時に、前記第１のアナログ電流源の前記入力ノードへは前記第１の入力電圧が印加される一方で、前記第２のアナログ電流源の前記入力ノードへは前記第２の入力電圧が印加される、表示装置。
9. 前記第２のアナログ電流源は、前記上位ｊビットに対して、（ｊ−１）個以下の複数個配置され、
   前記複数個の前記第２のアナログ電流源のそれぞれにおいて、前記入力電圧は、前記上位ｊビットの一部ずつに応じて設定される、請求項７または８記載の表示装置。
10. 重み付けされたｎビット（ｎ：３以上の整数）の表示信号に基づいた階調表示を行なう表示装置であって、
    各々が、供給された電流に応じた輝度を発する電流駆動型発光素子を有する複数の画素と、
    前記複数の画素を所定の方式で周期的に選択するための走査部と、
    前記走査部によって選択された少なくとも１つの前記画素に対して、前記表示信号に応じて第１から第２ ⁿ のレベルのうちの１つに設定されるデータ電流を供給するためのデータ電流発生回路とを備え、
    前記第１から第２ ⁿ のレベルは、予めｍ個（ｍ：２以上ｎ未満の整数）の電流範囲に分割され、
    前記データ電流発生回路は、前記ｍ個の電流範囲にそれぞれ対応して設けられ、各々が入力電圧に対応した出力電流を生成するｍ個のアナログ電流源を含み、
    前記表示装置は、前記表示信号に応じた前記入力電圧を、前記ｍ個のアナログ電流源に与える信号処理回路をさらに備え、
    前記信号処理回路は、前記表示信号に応じて、前記ｍ個の電流範囲のうちの選択される１つに対応する前記アナログ電流源へ、前記出力電流が前記第１から第２ ⁿ のレベルのうちの１つとなるような前記入力電圧を与える一方で、他の前記アナログ電流源の各々へは前記出力電流が零となる前記入力電圧を与え、
    前記ｍ個のアナログ電流源の各々は、前記入力電圧と前記出力電流との対応を示す特性線上の所定の一点における較正機能を有し、
    前記ｍ個のアナログ電流源のそれぞれにおいて前記所定の一点は、前記ｍ個の電流範囲のうちの対応する１つの範囲内に設定され、
    前記ｍ個のアナログ電流源の各々は、
    較正動作時に所定の初期電圧に設定される一方で電流出力時に前記入力電圧が印加される入力ノードと、
    前記入力ノードの電圧変化を容量結合によって第１の内部ノードへ伝達するように接続された第１のキャパシタと、
    所定電圧および第２の内部ノードとそれぞれ接続されたソースおよびドレインを有し、かつ、前記第１の内部ノードと接続されたゲートを有する第１の電界効果型トランジスタと、
    前記第１の電界効果型トランジスタのゲート・ソース間電圧を保持するように接続された第２のキャパシタと、
    前記第２の内部ノードと前記出力電流が生成される第１の出力ノードとの間に設けられ、前記較正動作時にオフする一方で前記電流出力時にオンする第１のスイッチ素子と、
    前記第１および第２の内部ノード間に設けられ、前記較正動作時にオンする一方で前記電流出力時にオフする第２のスイッチ素子と、
    前記較正動作時において、前記第２の内部ノードへ基準電流を供給する基準電流供給部とを含み、
    前記ｍ個のアナログ電流源のそれぞれにおける前記基準電流は、対応の前記電流範囲内に設定される、表示装置。
11. 前記ｍ個のアナログ電流源のそれぞれにおける前記所定の一点は、各前記電流範囲の境界部において、異なる前記電流範囲に属する第ｋ（ｋ：２以上（２ⁿ−２）以下の整数）のレベルおよび第（ｋ＋１）のレベルの間での大小関係が逆転しないように考慮して設定される、請求項１０記載の表示装置。
12. 前記データ電流発生回路と前記複数の画素との間で前記データ電流を前記へ伝達するための複数のデータ線をさらに備え、
    前記データ電流発生回路は、前記複数のデータ線の各々に対応して設けられる、請求項１から１１のいずれか１項に記載の表示装置。
13. 前記データ電流発生回路は、複数系統設けられ、
    前記複数系統のうちの１つおよび他の１つにおいて、前記較正動作および前記電流出力が並列に実行される、請求項３、４、５、７、８、および１０のいずれか１項に記載の表示装置。

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