JP4206177B2

JP4206177B2 - Semiconductor device

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Publication number: JP4206177B2
Application number: JP23984899A
Authority: JP
Inventors: 昭彦岩谷; 環和田; 正親増田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-10-21
Filing date: 1999-08-26
Publication date: 2009-01-07
Anticipated expiration: 2019-08-26
Also published as: JP2000196002A

Abstract

PROBLEM TO BE SOLVED: To prevent warp of a package and improve performance and reliability in an LOC having the leads not arranged on a semiconductor chip. SOLUTION: A semiconductor chip 1, having the main surface 1b on which a bonding pad 1a is formed, an inner part 2c and an outer part 2d are provided, and moreover a plurality of leads 2e consisting of a plurality of second leads 2b, where the bonding part 2f jointed with a plurality of leads and wire 3 extending to the main surface 1b of the semiconductor chip 1, the wire 3 electrically connecting the bonding pad 1a and the bonding part 2f of the inner part 2c of the first lead and second lead 2b and a sealing material 6 for sealing the semiconductor chip 1 are also provided. The resin balance of an upper resin part 6f and a lower resin part 6g is improved to prevent warp of the package by forming a first bending part 2k to an inner part 2c of a second lead 2b.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、半導体チップの主面上にリードのインナ部が配置されるＬＯＣ（Lead On Chip) の封止体の反り防止に適用して有効な技術に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
ＬＳＩ（Large Scale Integrated Circuit）チップなどの半導体チップを搭載した半導体装置において、パッケージサイズを小さくした半導体デバイスとして、ＬＯＣと呼ばれる半導体装置が知られている。
【０００４】
前記ＬＯＣでは、半導体チップの主面（回路形成面）上にリードのインナ部の端部が配置され、これにより、半導体チップのボンディングパッドとこれに対応するインナ部の端部のボンディング部とがボンディング用のワイヤによって電気的に接続されている。
【０００５】
また、半導体チップは、絶縁性テープなどによってインナ部の端部に接合され、これにより、この絶縁性テープを介してリードのインナ部の端部によって支持されている。
【０００６】
さらに、半導体チップとリードのインナ部とワイヤとが封止用樹脂によって樹脂封止され、これにより、封止体（パッケージともいう）が形成される。
【０００７】
最近では、コスト低減のためにチップシュリンク化が行われ、封止体の内部に比較的広い面積のチップ外側領域が形成される構造のＬＯＣがあり、このようなＬＯＣでは、チップサイズが小さくなったため、半導体チップの主面上に配置されるリード（第１リード）以外に、半導体チップの主面上には配置されずに、インナ部が半導体チップの近傍で終端しているリード（第２リード）を有しているものも検討されている。
【０００８】
このように半導体チップの主面上に配置されないリードを有したＬＯＣでは、このリード（第２リード）のインナ部がモールド時のレジンバランス（インナ部の上側と下側のレジンバランス）に悪影響を及ぼし、その結果、パッケージ反りを発生させることがある。
【０００９】
さらに、チップシュリンク化が進むと、封止体のチップ外側領域が広くなるため、レジンバランスが悪くなる領域がより増加する。
【００１０】
なお、封止体形成時のレジン流れの均一化を図ってパッケージ反りを防止するＬＯＣとして、例えば、特開平９−１１６０７４号公報にその記載があり、このＬＯＣでは、リードから枝分かれした分岐リードに屈曲したレジンバランス部が設けられている。
【００１１】
【発明が解決しようとする課題】
ところが、前記した特開平９−１１６０７４号公報に記載されたＬＯＣにおいては、レジンバランス部が、リードから枝分かれした分岐リードにしか設けられておらず、かつ、半導体チップの長手方向のチップ外側領域（チップ長手方向外側部）の中央付近にしか設けられていない。
【００１２】
したがって、チップシュリンク化がさらに進んだ場合、封止体におけるチップ外側領域（チップ長手方向外側部とチップ幅方向外側部）が増えるため、レジンバランス部の設置領域が半導体チップの長手方向のチップ外側領域だけでは不充分となり、パッケージ反りが発生することが問題となる。
【００１３】
また、半導体チップの主面上に配置されないリードと、これに対応するボンディングパッドとをワイヤボンディングする際、ワイヤの距離が長くなり、その結果、モールド時にワイヤ流れが発生して、半導体装置の性能および信頼度が低減するという問題が起こる。
【００１４】
さらに、半導体チップの主面上に配置されないリード（第２リード）は、主面上に配置されるリード（第１リード）より高い位置（半導体チップより離れる位置）に配置されるため、このリード（第２リード）上の封止体の厚さが薄くなり、したがって、ワイヤが封止体の外部に露出したり、また、リード（第２リード）およびワイヤが封止体の外部から透けて見えるという問題が発生する。
【００１５】
本発明の目的は、半導体チップ上に配置されないリードを有するＬＯＣにおいてパッケージ反りを防止するとともに、性能および信頼度を向上させる半導体装置を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１８】
すなわち、本発明による半導体装置は、（ａ）平面形状が、一対の第１辺と、前記第１辺よりも長い一対の第２辺を有する四角形から成り、前記第２辺に沿って形成された複数のボンディングパッドを含む主面、及び前記主面に対向する裏面を有する半導体チップと、（ｂ）平面形状が、前記第１辺と並んで配置された一対の第３辺と、前記第３辺よりも長く、前記第２辺と並んで配置された一対の第４辺を有する四角形から成り、前記半導体チップを封じている、樹脂から成る封止体と、（ｃ）前記封止体に封じられた第１インナ部、前記半導体チップの前記主面の前記第２辺に沿って、前記半導体チップの前記主面に接着体を介在して固定された前記第１インナ部の先端部、及び前記第１インナ部の前記先端部と反対側に位置し、前記封止体から露出し、前記封止体の第４辺に沿って配置された第１アウタ部を有する第１リードと、（ｄ）前記第１インナ部の長さよりも長く、前記封止体に封じられた第２インナ部、前記半導体チップの前記第１辺と前記封止体の前記第３辺の間において折り曲げ部を有し、前記封止体の厚さ方向において前記第１インナ部の前記先端部よりも前記半導体チップの前記裏面側に近い位置に配置された前記第２インナ部の先端部、前記第２インナ部に形成された貫通孔、及び前記第２インナ部と反対側に位置し、前記封止体から露出し、前記封止体の第４辺に沿って配置された第２アウタ部を有する第２リードと、（ｅ）前記封止体に封じられ、前記第１インナ部の前記先端部と前記複数のボンディングパッドのうち前記第１インナ部と対応するボンディングパッドを電気的に接続する第１ワイヤと、（ｆ）前記封止体に封じられ、前記第２インナ部の前記先端部と前記複数のボンディングパッドのうち前記第２インナ部と対応するボンディングパッドを電気的に接続する第２ワイヤとを含むものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過してその内部構成を示す部分平面図、図２は図１のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図、図３は本発明の実施の形態１の半導体装置の製造方法においてダイボンディング終了時点でのリードフレームと半導体チップの構造の一例を示す拡大部分平面図、図４は図３のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図、図５は本発明の実施の形態１の半導体装置の製造方法においてワイヤボンディング終了時点でのボンディング状態の一例を示す拡大部分平面図、図６は図５のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図、図７は本発明の実施の形態１の半導体装置の製造方法において樹脂封止終了時点でのパッケージ内部の構造を透過して示す拡大部分平面図、図８は図７のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図である。
【００２５】
図１および図２に示すように、本実施の形態１の半導体装置は、パッケージサイズを小さくした半導体デバイスとして、ＬＯＣ（Lead On Chip) 構造の半導体装置であるとともに、チップシュリンク化を図ったものである。
【００２６】
この場合、半導体チップ１は、メモリ系としてのＤＲＡＭ（Dynamic Random Access Memory) を構成している半導体素子が形成されているものであり、その半導体チップ１の表面にボンディングパッド（外部電極）１ａが５４個（複数個）形成されている。なお、本実施の形態１の半導体チップ１の他の態様としては、ＳＲＡＭ(Static Random Access Memory) などのメモリ系またはロジック系の半導体素子を構成要素として備えているものであって、複数個のボンディングパッド１ａなどの外部電極を備えている半導体チップ１を適用することができる。
【００２７】
また、半導体チップ１の表面に、リードフレーム２に形成されている第１リード２ａが接着体を介在して固定されている。第１リード２ａは、例えば、５０個あり、そのうち２５個が半導体チップ１の長手方向の中心を境に一方の側に固定されており、他の２５個が半導体チップ１の他方の側に固定されている。
【００２８】
また、半導体チップ１の外部電極としてのボンディングパッド１ａと第１リード２ａとが、例えば金線またはアルミニウム線などからなるボンディング用のワイヤ３によって電気的に接続されている。
【００２９】
一方、半導体チップ１の外側に配置されている第２リード２ｂには、本実施の形態１の半導体装置の特徴である折り曲げ部２ｂ1 が形成されており、折り曲げ部２ｂ1 を備えている第２リード２ｂが、半導体チップ１の外側に、例えば、４個（複数個）配置されている。この場合、第２リード２ｂにおける折り曲げ部２ｂ1 は、封止体４（パッケージともいう）の内部に配置されている第２リード２ｂに形成されているものである。封止体４には、封止用樹脂８（図１８参照）などからなる実装用絶縁体が適用されている。
【００３０】
また、半導体チップ１の外部電極としてのボンディングパッド１ａと第２リード２ｂとが、例えば金線またはアルミニウム線などからなるワイヤ３によって電気的に接続されている。本実施の形態１の第２リード２ｂにおいてワイヤ３が電気的に接続されている領域は、折り曲げ部２ｂ1 が形成されたことにより、折り曲げ部２ｂ1 の上部の第２リード２ｂの表面より下部に配置されていることを特徴としている。
【００３１】
前述した本実施の形態１の半導体装置によれば、封止体４によって封止されている半導体チップ１の表面に固定されている第１リード２ａ以外の半導体チップ１の外側に配置されている第２リード２ｂには、折り曲げ部２ｂ1 が複数個形成されており、さらに、本実施の形態１の第２リード２ｂにおけるワイヤ３が電気的に接続されている領域は、折り曲げ部２ｂ1 が形成されたことにより、折り曲げ部２ｂ1 の上部の第２リード２ｂの表面より下部に配置されていることとなり、その結果、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４の樹脂厚を増加することができる。
【００３２】
したがって、本実施の形態１の半導体装置によれば、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４（封止用樹脂）の厚さを増加することができ、したがって、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４の厚さを、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの下の封止体４の厚さと近似の値とすることができる。
【００３３】
これにより、封止体４の反り（パッケージ反り）を低減化することができ、その結果、高性能でしかも高信頼度の半導体装置とすることができる。
【００３４】
また、本実施の形態１の半導体装置によれば、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４の厚さを増加することができるため、第２リード２ｂが変形しても、封止体４の外側から第２リード２ｂが透けて見えるという現象を防止することができる。
【００３５】
さらに、本実施の形態１の半導体装置によれば、半導体チップ１の外側に配置されている第２リード２ｂには、折り曲げ部２ｂ1 が複数個形成されており、本実施の形態１の第２リード２ｂにおけるワイヤ３が電気的に接続されている領域は、折り曲げ部２ｂ1 が形成されたことによって、折り曲げ部２ｂ1 の上部の第２リード２ｂの表面より下部に配置されたこととなり、その結果、第２リード２ｂにおけるワイヤ３が電気的に接続されている領域と半導体チップ１におけるボンディングパッド１ａ（外部電極）１ａとの距離を短くすることができる。
【００３６】
これにより、ワイヤ３の長さを短くすることができ、したがって、ワイヤ３の樹脂封止時のワイヤ流れなどの変形現象を低減化することができ、その結果、高性能で、かつ高信頼度の半導体装置を実現することができる。
【００３７】
次に、本実施の形態１の半導体装置の製造方法を説明する。
【００３８】
まず、リードフレーム２における第１リード２ａを半導体チップ１の表面に配置し、さらに、半導体チップ１の表面に第１リード２ａを接着体を介在して固定する（図３、図４）。
【００３９】
この場合、本実施の形態１のリードフレーム２は、半導体チップ１の表面に固定される第１リード２ａ以外の第２リード２ｂにおいて、封止体４の内部に配置される箇所に折り曲げ部２ｂ1 が形成されていることを特徴としている。
【００４０】
また、本実施の形態１の第２リード２ｂにおいてワイヤ３が電気的に接続される領域は、折り曲げ部２ｂ1 が形成されたことにより、折り曲げ部２ｂ1 の上部の第２リード２ｂの表面より下部に配置されていることを特徴としている。
【００４１】
その後、ワイヤボンディング装置を使用して、半導体チップ１の外部電極としてのボンディングパッド１ａと第１リード２ａとを、およびボンディングパッド１ａと第２リード２ｂとを、例えば金線またはアルミニウム線などからなるボンディング用のワイヤ３によって電気的に接続する工程を行う（図５、図６）。
【００４２】
次に、樹脂封止装置（モールド装置ともいう）を使用して、半導体チップ１、第１リード２ａ、第２リード２ｂおよびワイヤ３を封止用樹脂８（図１８参照）によって封止して封止体４を形成する（図７、図８）。なお、本実施の形態１の封止体４の他の態様として、封止用樹脂以外の材料からなる実装用絶縁体を適用することができる。
【００４３】
その後、リード加工機を使用して、封止体４の外部の第１リード２ａおよび第２リード２ｂを曲げ加工した後、リードフレーム２におけるフレーム枠を切断して、本実施の形態１の半導体装置の実装レベルの製造工程を終了する（図１、図２）。
【００４４】
本実施の形態１の半導体装置の製造方法によれば、封止体４の内部の半導体チップ１の外側に配置される第２リード２ｂに折り曲げ部２ｂ1 が形成されているリードフレーム２であって、第２リード２ｂにおけるワイヤ３が電気的に接続される領域は、折り曲げ部２ｂ1 が形成されたことにより、折り曲げ部２ｂ1 の上部の第２リード２ｂの表面より下部に配置されたこととなり、このようなリードフレーム２を用いていることを特徴としている。
【００４５】
したがって、本実施の形態１の半導体装置の製造方法によれば、ワイヤボンディング工程において、第２リード２ｂにおけるワイヤ３が電気的に接続されている領域と半導体チップ１におけるボンディングパッド１ａとの距離を短くすることができ、これにより、ワイヤ３の長さを短くすることができ、したがって、ワイヤ３の流れなどの変形現象を低減化することができる。
【００４６】
その結果、高性能で、かつ高信頼度の半導体装置を実現できるとともに製造歩留りを高くすることができる。
【００４７】
また、本実施の形態１の半導体装置の製造方法によれば、封止体４を形成する工程において、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４の厚さを増加することができるため、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４の厚さを、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの下の封止体４の厚さと近似の値とすることができる。
【００４８】
これにより、封止体４における第２リード２ｂの上側と下側のレジンバランスを良くすることができ、その結果、封止体４の反り（パッケージ反り）を低減化することができる。
【００４９】
したがって、高性能で、かつ高信頼度の半導体装置を実現することができるとともに製造歩留りを高くすることができる。
【００５０】
さらに、本実施の形態１の半導体装置の製造方法によれば、封止体４を形成する工程において、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４の厚さを増やすことが可能になるため、ワイヤ３が電気的に接続されている領域近傍の第２リード２ｂの上の封止体４の厚さを厚くすることができ、その結果、第２リード２ｂが変形した際にも、封止体４の外側から第２リード２ｂが透けて見えるという現象を防止することができる。
【００５１】
（実施の形態２）
図９は本発明の実施の形態２の半導体装置の基本構造の一例を示す拡大部分断面図、図１０は本発明の実施の形態２の半導体装置の構造の一例を示す図であり、（ａ）は封止体の各領域を示した平面図、（ｂ）は断面図、図１１は本発明の実施の形態２の半導体装置の製造方法に用いられるリードフレームの構造の一例を示す拡大部分平面図、図１２は本発明の実施の形態２の半導体装置の製造方法においてダイボンディング終了時点でのリードフレームと半導体チップの構造の一例を示す拡大部分平面図、図１３は図１２のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図、図１４は図１２のＡ−Ｂ線に沿う断面の構造を示す拡大部分断面図、図１５は図１２のＣ−Ｃ線に沿う断面の構造を示す拡大部分断面図、図１６は図１２のＤ−Ｄ線に沿う断面の構造を示す拡大部分断面図、図１７は本発明の実施の形態２の半導体装置の製造方法においてワイヤボンディング終了時点でのボンディング状態の一例を示す拡大部分平面図、図１８は本発明の実施の形態２の半導体装置の製造方法の樹脂封止工程における封止用樹脂注入方法の一例を示す図であり、図１２のＥ−Ｅ線に沿った箇所の拡大部分断面図、図１９は本発明の実施の形態２の半導体装置の製造方法における組み立て手順の一例を示すプロセスフロー図、図２０は本発明の実施の形態２の半導体装置における実装形態の一例を示す部分正面図である。
【００５２】
本実施の形態２の半導体装置は、実施の形態１で説明した半導体装置と同様に、チップシュリンク化を図ったＬＯＣ構造のものであり、したがって、半導体チップ１の主面１ｂ上に端部が配置されてこの主面１ｂと接合して半導体チップ１を支持する第１リード２ａと、半導体チップ１の主面１ｂ上には配置されずに半導体チップ１の外側近傍で終端している第２リード２ｂとを混在して有しているものである。
【００５３】
まず、図９を用いて本実施の形態２におけるＬＯＣ型半導体装置５の基本構成について説明する。
【００５４】
なお、図９は、完成品のＬＯＣ５において、図１２のＡ−Ａ線と同じ箇所で切断した断面を表した図である。
【００５５】
前記ＬＯＣ５は、半導体素子および複数のボンディングパッド１ａが形成された主面１ｂと主面１ｂに対向する裏面１ｃとを備えた半導体チップ１と、それぞれにインナ部２ｃおよびアウタ部２ｄを備え、かつ半導体チップ１の主面１ｂ上に延びる複数の第１リード２ａとワイヤ３が接合されるボンディング部２ｆが半導体チップ１の近傍で終端している複数の第２リード２ｂとからなる複数のリード２ｅと、ボンディングパッド１ａと第１リード２ａおよび第２リード２ｂのインナ部２ｃのボンディング部２ｆとをそれぞれ電気的に接続するワイヤ３と、半導体チップ１、リード２ｅのインナ部２ｃおよびワイヤ３を封じている封止体６（パッケージともいう）とを有しており、第２リード２ｂの封止体６内に配置されるインナ部２ｃは、半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられているものである。
【００５６】
なお、一般的にＬＯＣ構造の半導体装置では、複数の第２リード２ｂが半導体チップ１の主面１ｂに接合されるため、第２リード２ｂと第１リード２ａとからなるリード２ｅは、封止体６の側面６ａにおいてその上面６ｂ寄りの箇所から外部に突出し、さらに、実装用として突出箇所から封止体６の下面６ｃ方向に向かって折り曲げられている。
【００５７】
すなわち、図９に示すように、封止体６の側面６ａにおいてリード２ｅの突出箇所と封止体６の上面６ｂとの距離をＨとし、さらに、リード２ｅの突出箇所と封止体６の下面６ｃとの距離をＩとすると、Ｈ≪Ｉの関係となる。
【００５８】
これにより、本実施の形態２のＬＯＣ５において、封止体６の側面６ａの突出箇所から下方に向かって折り曲げられたリード２ｅのアウタ部２ｄの長さをＬとすると、Ｌを非常に長くすることができ、その結果、実装基板１１（図２０参照）に半田実装してサイクル（信頼性）テストなどを行った際に、アウタ部２ｄの長さである前記Ｌが長いことにより、半田に対する応力を緩和することができる。
【００５９】
したがって、半田実装における接続寿命を伸ばすことができる。
【００６０】
さらに、ＬＯＣ５では、第２リード２ｂのインナ部２ｃに、半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた箇所が形成されていることにより、封止体６の厚さ方向においてその中央付近にインナ部２ｃを配置でき、これにより、封止体６のうちインナ部２ｃの上側の厚さをＪとし、インナ部２ｃの下側の厚さをＫとすると、Ｊ≒Ｋの関係を形成することができる。
【００６１】
すなわち、本実施の形態２のＬＯＣ５は、チップシュリンク化を図ったＬＯＣ５であり、このＬＯＣ５の封止体６において、第２リード２ｂのインナ部２ｃのボンディング部２ｆを有した同一高さ領域の上側（上側樹脂部６ｆ）と下側（下側樹脂部６ｇ）のレジンバランスを良好にしてパッケージ反りを防止するものである。
【００６２】
なお、本実施の形態２では、半導体チップ１、封止体６およびリード２ｅ（アウタ部２ｄおよびインナ部２ｃを含む）に対して「上」、「上方」、「高い」、「下」、「下方」、「低い」などの表現は、ＬＯＣ５のリード２ｅのアウタ部２ｄの被実装面２ｇを基準として、この被実装面２ｇの封止体側において被実装面２ｇから遠ざかる（離れる）方向を上または高い方向とし、被実装面２ｇに近づく方向を下または低い方向として説明する。
【００６３】
次に、図１０〜図１７を用いて、本実施の形態２のＬＯＣ５（半導体装置）の詳細構造を説明する。
【００６４】
なお、図１３〜図１６は、図１２に示すダイボンディング終了時点でのリードフレームと半導体チップの構造において、それぞれＡ−Ａ線、Ａ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線に沿う断面の構造を示したものであるが、図１２〜図１６における一点鎖線で示した封止体６の形状については、モールド後の封止体６の外形形状を仮想線として表したものである。
【００６５】
また、図１０（ｂ）に示すように、第１リード２ａのインナ部２ｃの端部はポリイミドテープなどの絶縁性テープ７によって半導体チップ１の主面１ｂに固着されている。
【００６６】
すなわち、半導体チップ１は、絶縁性テープ７を介して複数の第１リード２ａによって支持されている。
【００６７】
また、封止体６の側面６ａから突出する各リード２ｅのアウタ部２ｄは、まず封止体６から遠ざかる方向に突出し、次に封止体６の下面６ｃ方向に折れ曲がり、さらに封止体６から遠ざかる方向に折れ曲げられており、本実施の形態２のＬＯＣ５のリード２ｅのアウタ部２ｄは、ガルウィング状に曲げ成形されたものである。
【００６８】
その際、第１リード２ａおよび第２リード２ｂのアウタ部２ｄは、封止体６の側面６ａにおいて半導体チップ１の主面１ｂの高さよりも上方の箇所で封止体６から外部に突出している。
【００６９】
なお、封止体６は、図１０（ｂ）に示すように、半導体チップ１の主面１ｂ側に形成された上面６ｂと、半導体チップ１の裏面１ｃ側に形成された下面６ｃと、半導体チップ１の側部周囲に形成された４つの側面６ａとからなり、封止体６の側面６ａのリード２ｅが突出する突出箇所において、リード２ｅと封止体６の上面６ｂとの距離（図９に示す距離Ｈ）が、リード２ｅと封止体６の下面６ｃとの距離（図９に示す距離Ｉ）よりも遙に短い（Ｈ≪Ｉ）。
【００７０】
これにより、図９に示すＬＯＣ５の基本構造で説明したように、リード２ｅのアウタ部２ｄの高さ方向の長さＬを非常に長く形成することができ、したがって、実装基板１１（図２０参照）に半田実装してサイクルテストなどを行った際に、半田に対する応力を緩和することができる。
【００７１】
その結果、チップシュリンク化を行ったＬＯＣ５の半田実装における接続寿命を伸ばすことができる。
【００７２】
また、ＬＯＣ５に組み込まれた半導体チップ１は、図１０（ａ）に示すように、その平面形状が長方形であるとともに、図１７に示すように、複数のボンディングパッド１ａが、半導体チップ１の主面１ｂの長辺にほぼ平行に主面１ｂの中央付近に一列に並んで配置されている。
【００７３】
ここで、本実施の形態のＬＯＣ５における半導体チップ１の各ピン機能を図１２を用いて説明する。
【００７４】
図１２は、各ピン機能をこれに対応するリード２ｅに置き換えたものであり、Ｖｃｃは電源、Ｖｓｓはグラウンド、Ａ₁〜Ａ₁₃はアドレス入力、ＲＡＳはロウ・アドレス・ストローブ、ＣＡＳはカラム・アドレス・ストローブ、ＤＱ₀〜ＤＱ₁₅はデータ入出力、ＣＬＫはクロック入力、ＣＫＥはクロック・イネーブル入力、ＷＥはライト・イネーブル入力、ＣＳはチップ・セレクト、およびＮＣは無接続である。
【００７５】
また、ＬＯＣ５における封止体６の平面形状は、図１０（ａ）に示すように、半導体チップ１に対応した長方形である。その際、チップシュリンク化によって半導体チップ１の小形化が図られると、封止体６の内部には比較的広い面積のチップ外側の領域であるチップ外側部が形成される。
【００７６】
ここでは、図１０（ａ）に示すように、封止体６の前記チップ外側部をチップ長手方向外側部６ｄとチップ幅方向外側部６ｅとに区分けして説明する。すなわち、チップ長手方向外側部６ｄは、封止体６における半導体チップ１の長手方向の外側領域であり、一方、チップ幅方向外側部６ｅは、封止体６における半導体チップ１の幅方向の外側領域である。
【００７７】
したがって、封止体６のチップ長手方向外側部６ｄおよびチップ幅方向外側部６ｅのうち、少なくともチップ長手方向外側部６ｄに配置されるリード２ｅのインナ部２ｃに折り曲げが形成されており、本実施の形態のＬＯＣ５では、チップ長手方向外側部６ｄおよびチップ幅方向外側部６ｅの両者に前記折り曲げが形成されている。
【００７８】
また、ＬＯＣ５では、半導体チップ１の短辺と封止体６の短辺との間の領域、すなわち、封止体６のチップ長手方向外側部６ｄに第１リード２ａよりも長い第２リード２ｂが配置されている。
【００７９】
すなわち、チップ長手方向外側部６ｄにおいて第１リード２ａよりも長い第２リード２ｂを配置することにより、封止体６における比較的面積の広いチップ長手方向外側部６ｄの剛性を高くすることができ、その結果、ＬＯＣ５におけるパッケージ反りを防止することができる。
【００８０】
また、第１リード２ａは、図１７に示すように、半導体チップ１の長辺と直交する方向に延びるとともに、前記長辺に沿って複数並んで配置されている。
【００８１】
さらに、図１２に示すように、第２リード２ｂの一部、ここでは、第２リード２ｂから枝分かれして設けられたリード２ｅとして、例えば、電源用もしくはグランド用のバスバーリード２ｈが、半導体チップ１の主面１ｂ上に延在しており、このバスバーリード２ｈが半導体チップ１の一方の短辺からこれに対向する他方の短辺に跨がって設けられている。
【００８２】
また、封止体６のチップ長手方向外側部６ｄに配置されるリード２ｅのうち少なくとも第２リード２ｂには、貫通孔２ｉまたは細長いスリット２ｊが設けられている。
【００８３】
ただし、貫通孔２ｉまたはスリット２ｊは、チップ長手方向外側部６ｄに配置される第１リード２ａに設けられていてもよく、その際、貫通孔２ｉおよびスリット２ｊの両者が設けられていてもよく、あるいは、何れか一方が設けられていてもよく、これらが、チップ幅方向外側部６ｅに設けられていてもよい。
【００８４】
なお、貫通孔２ｉまたはスリット２ｊが設けられていることにより、レジン注入時に、封止用樹脂（図１８参照、レジンともいう）８が貫通孔２ｉやスリット２ｊに入り込むため、封止体６とリード２ｅの密着性を向上でき、その結果、ＬＯＣ５におけるパッケージ反りを低減できる。
【００８５】
さらに、レジン注入時に、封止用樹脂８が貫通孔２ｉやスリット２ｊを通過できるため、封止体６におけるリード２ｅのインナ部２ｃの上側と下側とのレジンバランスを良くすることができ、これによっても前記同様パッケージ反りを低減できる。
【００８６】
ここで、ＬＯＣ５の各インナ部２ｃにおける折り曲げ量について説明する。
【００８７】
図１３〜図１６に示すように、ＬＯＣ５のインナ部２ｃの折り曲げには、２種類の曲げ量があり、折り曲げＰは、例えば、０.2７ｍｍであり、さらに、差分Ｑ（図１６では折り曲げＱ）は、例えば、０.1０ｍｍであるため、もう一方（チップ近傍）の折り曲げ量は、０.2７ｍｍ−０.1０ｍｍ＝０.1７ｍｍである。
【００８８】
なお、ＬＯＣ５には、封止体６の側面６ａの近傍内部において半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた第１折り曲げ部（折り曲げ部）２ｋおよびそこからさらに延び、かつ半導体チップ１の裏面１ｃから主面１ｂに向かう方向に折り曲げられた第２折り曲げ部２ｌが形成された図１４および図１５に示す複数の第１リード２ａと、封止体６の側面６ａの近傍内部において半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた第１折り曲げ部２ｋのみが形成された図１３に示す第２リード２ｂと、半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた第１折り曲げ部２ｋのみが形成された図１６に示す複数の第３リード２ｍとが設けられている。
【００８９】
すなわち、図１４および図１５に示す第１リード２ａは、チップ長手方向外側部６ｄにおいてそのインナ部２ｃに２つの折り曲げが形成されるとともに、インナ部２ｃの先端が半導体チップ１の主面１ｂ上に配置され、さらに、図１３に示す第２リード２ｂは、チップ長手方向外側部６ｄにおいてそのインナ部２ｃに１つの折り曲げが形成されるとともに、インナ部２ｃの先端が半導体チップ１の近傍で終端しており、また、図１６に示す第３リード２ｍは、チップ幅方向外側部６ｅにおいてそのインナ部２ｃに１つの折り曲げが形成されるとともに、インナ部２ｃの先端が半導体チップ１の主面１ｂ上に配置されている。
【００９０】
その際、第１折り曲げ部２ｋおよび第２折り曲げ部２ｌは、封止体６において半導体チップ１の外側に配置されている。
【００９１】
つまり、ＬＯＣ５では、第１折り曲げ部２ｋおよび第２折り曲げ部２ｌの両者が形成された第１リード２ａにおける第１折り曲げ部２ｋと第２折り曲げ部２ｌとは、何れの曲げもチップ長手方向外側部６ｄに形成されている。
【００９２】
また、第１折り曲げ部２ｋは、第２折り曲げ部２ｌよりも高い箇所に配置されている。
【００９３】
さらに、第１折り曲げ部２ｋと第２折り曲げ部２ｌとの間の領域は、第１リード２ａの半導体チップ１上に配置される先端部よりも低い箇所に配置されている。
【００９４】
これらにより、チップ長手方向外側部６ｄにおいては第１折り曲げ部２ｋが封止体６の側面６ａの近傍内部に形成されているため、インナ部２ｃの低い箇所すなわち第１折り曲げ部２ｋから第２折り曲げ部２ｌまでの距離を長くすることができ、その結果、封止体６のチップ長手方向外側部６ｄにおけるリード２ｅの上側と下側のレジンバランスを良くすることができる。
【００９５】
したがって、ＬＯＣ５におけるパッケージ反りを低減できる。
【００９６】
なお、ＬＯＣ５では、図１４、図１５および図１６に示すように、半導体チップ１上に配置される第１リード２ａおよび第３リード２ｍから封止体６の上面６ｂまでの距離Ｍと、半導体チップ１の裏面１ｃと封止体６の下面６ｃとの距離Ｎとが、ほぼ等しくなるように封止体６中に半導体チップ１が配置されており、したがって、半導体チップ１の上下のレジンバランスを良くすることができる。
【００９７】
次に、ＬＯＣ５の構造の特徴を、第１リード２ａのインナ部２ｃを用いて説明する。
【００９８】
すなわち、インナ部２ｃは、第１リード２ａの半導体チップ１上に配置された先端部以外の箇所であり、封止体６の半導体チップ１の外側の領域において、半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた折り曲げ部（第２折り曲げ部２ｌ）が形成されてインナ部２ｃの前記先端部よりも低くなる箇所を有している。
【００９９】
さらに、インナ部２ｃは封止体６の内部であり、折り曲げ部（第２折り曲げ部２ｌ）よりもさらに半導体チップ１から遠い領域において、半導体チップ１の裏面１ｃから主面１ｂに向かう方向に折り曲げられた折り曲げ部（第１折り曲げ部２ｋ）が形成されてインナ部２ｃの低くなる箇所（ここでは、第１折り曲げ部２ｋと第２折り曲げ部２ｌとの間の領域）より高くなる箇所（インナ部２ｃが封止体６から外部に突出する箇所）を有している。
【０１００】
すなわち、インナ部２ｃは、半導体チップ１よりも高い箇所で封止体６から外部に向かって突出してアウタ部２ｄとなっている。
【０１０１】
次に、ＬＯＣ５の構造の特徴を、封止体６の体積を用いて説明する。
【０１０２】
すなわち、ＬＯＣ５では、１つまたは２つの前記折り曲げ部と、封止体６の上面６ｂおよび前記折り曲げられた箇所のインナ部２ｃの面積とによって規定される体積（容積）は、前記１つまたは２つの折り曲げ部と、封止体６の下面６ｃおよび前記折り曲げられた箇所のインナ部２ｃの面積とによって規定される体積（容積）とがほぼ等しくなっている。
【０１０３】
これにより、封止体６におけるインナ部２ｃの上下のレジンバランスを良くすることができる。
【０１０４】
次に、ＬＯＣ５の構造の特徴を、封止体６の半導体チップ１の外側の領域であるチップ外側部を区分けした表現で説明する。
【０１０５】
すなわち、ＬＯＣ５では、封止体６における前記チップ外側部に、リード２ｅのインナ部２ｃが半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられて形成された折り曲げ部（第１折り曲げ部２ｋおよび第２折り曲げ部２ｌ）を有しており、その際、前記チップ外側部に複数の折り曲げ量の前記折り曲げ部が形成されている。
【０１０６】
例えば、本実施の形態２のＬＯＣ５には、図１３〜図１６に示すように、２種類の折り曲げ量（図１３〜図１５に示すチップ長手方向外側部６ｄの第１折り曲げ部２ｋは０.2７ｍｍ、第２折り曲げ部２ｌは０.1７ｍｍ、ただし、図１６に示すチップ幅方向外側部６ｅの第１折り曲げ部２ｋは０.1７ｍｍ）の折り曲げ部が形成されている。
【０１０７】
なお、ＬＯＣ５におけるリード２ｅのインナ部２ｃの折り曲げ量の種類は何種類であってもよい。
【０１０８】
また、ＬＯＣ５では、図１６に示すように、封止体６における半導体チップ１の幅方向の外側領域であるチップ幅方向外側部６ｅに、インナ部２ｃの前記折り曲げ部である第１折り曲げ部２ｋが形成されており、したがって、チップ長手方向外側部６ｄとチップ幅方向外側部６ｅとで異なった折り曲げ量の前記折り曲げ部が両外側部に形成されていることになる。
【０１０９】
さらに、ＬＯＣ５では、チップ長手方向外側部６ｄに形成されたインナ部２ｃの前記折り曲げ部の折り曲げ量が、チップ幅方向外側部６ｅに形成されたインナ部２ｃの前記折り曲げ部の折り曲げ量より大きい。
【０１１０】
つまり、図１３〜図１６に示すように、ＬＯＣ５におけるチップ長手方向外側部６ｄに形成されたインナ部２ｃの第１折り曲げ部２ｋの折り曲げ量は０.2７ｍｍであり、チップ幅方向外側部６ｅに形成されたインナ部２ｃの第１折り曲げ部２ｋの折り曲げ量は０.1７ｍｍである。
【０１１１】
これは、ＬＯＣ５の封止体６においては、チップ長手方向外側部６ｄの方が、チップ幅方向外側部６ｅよりも面積が広いため、封止体６の長手方向に反りが発生し易く、これを防止するために、少なくともチップ長手方向外側部６ｄに形成されたインナ部２ｃの第１折り曲げ部２ｋの折り曲げ量を大きくしてチップ長手方向外側部６ｄのインナ部２ｃの上側と下側のレジンバランスを良くするものである。
【０１１２】
これにより、ＬＯＣ５において封止体６の長手方向の反りを防止することができる。
【０１１３】
また、ＬＯＣ５では、封止体６のチップ長手方向外側部６ｄに配置された複数のリード２ｅのインナ部２ｃが、ほぼ均一の間隔で、かつほぼ均一の幅に形成されている。
【０１１４】
すなわち、ＬＯＣ５では、図１１に示すように、チップ長手方向外側部６ｄ（図１０参照）に配置された第２リード２ｂに細長いスリット２ｊや貫通孔２ｉが形成され、これにより、このチップ長手方向外側部６ｄに配置された第２リード２ｂや第１リード２ａのリード幅をほぼ均一に形成し、かつ、第２リード２ｂや第１リード２ａをほぼ均一の間隔で設けている。
【０１１５】
これにより、広い面積のチップ長手方向外側部６ｄにおいて、封止体６に応力が付与された際にも、前記応力を分散させることができ、したがって、チップ長手方向外側部６ｄにおける局所的応力集中を防止できる。
【０１１６】
その結果、ＬＯＣ５において封止体６の長手方向の反りを防止することができる。
【０１１７】
ここで、本実施の形態２のＬＯＣ５に用いられる各部材の材質について説明すると、第１リード２ａ、第２リード２ｂおよび第３リード２ｍを有するリードフレーム２は、例えば、鉄、銅、または鉄とニッケルの合金などである。
【０１１８】
さらに、ボンディング用のワイヤ３は、金属細線であり、例えば、金線などである。
【０１１９】
また、封止体６を形成する封止用樹脂８（レジン）は、例えば、エポキシ系の熱硬化性樹脂などであり、さらに、半導体チップ１を第１リード２ａのインナ部２ｃの先端に取り付ける際に用いられる絶縁性テープ７は、耐熱性の高いテープ材であり、例えば、ポリイミドテープなどである。
【０１２０】
次に、本実施の形態２の半導体装置（ＬＯＣ５）の製造方法を図１９に示すプロセスフロー図にしたがって説明する。
【０１２１】
まず、図１９のステップＳ１に示すように、半導体チップ１の主面１ｂ上に配置される複数の第１リード２ａおよび第３リード２ｍと半導体チップ１の近傍で終端している複数の第２リード２ｂとからなる複数のリード２ｅを備え、かつ封止体６の内部に配置されるリード２ｅのインナ部２ｃに半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた折り曲げ部である第１折り曲げ部２ｋおよび第２折り曲げ部２ｌが形成された図１１に示すリードフレーム２を準備する。
【０１２２】
なお、リードフレーム２には、半導体チップ１を固定するための絶縁性テープ７が、第１リード２ａおよび第３リード２ｍのインナ部２ｃの先端およびバスバーリード２ｈに取り付けられている。
【０１２３】
さらに、図１２に示す第１リード２ａ、第２リード２ｂおよびバスバーリード２ｈにおける×マークは、ワイヤボンディング時のボンディング部２ｆを示している。
【０１２４】
続いて、リード２ｅのインナ部２ｃと半導体チップ１の主面１ｂとを接合するダイボンディング（ステップＳ２）を行う。
【０１２５】
ここでは、図１２に示すように、絶縁性テープ７を介して熱圧着し、これによって、半導体チップ１の主面１ｂを第１リード２ａおよび第３リード２ｍのインナ部２ｃの先端およびバスバーリード２ｈに取り付ける。
【０１２６】
したがって、半導体チップ１は、絶縁性テープ７を介して第１リード２ａおよび第３リード２ｍのインナ部２ｃの先端およびバスバーリード２ｈによって支持された状態となる。
【０１２７】
さらに、ワイヤボンディング（ステップＳ３）を行って、図１７に示すように、半導体チップ１のボンディングパッド１ａとこれに対応するインナ部２ｃの先端およびバスバーリード２ｈとをボンディング用のワイヤ３によって電気的に接続する。
【０１２８】
その後、ステップＳ４に示す樹脂封止を行う。
【０１２９】
すなわち、半導体チップ１、各リード２ｅのインナ部２ｃおよびワイヤ３を樹脂封止する。
【０１３０】
なお、本実施の形態２では、図１８に示すモールド金型９を用いて、トランスファーモールド方式によって樹脂封止を行う。
【０１３１】
その際、ＬＯＣ５では、第２リード２ｂの一部、すなわち、第２リード２ｂから枝分かれした分岐リードが、電源用もしくはグランド用として用いられるバスバーリード２ｈであり、モールド金型９においては、図１８に示すように、バスバーリード２ｈ（図１１参照）の吊りリード２ｔに対応した箇所にモールド用の樹脂注入口であるゲート９ａが設けられている。
【０１３２】
したがって、樹脂封止時に、モールド金型９のゲート９ａからキャビティ９ｂに封止用樹脂８を注入する。
【０１３３】
なお、図１８に示すように、キャビティ９ｂ内に配置される第２リード２ｂは、そのキャビティ９ｂ内壁の近傍に第１折り曲げ部２ｋが形成されているため、吊りリード２ｔに沿って形成されたゲート９ａから封止用樹脂８をキャビティ９ｂに注入した際に、封止用樹脂８は第１折り曲げ部２ｋに衝突して乱流を形成する。
【０１３４】
これにより、封止用樹脂８がインナ部２ｃの低い箇所２ｐの上下に分かれてキャビティ９ｂ内に流れ込んでいく。
【０１３５】
さらに、第２リード２ｂには、貫通孔２ｉおよびスリット２ｊ（図１１参照）が形成されているため、貫通孔２ｉおよびスリット２ｊに封止用樹脂８を通してキャビティ９ｂに封止用樹脂８を充填させることができる。
【０１３６】
したがって、図１３、図１４に示す上側樹脂部６ｆと下側樹脂部６ｇとのレジンバランスをほぼ等しくして封止体６を形成することができる。
【０１３７】
また、チップ長手方向外側部６ｄにおいては、第２リード２ｂに貫通孔２ｉおよびスリット２ｊが形成されているため、貫通孔２ｉおよびスリット２ｊを通して上側樹脂部６ｆと下側樹脂部６ｇとを繋ぐことができるため、リード２ｅのインナ部２ｃと封止体６との密着性を向上できる。
【０１３８】
これにより、封止体６における長手方向のパッケージ反りを防止できる。
【０１３９】
なお、図１８に示すゲートレジン溜り部９ｃは、キャビティ９ｂに封止用樹脂８を注入する際に、一旦封止用樹脂８を溜める箇所である。
【０１４０】
樹脂封止終了後、ステップＳ５に示す切断・成形を行う。
【０１４１】
すなわち、リードフレーム２の枠部２ｕから封止体６が形成されたリード２ｅのアウタ部２ｄを切断してこれを分離し、これと同時にリード２ｅのアウタ部２ｄを図１０（ｂ）に示すようにガルウィング状に曲げ成形する。
【０１４２】
これによって、ＬＯＣ５の組み立てを終了する。
【０１４３】
なお、種々のテストに合格して完成品となったＬＯＣ５は、例えば、図２０に示すようなモジュール品１０などに実装される。前記モジュール品１０は、例えば、実装基板１１の表裏両面に複数のＬＯＣ５を、半田によるリフロー実装などによって実装したメモリモジュールなどであり、したがって、その際にＬＯＣ５に組み込まれる半導体チップ１はメモリチップである。
【０１４４】
ただし、モジュール品１０は、メモリモジュールに限定されるものではなく、メモリ以外の他の機能を備えた製品であってもよく、また、ＬＯＣ５はモジュール品１０以外に、単品としてプリント配線基板などに実装されるものであってもよい。
【０１４５】
本実施の形態２の半導体装置（ＬＯＣ５）およびその製造方法によれば、以下のような効果が得られる。
【０１４６】
すなわち、チップシュリンク化を図ったＬＯＣ５において半導体チップ１の主面１ｂ上に配置されない第２リード２ｂのインナ部２ｃに、半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げ部（第１折り曲げ部２ｋまたは第２折り曲げ部２ｌのうちの少なくとも何れか一方）が形成されていることにより、封止体６のチップ長手方向外側部６ｄにおいてモールド時の第１リード２ａおよび第２リード２ｂの上側と下側とのレジンバランスを良好にできる。
【０１４７】
これにより、チップシュリンク化を図ったＬＯＣ５におけるパッケージ反りを防止できる。
【０１４８】
また、第２リード２ｂおよび第３リード２ｍのインナ部２ｃに前記折り曲げ部が形成されたことにより、第２リード２ｂおよび第３リード２ｍのインナ部２ｃに対して比較的低い位置でワイヤ３が接合されるため、ワイヤ３の封止体６からの露出を防止することができるとともに、ワイヤ３が封止体６の外部から透けて見えることがなくなる。
【０１４９】
さらに、第２リード２ｂおよび第３リード２ｍのインナ部２ｃに前記折り曲げ部が形成されたことにより、第２リード２ｂおよび第３リード２ｍのインナ部２ｃに対して比較的低い位置でワイヤ３が接合されるため、第２リード２ｂおよび第３リード２ｍに接合したワイヤ３のワイヤ流れを低減でき、これにより、ワイヤ３の変形を低減できる。
【０１５０】
したがって、ＬＯＣ５の性能および信頼度を向上させることができる。
【０１５１】
また、半導体チップ１の主面１ｂ上に配置される第１リード２ａの一部に、半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた第１折り曲げ部２ｋが形成され、かつこの第１リード２ａには、第１折り曲げ部２ｋよりも半導体チップ１に近い箇所において半導体チップ１の裏面１ｃから主面１ｂに向かう方向に折り曲げられた第２折り曲げ部２ｌが形成されていることにより、封止体６におけるチップ長手方向外側部６ｄとチップ幅方向外側部６ｅとで、レジンバランスを良好にできる。
【０１５２】
したがって、チップシュリンク化をさらに図ったＬＯＣ５においてさらにパッケージ反りを防止できる。
【０１５３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５４】
例えば、前記実施の形態１，２で説明したＬＯＣ５のリード２ｅのインナ部２ｃの折り曲げについては、その形成箇所や高さ方向の形成位置、あるいは形成数などにおいて、様々な構造が考えられる。
【０１５５】
そこで、図２１（ａ）に示す他の実施の形態のＬＯＣ５は、第２リード２ｂのインナ部２ｃが、図２１（ｂ）に示すように半導体チップ１の主面１ｂより高い箇所２ｎと低い箇所２ｐとを有しており、半導体チップ１の主面１ｂより低い箇所２ｐの総面積が、半導体チップ１の主面１ｂより高い箇所２ｎの総面積よりも大きくなるように形成されている。
【０１５６】
これにより、低い箇所２ｐは、封止体６の高さ方向においてほぼ中央付近に配置されるため、インナ部２ｃにおいてこの低い箇所２ｐの面積が大きい方が、封止体６のチップ長手方向外側部６ｄにおけるレジンバランスを良くすることができ、その結果、封止体６のパッケージ反りを防止できる。
【０１５７】
さらに、第２リード２ｂの半導体チップ１の主面１ｂより高い箇所２ｎは、図２１（ｃ）に示すように、半導体チップ１との間に第２リード２ｂの半導体チップ１より低い箇所２ｐを介して設けられるとともに、封止体６の内部の外周際に配置される第１の高い箇所２ｑと、半導体チップ１の主面１ｂ上に延びる第２の高い箇所２ｒとからなっていても良い。
【０１５８】
これにより、チップ長手方向外側部６ｄにおいて、高い箇所２ｎが封止体６の内部の外周際に配置されているため、チップ長手方向外側部６ｄのレジンバランスに悪影響を及ぼすことを防げる。
【０１５９】
なお、第２リード２ｂの第２の高い箇所２ｒは、第２リード２ｂの低い箇所２ｐより高い位置に配置されており、さらに、第２リード２ｂの第１の高い箇所２ｑは、半導体チップ１の主面１ｂを基準として第２の高い箇所２ｒよりも高い位置に配置されている。
【０１６０】
また、図２２（ａ),（ｂ）に示す他の実施の形態のように、第１リード２ａに設けられる折り曲げ部は、０〜３箇所のいずれの数設けられていてもよい。
【０１６１】
すなわち、一部の第１リード２ａおよび第２リード２ｂには、図２２（ｂ）に示すように、半導体チップ１の主面１ｂから裏面１ｃに向かう方向に折り曲げられた第１折り曲げ部２ｋが形成され、さらに、前記一部の第１リード２ａには、第１折り曲げ部２ｋよりも半導体チップ１に近い箇所において半導体チップ１の裏面１ｃから主面１ｂに向かう方向に折り曲げられた第２折り曲げ部２ｌが形成されている。
【０１６２】
また、第１折り曲げ部２ｋは、封止体６の側面６ａとリード２ｅとが直角に交わる箇所の近傍に形成されていることが好ましい。
【０１６３】
なお、第１リード２ａは、半導体チップ１の主面１ｂから裏面に向かう方向に折り曲げられた折り曲げ部を１箇所のみ有する他のリード２ｓ（図２２（ａ）参照）を含んでいてもよい。
【０１６４】
また、第２リード２ｂにおいて、この第２リード２ｂがこれから枝分かれした分岐リードを有している場合、この第２リード２ｂから枝分かれした分岐リードが、半導体チップ１の主面１ｂに固定されていてもよい。
【０１６５】
さらに、第１折り曲げ部２ｋおよび第２折り曲げ部２ｌは、少なくとも半導体チップ１の短辺と封止体６との間の領域、すなわちチップ長手方向外側部６ｄに配置されていることが好ましく、また、少なくとも第１リード２ａおよび第２リード２ｂの両者もしくは何れか一方に、半導体チップ１の外側の領域において折り曲げが形成されていればよい。
【０１６６】
また、前記実施の形態１，２においては、ＬＯＣ５のアウタ部２ｄがガルウィング状に曲げ成形されている場合を説明したが、アウタ部２ｄの形状は、ガルウィング状に限定されるものではなく、例えば、Ｊ形状などであってもよい。
【０１６７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１６８】
（１）．ＬＯＣにおいて半導体チップの主面上に配置されない第２リードのインナ部が半導体チップの主面から裏面に向かう方向に折り曲げられていることにより、封止体のチップ長手方向外側部においてモールド時の第２リードの上側と下側とのレジンバランスを良好にできる。これにより、チップシュリンク化を図ったＬＯＣにおけるパッケージ反りを防止できる。
【０１６９】
（２）．第２リードのインナ部に折り曲げ部が形成されたことにより、第２リードのインナ部に対して比較的低い位置でワイヤが接合されるため、ワイヤの封止体からの露出を防止することができるとともに、ワイヤが封止体の外部から透けて見えることがなくなる。さらに、第２リードに接合したワイヤのワイヤ流れを低減でき、これにより、ワイヤの変形を低減できる。したがって、ＬＯＣの性能および信頼度を向上させることができる。
【０１７０】
（３）．半導体チップの主面上に配置される第１リードのうち一部の第１リードおよび前記第２リードに第１折り曲げ部が形成され、かつ前記第１リードには、第１折り曲げ部よりも半導体チップに近い箇所において第２折り曲げ部が形成されていることにより、封止体におけるチップ長手方向外側部とチップ幅方向外側部とでレジンバランスを良好にできる。したがって、チップシュリンク化を図ったＬＯＣにおいてもさらにパッケージ反りを防止できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の構造の一例を封止体を透過してその内部構成を示す部分平面図である。
【図２】図１のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図である。
【図３】本発明の実施の形態１の半導体装置の製造方法においてダイボンディング終了時点でのリードフレームと半導体チップの構造の一例を示す拡大部分平面図である。
【図４】図３のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図である。
【図５】本発明の実施の形態１の半導体装置の製造方法においてワイヤボンディング終了時点でのボンディング状態の一例を示す拡大部分平面図である。
【図６】図５のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図である。
【図７】本発明の実施の形態１の半導体装置の製造方法において樹脂封止終了時点でのパッケージ内部の構造を透過して示す拡大部分平面図である。
【図８】図７のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図である。
【図９】本発明の実施の形態２の半導体装置の基本構造の一例を示す拡大部分断面図である。
【図１０】（ａ),（ｂ）は本発明の実施の形態２の半導体装置の構造の一例を示す図であり、（ａ）は封止体の各領域を示した平面図、（ｂ）は断面図である。
【図１１】本発明の実施の形態２の半導体装置の製造方法に用いられるリードフレームの構造の一例を示す拡大部分平面図である。
【図１２】本発明の実施の形態２の半導体装置の製造方法においてダイボンディング終了時点でのリードフレームと半導体チップの構造の一例を示す拡大部分平面図である。
【図１３】図１２のＡ−Ａ線に沿う断面の構造を示す拡大部分断面図である。
【図１４】図１２のＡ−Ｂ線に沿う断面の構造を示す拡大部分断面図である。
【図１５】図１２のＣ−Ｃ線に沿う断面の構造を示す拡大部分断面図である。
【図１６】図１２のＤ−Ｄ線に沿う断面の構造を示す拡大部分断面図である。
【図１７】本発明の実施の形態２の半導体装置の製造方法においてワイヤボンディング終了時点でのボンディング状態の一例を示す拡大部分平面図である。
【図１８】本発明の実施の形態２の半導体装置の製造方法の樹脂封止工程における封止用樹脂注入方法の一例を示す図であり、図１２のＥ−Ｅ線に沿った箇所の拡大部分断面図である。
【図１９】本発明の実施の形態２の半導体装置の製造方法における組み立て手順の一例を示すプロセスフロー図である。
【図２０】本発明の実施の形態２の半導体装置における実装形態の一例を示す部分正面図である。
【図２１】（ａ),（ｂ),（ｃ）は本発明の他の実施の形態の半導体装置の構造を示す図であり、（ａ）は封止体を透過して示す部分平面図、（ｂ）は（ａ）のＦ−Ｆ線に沿う部分断面図、（ｃ）は（ｂ）の変形例を示す部分断面図である。
【図２２】（ａ),（ｂ) は本発明の他の実施の形態の半導体装置の構造を示す図であり、（ａ）は封止体を透過して示す部分平面図、（ｂ）は（ａ）のＧ−Ｇ線に沿う部分断面図である。
【符号の説明】
１半導体チップ
１ａボンディングパッド（外部電極）
１ｂ主面
１ｃ裏面
２リードフレーム
２ａ第１リード
２ｂ第２リード
２ｂ1 折り曲げ部
２ｃインナ部
２ｄアウタ部
２ｅリード
２ｆボンディング部
２ｇ被実装面
２ｈバスバーリード
２ｉ貫通孔
２ｊスリット
２ｋ第１折り曲げ部（折り曲げ部）
２ｌ第２折り曲げ部（折り曲げ部）
２ｍ第３リード
２ｎ高い箇所
２ｐ低い箇所
２ｑ第１の高い箇所
２ｒ第２の高い箇所
２ｓ他のリード
２ｔ吊りリード
２ｕ枠部
３ワイヤ
４封止体
５ＬＯＣ（半導体装置）
６封止体
６ａ側面
６ｂ上面
６ｃ下面
６ｄチップ長手方向外側部（チップ外側部）
６ｅチップ幅方向外側部（チップ外側部）
６ｆ上側樹脂部
６ｇ下側樹脂部
７絶縁性テープ
８封止用樹脂
９モールド金型
９ａゲート
９ｂキャビティ
９ｃゲートレジン溜り部
１０モジュール品
１１実装基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor manufacturing technique, and more particularly, to a technique effective when applied to the prevention of warpage of a LOC (Lead On Chip) sealing body in which an inner portion of a lead is disposed on a main surface of a semiconductor chip.
[0002]
[Prior art]
The technology described below has been studied by the present inventors in researching and completing the present invention, and the outline thereof is as follows.
[0003]
2. Description of the Related Art A semiconductor device called LOC is known as a semiconductor device having a small package size in a semiconductor device on which a semiconductor chip such as an LSI (Large Scale Integrated Circuit) chip is mounted.
[0004]
In the LOC, the end portion of the inner portion of the lead is disposed on the main surface (circuit forming surface) of the semiconductor chip, and thereby the bonding pad of the semiconductor chip and the bonding portion at the end portion of the inner portion corresponding thereto are arranged. They are electrically connected by bonding wires.
[0005]
Further, the semiconductor chip is joined to the end portion of the inner portion by an insulating tape or the like, and is thereby supported by the end portion of the inner portion of the lead via the insulating tape.
[0006]
Further, the semiconductor chip, the inner part of the lead, and the wire are resin-sealed with a sealing resin, whereby a sealing body (also referred to as a package) is formed.
[0007]
Recently, chip shrinking has been performed for cost reduction, and there is a LOC having a structure in which a chip outer region having a relatively large area is formed inside a sealing body. In such LOC, the chip size is reduced. Therefore, in addition to the lead (first lead) arranged on the main surface of the semiconductor chip, the lead (second lead) that is not arranged on the main surface of the semiconductor chip and the inner portion terminates in the vicinity of the semiconductor chip. Those with lead) are also being considered.
[0008]
In this way, in the LOC having a lead that is not arranged on the main surface of the semiconductor chip, the inner part of this lead (second lead) has an adverse effect on the resin balance at the time of molding (resin balance on the upper side and lower side of the inner part). As a result, package warping may occur.
[0009]
Further, as chip shrinking progresses, the area outside the chip of the encapsulant becomes wider, and therefore the area where the resin balance becomes worse increases.
[0010]
Note that, for example, Japanese Patent Laid-Open No. 9-116074 discloses a LOC for preventing the warpage of the package by making the resin flow uniform when forming the sealing body. In this LOC, the branch lead is branched from the lead. A bent resin balance portion is provided.
[0011]
[Problems to be solved by the invention]
However, in the LOC described in the above-mentioned Japanese Patent Application Laid-Open No. 9-116074, the resin balance portion is provided only on the branch lead branched from the lead, and the chip outer region in the longitudinal direction of the semiconductor chip ( It is provided only in the vicinity of the center of the outer side in the chip longitudinal direction.
[0012]
Accordingly, when chip shrinkage further progresses, the chip outer region (chip longitudinal direction outer side portion and chip width direction outer side portion) in the encapsulant increases, so that the resin balance portion installation region is outside the semiconductor chip in the longitudinal direction. The area alone is insufficient, and the problem is that package warpage occurs.
[0013]
In addition, when wire bonding is performed between a lead that is not arranged on the main surface of the semiconductor chip and a bonding pad corresponding to the lead, the distance between the wires becomes long, and as a result, a wire flow occurs during molding, and the performance of the semiconductor device And the problem of reduced reliability arises.
[0014]
Furthermore, since the lead (second lead) that is not arranged on the main surface of the semiconductor chip is arranged at a position higher than the lead (first lead) arranged on the main surface (position away from the semiconductor chip), this lead. The thickness of the sealing body on the (second lead) is reduced, so that the wire is exposed to the outside of the sealing body, and the lead (second lead) and the wire are transparent from the outside of the sealing body. The problem of being visible occurs.
[0015]
An object of the present invention is to prevent a semiconductor device from being warped in a LOC having leads that are not arranged on a semiconductor chip, and to improve performance and reliability. Place It is to provide.
[0016]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0017]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0018]
That is, in the semiconductor device according to the present invention, (a) the planar shape is a quadrangle having a pair of first sides and a pair of second sides longer than the first sides, and is formed along the second sides. Main surface including multiple bonding pads ,as well as Back facing the main surface Face And (b) a pair of third sides arranged side by side with the first side, and a pair of second sides arranged longer than the third side and side by side with the second side. It consists of a quadrilateral with four sides and seals the semiconductor chip Made of resin A sealing body; and (c) a first inner sealed in the sealing body. Part, Of the semiconductor chip Said Along the second side of the main surface , An adhesive is interposed on the main surface of the semiconductor chip. The distal end portion of the fixed first inner portion ,as well as The first inner part The tip of 1st outer side which is located in the other side and is exposed from the said sealing body, and is arrange | positioned along the 4th side of the said sealing body Part A first lead having (d) a second inner longer than the length of the first inner portion and sealed in the sealing body Part, Between the first side of the semiconductor chip and the third side of the sealing body In the thickness direction of the sealing body The semiconductor chip of the first inner part is more than the tip part. Said The tip of the second inner portion arranged at a position close to the back side Part, A through hole formed in the second inner portion ,as well as A second outer part located on the opposite side of the second inner part, exposed from the sealing body, and disposed along the fourth side of the sealing body; Part And (e) the tip of the first inner portion and the bonding pad corresponding to the first inner portion among the plurality of bonding pads are electrically connected to each other. A first wire, and (f) a first wire that is sealed by the sealing body and electrically connects the tip portion of the second inner portion and the bonding pad corresponding to the second inner portion of the plurality of bonding pads. 2 wires.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0024]
(Embodiment 1)
FIG. 1 is a partial plan view showing an internal configuration of an example of the structure of a semiconductor device according to the first embodiment of the present invention, which passes through a sealing body, and FIG. 2 shows a cross-sectional structure taken along line AA in FIG. 3 is an enlarged partial cross-sectional view, FIG. 3 is an enlarged partial plan view showing an example of the structure of the lead frame and the semiconductor chip at the end of die bonding in the method of manufacturing a semiconductor device according to the first embodiment of the present invention, and FIG. FIG. 5 is an enlarged partial plan view showing an example of a bonding state at the end of wire bonding in the method of manufacturing a semiconductor device according to the first embodiment of the present invention. 6 is an enlarged partial cross-sectional view showing the structure of the cross section taken along the line AA in FIG. 5. FIG. Enlarged part showing through structure Rear view, FIG. 8 is an enlarged partial sectional view showing the structure of a cross section taken along the line A-A of FIG.
[0025]
As shown in FIGS. 1 and 2, the semiconductor device according to the first embodiment is a semiconductor device having a LOC (Lead On Chip) structure as a semiconductor device having a small package size, and is designed to be chip-shrinked. It is.
[0026]
In this case, the semiconductor chip 1 is formed with a semiconductor element constituting a DRAM (Dynamic Random Access Memory) as a memory system, and a bonding pad (external electrode) 1 a is formed on the surface of the semiconductor chip 1. 54 (plural) are formed. In addition, as another aspect of the semiconductor chip 1 of the first embodiment, the semiconductor chip 1 includes a memory or logic semiconductor element such as an SRAM (Static Random Access Memory) as a component, and includes a plurality of elements. A semiconductor chip 1 having an external electrode such as a bonding pad 1a can be applied.
[0027]
The first lead 2a formed on the lead frame 2 is fixed to the surface of the semiconductor chip 1 with an adhesive interposed. For example, there are 50 first leads 2a, 25 of which are fixed to one side with the longitudinal center of the semiconductor chip 1 as a boundary, and the other 25 are fixed to the other side of the semiconductor chip 1. Has been.
[0028]
Further, the bonding pad 1a as the external electrode of the semiconductor chip 1 and the first lead 2a are electrically connected by a bonding wire 3 made of, for example, a gold wire or an aluminum wire.
[0029]
On the other hand, the second lead 2b arranged outside the semiconductor chip 1 is formed with a bent portion 2b1 which is a feature of the semiconductor device of the first embodiment, and the second lead having the bent portion 2b1. For example, four (plural) 2b are arranged outside the semiconductor chip 1. In this case, the bent portion 2b1 of the second lead 2b is formed on the second lead 2b disposed inside the sealing body 4 (also referred to as a package). A mounting insulator made of a sealing resin 8 (see FIG. 18) or the like is applied to the sealing body 4.
[0030]
Further, the bonding pad 1a as the external electrode of the semiconductor chip 1 and the second lead 2b are electrically connected by a wire 3 made of, for example, a gold wire or an aluminum wire. In the second lead 2b of the first embodiment, the region where the wire 3 is electrically connected is disposed below the surface of the second lead 2b above the bent portion 2b1 because the bent portion 2b1 is formed. It is characterized by being.
[0031]
According to the semiconductor device of the first embodiment described above, the semiconductor device is disposed outside the semiconductor chip 1 other than the first lead 2a fixed to the surface of the semiconductor chip 1 sealed by the sealing body 4. A plurality of bent portions 2b1 are formed on the second lead 2b, and further, a bent portion 2b1 is formed in the region where the wire 3 in the second lead 2b of the first embodiment is electrically connected. As a result, it is disposed below the surface of the second lead 2b above the bent portion 2b1, and as a result, the sealing over the second lead 2b near the region where the wire 3 is electrically connected. The resin thickness of the stationary body 4 can be increased.
[0032]
Therefore, according to the semiconductor device of the first embodiment, the thickness of the sealing body 4 (sealing resin) on the second lead 2b in the vicinity of the region where the wires 3 are electrically connected is increased. Therefore, the thickness of the sealing body 4 on the second lead 2b in the vicinity of the region to which the wire 3 is electrically connected can be set to the second thickness in the vicinity of the region to which the wire 3 is electrically connected. It can be a value approximate to the thickness of the sealing body 4 under the lead 2b.
[0033]
As a result, warpage (package warpage) of the sealing body 4 can be reduced, and as a result, a semiconductor device having high performance and high reliability can be obtained.
[0034]
Further, according to the semiconductor device of the first embodiment, the thickness of the sealing body 4 on the second lead 2b in the vicinity of the region where the wire 3 is electrically connected can be increased. Even if the two leads 2b are deformed, the phenomenon that the second lead 2b can be seen through from the outside of the sealing body 4 can be prevented.
[0035]
Further, according to the semiconductor device of the first embodiment, the second lead 2b arranged outside the semiconductor chip 1 is formed with a plurality of bent portions 2b1. The region of the lead 2b where the wire 3 is electrically connected is located below the surface of the second lead 2b above the bent portion 2b1 due to the formation of the bent portion 2b1, and as a result, The distance between the region where the wire 3 in the second lead 2b is electrically connected and the bonding pad 1a (external electrode) 1a in the semiconductor chip 1 can be shortened.
[0036]
As a result, the length of the wire 3 can be shortened, and therefore deformation phenomena such as wire flow during resin sealing of the wire 3 can be reduced. As a result, high performance and high reliability can be achieved. The semiconductor device can be realized.
[0037]
Next, a method for manufacturing the semiconductor device according to the first embodiment will be described.
[0038]
First, the first lead 2a in the lead frame 2 is arranged on the surface of the semiconductor chip 1, and the first lead 2a is fixed to the surface of the semiconductor chip 1 with an adhesive (FIGS. 3 and 4).
[0039]
In this case, the lead frame 2 according to the first embodiment has a bent portion 2b1 at a position where the lead frame 2 is disposed inside the sealing body 4 in the second lead 2b other than the first lead 2a fixed to the surface of the semiconductor chip 1. It is characterized by being formed.
[0040]
Further, in the second lead 2b of the first embodiment, the region where the wire 3 is electrically connected is lower than the surface of the second lead 2b above the bent portion 2b1 because the bent portion 2b1 is formed. It is characterized by being arranged.
[0041]
Thereafter, using a wire bonding apparatus, the bonding pad 1a and the first lead 2a as the external electrodes of the semiconductor chip 1 and the bonding pad 1a and the second lead 2b are made of, for example, a gold wire or an aluminum wire. A step of electrically connecting with the bonding wire 3 is performed (FIGS. 5 and 6).
[0042]
Next, using a resin sealing device (also referred to as a mold device), the semiconductor chip 1, the first lead 2a, the second lead 2b, and the wire 3 are sealed with a sealing resin 8 (see FIG. 18). The sealing body 4 is formed (FIGS. 7 and 8). As another aspect of the sealing body 4 of the first embodiment, a mounting insulator made of a material other than the sealing resin can be applied.
[0043]
Then, after bending the first lead 2a and the second lead 2b outside the sealing body 4 using a lead processing machine, the frame frame in the lead frame 2 is cut to obtain the semiconductor according to the first embodiment. The manufacturing process at the device mounting level is completed (FIGS. 1 and 2).
[0044]
According to the manufacturing method of the semiconductor device of the first embodiment, the lead frame 2 has the bent portion 2b1 formed on the second lead 2b disposed outside the semiconductor chip 1 inside the sealing body 4. The region of the second lead 2b to which the wire 3 is electrically connected is located below the surface of the second lead 2b above the bent portion 2b1 due to the formation of the bent portion 2b1. Such a lead frame 2 is used.
[0045]
Therefore, according to the method of manufacturing the semiconductor device of the first embodiment, in the wire bonding step, the distance between the region where the wire 3 in the second lead 2b is electrically connected and the bonding pad 1a in the semiconductor chip 1 is set. Accordingly, the length of the wire 3 can be shortened. Therefore, deformation phenomena such as the flow of the wire 3 can be reduced.
[0046]
As a result, a high-performance and highly reliable semiconductor device can be realized and the manufacturing yield can be increased.
[0047]
Further, according to the method of manufacturing the semiconductor device of the first embodiment, in the step of forming the sealing body 4, the sealing body on the second lead 2b in the vicinity of the region where the wire 3 is electrically connected. 4 can increase the thickness of the sealing body 4 on the second lead 2b in the vicinity of the region where the wire 3 is electrically connected, so that the wire 3 is electrically connected. It can be set to a value approximate to the thickness of the sealing body 4 under the second lead 2b in the vicinity of the region.
[0048]
Thereby, the resin balance of the upper side and the lower side of the second lead 2b in the sealing body 4 can be improved, and as a result, warpage (package warpage) of the sealing body 4 can be reduced.
[0049]
Therefore, a semiconductor device with high performance and high reliability can be realized and the manufacturing yield can be increased.
[0050]
Furthermore, according to the manufacturing method of the semiconductor device of the first embodiment, in the step of forming the sealing body 4, the sealing body on the second lead 2b in the vicinity of the region where the wire 3 is electrically connected. 4 can be increased, the thickness of the sealing body 4 on the second lead 2b in the vicinity of the region where the wire 3 is electrically connected can be increased, and as a result, Even when the second lead 2b is deformed, the phenomenon that the second lead 2b can be seen through from the outside of the sealing body 4 can be prevented.
[0051]
(Embodiment 2)
9 is an enlarged partial sectional view showing an example of the basic structure of the semiconductor device according to the second embodiment of the present invention. FIG. 10 is a diagram showing an example of the structure of the semiconductor device according to the second embodiment of the present invention. ) Is a plan view showing each region of the sealing body, (b) is a cross-sectional view, and FIG. 11 is an enlarged view showing an example of the structure of a lead frame used in the method of manufacturing a semiconductor device according to the second embodiment of the present invention. FIG. 12 is a plan view, FIG. 12 is an enlarged partial plan view showing an example of the structure of the lead frame and the semiconductor chip at the end of die bonding in the semiconductor device manufacturing method according to the second embodiment of the present invention, and FIG. FIG. 14 is an enlarged partial sectional view showing the structure of the cross section along the line A, FIG. 14 is an enlarged partial sectional view showing the structure of the cross section along the line AB in FIG. 12, and FIG. 15 is a sectional view taken along the line CC in FIG. FIG. 16 is a DD sectional view of FIG. FIG. 17 is an enlarged partial plan view showing an example of a bonding state at the end of wire bonding in the method of manufacturing a semiconductor device according to the second embodiment of the present invention, and FIG. It is a figure which shows an example of the resin injection method for sealing in the resin sealing process of the manufacturing method of the semiconductor device of Embodiment 2, and is the expanded partial sectional view of the location along the EE line of FIG. FIG. 20 is a process flow diagram showing an example of an assembly procedure in the method of manufacturing a semiconductor device according to the second embodiment of the present invention, and FIG. 20 is a partial front view showing an example of a mounting form in the semiconductor device according to the second embodiment of the present invention. .
[0052]
Similar to the semiconductor device described in the first embodiment, the semiconductor device according to the second embodiment has a LOC structure in which chip shrinking is achieved. Therefore, an end portion is formed on the main surface 1b of the semiconductor chip 1. A first lead 2a that is disposed and bonded to the main surface 1b to support the semiconductor chip 1 and a second lead that is not disposed on the main surface 1b of the semiconductor chip 1 and terminates near the outside of the semiconductor chip 1 The lead 2b is mixed.
[0053]
First, the basic configuration of the LOC type semiconductor device 5 according to the second embodiment will be described with reference to FIG.
[0054]
FIG. 9 is a diagram showing a cross section of the finished product LOC5 cut at the same position as the line AA in FIG.
[0055]
The LOC 5 includes a semiconductor chip 1 having a main surface 1b on which a semiconductor element and a plurality of bonding pads 1a are formed, and a back surface 1c facing the main surface 1b, and an inner portion 2c and an outer portion 2d, respectively. A plurality of leads 2e including a plurality of first leads 2a extending on the main surface 1b of the semiconductor chip 1 and a plurality of second leads 2b in which bonding portions 2f to which the wires 3 are bonded terminate in the vicinity of the semiconductor chip 1. And the wire 3 that electrically connects the bonding pad 1a and the bonding part 2f of the inner part 2c of the first lead 2a and the second lead 2b, and the inner part 2c and the wire 3 of the semiconductor chip 1 and the lead 2e are sealed. The inner portion 2c disposed in the sealing body 6 of the second lead 2b includes a sealing body 6 (also referred to as a package). In which are bent toward the back surface 1c from the main surface 1b of the conductor chip 1.
[0056]
In general, in the semiconductor device having the LOC structure, since the plurality of second leads 2b are joined to the main surface 1b of the semiconductor chip 1, the lead 2e composed of the second lead 2b and the first lead 2a is sealed. The side surface 6a of the body 6 protrudes from the portion near the upper surface 6b to the outside, and is further bent from the protruding portion toward the lower surface 6c of the sealing body 6 for mounting.
[0057]
That is, as shown in FIG. 9, the distance between the protruding portion of the lead 2e and the upper surface 6b of the sealing body 6 on the side surface 6a of the sealing body 6 is H, and the protruding portion of the lead 2e and the sealing body 6 When the distance from the lower surface 6c is I, a relationship of H << I is established.
[0058]
Thereby, in the LOC5 of the second embodiment, when the length of the outer portion 2d of the lead 2e bent downward from the protruding portion of the side surface 6a of the sealing body 6 is L, L is very long. As a result, when the cycle (reliability) test or the like is performed by solder mounting on the mounting substrate 11 (see FIG. 20), the length L of the outer portion 2d is long. Stress can be relaxed.
[0059]
Therefore, the connection life in solder mounting can be extended.
[0060]
Further, in the LOC 5, the inner portion 2 c of the second lead 2 b is formed with a portion bent in a direction from the main surface 1 b to the back surface 1 c of the semiconductor chip 1, so that in the thickness direction of the sealing body 6. The inner portion 2c can be disposed near the center thereof, so that the thickness of the upper side of the inner portion 2c of the sealing body 6 is J and the thickness of the lower side of the inner portion 2c is K. A relationship can be formed.
[0061]
That is, the LOC5 of the second embodiment is a LOC5 that is made into chip shrink, and in the sealing body 6 of this LOC5, the same height region having the bonding part 2f of the inner part 2c of the second lead 2b is provided. The resin balance between the upper side (upper resin part 6f) and the lower side (lower resin part 6g) is improved to prevent package warpage.
[0062]
In the second embodiment, “upper”, “upper”, “higher”, “lower” with respect to the semiconductor chip 1, the sealing body 6 and the lead 2e (including the outer part 2d and the inner part 2c), Expressions such as “downward” and “low” refer to the direction of moving away from the mounted surface 2g on the sealing body side of the mounted surface 2g with reference to the mounted surface 2g of the outer portion 2d of the lead 2e of the LOC5. In the following description, it is assumed that the direction is the upper or higher direction, and the direction approaching the mounting surface 2g is the lower or lower direction.
[0063]
Next, the detailed structure of the LOC 5 (semiconductor device) according to the second embodiment will be described with reference to FIGS.
[0064]
13 to 16 are respectively along the AA line, AB line, CC line and DD line in the structure of the lead frame and the semiconductor chip at the end of die bonding shown in FIG. Although the structure of a cross section is shown, about the shape of the sealing body 6 shown with the dashed-dotted line in FIGS. 12-16, the external shape of the sealing body 6 after a mold is represented as a virtual line. .
[0065]
As shown in FIG. 10B, the end portion of the inner portion 2c of the first lead 2a is fixed to the main surface 1b of the semiconductor chip 1 with an insulating tape 7 such as a polyimide tape.
[0066]
That is, the semiconductor chip 1 is supported by the plurality of first leads 2 a via the insulating tape 7.
[0067]
Further, the outer portion 2d of each lead 2e protruding from the side surface 6a of the sealing body 6 first protrudes in a direction away from the sealing body 6, and then bends in the direction of the lower surface 6c of the sealing body 6, and further the sealing body 6 The outer portion 2d of the lead 2e of the LOC 5 of the second embodiment is bent and formed in a gull wing shape.
[0068]
At that time, the outer portion 2d of the first lead 2a and the second lead 2b protrudes outside from the sealing body 6 at a location above the height of the main surface 1b of the semiconductor chip 1 on the side surface 6a of the sealing body 6. Yes.
[0069]
10B, the sealing body 6 includes an upper surface 6b formed on the main surface 1b side of the semiconductor chip 1, a lower surface 6c formed on the back surface 1c side of the semiconductor chip 1, and a semiconductor. The distance between the lead 2e and the upper surface 6b of the sealing body 6 at the protruding portion where the lead 2e of the side surface 6a of the sealing body 6 protrudes is composed of four side faces 6a formed around the side of the chip 1 (see FIG. 9 is much shorter than the distance (distance I shown in FIG. 9) between the lead 2e and the lower surface 6c of the sealing body 6 (H << I).
[0070]
As a result, as described in the basic structure of the LOC 5 shown in FIG. 9, the length L in the height direction of the outer portion 2d of the lead 2e can be formed extremely long, and accordingly, the mounting substrate 11 (see FIG. 20). When a cycle test or the like is performed after soldering to (1), the stress on the solder can be relaxed.
[0071]
As a result, it is possible to extend the connection life in the solder mounting of the LOC 5 subjected to chip shrinkage.
[0072]
Further, the semiconductor chip 1 incorporated in the LOC 5 has a rectangular planar shape as shown in FIG. 10A, and a plurality of bonding pads 1a are the main parts of the semiconductor chip 1 as shown in FIG. Arranged in a row near the center of the main surface 1b substantially parallel to the long side of the surface 1b.
[0073]
Here, each pin function of the semiconductor chip 1 in the LOC 5 of the present embodiment will be described with reference to FIG.
[0074]
In FIG. 12, each pin function is replaced with a corresponding lead 2e, where Vcc is a power supply, Vss is a ground, A ₁ ~ A ₁₃ Is the address input, RAS is the row address strobe, CAS is the column address strobe, DQ ₀ ~ DQ ₁₅ Is a data input / output, CLK is a clock input, CKE is a clock enable input, WE is a write enable input, CS is a chip select, and NC is not connected.
[0075]
Further, the planar shape of the sealing body 6 in the LOC 5 is a rectangle corresponding to the semiconductor chip 1 as shown in FIG. At that time, when the semiconductor chip 1 is reduced in size by chip shrinking, a chip outer portion which is a relatively large area outside the chip is formed inside the sealing body 6.
[0076]
Here, as shown in FIG. 10A, the chip outer portion of the sealing body 6 will be described by being divided into a chip longitudinal direction outer portion 6d and a chip width direction outer portion 6e. That is, the chip longitudinal direction outer portion 6 d is an outer region in the longitudinal direction of the semiconductor chip 1 in the sealing body 6, while the chip width direction outer portion 6 e is the outer side in the width direction of the semiconductor chip 1 in the sealing body 6. It is an area.
[0077]
Therefore, the inner part 2c of the lead 2e arranged at least in the chip longitudinal direction outer part 6d of the chip longitudinal direction outer part 6d and the chip width direction outer part 6e of the sealing body 6 is bent. In the LOC5 of the form, the bend is formed in both the chip longitudinal direction outer portion 6d and the chip width direction outer portion 6e.
[0078]
In the LOC5, a second lead 2b longer than the first lead 2a is formed in a region between the short side of the semiconductor chip 1 and the short side of the sealing body 6, that is, in the chip longitudinal direction outer portion 6d of the sealing body 6. Is arranged.
[0079]
That is, by disposing the second lead 2b longer than the first lead 2a in the chip longitudinal direction outer portion 6d, the rigidity of the chip longitudinal direction outer portion 6d having a relatively large area in the sealing body 6 can be increased. As a result, package warpage in the LOC 5 can be prevented.
[0080]
As shown in FIG. 17, the first lead 2 a extends in a direction orthogonal to the long side of the semiconductor chip 1, and a plurality of first leads 2 a are arranged along the long side.
[0081]
Further, as shown in FIG. 12, as a part of the second lead 2b, here, a lead 2e branched from the second lead 2b, for example, a power or ground bus bar lead 2h is a semiconductor chip. The bus bar lead 2h extends from one short side of the semiconductor chip 1 to the other short side facing the main surface 1b.
[0082]
In addition, at least the second lead 2b among the leads 2e arranged on the chip longitudinal direction outer side portion 6d of the sealing body 6 is provided with a through hole 2i or an elongated slit 2j.
[0083]
However, the through hole 2i or the slit 2j may be provided in the first lead 2a disposed on the outer side 6d in the chip longitudinal direction, and at that time, both the through hole 2i and the slit 2j may be provided. Or any one may be provided and these may be provided in the chip | tip width direction outer side part 6e.
[0084]
Since the through-hole 2i or the slit 2j is provided, the sealing resin (see FIG. 18, also referred to as resin) 8 enters the through-hole 2i or the slit 2j when the resin is injected. The adhesion of the lead 2e can be improved, and as a result, package warpage in the LOC 5 can be reduced.
[0085]
Furthermore, since the sealing resin 8 can pass through the through hole 2i and the slit 2j at the time of resin injection, the resin balance between the upper side and the lower side of the inner part 2c of the lead 2e in the sealing body 6 can be improved. This also reduces the package warpage as described above.
[0086]
Here, the bending amount in each inner portion 2c of the LOC 5 will be described.
[0087]
As shown in FIGS. 13 to 16, there are two types of bending amounts for bending the inner portion 2 c of the LOC 5, the bending P is, for example, 0.27 mm, and the difference Q (the bending Q in FIG. 16). ) Is, for example, 0.10 mm, the bending amount of the other (near the chip) is 0.27 mm−0.10 mm = 0.17 mm.
[0088]
The LOC 5 includes a first bent portion (folded portion) 2k that is bent in a direction from the main surface 1b to the back surface 1c of the semiconductor chip 1 in the vicinity of the side surface 6a of the sealing body 6, and further extends therefrom. The plurality of first leads 2a shown in FIGS. 14 and 15 in which the second bent portion 21 is bent in the direction from the back surface 1c of the semiconductor chip 1 to the main surface 1b, and the vicinity of the side surface 6a of the sealing body 6 The second lead 2b shown in FIG. 13 in which only the first bent portion 2k bent in the direction from the main surface 1b of the semiconductor chip 1 toward the back surface 1c is formed, and the main surface 1b of the semiconductor chip 1 to the back surface 1c. A plurality of third leads 2m shown in FIG. 16 in which only the first bent portion 2k bent in the direction toward it is formed.
[0089]
That is, the first lead 2a shown in FIG. 14 and FIG. 15 has two bends formed in the inner portion 2c at the outer side 6d in the chip longitudinal direction, and the tip of the inner portion 2c is on the main surface 1b of the semiconductor chip 1. Further, the second lead 2b shown in FIG. 13 is formed with one bend in the inner portion 2c at the outer side portion 6d in the chip longitudinal direction, and the tip of the inner portion 2c terminates in the vicinity of the semiconductor chip 1. Further, the third lead 2m shown in FIG. 16 is formed with one bend at the inner portion 2c at the outer portion 6e in the chip width direction, and the tip of the inner portion 2c is the main surface 1b of the semiconductor chip 1. Is placed on top.
[0090]
At that time, the first bent portion 2k and the second bent portion 21 are arranged outside the semiconductor chip 1 in the sealing body 6.
[0091]
That is, in the LOC5, the first bent portion 2k and the second bent portion 2l in the first lead 2a in which both the first bent portion 2k and the second bent portion 2l are formed are both bent outward in the chip longitudinal direction. 6d.
[0092]
Moreover, the 1st bending part 2k is arrange | positioned in the location higher than the 2nd bending part 2l.
[0093]
Further, the region between the first bent part 2k and the second bent part 21 is arranged at a position lower than the tip part arranged on the semiconductor chip 1 of the first lead 2a.
[0094]
Accordingly, since the first bent portion 2k is formed in the vicinity of the side surface 6a of the sealing body 6 in the chip longitudinal direction outer side portion 6d, the lower portion of the inner portion 2c, that is, the first bent portion 2k to the second bent portion. The distance to the part 2l can be increased, and as a result, the resin balance between the upper side and the lower side of the lead 2e in the chip longitudinal direction outer side part 6d of the sealing body 6 can be improved.
[0095]
Therefore, package warpage in LOC5 can be reduced.
[0096]
In LOC5, as shown in FIGS. 14, 15 and 16, the distance M from the first lead 2a and the third lead 2m arranged on the semiconductor chip 1 to the upper surface 6b of the sealing body 6, and the semiconductor The semiconductor chip 1 is disposed in the sealing body 6 so that the distance N between the back surface 1c of the chip 1 and the lower surface 6c of the sealing body 6 is substantially equal. Can be improved.
[0097]
Next, the characteristics of the LOC5 structure will be described using the inner portion 2c of the first lead 2a.
[0098]
That is, the inner portion 2 c is a portion other than the tip portion disposed on the semiconductor chip 1 of the first lead 2 a, and from the main surface 1 b of the semiconductor chip 1 in a region outside the semiconductor chip 1 of the sealing body 6. A bent portion (second bent portion 21) that is bent in the direction toward the back surface 1c is formed, and has a portion that is lower than the tip portion of the inner portion 2c.
[0099]
Further, the inner portion 2c is inside the sealing body 6, and is bent in a direction from the back surface 1c of the semiconductor chip 1 toward the main surface 1b in a region further away from the semiconductor chip 1 than the bent portion (second bent portion 2l). The portion (inner portion) that is higher than the portion where the bent portion (first bent portion 2k) is formed and the inner portion 2c is lowered (here, the region between the first bent portion 2k and the second bent portion 21). 2c has a portion protruding outside from the sealing body 6).
[0100]
That is, the inner portion 2 c protrudes from the sealing body 6 toward the outside at a location higher than the semiconductor chip 1 to form the outer portion 2 d.
[0101]
Next, the characteristics of the structure of the LOC 5 will be described using the volume of the sealing body 6.
[0102]
That is, in the LOC5, the volume (volume) defined by one or two of the bent portions and the area of the upper surface 6b of the sealing body 6 and the inner portion 2c of the bent portion is the one or two. The volume (volume) defined by the two bent portions and the area of the lower surface 6c of the sealing body 6 and the inner portion 2c of the bent portion is substantially equal.
[0103]
Thereby, the resin balance of the upper and lower sides of the inner part 2c in the sealing body 6 can be improved.
[0104]
Next, the characteristics of the structure of the LOC 5 will be described using an expression in which a chip outer side portion, which is a region outside the semiconductor chip 1 of the sealing body 6, is divided.
[0105]
That is, in the LOC5, a bent portion (first bent portion) formed by bending the inner portion 2c of the lead 2e in a direction from the main surface 1b of the semiconductor chip 1 toward the back surface 1c on the outer portion of the chip in the sealing body 6. 2k and the second bent portion 2l), and at this time, the bent portions having a plurality of bent amounts are formed on the outer portion of the chip.
[0106]
For example, in the LOC 5 of the second embodiment, as shown in FIGS. 13 to 16, two types of bending amounts (the first bending portion 2k of the chip longitudinal direction outer side portion 6d shown in FIGS. 27 mm, the second bent portion 21 is 0.17 mm, but the first bent portion 2k of the outer portion 6e in the chip width direction shown in FIG. 16 is 0.17 mm).
[0107]
Note that the number of types of bending of the inner portion 2c of the lead 2e in the LOC 5 may be any number.
[0108]
Further, in the LOC5, as shown in FIG. 16, a first bent portion 2k that is the bent portion of the inner portion 2c is formed on a chip width direction outer portion 6e that is an outer region in the width direction of the semiconductor chip 1 in the sealing body 6. Accordingly, the bent portions having different bending amounts are formed on both outer side portions in the chip longitudinal direction outer side portion 6d and the chip width direction outer side portion 6e.
[0109]
Furthermore, in LOC5, the amount of bending of the bent portion of the inner portion 2c formed in the chip longitudinal direction outer portion 6d is larger than the amount of bending of the bent portion of the inner portion 2c formed in the chip width direction outer portion 6e.
[0110]
That is, as shown in FIGS. 13 to 16, the bending amount of the first bent portion 2k of the inner portion 2c formed in the chip longitudinal direction outer portion 6d in the LOC5 is 0.27 mm, and the chip width direction outer portion 6e The bent amount of the first bent portion 2k of the formed inner portion 2c is 0.17 mm.
[0111]
This is because, in the sealing body 6 of the LOC 5, the outer side portion 6 d in the chip longitudinal direction has a larger area than the outer side portion 6 e in the chip width direction, and thus the warping tends to occur in the longitudinal direction of the sealing body 6. In order to prevent this, at least the amount of bending of the first bent portion 2k of the inner portion 2c formed in the chip longitudinal direction outer portion 6d is increased so that the resin on the upper side and the lower side of the inner portion 2c of the chip longitudinal direction outer portion 6d. It improves the balance.
[0112]
Thereby, the curvature of the sealing body 6 in the longitudinal direction can be prevented in the LOC5.
[0113]
Further, in the LOC 5, the inner portions 2c of the plurality of leads 2e disposed on the outer side 6d in the chip longitudinal direction of the sealing body 6 are formed with a substantially uniform width and a substantially uniform width.
[0114]
That is, in the LOC5, as shown in FIG. 11, elongated slits 2j and through-holes 2i are formed in the second lead 2b disposed in the chip longitudinal direction outer portion 6d (see FIG. 10). The lead widths of the second lead 2b and the first lead 2a disposed on the outer portion 6d are formed substantially uniformly, and the second lead 2b and the first lead 2a are provided at substantially uniform intervals.
[0115]
Accordingly, even when stress is applied to the sealing body 6 in the chip longitudinal outer portion 6d having a large area, the stress can be dispersed. Therefore, local stress concentration in the chip longitudinal outer portion 6d is achieved. Can be prevented.
[0116]
As a result, it is possible to prevent warpage in the longitudinal direction of the sealing body 6 in the LOC5.
[0117]
Here, the material of each member used in the LOC 5 of the second embodiment will be described. The lead frame 2 having the first lead 2a, the second lead 2b, and the third lead 2m is, for example, iron, copper, or iron. And nickel alloy.
[0118]
Further, the bonding wire 3 is a thin metal wire, such as a gold wire.
[0119]
The sealing resin 8 (resin) forming the sealing body 6 is, for example, an epoxy thermosetting resin, and the semiconductor chip 1 is attached to the tip of the inner portion 2c of the first lead 2a. The insulating tape 7 used at the time is a tape material having high heat resistance, such as a polyimide tape.
[0120]
Next, a method for manufacturing the semiconductor device (LOC5) of the second embodiment will be described with reference to a process flow diagram shown in FIG.
[0121]
First, as shown in step S1 of FIG. 19, a plurality of first leads 2a and a third lead 2m disposed on the main surface 1b of the semiconductor chip 1 and a plurality of second leads terminated in the vicinity of the semiconductor chip 1. A bent portion that includes a plurality of leads 2e composed of leads 2b and is bent in a direction from the main surface 1b of the semiconductor chip 1 toward the back surface 1c at the inner portion 2c of the lead 2e disposed inside the sealing body 6. A lead frame 2 shown in FIG. 11 having a first bent portion 2k and a second bent portion 2l is prepared.
[0122]
In the lead frame 2, an insulating tape 7 for fixing the semiconductor chip 1 is attached to the tips of the inner portions 2c of the first lead 2a and the third lead 2m and the bus bar lead 2h.
[0123]
Furthermore, the x mark in the first lead 2a, the second lead 2b, and the bus bar lead 2h shown in FIG. 12 indicates the bonding portion 2f during wire bonding.
[0124]
Subsequently, die bonding (step S <b> 2) is performed to join the inner portion 2 c of the lead 2 e and the main surface 1 b of the semiconductor chip 1.
[0125]
Here, as shown in FIG. 12, thermocompression bonding is performed via an insulating tape 7, whereby the main surface 1b of the semiconductor chip 1 is connected to the tip of the inner portion 2c of the first lead 2a and the third lead 2m and the bus bar lead. Attach to 2h.
[0126]
Accordingly, the semiconductor chip 1 is supported by the tip of the inner portion 2c of the first lead 2a and the third lead 2m and the bus bar lead 2h via the insulating tape 7.
[0127]
Further, wire bonding (step S3) is performed, and as shown in FIG. 17, the bonding pad 1a of the semiconductor chip 1, the tip of the inner portion 2c and the bus bar lead 2h corresponding thereto are electrically connected by the bonding wire 3. Connect to.
[0128]
Thereafter, resin sealing shown in step S4 is performed.
[0129]
That is, the semiconductor chip 1, the inner portion 2c of each lead 2e, and the wire 3 are resin-sealed.
[0130]
In the second embodiment, resin sealing is performed by a transfer mold method using the mold 9 shown in FIG.
[0131]
At that time, in LOC5, a part of the second lead 2b, that is, a branch lead branched from the second lead 2b is a bus bar lead 2h used for power supply or ground, and in the mold die 9, FIG. As shown, a gate 9a, which is a resin injection port for molding, is provided at a location corresponding to the suspension lead 2t of the bus bar lead 2h (see FIG. 11).
[0132]
Accordingly, at the time of resin sealing, the sealing resin 8 is injected from the gate 9a of the mold 9 into the cavity 9b.
[0133]
As shown in FIG. 18, the second lead 2b disposed in the cavity 9b is formed along the suspension lead 2t because the first bent portion 2k is formed in the vicinity of the inner wall of the cavity 9b. When the sealing resin 8 is injected from the gate 9a into the cavity 9b, the sealing resin 8 collides with the first bent portion 2k to form a turbulent flow.
[0134]
As a result, the sealing resin 8 is divided into the upper and lower portions of the lower portion 2p of the inner portion 2c and flows into the cavity 9b.
[0135]
Furthermore, since the through hole 2i and the slit 2j (see FIG. 11) are formed in the second lead 2b, the sealing resin 8 is filled into the cavity 9b through the through hole 2i and the slit 2j. Can be made.
[0136]
Therefore, the sealing body 6 can be formed by making the resin balance between the upper resin portion 6f and the lower resin portion 6g shown in FIGS. 13 and 14 substantially equal.
[0137]
Further, since the through hole 2i and the slit 2j are formed in the second lead 2b in the chip longitudinal direction outer side part 6d, the upper resin part 6f and the lower resin part 6g are connected through the through hole 2i and the slit 2j. Therefore, the adhesion between the inner portion 2c of the lead 2e and the sealing body 6 can be improved.
[0138]
Thereby, the package curvature of the longitudinal direction in the sealing body 6 can be prevented.
[0139]
Note that the gate resin reservoir 9c shown in FIG. 18 is a place where the sealing resin 8 is temporarily stored when the sealing resin 8 is injected into the cavity 9b.
[0140]
After the resin sealing is completed, cutting and molding shown in step S5 are performed.
[0141]
That is, the outer part 2d of the lead 2e on which the sealing body 6 is formed is cut from the frame part 2u of the lead frame 2 to separate it, and at the same time, the outer part 2d of the lead 2e is shown in FIG. Bending into a gull wing shape.
[0142]
This completes the assembly of the LOC5.
[0143]
Note that the LOC 5 that has passed various tests and becomes a finished product is mounted on a module product 10 as shown in FIG. 20, for example. The module product 10 is, for example, a memory module in which a plurality of LOC5s are mounted on both the front and back surfaces of the mounting substrate 11 by solder reflow mounting. Therefore, the semiconductor chip 1 incorporated in the LOC5 at that time is a memory chip. is there.
[0144]
However, the module product 10 is not limited to the memory module, and may be a product having a function other than the memory. Further, the LOC 5 is a single product other than the module product 10 such as a printed wiring board. It may be implemented.
[0145]
According to the semiconductor device (LOC5) of the second embodiment and the manufacturing method thereof, the following effects can be obtained.
[0146]
That is, in the LOC 5 in which chip shrinking is achieved, a bent portion (first portion) is formed in the inner portion 2 c of the second lead 2 b not disposed on the main surface 1 b of the semiconductor chip 1 in the direction from the main surface 1 b to the back surface 1 c of the semiconductor chip 1. By forming at least one of the bent portion 2k and the second bent portion 2l), the first lead 2a and the second lead 2b at the time of molding in the chip longitudinal direction outer side portion 6d of the sealing body 6 are formed. The resin balance between the upper side and the lower side can be improved.
[0147]
As a result, package warpage in the LOC 5 with chip shrinking can be prevented.
[0148]
Further, since the bent portion is formed in the inner portion 2c of the second lead 2b and the third lead 2m, the wire 3 is positioned at a relatively low position with respect to the inner portion 2c of the second lead 2b and the third lead 2m. Since it is joined, the exposure of the wire 3 from the sealing body 6 can be prevented, and the wire 3 is not seen through from the outside of the sealing body 6.
[0149]
Further, since the bent portion is formed in the inner portion 2c of the second lead 2b and the third lead 2m, the wire 3 is positioned relatively low with respect to the inner portion 2c of the second lead 2b and the third lead 2m. Since it is joined, the wire flow of the wire 3 joined to the second lead 2b and the third lead 2m can be reduced, whereby the deformation of the wire 3 can be reduced.
[0150]
Therefore, the performance and reliability of the LOC5 can be improved.
[0151]
Further, a first bent portion 2k that is bent in a direction from the main surface 1b of the semiconductor chip 1 toward the back surface 1c is formed on a part of the first lead 2a disposed on the main surface 1b of the semiconductor chip 1, and The first lead 2a is formed with a second bent portion 2l that is bent in a direction from the back surface 1c of the semiconductor chip 1 toward the main surface 1b at a location closer to the semiconductor chip 1 than the first bent portion 2k. Thus, the resin balance can be improved between the chip longitudinal direction outer side portion 6d and the chip width direction outer side portion 6e of the sealing body 6.
[0152]
Therefore, it is possible to further prevent package warpage in the LOC 5 that further achieves chip shrinkage.
[0153]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
[0154]
For example, regarding the bending of the inner portion 2c of the lead 2e of the LOC5 described in the first and second embodiments, various structures can be considered in the formation location, the formation position in the height direction, or the number of formation.
[0155]
Therefore, in the LOC5 of another embodiment shown in FIG. 21A, the inner portion 2c of the second lead 2b is as low as 2n higher than the main surface 1b of the semiconductor chip 1 as shown in FIG. The total area of the locations 2p lower than the main surface 1b of the semiconductor chip 1 is larger than the total area of the locations 2n higher than the main surface 1b of the semiconductor chip 1.
[0156]
As a result, the low portion 2p is arranged in the vicinity of the center in the height direction of the sealing body 6. Therefore, the larger the area of the low portion 2p in the inner portion 2c is, the outer side in the chip longitudinal direction of the sealing body 6 is. The resin balance in the portion 6d can be improved, and as a result, package warpage of the sealing body 6 can be prevented.
[0157]
Further, the portion 2n of the second lead 2b higher than the main surface 1b of the semiconductor chip 1 is provided with a portion 2p lower than the semiconductor chip 1 of the second lead 2b between the semiconductor chip 1 as shown in FIG. And a first high portion 2q disposed on the outer periphery of the inside of the sealing body 6 and a second high portion 2r extending on the main surface 1b of the semiconductor chip 1. .
[0158]
Thereby, since the high part 2n is arrange | positioned at the outer periphery inside the sealing body 6 in the chip | tip longitudinal direction outer part 6d, it can prevent having a bad influence on the resin balance of the chip | tip longitudinal direction outer part 6d.
[0159]
The second high portion 2r of the second lead 2b is arranged at a position higher than the low portion 2p of the second lead 2b, and the first high portion 2q of the second lead 2b is the semiconductor chip 1. It is arrange | positioned in the position higher than the 2nd high location 2r on the basis of the main surface 1b.
[0160]
Further, as in the other embodiments shown in FIGS. 22A and 22B, any number of 0 to 3 bent portions provided on the first lead 2a may be provided.
[0161]
That is, in some of the first leads 2a and the second leads 2b, as shown in FIG. 22B, the first bent portions 2k bent in the direction from the main surface 1b to the back surface 1c of the semiconductor chip 1 are formed. Further, a second bent portion is formed on the part of the first leads 2a and is bent in a direction from the back surface 1c of the semiconductor chip 1 toward the main surface 1b at a location closer to the semiconductor chip 1 than the first bent portion 2k. A portion 2l is formed.
[0162]
Moreover, it is preferable that the 1st bending part 2k is formed in the vicinity of the location where the side surface 6a of the sealing body 6 and the lead 2e cross at a right angle.
[0163]
The first lead 2a may include another lead 2s (see FIG. 22A) having only one bent portion that is bent in a direction from the main surface 1b of the semiconductor chip 1 toward the back surface.
[0164]
Further, in the second lead 2b, when the second lead 2b has a branch lead branched from now, the branch lead branched from the second lead 2b is fixed to the main surface 1b of the semiconductor chip 1. Also good.
[0165]
Further, the first bent portion 2k and the second bent portion 2l are preferably arranged at least in the region between the short side of the semiconductor chip 1 and the sealing body 6, that is, in the chip longitudinal direction outer portion 6d. It is sufficient that at least the first lead 2a and / or the second lead 2b be bent in the region outside the semiconductor chip 1.
[0166]
In the first and second embodiments, the case where the outer part 2d of the LOC 5 is bent and formed in a gull wing shape has been described. However, the shape of the outer part 2d is not limited to the gull wing shape. , J shape or the like.
[0167]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0168]
(1). In the LOC, the inner part of the second lead that is not arranged on the main surface of the semiconductor chip is bent in the direction from the main surface of the semiconductor chip toward the back surface, so that the second part in the chip longitudinal direction of the encapsulant is molded. The resin balance between the upper side and the lower side of the two leads can be improved. As a result, it is possible to prevent package warpage in the LOC in which chip shrinking is achieved.
[0169]
(2). Since the bent portion is formed in the inner portion of the second lead, the wire is bonded to the inner portion of the second lead at a relatively low position, so that the exposure of the wire from the sealing body can be prevented. In addition, the wire is not seen through from the outside of the sealing body. Furthermore, the wire flow of the wire joined to the second lead can be reduced, and thereby deformation of the wire can be reduced. Therefore, the performance and reliability of the LOC can be improved.
[0170]
(3). Of the first leads arranged on the main surface of the semiconductor chip, a first bent portion is formed on a part of the first lead and the second lead, and the first lead is more semiconductor than the first bent portion. By forming the second bent portion at a location close to the chip, the resin balance can be improved between the chip longitudinal direction outer side portion and the chip width direction outer side portion of the sealing body. Accordingly, package warpage can be further prevented even in the LOC in which chip shrink is achieved.
[Brief description of the drawings]
FIG. 1 is a partial plan view showing an internal configuration of an example of a structure of a semiconductor device according to a first embodiment of the present invention, through a sealing body.
FIG. 2 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line AA in FIG. 1;
3 is an enlarged partial plan view showing an example of the structure of a lead frame and a semiconductor chip at the end of die bonding in the method for manufacturing a semiconductor device according to the first embodiment of the present invention; FIG.
4 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line AA in FIG. 3;
5 is an enlarged partial plan view showing an example of a bonding state at the end of wire bonding in the method of manufacturing a semiconductor device according to the first embodiment of the present invention; FIG.
6 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line AA in FIG. 5;
7 is an enlarged partial plan view showing the structure inside the package at the end of resin sealing in the semiconductor device manufacturing method according to the first embodiment of the present invention; FIG.
8 is an enlarged partial cross-sectional view showing a cross-sectional structure taken along the line AA in FIG.
FIG. 9 is an enlarged partial sectional view showing an example of a basic structure of a semiconductor device according to a second embodiment of the present invention.
FIGS. 10A and 10B are views showing an example of the structure of the semiconductor device according to the second embodiment of the present invention, and FIG. 10A is a plan view showing each region of a sealing body; ) Is a cross-sectional view.
FIG. 11 is an enlarged partial plan view showing an example of the structure of a lead frame used in the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
12 is an enlarged partial plan view showing an example of the structure of a lead frame and a semiconductor chip at the end of die bonding in the method for manufacturing a semiconductor device according to the second embodiment of the present invention; FIG.
13 is an enlarged partial cross-sectional view showing a cross-sectional structure along line AA in FIG.
14 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line AB in FIG. 12;
15 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line CC in FIG. 12;
16 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line DD in FIG. 12;
17 is an enlarged partial plan view showing an example of a bonding state at the end of wire bonding in the method for manufacturing a semiconductor device according to the second embodiment of the present invention; FIG.
18 is a diagram showing an example of a sealing resin injection method in a resin sealing step of the semiconductor device manufacturing method according to the second embodiment of the present invention, and an enlarged view of a portion along the line EE in FIG. 12; It is a fragmentary sectional view.
FIG. 19 is a process flow diagram showing an example of an assembly procedure in the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 20 is a partial front view showing an example of a mounting form in the semiconductor device according to the second embodiment of the present invention;
FIGS. 21A, 21B, and 21C are views showing the structure of a semiconductor device according to another embodiment of the present invention, and FIG. (B) is a fragmentary sectional view which follows the FF line of (a), (c) is a fragmentary sectional view which shows the modification of (b).
FIGS. 22A and 22B are views showing the structure of a semiconductor device according to another embodiment of the present invention. FIG. 22A is a partial plan view showing the sealing body. FIG. [FIG. 4] It is a fragmentary sectional view in alignment with the GG line of (a).
[Explanation of symbols]
1 Semiconductor chip
1a Bonding pad (external electrode)
1b Main surface
1c Back side
2 Lead frame
2a First lead
2b 2nd lead
2b1 bent part
2c Inner part
2d Outer part
2e lead
2f Bonding part
2g Mounting surface
2h Bus bar lead
2i through hole
2j slit
2k 1st bending part (bending part)
2l 2nd bending part (bending part)
2m 3rd lead
2n high part
2p lower point
2q 1st high spot
2r 2nd high point
2s other leads
2t suspended lead
2u frame
3 wires
4 Sealing body
5 LOC (semiconductor device)
6 Sealing body
6a side
6b Top surface
6c bottom surface
6d Chip longitudinal direction outer side (chip outer side)
6e Chip width direction outer side (chip outer side)
6f Upper resin part
6g Lower resin part
7 Insulating tape
8 Sealing resin
9 Mold
9a gate
9b cavity
9c Gate resin reservoir
10 Module products
11 Mounting board

Claims

(A) The main surface includes a plurality of bonding pads formed along the second side, wherein the planar shape is a quadrangle having a pair of first sides and a pair of second sides longer than the first sides. , and a semiconductor chip having a back surface opposed to the main surface,
(B) A quadrangular shape having a pair of third sides arranged side by side with the first side and a pair of fourth sides longer than the third side and arranged side by side with the second side. A sealing body made of resin and sealing the semiconductor chip;
(C) said first inner portion that is sealed to the sealing body, along said second side of said main surface of the semiconductor chip, the semiconductor chip of the the adhesive body is interposed and fixed to the main surface the distal end of the first inner portion, and said distal end portion of the first inner portion and positioned opposite said exposed from the sealing body, a first outer disposed along the fourth side of the sealing body A first lead having a portion ;
; (D) first longer than the length of the inner portion, the sealing second inner portion which is sealed to stop body, the semiconductor chip of the bent portion between the third side of the first side and the sealing body has, wherein the back surface of the second inner portion which is located closer to the side end portion of the distal end portion of the semiconductor chip than in the thickness direction of the first inner part sealing body, the second through holes formed in the inner portion, and located on the opposite side of the second inner portion, exposed from the sealing body, a second outer portion disposed along a fourth side of the sealing body A second lead;
(E) a first wire that is sealed by the sealing body and electrically connects a bonding pad corresponding to the first inner portion among the plurality of bonding pads and the tip portion of the first inner portion;
(F) including a second wire that is sealed by the sealing body and that electrically connects the tip portion of the second inner portion and the bonding pad corresponding to the second inner portion among the plurality of bonding pads. A semiconductor device.

2. The semiconductor device according to claim 1, wherein the sealing body includes an upper surface formed on a main surface side of the semiconductor chip and a lower surface formed on a back surface side of the semiconductor chip. The outer part and the second outer part are exposed from the sealing body between the main surface of the semiconductor chip and the first surface of the sealing body.

3. The semiconductor device according to claim 2 , wherein the sealing body includes an upper surface formed on a main surface side of the semiconductor chip, a lower surface formed on a back surface side, and a side surface. The semiconductor device according to claim 1, wherein a distance between a protruding portion where the first lead protrudes on the side surface and the upper surface of the sealing body is shorter than a distance between the protruding portion and the lower surface of the sealing body.

2. The semiconductor device according to claim 1, wherein the sealing body includes an upper surface formed on a main surface side of the semiconductor chip and a lower surface formed on a back surface side of the semiconductor chip. outer portion and the second outer portion includes a first portion projecting in a direction away from said fourth side of the front Kifutometai, a second portion bent in the lower surface of the sealing body, from the second portion And a third portion bent in a direction away from the semiconductor device.

2. The semiconductor device according to claim 1, wherein the plurality of bonding pads are arranged in a line at the center of the first side along the second side of the main surface of the semiconductor chip. A semiconductor device.

2. The semiconductor device according to claim 1, wherein the sealing body includes an upper surface formed on a main surface side of the semiconductor chip and a lower surface formed on a back surface side of the semiconductor chip. The thickness of the sealing body between the tip portion of the inner part and the upper surface of the sealing body is such that the thickness of the sealing body between the back surface of the semiconductor chip and the lower surface of the sealing body. A semiconductor device having the same thickness as the thickness.

2. The semiconductor device according to claim 1, wherein the first lead extends in a direction orthogonal to the second side of the semiconductor chip, and a plurality of the first leads are arranged along the second side. Semiconductor device.

2. The semiconductor device according to claim 1, further comprising a third lead extending on the main surface of the semiconductor chip.

9. The semiconductor device according to claim 8 , wherein the third lead is a bus bar lead used for power supply or ground.

2. The semiconductor device according to claim 1, wherein the sealing body includes an upper surface formed on a main surface side of the semiconductor chip and a lower surface formed on a back surface side of the semiconductor chip. The thickness of the sealing body between the distal end portion of the inner portion and the upper surface of the sealing body is such that the sealing between the distal end portion of the second inner portion and the lower surface of the sealing body. A semiconductor device having the same thickness as the thickness of the stationary body.

2. The semiconductor device according to claim 1, wherein the second lead has a slit.

2. The semiconductor device according to claim 1, wherein a length of the first wire is longer than a length of the second wire.

2. The semiconductor device according to claim 1, wherein a semiconductor element is formed on a main surface of the semiconductor chip, and the plurality of bonding pads are connected to the semiconductor element.

14. The semiconductor device according to claim 13 , wherein the plurality of bonding pads include a first bonding pad for data input / output and a second bonding pad for power supply or ground, and the first inner portion includes: The first bonding pad is electrically connected via the first wire, and the second inner portion is electrically connected to the second bonding pad via the second wire. Semiconductor device.

2. The semiconductor device according to claim 1, wherein the first and second leads are made of iron, copper, or an alloy of iron and nickel.