JP4254199B2 - 画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は多画素化が容易な画像表示装置に係り、特に低コスト化が可能な画像表示装置に関する。
【０００２】
【従来の技術】
以下に図１３及び図１４，図１５を用いて、２つの従来の技術に関して説明する。
図１３は第一の従来の技術を用いた、液晶表示デバイスの構成図である。液晶容量213及び画素TFT 212を有する画素211が表示領域207にマトリクス状に配置され、画素211はゲート線210、信号線209を介してゲート走査回路 208及びDA変換回路 206に接続されている。DA変換回路 206にはデータ線 205を介してフレームメモリ203及びデータ入力部 202 が接続されており、フレームメモリ203はフレームメモリ走査回路 204によって走査される。なおここで上記回路は多結晶Si-TFTを用いて、SiO2基板201上に構成されている。
以下、本第一の従来例の動作を説明する。データ入力部 202 からフレームメモリ203に書き込まれた表示データは、フレームメモリ走査回路 204によりフレームメモリ203が走査されるに従って順次データ線 205に出力される。このときフレームメモリ203は表示データのリフレッシュと同時に表示データをDA変換回路 206に入力し、DA変換回路 206は表示データに対応する表示電圧信号を信号線209に出力する。ここでゲート走査回路 208はフレームメモリ走査回路 204と同期し、ゲート線210を介して画素211を走査する。これによって選択された画素211の画素TFT 212が開閉し、表示電圧信号は選択された液晶容量213に書き込まれる。これによって本液晶表示デバイスは、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【０００３】
ここで図１４を用いて本第一の従来例におけるフレームメモリ203の構造を、より詳しく説明する。図１４は本第一の従来例におけるフレームメモリの構成図である。各メモリセル221はメモリ容量223とメモリTFT 222とからなる１トランジスタ＋１容量構成をとっており、各メモリTFT 222はワード線224を介してフレームメモリ走査回路 204に接続されている。また各メモリセル221はデータ線 205に並列に接続されており、データ線 205の一端にはセンスアンプ 225が接続されている。このような従来技術に関しては、例えば特許文献１に詳しく記載されている。
次に図１５を用いて、他の従来の技術を説明する。
第二の従来の技術を用いた液晶表示デバイスの構造は、基本的には前述の第一の従来の技術の説明で開示した構造と同様であり、異なるのはフレームメモリの構造であるため、ここでは図１５を用いて第二の従来の技術を用いた液晶表示デバイスのフレームメモリ203の構造を説明する。図１５は本第二の従来例におけるフレームメモリの構成図である。各メモリセル231は出力TFT235とメモリTFT 232、更に選択TFT236とからなる３トランジスタの構成をとっており、出力TFT235のゲート容量は記憶容量の役割を果たしている。メモリTFT 232は第一ワード線234を介して、また選択TFT236は第二ワード線237を介してフレームメモリ走査回路238に接続されている。各メモリセル231はデータ線 205に並列に接続されている。第二の従来の技術を用いた場合は第一の従来の技術を用いた場合のようなセンスアンプは不要である。これは各メモリセル231内に出力増幅用の出力TFT235を有している、所謂ゲインセル構成を採用しているためである。このような従来技術に関しては、例えば特許文献２に詳しく記載されている。
【特許文献１】
特開平11-85065号公報
【特許文献２】
特開2002-82656号公報
【０００４】
【発明が解決しようとする課題】
今後の平面ディスプレイの方向性として、画素数の増大と表示領域以外の周辺領域面積の縮小が考えられる。ところが上記従来技術の延長上では、これら２つの課題を同時に満足することには困難があった。以下これに関して説明する。
図１３及び図１４を用いて説明した第一の従来例においては、フレームメモリから読み出された表示データは、信号電荷としてデータ線に入力される。ところが画素数の増大に際しては、このデータ線に接続されるメモリセルの数が増大することによって、データ線容量の値は急激に増加する。この結果データ線に入力された信号電荷によって生じる信号電圧の変化量は極めて小さなものになるため、センスアンプはより低S/Nの信号電圧を増幅しなければならなくなる。これも当初はセンスアンプ回路の複雑化や消費電力を増加させることで対処が可能であるが、やがてはメモリセルの数に制限されて画素数の増加には限界が来てしまう。一方で図１５を用いて説明した第二の従来例においては、表示データはメモリセルからデータ線に読み出される際に、出力TFTによってバッファされる。従って画素数の増大に伴うデータ線容量の増加は直接問題とはならない。しかしながら本質的に第二の従来例のメモリセルは構造が複雑であるため、画素数の増大に伴うフレームメモリ容量の増加によって、フレームメモリの占有面積は急激に増大してしまう。従って画素数の増大時には、表示領域以外の周辺領域面積の増加が甚だしく、平面ディスプレイを搭載した機器のデザインやコスト面の負荷が大きいため、第二の従来例の方式は好ましいものではない。
【０００５】
【課題を解決するための手段】
上記の課題は、マトリクス上に配置された複数の画素で構成された表示部と、画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、デジタル表示データ保持手段は、１ビットのデータを保持可能な複数のメモリセルと、メモリセルを選択するためのメモリセル選択回路と、複数のメモリセルが並列に接続されたブロックデータ線と、ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数のメモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されているようにすることによって解決することができる。
【０００６】
【発明の実施の形態】
（第一の実施例）
以下図１〜図６を用いて、本発明の第一の実施例に関して説明する。
始めに図１を用いて、本実施例の全体構成に関して述べる。
【０００７】
図１は本実施例である液晶表示パネルの構成図である。なおここでは図面の簡略化のために画素は２画素のみを記載しているが、実際にはVGAフォーマットに相当する640×480×RGBの画素が設けられている。 光学表示体としての液晶容量13と書き込みスイッチである画素TFT(Thin-Film-Transistor) 12を有する画素11が表示部7にマトリクス状に配置され、画素TFT12のゲートはゲート線10を介してゲート走査回路8に、また画素TFT12の一端は信号線9を介してDA変換回路6に接続されている。DA変換回路6にはデータ線5を介してフレームメモリ3が接続されており、データ線5は他端ではサンプルホールドスイッチ18を介して表示データ入力線17に接続されている。なおここでサンプルホールドスイッチ18はサンプルホールドスイッチ走査回路2によって駆動されている。ここでフレームメモリ3にはメモリセル14がマトリクス状に配置されている。図１では図面の簡略化のために画素２列分のメモリセル14を１行分だけ記載してあるが、実際にはフレームメモリ3には画素行に対応する480行分のメモリセル14が設けられている。図１にも示したように、同一行のメモリセル14はワード線15を介してワード線走査回路4に接続されている。なおゲート走査回路8とワード線走査回路4には同一の駆動クロック線16が入力している。上記表示部7、ゲート走査回路8、DA変換回路6、フレームメモリ3、ワード線走査回路4、サンプルホールドスイッチ18、サンプルホールドスイッチ走査回路2は、多結晶Si TFTを用いてガラス基板1上に設けられている。なお多結晶Si TFT や液晶容量13の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。また本実施例におけるゲート走査回路8及びサンプルホールドスイッチ走査回路2の構成は、一般にシフトレジスタ回路として知られている回路構成を用いており、DA変換回路6に関しても一般の知識の範囲内で再構成が可能である。
【０００８】
次に本実施例の動作を説明する。
表示データ入力線17から入力される表示データに従って、サンプルホールドスイッチ走査回路2がサンプルホールドスイッチ18を順次走査することにより、表示データはデータ線5に書き込まれる。ここで所定のタイミングでワード線走査回路4がワード線15を介してメモリセル14を走査することによって、表示データは、フレームメモリ3内の所定のメモリセルに書き込まれる。以上がフレームメモリ3への書き込み動作である。
次にワード線走査回路4がワード線15を介してメモリセル14を走査するに従って、メモリセル14内の表示データは順次データ線 5に出力される。このとき表示データはフレームメモリ3のリフレッシュと同時にDA変換回路 6に入力され、DA変換回路 6は表示データに対応する表示電圧信号を信号線9に出力する。ここでゲート走査回路 8はワード線走査回路4と同期し、ゲート線10を介して画素11を走査する。これによって選択された画素11の画素TFT 12が開閉し、表示電圧信号は選択された液晶容量13に書き込まれる。これによって本液晶表示デバイスは、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【０００９】
次に図２を用いて本第一の実施例におけるフレームメモリ203の構造を、より詳しく説明する。図２は本第一の実施例におけるフレームメモリの構成図である。各メモリセル21にはメモリ容量23とメモリTFT 22とからなる１トランジスタ＋１容量構成の１ビットセルが複数個設けられており、各メモリTFT 22はブロックデータ線5に接続されている。ブロックデータ線5には更に信号増幅回路28が接続されると共に、その一端はブロックデータ線接続スイッチ31を介して互いに接続されている。ワード線走査回路4に設けられているメモリセル走査線25はビット選択用AND回路26を介してワード線15に接続されており、ワード線はメモリTFT 22のゲートに接続されている。またメモリセル走査線25は同時にメモリセル入出力制御回路27を介して、信号増幅回路28を制御する信号増幅回路制御線29及びブロックデータ線接続スイッチ制御線30にも接続されている。
【００１０】
上記フレームメモリは、所定のメモリTFT 22に対応するワード線15及びブロックデータ線接続スイッチ制御線30がオンすることによって、所定のメモリ容量23への外部からの表示データの書込みが行われる。また、所定のメモリTFT 22に対応するワード線15がオンし、対応するメモリセル21の信号増幅回路制御線29がオンして信号増幅回路28を活性化することによってデータリフレッシュ動作を行い、その後ブロックデータ線接続スイッチ制御線30がオンすることによって、所定のメモリ容量23から、DA変換回路 6への表示データの書込みとデータリフレッシュが行われる。
【００１１】
続いて信号増幅回路28の構成に関して図３を用いて説明する。図３は本第一の実施例における信号増幅回路28周辺の構成図である。メモリ容量23とメモリTFT 22とからなる１ビットセルが接続されたブロックデータ線5に対して、pMOS電源スイッチ 41、pMOS-TFT 42、nMOS-TFT 43、nMOS電源スイッチ44からなる電源スイッチ付きCMOSインバータ回路の入力が接続されている。この出力には更に、pMOS電源スイッチ 46、pMOS-TFT 47、nMOS-TFT 48、nMOS電源スイッチ49からなる電源スイッチ付きCMOSインバータ回路の入力が接続され、この回路の出力がブロックデータ線5に接続することで一種のフリップフロップ回路を構成している。また上記両電源スイッチ付きCMOSインバータ回路の入力端子間は、リセットスイッチ45によって接続されている。ここでｎ番目の１ビットセルのワード線15をGATE(n)、pMOS電源スイッチ 41の制御線51を/READ、nMOS電源スイッチ44の制御線54をREAD、リセットスイッチ45の制御線55をRST、pMOS電源スイッチ 46の制御線56を/WRITE、nMOS電源スイッチ49の制御線59をWRITE、このメモリセルのブロックデータ線接続スイッチ制御線30をOUTとして、これらのオン、オフ動作を図４を用いて説明する。
【００１２】
図４は信号増幅回路28周辺の読み出し動作信号を示した図であり、上がオン、下がオフを示している。なおここで/READはREADの反転信号、/WRITEはWRITEの反転信号であるので図からは省略した。始めにタイミングt1でREADがオンしてブロックデータ線5を入力とする電源スイッチ付きCMOSインバータ回路が活性化する。次いでt2、t3でRSTがオン、オフしてこの電源スイッチ付きCMOSインバータ回路の入出力を同電圧にリセットする。この後t4、t5でGATE(n)がオン、オフしてこの１ビットセルからの信号電荷をブロックデータ線5に読み出すと、ブロックデータ線5の容量はメモリ容量23と比較してもそれほど大きくないため、この信号電荷はブロックデータ線5を入力とする電源スイッチ付きCMOSインバータ回路の出力を十分に動作させることができる。この後t6でWRITEがオンしてブロックデータ線5を出力とする電源スイッチ付きCMOSインバータ回路が活性化してブロックデータ線5の出力をHighないしLowに規定し、t7でOUTがオンすることでブロックデータ線5の出力を、以降の複数のブロックデータ線5を介してDA変換回路 6へと伝達する。その後t8、t9の順にWRITEとOUTがオフして１ビットの読み出しが完了する。
【００１３】
次に１ビットセルと画素の構造について、図５及び図６を用いて説明する。
【００１４】
図５は１ビットセルの断面構造である。ガラス基板60上にソース61、チャネル62、ドレイン63とゲート64からなる多結晶Si TFTが設けられており、メモリTFTを構成している。ソース61にはAlで構成されたブロックデータ線5が接続されている。またドレイン63上には絶縁膜68を挟んでゲート64と同じ構造の接地電極65が設けられており、メモリ容量を構成している。ブロックデータ線5上には更に保護膜69が成膜されている。
【００１５】
図６は画素の断面構造である。ガラス基板60上にソース71、チャネル72、ドレイン73とゲート74からなる多結晶Si TFTが設けられており、画素TFTを構成している。ソース71にはAlで構成された信号線9が接続されている。またドレイン73上には絶縁膜68を挟んでゲート74と同じ構造の接地電極75が設けられており、液晶容量と並列に液晶補助容量を構成している。信号線9上には更に保護膜69が成膜され、ドレイン73の上にはITO(Indium-Tin-Oxide)で構成された透明電極が設けられている。この透明電極上には更に液晶層、対向電極、対向ガラス基板が設けられているが、その構造は一般的なものであるためここではその説明は省略する。このようにメモリTFTと画素TFT、メモリ容量と液晶補助容量は同一の層構造を有しているため、製造時には同時に作成することができる。
さて以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば本実施例ではTFT基板としてはガラス基板を用いたが、これを石英基板や透明プラスチック基板等の他の透明絶縁基板に変更することも可能である。
また本実施例の説明においては、画素サイズやパネルサイズ等に関しては敢えて言及していない。これは本発明が特にこれらのスペックないしフォーマットに制限されるものではないためである。また今回は表示信号を４ビットとしたが、例えば６ビットのようなこれ以上の階調も可能であるし、逆に階調制度を下げることも容易である。またRGBの各色でビット数を変えることも可能である。
【００１６】
また本実施例では各回路を多結晶Si TFT回路で構成している。しかしながらこれらの周辺駆動回路あるいはその一部分を単結晶ＬＳＩ(Large Scale Integrated circuit)回路で構成して実装することも本発明の範囲内で可能である。以上の種々の変更等は、本実施例に限らず以下のその他の実施例においても、基本的に同様に適用可能である。
（第二の実施例）
以下図７、８及び図９を用いて、本発明の第二の実施例に関して説明する。
本発明の第二の実施例の全体構成及びその動作は、フレームメモリの内部構成及びその動作を除けば本発明の第一の実施例と同一である。このためここでは本発明の第二の実施例の特徴であるフレームメモリに関して説明することにする。
図７は本第二の実施例におけるフレームメモリの構成図である。各メモリセル81にはメモリ容量23とメモリTFT 22とからなる１トランジスタ＋１容量構成の１ビットセルが複数個設けられており、各メモリTFT 22はブロックデータ線5に接続されている。ブロックデータ線5には更に信号増幅回路82が接続されると共に、その一端はブロックデータ線接続スイッチ31を介して互いに接続されている。ワード線走査回路4に設けられているメモリセル走査線25はビット選択用AND回路26を介してワード線15に接続されており、ワード線はメモリTFT 22のゲートに接続されている。またメモリセル走査線25は同時にメモリセル入出力制御回路83を介して、信号増幅回路82を制御する信号増幅回路制御線84及びブロックデータ線接続スイッチ制御線85にも接続されている。ここで本実施例においては、メモリ容量23の一端は第二ブロックデータ線86に接続されており、第二ブロックデータ線86もまた信号増幅回路82が接続されると共に、その一端は第二ブロックデータ線接続スイッチ87を介して互いに接続されている。
【００１７】
上記フレームメモリは、所定のメモリTFT 22に対応するワード線15及びブロックデータ線接続スイッチ制御線85がオンすることによって、所定のメモリ容量23への外部からの表示データの書込みが行われる。また、所定のメモリTFT 22に対応するワード線15がオンし、対応するメモリセル81の信号増幅回路制御線84がオンして信号増幅回路82を活性化することによってデータリフレッシュ動作を行い、その後ブロックデータ線接続スイッチ制御線85がオンすることによって、所定のメモリ容量23から、DA変換回路 6への表示データの書込みとデータリフレッシュが行われる。なおここで注意すべきことは、ブロックデータ線５と第二ブロックデータ線86には互いにHigh、Lowの反転信号が書き込まれることである。
【００１８】
続いて信号増幅回路82の構成に関して図８を用いて説明する。図８は本第二の実施例における信号増幅回路82周辺の構成図である。メモリ容量23とメモリTFT 22とからなる１ビットセルが接続されたブロックデータ線5に対して、pMOS電源スイッチ 91、pMOS-TFT 92、nMOS-TFT 93、nMOS電源スイッチ94からなる電源スイッチ付きCMOSインバータ回路の入力が接続され、この出力は第二ブロックデータ線86に接続されている。また第二ブロックデータ線86に対して、pMOS電源スイッチ 96、pMOS-TFT 97、nMOS-TFT 98、nMOS電源スイッチ99からなる電源スイッチ付きCMOSインバータ回路の入力が接続され、この回路の出力がブロックデータ線5に接続することで一種のフリップフロップ回路を構成している。またブロックデータ線5と第二ブロックデータ線86との間は、リセットスイッチ95によって接続されている。ここでｎ番目の１ビットセルのワード線15をGATE(n)、pMOS電源スイッチ 91の制御線101を/WRITE1、nMOS電源スイッチ94の制御線104をWRITE1、リセットスイッチ95の制御線105をRST、pMOS電源スイッチ 96の制御線106を/WRITE2、nMOS電源スイッチ99の制御線109をWRITE2、このメモリセルのブロックデータ線接続スイッチ制御線30をOUTとして、これらのオン、オフ動作を図９を用いて説明する。
【００１９】
図９は信号増幅回路82周辺の読み出し動作信号を示した図であり、上がオン、下がオフを示している。なおここで/WRITE1はWRITE1の反転信号、/WRITE2はWRITE2の反転信号であるので図からは省略した。始めにt2、t3でRSTがオン、オフしてブロックデータ線5と第二ブロックデータ線86を同電圧にリセットする。この後t4、t5でGATE(n)がオン、オフしてこの１ビットセルからの信号電荷をブロックデータ線5と第二ブロックデータ線86に読み出すと、ブロックデータ線5と第二ブロックデータ線86の容量はメモリ容量23と比較してもそれほど大きくないため、この信号電荷はブロックデータ線5と第二ブロックデータ線86の電位をそれぞれ逆の電圧に十分充電することができる。この後t6でWRITE1、WRITE2がオンして2つの電源スイッチ付きCMOSインバータ回路が活性化すると、ブロックデータ線5及び第二ブロックデータ線86の電位をHighないしLowに規定し、t7でOUTがオンすることでブロックデータ線5及び第二ブロックデータ線86の出力を、以降の複数のブロックデータ線5及び第二ブロックデータ線86を介してDA変換回路 6へと伝達する。その後t8、t9の順にWRITEとOUTがオフして１ビットの読み出しが完了する。なお本実施例においてはDA変換回路 6の入力にはブロックデータ線5の出力信号のみを使用したが、差動入力のDA変換回路を導入してブロックデータ線5及び第二ブロックデータ線86の両出力を用いることも可能である。
本実施例においては、差動信号を用いるために信号増幅回路82に入力する信号のS/Nをより高くすることが可能であり、一つのメモリセル内に配置できる１ビットセルの数をより増やすことが可能である。このためフレームメモリの占有面積のより小さい、デザインの自由度がより大きく更に低コストの画像表示装置を提供することができる。
（第三の実施例）
以下図１０を用いて、本発明の第三の実施例に関して説明する。
本発明の第三の実施例の全体構成図を図１０に示す。第一の実施例と比較した場合の本実施例の違いは、DA変換回路120が多結晶Si TFTではなく、単結晶Si-LSIチップを実装することで実現されていることであり、その他の構成及び動作は第一の実施例と同様であるためにここではその説明は省略する。
本実施例ではDA変換回路120に単結晶Si-LSIチップを用いたために高精度な電子回路の実装が容易となり、８ビットのDA変換回路120を用いることが可能となった。但し端子接続部の実装面積が必要になるため、ビット数の少ないDA変換回路を用いる場合は、単結晶Si-LSIチップの実装は面積的には不利である。
（第四の実施例）
以下図１１を用いて、本発明の第四の実施例に関して説明する。
本発明の第四の実施例の全体構成図を図１１に示す。第一の実施例と比較した場合の本実施例の違いは、表示領域138における画素137が液晶ではなく有機EL(OLED：Organic LED)発光によって画像を表示している点と、信号線132、133が列毎に上下に配線されており、各列毎に信号電圧の入力が表示領域7の上下から行われていることである。その他の構成及び動作は第一の実施例と同様であるためにここではその説明は省略する。
各画素137は画素TFT 134、有機EL素子136、有機EL素子駆動TFT 135で構成されており、有機EL素子駆動TFT 135のゲート容量に書き込まれた信号電圧によって制御される駆動電流により、有機EL素子136は駆動される。これによって本実施例では自発光可能なディスプレイを実現しており、バックライトが不要であるために液晶ディスプレイよりも薄型化が可能である。なおここで用いた有機EL素子は一般に知られている構造のものであり、その構造等に関しては、一例として公開特許広報／特開2001-159878等を参照することができる。
また本実施例では画素は1列毎に、その上下に対応するDA変換回路130、131やフレームメモリ3を有している。これによって本実施例では１列分のフレームメモリを画素２列分の間隔で配置することができ、８ビットフレームメモリを容易にレイアウトすることが可能である。またフレームメモリを分散することができたため、画素周辺回路面積が一辺のみ大きくなることも回避可能である。
（第五の実施例）
以下図１２を用いて、本発明における第五の実施例に関して説明する。
図１２は第五の実施例である画像表示端末（PDA：Personal Digital Assistants）190の構成図である。
無線インターフェース（I/F）回路192には、圧縮された画像データ等が外部からbluetooth規格に基づく無線データとして入力し、無線I/F回路192の出力はI/O（Input/Output）回路193を介してデータバス198に接続される。データバス198にはこの他にマイクロプロセサ(MPU)194、表示パネルコントローラ196、フレームメモリ197等が接続されている。更に表示パネルコントローラ196の出力は液晶表示パネル191に入力している。なお画像表示端末190には更に、電源199が設けられている。なおここで液晶表示パネル191は、先に延べた第一の実施例と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
以下に本第五の実施例の動作を説明する。始めに無線I/F回路192は命令に応じて圧縮された画像データを外部から取り込み、この画像データをI/O回路193を介してマイクロプロセサ194及びフレームメモリ197に転送する。マイクロプロセサ194はユーザからの命令操作を受けて、必要に応じて画像表示端末190全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ197に一時的に蓄積される。
ここでマイクロプロセサ194が表示命令を出した場合には、その指示に従ってフレームメモリ197から表示パネルコントローラ196を介して液晶表示パネル191に画像データが入力され、液晶表示パネル191は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ196は、同時に画像を表示するために必要な所定のタイミングパルスを出力する。なおここで電源199には二次電池が含まれており、これらの画像表示端末100全体を駆動する電力を供給する。次にマイクロプロセサ194は画像表示端末190に必要な命令を出すことによって、液晶表示パネル191に対して画像データの入力を停止する省電力モードに入りながら、液晶表示パネル191内に設けたフレームメモリを活用することによって、必要な所定のタイミングパルスと電源電圧のみを液晶表示パネル191に対して与えるだけで静止画像を表示し続けることが可能である。このとき更に液晶表示パネル191を反射モードで駆動させれば、バックライトの消費電力も削減することができ、本実施例によれば、極めて低消費電力で静止画像の表示が可能な画像表示端末190を提供することができる。
なお本実施例では画像表示デバイスとして、第一の実施例で説明した液晶表示パネルを用いたが、これ以外にその他の本発明の実施例に記載されたような種々の表示パネルを用いることが可能であることは明らかである。
【００２０】
【発明の効果】
本発明によれば、画素数の増大と表示領域以外の周辺領域面積の縮小が可能である画像表示装置を提供することができる。
【図面の簡単な説明】
【図１】第一の実施例の全体構成図。
【図２】第一の実施例におけるフレームメモリの構成図。
【図３】第一の実施例における信号増幅回路周辺の構成図。
【図４】第一の実施例における信号増幅回路周辺の読み出し動作信号図。
【図５】第一の実施例における１ビットセルの断面構造図。
【図６】第一の実施例における画素の断面構造図。
【図７】第二の実施例におけるフレームメモリの構成図。
【図８】第二の実施例における信号増幅回路周辺の構成図。
【図９】第二の実施例における信号増幅回路周辺の読み出し動作信号図。
【図１０】第三の実施例の全体構成図。
【図１１】第四の実施例の全体構成図。
【図１２】第五の実施例の全体構成図。
【図１３】第一の従来の技術を用いた液晶表示デバイスの構成図。
【図１４】第一の従来例におけるフレームメモリの構成図。
【図１５】第二の従来例におけるフレームメモリの構成図。
【符号の説明】
3…フレームメモリ、4…ワード線走査回路、5…データ線、6…DA変換回路、7…表示部、8…ゲート走査回路、9…信号線、10…ゲート線、11…画素、14…メモリセル、15…ワード線、17…表示データ入力線。
【発明の属する技術分野】
本発明は多画素化が容易な画像表示装置に係り、特に低コスト化が可能な画像表示装置に関する。
【０００２】
【従来の技術】
以下に図１３及び図１４，図１５を用いて、２つの従来の技術に関して説明する。
図１３は第一の従来の技術を用いた、液晶表示デバイスの構成図である。液晶容量213及び画素TFT 212を有する画素211が表示領域207にマトリクス状に配置され、画素211はゲート線210、信号線209を介してゲート走査回路 208及びDA変換回路 206に接続されている。DA変換回路 206にはデータ線 205を介してフレームメモリ203及びデータ入力部 202 が接続されており、フレームメモリ203はフレームメモリ走査回路 204によって走査される。なおここで上記回路は多結晶Si-TFTを用いて、SiO2基板201上に構成されている。
以下、本第一の従来例の動作を説明する。データ入力部 202 からフレームメモリ203に書き込まれた表示データは、フレームメモリ走査回路 204によりフレームメモリ203が走査されるに従って順次データ線 205に出力される。このときフレームメモリ203は表示データのリフレッシュと同時に表示データをDA変換回路 206に入力し、DA変換回路 206は表示データに対応する表示電圧信号を信号線209に出力する。ここでゲート走査回路 208はフレームメモリ走査回路 204と同期し、ゲート線210を介して画素211を走査する。これによって選択された画素211の画素TFT 212が開閉し、表示電圧信号は選択された液晶容量213に書き込まれる。これによって本液晶表示デバイスは、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【０００３】
ここで図１４を用いて本第一の従来例におけるフレームメモリ203の構造を、より詳しく説明する。図１４は本第一の従来例におけるフレームメモリの構成図である。各メモリセル221はメモリ容量223とメモリTFT 222とからなる１トランジスタ＋１容量構成をとっており、各メモリTFT 222はワード線224を介してフレームメモリ走査回路 204に接続されている。また各メモリセル221はデータ線 205に並列に接続されており、データ線 205の一端にはセンスアンプ 225が接続されている。このような従来技術に関しては、例えば特許文献１に詳しく記載されている。
次に図１５を用いて、他の従来の技術を説明する。
第二の従来の技術を用いた液晶表示デバイスの構造は、基本的には前述の第一の従来の技術の説明で開示した構造と同様であり、異なるのはフレームメモリの構造であるため、ここでは図１５を用いて第二の従来の技術を用いた液晶表示デバイスのフレームメモリ203の構造を説明する。図１５は本第二の従来例におけるフレームメモリの構成図である。各メモリセル231は出力TFT235とメモリTFT 232、更に選択TFT236とからなる３トランジスタの構成をとっており、出力TFT235のゲート容量は記憶容量の役割を果たしている。メモリTFT 232は第一ワード線234を介して、また選択TFT236は第二ワード線237を介してフレームメモリ走査回路238に接続されている。各メモリセル231はデータ線 205に並列に接続されている。第二の従来の技術を用いた場合は第一の従来の技術を用いた場合のようなセンスアンプは不要である。これは各メモリセル231内に出力増幅用の出力TFT235を有している、所謂ゲインセル構成を採用しているためである。このような従来技術に関しては、例えば特許文献２に詳しく記載されている。
【特許文献１】
特開平11-85065号公報
【特許文献２】
特開2002-82656号公報
【０００４】
【発明が解決しようとする課題】
今後の平面ディスプレイの方向性として、画素数の増大と表示領域以外の周辺領域面積の縮小が考えられる。ところが上記従来技術の延長上では、これら２つの課題を同時に満足することには困難があった。以下これに関して説明する。
図１３及び図１４を用いて説明した第一の従来例においては、フレームメモリから読み出された表示データは、信号電荷としてデータ線に入力される。ところが画素数の増大に際しては、このデータ線に接続されるメモリセルの数が増大することによって、データ線容量の値は急激に増加する。この結果データ線に入力された信号電荷によって生じる信号電圧の変化量は極めて小さなものになるため、センスアンプはより低S/Nの信号電圧を増幅しなければならなくなる。これも当初はセンスアンプ回路の複雑化や消費電力を増加させることで対処が可能であるが、やがてはメモリセルの数に制限されて画素数の増加には限界が来てしまう。一方で図１５を用いて説明した第二の従来例においては、表示データはメモリセルからデータ線に読み出される際に、出力TFTによってバッファされる。従って画素数の増大に伴うデータ線容量の増加は直接問題とはならない。しかしながら本質的に第二の従来例のメモリセルは構造が複雑であるため、画素数の増大に伴うフレームメモリ容量の増加によって、フレームメモリの占有面積は急激に増大してしまう。従って画素数の増大時には、表示領域以外の周辺領域面積の増加が甚だしく、平面ディスプレイを搭載した機器のデザインやコスト面の負荷が大きいため、第二の従来例の方式は好ましいものではない。
【０００５】
【課題を解決するための手段】
上記の課題は、マトリクス上に配置された複数の画素で構成された表示部と、画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、デジタル表示データ保持手段は、１ビットのデータを保持可能な複数のメモリセルと、メモリセルを選択するためのメモリセル選択回路と、複数のメモリセルが並列に接続されたブロックデータ線と、ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数のメモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されているようにすることによって解決することができる。
【０００６】
【発明の実施の形態】
（第一の実施例）
以下図１〜図６を用いて、本発明の第一の実施例に関して説明する。
始めに図１を用いて、本実施例の全体構成に関して述べる。
【０００７】
図１は本実施例である液晶表示パネルの構成図である。なおここでは図面の簡略化のために画素は２画素のみを記載しているが、実際にはVGAフォーマットに相当する640×480×RGBの画素が設けられている。 光学表示体としての液晶容量13と書き込みスイッチである画素TFT(Thin-Film-Transistor) 12を有する画素11が表示部7にマトリクス状に配置され、画素TFT12のゲートはゲート線10を介してゲート走査回路8に、また画素TFT12の一端は信号線9を介してDA変換回路6に接続されている。DA変換回路6にはデータ線5を介してフレームメモリ3が接続されており、データ線5は他端ではサンプルホールドスイッチ18を介して表示データ入力線17に接続されている。なおここでサンプルホールドスイッチ18はサンプルホールドスイッチ走査回路2によって駆動されている。ここでフレームメモリ3にはメモリセル14がマトリクス状に配置されている。図１では図面の簡略化のために画素２列分のメモリセル14を１行分だけ記載してあるが、実際にはフレームメモリ3には画素行に対応する480行分のメモリセル14が設けられている。図１にも示したように、同一行のメモリセル14はワード線15を介してワード線走査回路4に接続されている。なおゲート走査回路8とワード線走査回路4には同一の駆動クロック線16が入力している。上記表示部7、ゲート走査回路8、DA変換回路6、フレームメモリ3、ワード線走査回路4、サンプルホールドスイッチ18、サンプルホールドスイッチ走査回路2は、多結晶Si TFTを用いてガラス基板1上に設けられている。なお多結晶Si TFT や液晶容量13の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。また本実施例におけるゲート走査回路8及びサンプルホールドスイッチ走査回路2の構成は、一般にシフトレジスタ回路として知られている回路構成を用いており、DA変換回路6に関しても一般の知識の範囲内で再構成が可能である。
【０００８】
次に本実施例の動作を説明する。
表示データ入力線17から入力される表示データに従って、サンプルホールドスイッチ走査回路2がサンプルホールドスイッチ18を順次走査することにより、表示データはデータ線5に書き込まれる。ここで所定のタイミングでワード線走査回路4がワード線15を介してメモリセル14を走査することによって、表示データは、フレームメモリ3内の所定のメモリセルに書き込まれる。以上がフレームメモリ3への書き込み動作である。
次にワード線走査回路4がワード線15を介してメモリセル14を走査するに従って、メモリセル14内の表示データは順次データ線 5に出力される。このとき表示データはフレームメモリ3のリフレッシュと同時にDA変換回路 6に入力され、DA変換回路 6は表示データに対応する表示電圧信号を信号線9に出力する。ここでゲート走査回路 8はワード線走査回路4と同期し、ゲート線10を介して画素11を走査する。これによって選択された画素11の画素TFT 12が開閉し、表示電圧信号は選択された液晶容量13に書き込まれる。これによって本液晶表示デバイスは、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【０００９】
次に図２を用いて本第一の実施例におけるフレームメモリ203の構造を、より詳しく説明する。図２は本第一の実施例におけるフレームメモリの構成図である。各メモリセル21にはメモリ容量23とメモリTFT 22とからなる１トランジスタ＋１容量構成の１ビットセルが複数個設けられており、各メモリTFT 22はブロックデータ線5に接続されている。ブロックデータ線5には更に信号増幅回路28が接続されると共に、その一端はブロックデータ線接続スイッチ31を介して互いに接続されている。ワード線走査回路4に設けられているメモリセル走査線25はビット選択用AND回路26を介してワード線15に接続されており、ワード線はメモリTFT 22のゲートに接続されている。またメモリセル走査線25は同時にメモリセル入出力制御回路27を介して、信号増幅回路28を制御する信号増幅回路制御線29及びブロックデータ線接続スイッチ制御線30にも接続されている。
【００１０】
上記フレームメモリは、所定のメモリTFT 22に対応するワード線15及びブロックデータ線接続スイッチ制御線30がオンすることによって、所定のメモリ容量23への外部からの表示データの書込みが行われる。また、所定のメモリTFT 22に対応するワード線15がオンし、対応するメモリセル21の信号増幅回路制御線29がオンして信号増幅回路28を活性化することによってデータリフレッシュ動作を行い、その後ブロックデータ線接続スイッチ制御線30がオンすることによって、所定のメモリ容量23から、DA変換回路 6への表示データの書込みとデータリフレッシュが行われる。
【００１１】
続いて信号増幅回路28の構成に関して図３を用いて説明する。図３は本第一の実施例における信号増幅回路28周辺の構成図である。メモリ容量23とメモリTFT 22とからなる１ビットセルが接続されたブロックデータ線5に対して、pMOS電源スイッチ 41、pMOS-TFT 42、nMOS-TFT 43、nMOS電源スイッチ44からなる電源スイッチ付きCMOSインバータ回路の入力が接続されている。この出力には更に、pMOS電源スイッチ 46、pMOS-TFT 47、nMOS-TFT 48、nMOS電源スイッチ49からなる電源スイッチ付きCMOSインバータ回路の入力が接続され、この回路の出力がブロックデータ線5に接続することで一種のフリップフロップ回路を構成している。また上記両電源スイッチ付きCMOSインバータ回路の入力端子間は、リセットスイッチ45によって接続されている。ここでｎ番目の１ビットセルのワード線15をGATE(n)、pMOS電源スイッチ 41の制御線51を/READ、nMOS電源スイッチ44の制御線54をREAD、リセットスイッチ45の制御線55をRST、pMOS電源スイッチ 46の制御線56を/WRITE、nMOS電源スイッチ49の制御線59をWRITE、このメモリセルのブロックデータ線接続スイッチ制御線30をOUTとして、これらのオン、オフ動作を図４を用いて説明する。
【００１２】
図４は信号増幅回路28周辺の読み出し動作信号を示した図であり、上がオン、下がオフを示している。なおここで/READはREADの反転信号、/WRITEはWRITEの反転信号であるので図からは省略した。始めにタイミングt1でREADがオンしてブロックデータ線5を入力とする電源スイッチ付きCMOSインバータ回路が活性化する。次いでt2、t3でRSTがオン、オフしてこの電源スイッチ付きCMOSインバータ回路の入出力を同電圧にリセットする。この後t4、t5でGATE(n)がオン、オフしてこの１ビットセルからの信号電荷をブロックデータ線5に読み出すと、ブロックデータ線5の容量はメモリ容量23と比較してもそれほど大きくないため、この信号電荷はブロックデータ線5を入力とする電源スイッチ付きCMOSインバータ回路の出力を十分に動作させることができる。この後t6でWRITEがオンしてブロックデータ線5を出力とする電源スイッチ付きCMOSインバータ回路が活性化してブロックデータ線5の出力をHighないしLowに規定し、t7でOUTがオンすることでブロックデータ線5の出力を、以降の複数のブロックデータ線5を介してDA変換回路 6へと伝達する。その後t8、t9の順にWRITEとOUTがオフして１ビットの読み出しが完了する。
【００１３】
次に１ビットセルと画素の構造について、図５及び図６を用いて説明する。
【００１４】
図５は１ビットセルの断面構造である。ガラス基板60上にソース61、チャネル62、ドレイン63とゲート64からなる多結晶Si TFTが設けられており、メモリTFTを構成している。ソース61にはAlで構成されたブロックデータ線5が接続されている。またドレイン63上には絶縁膜68を挟んでゲート64と同じ構造の接地電極65が設けられており、メモリ容量を構成している。ブロックデータ線5上には更に保護膜69が成膜されている。
【００１５】
図６は画素の断面構造である。ガラス基板60上にソース71、チャネル72、ドレイン73とゲート74からなる多結晶Si TFTが設けられており、画素TFTを構成している。ソース71にはAlで構成された信号線9が接続されている。またドレイン73上には絶縁膜68を挟んでゲート74と同じ構造の接地電極75が設けられており、液晶容量と並列に液晶補助容量を構成している。信号線9上には更に保護膜69が成膜され、ドレイン73の上にはITO(Indium-Tin-Oxide)で構成された透明電極が設けられている。この透明電極上には更に液晶層、対向電極、対向ガラス基板が設けられているが、その構造は一般的なものであるためここではその説明は省略する。このようにメモリTFTと画素TFT、メモリ容量と液晶補助容量は同一の層構造を有しているため、製造時には同時に作成することができる。
さて以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば本実施例ではTFT基板としてはガラス基板を用いたが、これを石英基板や透明プラスチック基板等の他の透明絶縁基板に変更することも可能である。
また本実施例の説明においては、画素サイズやパネルサイズ等に関しては敢えて言及していない。これは本発明が特にこれらのスペックないしフォーマットに制限されるものではないためである。また今回は表示信号を４ビットとしたが、例えば６ビットのようなこれ以上の階調も可能であるし、逆に階調制度を下げることも容易である。またRGBの各色でビット数を変えることも可能である。
【００１６】
また本実施例では各回路を多結晶Si TFT回路で構成している。しかしながらこれらの周辺駆動回路あるいはその一部分を単結晶ＬＳＩ(Large Scale Integrated circuit)回路で構成して実装することも本発明の範囲内で可能である。以上の種々の変更等は、本実施例に限らず以下のその他の実施例においても、基本的に同様に適用可能である。
（第二の実施例）
以下図７、８及び図９を用いて、本発明の第二の実施例に関して説明する。
本発明の第二の実施例の全体構成及びその動作は、フレームメモリの内部構成及びその動作を除けば本発明の第一の実施例と同一である。このためここでは本発明の第二の実施例の特徴であるフレームメモリに関して説明することにする。
図７は本第二の実施例におけるフレームメモリの構成図である。各メモリセル81にはメモリ容量23とメモリTFT 22とからなる１トランジスタ＋１容量構成の１ビットセルが複数個設けられており、各メモリTFT 22はブロックデータ線5に接続されている。ブロックデータ線5には更に信号増幅回路82が接続されると共に、その一端はブロックデータ線接続スイッチ31を介して互いに接続されている。ワード線走査回路4に設けられているメモリセル走査線25はビット選択用AND回路26を介してワード線15に接続されており、ワード線はメモリTFT 22のゲートに接続されている。またメモリセル走査線25は同時にメモリセル入出力制御回路83を介して、信号増幅回路82を制御する信号増幅回路制御線84及びブロックデータ線接続スイッチ制御線85にも接続されている。ここで本実施例においては、メモリ容量23の一端は第二ブロックデータ線86に接続されており、第二ブロックデータ線86もまた信号増幅回路82が接続されると共に、その一端は第二ブロックデータ線接続スイッチ87を介して互いに接続されている。
【００１７】
上記フレームメモリは、所定のメモリTFT 22に対応するワード線15及びブロックデータ線接続スイッチ制御線85がオンすることによって、所定のメモリ容量23への外部からの表示データの書込みが行われる。また、所定のメモリTFT 22に対応するワード線15がオンし、対応するメモリセル81の信号増幅回路制御線84がオンして信号増幅回路82を活性化することによってデータリフレッシュ動作を行い、その後ブロックデータ線接続スイッチ制御線85がオンすることによって、所定のメモリ容量23から、DA変換回路 6への表示データの書込みとデータリフレッシュが行われる。なおここで注意すべきことは、ブロックデータ線５と第二ブロックデータ線86には互いにHigh、Lowの反転信号が書き込まれることである。
【００１８】
続いて信号増幅回路82の構成に関して図８を用いて説明する。図８は本第二の実施例における信号増幅回路82周辺の構成図である。メモリ容量23とメモリTFT 22とからなる１ビットセルが接続されたブロックデータ線5に対して、pMOS電源スイッチ 91、pMOS-TFT 92、nMOS-TFT 93、nMOS電源スイッチ94からなる電源スイッチ付きCMOSインバータ回路の入力が接続され、この出力は第二ブロックデータ線86に接続されている。また第二ブロックデータ線86に対して、pMOS電源スイッチ 96、pMOS-TFT 97、nMOS-TFT 98、nMOS電源スイッチ99からなる電源スイッチ付きCMOSインバータ回路の入力が接続され、この回路の出力がブロックデータ線5に接続することで一種のフリップフロップ回路を構成している。またブロックデータ線5と第二ブロックデータ線86との間は、リセットスイッチ95によって接続されている。ここでｎ番目の１ビットセルのワード線15をGATE(n)、pMOS電源スイッチ 91の制御線101を/WRITE1、nMOS電源スイッチ94の制御線104をWRITE1、リセットスイッチ95の制御線105をRST、pMOS電源スイッチ 96の制御線106を/WRITE2、nMOS電源スイッチ99の制御線109をWRITE2、このメモリセルのブロックデータ線接続スイッチ制御線30をOUTとして、これらのオン、オフ動作を図９を用いて説明する。
【００１９】
図９は信号増幅回路82周辺の読み出し動作信号を示した図であり、上がオン、下がオフを示している。なおここで/WRITE1はWRITE1の反転信号、/WRITE2はWRITE2の反転信号であるので図からは省略した。始めにt2、t3でRSTがオン、オフしてブロックデータ線5と第二ブロックデータ線86を同電圧にリセットする。この後t4、t5でGATE(n)がオン、オフしてこの１ビットセルからの信号電荷をブロックデータ線5と第二ブロックデータ線86に読み出すと、ブロックデータ線5と第二ブロックデータ線86の容量はメモリ容量23と比較してもそれほど大きくないため、この信号電荷はブロックデータ線5と第二ブロックデータ線86の電位をそれぞれ逆の電圧に十分充電することができる。この後t6でWRITE1、WRITE2がオンして2つの電源スイッチ付きCMOSインバータ回路が活性化すると、ブロックデータ線5及び第二ブロックデータ線86の電位をHighないしLowに規定し、t7でOUTがオンすることでブロックデータ線5及び第二ブロックデータ線86の出力を、以降の複数のブロックデータ線5及び第二ブロックデータ線86を介してDA変換回路 6へと伝達する。その後t8、t9の順にWRITEとOUTがオフして１ビットの読み出しが完了する。なお本実施例においてはDA変換回路 6の入力にはブロックデータ線5の出力信号のみを使用したが、差動入力のDA変換回路を導入してブロックデータ線5及び第二ブロックデータ線86の両出力を用いることも可能である。
本実施例においては、差動信号を用いるために信号増幅回路82に入力する信号のS/Nをより高くすることが可能であり、一つのメモリセル内に配置できる１ビットセルの数をより増やすことが可能である。このためフレームメモリの占有面積のより小さい、デザインの自由度がより大きく更に低コストの画像表示装置を提供することができる。
（第三の実施例）
以下図１０を用いて、本発明の第三の実施例に関して説明する。
本発明の第三の実施例の全体構成図を図１０に示す。第一の実施例と比較した場合の本実施例の違いは、DA変換回路120が多結晶Si TFTではなく、単結晶Si-LSIチップを実装することで実現されていることであり、その他の構成及び動作は第一の実施例と同様であるためにここではその説明は省略する。
本実施例ではDA変換回路120に単結晶Si-LSIチップを用いたために高精度な電子回路の実装が容易となり、８ビットのDA変換回路120を用いることが可能となった。但し端子接続部の実装面積が必要になるため、ビット数の少ないDA変換回路を用いる場合は、単結晶Si-LSIチップの実装は面積的には不利である。
（第四の実施例）
以下図１１を用いて、本発明の第四の実施例に関して説明する。
本発明の第四の実施例の全体構成図を図１１に示す。第一の実施例と比較した場合の本実施例の違いは、表示領域138における画素137が液晶ではなく有機EL(OLED：Organic LED)発光によって画像を表示している点と、信号線132、133が列毎に上下に配線されており、各列毎に信号電圧の入力が表示領域7の上下から行われていることである。その他の構成及び動作は第一の実施例と同様であるためにここではその説明は省略する。
各画素137は画素TFT 134、有機EL素子136、有機EL素子駆動TFT 135で構成されており、有機EL素子駆動TFT 135のゲート容量に書き込まれた信号電圧によって制御される駆動電流により、有機EL素子136は駆動される。これによって本実施例では自発光可能なディスプレイを実現しており、バックライトが不要であるために液晶ディスプレイよりも薄型化が可能である。なおここで用いた有機EL素子は一般に知られている構造のものであり、その構造等に関しては、一例として公開特許広報／特開2001-159878等を参照することができる。
また本実施例では画素は1列毎に、その上下に対応するDA変換回路130、131やフレームメモリ3を有している。これによって本実施例では１列分のフレームメモリを画素２列分の間隔で配置することができ、８ビットフレームメモリを容易にレイアウトすることが可能である。またフレームメモリを分散することができたため、画素周辺回路面積が一辺のみ大きくなることも回避可能である。
（第五の実施例）
以下図１２を用いて、本発明における第五の実施例に関して説明する。
図１２は第五の実施例である画像表示端末（PDA：Personal Digital Assistants）190の構成図である。
無線インターフェース（I/F）回路192には、圧縮された画像データ等が外部からbluetooth規格に基づく無線データとして入力し、無線I/F回路192の出力はI/O（Input/Output）回路193を介してデータバス198に接続される。データバス198にはこの他にマイクロプロセサ(MPU)194、表示パネルコントローラ196、フレームメモリ197等が接続されている。更に表示パネルコントローラ196の出力は液晶表示パネル191に入力している。なお画像表示端末190には更に、電源199が設けられている。なおここで液晶表示パネル191は、先に延べた第一の実施例と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
以下に本第五の実施例の動作を説明する。始めに無線I/F回路192は命令に応じて圧縮された画像データを外部から取り込み、この画像データをI/O回路193を介してマイクロプロセサ194及びフレームメモリ197に転送する。マイクロプロセサ194はユーザからの命令操作を受けて、必要に応じて画像表示端末190全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ197に一時的に蓄積される。
ここでマイクロプロセサ194が表示命令を出した場合には、その指示に従ってフレームメモリ197から表示パネルコントローラ196を介して液晶表示パネル191に画像データが入力され、液晶表示パネル191は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ196は、同時に画像を表示するために必要な所定のタイミングパルスを出力する。なおここで電源199には二次電池が含まれており、これらの画像表示端末100全体を駆動する電力を供給する。次にマイクロプロセサ194は画像表示端末190に必要な命令を出すことによって、液晶表示パネル191に対して画像データの入力を停止する省電力モードに入りながら、液晶表示パネル191内に設けたフレームメモリを活用することによって、必要な所定のタイミングパルスと電源電圧のみを液晶表示パネル191に対して与えるだけで静止画像を表示し続けることが可能である。このとき更に液晶表示パネル191を反射モードで駆動させれば、バックライトの消費電力も削減することができ、本実施例によれば、極めて低消費電力で静止画像の表示が可能な画像表示端末190を提供することができる。
なお本実施例では画像表示デバイスとして、第一の実施例で説明した液晶表示パネルを用いたが、これ以外にその他の本発明の実施例に記載されたような種々の表示パネルを用いることが可能であることは明らかである。
【００２０】
【発明の効果】
本発明によれば、画素数の増大と表示領域以外の周辺領域面積の縮小が可能である画像表示装置を提供することができる。
【図面の簡単な説明】
【図１】第一の実施例の全体構成図。
【図２】第一の実施例におけるフレームメモリの構成図。
【図３】第一の実施例における信号増幅回路周辺の構成図。
【図４】第一の実施例における信号増幅回路周辺の読み出し動作信号図。
【図５】第一の実施例における１ビットセルの断面構造図。
【図６】第一の実施例における画素の断面構造図。
【図７】第二の実施例におけるフレームメモリの構成図。
【図８】第二の実施例における信号増幅回路周辺の構成図。
【図９】第二の実施例における信号増幅回路周辺の読み出し動作信号図。
【図１０】第三の実施例の全体構成図。
【図１１】第四の実施例の全体構成図。
【図１２】第五の実施例の全体構成図。
【図１３】第一の従来の技術を用いた液晶表示デバイスの構成図。
【図１４】第一の従来例におけるフレームメモリの構成図。
【図１５】第二の従来例におけるフレームメモリの構成図。
【符号の説明】
3…フレームメモリ、4…ワード線走査回路、5…データ線、6…DA変換回路、7…表示部、8…ゲート走査回路、9…信号線、10…ゲート線、11…画素、14…メモリセル、15…ワード線、17…表示データ入力線。
Claims (17)
- マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、該デジタル表示データ保持手段は、１ビットのデータを保持可能な複数のメモリセルと、該メモリセルを選択するためのメモリセル選択回路と、複数の該メモリセルが並列に接続されたブロックデータ線と、該ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数の該メモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されていることを特徴とする画像表示装置。
- 上記メモリセルは、少なくとも上記メモリセル選択回路から選択される一個のスイッチトランジスタと、１ビットのデータを電荷として所定の期間保持するための一個のメモリセル容量を有することを特徴とする請求項1記載の画像表示装置。
- 上記データ電圧増幅手段は、少なくとも上記メモリセル選択回路から選択的に活性化される一個のインバータ回路を有することを特徴とする請求項1記載の画像表示装置。
- 上記画素は、有機物における発光現象を用いて表示を行うことを特徴とする請求項1記載の画像表示装置。
- 上記画素は、電界による液晶の光学特性変調効果を用いて表示を行うことを特徴とする請求項1記載の画像表示装置。
- 上記画素は表示信号を蓄積するための画素容量を有し、さらに該画素容量は上記メモリセル容量と同一の電極層構造を有していることを特徴とする請求項２記載の画像表示装置。
- 上記表示信号生成手段は、ｎビットの上記デジタル表示データからアナログ表示信号を生成するＤＡ変換回路であることを特徴とする請求項1記載の画像表示装置。
- ｎ列の上記メモリブロックが１列の画素に対応して配置されていることを特徴とする請求項７記載の画像表示装置。
- ｋを自然数として、ｎ／ｋ列の上記メモリブロックが１列の画素に対応して配置されていることを特徴とする請求項７記載の画像表示装置。
- 上記メモリセル選択回路と上記表示信号入力手段とは、同一の基本クロックパルスにて駆動される構成を有することを特徴とする請求項1記載の画像表示装置。
- ｍを自然数として、上記メモリセル選択回路と上記表示信号入力手段とは、ｍ倍ないし１／ｍ倍の周波数を有する基本クロックパルスにて駆動される構成を有することを特徴とする請求項1記載の画像表示装置。
- 上記画素と、上記表示信号生成手段と、上記デジタル表示データ保持手段は多結晶Si-TFT(Thin-Film-Transistor) を用いて構成されていることを特徴とする請求項1記載の画像表示装置。
- 上記画素と、上記デジタル表示データ保持手段は多結晶Si-TFT(Thin-Film-Transistor) を用いて構成されており、さらに上記表示信号生成手段は単結晶Si-LSI(Large-Scale-Integrated-Circuit)を用いて構成されていることを特徴とする請求項1記載の画像表示装置。
- 上記ブロックデータ線は上記各メモリセルに対して２本づつ設けられていることを特徴とする請求項1記載の画像表示装置。
- マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、該デジタル表示データ保持手段は、ｊを自然数として、ｊビットのデータを保持可能な複数のメモリブロックの直列接続を単位として構成され、該メモリブロックは複数のビットデータを保持可能であると同時にデータ電圧増幅手段を有するゲインセルとして構成されていることを特徴とする画像表示装置。
- マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するフレームメモリを有する画像表示装置において、該フレームメモリは、１ビットのデータを保持可能な複数のメモリセルと、該メモリセルを選択するためのメモリセル選択回路と、複数の該メモリセルが並列に接続されたブロックデータ線と、該ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数の該メモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されていることを特徴とする画像表示装置。
- マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、第一のデジタル表示データを信号処理することにより第二のデジタル表示データを生成するデジタル信号処理手段と、第二のデジタル表示データから上記表示信号を生成する表示信号生成手段と、上記第二のデジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、該デジタル表示データ保持手段は、１ビットのデータを保持可能な複数のメモリセルと、該メモリセルを選択するためのメモリセル選択回路と、複数の該メモリセルが並列に接続されたブロックデータ線と、該ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数の該メモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されていることを特徴とする画像表示装置。
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