JP4130307B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、ＣＭＯＳ製造プロセスと互換性のあるアクティブ型ＸＹアドレス方式固体撮像装置に関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置は、光電変換された信号電荷を転送する転送層の方式に応じてＭＯＳ型とＣＣＤ型とに大別されていた。
【０００３】
この固体撮像装置のうち、特にＣＣＤ型の固体撮像装置は、近年、カメラ一体型ＶＴＲ、ディジタルカメラ、ファクシミリその他の電子機器に使用されており、現在もなお特性向上のための技術開発が図られている。
【０００４】
このような固体撮像装置の１つにＣＭＯＳ製造プロセスと互換性のある固体撮像装置（以後「ＣＭＯＳセンサ」と略す）がある（例えば、「日経マイクロデバイス」１９９７年７月号、１２０−１２５頁参照）。このＣＭＯＳセンサは、５Ｖ又は３．３Ｖの単一電源で動作可能であり、消費電力が低いこと、一般的なＣＭＯＳ製造プロセスで作成できるとともに、信号処理回路その他の周辺回路も同一チップに搭載でき、ＣＭＯＳ製造プロセスと互換性があること、などの特徴を有している。
【０００５】
図１０及び１１にＣＭＯＳセンサの基本セルの断面図を示す。図１０は光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図を、図１１は光電変換部の信号電荷をリセットしたポテンシャル状態図をそれぞれ含む。
【０００６】
図１０に示すように、ＣＭＯＳセンサの基本セルは、Ｐ型半導体基板３０１と、Ｐ型半導体基板３０１の内部に形成され、一部がＰ型半導体基板３０１の表面に露出しているＰ型ウェル層３０２と、Ｐ型ウェル層３０２上に形成され、Ｐ型半導体基板３０１の表面に露出している素子分離領域となるＰ+型半導体領域３０３、３２３と、Ｐ型ウェル層３０２とＰ+型半導体領域３０３とに囲まれて形成された光電変換部をなすＮ+型半導体領域３０６と、Ｐ型ウェル層３０２とＰ+型半導体領域３２３とに囲まれて形成され、制御用ＭＯＳＦＥＴ４０１のドレインとなるＮ+型半導体領域３０５と、Ｐ型半導体基板３０１の表面に露出しているＰ型ウェル層３０２の露出表面に対向して位置するゲート電極を有する制御用ＭＯＳＦＥＴ４０１と、ソースフォロワアンプをなす第１ＭＯＳＦＥＴ４０２と、水平選択スイッチをなす第２ＭＯＳＦＥＴ４０３と、を備えている。
【０００７】
ＣＭＯＳセンサの基本セルは第２ＭＯＳＦＥＴ４０３を介して外部回路と接続されている。
【０００８】
外部回路は、ソースフォロワアンプの負荷をなす第３負荷ＭＯＳＦＥＴ４０４と、暗出力転送ＭＯＳＦＥＴ４０５と、明出力転送ＭＯＳＦＥＴ４０６と、暗出力転送ＭＯＳＦＥＴ４０５のソース又はドレインに接続されている暗出力蓄積容量４０７と、明出力転送ＭＯＳＦＥＴ４０６のソース又はドレインに接続されている明出力蓄積容量４０８と、からなる。
【０００９】
第２ＭＯＳＦＥＴ４０３は第３負荷ＭＯＳＦＥＴ４０４に接続されている。暗出力転送ＭＯＳＦＥＴ４０５と明出力転送ＭＯＳＦＥＴ４０６とは、第２ＭＯＳＦＥＴ４０３と第３負荷ＭＯＳＦＥＴ４０４との間のノードに接続されている。
【００１０】
第１ＭＯＳＦＥＴ４０２、第２ＭＯＳＦＥＴ４０３及び第３負荷ＭＯＳＦＥＴ４０４は電源電圧ＶＤＤとＶＳＳとの間に直列に接続されており、Ｎ+型半導体領域４０６は第１ＭＯＳＦＥＴ４０２のゲートに接続されている。
【００１１】
また、Ｐ+型半導体領域４０３、４２３は接地され、Ｎ+型半導体領域４０５は電源電圧ＶＤＤに接続されている。
【００１２】
図１０及び１１に画素として示したＣＭＯＳセンサの基本セル４５０は、マトリクス状に配置され、ＣＭＯＳセル列が構成される。各基本セル４５０は、図１２（ａ）に示すように、垂直レジスタ（Ｖ−ｒｅｇｉｓｔｅｒ）４５１、水平レジスタ（Ｈ−ｒｅｇｉｓｔｅｒ）４５２、負荷トランジスタ４０４及び出力ライン４５３に接続されている。
【００１３】
なお、図１２（ａ）に示した負荷トランジスタ４０４は図１０及び１１に示した負荷ＭＯＳＦＥＴ４０４である。
【００１４】
出力ライン４５３は水平レジスタ４５２により選択される垂直選択スイッチとしての垂直選択スイッチＭＯＳＦＥＴ４５５を介して、図１０、１１に示す各ＭＯＳＦＥＴ４０５、４０６及び各容量４０７、４０８に接続される。
【００１５】
図１２（ｂ）は基本セル（または画素）内部の接続を示す図であり、図１０及び１１に対応する構成要素には同一符号を付してある。図１２（ｂ）に示すように、制御用ＭＯＳＦＥＴ４０１のゲートには制御パルスφＲが入力され、第２ＭＯＳＦＥＴ４０３のゲートにはアドレス信号Ｘが入力され、第２ＭＯＳＦＥＴ４０３のソースには負荷トランジスタ４０４と出力ライン４５３がそれぞれ接続される。
【００１６】
次に、以上のような構成を有するＣＭＯＳセンサの動作方法を図１０及び１１を用いて説明する。
【００１７】
まず、図１１に示すように、制御用ＭＯＳＦＥＴ４０１の制御パルスΦＲをハイレベルの電圧に設定し、Ｎ+型半導体領域３０６を電源電圧ＶＤＤにセットする
。
【００１８】
次に、図１０に示すように、ブルーミング防止のため、制御用ＭＯＳＦＥＴ４０１の制御パルスφＲをローレベルの電圧に設定する。
【００１９】
信号電荷の蓄積期間中、光電変換部となるＮ+型半導体領域３０６において、入射した光により電子・正孔対が発生すると、空乏層中に電子が蓄積されていき、正孔はＰ型ウェル層３０２を通して排出される。ここで、電源電圧ＶＤＤより深い電位の格子状のハッチングは、この領域が空乏化していないことを示している。
【００２０】
蓄積された電子の数に応じて光電変換部となるＮ+型半導体領域３０６の電位が変動する。この電位変化を、第１ＭＯＳＦＥＴ４０２のソースフォロワ動作によって、第１ＭＯＳＦＥＴ４０２のソースを介して第２ＭＯＳＦＥＴ４０３へ出力することにより、線型性の良い光電変換特性を得ることができる。
【００２１】
ここで、光電変換部となるＮ+型半導体領域３０６において、リセットによるｋＴＣノイズが発生するが、これは信号電子転送前の暗時出力をサンプリングして蓄積しておき、この暗時出力と明時出力との差を取ることにより除去することができる。
【００２２】
【発明が解決しようとする課題】
上述した、ＣＭＯＳ製造プロセスと互換性のある固体撮像装置においては、蓄積された電子の数に応じて光電変換部となるＮ+型半導体領域３０６の電位が変動し、その電位変化を第１ＭＯＳＦＥＴ４０２のソースフォロワ動作によって、第１ＭＯＳＦＥＴ４０２のソースを介して第２ＭＯＳＦＥＴ４０３へ出力する。
【００２３】
この場合、信号電荷量をＱ、光電変換部となるＮ+型半導体領域３０６の寄生容量をＣ、出力電圧をＶとすると、Ｖ＝Ｑ／Ｃとなる。入射光量、電位と出力電圧の関係を図１３に示す。
【００２４】
しかしながら、図１０に示すように、上述したようなＣＭＯＳ製造プロセスと互換性のある固体撮像装置においては、光電変換部がＮ+型半導体領域３０６から形成されているため、単純に光電変換部の面積を大きくしても、それにつれて光電変換部の寄生容量Ｃが大きくなり、期待したほどに信号電荷による電位変動Ｖを大きくすることができないという欠点があった。
【００２５】
本発明は上記のような問題点を解消するためになされたものであり、特に、低光量時の光電変換部の出力変換効率を向上させ、感度を向上させることができる、ＣＭＯＳ製造プロセスと互換性のある固体撮像装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の固体撮像装置は、一導電型の半導体領域に逆導電型の光電変換部と、前記半導体領域に形成され前記光電変換部と対向して形成された逆導電型のドレイン領域と、前記光電変換部と前記ドレイン領域の間に形成される逆導電型の領域を制御用チャネル領域とする制御用ＭＯＳＦＥＴと、前記光電変換部で発生する電荷による前記光電変換部の電位変化をソースフォロア増幅回路を通して出力する固体撮像装置であって、前記光電変換部は第１光電変換部及び第２光電変換部を有し、前記第２光電変換部と前記ドレイン領域との間に前記制御用チャネル領域が位置し、前記第１光電変換部と前記第２光電変換部との間には前記第１光電変換部と前記第２光電変換部との間を定電位設定用チャネル領域とする定電位設定用ＭＯＳＦＥＴが形成されている、という構造を基本構成としている。この本発明の基本構成の固体撮像装置は、以下に示す種々の適用形態を有している。
【００２７】
まず、前記第１光電変換部は前記第２光電変換部よりも面積が大きい。
【００２８】
また、前記定電位設定用チャネル領域のポテンシャルは、前記制御用チャネル領域にハイレベルの電圧が印加されたときの制御用チャネル領域のポテンシャルとローレベルの電圧が印加されたときの制御用チャネル領域のポテンシャルの間に位置する。
【００２９】
また、前記ドレイン領域、前記第１光電変換部及び前記第２光電変換部のうち少なくとも一つが、他と不純物濃度及び前記半導体領域との接合の深さが異なり、前記ドレイン領域の不純物濃度が、前記第１光電変換部及び前記第２光電変換部の不純物濃度よりも高く、かつ、前記ドレイン領域と前記半導体領域との接合の深さが、前記第１光電変換部及び前記第２光電変換部と前記半導体領域との接合の深さよりも浅く、さらに具体的には、前記第１光電変換部及び前記第２光電変換部は不純物濃度及び前記半導体領域との接合の深さが同じであるか、或いは、不純物濃度及び前記半導体領域との接合の深さのいずれかが異なる。
【００３０】
また、前記制御用ＭＯＳＦＥＴは、そのゲート電極に印加される電圧が零のときでもそのソース、ドレイン間に電流が流れるデプレッション型のトランジスタである。
【００３１】
また、前記第１光電変換部の表面を一導電型のキャップ半導体体層が覆う。
【００３２】
最後に、前記第２光電変換部は、前記ソースフォロア増幅回路を構成するソースフォロアトランジスタのゲートに接続される。
【００３３】
【発明の実施の形態】
次に、本発明を図面を参照して説明する。
【００３４】
図１は、本発明の第１の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図２は、本発明の第１の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。それぞれの図において、（ａ）は制御用ＭＯＳＦＥＴを含む光電変換部近傍の断面図をソースフォロアアンプの回路図と併せて示したものであり、（ｂ）は、（ａ）の光電変換部及び制御用ＭＯＳＦＥＴの各部に対応した電子ポテンシャル図である。
【００３５】
ＣＭＯＳセンサの基本セルは、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１の内部に形成され、一部がＰ型半導体基板１０１の表面に露出しているＰ型ウェル層１０２と、Ｐ型ウェル層１０２上に形成され、Ｐ型半導体基板１０１の表面に露出している素子分離領域となるＰ+型半導体領域１０３、１２３と、 Ｐ型半導体基板１０１の表面に露出しているＰ型ウェル層１０２の露出表面に対向して位置するゲート電極を有する制御用ＭＯＳＦＥＴ２０１と、Ｐ型ウェル層１０２とＰ+型半導体領域１２３とに囲まれて形成され、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５と、Ｐ型ウェル層１０２とＰ+型半導体領域１０３とに囲まれて形成された第１導電型の第１領域としてのＮ+型半導体領域１０６と、第１領域１０６に隣接して形成され、Ｐ型半導体基板１０１の表面に露出しているＰ型ウェル層１０２の露出表面に対向して位置するゲート電極を有する定電位設定用ＭＯＳＦＥＴ２０９と、制御用ＭＯＳＦＥＴ２０１と定電位設定用ＭＯＳＦＥＴ２０９間に第１導電型の第２領域としてのＮ+型半導体領域１０７と、ソースフォロワアンプをなす第１ＭＯＳＦＥＴ２０２と、水平選択スイッチをなす第２ＭＯＳＦＥＴ２０３と、を備えている。ここで、Ｎ+型半導体領域１０５、Ｎ+型半導体領域１０６、Ｎ+型半導体領域１０７の３つの半導体領域は製造プロセスを短くするために同時に、即ち同じ不純物濃度及び接合深さに形成しても良いが、３つの半導体領域のうち少なくとも一つの半導体領域を別工程で形成してその不純物濃度及び接合深さを他の半導体領域と異なるように形成しても良い。
【００３６】
ＣＭＯＳセンサの基本セルは第２ＭＯＳＦＥＴ２０３を介して外部回路と接続されている。
【００３７】
外部回路は、ソースフォロワアンプをなす第３負荷ＭＯＳＦＥＴ２０４と、暗出力転送ＭＯＳＦＥＴ２０５のソース又はドレインに接続されている暗出力蓄積容量２０７と、明出力転送ＭＯＳＦＥＴ２０６と、明出力転送ＭＯＳＦＥＴ２０６のソース又はドレインに接続されている明出力蓄積容量２０８と、からなる。
【００３８】
第２ＭＯＳＦＥＴ２０３は第３負荷ＭＯＳＦＥＴ２０４に接続されている。暗出力転送ＭＯＳＦＥＴ２０５と明出力転送ＭＯＳＦＥＴ２０６とは、第２ＭＯＳＦＥＴ２０３と第３負荷ＭＯＳＦＥＴ２０４との間のノードに接続されている。
【００３９】
第１ＭＯＳＦＥＴ２０２、第２ＭＯＳＦＥＴ２０３及び第３負荷ＭＯＳＦＥＴ２０４は電源電圧ＶＤＤとＶＳＳとの間に直列に接続されており、第１領域（Ｎ+型半導体領域）１０６は第１ＭＯＳＦＥＴ２０２の初段ゲート電極に接続されている。
【００４０】
また、Ｐ+型半導体領域１０３、１２３は接地され、Ｎ+型半導体領域１０５は電源電圧ＶＤＤに接続されている。ここで、定電位設定用ＭＯＳＦＥＴ２０９下に形成される電位は、制御用ＭＯＳＦＥＴ２０１にローレベル電圧印加時に制御用ＭＯＳＦＥＴ２０１下に形成される電位より深く、制御用ＭＯＳＦＥＴ２０１にハイレベル電圧印加時に制御用ＭＯＳＦＥＴ２０１下に形成される電位より浅くなるように形成されている。
【００４１】
このような電位関係は、例えば電源電圧ＶＤＤが３．３Ｖ、前記制御用ＭＯＳＦＥＴ２０１のハイレベル電圧印加電圧が５．０Ｖ、ローレベル電圧印加電圧１．０Ｖ、定電位設定用ＭＯＳＦＥＴ２０９の印加電圧が３．３Ｖの時実現できる。
【００４２】
図１０及び１１に示したＣＭＯＳセンサの基本セルと比較して、本実施形態に係るＣＭＯＳセンサの基本セルが相違する点は、図１に示すように、本実施形態における光電変換部が、Ｐ型ウェル層１０２とＰ+型半導体領域１０３とに囲まれて形成された第１導電型の第１領域としてのＮ+型半導体領域１０６と、第１領域１０６に隣接して形成された定電位設定用ＭＯＳＦＥＴ２０９と、制御用ＭＯＳＦＥＴ２０１と定電位設定用ＭＯＳＦＥＴ２０９間に第１導電型の第２領域としてのＮ型半導体領域１０７とから形成されている点である。
【００４３】
ここで、第１導電型の第１領域１０６、第２領域１０７、定電位設定用ＭＯＳＦＥＴ２０９は、光電変換部として機能し、光電変換された信号電荷は電位の深い第２領域１０７から第１領域１０６に順次蓄積されていくことになる。
【００４４】
また、信号電荷が第２領域１０７の下方に蓄積されているときのリセット電位ＶＤＤから電位ＶＴ’までの寄生容量Ｃ１よりも、信号電荷が第１領域１０６の下方にまで蓄積されているときの電位ＶＴ’から電位cまでの寄生容量Ｃ２の方が大きくなるため、図３に示したように、入射光量に対して２段階の入射光量−出力電圧特性を得ることができ、低照度時の感度向上を図ることができる。
【００４５】
このため、第１導電型の第１領域１０６に比べ、第１導電型の第２領域１０７は小さく形成されている方が、低照度時の感度向上には寄与が大きくなる。
【００４６】
なお、ここでは図示を省略しているが、光電変換部以外の領域は遮光膜により遮光されている。
【００４７】
また、この実施形態の制御用ＭＯＳＦＥＴ２０１と定電位設定用ＭＯＳＦＥＴ２０９は、閾値制御用のチャンネルドープの無いものを記載したが、閾値制御用のチャンネルドープのあるものを用いても同様に適用できることは言うまでもない。
【００４８】
次に、本発明の第２の実施形態の固体撮像装置について図４、５を参照して説明する。図４は、本発明の第２の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図５は、本発明の第２の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。
【００４９】
本実施形態に係るＣＭＯＳセンサは、第１の実施形態に係るＣＭＯＳセンサと比較して、制御用ＭＯＳＦＥＴ２０１がデプレッション型で構成され、制御用ＭＯＳＦＥＴ２０１のチャネル領域１０８がＮ+型半導体領域１０５及び第２領域１０７と同じ導電型のＮ型となっている点が異なっている。これ以外の構成は第１の実施形態に係るＣＭＯＳセンサと同じである。
【００５０】
このため、電源電圧ＶＤＤが３．３Ｖ、前記制御用ＭＯＳＦＥＴ２０１のハイレベル印加電圧が３．３Ｖ、ローレベル印加電圧０Ｖ、定電位設定用ＭＯＳＦＥＴ２０９の印加電圧が３．３Ｖで、複数の電圧を使用することなく、前述した前記定電位設定用ＭＯＳＦＥＴ２０９と前記制御用ＭＯＳＦＥＴ２０１下の電位関係を実現できる。
【００５１】
次に、本発明の第３の実施形態の固体撮像装置について図６、７を参照して説明する。図６は、本発明の第３の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図７は、本発明の第３の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。
【００５２】
本実施形態に係るＣＭＯＳセンサは、第１の実施形態に係るＣＭＯＳセンサと比較して、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７と、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５の不純物濃度と接合の深さが異なっている点である。
【００５３】
具体的には、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５の不純物濃度と接合の深さに比べて、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７の不純物濃度は低く、接合の深さは深くなっている。これ以外の構成は第２の実施形態に係るＣＭＯＳセンサと同じである。
【００５４】
このため、Ｐ型ウェル層１０２と、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７との接合部に形成される空乏層を延ばすことができるため、感度が向上すると共に寄生容量Ｃを低減することができるため、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００５５】
なお、この実施形態では、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７と、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５の３領域共に不純物濃度と接合の深さが異なっているものを記載したが、第１導電型の第１領域１２６と、第１導電型の第２領域１２７が不純物濃度、接合の深さ共に同じでも問題なく、不純物濃度、接合の深さの内一方だけ異なっていても本実施形態の変形例として固体撮像装置に適用できることは言うまでもない。
【００５６】
さらに、第３の実施形態の制御用ＭＯＳＦＥＴ２０１のチャネル領域１０８を第２の実施形態と同じくデプレッション型としたが、エンハンス型のチャネル領域としても本実施形態により得られる効果と同じ効果が得られることは勿論のことである。
【００５７】
次に、本発明の第４の実施形態の固体撮像装置について図８、９を参照して説明する。図８は、本発明の第４の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図９は、本発明の第４の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。
【００５８】
本実施形態に係るＣＭＯＳセンサは、第１の実施形態に係るＣＭＯＳセンサと比較して、第１導電型の第１領域としてのＮ+型半導体領域１２６の表面に基準電位に固定されたＰ+型半導体領域１０９が形成されている点である。これ以外の構成は第３の実施形態に係るＣＭＯＳセンサと同じである。
【００５９】
このため、シリコン／酸化膜界面からの発生電流を再結合により消滅させることができ、光電変換によらないノイズ成分の低減を行うことができるため、ＳＮ比を向上させることができる。
【００６０】
本実施形態は、第３の実施形態のＮ+型半導体領域１２６の表面にＰ+型半導体領域１０９が形成されている例であるが、これ以外にも、第１の実施形態及び第２の実施形態のＮ+型半導体領域１０６の表面に本実施形態と同様にしてＰ+型半導体領域を形成する変形例が考えられることはいうまでもなく、これらの変形例においても第４の実施形態と同様の効果が得られる。
【００６１】
さらに、上述の第１乃至第４の実施形態は上記の範囲に限定されるものではなく、以下のように、変更することが可能である。
【００６２】
例えば、各実施形態において、半導体領域の極性をＮ型とＰ型との間で入れ替えることも可能である。
【００６３】
さらに、各実施形態においては、Ｐ型半導体基板１０１を用いたが、Ｎ型半導体基板を使用することも可能である。
【００６４】
【発明の効果】
以上のように、本発明に係る固体撮像装置においては、本実施形態における光電変換部が、従来Ｐ型ウェル層とＰ+型半導体領域とに囲まれて形成されていた光電変換部を、第１導電型の第１領域としてのＮ+型半導体領域と、第１領域に隣接して形成された定電位設定用ＭＯＳＦＥＴのチャネル領域と、第１導電型の第２領域としてのＮ+型半導体領域とに分割し、第１領域及び第２領域間のＰ型ウェル層をチャネル領域とする定電位設定用ＭＯＳＦＥＴを設け、制御用ＭＯＳＦＥＴのチャネル領域を、第２領域と従来の制御用ＭＯＳＦＥＴのドレインとに挟まれたＰ型ウェル層とすることにより、入射光量に対して２段階の入射光量−出力電圧特性を得ることができ、低照度時の感度向上を図ることができるという効果がある。
【００６５】
また、制御用ＭＯＳＦＥＴがデプレッション型で構成すると、複数の電圧を使用することなく、定電位設定用ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴ下の電位関係を実現できるという効果がある。
【００６６】
また、第１導電型の第１領域及び第１導電型の第２領域の不純物濃度、接合深さを、制御用ＭＯＳＦＥＴのドレインの不純物濃度よりも低く、接合の深さよりも深くすることにより、Ｐ型ウェル層と、第１導電型の第１領域と、第１導電型の第２領域との接合部に形成される空乏層を延ばすことができ、感度が向上すると共に寄生容量Ｃを低減することができ、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができるという効果がある。
【００６７】
さらに、第１導電型の第１領域としてのＮ型半導体領域の表面に基準電位に固定されたＰ+型半導体領域が形成されている。このため、シリコン／酸化膜界面からの発生電流を再結合により消滅させることができ、光電変換によらないノイズ成分の低減を行うことができるため、ＳＮ比を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図２】本発明の第１の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図３】本発明の固体撮像装置の出力の入射光依存性を示すグラフである。
【図４】本発明の第２の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図５】本発明の第２の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図６】本発明の第３の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図７】本発明の第３の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図８】本発明の第４の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図９】本発明の第４の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図１０】従来の固体撮像装置の断面図及びポテンシャル状態図である。
【図１１】従来の固体撮像装置の断面図及びポテンシャル状態図である。
【図１２】アクティブ型ＸＹアドレス方式固体撮像装置のブロック図である。
【図１３】従来の固体撮像装置の出力の入射光依存性を示すグラフである。
【符号の説明】
１０１、３０１ Ｐ型半導体基板
１０２、３０２ Ｐ型ウェル層
１０３、１０９、１２３、３０３、３２３ Ｐ+型半導体領域
１０５、３０５ ドレイン
１０６、１２６ 第１領域（Ｎ+型半導体領域）
１０７、１２７ 第２領域（Ｎ+型半導体領域）
１０８ チャネル領域
１０９
２０１、４０１ 制御用ＭＯＳＦＥＴ
２０２、４０２ 第１ＭＯＳＦＥＴ
２０３、４０３ 第２ＭＯＳＦＥＴ
２０４、４０４ 第３負荷ＭＯＳＦＥＴ
２０５、４０５ 暗出力転送ＭＯＳＦＥＴ
２０６、４０６ 明出力転送ＭＯＳＦＥＴ
２０７、４０７ 暗出力蓄積容量
２０８、４０８ 明出力蓄積容量
２０９ 定電位設定用ＭＯＳＦＥＴ
３０５ Ｎ+型半導体領域（ドレイン）
３０６ Ｎ+型半導体領域（光電変換部）
４５０ 基本セル
４５１ 垂直レジスタ（Ｖ−ｒｅｇｉｓｔｅｒ）
４５２ 水平レジスタ（Ｈ−ｒｅｇｉｓｔｅｒ）
４５３ 出力ライン
４５５ 垂直選択スイッチＭＯＳＦＥＴ
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、ＣＭＯＳ製造プロセスと互換性のあるアクティブ型ＸＹアドレス方式固体撮像装置に関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置は、光電変換された信号電荷を転送する転送層の方式に応じてＭＯＳ型とＣＣＤ型とに大別されていた。
【０００３】
この固体撮像装置のうち、特にＣＣＤ型の固体撮像装置は、近年、カメラ一体型ＶＴＲ、ディジタルカメラ、ファクシミリその他の電子機器に使用されており、現在もなお特性向上のための技術開発が図られている。
【０００４】
このような固体撮像装置の１つにＣＭＯＳ製造プロセスと互換性のある固体撮像装置（以後「ＣＭＯＳセンサ」と略す）がある（例えば、「日経マイクロデバイス」１９９７年７月号、１２０−１２５頁参照）。このＣＭＯＳセンサは、５Ｖ又は３．３Ｖの単一電源で動作可能であり、消費電力が低いこと、一般的なＣＭＯＳ製造プロセスで作成できるとともに、信号処理回路その他の周辺回路も同一チップに搭載でき、ＣＭＯＳ製造プロセスと互換性があること、などの特徴を有している。
【０００５】
図１０及び１１にＣＭＯＳセンサの基本セルの断面図を示す。図１０は光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図を、図１１は光電変換部の信号電荷をリセットしたポテンシャル状態図をそれぞれ含む。
【０００６】
図１０に示すように、ＣＭＯＳセンサの基本セルは、Ｐ型半導体基板３０１と、Ｐ型半導体基板３０１の内部に形成され、一部がＰ型半導体基板３０１の表面に露出しているＰ型ウェル層３０２と、Ｐ型ウェル層３０２上に形成され、Ｐ型半導体基板３０１の表面に露出している素子分離領域となるＰ+型半導体領域３０３、３２３と、Ｐ型ウェル層３０２とＰ+型半導体領域３０３とに囲まれて形成された光電変換部をなすＮ+型半導体領域３０６と、Ｐ型ウェル層３０２とＰ+型半導体領域３２３とに囲まれて形成され、制御用ＭＯＳＦＥＴ４０１のドレインとなるＮ+型半導体領域３０５と、Ｐ型半導体基板３０１の表面に露出しているＰ型ウェル層３０２の露出表面に対向して位置するゲート電極を有する制御用ＭＯＳＦＥＴ４０１と、ソースフォロワアンプをなす第１ＭＯＳＦＥＴ４０２と、水平選択スイッチをなす第２ＭＯＳＦＥＴ４０３と、を備えている。
【０００７】
ＣＭＯＳセンサの基本セルは第２ＭＯＳＦＥＴ４０３を介して外部回路と接続されている。
【０００８】
外部回路は、ソースフォロワアンプの負荷をなす第３負荷ＭＯＳＦＥＴ４０４と、暗出力転送ＭＯＳＦＥＴ４０５と、明出力転送ＭＯＳＦＥＴ４０６と、暗出力転送ＭＯＳＦＥＴ４０５のソース又はドレインに接続されている暗出力蓄積容量４０７と、明出力転送ＭＯＳＦＥＴ４０６のソース又はドレインに接続されている明出力蓄積容量４０８と、からなる。
【０００９】
第２ＭＯＳＦＥＴ４０３は第３負荷ＭＯＳＦＥＴ４０４に接続されている。暗出力転送ＭＯＳＦＥＴ４０５と明出力転送ＭＯＳＦＥＴ４０６とは、第２ＭＯＳＦＥＴ４０３と第３負荷ＭＯＳＦＥＴ４０４との間のノードに接続されている。
【００１０】
第１ＭＯＳＦＥＴ４０２、第２ＭＯＳＦＥＴ４０３及び第３負荷ＭＯＳＦＥＴ４０４は電源電圧ＶＤＤとＶＳＳとの間に直列に接続されており、Ｎ+型半導体領域４０６は第１ＭＯＳＦＥＴ４０２のゲートに接続されている。
【００１１】
また、Ｐ+型半導体領域４０３、４２３は接地され、Ｎ+型半導体領域４０５は電源電圧ＶＤＤに接続されている。
【００１２】
図１０及び１１に画素として示したＣＭＯＳセンサの基本セル４５０は、マトリクス状に配置され、ＣＭＯＳセル列が構成される。各基本セル４５０は、図１２（ａ）に示すように、垂直レジスタ（Ｖ−ｒｅｇｉｓｔｅｒ）４５１、水平レジスタ（Ｈ−ｒｅｇｉｓｔｅｒ）４５２、負荷トランジスタ４０４及び出力ライン４５３に接続されている。
【００１３】
なお、図１２（ａ）に示した負荷トランジスタ４０４は図１０及び１１に示した負荷ＭＯＳＦＥＴ４０４である。
【００１４】
出力ライン４５３は水平レジスタ４５２により選択される垂直選択スイッチとしての垂直選択スイッチＭＯＳＦＥＴ４５５を介して、図１０、１１に示す各ＭＯＳＦＥＴ４０５、４０６及び各容量４０７、４０８に接続される。
【００１５】
図１２（ｂ）は基本セル（または画素）内部の接続を示す図であり、図１０及び１１に対応する構成要素には同一符号を付してある。図１２（ｂ）に示すように、制御用ＭＯＳＦＥＴ４０１のゲートには制御パルスφＲが入力され、第２ＭＯＳＦＥＴ４０３のゲートにはアドレス信号Ｘが入力され、第２ＭＯＳＦＥＴ４０３のソースには負荷トランジスタ４０４と出力ライン４５３がそれぞれ接続される。
【００１６】
次に、以上のような構成を有するＣＭＯＳセンサの動作方法を図１０及び１１を用いて説明する。
【００１７】
まず、図１１に示すように、制御用ＭＯＳＦＥＴ４０１の制御パルスΦＲをハイレベルの電圧に設定し、Ｎ+型半導体領域３０６を電源電圧ＶＤＤにセットする
。
【００１８】
次に、図１０に示すように、ブルーミング防止のため、制御用ＭＯＳＦＥＴ４０１の制御パルスφＲをローレベルの電圧に設定する。
【００１９】
信号電荷の蓄積期間中、光電変換部となるＮ+型半導体領域３０６において、入射した光により電子・正孔対が発生すると、空乏層中に電子が蓄積されていき、正孔はＰ型ウェル層３０２を通して排出される。ここで、電源電圧ＶＤＤより深い電位の格子状のハッチングは、この領域が空乏化していないことを示している。
【００２０】
蓄積された電子の数に応じて光電変換部となるＮ+型半導体領域３０６の電位が変動する。この電位変化を、第１ＭＯＳＦＥＴ４０２のソースフォロワ動作によって、第１ＭＯＳＦＥＴ４０２のソースを介して第２ＭＯＳＦＥＴ４０３へ出力することにより、線型性の良い光電変換特性を得ることができる。
【００２１】
ここで、光電変換部となるＮ+型半導体領域３０６において、リセットによるｋＴＣノイズが発生するが、これは信号電子転送前の暗時出力をサンプリングして蓄積しておき、この暗時出力と明時出力との差を取ることにより除去することができる。
【００２２】
【発明が解決しようとする課題】
上述した、ＣＭＯＳ製造プロセスと互換性のある固体撮像装置においては、蓄積された電子の数に応じて光電変換部となるＮ+型半導体領域３０６の電位が変動し、その電位変化を第１ＭＯＳＦＥＴ４０２のソースフォロワ動作によって、第１ＭＯＳＦＥＴ４０２のソースを介して第２ＭＯＳＦＥＴ４０３へ出力する。
【００２３】
この場合、信号電荷量をＱ、光電変換部となるＮ+型半導体領域３０６の寄生容量をＣ、出力電圧をＶとすると、Ｖ＝Ｑ／Ｃとなる。入射光量、電位と出力電圧の関係を図１３に示す。
【００２４】
しかしながら、図１０に示すように、上述したようなＣＭＯＳ製造プロセスと互換性のある固体撮像装置においては、光電変換部がＮ+型半導体領域３０６から形成されているため、単純に光電変換部の面積を大きくしても、それにつれて光電変換部の寄生容量Ｃが大きくなり、期待したほどに信号電荷による電位変動Ｖを大きくすることができないという欠点があった。
【００２５】
本発明は上記のような問題点を解消するためになされたものであり、特に、低光量時の光電変換部の出力変換効率を向上させ、感度を向上させることができる、ＣＭＯＳ製造プロセスと互換性のある固体撮像装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の固体撮像装置は、一導電型の半導体領域に逆導電型の光電変換部と、前記半導体領域に形成され前記光電変換部と対向して形成された逆導電型のドレイン領域と、前記光電変換部と前記ドレイン領域の間に形成される逆導電型の領域を制御用チャネル領域とする制御用ＭＯＳＦＥＴと、前記光電変換部で発生する電荷による前記光電変換部の電位変化をソースフォロア増幅回路を通して出力する固体撮像装置であって、前記光電変換部は第１光電変換部及び第２光電変換部を有し、前記第２光電変換部と前記ドレイン領域との間に前記制御用チャネル領域が位置し、前記第１光電変換部と前記第２光電変換部との間には前記第１光電変換部と前記第２光電変換部との間を定電位設定用チャネル領域とする定電位設定用ＭＯＳＦＥＴが形成されている、という構造を基本構成としている。この本発明の基本構成の固体撮像装置は、以下に示す種々の適用形態を有している。
【００２７】
まず、前記第１光電変換部は前記第２光電変換部よりも面積が大きい。
【００２８】
また、前記定電位設定用チャネル領域のポテンシャルは、前記制御用チャネル領域にハイレベルの電圧が印加されたときの制御用チャネル領域のポテンシャルとローレベルの電圧が印加されたときの制御用チャネル領域のポテンシャルの間に位置する。
【００２９】
また、前記ドレイン領域、前記第１光電変換部及び前記第２光電変換部のうち少なくとも一つが、他と不純物濃度及び前記半導体領域との接合の深さが異なり、前記ドレイン領域の不純物濃度が、前記第１光電変換部及び前記第２光電変換部の不純物濃度よりも高く、かつ、前記ドレイン領域と前記半導体領域との接合の深さが、前記第１光電変換部及び前記第２光電変換部と前記半導体領域との接合の深さよりも浅く、さらに具体的には、前記第１光電変換部及び前記第２光電変換部は不純物濃度及び前記半導体領域との接合の深さが同じであるか、或いは、不純物濃度及び前記半導体領域との接合の深さのいずれかが異なる。
【００３０】
また、前記制御用ＭＯＳＦＥＴは、そのゲート電極に印加される電圧が零のときでもそのソース、ドレイン間に電流が流れるデプレッション型のトランジスタである。
【００３１】
また、前記第１光電変換部の表面を一導電型のキャップ半導体体層が覆う。
【００３２】
最後に、前記第２光電変換部は、前記ソースフォロア増幅回路を構成するソースフォロアトランジスタのゲートに接続される。
【００３３】
【発明の実施の形態】
次に、本発明を図面を参照して説明する。
【００３４】
図１は、本発明の第１の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図２は、本発明の第１の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。それぞれの図において、（ａ）は制御用ＭＯＳＦＥＴを含む光電変換部近傍の断面図をソースフォロアアンプの回路図と併せて示したものであり、（ｂ）は、（ａ）の光電変換部及び制御用ＭＯＳＦＥＴの各部に対応した電子ポテンシャル図である。
【００３５】
ＣＭＯＳセンサの基本セルは、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１の内部に形成され、一部がＰ型半導体基板１０１の表面に露出しているＰ型ウェル層１０２と、Ｐ型ウェル層１０２上に形成され、Ｐ型半導体基板１０１の表面に露出している素子分離領域となるＰ+型半導体領域１０３、１２３と、 Ｐ型半導体基板１０１の表面に露出しているＰ型ウェル層１０２の露出表面に対向して位置するゲート電極を有する制御用ＭＯＳＦＥＴ２０１と、Ｐ型ウェル層１０２とＰ+型半導体領域１２３とに囲まれて形成され、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５と、Ｐ型ウェル層１０２とＰ+型半導体領域１０３とに囲まれて形成された第１導電型の第１領域としてのＮ+型半導体領域１０６と、第１領域１０６に隣接して形成され、Ｐ型半導体基板１０１の表面に露出しているＰ型ウェル層１０２の露出表面に対向して位置するゲート電極を有する定電位設定用ＭＯＳＦＥＴ２０９と、制御用ＭＯＳＦＥＴ２０１と定電位設定用ＭＯＳＦＥＴ２０９間に第１導電型の第２領域としてのＮ+型半導体領域１０７と、ソースフォロワアンプをなす第１ＭＯＳＦＥＴ２０２と、水平選択スイッチをなす第２ＭＯＳＦＥＴ２０３と、を備えている。ここで、Ｎ+型半導体領域１０５、Ｎ+型半導体領域１０６、Ｎ+型半導体領域１０７の３つの半導体領域は製造プロセスを短くするために同時に、即ち同じ不純物濃度及び接合深さに形成しても良いが、３つの半導体領域のうち少なくとも一つの半導体領域を別工程で形成してその不純物濃度及び接合深さを他の半導体領域と異なるように形成しても良い。
【００３６】
ＣＭＯＳセンサの基本セルは第２ＭＯＳＦＥＴ２０３を介して外部回路と接続されている。
【００３７】
外部回路は、ソースフォロワアンプをなす第３負荷ＭＯＳＦＥＴ２０４と、暗出力転送ＭＯＳＦＥＴ２０５のソース又はドレインに接続されている暗出力蓄積容量２０７と、明出力転送ＭＯＳＦＥＴ２０６と、明出力転送ＭＯＳＦＥＴ２０６のソース又はドレインに接続されている明出力蓄積容量２０８と、からなる。
【００３８】
第２ＭＯＳＦＥＴ２０３は第３負荷ＭＯＳＦＥＴ２０４に接続されている。暗出力転送ＭＯＳＦＥＴ２０５と明出力転送ＭＯＳＦＥＴ２０６とは、第２ＭＯＳＦＥＴ２０３と第３負荷ＭＯＳＦＥＴ２０４との間のノードに接続されている。
【００３９】
第１ＭＯＳＦＥＴ２０２、第２ＭＯＳＦＥＴ２０３及び第３負荷ＭＯＳＦＥＴ２０４は電源電圧ＶＤＤとＶＳＳとの間に直列に接続されており、第１領域（Ｎ+型半導体領域）１０６は第１ＭＯＳＦＥＴ２０２の初段ゲート電極に接続されている。
【００４０】
また、Ｐ+型半導体領域１０３、１２３は接地され、Ｎ+型半導体領域１０５は電源電圧ＶＤＤに接続されている。ここで、定電位設定用ＭＯＳＦＥＴ２０９下に形成される電位は、制御用ＭＯＳＦＥＴ２０１にローレベル電圧印加時に制御用ＭＯＳＦＥＴ２０１下に形成される電位より深く、制御用ＭＯＳＦＥＴ２０１にハイレベル電圧印加時に制御用ＭＯＳＦＥＴ２０１下に形成される電位より浅くなるように形成されている。
【００４１】
このような電位関係は、例えば電源電圧ＶＤＤが３．３Ｖ、前記制御用ＭＯＳＦＥＴ２０１のハイレベル電圧印加電圧が５．０Ｖ、ローレベル電圧印加電圧１．０Ｖ、定電位設定用ＭＯＳＦＥＴ２０９の印加電圧が３．３Ｖの時実現できる。
【００４２】
図１０及び１１に示したＣＭＯＳセンサの基本セルと比較して、本実施形態に係るＣＭＯＳセンサの基本セルが相違する点は、図１に示すように、本実施形態における光電変換部が、Ｐ型ウェル層１０２とＰ+型半導体領域１０３とに囲まれて形成された第１導電型の第１領域としてのＮ+型半導体領域１０６と、第１領域１０６に隣接して形成された定電位設定用ＭＯＳＦＥＴ２０９と、制御用ＭＯＳＦＥＴ２０１と定電位設定用ＭＯＳＦＥＴ２０９間に第１導電型の第２領域としてのＮ型半導体領域１０７とから形成されている点である。
【００４３】
ここで、第１導電型の第１領域１０６、第２領域１０７、定電位設定用ＭＯＳＦＥＴ２０９は、光電変換部として機能し、光電変換された信号電荷は電位の深い第２領域１０７から第１領域１０６に順次蓄積されていくことになる。
【００４４】
また、信号電荷が第２領域１０７の下方に蓄積されているときのリセット電位ＶＤＤから電位ＶＴ’までの寄生容量Ｃ１よりも、信号電荷が第１領域１０６の下方にまで蓄積されているときの電位ＶＴ’から電位cまでの寄生容量Ｃ２の方が大きくなるため、図３に示したように、入射光量に対して２段階の入射光量−出力電圧特性を得ることができ、低照度時の感度向上を図ることができる。
【００４５】
このため、第１導電型の第１領域１０６に比べ、第１導電型の第２領域１０７は小さく形成されている方が、低照度時の感度向上には寄与が大きくなる。
【００４６】
なお、ここでは図示を省略しているが、光電変換部以外の領域は遮光膜により遮光されている。
【００４７】
また、この実施形態の制御用ＭＯＳＦＥＴ２０１と定電位設定用ＭＯＳＦＥＴ２０９は、閾値制御用のチャンネルドープの無いものを記載したが、閾値制御用のチャンネルドープのあるものを用いても同様に適用できることは言うまでもない。
【００４８】
次に、本発明の第２の実施形態の固体撮像装置について図４、５を参照して説明する。図４は、本発明の第２の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図５は、本発明の第２の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。
【００４９】
本実施形態に係るＣＭＯＳセンサは、第１の実施形態に係るＣＭＯＳセンサと比較して、制御用ＭＯＳＦＥＴ２０１がデプレッション型で構成され、制御用ＭＯＳＦＥＴ２０１のチャネル領域１０８がＮ+型半導体領域１０５及び第２領域１０７と同じ導電型のＮ型となっている点が異なっている。これ以外の構成は第１の実施形態に係るＣＭＯＳセンサと同じである。
【００５０】
このため、電源電圧ＶＤＤが３．３Ｖ、前記制御用ＭＯＳＦＥＴ２０１のハイレベル印加電圧が３．３Ｖ、ローレベル印加電圧０Ｖ、定電位設定用ＭＯＳＦＥＴ２０９の印加電圧が３．３Ｖで、複数の電圧を使用することなく、前述した前記定電位設定用ＭＯＳＦＥＴ２０９と前記制御用ＭＯＳＦＥＴ２０１下の電位関係を実現できる。
【００５１】
次に、本発明の第３の実施形態の固体撮像装置について図６、７を参照して説明する。図６は、本発明の第３の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図７は、本発明の第３の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。
【００５２】
本実施形態に係るＣＭＯＳセンサは、第１の実施形態に係るＣＭＯＳセンサと比較して、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７と、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５の不純物濃度と接合の深さが異なっている点である。
【００５３】
具体的には、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５の不純物濃度と接合の深さに比べて、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７の不純物濃度は低く、接合の深さは深くなっている。これ以外の構成は第２の実施形態に係るＣＭＯＳセンサと同じである。
【００５４】
このため、Ｐ型ウェル層１０２と、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７との接合部に形成される空乏層を延ばすことができるため、感度が向上すると共に寄生容量Ｃを低減することができるため、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができる。
【００５５】
なお、この実施形態では、第１導電型の第１領域としてのＮ+型半導体領域１２６と、第１導電型の第２領域としてのＮ+型半導体領域１２７と、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０５の３領域共に不純物濃度と接合の深さが異なっているものを記載したが、第１導電型の第１領域１２６と、第１導電型の第２領域１２７が不純物濃度、接合の深さ共に同じでも問題なく、不純物濃度、接合の深さの内一方だけ異なっていても本実施形態の変形例として固体撮像装置に適用できることは言うまでもない。
【００５６】
さらに、第３の実施形態の制御用ＭＯＳＦＥＴ２０１のチャネル領域１０８を第２の実施形態と同じくデプレッション型としたが、エンハンス型のチャネル領域としても本実施形態により得られる効果と同じ効果が得られることは勿論のことである。
【００５７】
次に、本発明の第４の実施形態の固体撮像装置について図８、９を参照して説明する。図８は、本発明の第４の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷蓄積中の電荷のポテンシャル状態図で、図９は、本発明の第４の実施形態に係るＣＭＯＳセンサの基本セルの断面図及びこの基本セルにおける光電変換部の信号電荷をリセットしたときのポテンシャル状態図である。
【００５８】
本実施形態に係るＣＭＯＳセンサは、第１の実施形態に係るＣＭＯＳセンサと比較して、第１導電型の第１領域としてのＮ+型半導体領域１２６の表面に基準電位に固定されたＰ+型半導体領域１０９が形成されている点である。これ以外の構成は第３の実施形態に係るＣＭＯＳセンサと同じである。
【００５９】
このため、シリコン／酸化膜界面からの発生電流を再結合により消滅させることができ、光電変換によらないノイズ成分の低減を行うことができるため、ＳＮ比を向上させることができる。
【００６０】
本実施形態は、第３の実施形態のＮ+型半導体領域１２６の表面にＰ+型半導体領域１０９が形成されている例であるが、これ以外にも、第１の実施形態及び第２の実施形態のＮ+型半導体領域１０６の表面に本実施形態と同様にしてＰ+型半導体領域を形成する変形例が考えられることはいうまでもなく、これらの変形例においても第４の実施形態と同様の効果が得られる。
【００６１】
さらに、上述の第１乃至第４の実施形態は上記の範囲に限定されるものではなく、以下のように、変更することが可能である。
【００６２】
例えば、各実施形態において、半導体領域の極性をＮ型とＰ型との間で入れ替えることも可能である。
【００６３】
さらに、各実施形態においては、Ｐ型半導体基板１０１を用いたが、Ｎ型半導体基板を使用することも可能である。
【００６４】
【発明の効果】
以上のように、本発明に係る固体撮像装置においては、本実施形態における光電変換部が、従来Ｐ型ウェル層とＰ+型半導体領域とに囲まれて形成されていた光電変換部を、第１導電型の第１領域としてのＮ+型半導体領域と、第１領域に隣接して形成された定電位設定用ＭＯＳＦＥＴのチャネル領域と、第１導電型の第２領域としてのＮ+型半導体領域とに分割し、第１領域及び第２領域間のＰ型ウェル層をチャネル領域とする定電位設定用ＭＯＳＦＥＴを設け、制御用ＭＯＳＦＥＴのチャネル領域を、第２領域と従来の制御用ＭＯＳＦＥＴのドレインとに挟まれたＰ型ウェル層とすることにより、入射光量に対して２段階の入射光量−出力電圧特性を得ることができ、低照度時の感度向上を図ることができるという効果がある。
【００６５】
また、制御用ＭＯＳＦＥＴがデプレッション型で構成すると、複数の電圧を使用することなく、定電位設定用ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴ下の電位関係を実現できるという効果がある。
【００６６】
また、第１導電型の第１領域及び第１導電型の第２領域の不純物濃度、接合深さを、制御用ＭＯＳＦＥＴのドレインの不純物濃度よりも低く、接合の深さよりも深くすることにより、Ｐ型ウェル層と、第１導電型の第１領域と、第１導電型の第２領域との接合部に形成される空乏層を延ばすことができ、感度が向上すると共に寄生容量Ｃを低減することができ、信号電荷による電位変動Ｖを大きくすることができ、出力変換効率を向上させることができるという効果がある。
【００６７】
さらに、第１導電型の第１領域としてのＮ型半導体領域の表面に基準電位に固定されたＰ+型半導体領域が形成されている。このため、シリコン／酸化膜界面からの発生電流を再結合により消滅させることができ、光電変換によらないノイズ成分の低減を行うことができるため、ＳＮ比を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図２】本発明の第１の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図３】本発明の固体撮像装置の出力の入射光依存性を示すグラフである。
【図４】本発明の第２の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図５】本発明の第２の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図６】本発明の第３の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図７】本発明の第３の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図８】本発明の第４の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図９】本発明の第４の実施形態の固体撮像装置の断面図及びポテンシャル状態図である。
【図１０】従来の固体撮像装置の断面図及びポテンシャル状態図である。
【図１１】従来の固体撮像装置の断面図及びポテンシャル状態図である。
【図１２】アクティブ型ＸＹアドレス方式固体撮像装置のブロック図である。
【図１３】従来の固体撮像装置の出力の入射光依存性を示すグラフである。
【符号の説明】
１０１、３０１ Ｐ型半導体基板
１０２、３０２ Ｐ型ウェル層
１０３、１０９、１２３、３０３、３２３ Ｐ+型半導体領域
１０５、３０５ ドレイン
１０６、１２６ 第１領域（Ｎ+型半導体領域）
１０７、１２７ 第２領域（Ｎ+型半導体領域）
１０８ チャネル領域
１０９
２０１、４０１ 制御用ＭＯＳＦＥＴ
２０２、４０２ 第１ＭＯＳＦＥＴ
２０３、４０３ 第２ＭＯＳＦＥＴ
２０４、４０４ 第３負荷ＭＯＳＦＥＴ
２０５、４０５ 暗出力転送ＭＯＳＦＥＴ
２０６、４０６ 明出力転送ＭＯＳＦＥＴ
２０７、４０７ 暗出力蓄積容量
２０８、４０８ 明出力蓄積容量
２０９ 定電位設定用ＭＯＳＦＥＴ
３０５ Ｎ+型半導体領域（ドレイン）
３０６ Ｎ+型半導体領域（光電変換部）
４５０ 基本セル
４５１ 垂直レジスタ（Ｖ−ｒｅｇｉｓｔｅｒ）
４５２ 水平レジスタ（Ｈ−ｒｅｇｉｓｔｅｒ）
４５３ 出力ライン
４５５ 垂直選択スイッチＭＯＳＦＥＴ
Claims (9)
- 一導電型の半導体領域に逆導電型の光電変換部と、前記半導体領域に形成され前記光電変換部と対向して形成された逆導電型のドレイン領域と、前記光電変換部と前記ドレイン領域の間に形成される逆導電型の領域を制御用チャネル領域とする制御用ＭＯＳＦＥＴと、前記光電変換部で発生する電荷による前記光電変換部の電位変化をソースフォロア増幅回路を通して出力する固体撮像装置であって、前記光電変換部は第１光電変換部及び第２光電変換部を有し、前記第２光電変換部と前記ドレイン領域との間に前記制御用チャネル領域が位置し、前記第１光電変換部と前記第２光電変換部との間には前記第１光電変換部と前記第２光電変換部との間を定電位設定用チャネル領域とする定電位設定用ＭＯＳＦＥＴが形成されていることを特徴とする固体撮像装置。
- 前記第１光電変換部は前記第２光電変換部よりも面積が大きい請求項１記載の固体撮像装置。
- 前記定電位設定用チャネル領域のポテンシャルは、前記制御用チャネル領域にハイレベルの電圧が印加されたときの制御用チャネル領域のポテンシャルとローレベルの電圧が印加されたときの制御用チャネル領域のポテンシャルとの間に位置する請求項１又は２記載の固体撮像装置。
- 前記ドレイン領域、前記第１光電変換部及び前記第２光電変換部のうち少なくとも一つが、他と不純物濃度及び前記半導体領域との接合の深さが異なる請求項１、２又は３記載の固体撮像装置。
- 前記ドレイン領域の不純物濃度が、前記第１光電変換部及び前記第２光電変換部の不純物濃度よりも高く、かつ、前記ドレイン領域と前記半導体領域との接合の深さが、前記第１光電変換部及び前記第２光電変換部と前記半導体領域との接合の深さよりも浅い請求項４記載の固体撮像装置。
- 前記第１光電変換部及び前記第２光電変換部は不純物濃度及び前記半導体領域との接合の深さが同じであるか、或いは、不純物濃度及び前記半導体領域との接合の深さのいずれかが異なる請求項５記載の固体撮像装置。
- 前記制御用ＭＯＳＦＥＴは、そのゲート電極に印加される電圧が零のときでもそのソース、ドレイン間に電流が流れるデプレッション型のトランジスタである請求項１乃至６のいずれかに記載の固体撮像装置。
- 前記第１光電変換部の表面を一導電型のキャップ半導体体層が覆う請求項１乃至７のいずれかに記載の固体撮像装置。
- 前記第２光電変換部は、前記ソースフォロア増幅回路を構成するソースフォロアトランジスタのゲートに接続される請求項１乃至８のいずれかに記載の固体撮像装置。
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