JP4110701B2 - Overvoltage protection circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、高電位直流電源線と低電位直流電源線との間に接続される負荷を、これら両直流電源線間に生じる過電圧から保護する過電圧保護回路に関する。
【0002】
【発明が解決しようとする課題】
負荷例えばIC化された回路に対して外部電源から高電位直流電源線と低電位直流電源線とを介して電圧を供給する場合、電源電圧変動により生ずる過大な電圧や前記直流電源線に誘導される過大なサージ電圧から回路を保護するために、過電圧保護回路が設けられる場合がある。
【0003】
図2は、従来から採用されている過電圧保護回路の一例を示している。過電圧から保護すべき回路(以下、被保護回路と称す)が含まれるIC1の電源端子には、高電位直流電源線2と低電位直流電源線3とを介して電源電圧VBが供給され、その電源端子間には図示極性のパワーツェナーダイオード4が接続されている。
【0004】
このパワーツェナーダイオード4のツェナー電圧は、被保護回路に対する保護設定電圧値に等しく設定されており、IC1の電源端子間にこの保護設定電圧値を超える電圧(過電圧)が印加されると、パワーツェナーダイオード4が定電圧動作を行ってIC1の電源端子間電圧を保護設定電圧値に制限する。
【0005】
しかし、定電圧動作を行っているパワーツェナーダイオード4には大きな電流が流れるため、このパワーツェナーダイオード4を前記IC1内に作り込むことは、チップ面積の増大やチップの発熱などの理由により難しい。従って、IC1に対してパワーツェナーダイオード4を外付けしなければならず、その部品コストや実装コストが高くなっていた。また、パワーツェナーダイオード4はその部品寸法が大きいので、回路全体を小型化する上での障害となっていた。
【0006】
そこで、特に低コスト化や小型化の要請が強い場合には、上記過電圧保護回路に替えて図3に示すようなIC化に適した過電圧保護回路が採用されている。この図3において、過電圧保護回路5は、電源端子間に接続されて過電圧を検出する過電圧検出回路6、被保護回路7とグランドとの間に接続されたMOSトランジスタ8、および過電圧検出回路6により過電圧が検出されている期間MOSトランジスタ8をオフ動作させる制御回路9から構成されている。この過電圧保護回路5は、被保護回路7とともにIC10内に作り込まれている。この過電圧保護回路5によれば、電源端子間に過電圧が印加されている間MOSトランジスタ8がオフとなるので、被保護回路7が過電圧から保護される。
【0007】
この場合、過電圧保護回路5が保護し得る過電圧の最大値は、MOSトランジスタ8の耐圧により決定されるので、MOSトランジスタ8を高耐圧化することによりIC10の耐電圧特性を向上させることができる。しかしながら、MOSトランジスタ8を高耐圧化するにはIC10の設計変更(例えば素子構造や製造工程の変更)が必要となり、そのために多大な手間とコストを要していた。
【0008】
本発明は、上記事情に鑑みてなされたもので、その目的は、IC化が容易であり且つ素子耐圧を高めるための設計変更を要することなく従来よりも高い電圧に対して負荷を保護できる過電圧保護回路を提供することにある。
【0009】
【課題を解決するための手段】
上記した目的を達成するために請求項1に記載した手段を採用できる。この手段によれば、高電位直流電源線と低電位直流電源線との間の電圧(以下、電源電圧と称す)が所定電圧未満の場合には、高電位直流電源線と負荷との間に接続されたPチャネル型またはPNP形の第1のトランジスタおよび低電位直流電源線と負荷との間に接続されたNチャネル型またはNPN形の第2のトランジスタが共にオンするので、これら直流電源線から負荷に対して電源電圧が供給される。
【0010】
これに対し、電源電圧が所定電圧以上(過電圧)になると、過電圧検出回路が過電圧状態を検出する。この過電圧状態の検出中は、第1、第2の制御回路がそれぞれ第1、第2のトランジスタをオフさせるので、負荷は高電位直流電源線および低電位直流電源線から電気的に切り離され、過電圧から保護される。
【0011】
この保護動作中にあっては、第1および第2のトランジスタはそれぞれ電源電圧を分担して持つので、負荷を保護できる最大の電源電圧(最大保護電圧)は、第1および第2のトランジスタの各素子耐圧よりも高くなる。従って、IC化に際して従来の製造工程をそのまま用いる場合であっても、その素子単体の耐圧を超える過電圧に対してまで負荷を保護できるという優れた効果を奏する。
【0012】
しかも、本過電圧保護回路は、パワーツェナーダイオードを用いた過電圧保護回路などとは異なり、過電圧状態においてその過電圧エネルギーを消費する回路を有していないので、IC化した場合のチップ面積が小さくて済み、発熱も殆どない。こうしたことから、特にIC化に適した回路となっている。
【0013】
また、本手段は、第1および第2のトランジスタを単に直列接続する構成とは異なり、それぞれを高電位直流電源線と負荷との間および低電位直流電源線と負荷との間に接続し、各直流電源線を基準電位として第1および第2のトランジスタの制御端子を制御するので、第1および第2のトランジスタをオンオフ制御する第1および第2の制御回路の構成が簡単となる。
【0014】
過電圧検出回路は、高電位直流電源線と低電位直流電源線との間に第1の検出抵抗と前記所定電圧に等しいツェナー電圧を有するツェナーダイオードと第2の検出抵抗とが直列接続された構成を備えている。電源電圧が所定電圧(ツェナー電圧)以上になるとツェナーダイオードに電流が流れ、第1および第2の検出抵抗に電圧降下が生じる。第1および第2の制御回路は、それぞれこれら電圧降下に基づいて第1および第2のトランジスタをオフ動作させる。また、電源電圧が所定電圧未満の場合には過電圧検出回路に電流が流れないので、その分だけIC化した場合の消費電力を低減することができる。
【0015】
第1および第2のトランジスタに対してそれぞれ並列に第1の補助抵抗および第2の補助抵抗が接続されている。第1および第2のトランジスタがオフ動作している場合、第1および第2のトランジスタが電源電圧を分担する割合は、第1の補助抵抗および第2の補助抵抗により決定される。従って、第1および第2のトランジスタの素子耐圧に応じて第1および第2の補助抵抗の値を設定することにより、前記最大保護電圧を第1および第2のトランジスタの各素子耐圧の加算値にまで高めることができる。
【0016】
【発明の実施の形態】
以下、本発明の一実施形態について図1を参照しながら説明する。
図1は、車載電子機器の制御用ICに内蔵された過電圧保護回路の電気的構成を示している。この図1において、IC21には、例えばSOI(Silicon On Insulator)基板上に過電圧保護回路22と車載電子機器の制御回路である機器制御回路23(負荷に相当)とが作り込まれており、図示しない車載バッテリーから当該IC21の電源端子に対して電源電圧VBが供給されている。この機器制御回路23は、例えば5V直流電源の制御回路である。
【0017】
過電圧保護回路22には、電源線24(高電位直流電源線に相当)とグランド線25(低電位直流電源線に相当)とを介して前記電源電圧VBが与えられている。これら電源線24とグランド線25との間には、Pチャネル型のMOSトランジスタ26(第1のトランジスタに相当)のソース・ドレイン間、機器制御回路23、Nチャネル型のMOSトランジスタ27(第2のトランジスタに相当)のドレイン・ソース間が直列に接続されている。ここで、MOSトランジスタ26、27は、高耐圧(例えば60V)の素子構造となっている。
【0018】
MOSトランジスタ26、27のドレイン・ソース間には、それぞれ抵抗28、29(第1、第2の補助抵抗に相当)が接続されている。これら抵抗28、29は、MOSトランジスタ26、27がオフ状態にある場合において当該MOSトランジスタ26、27に印加される電源電圧VBの分担比を決定するためのもので、抵抗28の抵抗値と抵抗29の抵抗値との比はMOSトランジスタ26の耐圧とMOSトランジスタ27の耐圧との比に等しくなるように設定されている。MOSトランジスタ26、27の耐圧が共に60Vである本実施形態においては、抵抗27、28の抵抗値は同じ値に設定されている。なお、抵抗28、29の抵抗値は、機器制御回路23のインピーダンスよりも十分に大きい値となるように設定されている。
【0019】
電源線24とグランド線25との間には、抵抗30(第1の検出抵抗に相当)、ツェナーダイオード31、抵抗32(第2の検出抵抗に相当)の直列回路からなる過電圧検出回路33が接続されている。ここで、ツェナーダイオード31は、抵抗30側をカソードとする複数のツェナーダイオード31a、…、31bを直列接続した形態に構成されており、抵抗30と32の抵抗値は同じ値に設定されている。
【0020】
また、ツェナーダイオード31のツェナー電圧VZ1(本発明でいう所定電圧に相当)は、機器制御回路23に印加可能な電源電圧VBの最大値あるいはそれよりもやや低い電圧であって、しかもMOSトランジスタ26、27の耐圧よりも低い電圧(例えば30V)に設定されている。
【0021】
ツェナーダイオード31aのカソードとMOSトランジスタ26のゲートとの間には、電源線24を基準電位として動作するゲート制御回路34(第1の制御回路に相当)が接続されている。すなわち、ツェナーダイオード31aのカソードは抵抗35を介してPNP型のトランジスタ36のベースに接続され、そのトランジスタ36のエミッタおよびコレクタは、それぞれ電源線24およびMOSトランジスタ26のゲートに接続されている。また、MOSトランジスタ26のゲートはゲート保護用のツェナーダイオード37のアノード・カソード間を介して電源線24に接続されるとともに、抵抗38を介してグランド線25に接続されている。ここで、ツェナーダイオード37のツェナー電圧VZ2は、MOSトランジスタ26が十分にオンするために必要なゲート・ソース間電圧(例えば8V)に設定されている。
【0022】
同様に、ツェナーダイオード31bのアノードとMOSトランジスタ27のゲートとの間には、グランド線25を基準電位として動作するゲート制御回路39(第2の制御回路に相当)が接続されている。すなわち、ツェナーダイオード31bのアノードは抵抗40を介してNPN型のトランジスタ41のベースに接続され、そのトランジスタ41のエミッタおよびコレクタは、それぞれグランド線25およびMOSトランジスタ27のゲートに接続されている。また、MOSトランジスタ27のゲートはゲート保護用のツェナーダイオード42のカソード・アノード間を介してグランド線25に接続されるとともに、抵抗43を介して電源線24に接続されている。ここで、ツェナーダイオード42のツェナー電圧VZ3は、MOSトランジスタ27が十分にオンするために必要なゲート・ソース間電圧(例えば8V)に設定されている。
【0023】
次に、本実施形態の作用について説明する。
まず、電源電圧VBがツェナーダイオード31のツェナー電圧VZ1未満の場合には、ツェナーダイオード31に電流は流れず、抵抗30、32に電圧降下は生じない。このため、トランジスタ36、41にはベース電流が流れず、これらトランジスタ36、41はオフしている。そして、電源電圧VBがツェナーダイオード37、42のツェナー電圧VZ2、VZ3よりも高い場合には、MOSトランジスタ26、27のゲート・ソース間にそれぞれツェナー電圧VZ2、VZ3が印加され、MOSトランジスタ26、27は十分な(すなわち飽和領域における)オン状態となる。
【0024】
この状態においては、機器制御回路23には、電源線24、グランド線25からそれぞれMOSトランジスタ26、27を介してほぼ電源電圧VBに等しい電圧が印加されている。
【0025】
これに対し、車載バッテリーの電圧変動やサージ電圧の誘導などにより、電源線24とグランド線25との間の電源電圧VBがツェナー電圧VZ1以上の電圧(すなわち過電圧)になると、抵抗30、32を介してツェナーダイオード31に電流が流れ、ツェナーダイオード31は定電圧動作を行う。抵抗30と32の抵抗値は等しいので、電源電圧VBとツェナー電圧VZ1との差電圧はこれら抵抗30と32に均等に印加され、その電圧によりトランジスタ36、41にベース電流が流れてトランジスタ36、41はほぼ同時にオンする。なお、過電圧に伴って抵抗30と32の両端電圧が上昇した場合には、その上昇した電圧を抵抗35、40が負担することによりトランジスタ36、41が保護されるようになっている。
【0026】
さて、トランジスタ36、41が十分にオンすると、それぞれのコレクタ電流は抵抗38、43を通して流れる。このとき、トランジスタ36、41のコレクタ・エミッタ間電圧(つまりMOSトランジスタ26、27のゲート・ソース間電圧)は飽和電圧(例えば0.2V程度)となり、MOSトランジスタ26、27はほぼ同時にオフ状態に移行する。
【0027】
上述したように、抵抗28、29の抵抗値は機器制御回路23のインピーダンスよりも十分に大きい値に設定されているので、MOSトランジスタ26、27のオフ状態において機器制御回路23には殆ど電圧が印加されず、機器制御回路23は、実質的に電源線24およびグランド線25から電気的に切り離された状態となる。
【0028】
そして、MOSトランジスタ26、27の耐圧が等しいことに基づいて抵抗28、29の抵抗値が同じ値に設定されているので、MOSトランジスタ26、27のオフ状態において、MOSトランジスタ26、27は電源電圧VBを均等に分担する。その結果、電源電圧VBがMOSトランジスタ26、27の耐圧(60V)の2倍以下(120V以下)の過電圧である限り、MOSトランジスタ26、27はオフ状態を維持でき、過電圧が機器制御回路23に印加されることを阻止することができる。
【0029】
以上述べたように、過電圧保護回路22は、電源線24と機器制御回路23との間および機器制御回路23とグランド線25との間にそれぞれMOSトランジスタ26およびMOSトランジスタ27が接続された回路構成を備えている。そして、電源電圧VBがツェナー電圧VZ1未満の場合にあってはMOSトランジスタ26、27がオンして機器制御回路23に電源電圧VBが供給され、電源電圧VBがツェナー電圧VZ1以上の過電圧となった場合にあってはMOSトランジスタ26、27がオフして機器制御回路23が実質的に電源線24およびグランド線25から切り離される。これにより、機器制御回路23は電源電圧VBの過電圧から保護される。
【0030】
この過電圧保護回路22は、図2に示した従来構成の過電圧保護回路とは異なり、過電圧のエネルギーを消費する回路を含んでいないので、IC化した場合のチップ面積が小さくて済み、過電圧の発生に起因する発熱も殆どない。つまり、過電圧保護回路22はIC化に適した回路構成となっている。そして、IC化することにより過電圧保護のための外付け部品を除くことができるので、回路全体の小型化、低コスト化が図られる。
【0031】
過電圧保護回路22によれば、従来から用いられていた製造工程をそのまま用いてIC21を製造する場合であっても、その素子耐圧(60V)を超える過電圧に対してまで機器制御回路23を保護できるようになる。その結果、素子耐圧を上げるための設計変更(素子構造の変更や製造工程の変更)が不要となり、IC21内に過電圧保護回路22を作り込む際に要するコストを低く抑えることができる。
【0032】
また、本実施形態ではMOSトランジスタ26と27の耐圧および抵抗28と29の抵抗値はそれぞれ等しく設定されており、MOSトランジスタ26、27のオフ状態においてMOSトランジスタ26、27は電源電圧VBを均等に分担する。従って、過電圧保護回路22は、MOSトランジスタ26、27の耐圧の2倍の過電圧まで機器制御回路23を保護することができる。
【0033】
さらに、電源線24側に接続されるMOSトランジスタ26にはPチャネル型を採用し、グランド線25側に接続されるMOSトランジスタ27にはNチャネル型を採用しているので、それぞれ電源線24、グランド線25を基準電位としてMOSトランジスタ26、27のゲート電圧を制御することができ、例えばNチャネル型のMOSトランジスタを2段直列に接続する場合に比べ、ゲート制御回路34、39の回路構成が簡単となる。
【0034】
また、電源電圧VBがツェナー電圧VZ1未満の場合には過電圧検出回路33に電流が流れないので、その分だけIC化した場合の消費電力を低減することができる。
【0035】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
過電圧検出回路は、例えば電源電圧VBを分圧する分圧回路と、その分圧回路により分圧された電圧と所定電圧とを比較する比較回路(コンパレータなど)とを備えて過電圧を検出するように構成しても良い。
第1および第2のトランジスタはMOSトランジスタに限られず、例えばバイポーラトランジスタ、IGBTであっても良い。
【0036】
MOSトランジスタ26、27の耐圧は互いに等しくなくても良い。抵抗28の抵抗値と抵抗29の抵抗値との比を、MOSトランジスタ26の耐圧とMOSトランジスタ27の耐圧との比に等しくなるように設定した場合、MOSトランジスタ26と27の各耐圧を加算した電圧値までの過電圧に対して機器制御回路23を保護することができる。
【0037】
MOSトランジスタ26、27のドレイン・ソース間に接続された抵抗28、29は、MOSトランジスタ26、27のオフ状態において、MOSトランジスタ26、27が電源電圧VBを十分に均等に分担するために設けたものである。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す過電圧保護回路の電気的構成図
【図2】従来技術を示す図1相当図
【図3】過電圧保護回路の概略的な電気的構成図
【符号の説明】
22は過電圧保護回路、23は機器制御回路(負荷)、24は電源線(高電位直流電源線)、25はグランド線(低電位直流電源線)、26はMOSトランジスタ(第1のトランジスタ)、27はMOSトランジスタ(第2のトランジスタ)、28は抵抗(第1の補助抵抗)、29は抵抗(第2の補助抵抗)、30は抵抗(第1の検出抵抗)、31、31a、…、31bはツェナーダイオード、32は抵抗(第2の検出抵抗)、33は過電圧検出回路、34はゲート制御回路(第1の制御回路)、39はゲート制御回路(第2の制御回路)である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an overvoltage protection circuit for protecting a load connected between the high-voltage level DC power supply line and the low-potential DC power supply line, the overvoltage occurring between both the DC power supply line.
[0002]
[Problems to be solved by the invention]
When a voltage is supplied from an external power supply to a load, for example, an IC circuit, via a high potential DC power supply line and a low potential DC power supply line, an excessive voltage caused by power supply voltage fluctuations or the DC power supply line is induced. In order to protect the circuit from excessive surge voltage, an overvoltage protection circuit may be provided.
[0003]
FIG. 2 shows an example of an overvoltage protection circuit conventionally employed. A power supply voltage VB is supplied to a power supply terminal of the IC 1 including a circuit to be protected from an overvoltage (hereinafter referred to as a protected circuit) through a high potential DC power supply line 2 and a low potential DC
[0004]
The Zener voltage of the power Zener diode 4 is set equal to the protection set voltage value for the circuit to be protected. When a voltage (overvoltage) exceeding the protection set voltage value is applied between the power supply terminals of the IC 1, the power Zener voltage is set. The diode 4 performs a constant voltage operation to limit the voltage between the power terminals of the IC 1 to the protection set voltage value.
[0005]
However, since a large current flows through the power Zener diode 4 performing the constant voltage operation, it is difficult to build the power Zener diode 4 in the IC 1 for reasons such as an increase in chip area and heat generation of the chip. Therefore, the power Zener diode 4 must be externally attached to the IC 1, and the component cost and mounting cost are high. Further, since the power Zener diode 4 has a large part size, it is an obstacle to downsizing the entire circuit.
[0006]
Therefore, in particular, when there is a strong demand for cost reduction and miniaturization, an overvoltage protection circuit suitable for the IC as shown in FIG. 3 is employed in place of the overvoltage protection circuit. In FIG. 3, an overvoltage protection circuit 5 includes an
[0007]
In this case, since the maximum value of the overvoltage that can be protected by the overvoltage protection circuit 5 is determined by the breakdown voltage of the MOS transistor 8, the breakdown voltage characteristics of the
[0008]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an overvoltage that can easily be integrated into an IC and can protect a load against a higher voltage than before without requiring a design change for increasing the element breakdown voltage. It is to provide a protection circuit.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the means described in claim 1 can be employed. According to this means, when the voltage between the high potential DC power supply line and the low potential DC power supply line (hereinafter referred to as the power supply voltage) is less than a predetermined voltage, the high potential DC power supply line is connected between the load and the load. Since the connected P-channel or PNP-type first transistor and the N-channel or NPN-type second transistor connected between the low-potential DC power supply line and the load are both turned on, these DC power supply lines A power supply voltage is supplied to the load.
[0010]
On the other hand, when the power supply voltage becomes equal to or higher than a predetermined voltage (overvoltage), the overvoltage detection circuit detects an overvoltage state. During detection of this overvoltage state, the first and second control circuits turn off the first and second transistors, respectively, so that the load is electrically disconnected from the high potential DC power supply line and the low potential DC power supply line, Protected from overvoltage.
[0011]
During this protection operation, the first and second transistors share the power supply voltage, so that the maximum power supply voltage (maximum protection voltage) that can protect the load is that of the first and second transistors. It becomes higher than the breakdown voltage of each element. Therefore, even if the conventional manufacturing process is used as it is for the IC, the load can be protected against an overvoltage exceeding the breakdown voltage of the element alone.
[0012]
Moreover, this overvoltage protection circuit, unlike an overvoltage protection circuit using a power zener diode, does not have a circuit that consumes the overvoltage energy in an overvoltage state, so that the chip area when integrated into an IC can be reduced. There is almost no fever. For these reasons, the circuit is particularly suitable for IC integration.
[0013]
Further, the present means is different from the configuration in which the first and second transistors are simply connected in series, and is connected between the high potential DC power supply line and the load and between the low potential DC power supply line and the load, Since the control terminals of the first and second transistors are controlled using each DC power supply line as a reference potential, the configuration of the first and second control circuits for controlling on / off of the first and second transistors is simplified.
[0014]
The overvoltage detection circuit has a configuration in which a first detection resistor, a Zener diode having a Zener voltage equal to the predetermined voltage, and a second detection resistor are connected in series between a high potential DC power supply line and a low potential DC power supply line. It has. When the power supply voltage becomes equal to or higher than a predetermined voltage (zener voltage), a current flows through the Zener diode, and a voltage drop occurs in the first and second detection resistors. The first and second control circuits turn off the first and second transistors based on these voltage drops, respectively. Further, when the power supply voltage is less than the predetermined voltage, no current flows through the overvoltage detection circuit, so that it is possible to reduce the power consumption when an IC is formed correspondingly.
[0015]
A first auxiliary resistor and a second auxiliary resistor are connected in parallel to the first and second transistors, respectively. When the first and second transistors are off, the ratio of the first and second transistors sharing the power supply voltage is determined by the first auxiliary resistor and the second auxiliary resistor. Therefore, by setting the values of the first and second auxiliary resistors according to the element breakdown voltage of the first and second transistors, the maximum protection voltage is set to the sum of the element breakdown voltages of the first and second transistors. Can be increased to.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIG.
FIG. 1 shows an electrical configuration of an overvoltage protection circuit built in a control IC of an in-vehicle electronic device. In FIG. 1, an
[0017]
The
[0018]
[0019]
Between the
[0020]
The Zener voltage VZ1 (corresponding to the predetermined voltage in the present invention) of the
[0021]
Between the cathode of the
[0022]
Similarly, a gate control circuit 39 (corresponding to a second control circuit) operating with the
[0023]
Next, the operation of this embodiment will be described.
First, when the power supply voltage VB is less than the Zener voltage VZ1 of the
[0024]
In this state, a voltage substantially equal to the power supply voltage VB is applied to the
[0025]
On the other hand, when the power supply voltage VB between the
[0026]
When the
[0027]
As described above, since the resistance values of the
[0028]
Since the resistance values of the
[0029]
As described above, the
[0030]
Unlike the conventional overvoltage protection circuit shown in FIG. 2, this
[0031]
According to the
[0032]
In this embodiment, the withstand voltages of the
[0033]
Further, the
[0034]
Further, when the power supply voltage VB is less than the Zener voltage VZ1, no current flows through the
[0035]
The present invention is not limited to the embodiment described above and shown in the drawings. For example, the present invention can be modified or expanded as follows.
The overvoltage detection circuit includes, for example, a voltage dividing circuit that divides the power supply voltage VB, and a comparison circuit (such as a comparator) that compares the voltage divided by the voltage dividing circuit with a predetermined voltage so as to detect the overvoltage. It may be configured.
The first and second transistors are not limited to MOS transistors, and may be, for example, bipolar transistors or IGBTs.
[0036]
The breakdown voltages of the
[0037]
[Brief description of the drawings]
FIG. 1 is an electrical configuration diagram of an overvoltage protection circuit showing an embodiment of the present invention. FIG. 2 is a diagram corresponding to FIG. 1 showing a prior art. FIG. 3 is a schematic electrical configuration diagram of the overvoltage protection circuit. Explanation】
22 is an overvoltage protection circuit, 23 is a device control circuit (load), 24 is a power supply line (high potential DC power supply line), 25 is a ground line (low potential DC power supply line), 26 is a MOS transistor (first transistor), 27 is a MOS transistor (second transistor), 28 is a resistor (first auxiliary resistor), 29 is a resistor (second auxiliary resistor), 30 is a resistor (first detection resistor), 31, 31a,. 31b is a Zener diode, 32 is a resistor (second detection resistor), 33 is an overvoltage detection circuit, 34 is a gate control circuit (first control circuit), and 39 is a gate control circuit (second control circuit).
Claims (1)
制御端子を有するとともに前記高電位直流電源線と前記負荷との間に接続され、前記高電位直流電源線を基準電位として前記制御端子が制御されることによりオンオフ動作するPチャネル型またはPNP形の第1のトランジスタと、
制御端子を有するとともに前記低電位直流電源線と前記負荷との間に接続され、前記低電位直流電源線を基準電位として前記制御端子が制御されることによりオンオフ動作するNチャネル型またはNPN形の第2のトランジスタと、
前記高電位直流電源線と前記低電位直流電源線との間の電圧が所定電圧以上となる過電圧状態を検出する過電圧検出回路と、
この過電圧検出回路が前記過電圧状態を検出している間、前記第1のトランジスタをオフ動作させるように制御する第1の制御回路と、
前記過電圧検出回路が前記過電圧状態を検出している間、前記第2のトランジスタをオフ動作させるように制御する第2の制御回路とを備え、
前記過電圧検出回路は、前記高電位直流電源線と前記低電位直流電源線との間に第1の検出抵抗と前記所定電圧に等しいツェナー電圧を有するツェナーダイオードと第2の検出抵抗とが直列接続された構成を備え、
前記第1の制御回路は、前記第1の検出抵抗の両端電圧に基づいて前記第1のトランジスタをオフ動作させ、
前記第2の制御回路は、前記第2の検出抵抗の両端電圧に基づいて前記第2のトランジスタをオフ動作させ、
前記第1および第2のトランジスタに対してそれぞれ並列に、前記第1および第2のトランジスタがオフ動作している場合におけるそれぞれの電圧分担割合を決定するための第1の補助抵抗および第2の補助抵抗を接続したことを特徴とする過電圧保護回路。In an overvoltage protection circuit for protecting a load connected between a high potential DC power supply line and a low potential DC power supply line from an overvoltage generated between the high potential DC power supply line and the low potential DC power supply line,
A P channel type or PNP type having a control terminal and connected between the high potential DC power supply line and the load, and is turned on and off by controlling the control terminal with the high potential DC power supply line as a reference potential . A first transistor;
An N channel type or NPN type having a control terminal and connected between the low potential DC power supply line and the load, and which is turned on and off by controlling the control terminal using the low potential DC power supply line as a reference potential . A second transistor;
An overvoltage detection circuit for detecting an overvoltage state in which a voltage between the high potential DC power supply line and the low potential DC power supply line is equal to or higher than a predetermined voltage;
A first control circuit that controls to turn off the first transistor while the overvoltage detection circuit detects the overvoltage state;
A second control circuit that controls to turn off the second transistor while the overvoltage detection circuit detects the overvoltage state ;
In the overvoltage detection circuit, a first detection resistor, a Zener diode having a Zener voltage equal to the predetermined voltage, and a second detection resistor are connected in series between the high potential DC power supply line and the low potential DC power supply line. Provided with
The first control circuit turns off the first transistor based on a voltage across the first detection resistor,
The second control circuit turns off the second transistor based on a voltage across the second detection resistor;
A first auxiliary resistor and a second resistor for determining respective voltage sharing ratios when the first and second transistors are in an off operation in parallel with the first and second transistors, respectively. An overvoltage protection circuit characterized by connecting an auxiliary resistor .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000065016A JP4110701B2 (en) | 2000-03-09 | 2000-03-09 | Overvoltage protection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000065016A JP4110701B2 (en) | 2000-03-09 | 2000-03-09 | Overvoltage protection circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001258148A JP2001258148A (en) | 2001-09-21 |
JP4110701B2 true JP4110701B2 (en) | 2008-07-02 |
Family
ID=18584615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000065016A Expired - Fee Related JP4110701B2 (en) | 2000-03-09 | 2000-03-09 | Overvoltage protection circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4110701B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020077327A (en) * | 2002-09-19 | 2002-10-11 | 김창선 | Short circuit for prevention of overload |
JP4148162B2 (en) | 2004-03-05 | 2008-09-10 | 株式会社デンソー | Circuit system |
JP2007329998A (en) | 2006-06-06 | 2007-12-20 | Ricoh Co Ltd | Overvoltage protection circuit, overvoltage protection method of overvoltage protection circuit, and semiconductor device having overvoltage protection circuit |
-
2000
- 2000-03-09 JP JP2000065016A patent/JP4110701B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001258148A (en) | 2001-09-21 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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