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JP4105409B2 - マルチチップモジュールの製造方法 - Google Patents

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一之 田口
憲彦 杉田
英樹 田中
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Renesas Technology Corp
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
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Description

【０００１】
【発明の属する技術分野】
本発明は、電子装置及びその製造技術に関し、特に、フリップチップ実装技術を採用する電子装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
電子装置として、例えば、ＭＣＭ（Ｍulti Ｃhip Ｍodule）と呼称される電子装置が知られている。ＭＣＭは、集積回路が内蔵された複数の半導体チップを配線パターンが形成された配線基板に実装し、一つのまとまった機能を構築している。このＭＣＭにおいては、データ転送速度の高速化や小型化を図るため、フリップチップ実装技術を採用する動きが活発になっている。フリップチップ実装技術とは、一主面に突起状電極が配置された半導体チップ（フリップチップ）を配線基板に実装する技術である。
【０００３】
フリップチップ実装技術においては、種々な実装方式が提案され、実用化されている。その中で代表的な実装方式として、例えば、ＣＣＢ（Ｃontrolled Ｃollapse Ｂonding）実装と呼称される方式や、ＡＣＦ（Ａnisotropic ＣonductiveＦilm）実装と呼称される方式が実用化されている。
【０００４】
ＣＣＢ実装方式は、一主面に突起状電極として例えば鉛（Ｐｂ）−錫（Ｓｎ）組成の金属材からなる半田バンプを有する半導体チップを使用し、半田バンプを溶融することによって配線基板に半導体チップを実装する方式である。ＣＣＢ実装方式については、例えば、工業調査会発行の電子材料［１９９６年、４月号、第１４頁乃至第１９頁］に記載されている。
【０００５】
ＣＣＢ実装方式のように半田バンプを溶融して配線基板に実装される電子部品としては、半導体チップ（半田バンプ接続用半導体チップ）の他に、例えば半導体チップをパッケージングしたＢＧＡ（Ｂall Ｇrid Ａrray）型、ＣＳＰ（Ｃhip Ｓize Ｐackage、又はＣhip Ｓcale Ｐackage ）型等の半導体装置がある。この種の半導体装置は、インターポーザと呼ばれる配線基板の一主面側に半導体チップを搭載し、この配線基板の一主面と対向する他の主面（裏面）側に突起状電極として半田バンプを配置した構成となっている。
【０００６】
また、ＣＳＰ型半導体装置においては、ウエハ・プロセス（前工程）とパッケージ・プロセス（後工程）とを一体化した製造技術によって製造される新しいパッケージ構造のＣＳＰ型半導体装置（ウエハ・レベルＣＳＰ型半導体装置）も製品化されている。このウエハ・レベルＣＳＰ型半導体装置は、パッケージの平面サイズが半導体チップの平面サイズとほぼ同一となるため、半導体ウエハから分割された半導体チップ毎にパッケージ・プロセスを施して製造されるＣＳＰ型半導体装置（チップ・レベルＣＳＰ型半導体装置）に比べて、小型化及び低コスト化を図ることができる。
【０００７】
ウエハ・レベルＣＳＰ型半導体装置は、主に、半導体チップ層と、この半導体チップ層の一主面上に形成された再配線層（パッド再配置層）と、この再配線層上に突起状電極として配置された半田バンプとを有する構成となっている。半導体チップ層は、主に、半導体基板と、この半導体基板の一主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。多層配線層のうちの最上層の配線層には電極パッドが形成され、表面保護膜には電極パッドを露出するボンディング開口が形成されている。再配線層は、半導体チップ層の電極パッドに対して配列ピッチが広い電極パッドを形成するための層である。再配線層の電極パッドは、対応する半導体チップ層の電極パッドと電気的に接続され、ウエハ・レベルＣＳＰ型半導体装置が実装される配線基板の領域に配置された接続部と同一の配列ピッチで配置される。半田バンプは、再配線層の電極パッド上に配置され、電気的にかつ機械的に接続されている。ウエハ・レベルＣＳＰ型半導体装置については、例えば、日経ＢＰ社発行の日経マイクロデバイス［１９９８年８月号、第４４頁乃至第７１頁］に記載されている。
【０００８】
なお、本明細書においては、ウエハ・レベルＣＳＰ型半導体装置も半導体チップの一種として定義する。
【０００９】
ＡＣＦ実装方式は、一主面に突起状電極として例えば金（Ａｕ）からなるスタッドバンプを有する半導体チップを使用し、配線基板と半導体チップとの間に接着用樹脂として異方導電性樹脂フィルム（ＡＣＦ）を介在させた状態で加熱しながら半導体チップを圧着することによって配線基板に半導体チップを実装する方式である。異方導電性樹脂フィルムとは、多数の導電性粒子が分散して混入された絶縁性樹脂をシート状に加工したものであり、絶縁性樹脂としては例えばエポキシ系の熱硬化型樹脂が用いられている。Ａｕからなるスタッドバンプは、Ａｕワイヤの先端を溶融してボールを形成し、その後、超音波振動を与えながら半導体チップの一主面に配置された電極パッドにボールを熱圧着し、その後、Ａｕワイヤからボールの部分を切断することによって形成される。ＡＣＦ実装方式については、例えば、特開平４−３４５０４１号公報、並びに特開平５−１７５２８０号公報に記載されている。
【００１０】
ＡＣＦ実装方式のように半導体チップ（スタッドバンプ接続用半導体チップ）を熱圧着して実装する実装方式としては、ＡＣＦ実装方式の他に、接着用樹脂として導電性粒子が混入されていない絶縁性樹脂フィルム（ＮＣＦ：Ｎon Ｃonductive Ｆilm）を用いるＮＣＦ実装方式や、ペースト状の異方導電性樹脂（ＡＣＰ：Ａnisotropic Ｃonductive Ｐeste ）を用いるＡＣＰ実装方式等がある。
【００１１】
【発明が解決しようとする課題】
ところで、フリップチップ実装技術を採用するＭＣＭにおいても低コスト化が要求されている。ＭＣＭの低コスト化を図るためには、専用の半導体チップの開発を避けて、既存の半導体チップを出来るだけ使用することが有効である。
【００１２】
既存の半導体チップを出来るだけ使用するためには、バンプの種類が異なる半導体チップを混載する必要がある。しかしながら、従来のＭＣＭにおいては同種の半導体チップを用いて製造する場合が一般的であったため、バンプの種類が異なる半導体チップを同一の配線基板に混載してＭＣＭを製造するプロセスが確立されていなかった。
【００１３】
そこで、本発明者は、バンプの種類が異なる二種類の半導体チップ（半田バンプ接続用半導体チップ，スタッドバンプ接続用半導体チップ）を同一の配線基板に混載するＭＣＭについて検討した結果、以下の問題点を見出した。
（１）半田バンプ接続用半導体チップの実装はリフロー法に基づいて半田バンプを溶融することによって実装されるため、半田バンプ接続用半導体チップを実装する前にＡＣＦ実装方式でスタッドバンプ接続用半導体チップを実装した場合、半田バンプ接続用半導体チップの実装時における熱が異方導電性樹脂に加わってしまう。異方導電性樹脂は、エポキシ系の熱硬化型絶縁性樹脂を主材料としているため、熱硬化した後に高温の熱が加わると、樹脂内の結合が破壊され、亀裂が発生し易くなる。本発明者の検討によれば、樹脂の硬化温度よりも高い熱が加わることによって亀裂の発生が顕著に現れた。
【００１４】
配線基板の接続部とスタッドバンプとの接続は、配線基板とスタッドバンプ接続用半導体チップとの間に介在された異方導電性樹脂の熱収縮力（加熱状態から常温状態に戻った時に生じる収縮力）や熱硬化収縮力（熱硬化型樹脂の硬化時に生じる収縮力）等によって保たれているため、異方導電性樹脂に亀裂が発生すると、収縮力が低下し、接続不良の要因となり、ＭＣＭの信頼性が低下する。従って、半田バンプ接続用半導体チップとＡＣＦ実装方式によって実装されるスタッドバンプ接続用半導体チップとを混載する場合は、異方導電性樹脂に硬化温度以上の熱を極力与えない工夫が必要である。
（２）スタッドバンプ接続用半導体チップを実装する方法としては、ＡＣＦ実装方式のように接着用樹脂を用いて行う方式の他に、迎え半田（接合材）を用いて行う方法がある。この場合、半田バンプ接続用半導体チップと共に一括して実装することにより、実装工程の簡略化を図ることができる。しかしながら、半田バンプ接続用半導体チップ及びスタッドバンプ接続用半導体チップを一括して実装する場合、ＭＣＭの歩留まりが低くなってしまう。その理由を以下に示す。
【００１５】
スタッドバンプ接続用半導体チップは、再配線層を持たないため、バンプが接続される電極パッドの配列ピッチが半田バンプ接続用半導体チップの電極パッドよりも狭くなっている。チップの電極パッドの平面サイズは電極パッドの配列ピッチに律則されるため、電極パッドの配列ピッチが狭くなるに従って小さくなる。また、バンプの大きさは電極パッドの平面サイズに律則されるため、電極パッドの平面サイズが小さくなるに従って小さくなる。即ち、電極パッドの配列ピッチが狭いスタッドバンプ接続用半導体チップにおいてはスタッドバンプも小さいため、搭載時の位置ずれによる接続不良が発生し易い。
【００１６】
また、スタッドバンプは例えば金やアルミニウムなど、Ｐｂ−Ｓｎ系半田、若しくはその他の半田と比較して融点の高い金属で形成されている。従って、半導体チップを配線基板に実装する際にスタッドバンプを溶融させることができない。これは、金やアルミニウムなどの融点の高い金属が溶融するほどの熱処理を半導体チップに加えると、熱処理前と熱処理後で半導体チップの電気特性が大きく変動し、望んだ特性が得られないという問題を生じるからである。従って、金やアルミニウムのスタッドバンプを有する半導体チップを迎え半田（接合材）を用いて実装する場合には、迎え半田のみを溶融させて実装することとなる。前記のような方法で実装する場合には、半田バンプを溶融して実装するＣＣＢ法に比較して、溶融した半田が持つ表面張力によって得られる位置補正力が弱くなる。
【００１７】
このように、スタッドバンプを有する半導体チップ（スタッドバンプ接続用半導体チップ）は、小さなパッド上に形成するために、スタッドバンプの直径を小さくしていること、及び迎え半田のみを溶融させて実装することで強い補正力を得られないことなどによって、実装時の位置ずれによる接続不良が発生し易いという問題をもつ。
【００１８】
本発明の目的は、電子装置の信頼性の向上を図ることが可能な技術を提供することにある。
【００１９】
本発明の他の目的は、電子装置の製造歩留まりの向上を図ることが可能な技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）マルチチップモジュールの製造方法において、
複数の第１接続部が形成された第１チップ実装領域、及び複数の第２接続部が形成された第２チップ実装領域を有する配線基板を準備する工程と、
接着用樹脂を準備する工程と、
複数の第１電極パッドが形成された第１主面と、前記複数の第１電極パッドのそれぞれに配置され、前記接着用樹脂の硬化温度よりも高い融点から成る複数の半田バンプとを有する第１半導体チップを準備する工程と、
前記第１電極パッドよりも小さい平面サイズからなる複数の第２電極パッドが形成された第２主面と、前記複数の第２電極パッドのそれぞれに配置され、前記半田バンプの融点よりも高い融点から成る複数のＡｕバンプとを有する第２半導体チップを準備する工程と、
前記複数の第１接続部上に前記複数の半田バンプがそれぞれ位置するように、前記複数の半田バンプを介して、前記配線基板の前記第１チップ実装領域に前記第１半導体チップを配置する工程と、
前記第１半導体チップを配置した後、前記複数の半田バンプを第１温度により溶融させる工程と、
前記複数の半田バンプを溶融してから凝固させた後、前記接着用樹脂を前記配線基板の前記第２チップ実装領域に貼り付ける工程と、
前記複数の第２接続部上に前記複数のＡｕバンプがそれぞれ位置するように、前記複数のＡｕバンプ及び前記接着用樹脂を介して、前記配線基板の前記第２チップ実装領域に前記第２半導体チップを配置する工程と、
前記第２半導体チップを配置した後、前記第１温度よりも低い第２温度で、前記第２半導体チップを圧着することで前記複数の第２接続部と前記複数のＡｕバンプをそれぞれ接続し、前記接着用樹脂を硬化させる工程と、
を含む。
【００３７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、一部の断面図においては、図面を見易くするため、断面を現すハッチングを一部省略している。
【００３８】
（実施形態１）
図１は、本発明の実施形態１であるＭＣＭ（電子装置）の平面図であり、
図２は、図１に示すＭＣＭの底面図であり、
図３は、図１に示すＭＣＭの要部断面図（（ａ）は図１のＡ−Ａ線に沿う断面図，（ｂ）は図１のＢ−Ｂ線に沿う断面図）であり、
図４は、図３（ａ）の一部を拡大した断面図であり、
図５は、図３（ｂ）の一部を拡大した断面図であり、
図６は、図１に示す半導体チップ（スタッドバンプ接続用半導体チップ）の平面図であり、
図７は、図１に示す半導体チップ（半田バンプ接続用半導体チップ）の平面図であり、
図８は、図７に示す半導体チップ（半田バンプ接続用半導体チップ）の要部断面図である。
【００３９】
図１乃至図３に示すように、本実施形態のＭＣＭ−１Ａは、配線基板２の一主面２Ｘ側に電子部品として一つの半導体チップ（スタッドバンプ接続用半導体チップ）３及び二つの半導体チップ（半田バンプ接続用半導体チップ）４を搭載し、配線基板２の一主面２Ｘと対向する他の主面（裏面）２Ｙ側に外部接続用端子として複数の半田バンプ１１を配置した構成となっている。半導体チップ３は例えば制御回路を内蔵し、半導体チップ４は記憶回路として例えば６４メガビットのＳＤＲＡＭ（Ｓynchronous Ｄynamic Ｒandom Ａccess Ｍemory）を内蔵している。
【００４０】
配線基板２は、主に、リジット基板（コア基板）２０と、このリジット基板２０の互いに向かい合う両面上にビルドアップ法によって形成された柔軟層２１，２１Ｂと、この柔軟層２１，２１Ｂを覆うようにして形成された保護膜２４，２６とを有する構成になっている。リジット基板２０及び柔軟層２１，２１Ｂは、詳細に図示していないが、例えば多層配線構造になっている。リジット基板２０の各絶縁層は、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成され、柔軟層２１，２１Ｂの各絶縁層は、例えばエポキシ系の低弾性樹脂で形成され、リジット基板２０及び柔軟層２１，２１Ｂの各配線層は例えば銅（Ｃｕ）からなる金属膜で形成されている。保護膜２４及び２６は、例えばポリイミド系の樹脂で形成されている。保護膜２４は、主に柔軟層２１の最上層の配線層に形成された配線を保護する目的で形成され、半導体チップ３に対しては実装時における接着用樹脂との接着力の確保を担い、半導体チップ４に対しては実装時の半田濡れ広がりを制御する。保護膜２６は、主に柔軟層２１Ｂの最上層の配線層に形成された配線を保護する目的で形成され、半田バンプ１１に対してはバンプ形成時の半田濡れ広がりを制御する。
【００４１】
半導体チップ３及び半導体チップ４の平面形状は、方形状で形成されている。本実施形態において、半導体チップ３は例えば６．８ｍｍ×６．８ｍｍの正方形で形成され、半導体チップ４は例えば５．９９×８．７ｍｍの長方形で形成されている。また、本実施形態において、半導体チップ３及び半導体チップ４は例えば０．４ｍｍ程度の厚さで形成されている。
【００４２】
半導体チップ３は、これに限定されないが、主に、半導体基板と、この半導体基板の一主面に形成された複数の半導体素子と、前記半導体基板の一主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）とを有する構成になっている。半導体基板は例えば単結晶シリコンで形成され、絶縁層は例えば酸化シリコン膜で形成され、配線層は例えばアルミニウム（Ａｌ）又はアルミニウム合金等の金属膜で形成されている。表面保護膜は例えば酸化シリコン又は窒化シリコン等の絶縁膜及び有機絶縁膜で形成されている。
【００４３】
半導体チップ３の互いに対向する一主面３Ｘ及び他の主面（裏面）のうちの一主面３Ｘには、複数の電極パッド５が形成されている。複数の電極パッド５は、半導体チップ３の多層配線層のうちの最上層の配線層に形成され、半導体チップ３の表面保護膜に形成されたボンディング開口によって露出されている。複数の電極パッド５は、半導体チップ３の各辺に沿って配列されている。複数の電極パッド５の夫々の平面形状は例えば７０［μｍ］×７０［μｍ］の四角形状で形成されている。また、複数の電極パッド５の夫々は例えば８５［μｍ］程度の配列ピッチで配置されている。
【００４４】
半導体チップ３の一主面３Ｘには、突起状電極として例えば金（Ａｕ）からなるスタッドバンプ７が配置されている。複数のスタッドバンプ７は半導体チップ３の一主面３Ｘに配置された複数の電極パッド５上に夫々配置され、電気的にかつ機械的に接続されている。スタッドバンプ７は、例えば、Ａｕワイヤを使用し、熱圧着に超音波振動を併用したボールボンディング法によって形成されている。ボールボンディング法は、Ａｕワイヤの先端部にボールを形成し、その後、超音波振動を与えながらチップの電極パッドにボールを熱圧着し、その後、ボールの部分からＡｕワイヤを切断してバンプを形成する方法である。従って、電極パッド上に形成されたスタッドバンプは、電極パッドに対して強固に接続されている。
【００４５】
半導体チップ４は、図８に示すように、主に、半導体チップ層３８と、この半導体チップ層３８の一主面上に形成された再配線層（パッド再配置層）３９と、この再配線層３９上に配置された複数の半田バンプ８とを有する構成になっている。
【００４６】
半導体チップ層３８は、主に、半導体基板３０と、この半導体基板３０の一主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層３１と、この多層配線層３１を覆うようにして形成された表面保護膜３３とを有する構成になっている。半導体基板３０は例えば単結晶シリコンで形成され、多層配線層３１の絶縁層は例えば酸化シリコン膜で形成され、多層配線層３１の配線層は例えばアルミニウム（Ａｌ）膜又はアルミニウム合金膜で形成され、表面保護膜３３は例えば窒化シリコン膜で形成されている。
【００４７】
半導体チップ層３８の一主面の中央部には、半導体チップ４の一主面４Ｘの長辺方向に沿って配列された複数の電極パッド３２が形成されており、半導体基板３０の一主面上に形成された入出力回路用半導体素子に沿って一列に配列されている。複数の電極パッド３２の夫々は、多層配線層３１の最上層の配線層に形成されている。多層配線層３１の最上層の配線層はその上層に形成された表面保護膜３３で覆われ、この表面保護膜３３には電極パッド３２の表面を露出する開口が形成されている。複数の電極パッド３２の夫々の平面形状は例えば３０［μｍ］×３０［μｍ］の四角形状で形成されている。また、複数の電極パッド３２の夫々は例えば４０［μｍ］程度の配列ピッチで配置されている。
【００４８】
再配線層３９は、主に、表面保護膜３３上に形成された絶縁層３４と、この絶縁層３４上を延在する複数の配線３５と、この複数の配線３５を覆うようにして絶縁層３４上に形成された絶縁層３６と、絶縁層３６の上層に形成された複数の検査用電極パッド３７及び複数の電極パッド６とを有する構成になっている。
【００４９】
複数の配線３５の夫々の一端側は、絶縁層３４に形成された開口及び表面保護膜３３に形成された開口を通して、複数の電極パッド３２に夫々電気的にかつ機械的に接続されている。複数の配線３５のうち、ほぼ半分の配線３５の夫々の他端側は半導体チップ４の一主面４Ｘの互いに対向する二つの長辺のうちの一方の長辺側に引き出され、残りの配線３５の夫々の他端側は他方の長辺側に引き出されている。
【００５０】
複数の検査用電極パッド３７の夫々は、絶縁層３６に形成された開口を通して、複数の配線３５の夫々の一端側に電気的にかつ機械的に接続されている。複数の電極パッド６の夫々は、絶縁層３６に形成された開口３６ａを通して、複数の配線３５の夫々の一端側に電気的にかつ機械的に接続されている。
【００５１】
複数の電極パッド６の夫々には、再配線層３９上に配置された複数の半田バンプ８が電気的にかつ機械的に接続されている。複数の半田バンプ８の夫々は、例えば約２３０℃程度の融点を有するＳｎ−１［ｗｔ％］Ａｇ（銀）−０．５［ｗｔ％］Ｃｕ（銅）組成の金属材（Ｐｂフリー材）で形成されている。
【００５２】
再配線層３９は、半導体チップ層３８の電極パッド３２に対して配列ピッチが広い電極パッド６を再配置するための層であり、再配線層３９の電極パッド６は、半導体チップ４が実装される配線基板の接続部の配列ピッチと同一の配列ピッチで配置される。
【００５３】
複数の電極パッド６の夫々は、これに限定されないが、半導体チップ４の一主面４Ｘの互いに対向する二つの長辺側に夫々の長辺に沿って二列状態で配置されている。各列の電極パッド６は例えば０．５ｍｍ程度の配列ピッチで配置されている。複数の電極パッド６の夫々の平面形状は、例えば直径が０．２５ｍｍ程度の円形で形成されている。
【００５４】
再配線層３９において、絶縁層３４、絶縁層３６の夫々は、半導体チップ４を配線基板に実装した後、配線基板との熱膨張差によって発生した応力が半田バンプ８に集中するのを緩和するため、窒化シリコン膜や酸化シリコン膜に比べて弾性率が低い材料で形成され、更に表面保護膜３３よりも厚い厚さで形成されている。本実施形態において、絶縁層３４及び３６は例えばポリイミド系の樹脂で形成されている。
【００５５】
再配線層３９を形成する配線３５として、多層配線層３１よりも低抵抗、低容量、低インピーダンスの配線を形成することで、電極パッドの配置をより自由に設定することができる。このため、配線３５は、例えば導電率が高い銅（Ｃｕ）膜で形成されており、また、多層配線層３１の一部である電極パッド３２と比較してより厚い導電体膜で形成することが望ましく、更に配線３５を覆う絶縁膜３６は多層配線層３１間に形成される無機層間絶縁膜と比較して誘電率の低い有機絶縁膜を使用することが望ましい。電極パッド６は、これに限定されないが、半田バンプ８を形成する時の濡れ性を確保するため、例えばクロム（Ｃｒ）膜、ニッケル（Ｎｉ）−銅（Ｃｕ）組成の合金膜、金（Ａｕ）膜の夫々を順次積層した積層膜で形成されている。
【００５６】
図３乃至図５に示すように、配線基板２の一主面２Ｘには、詳細に図示していないが、複数の配線２２及び複数の配線２３等が形成されている。複数の配線２２及び２３は、柔軟層２１の最上層の配線層に形成されている。複数の配線２２の夫々は夫々の一部分からなる接続部２２ａを有し、この夫々の接続部２２ａは保護膜２４に形成された開口によって露出されている。複数の配線２２の夫々の接続部２２ａは、半導体チップ３の複数の電極パッド５と対応して配置されている。
【００５７】
複数の配線２３の夫々は夫々の一部分からなる接続部２３ａを有し、この夫々の接続部２３ａは保護膜２６に形成された開口によって露出されている。複数の配線２３の夫々の接続部２３ａは、半導体チップ４の複数の電極パッド６と対応して配置されている。
【００５８】
配線基板２の一主面２Ｘと対向する他の主面（裏面）には、複数の電極パッド２５が形成されている。この電極パッド２５は、柔軟層２１Ｂの最上層の配線層に形成されている。
【００５９】
複数の電極パッド２５の夫々には、配線基板２の裏面側に外部接続用端子として配置された複数の半田バンプ１１が電気的にかつ機械的に接続されている。複数の半田バンプ１１の夫々は、例えば１８３℃程度の融点を有する３７［ｗｔ％］Ｐｂ（鉛）−６３［ｗｔ％］Ｓｎ（錫）組成の金属材（Ｐｂ−Ｓｎ共晶材）で形成されている。
【００６０】
半導体チップ３は、その一主面３Ｘが配線基板２の一主面２Ｘと向かい合う状態で実装されている。半導体チップ３と配線基板２との間には接着用樹脂として例えば異方導電性樹脂９が介在され、この異方導電性樹脂９によって半導体チップ３は配線基板２に接着固定されている。異方導電性樹脂９としては、例えばエポキシ系の熱硬化型絶縁性樹脂の中に多数の導電性粒子が混入されたものを用いている。
【００６１】
複数のスタッドバンプ７は、半導体チップ３の各電極パッド５と配線基板２の各接続部２２ａとの間に配置され、各電極パッド５と各接続部２２ａとを夫々電気的に接続している。スタッドバンプ７は、配線基板２と半導体チップ３との間に介在された異方導電性樹脂９の熱収縮力（加熱状態から常温状態に戻った時に生じる収縮力）や熱硬化収縮力（熱硬化型樹脂の硬化時に生じる収縮力）等によって、配線基板２の接続部２２ａに圧接されている。なお、スタッドバンプ７と配線基板２の接続部２２ａとの間には、異方導電性樹脂９に多数混入された導電性粒子のうちの一部が介在される。
【００６２】
配線基板２の接続部２２ａには、配線基板２の深さ方向に窪む凹部が形成されている。この凹部の内部において、スタッドバンプ７と接続部２２ａとが接続されている。このように、凹部の内部において、スタッドバンプ７と接続部２２ａとを接続することにより、凹部の窪み量に相当する分、配線基板２の一主面２Ｘと半導体チップ３の一主面３Ｘとの間における異方導電性樹脂９の体積を小さくすることができる。
【００６３】
スタッドバンプ７は、保護膜２４に形成された開口を通して、この開口の底に配置された接続部２２ａと接続されている。即ち、スタッドバンプ７は、配線基板２の一主面２Ｘから深さ方向に向かってその一主面２Ｘよりも深い位置に配置された接続部２２ａと接続されている。このように、配線基板２の一主面よりも深い位置に接続部２２ａを配置することにより、配線基板２の一主面２Ｘから接続部２２ａまでの深さに相当する分、配線基板２の一主面２Ｘと半導体チップ３の一主面３Ｘとの間における異方導電性樹脂９の体積を小さくすることができる。
【００６４】
接続部２２ａの凹部は、接続部２２及び柔軟層２１の弾性変形によって形成されている。接続部２２ａ及び柔軟層２１の弾性変形による凹部は、配線基板２の一主面に半導体チップ３を実装する時の圧着力によって形成することができる。接続部２２ａ及び柔軟層２１の弾性変形によって凹部を形成した場合、スタッドバンプ７に接続部２２ａ及び柔軟層２１の弾性力が作用するため、スタッドバンプ７と接続部２２ａとの圧接力が増加する。
【００６５】
また、異方導電性樹脂９の厚さ方向の膨張によって配線基板２の一主面２Ｘと半導体チップ３の一主面３Ｘとの間の間隔が広がり、これに伴ってスタッドバンプ７が上方に移動しても、スタッドバンプ７の移動に追随して柔軟層２１の弾性復元によって接続部２２ａの凹部の窪み量が変化するため、配線基板２の接続部２２ａとスタッドバンプ７との接続を確保することができる。
【００６６】
半導体チップ４は、その一主面４Ｘが配線基板２の一主面２Ｘと向かい合う状態で実装されている。複数の半田バンプ８の夫々は、半導体チップ４の各電極パッド６と配線基板２の各接続部２３ａとの間に配置され、各電極パッド６と各接続部２３ａとを夫々電気的にかつ機械的に接続している。
【００６７】
半導体チップ４と配線基板２との間の間隙領域には、例えばエポキシ系の熱硬化型絶縁性樹脂からなるアンダーフィル樹脂１０が充填（注入）されている。このように、半導体チップ４と配線基板２との間の間隙領域にアンダーフィル樹脂１０を充填することにより、半田バンプ８の機械的強度をアンダーフィル樹脂１０の機械的強度で補うことができるため、半導体チップ４と配線基板２との熱膨張係数の差に起因する半田バンプ８の破損を抑制することができる。
【００６８】
複数のスタッドバンプ７は、図６に示すように、半導体チップ３の一主面３Ｘの各辺に沿って配列されている。スタッドバンプ７の配列ピッチ７Ｐは例えば８５［μｍ］程度に設定されている。複数の半田バンプ８は、図７に示すように、半導体チップ４の一主面４Ｘの互いに対向する二つの長辺側に夫々の長辺に沿って二列状態で配置されている。各列の半田バンプ８の配列ピッチ８Ｐは例えば０．５ｍｍ程度に設定されている。
【００６９】
次に、ＭＣＭ−１Ａの製造に用いられる複数個取りの配線基板について、図９（平面図）を用いて説明する。
【００７０】
図９に示すように、複数個取りの配線基板４０は、長手方向に所定の間隔を置いて配置された複数の基板形成領域（製品形成領域）４１を有する構成となっている。本実施形態において、配線基板４０は例えば３つの基板形成領域４１を有している。各基板成形領域４１の中には一つのチップ実装領域４２及び二つのチップ実装領域４３が設けられている。チップ実装領域４２には半導体チップ（スタッドバンプ接続用半導体チップ）３が実装され、チップ実装領域４３には半導体チップ（半田バンプ接続用半導体チップ）４が実装される。
【００７１】
各基板形成領域４１は、分離領域で周囲を囲まれ、互いに離間されている。前述の配線基板２は、複数個取りの配線基板４０の分離領域を例えばビットと呼ばれる切削工具で切削して基板形成領域４１を切り取ることによって形成される。基板形成領域４１は、配線基板２と同様の構成になっている。
【００７２】
次に、ＭＣＭ−１Ａの製造について、図１０乃至図１４を用いて説明する。図１０乃至図１４は、ＭＣＭ−１Ａの製造を説明するための要部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）である。
【００７３】
まず、図９に示す複数個取りの配線基板４０を準備すると共に、図６に示す半導体チップ（スタッドバンプ接続用半導体チップ）３及び図７に示す半導体チップ（半田バンプ接続用半導体チップ）４を準備する。
【００７４】
次に、図１０に示すように、半導体チップ３を実装する前に、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４３に一括して半導体チップ４を実装する。半導体チップ４の実装は、チップ実装領域４３に配置された接続部２３ａに例えばスクリーン印刷法でフラックスを供給し、その後、接続部２３ａ上に半田バンプ８が位置するように複数ある基板形成領域４１の夫々のチップ実装領域４３上に半導体チップ４を配置し、その後、配線基板４０を例えば赤外線リフロー炉に搬送して半田バンプ８を溶融し、その後、溶融した半田バンプ８を凝固させることによって行われる。本実施形態の半田バンプ８は、約２３０℃程度の融点を有すＳｎ−１％Ａｇ−０．５％Ｃｕ組成の金属材で形成されているため、半田バンプ８の溶融は、パッケージ表面温度（基板表面温度）が約２６０℃程度のリフロー温度条件下で行われる。フラックスは、松脂、活性剤及び有機溶剤等を含む。
【００７５】
次に、図１１に示すように、配線基板４０の一主面の基板形成領域４１のチップ実装領域４２に、接着用樹脂として、フィルム状（シート状）に加工された異方導電性樹脂９を貼り付ける。異方導電性樹脂９としては、例えば、エポキシ系の熱硬化型絶縁性樹脂に多数の導電性粒子が混入されたものを用いる。また、異方導電性樹脂９としては、熱硬化温度が１６０℃程度のものを用いる。
【００７６】
次に、図１２に示すように、配線基板４０の一主面の基板形成領域４１のチップ実装領域４２上に、異方導電性樹脂９を介在して、半導体チップ３をコレット４９で配置する。半導体チップ３は、接続部２２ａ上にスタッドバンプ７が位置するように配置する。また、半導体チップ３の配置は、図１２において図示していないが、図１３に示すヒートステージ５１上に配線基板４０を配置した状態で行われる。
【００７７】
次に、図１３に示すように、配線基板４０をヒートステージ５１で加熱し、かつ半導体チップ３を圧着用ツール５０で加熱しながら、半導体チップ３を圧着用ツール５０で圧着して、配線基板４０の接続部２２ａにスタッドバンプ７を接続し、その後、異方導電性樹脂９が硬化するまで圧着状態を保持する。この時、スタッドバンプ７は、接続部２２ａに圧接される。異方導電性樹脂９の硬化は、１８０℃、２０秒という条件下で行われる。この時の加熱は、配線基板４０の温度を予め６５℃程度にした上で、２３５℃程度に熱せられた圧着用ツール５０で行われる。
【００７８】
異方導電性樹脂９の貼り付け、コレット４９による半導体チップ３の配置、圧着用ツール５０による半導体チップ３の圧着を１サイクルとし、この１サイクルを各基板形成領域４１毎に繰り返し施す。
【００７９】
この工程において、配線基板４０の一主面から接続部２２ａまでの深さをスタッドバンプ７の高さよりも浅くしておくことにより、スタッドバンプ７が接続された接続部２２ａの部分に半導体チップ３の圧着によって凹部が形成される。また、この凹部の内部において、配線基板４０の接続部２２ａとスタッドバンプ７とが接続される。また、凹部は、接続部２２ａと柔軟層２１の弾性変形によって形成されるため、スタッドバンプ７には接続部２２ａ及び柔軟層２１の弾性力が作用する。
【００８０】
ここで、半導体チップ（スタッドバンプ接続用半導体チップ）３を半導体チップ（半田バンプ接続用半導体チップ）４よりも先に実装した場合、半導体チップ４の実装時において、異方導電性樹脂９の硬化温度よりも高い熱が異方導電性樹脂９に加わるため、異方導電性樹脂９の結合が破壊され、異方導電性樹脂９に亀裂が発生し易くなるが、本実施形態のように、半導体チップ４を半導体チップ３よりも先に実装することにより、半導体チップ４の実装時における熱が異方導電性樹脂９に加わるのを回避することができるため、樹脂内の結合破壊に起因して異方導電性樹脂９に発生する亀裂を抑制することが出来る。
【００８１】
次に、図１４に示すように、配線基板４０の一主面のチップ実装領域４３と半導体チップ４との間の間隙領域に例えばエポキシ系の熱硬化型絶縁性樹脂からなる液状のアンダーフィル樹脂１０を充填し、その後、加熱してアンダーフィル樹脂１０を硬化させる。アンダーフィル樹脂１０の硬化は、雰囲気温度が１６０℃、２ｈｒという条件で行われる。アンダーフィル樹脂１０としては、例えば熱硬化温度が１２０℃程度のものを用いる。
【００８２】
ここで、アンダーフィル樹脂１０の硬化時の熱が異方導電性樹脂９に加わるが、この時の温度は異方導電性樹脂９の硬化温度とほぼ同一なので、異方導電性樹脂９が結合破壊することはない。
【００８３】
また、半導体チップ４を実装した後であって、半導体チップ３を実装する前にアンダーフィル樹脂１０の充填を行った場合、アンダーフィル樹脂１０の濡れ広がりによってチップ実装領域４２の接続部２２ａが被覆されてしまう恐れがあるため、チップ実装領域４２と４３との間を広くする必要があるが、本実施形態のように、半導体チップ３を実装した後にアンダーフィル樹脂１０の充填を行うことにより、アンダーフィル樹脂１０の濡れ広がりによってチップ実装領域４２の接続部２２ａが被覆されてしまう恐れがないため、チップ実装領域４２と４３との間を狭くすることができる。
【００８４】
次に、配線基板４０の裏面に配置された電極パッド２５上にボール状の半田バンプ１１を例えばボール供給法で供給し、その後、半田バンプ１１を溶融して、電極パッド２５と半田バンプ１１とを電気的にかつ機械的に接続する。本実施形態の半田バンプ１１は、約１８３℃程度の融点を有すＰｂ−Ｓｎ組成の金属材で形成されているため、半田バンプ１１の溶融は、パッケージ表面温度が約２３０℃程度のリフロー温度条件下で行われる。
【００８５】
ここで、半田バンプ１１の溶融時の熱が異方導電性樹脂９に加わるが、この時の熱処理は半導体チップ４を実装する際に加える熱処理に比較して温度も低く時間も短いため、異方導電性樹脂９が接合破壊する影響は比較的小さい。
【００８６】
次に、複数個取りの配線基板４０の分離領域を切削工具で切削して基板形成領域４１を切り抜くことにより、配線基板２が形成されると共に、ＭＣＭ−１Ａがほぼ完成する。本実施形態では、半田バンプ１１を形成した後に、基板形成領域４１の切り抜きを行った例について説明したが、基板形成領域４１の切り抜きを行った後に、半田バンプ１１の形成を行ってもよい。
【００８７】
このように、本実施形態によれば、以下の効果が得られる。
（１）同一の配線基板２に半導体チップ（スタッドバンプ接続用半導体チップ）３及び半導体チップ（半田バンプ接続用半導体チップ）４を混載するＭＣＭ−１Ａの製造において、半導体チップ４を実装した後に半導体チップ３を実装する。これにより、半導体チップ４の実装時における熱が異方導電性樹脂９に加わるのを回避することができるため、樹脂内の結合破壊に起因して異方導電性樹脂９に発生する亀裂を抑制することが出来る。この結果、異方導電性樹脂９の収縮力低下を抑制し、スタッドバンプ７と配線基板２の接続部２２ａとの接続不良を抑制できるため、ＭＣＭ−１Ａの信頼性の向上を図ることが出来る。
【００８８】
また、異方導電性樹脂９による接続信頼性を確保しつつ、半導体チップ３及び半導体チップ４を同一の配線基板２に混載することが出来る。
（２）ＭＣＭ−１Ａの製造において、半導体チップ３を実装した後に、配線基板４０と半導体チップ４との間の間隙領域にアンダーフィル樹脂１０を充填する。これにより、アンダーフィル樹脂１０の濡れ広がりによってチップ実装領域４２の接続部２２ａが被覆されてしまう恐れがないため、チップ実装領域４２と４３との間を狭くすることができる。この結果、ＭＣＭ−１Ａの小型化を図ることが出来る。
【００８９】
なお、本実施形態では、アンダーフィル樹脂１０として熱硬化型絶縁性樹脂を用いた例について説明したが、アンダーフィル樹脂１０としては紫外線硬化型絶縁性樹脂を用いてもよい。この場合、異方導電性樹脂９に熱を加えずにアンダーフィル樹脂１０を硬化させることが出来るため、ＭＣＭ−１Ａの信頼性の向上を更に図ることが出来る。
【００９０】
また、本実施形態では、接着用樹脂としてフィルム状の異方導電性樹脂９を用いた例について説明したが、接着用樹脂としては、例えば導電性粒子が混入されていない絶縁性樹脂フィルム（ＮＣＦ）や、ペースト状の異方導電性樹脂（ＡＣＰ）等を用いてもよい。
【００９１】
また、本実施形態では、半田バンプ８としてＳｎ−１％Ａｇ−０．５％Ｃｕ組成の金属材（Ｐｂフリー材）からなるものを用いた例について説明したが、半田バンプ８としては、半田バンプ１１と同じ組成の金属材から成るものを用いてもよい。
【００９２】
（実施形態２）
図１５は本発明の実施形態２であるＭＣＭの要部断面図である。
【００９３】
図１５に示すように、本実施形態のＭＣＭ−１Ｂは、基本的に前述の実施形態１のＭＣＭと同様の構成になっており、以下の構成が異なっている。
【００９４】
即ち、半導体チップ（半田バンプ接続用半導体チップ）４に替えて、半導体チップをパッケージングしたＣＳＰ型半導体装置６０が配線基板２に実装されている。
【００９５】
ＣＳＰ型半導体装置６０は、配線基板６１と、配線基板６１の一主面側に配置された半導体チップ６４と、半導体チップの一主面に配置された電極パッド６５と配線基板６１の一主面に配置された電極パッド６２とを電気的に接続するボンディングワイヤ６６と、半導体チップ６４及びボンディングワイヤ６６を封止する樹脂封止体６７と、配線基板６１の一主面と対向する他の主面（裏面）側に突起状電極として配置された複数の半田バンプ６８とを有する構成になっている。ＣＳＰ型半導体装置６０は、半導体チップ４と同様に、半田バンプ６８を溶融することによって配線基板２に実装される。
【００９６】
このように構成されたＭＣＭ−１Ｂにおいても、半導体チップ（スタッドバンプ接続用半導体チップ）３を実装する前に、ＣＳＰ型半導体装置６０を先に実装することにより、前述の実施形態と同様の効果が得られる。
【００９７】
（実施形態３）
図１６は、本発明の実施形態３であるＭＣＭの平面図であり、
図１７は、図１６に示すＭＣＭの要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う断面図，（ｂ）は図１６のＤ−Ｄ線に沿う断面図）である。
【００９８】
図１６及び図１７に示すように、本実施形態のＭＣＭ−１Ｃは、基本的に前述の実施形態１のＭＣＭと同様の構成になっており、以下の構成が異なっている。
【００９９】
即ち、スタッドバンプ７は、接合材５２を介在して配線基板２の接続部２２ａに電気的にかつ機械的に接続されている。そして、半導体チップ（スタッドバンプ接続用半導体チップ）３と配線基板２との間の間隙領域には、配線基板２と半導体チップ３との熱膨張係数の差に起因する熱応力の集中によって生じる半導体チップ３の破損を抑制するため、半導体チップ（半田バンプ接続用半導体チップ）４と同様にアンダーフィル樹脂１０が充填されている。以下、ＭＣＭ−１Ｃの製造について、図１８乃至図２３を用いて説明する。図１８乃至図２３は、ＭＣＭ−１Ｃの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）である。
【０１００】
まず、図９に示す複数個取りの配線基板４０を準備すると共に、図６に示す半導体チップ（スタッドバンプ接続用半導体チップ）３及び図７に示す半導体チップ（半田バンプ接続用）４を準備する。
【０１０１】
次に、図１８に示すように、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４２に配置された接続部２２ａ上に、例えばディスペンス法でペースト状の接合材５２を供給する。接合材５２としては、半導体チップ３のスタッドバンプ７よりも融点が低く、半導体チップ４の半田バンプ８より融点が高い半田ペースト材を用いる。半田ペースト材としては、少なくとも微小な半田粒子とフラックスとを混練した半田ペースト材を用いる。本実施形態では、例えば３００℃程度の融点を有する９８［ｗｔ％］Ｐｂ（鉛）−２［ｗｔ％］Ｓｎ（錫）組成の半田粒子を混練した半田ペースト材を用いた。本実施形態のスタッドバンプ７及び半田バンプ８は、前述の実施形態１と同様の材料で形成されている。ディスペンス法とは、半田ペースト材を細いノズルから突出させて塗布する方法である。
【０１０２】
次に、図１９に示すように、配線基板４０をヒートステージ５１上に配置し、その後、接続部２２ａ上にスタッドバンプ７が位置するようにチップ実装領域４２上に半導体チップ３をコレット５３で搬送し、その後、配線基板４０をヒートステージ５１で加熱し、かつ半導体チップ３をコレット５３で加熱して、図２０に示すように接合材５２を溶融し、その後、溶融した接合材５２を凝固させる。これにより、配線基板４０の一主面のチップ実装領域４２に半導体チップ３が実装される。この半導体チップ３の実装は、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４２毎に行う。
【０１０３】
次に、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４３に配置された接続部２３ａに、例えばスクリーン印刷法でフラックスを供給し、その後、図２１に示すように、接続部２３ａ上に半田バンプ８が位置するように、複数ある基板形成領域４１の夫々のチップ実装領域４３上に半導体チップ４を配置する。
【０１０４】
次に、配線基板４０を例えば赤外線リフロー炉に搬送して半田バンプ８を溶融し、その後、溶融した半田バンプ８を凝固させる。これにより、図２２に示すように、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４３に半導体チップ４が実装される。
【０１０５】
ここで、スタッドバンプ７及び接合材５２は半田バンプ８よりも融点が高い材料で形成されているため、半田バンプ８の溶融時においてスタッドバンプ７及び接合材５２は溶融されない。
【０１０６】
また、半導体チップ３及び半導体チップ４を一括して実装する場合、スタッドバンプ７は半田バンプ８よりも小さいため、配線基板４０をリフロー炉に搬送する時やリフローする時に、接続部２２ａからスタッドバンプ７が外れるといった位置ずれが生じ易かったが、本実施形態のように、配線基板４０をリフロー炉に搬送して半導体チップ４を実装する前に、半田バンプ８の融点よりも高い材料からなる接合材５２を用いて半導体チップ３を実装しておくことにより、配線基板４０をリフロー炉に搬送する時やリフローする時に、接続部２２ａからスタッドバンプ７が外れるといった位置ずれは生じないため、配線基板４０の接続部２２ａとスタッドバンプ７との接続不良を抑制することができる。
【０１０７】
次に、図２３に示すように、配線基板４０の一主面のチップ実装領域４２と半導体チップ３との間の間隙領域、並びに配線基板４０の一主面のチップ実装領域４３と半導体チップ４との間の間隙領域にアンダーフィル樹脂１０を充填する。
【０１０８】
ここで、半導体チップ３を実装した後であって、半導体チップ４を実装する前に、配線基板４０と半導体チップ３との間の間隙領域にアンダーフィル樹脂１０を充填する場合、アンダーフィル樹脂１０の濡れ広がりによってチップ実装領域４３の接続部２３ａが被覆されてしまう恐れがあるため、チップ実装領域４２と４３との間を広くする必要があるが、本実施形態のように、半導体チップ４を実装した後にアンダーフィル樹脂１０の充填を行うことにより、アンダーフィル樹脂１０の濡れ広がりによってチップ実装領域４３の接続部２３ａが被覆されてしまう恐れがないため、チップ実装領域４２と４３との間を狭くすることができる。
【０１０９】
また、半導体チップ４を実装する前に、配線基板４０と半導体チップ３との間の間隙領域にアンダーフィル樹脂１０を充填し、半導体チップ４を実装した後に、配線基板４０と半導体チップ４との間の間隙領域にアンダーフィル樹脂１０を充填する場合、半導体チップ４を実装する工程における熱が先に充填したアンダーフィル樹脂１０に加わるが、本実施形態のように、配線基板４０の一主面のチップ実装領域４２と半導体チップ３との間の間隙領域、並びに配線基板４０の一主面のチップ実装領域４３と半導体チップ４との間の間隙領域にアンダーフィル樹脂１０を半導体チップ３及び半導体チップ４を実装する工程の後に充填することにより、半導体チップ３若しくは半導体チップ４を実装する工程における熱が先に充填したアンダーフィル樹脂１０に加わるのを回避することができため、樹脂内の結合破壊に起因してアンダーフィル樹脂１０に発生する亀裂を抑制することが出来る。また、同一工程において充填することで、製造工程数の簡略化を図るこができる。
【０１１０】
この後、前述の実施形態１と同様の工程を施すことにより、図１６及び図１７に示すＭＣＭ−１Ｃがほぼ完成する。
【０１１１】
このように、本実施形態によれば、以下の効果が得られる。
（１）ＭＣＭ−１Ｃの製造において、配線基板４０をリフロー炉に搬送して半導体チップ（半田バンプ用半導体チップ）４を実装する前に、半田バンプ８の融点よりも高い材料からなる接合材５２を用いて半導体チップ（スタッドバンプ接続用半導体チップ）３を実装しておく。これにより、配線基板４０をリフロー炉に搬送する時やリフローする時に、接続部２２ａからスタッドバンプ７が外れるといった位置ずれは生じないため、配線基板４０の接続部２２ａとスタッドバンプ７との接続不良を抑制することができる。この結果、ＭＣＭ−１Ｃの歩留まりの向上を図ることができる。
（２）ＭＣＭ−１Ｃの製造において、半導体チップ３及び４を実装した後にアンダーフィル樹脂１０の充填を行うことにより、アンダーフィル樹脂１０の濡れ広がりによってチップ実装領域４２及び４３の接続部２３ａが被覆されてしまう恐れがないため、チップ実装領域４２と４３との間を狭くすることができる。この結果、ＭＣＭ−１Ｃの小型化を図ることができる。
（３）ＭＣＭ−１Ｃの製造において、半導体チップ３及び４を実装する工程の後に、配線基板４０の一主面のチップ実装領域４２と半導体チップ３との間の間隙領域、並びに配線基板４０の一主面のチップ実装領域４３と半導体チップ４との間の間隙領域にアンダーフィル樹脂１０を充填することにより、半導体チップ３及び４を実装する工程における熱がアンダーフィル樹脂１０に加わるのを回避することができるため、樹脂内の結合破壊に起因してアンダーフィル樹脂１０に発生する亀裂を抑制することができる。この結果、アンダーフィル樹脂１０の機械的強度の低下を抑制することがでるため、半導体チップ３と配線基板２との熱膨張係数の差に起因するスタッドバンプ７の破損を抑制することができる。また、同一工程において充填すれば、製造工程数の簡略化を図るこができる。
【０１１２】
なお、本実施形態では半田バンプを有する電子部品として半導体チップ４を用いた例について説明したが、半田バンプを有する電子部品としては図１５に示すＣＳＰ型半導体装置６０を用いてもよい。
【０１１３】
また、本実施形態では、接続部２２ａにペースト状の接合材５２をディスペンス法で供給する例に付いて説明したが、接続部２２ａに予め固体状の接合材が形成された配線基板を用いて製造してもよい。
【０１１４】
（実施形態４）
図２４及び図２５は本発明の実施形態４であるＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置における断面図）である。以下、本実施形態のＭＣＭの製造について、図２４及び図２５を用いて説明する。
【０１１５】
まず、図９に示す複数個取りの配線基板４０を準備すると共に、図６に示す半導体チップ（スタッドバンプ接続用半導体チップ）３及び図７に示す半導体チップ（半田バンプ接続用半導体チップ）４を準備する。
【０１１６】
次に、図２４に示すように、半導体チップ４を実装する前に、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４２に半導体チップ３を実装する。半導体チップ３の実装は、前述の実施形態３と同じ方法で行う。但し、本実施形態では、接合材５２として、例えば１８３℃程度の融点を有する６３［ｗｔ％］Ｐｂ（鉛）−３７［ｗｔ％］Ｓｎ（錫）組成の半田粒子を混練した半田ペースト材を用いた。
【０１１７】
次に、図２５に示すように、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４３に半導体チップ４を実装する。半導体チップ４の実装は、接続部２３ａに例えばディスペンス法でフラックスを供給し、その後、接続部２３ａ上に半田バンプ８が位置するようにチップ実装領域４３上に半導体チップ４をコレット５４で搬送し、その後、配線基板４０をヒートステージ５１で加熱し、かつ半導体チップ４をコレット５４で加熱して、半田バンプ８を溶融し、その後、溶融した半田バンプ８を凝固させることによって行われる。半導体チップ４の実装は、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４３毎に行う。
【０１１８】
この後、前述の実施形態３と同様の工程を施すことにより、ＭＣＭがほぼ完成する。
【０１１９】
本実施形態では、半導体チップ（スタッドバンプ実装用半導体チップ）３の実装時において、半導体チップをコレット５３で押さえた状態でおこなっているため、電極パッドの配列ピッチが狭い半導体チップ３であっても、位置ずれを起こすことなく実装することが出来る。また、半導体チップ４の実装時において、半導体チップ４の温度が半導体チップ３の温度よりも高くなるように、更には、半導体チップ３の温度が接合材５２の融点よりも高くならないように、半導体チップ４をコレット５４で選択的に加熱しているため、接合材５２を溶融することなく半導体チップ４を実装することができる。この結果、ＭＣＭの歩留まりの向上を図ることが出来る。また、このようにすることで、接合材５２として、半田バンプ８と同じ融点、若しくは半田バンプ８よりも低い融点のものを採用することも可能となる。
【０１２０】
なお、本実施形態では、半導体チップ（スタッドバンプ接続用半導体チップ）３を半導体チップ（半田バンプ接続用半導体チップ）４よりも先に実装した例について説明したが、半導体チップ４を半導体チップ３よりも先に実装しても同様の効果が得られる。
【０１２１】
（実施形態５）
図２６及び図２７は本発明の実施形態５であるＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置における断面図）である。以下、本実施形態のＭＣＭの製造について、図２６及び図２７を用いて説明する。
【０１２２】
まず、図９に示す複数個取りの配線基板４０を準備すると共に、図６に示す半導体チップ（スタッドバンプ接続用半導体チップ）３及び図７に示す半導体チップ（半田バンプ接続用半導体チップ）４を準備する。
【０１２３】
次に、図２６に示すように、半導体チップ３を実装する前に、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４３に半導体チップ４を実装する。半導体チップ４の実装は、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４３に配置された接続部２３ａに、例えばスクリーン印刷法でフラックスを供給し、その後、接続部２３ａ上に半田バンプ８が位置するように、複数ある基板形成領域４１の夫々のチップ実装領域４３上に半導体チップ４を配置し、その後、配線基板４０を例えば赤外線リフロー炉に搬送して半田バンプ８を溶融し、その後、溶融した半田バンプ８を凝固させることによって行われる。
【０１２４】
次に、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４２に半導体チップ３を実装する。半導体チップ３の実装は、まず、配線基板４０の一主面の複数ある基板形成領域４１の夫々のチップ実装領域４２に配置された接続部２２ａに、例えばディスペンス法でペースト状の接合材５２を供給し、その後、図２７に示すように、配線基板４０をヒートステージ５１上に配置し、その後、接続部２２ａ上にスタッドバンプ７が位置するようにチップ実装領域４２上に半導体チップ３をコレット５３で搬送し、その後、配線基板４０をヒートステージ５１で加熱し、かつ半導体チップ３をコレット５３で加熱して、図２７に示すように接合材５２を溶融し、その後、溶融した接合材５２を凝固させることによって行われる。半導体チップ３の実装は、複数ある基板形成領域４１の夫々のチップ実装領域４２毎に行う。
【０１２５】
この後、前述の実施形態３と同様の工程を施すことにより、ＭＣＭがほぼ完成する。
【０１２６】
本実施形態では、半導体チップ（半田バンプ接続用半導体チップ）４を実装した後、半導体チップ（スタッドバンプ接続用半導体チップ）３をコレット５３で押さえながら実装しているため、電極パッドの配列ピッチが狭い半導体チップ３であっても、位置ずれを起こすことなく実装することが出来る。また、半導体チップ３の実装時において、半導体チップ３の温度が半導体チップ４の温度よりも高くなるように、半導体チップ３をコレット５３で選択的に加熱しているため、半田バンプ８を溶融することなく半導体チップ３を実装することが出来る。この結果、ＭＣＭの歩留まりの向上を図ることが出来る。
【０１２７】
また、接続部２２ａに比較してピッチの大きな接続部２３ａには、フラックス若しくは半田ペーストの供給をスクリーン印刷法によって行うことが可能である。そして、複数の接続部２３ａへのフラックスの供給をスクリーン印刷法によって一括に行うことにより、ディスペンス法で接続部２３ａ毎にフラックスを供給する場合と比較して、工程を短縮することが可能となる。更に、スクリーン印刷によるフラックスの供給工程は、半導体チップ３の実装よりも前に行うことによって、各基板形成領域４１内のチップ実装領域４２と、チップ実装領域４３との間隔を小さくすることができ、この結果、ＭＣＭの小型化を図ることができる。
【０１２８】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１２９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１３０】
本発明によれば、電子装置の信頼性の向上を図ることが可能となる。
【０１３１】
本発明によれば、電子装置の製造歩留まりの向上を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１であるＭＣＭの平面図である。
【図２】図１に示すＭＣＭの底面図である。
【図３】図１に示すＭＣＭの要部断面図（（ａ）は図１のＡ−Ａ線に沿う断面図，（ｂ）は図１のＢ−Ｂ線に沿う断面図）である。
【図４】図３（ａ）の一部を拡大した断面図である。
【図５】図３（ｂ）の一部を拡大した断面図である。
【図６】図１に示す半導体チップ（スタッドバンプ接続用半導体チップ）の平面図である。
【図７】図１に示す半導体チップ（半田バンプ接続用半導体チップ）の平面図である。
【図８】図７に示す半導体チップの要部断面図である。
【図９】図１に示すＭＣＭの製造に用いられる複数個取りの配線基板の平面図である。
【図１０】図１に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）である。
【図１１】図１に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）である。
【図１２】図１に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）である。
【図１３】図１に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）である。
【図１４】図１に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１のＡ−Ａ線に沿う位置での断面図，（ｂ）は図１のＢ−Ｂ線に沿う位置での断面図）である。
【図１５】本発明の実施形態２であるＭＣＭの要部断面図である。
【図１６】本発明の実施形態３であるＭＣＭの平面図である。
【図１７】図１６に示すＭＣＭの要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う断面図，（ｂ）は図１６のＤ−Ｄ線に沿う断面図）である。
【図１８】図１６に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）である。
【図１９】図１６に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）である。
【図２０】図１６に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）である。
【図２１】図１６に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）である。
【図２２】図１６に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）である。
【図２３】図１６に示すＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線に沿う位置での断面図，（ｂ）は図１６のＤ−Ｄ線に沿う位置での断面図）である。
【図２４】本発明の実施形態４であるＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置における断面図）である。
【図２５】本発明の実施形態４であるＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置における断面図）である。
【図２６】本発明の実施形態５であるＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置における断面図）である。
【図２７】本発明の実施形態５であるＭＣＭの製造を説明するための要部断面図（（ａ）は図１６のＣ−Ｃ線と同一の位置における断面図，（ｂ）は図１６のＤ−Ｄ線と同一の位置における断面図）である。
【符号の説明】
１Ａ，１Ｂ，１Ｃ…ＭＣＭ（電子装置）、２…配線基板、３，４…半導体チップ、５，６…電極パッド、７…スタッドバンプ、８…半田バンプ、９…異方導電性樹脂、１０…アンダーフィル樹脂、１１…半田バンプ、
２０…リジット基板、２１，２１Ｂ…柔軟層、２２，２３…配線、２２ａ，２３ａ…接続部、２４，２６…保護膜、２５…電極パッド、
３０…半導体基板、３１…多層配線層、３２…電極パッド、３３…表面保護膜、３４，３６…絶縁層、３５…配線、３７…検査用電極パッド、３８…半導体チップ層、３９…再配線層、
４０…複数個取りの配線基板、４１…基板形成領域、４２，４３…チップ実装領域、
４９，５３…コレット、５０…圧着用ツール、５１…ヒートステージ、５２…接合材。

Claims (8)

  1. 複数の第１接続部が形成された第１チップ実装領域、及び複数の第２接続部が形成された第２チップ実装領域を有する配線基板を準備する工程と、
    接着用樹脂を準備する工程と、
    複数の第１電極パッドが形成された第１主面と、前記複数の第１電極パッドのそれぞれに配置され、前記接着用樹脂の硬化温度よりも高い融点から成る複数の半田バンプとを有する第１半導体チップを準備する工程と、
    前記第１電極パッドよりも小さい平面サイズからなる複数の第２電極パッドが形成された第２主面と、前記複数の第２電極パッドのそれぞれに配置され、前記半田バンプの融点よりも高い融点から成る複数のＡｕバンプとを有する第２半導体チップを準備する工程と、
    前記複数の第１接続部上に前記複数の半田バンプがそれぞれ位置するように、前記複数の半田バンプを介して、前記配線基板の前記第１チップ実装領域に前記第１半導体チップを配置する工程と、
    前記第１半導体チップを配置した後、前記複数の半田バンプを第１温度により溶融させる工程と、
    前記複数の半田バンプを溶融してから凝固させた後、前記接着用樹脂を前記配線基板の前記第２チップ実装領域に貼り付ける工程と、
    前記複数の第２接続部上に前記複数のＡｕバンプがそれぞれ位置するように、前記複数のＡｕバンプ及び前記接着用樹脂を介して、前記配線基板の前記第２チップ実装領域に前記第２半導体チップを配置する工程と、
    前記第２半導体チップを配置した後、前記第１温度よりも低い第２温度で、前記第２半導体チップを圧着することで前記複数の第２接続部と前記複数のＡｕバンプをそれぞれ接続し、前記接着用樹脂を硬化させる工程と、
    を含むことを特徴とするマルチチップモジュールの製造方法。
  2. 請求項１に記載のマルチチップモジュールの製造方法において、
    前記第１半導体チップは前記配線基板の主面に形成された第１実装領域に配置し、前記第２半導体チップは前記配線基板の主面において前記第１実装領域の隣に形成された第２実装領域に配置することを特徴とするマルチチップモジュールの製造方法。
  3. 請求項２に記載のマルチチップモジュールの製造方法において、
    前記接着用樹脂を硬化させた後、前記第１半導体チップの第１主面と前記配線基板の間にアンダーフィル樹脂を充填することを特徴とするマルチチップモジュールの製造方法。
  4. 請求項２に記載のマルチチップモジュールの製造方法において、
    前記複数の半田バンプを溶融させた後、フィルム状に加工され、前記半田バンプの融点よりも低い硬化温度を有する接着用樹脂を前記配線基板に貼り付けることを特徴とするマルチチップモジュールの製造方法。
  5. 請求項１に記載のマルチチップモジュールの製造方法において、
    前記第１半導体チップは、前記複数の第１電極パッドと、複数の第３電極パッドと、前記複数の第１電極パッドと前記複数の第３電極パッドとを夫々電気的に接続し、かつ前記複数の第１電極パッドの配列ピッチよりも広い配列ピッチで前記複数の第３電極パッドを配置するための複数の配線と、前記複数の配線を覆うように形成された絶縁層と、前記絶縁層に形成された開口部から露出する前記複数の第３電極パッドに夫々配置された前記複数のバンプ電極とを有することを特徴とするマルチチップモジュールの製造方法。
  6. 請求項５に記載のマルチチップモジュールの製造方法において、
    前記複数の第３電極パッドの配列ピッチは、前記複数の第２電極パッドの配列ピッチよりも広いことを特徴とするマルチチップモジュールの製造方法。
  7. 請求項６に記載のマルチチップモジュールの製造方法において、
    前記第２電極パッドの平面サイズは、前記絶縁層に形成された開口部の平面サイズよりも小さいことを特徴とするマルチチップモジュールの製造方法。
  8. 請求項１に記載のマルチチップモジュールの製造方法において、
    前記第１半導体チップは記憶回路を内蔵し、前記第２半導体チップは制御回路を内蔵していることを特徴とするマルチチップモジュールの製造方法。
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