JP4180321B2 - 磁気センサおよび磁気センサの製造方法 - Google Patents
磁気センサおよび磁気センサの製造方法 Download PDFInfo
- Publication number
- JP4180321B2 JP4180321B2 JP2002221982A JP2002221982A JP4180321B2 JP 4180321 B2 JP4180321 B2 JP 4180321B2 JP 2002221982 A JP2002221982 A JP 2002221982A JP 2002221982 A JP2002221982 A JP 2002221982A JP 4180321 B2 JP4180321 B2 JP 4180321B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic
- substrate
- signal processing
- layer
- rectangular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title description 26
- 239000000758 substrate Substances 0.000 claims description 156
- 239000010410 layer Substances 0.000 claims description 72
- 238000012545 processing Methods 0.000 claims description 62
- 239000012790 adhesive layer Substances 0.000 claims description 10
- 238000005192 partition Methods 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 4
- 229910000859 α-Fe Inorganic materials 0.000 description 37
- 239000000919 ceramic Substances 0.000 description 26
- 230000004907 flux Effects 0.000 description 25
- 239000005300 metallic glass Substances 0.000 description 19
- 238000000034 method Methods 0.000 description 19
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 11
- 230000005389 magnetism Effects 0.000 description 10
- 238000004088 simulation Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 239000000696 magnetic material Substances 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 230000005355 Hall effect Effects 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 229910000640 Fe alloy Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000889 permalloy Inorganic materials 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Measuring Magnetic Variables (AREA)
- Hall/Mr Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は磁気センサおよび磁気センサの製造方法に関し、特に、地磁気による磁力線の方位を検出する方位センサに適用して好適なものである。
【０００２】
【従来の技術】
従来の３次元磁気センサでは、３個のフラックスゲートセンサを互いに直交するように配置して、３次元方位センサを構成するようにしたものがある。
ここで、フラックスゲートセンサは、その動作原理上安定性に優れ、磁界の検出感度も１０-8〜１０-7ｍＴ程度と高いので、広く用いられている。
【０００３】
【発明が解決しようとする課題】
しかしながら、フラックスゲートセンサは、環状の磁心と、この磁心に巻回して磁場を印加する励磁巻線と、磁心の磁束密度を検出する検出巻線とからなる構造であるため、形状が塊状となる。
このため、フラックスゲートセンサを用いて、３次元磁気センサを構成すると、装置が大型化するとともに、フラックスゲートセンサを３次元的に配置する必要があり、組立に熟練を要するという問題があった。
【０００４】
そこで、本発明の目的は、小型化が可能で、生産性および組立性を向上させることが可能な磁気センサおよび磁気センサの製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の磁気センサによれば、ダイパッドおよびリード端子を有する磁性リードフレームと、前記ダイパッドの隅に配置されたホール素子と、前記ダイパッドの中央に配置された信号処理チップと、前記ホール素子と前記信号処理チップとを接続する第１ワイヤと、前記信号処理チップと前記リード端子とを接続する第２ワイヤとを備えることを特徴とする。
【００１０】
これにより、４個のホール素子および信号処理チップを同一面上に配置して、３次元方向の磁気を検出することが可能となるとともに、これら４個のホール素子および信号処理チップをワイヤボンド接続することが可能となり、３次元磁気センサの小型化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１１】
また、請求項２記載の磁気センサによれば、矩形状磁性基板と、前記矩形状磁性基板の四隅に形成された感磁層と、前記矩形状磁性基板の中央に配置された信号処理チップと、前記矩形状磁性基板上に形成され、前記感磁層と前記信号処理チップとを接続するための配線層とを備えることを特徴とする。
これにより、４個の感磁部および信号処理チップを同一面上に配置して、３次元方向の磁気を検出することが可能となるとともに、同一面上に配線パターンを形成して、これら４個の感磁部および信号処理チップとの接続を効率よく行うことが可能となり、３次元磁気センサの小型化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１２】
また、請求項３記載の磁気センサによれば、矩形状絶縁性基板と、前記矩形状絶縁性基板上の四隅に形成された感磁層と、前記感磁層を介して前記矩形状絶縁性基板上に形成された絶縁性接着層と、前記絶縁性接着層上に貼り付けられたアモルファス磁性層と、前記矩形状絶縁性基板の裏面に配置された信号処理チップと、前記矩形状絶縁性基板に設けられたスルーホールと、前記スルーホールを介して前記感磁層と前記信号処理チップとを接続するための配線層とを備えることを特徴とする。
【００１３】
これにより、矩形状絶縁性基板上に感磁部を直接形成した場合においても、磁性体のヒステリシスの低減を図りつつ、３次元方向の磁気を精度よく検出することが可能となるとともに、信号処理チップを矩形状絶縁性基板の裏面に搭載して、感磁部および信号処理チップとの接続を行うことが可能となり、３次元磁気センサの小型化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１４】
また、請求項４記載の磁気センサの製造方法によれば、縦横のダイシングラインで区画される矩形状磁性基板上の各区画領域の四隅に感磁層を形成する工程と、前記感磁層の駆動用および信号出力用配線層ならびに外部接続用配線層を前記矩形状磁性基板上の各区画領域に形成する工程と、前記矩形状磁性基板上の各区画領域の中央に信号処理チップを配置し、前記配線層と接続する工程と、前記矩形状磁性基板を前記ダイシングラインに沿って切断する工程とを備えることを特徴とする。
【００１５】
これにより、感磁部、信号処理チップおよびこれらを接続する配線パターンを同一面上に設けることを可能として、複数の３次元磁気センサを一枚のウェハ上に一括形成することが可能となるとともに、感磁部上に配置される磁束収束チップを４個づつ一括配置することが可能となる。
このため、組立工程の煩雑化を抑制しつつ、感磁面に対して平行な外部磁界を感磁面方向に効率よく収束させることが可能となり、３次元磁気センサの高精度化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１６】
また、請求項５記載の磁気センサの製造方法によれば、矩形状絶縁性基板上の四隅に感磁層を形成する工程と、前記矩形状絶縁性基板にスルーホールを形成する工程と、前記感磁層の駆動用および信号出力用配線層ならびに外部接続用配線層を、前記矩形状絶縁性基板両面および前記スルーホール側壁に形成する工程と、前記感磁層が配置された矩形状絶縁性基板上に絶縁性接着層を形成する工程と、前記絶縁性接着層上にアモルファス磁性膜を貼り付ける工程と、前記矩形状絶縁性基板の裏面に信号処理チップを配置し、前記配線層と接続する工程とを備えることを特徴とする。
【００１７】
これにより、磁性体としてアモルファス金属を用いた場合においても、感磁部を同一面上に形成することを可能として、複数の３次元磁気センサを一枚のウェハ上に一括形成することが可能となるとともに、感磁部の形成面の反対面に信号処理チップを搭載することが可能となり、磁性体のヒステリシスの低減を図りつつ、３次元磁気センサの小型化・低コスト化を図ることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る磁気センサについて図面を参照しながら説明する。
まず、参考実施形態を説明する。図１は、本発明の参考実施形態に係る磁気センサの概略構成を示す断面図である。
【００１９】
図１において、磁気センサには、外部磁界を検出する感磁部３ａ、３ｂが設けられ、感磁部３ａ、３ｂは、磁性体であるフェライトチップ４ａ、４ｂとフェライト基板２ａ、２ｂでそれぞれ挟まれている。
そして、これら感磁部３ａ、３ｂは、フェライト基板２ａ、２ｂを介して磁性基板１上に所定間隔だけ隔てて配置され、磁性基板１で収束された磁気が感磁部３ａ、３ｂを貫通可能なように構成される。
【００２０】
ここで、感磁部３ａ、３ｂとして、例えば、ホール効果を利用したホール素子を用いることができ、材質としては、ＩｎＳｂなどを用いることができる。
また、磁性基板１としては、フェライトや鉄、パーマロイなど様々な磁性体を用いることができ、磁性リードフレームを用いるようにしてもよい。
なお、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂは、感磁部３ａ、３ｂに収束される磁気を増大させるもので、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂは必ずしも用いる必要はなく、感磁部３ａ、３ｂを磁性基板１上に直接形成するようにしてもよい。
【００２１】
そして、感磁面に対する外部磁場の垂直成分は、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂを介して感磁部３ａ、３ｂを貫通し、感磁部３ａ、３ｂからは、絶対値および符号の等しい感磁部電気出力を得ることができる。
一方、感磁面に対する外部磁場の平行成分は、磁性基板１の両端で垂直方向に曲げられ、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂを介して感磁部３ａ、３ｂを貫通する。そして、感磁部３ａ、３ｂからは、絶対値が等しく、符号が反対の感磁部電気出力を得ることができる。
【００２２】
これにより、感磁部３ａ、３ｂからの出力の和および差をとることにより、感磁面に対して垂直方向および平行方向の磁束密度を算出することができ、感磁部３ａ、３ｂを同一平面上に配置した場合においても、２次元の外部磁気を検出することができる。
図２（ａ）は、図１の磁気センサに対し垂直方向に地磁気が向いている場合の磁気シミュレーション結果を示す図、図２（ｂ）は、図１の磁気センサに対し平行方向に地磁気が向いている場合の磁気シミュレーション結果を示す図である。
【００２３】
ここで、図２の磁場シミュレーンョンでは有限要素解析法を用い、感磁部３ａ、３ｂにおける垂直方向の磁束密度を計算した。
なお、感磁部３ａ、３ｂとしては、旭化成電子（株）製のホール素子、ＨＷ−１０５Ａ（商品名）を用い、ホール素子の中心間の距離は約３ｍｍに設定した。また、磁性基板１として、比透磁率８０００の等方性フェライトを用いた。
【００２４】
図２（ａ）において、感磁面に対し垂直方向に地磁気がある場合、磁性基板１に入射した磁束はフェライト基板２ａ、２ｂに入射し、フェライトチップ４ａ、４ｂから出射する。このため、磁性基板１およびフェライト基板２ａ、２ｂで収束された磁束は感磁部３ａ、３ｂを垂直に貫通し、感磁部３ａ、３ｂにかかる磁束密度は等しくなる。
【００２５】
このため、感磁部３ａ、３ｂの出力の和をとることにより、縦方向磁束密度の２倍の値を求めることができる。
例えば、−０．０３ｍＴの地磁気が磁性基板１に垂直に入射した場合、−０．０５８ｍＴの磁束を各感磁部３ａ、３ｂで検出することができる。
一方、図２（ｂ）において、感磁面に対し平行方向に地磁気がある場合、磁性基板１に入射する磁束は磁性基板１で収束され、磁性基板の端では、磁性基板１に入射する磁束が垂直方向に曲げられる。
【００２６】
そして、磁性基板１で垂直方向に曲げられた磁束は、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂによりさらに収束され、フェライトチップ４ａからフェライト基板２ａへ、あるいはフェライト基板２ｂからフェライトチップ４ｂへ磁束が貫通する。このため、磁性基板１で収束された磁束は、感磁部３ａ、３ｂを垂直に貫通し、感磁部３ａ、３ｂにかかる磁束密度は、符号が異なり、絶対値の等しいものになる。
【００２７】
このため、感磁部３ａ、３ｂの出力の差をとることにより、平行方向磁束密度の２倍の値を求めることができる。
例えば、−０．０３ｍＴの地磁気が磁性基板１に平行に入射した場合、−０．０４２ｍＴの磁束を感磁部３ａで検出することが可能となるとともに、０．０４２ｍＴの磁束を感磁部３ｂで検出することが可能となる。
【００２８】
図３は、磁気センサに対し平行方向に地磁気が向いている場合において、磁性基板の長さを変化させた時の磁気シミュレーション結果を示す図である。
図３（ａ）において、磁性基板１１上には、ホール素子Ｈ１ａ、Ｈ１ｂが０．８ｍｍの間隔を隔てて配置されている。
そして、磁性基板１１に対して０．０３ｍＴの外部磁界が平行に向いている場合、ホール素子Ｈ１ａには−０．０２８ｍＴの磁束が貫通し、ホール素子Ｈ１ｂには０．０２８ｍＴの磁束が貫通する。
【００２９】
このため、ホール素子Ｈ１ａ、Ｈ１ｂを磁性基板１１上に０．８ｍｍだけ隔てて対称配置することにより、平行外部磁界を垂直外部磁界に変換することができる。
図３（ｂ）において、磁性基板１２上には、ホール素子Ｈ２ａ、Ｈ２ｂが１．６ｍｍの間隔を隔てて配置されている。
【００３０】
そして、磁性基板１２に対して０．０３ｍＴの外部磁界が平行に向いている場合、ホール素子Ｈ２ａには−０．０４０ｍＴの磁束が貫通し、ホール素子Ｈ２ｂには０．０４０ｍＴの磁束が貫通する。
このため、ホール素子Ｈ２ａ、Ｈ２ｂを磁性基板１２上に１．６ｍｍだけ隔てて対称配置することにより、平行外部磁界を垂直外部磁界に変換し、さらに増幅効果を得ることができる。
【００３１】
図３（ｃ）において、磁性基板１３上には、ホール素子Ｈ３ａ、Ｈ３ｂが２．４ｍｍの間隔を隔てて配置されている。
そして、磁性基板１３に対して０．０３ｍＴの外部磁界が平行に向いている場合、ホール素子Ｈ３ａには−０．０４８ｍＴの磁束が貫通し、ホール素子Ｈ３ｂには０．０４８ｍＴの磁束が貫通する。
【００３２】
このため、ホール素子Ｈ３ａ、Ｈ３ｂを磁性基板１３上に２．４ｍｍだけ隔てて対称配置することにより、平行外部磁界を垂直外部磁界に変換し、さらに大きな増幅効果を得ることができる。
この結果、ホール素子を同一基板上に配置する場合、なるべく距離を離して配置した方が感度を向上させることができ、感度向上の観点からは、ホール素子を磁性基板の端に配置することが好ましい。
【００３３】
ただし、ホール素子を磁性基板の端に配置すると、磁性体端部で極度に集中する磁束がホール素子で直接検出され、磁性体端部とホール素子の位置関係が製造上多少ずれると、磁気センサの感度がばらつくようになる。
このため、ホール素子を磁性基板上に配置する場合、感度のばらつき低減の観点からは、磁性基板の端から多少内側に配置することが好ましい。
【００３４】
次に、本発明の第１実施形態を説明する。
図４は、本発明の第１実施形態に係る３次元磁気センサの概略構成を示す平面図である。
図４において、磁性リードフレームには、ダイパッドＤＰおよびリード端子Ｒ１〜Ｒ１２が設けられている。
そして、ダイパッドＤＰの四隅には、ホール素子Ｈ１１〜Ｈ１４がそれぞれ配置されるとともに、ダイパッドＤＰの中央には、信号処理チップＩＣ１が配置されている。
【００３５】
そして、信号処理チップＩＣ１は、ワイヤＷＢ１を用いることにより、各ホール素子の駆動端子および出力端子とワイヤボンド接続されるとともに、リード端子Ｒ２〜Ｒ１１とワイヤボンド接続されている。
なお、リード端子Ｒ２〜Ｒ１１は、例えば、電源端子、グランド端子、デジタルインターフェース端子×４、クロック端子、リセット端子、予備端子×２として用いることができる。
【００３６】
さらに、ホール素子Ｈ１１〜Ｈ１４および信号処理チップＩＣ１が配置されたダイパッドＤＰおよびリード端子Ｒ１〜Ｒ１２のインナーリード部は、モールド樹脂ＭＰで封止される。
そして、リードフレーム面に対する外部磁場の垂直成分は、ダイパッドＤＰを介してホール素子Ｈ１１〜Ｈ１４を貫通し、各ホール素子Ｈ１１〜Ｈ１４からは、絶対値および符号の等しい感磁部電気出力を得ることができる。
【００３７】
一方、リードフレーム面に対する外部磁場の平行成分は、ダイパッドＤＰで収束され、ダイパッドＤＰの端部で垂直方向に曲げられて、ホール素子Ｈ１１〜Ｈ１４を貫通する。
このため、検出磁界Ｂが対角配置されたホール素子Ｈ１２とＨ１３を結ぶ方向から角度θだけずれている場合、ホール素子Ｈ１２とＨ１３の差分として、Ｂ・ｃｏｓθに比例した出力、ホール素子Ｈ１１とＨ１４の差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
【００３８】
この結果、４個のホール素子Ｈ１１〜Ｈ１４の加算出力ならびに対角配置された２個のホール素子Ｈ１１〜Ｈ１４の差分出力をそれぞれ算出することにより、３次元の磁気を測定することが可能となる。
従って、ホール素子Ｈ１１〜Ｈ１４を同一ダイパッドＤＰ上に配置することで、３次元の磁気を測定することが可能となるとともに、信号処理チップＩＣ１も同一モールド樹脂ＭＰ内に封入することが可能となり、３次元磁気センサの小型・軽量化が可能となるとともに、生産性および組立性を向上させてコストを抑えることが可能となることから、車載用コンパスや携帯用ナビゲーションシステムなどの多様なアプリケーションに対して好都合に対応することが可能となる。
【００３９】
ここで、ホール素子Ｈ１１〜Ｈ１４では、地磁気のような低磁場での出力は小さいが、信号処理チップＩＣ１を用いて、オフセット電圧のキャンセルを行うとともに、出力を増幅することにより、実用レベルの出力を得ることができる。
なお、オフセット電圧のキャンセルを行なう方法としては、例えば、９０°チョッパ駆動や３６０°チョッパ駆動などを用いることができる。
【００４０】
図５（ａ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す平面図、図５（ｂ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す断面図である。
図５において、磁性基板２１の四隅には、感磁部２２ａ〜２２ｄがそれぞれ配置されるとともに、磁性基板２１の中央には、信号処理チップＩＣ２が配置されている。ここで、磁性基板２１としては、例えば、フェライト基板を用いることができ、感磁部２２ａ〜２２ｄとしては、ＩｎＳｂを用いることができる。
【００４１】
また、磁性基板２１上の両端には、外部出力用のパッドＰ１〜Ｐ８が形成されるとともに、磁性基板２１上には、信号処理チップＩＣ２と感磁部２２ａ〜２２ｄとの間ならびに信号処理チップＩＣ２とパッドＰ１〜Ｐ８との間をそれぞれ接続する配線Ｈ１が設けられている。
ここで、信号処理チップＩＣ２を磁性基板２１上に配置する場合、信号処理チップＩＣ２をフェースダウンで配置して、配線Ｈ１とフリップチップ接続するようにしてもよいし、信号処理チップＩＣ２をフェースアップで配置して、配線Ｈ１とワイヤボンド接続するようにしてもよい。
【００４２】
さらに、感磁部２２ａ〜２２ｄが配置された磁性基板２１の四隅には、磁気収束チップ２３ａ〜２３ｄが配置されている。ここで、磁気収束チップ２３ａ〜２３ｄとしては、例えば、フェライトチップを用いることができる。
そして、磁性基板２１に対する外部磁場の垂直成分は、各感磁部２２ａ〜２２ｄから、絶対値および符号の等しい感磁部電気出力として得ることができる。
【００４３】
一方、磁性基板２１に対する外部磁場の平行成分は、磁性基板２１で収束され、磁性基板２１で曲げられて、磁気収束チップ２３ａ〜２３ｄでさらに収束されながら、感磁部２２ａ〜２２ｄを貫通する。
このため、検出磁界Ｂが対角配置された感磁部２２ｂと２２ｃを結ぶ方向から角度θだけずれている場合、感磁部２２ｂと２２ｃの差分として、Ｂ・ｃｏｓθに比例した出力、および感磁部２２ａと２２ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
【００４４】
図６は、図５の３次元磁気センサの動作を示す平面図である。
図６において、検出磁界Ｂが感磁部２２ｂと感磁部２２ｃと結ぶ対角線から角度θだけずれている場合、対角配置された感磁部２２ｂと感磁部２２ｃの差分として、Ｂ・ｃｏｓθに比例した出力を得ることができ、対角配置された感磁部２２ａと感磁部２２ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
【００４５】
この結果、感磁部２２ａ〜２２ｄを同一磁性基板２１上に配置することで、３次元の磁気を測定することが可能となるとともに、信号処理チップＩＣ２も同一磁性基板２１上に搭載して、感磁部２２ａ〜２２ｄと信号処理チップＩＣ２とを接続する配線Ｈ１を磁性基板２１上に形成することが可能となり、３次元磁気センサの小型化が可能となるとともに、生産性および組立性を向上させてコストを抑えることが可能となる。
【００４６】
図７は、本発明の第２実施形態に係る３次元磁気センサの製造工程を示す断面図である。
図７（ａ）において、例えば、転写、蒸着またはスパッタなどにより、フェライト基板３１上にＩｎＳｂ膜を形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、ＩｎＳｂ膜をパターニングすることにより、フェライト基板３１上に感磁部３２ａ、３２ｂを形成する。
【００４７】
次に、図７（ｂ）に示すように、例えば、メッキ、スパッタまたは蒸着などにより、ＣｕまたはＡｌなどの導電層をフェライト基板３１上に形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、導電層をパターニングすることにより、フェライト基板３１上に配線層Ｈ２を形成する。
図８は、図７（ｂ）の製造段階における３次元磁気センサの構成を示す平面図である。
【００４８】
図８において、フェライト基板３１は、個々の３次元磁気センサに対応して区画に分けられ、各区画領域の四隅には感磁部３２が配置され、各区画領域の両端には、外部出力用のパッドＰ１１ａが形成されている。
そして、各感磁部３２およびパッドＰ１１ａからは、各区画領域の中央に向かって配線Ｈ２が形成され、各配線Ｈ２の先端には、信号処理チップＩＣ３をフリップチップ接続するためのパッドＰ１１ｂが形成されている。
【００４９】
次に、図７（ｃ）において、バンプＢＰ１が設けられた信号処理チップＩＣ３を感磁部３２ａ、３２ｂの間に配置し、フェライト基板３１上に形成された配線層Ｈ２とフリップチップ接続する。
図９は、図７（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
【００５０】
図９において、信号処理チップＩＣ３に設けられたバンプＢＰ１がパッドＰ１１ｂの位置に対応するように、フェライト基板３１上の各区画領域ごとに信号処理チップＩＣ３が配置される。
次に、図７（ｄ）において、磁気収束用のフェライトチップ３３ａ、３３ｂを各感磁部３２ａ、３２ｂ上に配置する。
【００５１】
図１０は、図７（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
図１０において、互いに隣接する４つの区画領域の感磁部３２に跨るように、フェライトチップ３３がフェライト基板３１上に配置される。
そして、ダイシングラインＤ１〜Ｄ５に沿ってフェライト基板３１を切断する。
【００５２】
これにより、１枚のフェライト基板３１上に形成された複数の３次元磁気センサを個々のチップに分離することが可能となるとともに、１個のフェライトチップ３３を４分割して、フェライトチップ３３の配置回数をほぼ１／４に減らすことができ、３次元磁気センサの組立工程を短縮化することができる。
図１１（ａ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す平面図、図１１（ｂ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【００５３】
図１１において、絶縁性基板４１上には、アモルファス金属層４２および絶縁層４３が順次形成され、絶縁性基板４１の四隅には、感磁部４４ａ〜４４ｄがそれぞれ配置されるとともに、絶縁性基板４１の中央には、信号処理チップＩＣ４が配置されている。ここで、絶縁性基板４１としては、例えば、セラミック基板またはガラスエポキシ基板などを用いることができ、感磁部４４ａ〜４４ｄとしては、ＩｎＳｂを用いることができ、アモルファス金属層４２の厚みは、例えば、２０〜３０μｍに設定することができる。
【００５４】
また、絶縁性基板４１上の両端には、外部出力用のパッドＰ２１〜Ｐ２８が形成されるとともに、絶縁性基板４１上には、信号処理チップＩＣ４と感磁部４４ａ〜４４ｄとの間ならびに信号処理チップＩＣ４とパッドＰ２１〜Ｐ２８との間をそれぞれ接続する配線Ｈ３が設けられている。
さらに、絶縁性基板４１の中央に配置された信号処理チップＩＣ４は、ワイヤＷＢ２を用いることにより、配線Ｈ３とワイヤボンド接続されている。
【００５５】
そして、絶縁性基板４１に対する外部磁場の垂直成分は、アモルファス金属層４２を介して感磁部４４ａ〜４４ｄを貫通し、各感磁部４４ａ〜４４ｄからは、絶対値および符号の等しい感磁部電気出力を得ることができる。
一方、絶縁性基板４１に対する外部磁場の平行成分は、アモルファス金属層４２で収束され、アモルファス金属層４２で曲げられて、感磁部４４ａ〜４４ｄを貫通する。
【００５６】
このため、検出磁界Ｂが対角配置された感磁部４４ｂと４４ｃを結ぶ方向から角度θだけずれている場合、感磁部４４ｂと４４ｃの差分として、Ｂ・ｃｏｓθに比例した出力、および感磁部４４ａと４４ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
この結果、シート状のアモルファス金属層４２を用いた場合においても、感磁部４４ａ〜４４ｄを同一面上に配置することを可能として、磁性体のヒステリシスおよび着磁オフセットの影響を軽減しつつ、３次元磁気センサの小型化を図ることが可能となる。
【００５７】
また、信号処理チップＩＣ４も同一絶縁性基板４１上に搭載して、感磁部４４ａ〜４４ｄと信号処理チップＩＣ４との配線Ｈ３を絶縁性基板４１上に形成することが可能となり、３次元磁気センサの小型化・低コスト化を可能としつつ、メンテナンス作業を軽減することが可能となる。
図１２は、本発明の第３実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【００５８】
図１２（ａ）において、例えば、アモルファス金属箔を貼り付けることにより、セラミック基板５１上にアモルファス金属層５２を形成し、ＣＶＤなどにより、アモルファス金属層５２上に絶縁層５３を形成する。
次に、図１２（ｂ）に示すように、例えば、転写、蒸着またはスパッタなどにより、絶縁層５３上にＩｎＳｂ膜を形成する。
【００５９】
そして、リソグラフィー技術およびエッチング技術を用いて、ＩｎＳｂ膜をパターニングすることにより、セラミック基板５１上に感磁部５４ａ、５４ｂを形成する。
次に、図１２（ｃ）に示すように、例えば、メッキ、スパッタまたは蒸着などにより、ＣｕまたはＡｌなどの導電層を、感磁部５４ａ、５４ｂが配置された絶縁層５３上に形成する。
【００６０】
そして、リソグラフィー技術およびエッチング技術を用いて、導電層をパターニングすることにより、絶縁層５３上に配線層Ｈ４を形成する。
図１３は、図１２（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
図１３において、セラミック基板５１は、個々の３次元磁気センサに対応して区画分けられ、各区画領域の四隅には、アモルファス金属層５２および絶縁層５３を介して感磁部５４が配置され、各区画領域の両端には、外部出力用のパッドＰ３１ａが形成されている。
【００６１】
そして、各感磁部５４およびパッドＰ３１ａからは、各区画領域の中央に向かって配線Ｈ４が形成され、各配線Ｈ４の先端には、信号処理チップＩＣ５をワイヤボンド接続するためのパッドＰ３１ｂが形成されている。
次に、図１２（ｄ）において、信号処理チップＩＣ５を感磁部５４ａ、５４ｂの間に配置し、ワイヤＷＢを用いることにより、セラミック基板５１上に形成された配線層Ｈ４とワイヤボンド接続する。
【００６２】
図１４は、図１２（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
図１４において、セラミック基板５１上の各区画領域ごとに信号処理チップＩＣ５が配置される。そして、ダイシングラインＤ１１〜Ｄ１４に沿ってセラミック基板５１を切断することより、１枚のセラミック基板５１上に形成された複数の３次元磁気センサを、個々のチップに分離する。
【００６３】
図１５（ａ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す平面図、図１５（ｂ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す断面図である。
図１５において、絶縁性基板６１上の四隅には、感磁部６２ａ〜６２ｄがそれぞれ配置されるとともに、絶縁性基板６１上には、信号処理チップＩＣ６と感磁部６２ａ〜６２ｄとの間をそれぞれ接続する配線Ｈ５が設けられている。
【００６４】
また、感磁部６２ａ〜６２ｄが配置された絶縁性基板６１上には、接着層６３を介してアモルファス金属層６４が貼り付けられている。
また、絶縁性基板６１の裏面には、信号処理チップＩＣ６が配置されるとともに、絶縁性基板６１には、絶縁性基板６１の表面と裏面とを接続するスルーホールＴＨ１が形成されている。
【００６５】
ここで、絶縁性基板６１としては、例えば、セラミック基板またはガラスエポキシ基板などを用いることができ、感磁部６２ａ〜６２ｄとしては、ＩｎＳｂを用いることができ、アモルファス金属層６４の厚みは、例えば、２０〜３０μｍに設定することができる。
さらに、絶縁性基板６１の裏面に配置された信号処理チップＩＣ６は、フリップチップ接続またはワイヤボンド接続により、配線Ｈ５と接続されている。
【００６６】
そして、絶縁性基板６１に対する外部磁場の垂直成分は、アモルファス金属層６４を介して感磁部６２ａ〜６２ｄを貫通し、各感磁部６２ａ〜６２ｄからは、絶対値および符号の等しい感磁部電気出力を得ることができる。
一方、絶縁性基板６１に対する外部磁場の平行成分は、アモルファス金属層６４で収束され、アモルファス金属層６４で曲げられて、感磁部６２ａ〜６２ｄを貫通する。
【００６７】
このため、検出磁界Ｂが対角配置された感磁部６２ｂと６２ｃを結ぶ方向から角度θだけずれている場合、感磁部６２ｂと４２ｃの差分として、Ｂ・ｃｏｓθに比例した出力、および感磁部６２ａと６２ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
この結果、シート状のアモルファス金属層６４を用いた場合においても、感磁部６２ａ〜６２ｄを同一面上に配置することを可能として、磁性体のヒステリシスおよび着磁オフセットの影響を軽減しつつ、３次元の磁気を測定することが可能となる。
【００６８】
また、信号処理チップＩ６も同一絶縁性基板６１上に搭載して、感磁部６２ａ〜６２ｄと信号処理チップＩＣ６との配線Ｈ５を絶縁性基板６１上に形成することが可能となり、３次元磁気センサの小型化・低コスト化が可能となるとともに、メンテナンス作業を軽減することが可能となる。
図１６は、本発明の第４実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【００６９】
図１６（ａ）において、例えば、転写、蒸着またはスパッタなどにより、セラミック基板７１上にＩｎＳｂ膜を形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、ＩｎＳｂ膜をパターニングすることにより、セラミック基板７１上に感磁部７２ａ、７２ｂを形成する。
【００７０】
次に、図１６（ｂ）に示すように、セラミック基板７１にスルーホールＴＨ１を形成し、例えば、メッキなどにより、Ｃｕなどの導電層をセラミック基板７１の両面およびスルーホールＴＨ１側壁に形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、導電層をパターニングすることにより、セラミック基板７１上に配線層Ｈ５を形成する。
【００７１】
図１７は、１６（ｂ）の製造段階における３次元磁気センサの構成を示す平面図、図１８（ａ）は、図１７（ｂ）を裏面から見た場合の構成を示す平面図である。
図１７（ａ）において、セラミック基板７１は、個々の３次元磁気センサに対応して区画分けられ、各区画領域の四隅には感磁部７２が配置され、各感磁部７２からは、各区画領域の中央に向かって配線Ｈ５がセラミック基板７１上に形成されている。
【００７２】
そして、図１７（ｂ）および図１８（ａ）において、セラミック基板７１には、セラミック基板７１の両面を接続するためのスルーホールＴＨ１が形成され、スルーホールＴＨ１側壁には、セラミック基板７１の両面を接続する導電層が形成されている。
次に、図１６（ｃ）において、例えば、接着層７３を介してアモルファス金属箔をセラミック基板７１上に貼り付けることにより、セラミック基板７１上にアモルファス金属層７４を形成する。
【００７３】
次に、図１６（ｄ）に示すように、バンプＢＰ２が設けられた信号処理チップＩＣ７をセラミック基板７１の裏面に配置し、セラミック基板７１上に形成された配線層Ｈ５とフリップチップ接続する。
図１８（ｂ）は、図１６（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
【００７４】
図１８（ｂ）において、セラミック基板７１上の各区画領域に対応させて、セラミック基板７１の裏面に信号処理チップＩＣ７が配置される。
次に、図１６（ｅ）において、信号処理チップＩＣ７が配置されたセラミック基板７１を、信号処理チップＩＣ７が上に向くように、リードフレームのダイパッド８１ａ上に配置する。そして、ワイヤＷＢ４を用いることにより、信号処理チップＩＣ７の外部出力端子に接続されたパッドを、リードフレームのリード端子にワイヤボンド接続する。
【００７５】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、本発明の技術的思想の範囲内で、種々変形して実施することが可能である。
例えば、上述した実施形態では、ＩｎＳｂ系ホール素子を例にとって説明したが、ＩｎＡｓやＧａＡｓなどの他の化合物半導体系ホール素子を用いるようにしてもよい。
【００７６】
なお、感磁部としては、ホール効果を利用したもの以外にも、磁気抵抗効果を利用したものなど様々な感磁部の適用が可能である。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、感磁部を同一平面上に配置することで、３次元方向の磁気を測定することが可能となり、磁気センサの形状を薄形化させて、小型化が可能となるとともに、生産性および組立性を向上させてコストを抑えることが可能となる。
【図面の簡単な説明】
【図１】 本発明の参考実施形態に係る磁気センサの概略構成を示す断面図である。
【図２】 図２（ａ）は、図１の磁気センサに対し垂直方向に地磁気が向いている場合の磁気シミュレーション結果を示す図、図２（ｂ）は、図１の磁気センサに対し平行方向に地磁気が向いている場合の磁気シミュレーション結果を示す図である。
【図３】 磁気センサに対し平行方向に地磁気が向いている場合における磁性基板の長さを変化させた時の磁気シミュレーション結果を示す図である。
【図４】 本発明の第１実施形態に係る３次元磁気センサの概略構成を示す平面図である。
【図５】 図５（ａ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す平面図、図５（ｂ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【図６】 図５の３次元磁気センサの動作を示す平面図である。
【図７】 本発明の第２実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【図８】 図７（ｂ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図９】 図７（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１０】 図７（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１１】 図１１（ａ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す平面図、図１１（ｂ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【図１２】 本発明の第３実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【図１３】 図１２（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１４】 図１２（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１５】 図１５（ａ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す平面図、図１５（ｂ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【図１６】 本発明の第４実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【図１７】 図１６（ｂ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１８】 図１８（ａ）は、図１７（ｂ）を裏面から見た場合の構成を示す平面図、図１８（ｂ）は、図１６（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
【発明の属する技術分野】
本発明は磁気センサおよび磁気センサの製造方法に関し、特に、地磁気による磁力線の方位を検出する方位センサに適用して好適なものである。
【０００２】
【従来の技術】
従来の３次元磁気センサでは、３個のフラックスゲートセンサを互いに直交するように配置して、３次元方位センサを構成するようにしたものがある。
ここで、フラックスゲートセンサは、その動作原理上安定性に優れ、磁界の検出感度も１０-8〜１０-7ｍＴ程度と高いので、広く用いられている。
【０００３】
【発明が解決しようとする課題】
しかしながら、フラックスゲートセンサは、環状の磁心と、この磁心に巻回して磁場を印加する励磁巻線と、磁心の磁束密度を検出する検出巻線とからなる構造であるため、形状が塊状となる。
このため、フラックスゲートセンサを用いて、３次元磁気センサを構成すると、装置が大型化するとともに、フラックスゲートセンサを３次元的に配置する必要があり、組立に熟練を要するという問題があった。
【０００４】
そこで、本発明の目的は、小型化が可能で、生産性および組立性を向上させることが可能な磁気センサおよび磁気センサの製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の磁気センサによれば、ダイパッドおよびリード端子を有する磁性リードフレームと、前記ダイパッドの隅に配置されたホール素子と、前記ダイパッドの中央に配置された信号処理チップと、前記ホール素子と前記信号処理チップとを接続する第１ワイヤと、前記信号処理チップと前記リード端子とを接続する第２ワイヤとを備えることを特徴とする。
【００１０】
これにより、４個のホール素子および信号処理チップを同一面上に配置して、３次元方向の磁気を検出することが可能となるとともに、これら４個のホール素子および信号処理チップをワイヤボンド接続することが可能となり、３次元磁気センサの小型化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１１】
また、請求項２記載の磁気センサによれば、矩形状磁性基板と、前記矩形状磁性基板の四隅に形成された感磁層と、前記矩形状磁性基板の中央に配置された信号処理チップと、前記矩形状磁性基板上に形成され、前記感磁層と前記信号処理チップとを接続するための配線層とを備えることを特徴とする。
これにより、４個の感磁部および信号処理チップを同一面上に配置して、３次元方向の磁気を検出することが可能となるとともに、同一面上に配線パターンを形成して、これら４個の感磁部および信号処理チップとの接続を効率よく行うことが可能となり、３次元磁気センサの小型化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１２】
また、請求項３記載の磁気センサによれば、矩形状絶縁性基板と、前記矩形状絶縁性基板上の四隅に形成された感磁層と、前記感磁層を介して前記矩形状絶縁性基板上に形成された絶縁性接着層と、前記絶縁性接着層上に貼り付けられたアモルファス磁性層と、前記矩形状絶縁性基板の裏面に配置された信号処理チップと、前記矩形状絶縁性基板に設けられたスルーホールと、前記スルーホールを介して前記感磁層と前記信号処理チップとを接続するための配線層とを備えることを特徴とする。
【００１３】
これにより、矩形状絶縁性基板上に感磁部を直接形成した場合においても、磁性体のヒステリシスの低減を図りつつ、３次元方向の磁気を精度よく検出することが可能となるとともに、信号処理チップを矩形状絶縁性基板の裏面に搭載して、感磁部および信号処理チップとの接続を行うことが可能となり、３次元磁気センサの小型化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１４】
また、請求項４記載の磁気センサの製造方法によれば、縦横のダイシングラインで区画される矩形状磁性基板上の各区画領域の四隅に感磁層を形成する工程と、前記感磁層の駆動用および信号出力用配線層ならびに外部接続用配線層を前記矩形状磁性基板上の各区画領域に形成する工程と、前記矩形状磁性基板上の各区画領域の中央に信号処理チップを配置し、前記配線層と接続する工程と、前記矩形状磁性基板を前記ダイシングラインに沿って切断する工程とを備えることを特徴とする。
【００１５】
これにより、感磁部、信号処理チップおよびこれらを接続する配線パターンを同一面上に設けることを可能として、複数の３次元磁気センサを一枚のウェハ上に一括形成することが可能となるとともに、感磁部上に配置される磁束収束チップを４個づつ一括配置することが可能となる。
このため、組立工程の煩雑化を抑制しつつ、感磁面に対して平行な外部磁界を感磁面方向に効率よく収束させることが可能となり、３次元磁気センサの高精度化を図りつつ、生産性および組立性を向上させてコストを抑えることが可能となる。
【００１６】
また、請求項５記載の磁気センサの製造方法によれば、矩形状絶縁性基板上の四隅に感磁層を形成する工程と、前記矩形状絶縁性基板にスルーホールを形成する工程と、前記感磁層の駆動用および信号出力用配線層ならびに外部接続用配線層を、前記矩形状絶縁性基板両面および前記スルーホール側壁に形成する工程と、前記感磁層が配置された矩形状絶縁性基板上に絶縁性接着層を形成する工程と、前記絶縁性接着層上にアモルファス磁性膜を貼り付ける工程と、前記矩形状絶縁性基板の裏面に信号処理チップを配置し、前記配線層と接続する工程とを備えることを特徴とする。
【００１７】
これにより、磁性体としてアモルファス金属を用いた場合においても、感磁部を同一面上に形成することを可能として、複数の３次元磁気センサを一枚のウェハ上に一括形成することが可能となるとともに、感磁部の形成面の反対面に信号処理チップを搭載することが可能となり、磁性体のヒステリシスの低減を図りつつ、３次元磁気センサの小型化・低コスト化を図ることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る磁気センサについて図面を参照しながら説明する。
まず、参考実施形態を説明する。図１は、本発明の参考実施形態に係る磁気センサの概略構成を示す断面図である。
【００１９】
図１において、磁気センサには、外部磁界を検出する感磁部３ａ、３ｂが設けられ、感磁部３ａ、３ｂは、磁性体であるフェライトチップ４ａ、４ｂとフェライト基板２ａ、２ｂでそれぞれ挟まれている。
そして、これら感磁部３ａ、３ｂは、フェライト基板２ａ、２ｂを介して磁性基板１上に所定間隔だけ隔てて配置され、磁性基板１で収束された磁気が感磁部３ａ、３ｂを貫通可能なように構成される。
【００２０】
ここで、感磁部３ａ、３ｂとして、例えば、ホール効果を利用したホール素子を用いることができ、材質としては、ＩｎＳｂなどを用いることができる。
また、磁性基板１としては、フェライトや鉄、パーマロイなど様々な磁性体を用いることができ、磁性リードフレームを用いるようにしてもよい。
なお、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂは、感磁部３ａ、３ｂに収束される磁気を増大させるもので、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂは必ずしも用いる必要はなく、感磁部３ａ、３ｂを磁性基板１上に直接形成するようにしてもよい。
【００２１】
そして、感磁面に対する外部磁場の垂直成分は、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂを介して感磁部３ａ、３ｂを貫通し、感磁部３ａ、３ｂからは、絶対値および符号の等しい感磁部電気出力を得ることができる。
一方、感磁面に対する外部磁場の平行成分は、磁性基板１の両端で垂直方向に曲げられ、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂを介して感磁部３ａ、３ｂを貫通する。そして、感磁部３ａ、３ｂからは、絶対値が等しく、符号が反対の感磁部電気出力を得ることができる。
【００２２】
これにより、感磁部３ａ、３ｂからの出力の和および差をとることにより、感磁面に対して垂直方向および平行方向の磁束密度を算出することができ、感磁部３ａ、３ｂを同一平面上に配置した場合においても、２次元の外部磁気を検出することができる。
図２（ａ）は、図１の磁気センサに対し垂直方向に地磁気が向いている場合の磁気シミュレーション結果を示す図、図２（ｂ）は、図１の磁気センサに対し平行方向に地磁気が向いている場合の磁気シミュレーション結果を示す図である。
【００２３】
ここで、図２の磁場シミュレーンョンでは有限要素解析法を用い、感磁部３ａ、３ｂにおける垂直方向の磁束密度を計算した。
なお、感磁部３ａ、３ｂとしては、旭化成電子（株）製のホール素子、ＨＷ−１０５Ａ（商品名）を用い、ホール素子の中心間の距離は約３ｍｍに設定した。また、磁性基板１として、比透磁率８０００の等方性フェライトを用いた。
【００２４】
図２（ａ）において、感磁面に対し垂直方向に地磁気がある場合、磁性基板１に入射した磁束はフェライト基板２ａ、２ｂに入射し、フェライトチップ４ａ、４ｂから出射する。このため、磁性基板１およびフェライト基板２ａ、２ｂで収束された磁束は感磁部３ａ、３ｂを垂直に貫通し、感磁部３ａ、３ｂにかかる磁束密度は等しくなる。
【００２５】
このため、感磁部３ａ、３ｂの出力の和をとることにより、縦方向磁束密度の２倍の値を求めることができる。
例えば、−０．０３ｍＴの地磁気が磁性基板１に垂直に入射した場合、−０．０５８ｍＴの磁束を各感磁部３ａ、３ｂで検出することができる。
一方、図２（ｂ）において、感磁面に対し平行方向に地磁気がある場合、磁性基板１に入射する磁束は磁性基板１で収束され、磁性基板の端では、磁性基板１に入射する磁束が垂直方向に曲げられる。
【００２６】
そして、磁性基板１で垂直方向に曲げられた磁束は、フェライトチップ４ａ、４ｂおよびフェライト基板２ａ、２ｂによりさらに収束され、フェライトチップ４ａからフェライト基板２ａへ、あるいはフェライト基板２ｂからフェライトチップ４ｂへ磁束が貫通する。このため、磁性基板１で収束された磁束は、感磁部３ａ、３ｂを垂直に貫通し、感磁部３ａ、３ｂにかかる磁束密度は、符号が異なり、絶対値の等しいものになる。
【００２７】
このため、感磁部３ａ、３ｂの出力の差をとることにより、平行方向磁束密度の２倍の値を求めることができる。
例えば、−０．０３ｍＴの地磁気が磁性基板１に平行に入射した場合、−０．０４２ｍＴの磁束を感磁部３ａで検出することが可能となるとともに、０．０４２ｍＴの磁束を感磁部３ｂで検出することが可能となる。
【００２８】
図３は、磁気センサに対し平行方向に地磁気が向いている場合において、磁性基板の長さを変化させた時の磁気シミュレーション結果を示す図である。
図３（ａ）において、磁性基板１１上には、ホール素子Ｈ１ａ、Ｈ１ｂが０．８ｍｍの間隔を隔てて配置されている。
そして、磁性基板１１に対して０．０３ｍＴの外部磁界が平行に向いている場合、ホール素子Ｈ１ａには−０．０２８ｍＴの磁束が貫通し、ホール素子Ｈ１ｂには０．０２８ｍＴの磁束が貫通する。
【００２９】
このため、ホール素子Ｈ１ａ、Ｈ１ｂを磁性基板１１上に０．８ｍｍだけ隔てて対称配置することにより、平行外部磁界を垂直外部磁界に変換することができる。
図３（ｂ）において、磁性基板１２上には、ホール素子Ｈ２ａ、Ｈ２ｂが１．６ｍｍの間隔を隔てて配置されている。
【００３０】
そして、磁性基板１２に対して０．０３ｍＴの外部磁界が平行に向いている場合、ホール素子Ｈ２ａには−０．０４０ｍＴの磁束が貫通し、ホール素子Ｈ２ｂには０．０４０ｍＴの磁束が貫通する。
このため、ホール素子Ｈ２ａ、Ｈ２ｂを磁性基板１２上に１．６ｍｍだけ隔てて対称配置することにより、平行外部磁界を垂直外部磁界に変換し、さらに増幅効果を得ることができる。
【００３１】
図３（ｃ）において、磁性基板１３上には、ホール素子Ｈ３ａ、Ｈ３ｂが２．４ｍｍの間隔を隔てて配置されている。
そして、磁性基板１３に対して０．０３ｍＴの外部磁界が平行に向いている場合、ホール素子Ｈ３ａには−０．０４８ｍＴの磁束が貫通し、ホール素子Ｈ３ｂには０．０４８ｍＴの磁束が貫通する。
【００３２】
このため、ホール素子Ｈ３ａ、Ｈ３ｂを磁性基板１３上に２．４ｍｍだけ隔てて対称配置することにより、平行外部磁界を垂直外部磁界に変換し、さらに大きな増幅効果を得ることができる。
この結果、ホール素子を同一基板上に配置する場合、なるべく距離を離して配置した方が感度を向上させることができ、感度向上の観点からは、ホール素子を磁性基板の端に配置することが好ましい。
【００３３】
ただし、ホール素子を磁性基板の端に配置すると、磁性体端部で極度に集中する磁束がホール素子で直接検出され、磁性体端部とホール素子の位置関係が製造上多少ずれると、磁気センサの感度がばらつくようになる。
このため、ホール素子を磁性基板上に配置する場合、感度のばらつき低減の観点からは、磁性基板の端から多少内側に配置することが好ましい。
【００３４】
次に、本発明の第１実施形態を説明する。
図４は、本発明の第１実施形態に係る３次元磁気センサの概略構成を示す平面図である。
図４において、磁性リードフレームには、ダイパッドＤＰおよびリード端子Ｒ１〜Ｒ１２が設けられている。
そして、ダイパッドＤＰの四隅には、ホール素子Ｈ１１〜Ｈ１４がそれぞれ配置されるとともに、ダイパッドＤＰの中央には、信号処理チップＩＣ１が配置されている。
【００３５】
そして、信号処理チップＩＣ１は、ワイヤＷＢ１を用いることにより、各ホール素子の駆動端子および出力端子とワイヤボンド接続されるとともに、リード端子Ｒ２〜Ｒ１１とワイヤボンド接続されている。
なお、リード端子Ｒ２〜Ｒ１１は、例えば、電源端子、グランド端子、デジタルインターフェース端子×４、クロック端子、リセット端子、予備端子×２として用いることができる。
【００３６】
さらに、ホール素子Ｈ１１〜Ｈ１４および信号処理チップＩＣ１が配置されたダイパッドＤＰおよびリード端子Ｒ１〜Ｒ１２のインナーリード部は、モールド樹脂ＭＰで封止される。
そして、リードフレーム面に対する外部磁場の垂直成分は、ダイパッドＤＰを介してホール素子Ｈ１１〜Ｈ１４を貫通し、各ホール素子Ｈ１１〜Ｈ１４からは、絶対値および符号の等しい感磁部電気出力を得ることができる。
【００３７】
一方、リードフレーム面に対する外部磁場の平行成分は、ダイパッドＤＰで収束され、ダイパッドＤＰの端部で垂直方向に曲げられて、ホール素子Ｈ１１〜Ｈ１４を貫通する。
このため、検出磁界Ｂが対角配置されたホール素子Ｈ１２とＨ１３を結ぶ方向から角度θだけずれている場合、ホール素子Ｈ１２とＨ１３の差分として、Ｂ・ｃｏｓθに比例した出力、ホール素子Ｈ１１とＨ１４の差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
【００３８】
この結果、４個のホール素子Ｈ１１〜Ｈ１４の加算出力ならびに対角配置された２個のホール素子Ｈ１１〜Ｈ１４の差分出力をそれぞれ算出することにより、３次元の磁気を測定することが可能となる。
従って、ホール素子Ｈ１１〜Ｈ１４を同一ダイパッドＤＰ上に配置することで、３次元の磁気を測定することが可能となるとともに、信号処理チップＩＣ１も同一モールド樹脂ＭＰ内に封入することが可能となり、３次元磁気センサの小型・軽量化が可能となるとともに、生産性および組立性を向上させてコストを抑えることが可能となることから、車載用コンパスや携帯用ナビゲーションシステムなどの多様なアプリケーションに対して好都合に対応することが可能となる。
【００３９】
ここで、ホール素子Ｈ１１〜Ｈ１４では、地磁気のような低磁場での出力は小さいが、信号処理チップＩＣ１を用いて、オフセット電圧のキャンセルを行うとともに、出力を増幅することにより、実用レベルの出力を得ることができる。
なお、オフセット電圧のキャンセルを行なう方法としては、例えば、９０°チョッパ駆動や３６０°チョッパ駆動などを用いることができる。
【００４０】
図５（ａ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す平面図、図５（ｂ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す断面図である。
図５において、磁性基板２１の四隅には、感磁部２２ａ〜２２ｄがそれぞれ配置されるとともに、磁性基板２１の中央には、信号処理チップＩＣ２が配置されている。ここで、磁性基板２１としては、例えば、フェライト基板を用いることができ、感磁部２２ａ〜２２ｄとしては、ＩｎＳｂを用いることができる。
【００４１】
また、磁性基板２１上の両端には、外部出力用のパッドＰ１〜Ｐ８が形成されるとともに、磁性基板２１上には、信号処理チップＩＣ２と感磁部２２ａ〜２２ｄとの間ならびに信号処理チップＩＣ２とパッドＰ１〜Ｐ８との間をそれぞれ接続する配線Ｈ１が設けられている。
ここで、信号処理チップＩＣ２を磁性基板２１上に配置する場合、信号処理チップＩＣ２をフェースダウンで配置して、配線Ｈ１とフリップチップ接続するようにしてもよいし、信号処理チップＩＣ２をフェースアップで配置して、配線Ｈ１とワイヤボンド接続するようにしてもよい。
【００４２】
さらに、感磁部２２ａ〜２２ｄが配置された磁性基板２１の四隅には、磁気収束チップ２３ａ〜２３ｄが配置されている。ここで、磁気収束チップ２３ａ〜２３ｄとしては、例えば、フェライトチップを用いることができる。
そして、磁性基板２１に対する外部磁場の垂直成分は、各感磁部２２ａ〜２２ｄから、絶対値および符号の等しい感磁部電気出力として得ることができる。
【００４３】
一方、磁性基板２１に対する外部磁場の平行成分は、磁性基板２１で収束され、磁性基板２１で曲げられて、磁気収束チップ２３ａ〜２３ｄでさらに収束されながら、感磁部２２ａ〜２２ｄを貫通する。
このため、検出磁界Ｂが対角配置された感磁部２２ｂと２２ｃを結ぶ方向から角度θだけずれている場合、感磁部２２ｂと２２ｃの差分として、Ｂ・ｃｏｓθに比例した出力、および感磁部２２ａと２２ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
【００４４】
図６は、図５の３次元磁気センサの動作を示す平面図である。
図６において、検出磁界Ｂが感磁部２２ｂと感磁部２２ｃと結ぶ対角線から角度θだけずれている場合、対角配置された感磁部２２ｂと感磁部２２ｃの差分として、Ｂ・ｃｏｓθに比例した出力を得ることができ、対角配置された感磁部２２ａと感磁部２２ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
【００４５】
この結果、感磁部２２ａ〜２２ｄを同一磁性基板２１上に配置することで、３次元の磁気を測定することが可能となるとともに、信号処理チップＩＣ２も同一磁性基板２１上に搭載して、感磁部２２ａ〜２２ｄと信号処理チップＩＣ２とを接続する配線Ｈ１を磁性基板２１上に形成することが可能となり、３次元磁気センサの小型化が可能となるとともに、生産性および組立性を向上させてコストを抑えることが可能となる。
【００４６】
図７は、本発明の第２実施形態に係る３次元磁気センサの製造工程を示す断面図である。
図７（ａ）において、例えば、転写、蒸着またはスパッタなどにより、フェライト基板３１上にＩｎＳｂ膜を形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、ＩｎＳｂ膜をパターニングすることにより、フェライト基板３１上に感磁部３２ａ、３２ｂを形成する。
【００４７】
次に、図７（ｂ）に示すように、例えば、メッキ、スパッタまたは蒸着などにより、ＣｕまたはＡｌなどの導電層をフェライト基板３１上に形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、導電層をパターニングすることにより、フェライト基板３１上に配線層Ｈ２を形成する。
図８は、図７（ｂ）の製造段階における３次元磁気センサの構成を示す平面図である。
【００４８】
図８において、フェライト基板３１は、個々の３次元磁気センサに対応して区画に分けられ、各区画領域の四隅には感磁部３２が配置され、各区画領域の両端には、外部出力用のパッドＰ１１ａが形成されている。
そして、各感磁部３２およびパッドＰ１１ａからは、各区画領域の中央に向かって配線Ｈ２が形成され、各配線Ｈ２の先端には、信号処理チップＩＣ３をフリップチップ接続するためのパッドＰ１１ｂが形成されている。
【００４９】
次に、図７（ｃ）において、バンプＢＰ１が設けられた信号処理チップＩＣ３を感磁部３２ａ、３２ｂの間に配置し、フェライト基板３１上に形成された配線層Ｈ２とフリップチップ接続する。
図９は、図７（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
【００５０】
図９において、信号処理チップＩＣ３に設けられたバンプＢＰ１がパッドＰ１１ｂの位置に対応するように、フェライト基板３１上の各区画領域ごとに信号処理チップＩＣ３が配置される。
次に、図７（ｄ）において、磁気収束用のフェライトチップ３３ａ、３３ｂを各感磁部３２ａ、３２ｂ上に配置する。
【００５１】
図１０は、図７（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
図１０において、互いに隣接する４つの区画領域の感磁部３２に跨るように、フェライトチップ３３がフェライト基板３１上に配置される。
そして、ダイシングラインＤ１〜Ｄ５に沿ってフェライト基板３１を切断する。
【００５２】
これにより、１枚のフェライト基板３１上に形成された複数の３次元磁気センサを個々のチップに分離することが可能となるとともに、１個のフェライトチップ３３を４分割して、フェライトチップ３３の配置回数をほぼ１／４に減らすことができ、３次元磁気センサの組立工程を短縮化することができる。
図１１（ａ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す平面図、図１１（ｂ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【００５３】
図１１において、絶縁性基板４１上には、アモルファス金属層４２および絶縁層４３が順次形成され、絶縁性基板４１の四隅には、感磁部４４ａ〜４４ｄがそれぞれ配置されるとともに、絶縁性基板４１の中央には、信号処理チップＩＣ４が配置されている。ここで、絶縁性基板４１としては、例えば、セラミック基板またはガラスエポキシ基板などを用いることができ、感磁部４４ａ〜４４ｄとしては、ＩｎＳｂを用いることができ、アモルファス金属層４２の厚みは、例えば、２０〜３０μｍに設定することができる。
【００５４】
また、絶縁性基板４１上の両端には、外部出力用のパッドＰ２１〜Ｐ２８が形成されるとともに、絶縁性基板４１上には、信号処理チップＩＣ４と感磁部４４ａ〜４４ｄとの間ならびに信号処理チップＩＣ４とパッドＰ２１〜Ｐ２８との間をそれぞれ接続する配線Ｈ３が設けられている。
さらに、絶縁性基板４１の中央に配置された信号処理チップＩＣ４は、ワイヤＷＢ２を用いることにより、配線Ｈ３とワイヤボンド接続されている。
【００５５】
そして、絶縁性基板４１に対する外部磁場の垂直成分は、アモルファス金属層４２を介して感磁部４４ａ〜４４ｄを貫通し、各感磁部４４ａ〜４４ｄからは、絶対値および符号の等しい感磁部電気出力を得ることができる。
一方、絶縁性基板４１に対する外部磁場の平行成分は、アモルファス金属層４２で収束され、アモルファス金属層４２で曲げられて、感磁部４４ａ〜４４ｄを貫通する。
【００５６】
このため、検出磁界Ｂが対角配置された感磁部４４ｂと４４ｃを結ぶ方向から角度θだけずれている場合、感磁部４４ｂと４４ｃの差分として、Ｂ・ｃｏｓθに比例した出力、および感磁部４４ａと４４ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
この結果、シート状のアモルファス金属層４２を用いた場合においても、感磁部４４ａ〜４４ｄを同一面上に配置することを可能として、磁性体のヒステリシスおよび着磁オフセットの影響を軽減しつつ、３次元磁気センサの小型化を図ることが可能となる。
【００５７】
また、信号処理チップＩＣ４も同一絶縁性基板４１上に搭載して、感磁部４４ａ〜４４ｄと信号処理チップＩＣ４との配線Ｈ３を絶縁性基板４１上に形成することが可能となり、３次元磁気センサの小型化・低コスト化を可能としつつ、メンテナンス作業を軽減することが可能となる。
図１２は、本発明の第３実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【００５８】
図１２（ａ）において、例えば、アモルファス金属箔を貼り付けることにより、セラミック基板５１上にアモルファス金属層５２を形成し、ＣＶＤなどにより、アモルファス金属層５２上に絶縁層５３を形成する。
次に、図１２（ｂ）に示すように、例えば、転写、蒸着またはスパッタなどにより、絶縁層５３上にＩｎＳｂ膜を形成する。
【００５９】
そして、リソグラフィー技術およびエッチング技術を用いて、ＩｎＳｂ膜をパターニングすることにより、セラミック基板５１上に感磁部５４ａ、５４ｂを形成する。
次に、図１２（ｃ）に示すように、例えば、メッキ、スパッタまたは蒸着などにより、ＣｕまたはＡｌなどの導電層を、感磁部５４ａ、５４ｂが配置された絶縁層５３上に形成する。
【００６０】
そして、リソグラフィー技術およびエッチング技術を用いて、導電層をパターニングすることにより、絶縁層５３上に配線層Ｈ４を形成する。
図１３は、図１２（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
図１３において、セラミック基板５１は、個々の３次元磁気センサに対応して区画分けられ、各区画領域の四隅には、アモルファス金属層５２および絶縁層５３を介して感磁部５４が配置され、各区画領域の両端には、外部出力用のパッドＰ３１ａが形成されている。
【００６１】
そして、各感磁部５４およびパッドＰ３１ａからは、各区画領域の中央に向かって配線Ｈ４が形成され、各配線Ｈ４の先端には、信号処理チップＩＣ５をワイヤボンド接続するためのパッドＰ３１ｂが形成されている。
次に、図１２（ｄ）において、信号処理チップＩＣ５を感磁部５４ａ、５４ｂの間に配置し、ワイヤＷＢを用いることにより、セラミック基板５１上に形成された配線層Ｈ４とワイヤボンド接続する。
【００６２】
図１４は、図１２（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
図１４において、セラミック基板５１上の各区画領域ごとに信号処理チップＩＣ５が配置される。そして、ダイシングラインＤ１１〜Ｄ１４に沿ってセラミック基板５１を切断することより、１枚のセラミック基板５１上に形成された複数の３次元磁気センサを、個々のチップに分離する。
【００６３】
図１５（ａ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す平面図、図１５（ｂ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す断面図である。
図１５において、絶縁性基板６１上の四隅には、感磁部６２ａ〜６２ｄがそれぞれ配置されるとともに、絶縁性基板６１上には、信号処理チップＩＣ６と感磁部６２ａ〜６２ｄとの間をそれぞれ接続する配線Ｈ５が設けられている。
【００６４】
また、感磁部６２ａ〜６２ｄが配置された絶縁性基板６１上には、接着層６３を介してアモルファス金属層６４が貼り付けられている。
また、絶縁性基板６１の裏面には、信号処理チップＩＣ６が配置されるとともに、絶縁性基板６１には、絶縁性基板６１の表面と裏面とを接続するスルーホールＴＨ１が形成されている。
【００６５】
ここで、絶縁性基板６１としては、例えば、セラミック基板またはガラスエポキシ基板などを用いることができ、感磁部６２ａ〜６２ｄとしては、ＩｎＳｂを用いることができ、アモルファス金属層６４の厚みは、例えば、２０〜３０μｍに設定することができる。
さらに、絶縁性基板６１の裏面に配置された信号処理チップＩＣ６は、フリップチップ接続またはワイヤボンド接続により、配線Ｈ５と接続されている。
【００６６】
そして、絶縁性基板６１に対する外部磁場の垂直成分は、アモルファス金属層６４を介して感磁部６２ａ〜６２ｄを貫通し、各感磁部６２ａ〜６２ｄからは、絶対値および符号の等しい感磁部電気出力を得ることができる。
一方、絶縁性基板６１に対する外部磁場の平行成分は、アモルファス金属層６４で収束され、アモルファス金属層６４で曲げられて、感磁部６２ａ〜６２ｄを貫通する。
【００６７】
このため、検出磁界Ｂが対角配置された感磁部６２ｂと６２ｃを結ぶ方向から角度θだけずれている場合、感磁部６２ｂと４２ｃの差分として、Ｂ・ｃｏｓθに比例した出力、および感磁部６２ａと６２ｄの差分として、Ｂ・ｓｉｎθに比例した出力を得ることができる。
この結果、シート状のアモルファス金属層６４を用いた場合においても、感磁部６２ａ〜６２ｄを同一面上に配置することを可能として、磁性体のヒステリシスおよび着磁オフセットの影響を軽減しつつ、３次元の磁気を測定することが可能となる。
【００６８】
また、信号処理チップＩ６も同一絶縁性基板６１上に搭載して、感磁部６２ａ〜６２ｄと信号処理チップＩＣ６との配線Ｈ５を絶縁性基板６１上に形成することが可能となり、３次元磁気センサの小型化・低コスト化が可能となるとともに、メンテナンス作業を軽減することが可能となる。
図１６は、本発明の第４実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【００６９】
図１６（ａ）において、例えば、転写、蒸着またはスパッタなどにより、セラミック基板７１上にＩｎＳｂ膜を形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、ＩｎＳｂ膜をパターニングすることにより、セラミック基板７１上に感磁部７２ａ、７２ｂを形成する。
【００７０】
次に、図１６（ｂ）に示すように、セラミック基板７１にスルーホールＴＨ１を形成し、例えば、メッキなどにより、Ｃｕなどの導電層をセラミック基板７１の両面およびスルーホールＴＨ１側壁に形成する。
そして、リソグラフィー技術およびエッチング技術を用いて、導電層をパターニングすることにより、セラミック基板７１上に配線層Ｈ５を形成する。
【００７１】
図１７は、１６（ｂ）の製造段階における３次元磁気センサの構成を示す平面図、図１８（ａ）は、図１７（ｂ）を裏面から見た場合の構成を示す平面図である。
図１７（ａ）において、セラミック基板７１は、個々の３次元磁気センサに対応して区画分けられ、各区画領域の四隅には感磁部７２が配置され、各感磁部７２からは、各区画領域の中央に向かって配線Ｈ５がセラミック基板７１上に形成されている。
【００７２】
そして、図１７（ｂ）および図１８（ａ）において、セラミック基板７１には、セラミック基板７１の両面を接続するためのスルーホールＴＨ１が形成され、スルーホールＴＨ１側壁には、セラミック基板７１の両面を接続する導電層が形成されている。
次に、図１６（ｃ）において、例えば、接着層７３を介してアモルファス金属箔をセラミック基板７１上に貼り付けることにより、セラミック基板７１上にアモルファス金属層７４を形成する。
【００７３】
次に、図１６（ｄ）に示すように、バンプＢＰ２が設けられた信号処理チップＩＣ７をセラミック基板７１の裏面に配置し、セラミック基板７１上に形成された配線層Ｈ５とフリップチップ接続する。
図１８（ｂ）は、図１６（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
【００７４】
図１８（ｂ）において、セラミック基板７１上の各区画領域に対応させて、セラミック基板７１の裏面に信号処理チップＩＣ７が配置される。
次に、図１６（ｅ）において、信号処理チップＩＣ７が配置されたセラミック基板７１を、信号処理チップＩＣ７が上に向くように、リードフレームのダイパッド８１ａ上に配置する。そして、ワイヤＷＢ４を用いることにより、信号処理チップＩＣ７の外部出力端子に接続されたパッドを、リードフレームのリード端子にワイヤボンド接続する。
【００７５】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、本発明の技術的思想の範囲内で、種々変形して実施することが可能である。
例えば、上述した実施形態では、ＩｎＳｂ系ホール素子を例にとって説明したが、ＩｎＡｓやＧａＡｓなどの他の化合物半導体系ホール素子を用いるようにしてもよい。
【００７６】
なお、感磁部としては、ホール効果を利用したもの以外にも、磁気抵抗効果を利用したものなど様々な感磁部の適用が可能である。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、感磁部を同一平面上に配置することで、３次元方向の磁気を測定することが可能となり、磁気センサの形状を薄形化させて、小型化が可能となるとともに、生産性および組立性を向上させてコストを抑えることが可能となる。
【図面の簡単な説明】
【図１】 本発明の参考実施形態に係る磁気センサの概略構成を示す断面図である。
【図２】 図２（ａ）は、図１の磁気センサに対し垂直方向に地磁気が向いている場合の磁気シミュレーション結果を示す図、図２（ｂ）は、図１の磁気センサに対し平行方向に地磁気が向いている場合の磁気シミュレーション結果を示す図である。
【図３】 磁気センサに対し平行方向に地磁気が向いている場合における磁性基板の長さを変化させた時の磁気シミュレーション結果を示す図である。
【図４】 本発明の第１実施形態に係る３次元磁気センサの概略構成を示す平面図である。
【図５】 図５（ａ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す平面図、図５（ｂ）は、本発明の第２実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【図６】 図５の３次元磁気センサの動作を示す平面図である。
【図７】 本発明の第２実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【図８】 図７（ｂ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図９】 図７（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１０】 図７（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１１】 図１１（ａ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す平面図、図１１（ｂ）は、本発明の第３実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【図１２】 本発明の第３実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【図１３】 図１２（ｃ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１４】 図１２（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１５】 図１５（ａ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す平面図、図１５（ｂ）は、本発明の第４実施形態に係る３次元磁気センサの概略構成を示す断面図である。
【図１６】 本発明の第４実施形態に係る３次元磁気センサの製造工程を示す断面図である。
【図１７】 図１６（ｂ）の製造段階における３次元磁気センサの構成を示す平面図である。
【図１８】 図１８（ａ）は、図１７（ｂ）を裏面から見た場合の構成を示す平面図、図１８（ｂ）は、図１６（ｄ）の製造段階における３次元磁気センサの構成を示す平面図である。
Claims (5)
- ダイパッドおよびリード端子を有する磁性リードフレームと、
前記ダイパッドの隅に配置されたホール素子と、
前記ダイパッドの中央に配置された信号処理チップと、
前記ホール素子と前記信号処理チップとを接続する第１ワイヤと、
前記信号処理チップと前記リード端子とを接続する第２ワイヤとを備えることを特徴とする磁気センサ。 - 矩形状磁性基板と、
前記矩形状磁性基板の四隅に形成された感磁層と、
前記矩形状磁性基板の中央に配置された信号処理チップと、
前記矩形状磁性基板上に形成され、前記感磁層と前記信号処理チップとを接続するための配線層とを備えることを特徴とする磁気センサ。 - 矩形状絶縁性基板と、
前記矩形状絶縁性基板上の四隅に形成された感磁層と、
前記感磁層を介して前記矩形状絶縁性基板上に形成された絶縁性接着層と、
前記絶縁性接着層上に貼り付けられたアモルファス磁性層と、
前記矩形状絶縁性基板の裏面に配置された信号処理チップと、
前記矩形状絶縁性基板に設けられたスルーホールと、
前記スルーホールを介して前記感磁層と前記信号処理チップとを接続するための配線層とを備えることを特徴とする磁気センサ。 - 縦横のダイシングラインで区画される矩形状磁性基板上の各区画領域の四隅に感磁層を形成する工程と、
前記感磁層の駆動用および信号出力用配線層ならびに外部接続用配線層を前記矩形状磁性基板上の各区画領域に形成する工程と、
前記矩形状磁性基板上の各区画領域の中央に信号処理チップを配置し、前記配線層と接続する工程と、
前記矩形状磁性基板を前記ダイシングラインに沿って切断する工程とを備えることを特徴とする磁気センサの製造方法。 - 矩形状絶縁性基板上の四隅に感磁層を形成する工程と、
前記矩形状絶縁性基板にスルーホールを形成する工程と、
前記感磁層の駆動用および信号出力用配線層ならびに外部接続用配線層を、前記矩形状絶縁性基板両面および前記スルーホール側壁に形成する工程と、
前記感磁層が配置された矩形状絶縁性基板上に絶縁性接着層を形成する工程と、
前記絶縁性接着層上にアモルファス磁性膜を貼り付ける工程と、
前記矩形状絶縁性基板の裏面に信号処理チップを配置し、前記配線層と接続する工程とを備えることを特徴とする磁気センサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002221982A JP4180321B2 (ja) | 2002-07-30 | 2002-07-30 | 磁気センサおよび磁気センサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002221982A JP4180321B2 (ja) | 2002-07-30 | 2002-07-30 | 磁気センサおよび磁気センサの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008180199A Division JP2008304470A (ja) | 2008-07-10 | 2008-07-10 | 磁気センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004061380A JP2004061380A (ja) | 2004-02-26 |
| JP4180321B2 true JP4180321B2 (ja) | 2008-11-12 |
Family
ID=31942148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002221982A Expired - Lifetime JP4180321B2 (ja) | 2002-07-30 | 2002-07-30 | 磁気センサおよび磁気センサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4180321B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768083B2 (en) * | 2006-01-20 | 2010-08-03 | Allegro Microsystems, Inc. | Arrangements for an integrated sensor |
| EP2741095B1 (en) | 2006-04-13 | 2015-08-19 | Asahi Kasei EMD Corporation | Magnetic sensor and method for fabricating the same |
| JP4903543B2 (ja) * | 2006-05-18 | 2012-03-28 | 旭化成エレクトロニクス株式会社 | 磁気センサ及びその製造方法 |
| WO2011068146A1 (ja) | 2009-12-02 | 2011-06-09 | アルプス電気株式会社 | 磁気センサ |
| JP6354570B2 (ja) * | 2014-12-22 | 2018-07-11 | 株式会社デンソー | センサユニット、および、これを用いた集磁モジュール |
| JP7049102B2 (ja) * | 2016-12-07 | 2022-04-06 | 旭化成エレクトロニクス株式会社 | 電流センサ |
| CN115332291A (zh) * | 2022-10-11 | 2022-11-11 | 苏州矩阵光电有限公司 | 三维霍尔传感器结构及制备方法 |
-
2002
- 2002-07-30 JP JP2002221982A patent/JP4180321B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004061380A (ja) | 2004-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2003462B1 (en) | Magnetic sensor and production method thereof | |
| KR100996712B1 (ko) | 자기 센서 및 이의 제조 방법 | |
| US20110234218A1 (en) | Integrated multi-axis hybrid magnetic field sensor | |
| JP4626728B2 (ja) | 磁気検出装置 | |
| US9739850B2 (en) | Push-pull flipped-die half-bridge magnetoresistive switch | |
| EP3974846A1 (en) | Current sensor device | |
| WO2014094526A1 (zh) | 磁传感装置及其磁感应方法 | |
| JP2008304470A (ja) | 磁気センサ | |
| US20200158791A1 (en) | Sensor package with integrated magnetic shield structure | |
| JP5612398B2 (ja) | 磁気センサ | |
| US20130127454A1 (en) | Magnetic field sensor including an anisotropic magnetoresistive magnetic sensor and a hall magnetic sensor | |
| JP4180321B2 (ja) | 磁気センサおよび磁気センサの製造方法 | |
| CN117075008A (zh) | 多轴磁场传感器以及多轴磁场传感器芯片 | |
| JP3961265B2 (ja) | 磁気センサ | |
| KR101176582B1 (ko) | 모놀리틱 3축 자기센서 | |
| EP4328607A1 (en) | Magnetic sensor device, and method of producing same | |
| EP3712630B1 (en) | Magnetic field sensor | |
| EP4328560A1 (en) | Magnetoelastic torque sensor system and method | |
| US20230087727A1 (en) | Magnetic sensor | |
| WO2024042058A1 (en) | Magneto-elastic torque sensor device, system and method | |
| JP2024043726A (ja) | 電流センサ | |
| KR20120132366A (ko) | 3-축 자기 센서 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080710 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080819 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080827 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4180321 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |