JP4154558B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 76
- 239000000758 substrate Substances 0.000 claims description 97
- 229910052594 sapphire Inorganic materials 0.000 claims description 84
- 239000010980 sapphire Substances 0.000 claims description 84
- 150000004767 nitrides Chemical class 0.000 claims description 37
- 230000003071 parasitic effect Effects 0.000 claims description 34
- 239000013078 crystal Substances 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 5
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 4
- 229910002601 GaN Inorganic materials 0.000 description 35
- 230000017525 heat dissipation Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 229910002704 AlGaN Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、サファイア基板を用いた電界効果型トランジスタ（ＦＥＴ）に関し、特にGaNなどのIII族窒化物半導体材料を利用した電界効果型トランジスタに関する。
【０００２】
【従来の技術】
GaNをはじめとするIII族窒化物半導体は、ＧａＡｓに近いキャリア輸送特性を有する上、ワイドバンドギャップであることから破壊電界が高い。このため、高周波・高出力トランジスタの材料として有望視されている。
【０００３】
GaN系半導体材料を利用してデバイスを作製する場合、バルクGaN系基板を得ることが困難なことから、通常、異種基板上にGaN系半導体層をエピタキシャル成長させデバイスを形成するというプロセスが採用される。異種基板としては、サファイアやＳｉＣが利用されている。ＳｉＣは熱伝導性に優れるが、高価でウェーハの大面積化が困難である。一方、サファイアは、熱伝導性に劣るものの大口径化による低価格化が可能である。これらの異種基板は用途や目的等に応じて使い分けられている。ＭＭＩＣ（MonolithicMicrowaveIC）などの分野では、熱放散の制約が厳しくない小電力の用途があり、このような用途では、ＳｉＣよりもサファイアが広く利用されている。 サファイア基板を用いてＦＥＴを形成する場合、従来技術においては、Ｃ面サファイアが利用され、Ｃ面上に素子が形成されていた（特開２０００−８２６７１号公報、Jpn.J.Appl.Phys.vol.38.1999年、pp.2630（Ｔ.Egawaetc.）等）。図５は、特開２０００−８２６７１号公報の図１２に記載されている従来のＭＥＳＦＥＴの構造を示す図である。Ｃ面サファイア基板５１上に、ＧａＮバッファ層５２、ｎ型ＧａＮチャネル層５３が積層し、その上にソース電極５４、ゲート電極５５、ドレイン電極５６が形成されている。一方、図６は、同公報の図１３に記載された従来のＨＥＭＴの構造を示す図である。Ｃ面サファイア基板６１上に、ＧａＮバッファ層６２、アンドープＧａＮチャネル層６３およびｎ−ＡｌＧａＮ電子供給層６４が積層し、その上にソース電極６５、ゲート電極６６、ドレイン電極６７が形成されている。いずれもサファイアＣ面上にＧａＮ系半導体層を積層し、ＦＥＴを作製している。なお、同公報には、サファイア基板を利用して光デバイスや電子デバイスを作製する際に、サファイアのＡ面、Ｎ面、Ｓ面、Ｒ面、Ｍ面等、いずれの面を用いてもよいと記載されているが、具体的な開示はサファイアＣ面上にデバイスを形成する例にとどまっており、他の面を用いる場合の具体的な製造プロセスやデバイス設計指針等は示されていない。
【０００４】
以上のように従来技術においてはサファイアＣ面上にＧａＮ系半導体層を形成し、デバイスを形成していたが、以下のような課題を有していた。
【０００５】
第一に、大口径化を図る上での制約があった。近年では、生産性向上の観点から、ウェーハの大口径化が求められている。ところが、Ｃ面を結晶成長面としたサファイアは、機械的加工性が充分でなく、表面研磨の加工が困難であり、またリボン結晶法などでは幅の広い結晶が成長できない、といった理由から、大口径が困難である。現状では４インチの基板までしか得られていない。
【０００６】
第二に、放熱特性の改善が困難であった。サファイアは熱伝導率が低いため、従来から、放熱特性の改善が求められており、このため、基板を薄くすることが望まれていた。ところが、上記したようにサファイアは機械的加工性が充分でないため、厚みを薄くすることが難しく、この結果、放熱特性の改善が困難となっていた。
【０００７】
第三に、基板中に生じる寄生容量が比較的大きく、素子特性向上の阻害要因となっていた。特に、Ｃ面サファイアでは機械的加工性の点から基板をある程度厚くする必要があり、この結果、基板中に大きな寄生容量が生じていた。
【０００８】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、III族窒化物半導体素子において、生産性および放熱特性を改善するとともに、寄生容量低減による素子特性の改善を図ることを課題とする。
【０００９】
【課題を解決するための手段】
本発明は、単結晶サファイア基板上に形成されたIII族窒化物半導体層と、前記III族窒化物半導体層の表面に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を有する半導体装置であって、前記III族窒化物半導体層が、前記単結晶サファイア基板のＡ面上に形成された半導体装置に関するものである。
【００１０】
本発明によれば、単結晶サファイア基板上に形成されたIII族窒化物半導体層と、前記III族窒化物半導体層の表面に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を有する半導体装置であって、
前記III族窒化物半導体層は、前記単結晶サファイア基板のＡ面上に形成され、ソース電極、ドレイン電極およびゲート電極は、前記単結晶サファイア基板のＣ軸となす角が２０度以内の方向に延在して形成されたことを特徴とする半導体装置、が提供される。
【００１１】
本発明は、III族窒化物半導体層を、単結晶サファイア基板のＡ面上に形成する。図４はサファイアの面方位を説明する図である。図中、Ｃ軸と垂直に（０００１）面が形成され、六角柱の側面と対応するように（１１−２０）面が形成されている。図中、（０００１）と等価な｛０００１｝面（Ｃ面）が２個、（１１−２０）と等価な｛１１−２０｝面（Ａ面）が６個、（１−１００）と等価な｛１−１００｝面（Ｍ面）が６個、それぞれ形成されている。本発明は、これらの面のうち、Ａ面上にIII族窒化物層を形成してＦＥＴを構成するものである。
【００１２】
半導体レーザ等の光デバイスの分野においては、サファイアＡ面上にIII族窒化物半導体層を形成する技術について検討された例がある。GaN系光デバイスにおいても、ＧａＮ系半導体層の結晶成長面は、通常、サファイア基板Ｃ面が選択されるが、特開平７−２９７４９５号公報に見られるように、サファイアＡ面を結晶成長面とする提案もなされている。
【００１３】
しかしながら、ＦＥＴをはじめとする電子デバイスの分野においては、サファイアＡ面をはじめとするＣ面以外の面上に素子を形成する試みはなされていなかった。これは、以下に述べる理由による。
【００１４】
III族窒化物半導体を利用したＦＥＴにおいては、ピエゾ効果や自発分極によって発生するキャリアを有効に利用してデバイス設計を行うことが重要である。このため、ピエゾ効果や自発分極が効果的に発生する結晶面、すなわちIII族窒化物半導体層のＣ面を成長面としてエピタキシャル層を成長させることが重要となる。すなわち、Ｃ軸と平行な面上に電子デバイスを形成するためには、III族窒化物半導体層をＣ軸方向に安定的に成長させることが重要となる。また、III族窒化物半導体層に欠陥が発生すると格子緩和によりピエゾ効果が充分に得られなくなることから、転位等の欠陥を低減させることが必要となる。半導体レーザ等においても欠陥低減の要請があるが、電子デバイスにおいては半導体層の構造が大きく相違し、欠陥低減に関する要求水準も異なるものとなっている。
【００１５】
ところが、III族窒化物半導体層をＣ軸方向に欠陥を低減しつつ安定的に結晶成長させるためのプロセス上の指針は、従来技術においては明らかにされていなかった。
【００１６】
また、サファイア単結晶は六方晶構造であり、たとえばサファイアＡ面は、その面内で、Ｃ軸方向とそれに直交した方向とで結晶構造上異方性を有する。比誘電率については、Ｃ軸平行方向で11.5、垂直方向で9.3と２０％程度の差がある。このため、Ｃ面以外の面、たとえばＡ面上にＦＥＴを形成しようとした場合、Ｃ面と同様の特性が得られるかどうか、また、Ｃ面に形成した場合には発生していなかった問題が生じないかどうか、種々の検討が必要となる。さらに、このような異方性を克服して所望の特性のＦＥＴを安定的に作製するためのデバイス設計上の知見が必要となる。しかしながら、このような検討は、従来、ほとんど行われていなかった。
【００１７】
本発明においては、サファイアＡ面上にIII族窒化物半導体層を形成し、ＦＥＴを構成している。このため、以下の利点が得られる。
【００１８】
第一に、基板縦方向の寄生容量を低減し、素子の高速動作性を向上できる。
【００１９】
第二に、大口径の基板を用いて素子を製造できるので、生産性を大幅に向上できる。
【００２０】
第三に、基板の機械的加工性が優れるため、Ｃ面サファイアに比べて基板厚みを薄くすることができる。具体的には１００μｍ以下、あるいは５０μｍ以下といった厚みにすることができる。この結果、基板の放熱特性を顕著に改善できる上、基板縦方向の寄生容量を一層低減することができる。
【００２１】
さらに本発明は、ＦＥＴの配置に関し、ソース電極、ドレイン電極およびゲート電極を、サファイアＣ軸方向に対して所定の範囲内となるようにしているため、ＦＥＴを高速に動作させることができる。
【００２２】
【発明の実施の形態】
本発明におけるIII族窒化物半導体とは、Ｖ族元素として窒素を含む半導体であり、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ等の窒化ガリウム系半導体のほか、ＡｌＮ、ＩｎＮ等の半導体を含む。
【００２３】
本発明は、ＨＥＭＴ、ＭＥＳＦＥＴのいずれにも適用できる。ＨＥＭＴに適用する場合は、III族窒化物半導体層が、動作層およびこの上に形成された電子供給層を含み、これらの層の界面に２次元電子ガスが形成される構成となる。
本発明は、これまで検討されていなかったＣ軸に平行な面上にIII族窒化物半導体層を形成しＦＥＴを構成するものである。Ｃ軸に平行な面上にIII族窒化物半導体層を形成して高品質のＦＥＴを安定的に作製するためには、成長前の基板表面処理、成長条件等を適切に選択することが重要となる。たとえば、後述するようにエピタキシャル成長前の前処理として酸素または水素中で１１００℃以上、３０分間以上の条件でアニールを行うことが有効となる。温度および時間の上限は、たとえば、１６００℃以下、１２０分以下とすることで十分である。これに加えて、さらにエピタキシャル成長速度を適正範囲に設定する等の手法が有効となる。このような手法によって、ピエゾ効果や自発分極が安定的に発生し得る高品質のエピタキシャル成長層が得られる。
【００２４】
本発明においてサファイア基板の厚みを１００μｍ以下とした場合、基板の放熱特性を顕著に改善できる上、基板縦方向の寄生容量を一層低減することができる。
【００２５】
また、本発明においてサファイア基板の厚みを下記式
【００２６】
【数１】
【００２７】
Ｓpad：パッド電極の面積
Ｓgate：ゲート電極の面積
εsub：サファイア基板の厚み方向の比誘電率
εepi：III族窒化物半導体層の厚み方向の比誘電率
ｔsub：サファイア基板の厚み
ｔact：III族窒化物半導体層の実効厚み
を満たすようにすると、パッド電極由来の寄生容量によるＦＥＴ高周波特性の劣化を低減できる。ここで、パッド電極とは、外部からソースまたはドレインに電気を供給するための電極である。また、ｔact（III族窒化物半導体層の実効厚み）とは、ゲート電極および半導体層表面の界面と、キャリアの存在する層と、の間の距離をいう。たとえば、ＨＥＭＴにおいては、ゲート電極下端から２次元電子ガス層までの距離をいい、ＭＥＳＦＥＴにおいては、ゲート電極下の空乏層の厚みをいう。以下、上記の点について図面を参照して説明する。
【００２８】
図３はＧａＮ系ＨＥＭＴの概略構造を示す図である。サファイア基板２上にＧａＮ系半導体エピタキシャル成長層３が積層し、その表面にゲート電極４、パッド電極５が形成されている。図中、ソース・ドレイン電極、線路等は省略してある。サファイア２基板裏面には接地導体１が設けられている。パッド電極は、外部から入力された電力をトランジスタに供給する役割を果たす。このような構造のトランジスタにおいて、ゲート電極４の直下およびパッド電極直下に、図示したような寄生容量Ｃ１、Ｃ２が発生する。ここで、Ｃ1、Ｃ2の大きさは以下のようになる。
【００２９】
【数２】
【００３０】
【数３】
【００３１】
Ｓpad：パッド電極の面積
Ｓgate：ゲート電極の面積
εsub：サファイア基板２の比誘電率
εepi：ＧａＮ系半導体エピタキシャル成長層３の比誘電率
ｔsub：サファイア基板２の厚み
ｔepi：ＧａＮ系半導体エピタキシャル成長層３の厚み
ｔact：ＧａＮ系半導体エピタキシャル成長層３の実効厚み
ＧａＮ系半導体エピタキシャル成長層が、通常、１μｍ以下、たとえば０．０２〜０．０５μｍであるのに対し、基板厚みがたとえば１０μｍであることから、（Ａ）式で示した近似が成り立つ。パッド電極に由来する寄生容量Ｃ2は、ゲート電極に由来する容量Ｃ1に対し１０％以内、望ましくは５％以内にすることでトランジスタとしての高周波特性の劣化を防止できる。１０％以内とすると、寄生容量Ｃ2の影響は、
Ｃ2≧Ｃ1×０．１
を満たすとき顕著となる。この式に、前記した（Ａ）、（Ｂ）式を代入すると、下記式（１）が得られる。
【００３２】
【数４】
【００３３】
この式を満たす基板厚みとした場合、パッド電極下寄生容量の影響が顕在化するため、基板厚み方向の比誘電率を低減する本発明の適用が一層効果的となる。すなわち、放熱特性の改善および基板厚み方向の寄生容量低減の観点からは、基板厚みをなるべく薄くすることが望ましいところ、サファイアＣ面を利用する従来技術においては、基板の機械的強度が充分でないことに加え、式（１）を満たす基板厚みとした場合、パッド電極下寄生容量の発生が問題となることから、基板を薄くすることに限界があった。これに対し、基板厚み方向の比誘電率を低減する本発明によれば、パッド電極下寄生容量の絶対値を低減できるため、サファイア基板を薄くしてもパッド電極下寄生容量の影響を排除でき、ＦＥＴの高周波特性の劣化を防止できる。
【００３４】
ここで、各パラメータは、通常、以下の範囲となる。
Ｓpad／Ｓgate：１０〜１０００
εsub：９．４〜１１．４
εepi：約９．０
ｔsub：１０〜６００μｍ（１０μｍ未満ではトランジスタの動作が不良となることがある）
ｔact：０．０２〜０．０５μｍ
上記パラメータの範囲を考慮した場合、パッド電極下寄生容量の影響が顕在化する範囲は、
ｔsub≦５０μｍ
となる。同様に５％以内とすると、
ｔsub≦１００μｍ
でパッド電極下寄生容量の影響が顕在化する。
【００３５】
以上、ＨＥＭＴを例に挙げて、本発明の効果がより顕著となる基板厚みの範囲について説明したが、ＭＥＳＦＥＴでも同様である。ＨＥＭＴの場合はｔsubはゲート電極から２次元電子ガス層までの距離であるが、ＭＥＳＦＥＴの場合はｔsubを、「ゲート電極下に形成される空乏層の厚み」とすることで上記と同様の議論が適用でき、（１）式はトランジスタ一般に適用できる。また、ＭＥＳＦＥＴの場合も通常採用される各パラメータの値は上記と同様であることから、上記（２）式で示されるｔsubの範囲もトランジスタ一般に適用できる
以下、図面を参照して本発明の好ましい実施形態について説明する。
【００３６】
図１は本実施形態に係るAlGaN/GaNヘテロ接合FEＴの構造を示す図である。以下、このＦＥＴ作製手順について説明する。
【００３７】
まず、直径８インチのＡ面サファイア基板（主面が（１１−２０）面）を用意する。基板表面を洗浄した後、酸素中または水素中にて、たとえば１２００℃、６０分の条件でアニールを行う。このアニールを行った上で半導体層の成長速度を適切に選択することにより、窒化ガリウム系半導体層をＣ軸方向に安定的に成長させることができる。得られる半導体層の欠陥密度も比較的小さくすることができる。
【００３８】
窒化ガリウム系半導体層の成長は例えばＭＯＶＰＥ法により以下のようにして行う。まず、４００〜６５０℃程度の低温でＡｌＮまたはＧａＮからなるバッファ層１２を形成する。昇温後、ＦＥＴを構成する窒化ガリウム系半導体材料からなるエピタキシャル層１３を堆積する。
【００３９】
次いで、レジストをマスクとしてＮイオンを注入し、ｎ層を分離する。注入条件は、たとえば100KeV、１０14cm-2とする。
【００４０】
次にリフトオフ法を用いてＴｉおよびＡｌを積層した後、アニールを行い、ソース電極１５、ドレイン電極１７およびパッド電極（不図示）を形成する。ＴｉおよびＡｌの膜厚は、たとえば、20nm、200nmとする。アニールは、たとえば６５０℃で３０秒窒素雰囲気中で行う。
【００４１】
次にリフトオフ法を用いてＮｉおよびＡｕを積層し、ゲート電極１６を形成する。ＴｉおよびＡｌの膜厚は、たとえば、20nm、200nmとする。
【００４２】
つづいて、保護膜となる酸化膜またはＳｉＮ膜を堆積し、コンタクトをとるためのスルーホールを形成し、さらに金メッキ工程で配線部分を形成する。その後、素子の形成されたウェーハを研磨等により厚みを１０〜５０μｍにし、さらにダイシングしてチップに分離する。ダイシングは、（０００１）面および（１−１００）面を利用することが好ましい。これらの面に沿ってスクライブし、ダイシングを行うことにより、比較的容易にダイシングを行うことができる。以上のようにして、図１に示す構造のＦＥＴが得られる。
【００４３】
高周波用のFEＴでは高周波特性を高めるために信号出力電極であるドレイン電極の寄生容量を低くすることが重要である。そこで、本実施形態では、ＦＥＴの平面方向の配置を所定の条件を満たすようにしている。
【００４４】
本実施形態に係るFEＴの動作時の電界の様子を図１（ｂ）に示す。図１（ｂ）中、ソースからゲートへ向かう電気力線１８はゲート−ソース間の寄生容量Cgsに対応し、ドレインからゲートへ向かう電気力線１９はゲート−ドレイン間の寄生容量Cgdに対応する。また、ソースからドレインへ向かう電気力線２０はドレイン−ソース間の寄生容量Cdsに対応する。
【００４５】
ここで、ＦＥＴの遮断周波数をｆTは、ドレイン電極由来の寄生容量であるＣｄｓおよびＣｇｄに依存し、相互コンダクタンスをＧmとすると近似的に次式が成り立つ。
ｆT＝Ｇm／２π（Ｃｇｄ＋Ｃｄｓ）
ここで、Ｃｇｄはエピタキシャル層１３の比誘電率に依存し、サファイア基板１１の比誘電率の影響は少ない。一方、Ｃｄｓについては、対応する電気力線２０がサファイア基板１１を通っており、サファイア基板１１の比誘電率に依存する値となる。
【００４６】
以上のことを考慮し、本発明者らは、ゲート長１μｍ、ソース・ドレイン間３μｍ、GaN膜厚0.5μｍのFEＴに対し、その下の基板を比誘電率を9.3と11.5としてデバイスシミュレーションを行った。その結果、Vdd=10Vの飽和領域で、基板比誘電率9.3のモデルでは遮断周波数が24.5GHzとなった。一方、基板比誘電率11.5のモデルでは遮断周波数が23.3GHzとなり、これらのモデルの間で約５％の差が生じることが明らかになった。すなわち、Ａ面サファイア上ではＦＥＴの置く向きにより動作速度が５％変わることになる。ゲート電極、ソース・ドレイン電極をサファイアＣ軸と平行に延在するように配置すれば、この向きと垂直にした場合と比較してＦＥＴの動作が５％程度速くなる。
【００４７】
次にＦＥＴの配置と性能の関係について検討した結果を示す。図２（ｂ）のように、ＦＥＴのゲート電極およびソース・ドレイン電極の延在する方向と、サファイア基板Ｃ軸とのなす角（ずれ角）をα’とすると、α’と速度低下量（α’＝０のときと比較した速度低下量）との関係は下記表のようになる。
【００４８】
【表１】
【００４９】
実用上、速度低下量として０．３％以下、すなわち、最高速度となる向きの配置に対して９９．７％以上の動作速度が得られることが望まれることから、ずれ角α’は２０゜以下とすることが好ましい。
【００５０】
また、サファイアＡ面を用いた場合、素子形成面に誘電率の異方性が生じるため、ペアトランジスタにおける信号伝搬特性の特性差が発生し、作動増幅器などにおける歪みをもたらす要因となる。この歪み量はｓｉｎα’の２乗の値に比例し、以下の表のような関係となる。
【００５１】
【表２】
【００５２】
実用上、歪み量は３％以下、より好ましくは１％以下とすることが望まれることから、歪み量低減の観点からは、ずれ角α’を１０゜以下とするのが好ましく、６゜以下とするのがより好ましい。
【００５３】
以上のことから、本実施形態では、ＦＥＴの平面方向の配置を図２（ｂ）のようにし、ゲート電極およびソース・ドレイン電極の延在する方向と、サファイアＣ軸の方向のなす角α’を６°以内としている。ドレイン電流はサファイアＣ軸に対して略垂直の方向となる。このようにすることによって、高速動作性に優れるＦＥＴが得られる。
【００５４】
また、本実施形態に係るＦＥＴと、パッド電極および基板との関係は、図３のようになっている。ここで、各パラメータの値は以下のようになっている。
Ｓpad／Ｓgate：１００
εsub：９．４
εepi：約９．０
ｔsub：１０〜１００μｍ
ｔact：０．０２〜０．０５μｍ
前記したように、パッド電極による寄生容量の問題が顕在化する基板厚みは、下記式（１）により与えられる。
【００５５】
【数５】
【００５６】
上記パラメータの範囲を考慮すると、本実施形態の例においては、
ｔsub≦５２（μｍ）
の領域で、パッド電極寄生容量の問題が顕在化することとなる。
【００５７】
本実施形態では、放熱特性の改善および基板厚み方向の寄生容量の低減の観点から、基板厚みを１０〜５０μｍとしている。従来のようにサファイアＣ面に素子を形成した場合は、この基板厚みではパッド電極寄生容量が問題になるところ、本実施形態ではサファイアＡ面を素子形成面として利用しているため、かかる問題が解決される。
【００５８】
【実施例】
実施例１
本実施例に係るAlGaN/GaNヘテロ接合FEＴの構造を図１に示す。このＦＥＴは、直径８インチのＡ面サファイア基板（主面が（１１−２０）面）上に窒化ガリウム半導体層を堆積し、電極等を形成した後、厚み３０μｍとなるまで研磨し、チップに分離することによって作製した。
【００５９】
作製手順は、実施形態で説明した手順と同様である。基板表面洗浄後のアニールは、酸素中で１２００℃にて行った。成膜温度は、低温バッファ層は約６５０℃、その他の層は、約１０５０℃とした。エピタキシャル層１２は、以下の層がこの順で積層した構成とした。
AlNバッファ層（膜厚１００ｎｍ）
GaN層（膜厚０．５μｍ）
ノンドープAl0.2Ga0.8N（膜厚５ｎｍ）
シリコン４×１０18ｃｍ-3ドープAl0.2Ga0.8N（膜厚1５ｎｍ）
ノンドープAl0.2Ga0.8N（膜厚５ｎｍ）
また、ダイシングは、（０００１）面および（１−１００）面を利用して行った。
【００６０】
本実施例では、ＦＥＴの平面方向の配置は図２（ａ）のようにし、ゲート電極およびソース・ドレイン電極の延在する方向を、サファイアＣ軸と略平行とした。ドレイン電流はサファイアＣ軸に対して略垂直の方向となる。ウエハ内のＣ軸の向きはＸ線解析などであらかじめ測定できるので、その方向に切り欠き等の印を付けておくことで容易に確認できる。またマスク設計においてはFEＴ間をつなぐ配線をＦＥＴの向きと平行か垂直にすれば、四角形のチップの面積を有効に使うことが出来る。また、配線にはコプレーナ線路を使うことがあるが、この場合は誘電率の違いを考慮して線間の間隔を変えてインピーダンスを合わせることが好ましい。
【００６１】
また本実施例に係るＦＥＴにおいては、前記した各パラメータの値は以下のようになっている。
Ｓpad／Ｓgate：１００
εsub：９．４
εepi：約９．０
ｔsub：３０μｍ
ｔact：０．０５μｍ
上記パラメータを前述した式（１）に代入することにより、パッド電極による寄生容量の問題が顕在化する基板厚み範囲は、
ｔsub≦５２（μｍ）
と求まる。本実施例では、放熱特性の改善および基板厚み方向の寄生容量の低減の観点から、基板厚みを３０μｍとしている。従来のようにサファイアＣ面に素子を形成した場合は、この基板厚みではパッド電極寄生容量が問題になるところ、本実施例ではサファイアＡ面を素子形成面として利用しているため、かかる問題が解決される。
【００６２】
本実施例で得られたＦＥＴは、生産性、放熱特性、高速動作性に優れるものであった。
【００６３】
参考例１
図８に示すように、サファイア基板８０上にＧａＮ系半導体層８１を形成し、その上にソース電極８２、ゲート電極８３、ドレイン電極８４を形成したＨＥＭＴを解析対象として、熱抵抗および表面平均温度の基板厚み依存性をシミュレーションした。計算結果を図７に示す。熱抵抗および表面平均温度は、いずれも基板が薄くなるにつれて減少し、特に厚み５０μｍ以下の領域で顕著に減少していることがわかる。この結果から、サファイア基板の厚みを５０μｍ以下とすることにより顕著な放熱効果が得られることが明らかになった。
【００６４】
参考例２
Ａ面を主面とする厚み３００μｍのサファイア基板と、Ｃ面を主面とする厚み３００μｍのサファイア基板とを用意し、これらを研削し、外観観察を行った。Ｃ面を主面とするサファイア基板では厚みが７０μｍ程度になった時点でクラックが発生した。一方、Ａ面を主面とするサファイア基板では、基板厚みが３０μｍとなった時点でもクラックの発生はなく、外観の異常は認められなかった。
【００６５】
【発明の効果】
以上説明したように本発明によれば、単結晶サファイア基板のＡ面上にIII族窒化物半導体層を形成し、ＦＥＴを構成している。このため、良好な生産性が得られる上、放熱特性を向上させることができる。また、ＦＥＴの平面方向の配置について、所定条件を満たすようにしているため、優れた高速動作性が実現される。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る半導体装置の平面図である。
【図３】本発明に係る半導体装置の作用を説明するための図である。
【図４】単結晶サファイアの面方位を説明する図である。
【図５】従来技術に係る半導体装置の断面図である。
【図６】従来技術に係る半導体装置の断面図である。
【図７】熱抵抗および表面平均温度の基板厚み依存性のシミュレーション結果である。
【図８】図７のシミュレーションに用いた解析対象を説明するための図である。
【符号の説明】
１ 接地導体
２ サファイア基板
３ エピタキシャル成長層
４ ゲート電極
５ パッド電極
１１ サファイア基板
１２ バッファ層
１３ エピタキシャル成長層
１５ ソース電極
１６ ゲート電極
１７ ドレイン電極
１８ 電気力線
１９ 電気力線
２０ 電気力線
５１ Ｃ面サファイア基板
５２ ＧａＮバッファ層
５３ ｎ型ＧａＮチャネル層
５４ ソース電極
５５ ゲート電極
５６ ドレイン電極
６１ Ｃ面サファイア基板
６２ ＧａＮバッファ層
６３ アンドープＧａＮチャネル層
６４ ｎ−ＡｌＧａＮ電子供給層
６５ ソース電極
６６ ゲート電極
６７ ドレイン電極
８０ サファイア基板
８１ ＧａＮ系半導体層
８２ ソース電極
８３ ゲート電極
８４ ドレイン電極
【発明の属する技術分野】
本発明は、サファイア基板を用いた電界効果型トランジスタ（ＦＥＴ）に関し、特にGaNなどのIII族窒化物半導体材料を利用した電界効果型トランジスタに関する。
【０００２】
【従来の技術】
GaNをはじめとするIII族窒化物半導体は、ＧａＡｓに近いキャリア輸送特性を有する上、ワイドバンドギャップであることから破壊電界が高い。このため、高周波・高出力トランジスタの材料として有望視されている。
【０００３】
GaN系半導体材料を利用してデバイスを作製する場合、バルクGaN系基板を得ることが困難なことから、通常、異種基板上にGaN系半導体層をエピタキシャル成長させデバイスを形成するというプロセスが採用される。異種基板としては、サファイアやＳｉＣが利用されている。ＳｉＣは熱伝導性に優れるが、高価でウェーハの大面積化が困難である。一方、サファイアは、熱伝導性に劣るものの大口径化による低価格化が可能である。これらの異種基板は用途や目的等に応じて使い分けられている。ＭＭＩＣ（MonolithicMicrowaveIC）などの分野では、熱放散の制約が厳しくない小電力の用途があり、このような用途では、ＳｉＣよりもサファイアが広く利用されている。 サファイア基板を用いてＦＥＴを形成する場合、従来技術においては、Ｃ面サファイアが利用され、Ｃ面上に素子が形成されていた（特開２０００−８２６７１号公報、Jpn.J.Appl.Phys.vol.38.1999年、pp.2630（Ｔ.Egawaetc.）等）。図５は、特開２０００−８２６７１号公報の図１２に記載されている従来のＭＥＳＦＥＴの構造を示す図である。Ｃ面サファイア基板５１上に、ＧａＮバッファ層５２、ｎ型ＧａＮチャネル層５３が積層し、その上にソース電極５４、ゲート電極５５、ドレイン電極５６が形成されている。一方、図６は、同公報の図１３に記載された従来のＨＥＭＴの構造を示す図である。Ｃ面サファイア基板６１上に、ＧａＮバッファ層６２、アンドープＧａＮチャネル層６３およびｎ−ＡｌＧａＮ電子供給層６４が積層し、その上にソース電極６５、ゲート電極６６、ドレイン電極６７が形成されている。いずれもサファイアＣ面上にＧａＮ系半導体層を積層し、ＦＥＴを作製している。なお、同公報には、サファイア基板を利用して光デバイスや電子デバイスを作製する際に、サファイアのＡ面、Ｎ面、Ｓ面、Ｒ面、Ｍ面等、いずれの面を用いてもよいと記載されているが、具体的な開示はサファイアＣ面上にデバイスを形成する例にとどまっており、他の面を用いる場合の具体的な製造プロセスやデバイス設計指針等は示されていない。
【０００４】
以上のように従来技術においてはサファイアＣ面上にＧａＮ系半導体層を形成し、デバイスを形成していたが、以下のような課題を有していた。
【０００５】
第一に、大口径化を図る上での制約があった。近年では、生産性向上の観点から、ウェーハの大口径化が求められている。ところが、Ｃ面を結晶成長面としたサファイアは、機械的加工性が充分でなく、表面研磨の加工が困難であり、またリボン結晶法などでは幅の広い結晶が成長できない、といった理由から、大口径が困難である。現状では４インチの基板までしか得られていない。
【０００６】
第二に、放熱特性の改善が困難であった。サファイアは熱伝導率が低いため、従来から、放熱特性の改善が求められており、このため、基板を薄くすることが望まれていた。ところが、上記したようにサファイアは機械的加工性が充分でないため、厚みを薄くすることが難しく、この結果、放熱特性の改善が困難となっていた。
【０００７】
第三に、基板中に生じる寄生容量が比較的大きく、素子特性向上の阻害要因となっていた。特に、Ｃ面サファイアでは機械的加工性の点から基板をある程度厚くする必要があり、この結果、基板中に大きな寄生容量が生じていた。
【０００８】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、III族窒化物半導体素子において、生産性および放熱特性を改善するとともに、寄生容量低減による素子特性の改善を図ることを課題とする。
【０００９】
【課題を解決するための手段】
本発明は、単結晶サファイア基板上に形成されたIII族窒化物半導体層と、前記III族窒化物半導体層の表面に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を有する半導体装置であって、前記III族窒化物半導体層が、前記単結晶サファイア基板のＡ面上に形成された半導体装置に関するものである。
【００１０】
本発明によれば、単結晶サファイア基板上に形成されたIII族窒化物半導体層と、前記III族窒化物半導体層の表面に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を有する半導体装置であって、
前記III族窒化物半導体層は、前記単結晶サファイア基板のＡ面上に形成され、ソース電極、ドレイン電極およびゲート電極は、前記単結晶サファイア基板のＣ軸となす角が２０度以内の方向に延在して形成されたことを特徴とする半導体装置、が提供される。
【００１１】
本発明は、III族窒化物半導体層を、単結晶サファイア基板のＡ面上に形成する。図４はサファイアの面方位を説明する図である。図中、Ｃ軸と垂直に（０００１）面が形成され、六角柱の側面と対応するように（１１−２０）面が形成されている。図中、（０００１）と等価な｛０００１｝面（Ｃ面）が２個、（１１−２０）と等価な｛１１−２０｝面（Ａ面）が６個、（１−１００）と等価な｛１−１００｝面（Ｍ面）が６個、それぞれ形成されている。本発明は、これらの面のうち、Ａ面上にIII族窒化物層を形成してＦＥＴを構成するものである。
【００１２】
半導体レーザ等の光デバイスの分野においては、サファイアＡ面上にIII族窒化物半導体層を形成する技術について検討された例がある。GaN系光デバイスにおいても、ＧａＮ系半導体層の結晶成長面は、通常、サファイア基板Ｃ面が選択されるが、特開平７−２９７４９５号公報に見られるように、サファイアＡ面を結晶成長面とする提案もなされている。
【００１３】
しかしながら、ＦＥＴをはじめとする電子デバイスの分野においては、サファイアＡ面をはじめとするＣ面以外の面上に素子を形成する試みはなされていなかった。これは、以下に述べる理由による。
【００１４】
III族窒化物半導体を利用したＦＥＴにおいては、ピエゾ効果や自発分極によって発生するキャリアを有効に利用してデバイス設計を行うことが重要である。このため、ピエゾ効果や自発分極が効果的に発生する結晶面、すなわちIII族窒化物半導体層のＣ面を成長面としてエピタキシャル層を成長させることが重要となる。すなわち、Ｃ軸と平行な面上に電子デバイスを形成するためには、III族窒化物半導体層をＣ軸方向に安定的に成長させることが重要となる。また、III族窒化物半導体層に欠陥が発生すると格子緩和によりピエゾ効果が充分に得られなくなることから、転位等の欠陥を低減させることが必要となる。半導体レーザ等においても欠陥低減の要請があるが、電子デバイスにおいては半導体層の構造が大きく相違し、欠陥低減に関する要求水準も異なるものとなっている。
【００１５】
ところが、III族窒化物半導体層をＣ軸方向に欠陥を低減しつつ安定的に結晶成長させるためのプロセス上の指針は、従来技術においては明らかにされていなかった。
【００１６】
また、サファイア単結晶は六方晶構造であり、たとえばサファイアＡ面は、その面内で、Ｃ軸方向とそれに直交した方向とで結晶構造上異方性を有する。比誘電率については、Ｃ軸平行方向で11.5、垂直方向で9.3と２０％程度の差がある。このため、Ｃ面以外の面、たとえばＡ面上にＦＥＴを形成しようとした場合、Ｃ面と同様の特性が得られるかどうか、また、Ｃ面に形成した場合には発生していなかった問題が生じないかどうか、種々の検討が必要となる。さらに、このような異方性を克服して所望の特性のＦＥＴを安定的に作製するためのデバイス設計上の知見が必要となる。しかしながら、このような検討は、従来、ほとんど行われていなかった。
【００１７】
本発明においては、サファイアＡ面上にIII族窒化物半導体層を形成し、ＦＥＴを構成している。このため、以下の利点が得られる。
【００１８】
第一に、基板縦方向の寄生容量を低減し、素子の高速動作性を向上できる。
【００１９】
第二に、大口径の基板を用いて素子を製造できるので、生産性を大幅に向上できる。
【００２０】
第三に、基板の機械的加工性が優れるため、Ｃ面サファイアに比べて基板厚みを薄くすることができる。具体的には１００μｍ以下、あるいは５０μｍ以下といった厚みにすることができる。この結果、基板の放熱特性を顕著に改善できる上、基板縦方向の寄生容量を一層低減することができる。
【００２１】
さらに本発明は、ＦＥＴの配置に関し、ソース電極、ドレイン電極およびゲート電極を、サファイアＣ軸方向に対して所定の範囲内となるようにしているため、ＦＥＴを高速に動作させることができる。
【００２２】
【発明の実施の形態】
本発明におけるIII族窒化物半導体とは、Ｖ族元素として窒素を含む半導体であり、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ等の窒化ガリウム系半導体のほか、ＡｌＮ、ＩｎＮ等の半導体を含む。
【００２３】
本発明は、ＨＥＭＴ、ＭＥＳＦＥＴのいずれにも適用できる。ＨＥＭＴに適用する場合は、III族窒化物半導体層が、動作層およびこの上に形成された電子供給層を含み、これらの層の界面に２次元電子ガスが形成される構成となる。
本発明は、これまで検討されていなかったＣ軸に平行な面上にIII族窒化物半導体層を形成しＦＥＴを構成するものである。Ｃ軸に平行な面上にIII族窒化物半導体層を形成して高品質のＦＥＴを安定的に作製するためには、成長前の基板表面処理、成長条件等を適切に選択することが重要となる。たとえば、後述するようにエピタキシャル成長前の前処理として酸素または水素中で１１００℃以上、３０分間以上の条件でアニールを行うことが有効となる。温度および時間の上限は、たとえば、１６００℃以下、１２０分以下とすることで十分である。これに加えて、さらにエピタキシャル成長速度を適正範囲に設定する等の手法が有効となる。このような手法によって、ピエゾ効果や自発分極が安定的に発生し得る高品質のエピタキシャル成長層が得られる。
【００２４】
本発明においてサファイア基板の厚みを１００μｍ以下とした場合、基板の放熱特性を顕著に改善できる上、基板縦方向の寄生容量を一層低減することができる。
【００２５】
また、本発明においてサファイア基板の厚みを下記式
【００２６】
【数１】
Ｓpad：パッド電極の面積
Ｓgate：ゲート電極の面積
εsub：サファイア基板の厚み方向の比誘電率
εepi：III族窒化物半導体層の厚み方向の比誘電率
ｔsub：サファイア基板の厚み
ｔact：III族窒化物半導体層の実効厚み
を満たすようにすると、パッド電極由来の寄生容量によるＦＥＴ高周波特性の劣化を低減できる。ここで、パッド電極とは、外部からソースまたはドレインに電気を供給するための電極である。また、ｔact（III族窒化物半導体層の実効厚み）とは、ゲート電極および半導体層表面の界面と、キャリアの存在する層と、の間の距離をいう。たとえば、ＨＥＭＴにおいては、ゲート電極下端から２次元電子ガス層までの距離をいい、ＭＥＳＦＥＴにおいては、ゲート電極下の空乏層の厚みをいう。以下、上記の点について図面を参照して説明する。
【００２８】
図３はＧａＮ系ＨＥＭＴの概略構造を示す図である。サファイア基板２上にＧａＮ系半導体エピタキシャル成長層３が積層し、その表面にゲート電極４、パッド電極５が形成されている。図中、ソース・ドレイン電極、線路等は省略してある。サファイア２基板裏面には接地導体１が設けられている。パッド電極は、外部から入力された電力をトランジスタに供給する役割を果たす。このような構造のトランジスタにおいて、ゲート電極４の直下およびパッド電極直下に、図示したような寄生容量Ｃ１、Ｃ２が発生する。ここで、Ｃ1、Ｃ2の大きさは以下のようになる。
【００２９】
【数２】
【数３】
Ｓpad：パッド電極の面積
Ｓgate：ゲート電極の面積
εsub：サファイア基板２の比誘電率
εepi：ＧａＮ系半導体エピタキシャル成長層３の比誘電率
ｔsub：サファイア基板２の厚み
ｔepi：ＧａＮ系半導体エピタキシャル成長層３の厚み
ｔact：ＧａＮ系半導体エピタキシャル成長層３の実効厚み
ＧａＮ系半導体エピタキシャル成長層が、通常、１μｍ以下、たとえば０．０２〜０．０５μｍであるのに対し、基板厚みがたとえば１０μｍであることから、（Ａ）式で示した近似が成り立つ。パッド電極に由来する寄生容量Ｃ2は、ゲート電極に由来する容量Ｃ1に対し１０％以内、望ましくは５％以内にすることでトランジスタとしての高周波特性の劣化を防止できる。１０％以内とすると、寄生容量Ｃ2の影響は、
Ｃ2≧Ｃ1×０．１
を満たすとき顕著となる。この式に、前記した（Ａ）、（Ｂ）式を代入すると、下記式（１）が得られる。
【００３２】
【数４】
この式を満たす基板厚みとした場合、パッド電極下寄生容量の影響が顕在化するため、基板厚み方向の比誘電率を低減する本発明の適用が一層効果的となる。すなわち、放熱特性の改善および基板厚み方向の寄生容量低減の観点からは、基板厚みをなるべく薄くすることが望ましいところ、サファイアＣ面を利用する従来技術においては、基板の機械的強度が充分でないことに加え、式（１）を満たす基板厚みとした場合、パッド電極下寄生容量の発生が問題となることから、基板を薄くすることに限界があった。これに対し、基板厚み方向の比誘電率を低減する本発明によれば、パッド電極下寄生容量の絶対値を低減できるため、サファイア基板を薄くしてもパッド電極下寄生容量の影響を排除でき、ＦＥＴの高周波特性の劣化を防止できる。
【００３４】
ここで、各パラメータは、通常、以下の範囲となる。
Ｓpad／Ｓgate：１０〜１０００
εsub：９．４〜１１．４
εepi：約９．０
ｔsub：１０〜６００μｍ（１０μｍ未満ではトランジスタの動作が不良となることがある）
ｔact：０．０２〜０．０５μｍ
上記パラメータの範囲を考慮した場合、パッド電極下寄生容量の影響が顕在化する範囲は、
ｔsub≦５０μｍ
となる。同様に５％以内とすると、
ｔsub≦１００μｍ
でパッド電極下寄生容量の影響が顕在化する。
【００３５】
以上、ＨＥＭＴを例に挙げて、本発明の効果がより顕著となる基板厚みの範囲について説明したが、ＭＥＳＦＥＴでも同様である。ＨＥＭＴの場合はｔsubはゲート電極から２次元電子ガス層までの距離であるが、ＭＥＳＦＥＴの場合はｔsubを、「ゲート電極下に形成される空乏層の厚み」とすることで上記と同様の議論が適用でき、（１）式はトランジスタ一般に適用できる。また、ＭＥＳＦＥＴの場合も通常採用される各パラメータの値は上記と同様であることから、上記（２）式で示されるｔsubの範囲もトランジスタ一般に適用できる
以下、図面を参照して本発明の好ましい実施形態について説明する。
【００３６】
図１は本実施形態に係るAlGaN/GaNヘテロ接合FEＴの構造を示す図である。以下、このＦＥＴ作製手順について説明する。
【００３７】
まず、直径８インチのＡ面サファイア基板（主面が（１１−２０）面）を用意する。基板表面を洗浄した後、酸素中または水素中にて、たとえば１２００℃、６０分の条件でアニールを行う。このアニールを行った上で半導体層の成長速度を適切に選択することにより、窒化ガリウム系半導体層をＣ軸方向に安定的に成長させることができる。得られる半導体層の欠陥密度も比較的小さくすることができる。
【００３８】
窒化ガリウム系半導体層の成長は例えばＭＯＶＰＥ法により以下のようにして行う。まず、４００〜６５０℃程度の低温でＡｌＮまたはＧａＮからなるバッファ層１２を形成する。昇温後、ＦＥＴを構成する窒化ガリウム系半導体材料からなるエピタキシャル層１３を堆積する。
【００３９】
次いで、レジストをマスクとしてＮイオンを注入し、ｎ層を分離する。注入条件は、たとえば100KeV、１０14cm-2とする。
【００４０】
次にリフトオフ法を用いてＴｉおよびＡｌを積層した後、アニールを行い、ソース電極１５、ドレイン電極１７およびパッド電極（不図示）を形成する。ＴｉおよびＡｌの膜厚は、たとえば、20nm、200nmとする。アニールは、たとえば６５０℃で３０秒窒素雰囲気中で行う。
【００４１】
次にリフトオフ法を用いてＮｉおよびＡｕを積層し、ゲート電極１６を形成する。ＴｉおよびＡｌの膜厚は、たとえば、20nm、200nmとする。
【００４２】
つづいて、保護膜となる酸化膜またはＳｉＮ膜を堆積し、コンタクトをとるためのスルーホールを形成し、さらに金メッキ工程で配線部分を形成する。その後、素子の形成されたウェーハを研磨等により厚みを１０〜５０μｍにし、さらにダイシングしてチップに分離する。ダイシングは、（０００１）面および（１−１００）面を利用することが好ましい。これらの面に沿ってスクライブし、ダイシングを行うことにより、比較的容易にダイシングを行うことができる。以上のようにして、図１に示す構造のＦＥＴが得られる。
【００４３】
高周波用のFEＴでは高周波特性を高めるために信号出力電極であるドレイン電極の寄生容量を低くすることが重要である。そこで、本実施形態では、ＦＥＴの平面方向の配置を所定の条件を満たすようにしている。
【００４４】
本実施形態に係るFEＴの動作時の電界の様子を図１（ｂ）に示す。図１（ｂ）中、ソースからゲートへ向かう電気力線１８はゲート−ソース間の寄生容量Cgsに対応し、ドレインからゲートへ向かう電気力線１９はゲート−ドレイン間の寄生容量Cgdに対応する。また、ソースからドレインへ向かう電気力線２０はドレイン−ソース間の寄生容量Cdsに対応する。
【００４５】
ここで、ＦＥＴの遮断周波数をｆTは、ドレイン電極由来の寄生容量であるＣｄｓおよびＣｇｄに依存し、相互コンダクタンスをＧmとすると近似的に次式が成り立つ。
ｆT＝Ｇm／２π（Ｃｇｄ＋Ｃｄｓ）
ここで、Ｃｇｄはエピタキシャル層１３の比誘電率に依存し、サファイア基板１１の比誘電率の影響は少ない。一方、Ｃｄｓについては、対応する電気力線２０がサファイア基板１１を通っており、サファイア基板１１の比誘電率に依存する値となる。
【００４６】
以上のことを考慮し、本発明者らは、ゲート長１μｍ、ソース・ドレイン間３μｍ、GaN膜厚0.5μｍのFEＴに対し、その下の基板を比誘電率を9.3と11.5としてデバイスシミュレーションを行った。その結果、Vdd=10Vの飽和領域で、基板比誘電率9.3のモデルでは遮断周波数が24.5GHzとなった。一方、基板比誘電率11.5のモデルでは遮断周波数が23.3GHzとなり、これらのモデルの間で約５％の差が生じることが明らかになった。すなわち、Ａ面サファイア上ではＦＥＴの置く向きにより動作速度が５％変わることになる。ゲート電極、ソース・ドレイン電極をサファイアＣ軸と平行に延在するように配置すれば、この向きと垂直にした場合と比較してＦＥＴの動作が５％程度速くなる。
【００４７】
次にＦＥＴの配置と性能の関係について検討した結果を示す。図２（ｂ）のように、ＦＥＴのゲート電極およびソース・ドレイン電極の延在する方向と、サファイア基板Ｃ軸とのなす角（ずれ角）をα’とすると、α’と速度低下量（α’＝０のときと比較した速度低下量）との関係は下記表のようになる。
【００４８】
【表１】
実用上、速度低下量として０．３％以下、すなわち、最高速度となる向きの配置に対して９９．７％以上の動作速度が得られることが望まれることから、ずれ角α’は２０゜以下とすることが好ましい。
【００５０】
また、サファイアＡ面を用いた場合、素子形成面に誘電率の異方性が生じるため、ペアトランジスタにおける信号伝搬特性の特性差が発生し、作動増幅器などにおける歪みをもたらす要因となる。この歪み量はｓｉｎα’の２乗の値に比例し、以下の表のような関係となる。
【００５１】
【表２】
実用上、歪み量は３％以下、より好ましくは１％以下とすることが望まれることから、歪み量低減の観点からは、ずれ角α’を１０゜以下とするのが好ましく、６゜以下とするのがより好ましい。
【００５３】
以上のことから、本実施形態では、ＦＥＴの平面方向の配置を図２（ｂ）のようにし、ゲート電極およびソース・ドレイン電極の延在する方向と、サファイアＣ軸の方向のなす角α’を６°以内としている。ドレイン電流はサファイアＣ軸に対して略垂直の方向となる。このようにすることによって、高速動作性に優れるＦＥＴが得られる。
【００５４】
また、本実施形態に係るＦＥＴと、パッド電極および基板との関係は、図３のようになっている。ここで、各パラメータの値は以下のようになっている。
Ｓpad／Ｓgate：１００
εsub：９．４
εepi：約９．０
ｔsub：１０〜１００μｍ
ｔact：０．０２〜０．０５μｍ
前記したように、パッド電極による寄生容量の問題が顕在化する基板厚みは、下記式（１）により与えられる。
【００５５】
【数５】
上記パラメータの範囲を考慮すると、本実施形態の例においては、
ｔsub≦５２（μｍ）
の領域で、パッド電極寄生容量の問題が顕在化することとなる。
【００５７】
本実施形態では、放熱特性の改善および基板厚み方向の寄生容量の低減の観点から、基板厚みを１０〜５０μｍとしている。従来のようにサファイアＣ面に素子を形成した場合は、この基板厚みではパッド電極寄生容量が問題になるところ、本実施形態ではサファイアＡ面を素子形成面として利用しているため、かかる問題が解決される。
【００５８】
【実施例】
実施例１
本実施例に係るAlGaN/GaNヘテロ接合FEＴの構造を図１に示す。このＦＥＴは、直径８インチのＡ面サファイア基板（主面が（１１−２０）面）上に窒化ガリウム半導体層を堆積し、電極等を形成した後、厚み３０μｍとなるまで研磨し、チップに分離することによって作製した。
【００５９】
作製手順は、実施形態で説明した手順と同様である。基板表面洗浄後のアニールは、酸素中で１２００℃にて行った。成膜温度は、低温バッファ層は約６５０℃、その他の層は、約１０５０℃とした。エピタキシャル層１２は、以下の層がこの順で積層した構成とした。
AlNバッファ層（膜厚１００ｎｍ）
GaN層（膜厚０．５μｍ）
ノンドープAl0.2Ga0.8N（膜厚５ｎｍ）
シリコン４×１０18ｃｍ-3ドープAl0.2Ga0.8N（膜厚1５ｎｍ）
ノンドープAl0.2Ga0.8N（膜厚５ｎｍ）
また、ダイシングは、（０００１）面および（１−１００）面を利用して行った。
【００６０】
本実施例では、ＦＥＴの平面方向の配置は図２（ａ）のようにし、ゲート電極およびソース・ドレイン電極の延在する方向を、サファイアＣ軸と略平行とした。ドレイン電流はサファイアＣ軸に対して略垂直の方向となる。ウエハ内のＣ軸の向きはＸ線解析などであらかじめ測定できるので、その方向に切り欠き等の印を付けておくことで容易に確認できる。またマスク設計においてはFEＴ間をつなぐ配線をＦＥＴの向きと平行か垂直にすれば、四角形のチップの面積を有効に使うことが出来る。また、配線にはコプレーナ線路を使うことがあるが、この場合は誘電率の違いを考慮して線間の間隔を変えてインピーダンスを合わせることが好ましい。
【００６１】
また本実施例に係るＦＥＴにおいては、前記した各パラメータの値は以下のようになっている。
Ｓpad／Ｓgate：１００
εsub：９．４
εepi：約９．０
ｔsub：３０μｍ
ｔact：０．０５μｍ
上記パラメータを前述した式（１）に代入することにより、パッド電極による寄生容量の問題が顕在化する基板厚み範囲は、
ｔsub≦５２（μｍ）
と求まる。本実施例では、放熱特性の改善および基板厚み方向の寄生容量の低減の観点から、基板厚みを３０μｍとしている。従来のようにサファイアＣ面に素子を形成した場合は、この基板厚みではパッド電極寄生容量が問題になるところ、本実施例ではサファイアＡ面を素子形成面として利用しているため、かかる問題が解決される。
【００６２】
本実施例で得られたＦＥＴは、生産性、放熱特性、高速動作性に優れるものであった。
【００６３】
参考例１
図８に示すように、サファイア基板８０上にＧａＮ系半導体層８１を形成し、その上にソース電極８２、ゲート電極８３、ドレイン電極８４を形成したＨＥＭＴを解析対象として、熱抵抗および表面平均温度の基板厚み依存性をシミュレーションした。計算結果を図７に示す。熱抵抗および表面平均温度は、いずれも基板が薄くなるにつれて減少し、特に厚み５０μｍ以下の領域で顕著に減少していることがわかる。この結果から、サファイア基板の厚みを５０μｍ以下とすることにより顕著な放熱効果が得られることが明らかになった。
【００６４】
参考例２
Ａ面を主面とする厚み３００μｍのサファイア基板と、Ｃ面を主面とする厚み３００μｍのサファイア基板とを用意し、これらを研削し、外観観察を行った。Ｃ面を主面とするサファイア基板では厚みが７０μｍ程度になった時点でクラックが発生した。一方、Ａ面を主面とするサファイア基板では、基板厚みが３０μｍとなった時点でもクラックの発生はなく、外観の異常は認められなかった。
【００６５】
【発明の効果】
以上説明したように本発明によれば、単結晶サファイア基板のＡ面上にIII族窒化物半導体層を形成し、ＦＥＴを構成している。このため、良好な生産性が得られる上、放熱特性を向上させることができる。また、ＦＥＴの平面方向の配置について、所定条件を満たすようにしているため、優れた高速動作性が実現される。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る半導体装置の平面図である。
【図３】本発明に係る半導体装置の作用を説明するための図である。
【図４】単結晶サファイアの面方位を説明する図である。
【図５】従来技術に係る半導体装置の断面図である。
【図６】従来技術に係る半導体装置の断面図である。
【図７】熱抵抗および表面平均温度の基板厚み依存性のシミュレーション結果である。
【図８】図７のシミュレーションに用いた解析対象を説明するための図である。
【符号の説明】
１ 接地導体
２ サファイア基板
３ エピタキシャル成長層
４ ゲート電極
５ パッド電極
１１ サファイア基板
１２ バッファ層
１３ エピタキシャル成長層
１５ ソース電極
１６ ゲート電極
１７ ドレイン電極
１８ 電気力線
１９ 電気力線
２０ 電気力線
５１ Ｃ面サファイア基板
５２ ＧａＮバッファ層
５３ ｎ型ＧａＮチャネル層
５４ ソース電極
５５ ゲート電極
５６ ドレイン電極
６１ Ｃ面サファイア基板
６２ ＧａＮバッファ層
６３ アンドープＧａＮチャネル層
６４ ｎ−ＡｌＧａＮ電子供給層
６５ ソース電極
６６ ゲート電極
６７ ドレイン電極
８０ サファイア基板
８１ ＧａＮ系半導体層
８２ ソース電極
８３ ゲート電極
８４ ドレイン電極
Claims (4)
- 単結晶サファイア基板上に形成されたIII族窒化物半導体層と、前記III族窒化物半導体層の表面に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を有する半導体装置であって、
前記III族窒化物半導体層は、前記単結晶サファイア基板のＡ面上に形成され、
前記ソース電極とドレイン電極との間に形成されるゲート電極の延在方向は、該ゲート電極の延在方向と前記単結晶サファイア基板のＣ軸方向とのなす角α’が２０度以内となる方向に選択されており、
前記III族窒化物半導体層の構成は、ドレイン−ソース間の寄生容量Ｃｄｓに対して、前記サファイア基板の比誘電率の影響が及ぶ構成に選択されており、
該ドレイン−ソース間の寄生容量Ｃｄｓに対して、前記サファイア基板の比誘電率の影響が及ぶ構成では、
前記サファイア基板の裏面に接地導体を設け、前記III族窒化物半導体層表面に、ゲート電極とパッド電極を形成し、前記パッド電極の面積をＳpadと、前記ゲート電極の面積をＳgateとそれぞれ選択する構成を採用する場合、
前記III族窒化物半導体層表面に形成する、前記ゲート電極ならびにパッド電極と、前記サファイア基板の裏面に設ける接地導体との間において、それぞれ、
該ゲート電極の直下に発生する寄生容量をＣ1、該パッド電極の直下に発生する寄生容量をＣ2と表記する際、
前記Ｃ 1 とＣ 2 を、下記のように定義し、
ε sub ：サファイア基板の比誘電率、
ε epi ： III 族窒化物半導体層の比誘電率、
ｔ sub ：サファイア基板の厚み、
ｔ epi ： III 族窒化物半導体層の厚み、
ｔ act ： III 族窒化物半導体層の実効厚み
を意味する；
前記寄生容量Ｃ1とＣ2の比αを下記のように定義する際、
- 請求項１に記載の半導体装置において、
前記前記III族窒化物半導体層は、動作層およびこの上に形成された電子供給層を含み、前記電子供給層と動作層の界面に２次元電子ガスが形成される
ことを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
前記サファイア基板の厚みが１００μｍ以下である
ことを特徴とする半導体装置。 - 請求項１〜３のいずれか一項に記載の半導体装置において、
前記サファイア基板の裏面側に接地導体を設けている
ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265783A JP4154558B2 (ja) | 2000-09-01 | 2000-09-01 | 半導体装置 |
| US09/940,374 US6441391B1 (en) | 2000-09-01 | 2001-08-29 | Semiconductor device having drain and gate electrodes formed to lie along few degrees of direction in relation to the substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265783A JP4154558B2 (ja) | 2000-09-01 | 2000-09-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076329A JP2002076329A (ja) | 2002-03-15 |
| JP4154558B2 true JP4154558B2 (ja) | 2008-09-24 |
Family
ID=18752999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000265783A Expired - Fee Related JP4154558B2 (ja) | 2000-09-01 | 2000-09-01 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6441391B1 (ja) |
| JP (1) | JP4154558B2 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7892974B2 (en) * | 2000-04-11 | 2011-02-22 | Cree, Inc. | Method of forming vias in silicon carbide and resulting devices and circuits |
| JP2002076023A (ja) * | 2000-09-01 | 2002-03-15 | Nec Corp | 半導体装置 |
| JP5020436B2 (ja) * | 2001-03-09 | 2012-09-05 | 新日本製鐵株式会社 | 電界効果トランジスタ |
| RU2296189C2 (ru) | 2001-06-06 | 2007-03-27 | АММОНО Сп.з о.о. | Способ и устройство для получения объемного монокристаллического галлийсодержащего нитрида (варианты) |
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| CN1300901C (zh) * | 2001-10-26 | 2007-02-14 | 波兰商艾蒙诺公司 | 使用氮化物块状单晶层的发光元件结构 |
| EP1442162B1 (en) | 2001-10-26 | 2009-12-23 | AMMONO Sp.z o.o. | Substrate for epitaxy |
| WO2004061969A1 (en) | 2002-12-16 | 2004-07-22 | The Regents Of The University Of California | Growth of planar, non-polar a-plane gallium nitride by hydride vapor phase epitaxy |
| US7208393B2 (en) | 2002-04-15 | 2007-04-24 | The Regents Of The University Of California | Growth of planar reduced dislocation density m-plane gallium nitride by hydride vapor phase epitaxy |
| US8809867B2 (en) | 2002-04-15 | 2014-08-19 | The Regents Of The University Of California | Dislocation reduction in non-polar III-nitride thin films |
| US20030198837A1 (en) * | 2002-04-15 | 2003-10-23 | Craven Michael D. | Non-polar a-plane gallium nitride thin films grown by metalorganic chemical vapor deposition |
| US20060138431A1 (en) * | 2002-05-17 | 2006-06-29 | Robert Dwilinski | Light emitting device structure having nitride bulk single crystal layer |
| WO2003097906A1 (fr) | 2002-05-17 | 2003-11-27 | Ammono Sp.Zo.O. | Installation de production de monocristal en vrac utilisant de l'ammoniaque supercritique |
| JP4416648B2 (ja) | 2002-05-17 | 2010-02-17 | アンモノ・スプウカ・ジ・オグラニチョノン・オドポヴィエドニアウノシツィオン | 発光素子の製造方法 |
| PL225422B1 (pl) * | 2002-06-26 | 2017-04-28 | Ammono Spółka Z Ograniczoną Odpowiedzialnością | Sposób otrzymywania objętościowych monokryształów azotku zawierającego gal |
| JP4558502B2 (ja) * | 2002-12-11 | 2010-10-06 | アンモノ・スプウカ・ジ・オグラニチョノン・オドポヴィエドニアウノシツィオン | テンプレート型基板の製造方法 |
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| US7504274B2 (en) | 2004-05-10 | 2009-03-17 | The Regents Of The University Of California | Fabrication of nonpolar indium gallium nitride thin films, heterostructures and devices by metalorganic chemical vapor deposition |
| US7956360B2 (en) | 2004-06-03 | 2011-06-07 | The Regents Of The University Of California | Growth of planar reduced dislocation density M-plane gallium nitride by hydride vapor phase epitaxy |
| WO2005121415A1 (en) * | 2004-06-11 | 2005-12-22 | Ammono Sp. Z O.O. | Bulk mono-crystalline gallium-containing nitride and its application |
| JP4514584B2 (ja) | 2004-11-16 | 2010-07-28 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| PL371405A1 (pl) * | 2004-11-26 | 2006-05-29 | Ammono Sp.Z O.O. | Sposób wytwarzania objętościowych monokryształów metodą wzrostu na zarodku |
| JP4474292B2 (ja) * | 2005-01-28 | 2010-06-02 | トヨタ自動車株式会社 | 半導体装置 |
| JP4917319B2 (ja) * | 2005-02-07 | 2012-04-18 | パナソニック株式会社 | トランジスタ |
| US7432531B2 (en) * | 2005-02-07 | 2008-10-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2007080855A (ja) * | 2005-09-09 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JP2008004779A (ja) * | 2006-06-23 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 窒化物半導体バイポーラトランジスタ及び窒化物半導体バイポーラトランジスタの製造方法 |
| JP2008117934A (ja) * | 2006-11-02 | 2008-05-22 | Nec Corp | 半導体装置 |
| US8193020B2 (en) | 2006-11-15 | 2012-06-05 | The Regents Of The University Of California | Method for heteroepitaxial growth of high-quality N-face GaN, InN, and AlN and their alloys by metal organic chemical vapor deposition |
| WO2008060349A2 (en) | 2006-11-15 | 2008-05-22 | The Regents Of The University Of California | Method for heteroepitaxial growth of high-quality n-face gan, inn, and ain and their alloys by metal organic chemical vapor deposition |
| JP4531071B2 (ja) * | 2007-02-20 | 2010-08-25 | 富士通株式会社 | 化合物半導体装置 |
| US20080203478A1 (en) * | 2007-02-23 | 2008-08-28 | Dima Prikhodko | High Frequency Switch With Low Loss, Low Harmonics, And Improved Linearity Performance |
| US20100096678A1 (en) * | 2008-10-20 | 2010-04-22 | University Of Dayton | Nanostructured barium strontium titanate (bst) thin-film varactors on sapphire |
| US9000866B2 (en) | 2012-06-26 | 2015-04-07 | University Of Dayton | Varactor shunt switches with parallel capacitor architecture |
| TWI768222B (zh) * | 2019-07-17 | 2022-06-21 | 世界先進積體電路股份有限公司 | 半導體裝置及其製造方法 |
| CN112310189A (zh) * | 2019-07-26 | 2021-02-02 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| US11251264B2 (en) | 2019-10-08 | 2022-02-15 | Vanguard International Semiconductor Corporation | Semiconductor device and manufacturing method of the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201745A (ja) | 1993-12-28 | 1995-08-04 | Hitachi Cable Ltd | 半導体ウェハ及びその製造方法 |
| JPH07297495A (ja) | 1994-04-20 | 1995-11-10 | Toyoda Gosei Co Ltd | 窒化ガリウム系化合物半導体レーザダイオード |
| JPH0945988A (ja) | 1995-07-31 | 1997-02-14 | Hitachi Ltd | 半導体レ−ザ素子 |
| JP3189877B2 (ja) | 1997-07-11 | 2001-07-16 | 日本電気株式会社 | 低転位窒化ガリウムの結晶成長方法 |
| JP3988245B2 (ja) | 1998-03-12 | 2007-10-10 | ソニー株式会社 | 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体装置の製造方法 |
| JP2000082671A (ja) | 1998-06-26 | 2000-03-21 | Sony Corp | 窒化物系ｉｉｉ−ｖ族化合物半導体装置とその製造方法 |
-
2000
- 2000-09-01 JP JP2000265783A patent/JP4154558B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-29 US US09/940,374 patent/US6441391B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020047113A1 (en) | 2002-04-25 |
| JP2002076329A (ja) | 2002-03-15 |
| US6441391B1 (en) | 2002-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| RD03 | Notification of appointment of power of attorney |
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| RD04 | Notification of resignation of power of attorney |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| RD04 | Notification of resignation of power of attorney |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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