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JP4153813B2 - Semiconductor device and manufacturing method thereof - Google Patents

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JP4153813B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、狭パッドピッチで小さな半導体チップを搭載する半導体装置の信頼性向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
インナリードを接着剤などを介して金属板やセラミック板に固定する技術として、特開平８−１１６０１２号公報、特開平５−１６０３０４号公報、特開平５−３６８６２号公報、特開平１１−２８９０４０号公報、特表平１１−５１４１４９号公報、特開平７−１５３８９０号公報、特開平６−２９１２１７号公報および特開平５−２３５２４６号公報にその記載がある。
【０００３】
まず、特開平８−１１６０１２号公報には、放熱板としてアルミ板を用い、かつこのアルミ板の表面に絶縁層を設けることによりアルミ板に接着剤を介してインナリードを固定する樹脂封止型半導体装置が記載されており、この半導体装置において、放熱性向上、材料費の削減および製造時間の短縮化を図ることを目的としている。
【０００４】
特開平５−１６０３０４号公報には、放熱板としてアルミニウム板を用い、熱特性の向上を目的として、接着剤を介してリードをアルミニウム板に接着した構造の半導体装置が記載されている。
【０００５】
特開平５−３６８６２号公報には、インナリードにセラミック板を接着する構造の半導体装置が記載されており、半導体チップからの熱をセラミック板およびインナリードを介して外部に放出して半導体装置の放熱性の向上を目的としている。
【０００６】
特開平１１−２８９０４０号公報には、放熱板の一方の面に電気的絶縁層および接着剤層を介してインナリードが接合されたリードフレームとこれを用いた半導体装置が、品質向上および製造コスト低減を目的として記載されている。
【０００７】
特表平１１−５１４１４９号公報には、表面に電気絶縁性アノード処理コーティングが施されたヒートスラグに半導体チップとリードを固定する構造の電子パッケージが、熱特性の改善を目的として記載されている。
【０００８】
特開平７−１５３８９０号公報には、絶縁処理を施した金属板からなる放熱板に接着剤を介してインナリードを固定する半導体装置用リードフレームが記載されており、このリードフレームによって放熱性向上、信号処理の高速化および半導体装置の長寿命化を図ることを目的としている。
【０００９】
特開平６−２９１２１７号公報には、放熱板としてセラミック板を用い、かつこのセラミック板に接着剤を介してインナリードを固定する熱放散型リードフレームが記載されており、このリードフレームをパッケージ構造とした際に、熱による残留応力を抑えるとともに製作段階でのフレーム形状の変形を防止することを目的としている。
【００１０】
特開平５−２３５２４６号公報には、絶縁テープの一方の面に半導体チップの主面を接着剤を介して固定し、かつ他方の面に接着剤を介してインナリードを固定し、絶縁テープの孔に半導体チップの表面電極を露出させてインナリードと表面電極とを前記孔を介してワイヤによって接続する構造の半導体装置が記載されており、チップの設計自由度を大きくするとともに信号伝達の高速化を目的としている。
【００１１】
【発明が解決しようとする課題】
ところが、特開平５−２３５２４６号公報を除く前記７つの公報に記載された技術は、金属板やセラミック板を用いて放熱性を向上させることが目的であり、接着剤を介してインナリードを金属板やセラミック板に固定するという技術を多ピン、かつ狭パッドピッチの半導体装置に用いるという思想は記載されていない。
【００１２】
また、特開平５−２３５２４６号公報には、インナリードを絶縁テープに固定する技術が記載されているが、ここに記載された構造（絶縁テープの一方の面に半導体チップの主面を固定し、かつ他方の面にインナリードを固定し、絶縁テープの孔に半導体チップのパッドを露出させてインナリードとパッドとを前記孔を介してワイヤによって接続する構造）では、半導体チップが小さく、かつ多ピンになると、チップ上のテープ領域が少なくなり、絶縁テープにおいて孔を形成する領域がなくなるという問題が起こる。
【００１３】
したがって、特開平５−２３５２４６号公報に記載された構造で小チップかつ多ピン構造の実現は困難であることが問題となる。
【００１４】
さらに、特開平５−２３５２４６号公報に記載された構造では、絶縁テープに孔を形成しなければならないため、チップサイズに合わせた大きさの絶縁テープが必要になるとともに、この絶縁テープが貼り付けられたリードフレームを準備しなければならず、リードフレームの標準化を図れないことが問題となる。
【００１５】
本発明の目的は、狭パッドピッチ化および信頼性向上を図る半導体装置及びその製造方法を提供することにある。
【００１６】
さらに、本発明のその他の目的は、リードフレームの標準化を可能にする半導体装置及びその製造方法を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１９】
すなわち、本発明は、（ａ）平面形状が、一対の第１辺、及び前記第１辺の長さ以上の長さである一対の第２辺を有する四角形から成り、前記四角形の前記第１辺及び前記第２辺のそれぞれに沿って複数のパッドが第１のピッチ（Ｐ）で形成された主面と、前記主面と対向する裏面とを有する半導体チップを準備する工程、（ｂ）前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第１のピッチ（Ｐ）の２倍以上の第２のピッチ（Ｌ）で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードとから成るパッケージ領域を有するリードフレームを準備する工程、（ｃ）前記半導体チップの前記第１辺の長さ（Ａ）と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離（Ｂ）との関係が、（Ｂ）≦（Ａ）≦２×（Ｂ）となるように、前記支持基板上に前記半導体チップを搭載する工程、（ｄ）前記半導体チップの前記複数のパッドと前記複数のリードとを複数のワイヤを介してそれぞれ電気的に接続する工程、（ｅ）前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止して封止部を形成する工程、（ｆ）前記封止部から露出した前記複数のリードの他端部を前記リードフレームから分離する工程、を含むものである。
【００２０】
また、本発明は、平面形状が、一対の第１辺、及び前記第１辺の長さ以上の長さである一対の第２辺を有する四角形から成り、前記四角形の前記第１辺及び前記第２辺のそれぞれに沿って複数のパッドが第１のピッチ（Ｐ）で形成された主面と、前記主面と対向する裏面とを有する半導体チップと、前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第１のピッチ（Ｐ）の２倍以上の第２のピッチ（Ｌ）で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードと、前記半導体チップの複数のパッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止する封止部と、を含み、前記半導体チップは、前記半導体チップの前記第１辺の長さ（Ａ）と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離（Ｂ）との関係が、（Ｂ）≦（Ａ）≦２×（Ｂ）となるように、前記支持基板上に配置されているものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す図であり、（ａ）は断面図、（ｂ）は平面図、図２は図１に示す半導体装置における半導体チップとインナリードとの距離の一例を示す部分平面図、図３は図１に示す半導体装置における半導体チップのパッドピッチおよびインナリードのリード間ピッチの一例を示す拡大部分平面図、図４は図１に示す半導体装置の組み立てに用いられるマトリクスフレームの構造の一例を一部破断して示す部分平面図、図５は図４に示すＡ−Ａ線に沿う断面の構造を示す拡大部分断面図、図６は図４に示すマトリクスフレームを用いた半導体装置の組み立てにおけるダイボンディング後の構造の一例を一部破断して示す部分平面図、図７は図６に示すＢ−Ｂ線に沿う断面の構造を示す拡大部分断面図、図８は図７に対する変形例のダイボンディング後の構造を示す拡大部分断面図、図９は図４に示すマトリクスフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を一部破断して示す部分平面図、図１０は図９に示すＣ−Ｃ線に沿う断面の構造を示す拡大部分断面図、図１１は図１０に対する変形例のワイヤボンディング後の構造を示す拡大部分断面図、図１２は図４に示すマトリクスフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を一部破断して示す部分平面図、図１３は図１２に示すＤ−Ｄ線に沿う断面の構造を示す拡大部分断面図、図１４は図１に示す半導体装置の組み立てに用いられる単列リードフレームのフレーム本体の構造の一例を示す部分平面図、図１５は図１４にフレーム本体に絶縁性部材が取り付けられた単列リードフレームの構造を示す拡大部分平面図、図１６は図１５に示す単列リードフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す拡大部分平面図、図１７は図１５に示す単列リードフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を示す拡大部分平面図、図１８は図１５に示す単列リードフレームを用いた半導体装置の組み立てにおける切断成型後の構造の一例を示す側面図、図１９は図１に示す半導体装置と他の半導体装置の実装状態の一例を示す拡大部分平面図、図２０は図５に対する変形例の構造を示す拡大部分断面図、図２１は本発明の実施の形態１の変形例の半導体装置の構造を示す断面図、図２２は図２１に示す変形例の半導体装置の詳細構造を示す断面図、図２３は図２１に示す変形例の半導体装置の詳細構造を示す断面図、図２４は図２１に示す変形例の半導体装置の詳細構造を示す断面図、図２５は本発明の実施の形態１の変形例の半導体装置であるＱＦＮの構造を示す図であり、（ａ）は断面図、（ｂ）は底面図である。
【００２８】
本実施の形態１の半導体装置は、樹脂封止形で、かつ面実装形のものであるとともに、大きさが比較的小さくかつ狭パッドピッチ（例えば、パッドピッチが８０μｍ以下）の半導体チップ２が組み込まれたものであり、本実施の形態１ではこの半導体装置の一例として、図１に示すＱＦＰ（Quad Flat Package)６を取り上げて説明する。
【００２９】
さらに、本実施の形態１のＱＦＰ６は、多ピンのものである。
【００３０】
ＱＦＰ６の基本構成について説明すると、図１（ａ),（ｂ）に示すように、半導体チップ２の周囲に延在する複数のインナリード１ｂと、半導体チップ２を支持し、かつそれぞれのインナリード１ｂの端部と接合された薄板状の絶縁性部材と、半導体チップ２の主面２ｃに形成された表面電極であるパッド２ａとこれに対応するインナリード１ｂとを電気的に接続するボンディング用のワイヤ４と、半導体チップ２とワイヤ４と前記絶縁性部材とを樹脂封止して形成された封止部３と、インナリード１ｂに連なり、かつ封止部３から４方向の外部に突出した外部端子である複数のアウタリード１ｃとからなり、このアウタリード１ｃが、ガルウィング状に曲げ加工されている。
【００３１】
なお、ＱＦＰ６は、前記絶縁性部材が、例えば、絶縁性のエポキシ系などのテープ基材５ａと熱可塑性樹脂などの絶縁性の接着層５ｂとからなるテープ基板５であり、そのチップ支持面５ｃで半導体チップ２を支持しており、それぞれのインナリード１ｂの端部が接着層５ｂによって絶縁性部材５に固定されているため、モールド（樹脂封止）の際のモールド樹脂の流れによるワイヤ流れやインナリード１ｂのばたつきを抑える構造となっている。
【００３２】
そこで、本実施の形態１のＱＦＰ６の特徴は、薄板状のテープ基板５によるインナリード１ｂの固定に加えて、図２に示すように、半導体チップ２の四角形の主面２ｃの短辺の長さ（ａ）が、先端がＱＦＰ６の平面方向の中心線６ａ（Ｘ軸またはＹ軸の中心線６ａ）から最も遠い箇所に配置されたインナリード１ｂの前記先端から半導体チップ２までの距離（ｂ）の２倍以下となっている。
【００３３】
すなわち、半導体チップ２の短辺長（ａ）と、半導体チップ２からその先端箇所が最も離れたインナリード１ｂの半導体チップ２とのクリアランス（ｂ）との関係が、ａ≦２ｂとなっている。
【００３４】
さらに、好ましくは、ｂ≦ａ≦２ｂとなっている。
【００３５】
これにより、小さく、かつ狭パッドピッチの半導体チップ２を搭載する多ピンのＱＦＰ６において、ワイヤ流れやインナリード１ｂのばたつきを抑える効果を確実に作用させることができる。
【００３６】
その結果、ＱＦＰ６の信頼性を向上できる。
【００３７】
さらに、ＱＦＰ６では、半導体チップ２の大きさが小さくなっても、テープ基板５に半導体チップ２を搭載することができるため、チップサイズごとにマトリクスフレーム１（図４参照）や単列リードフレーム１ｇ（図１５参照）などのリードフレームを準備しなくてよく、その結果、リードフレームの標準化を図ることができる。
【００３８】
また、図３は、ＱＦＰ６において、これ搭載される狭パッドピッチの半導体チップ２のパッドピッチ（Ｐ）と、隣接する先端のリード間ピッチが最も小さい（狭い）インナリード１ｂの先端ピッチ（Ｌ）との関係を示したものであり、Ｐ≦Ｌ／２の関係となっている。
【００３９】
すなわち、半導体チップ２のパッドピッチが、隣接するインナリード１ｂ間の先端のピッチの最小値の１／２以下であることにより、狭パッドピッチの半導体チップ２を搭載したＱＦＰ６への有効性を高めることができる。
【００４０】
なお、半導体チップ２のパッドピッチ（Ｐ）は、例えば、６０μｍであり、インナリード１ｂの先端ピッチの最小値（Ｌ）は、例えば、１８０μｍであり、この場合、（Ｐ＝６０μｍ）≦（Ｌ＝１８０μｍ）／２となる。
【００４１】
また、本実施の形態１のＱＦＰ６は、狭パッドピッチで、かつ多ピンのものである。そこで、前記ＱＦＰ６への有効性が得られるのは、封止部３の平面方向の大きさが、例えば、２０ｍｍ×２０ｍｍ以上で、かつピン数（外部端子数）が１７６本以上である場合に、高い有効性が得られる。
【００４２】
ただし、前記パッドピッチ（Ｐ）、インナリード１ｂの先端ピッチの最小値（Ｌ）、封止部３の平面方向の大きさおよびピン数などについては、前記数値に限定されるものではない。
【００４３】
なお、半導体チップ２には、その主面２ｃに、所望の半導体集積回路が形成され、この主面２ｃに形成されたパッド２ａとこれに対応するインナリード１ｂとが、ワイヤ４によって接続され、さらに、インナリード１ｂと繋がったアウタリード１ｃがＱＦＰ６の外部端子として外部に出力される。
【００４４】
したがって、半導体チップ２とアウタリード１ｃとの信号の伝達は、ワイヤ４とインナリード１ｂを介して行われる。
【００４５】
また、ワイヤ４は、例えば、金線である。
【００４６】
さらに、インナリード１ｂおよびアウタリード１ｃは、例えば、鉄−Ｎｉ合金または銅合金などである。
【００４７】
また、封止部３は、例えば、エポキシ系の熱硬化性樹脂などを用いてモールド（樹脂封止）を行い、その後、これを熱硬化させて形成したものである。
【００４８】
次に、本実施の形態１のＱＦＰ６の製造方法について説明する。
【００４９】
なお、ＱＦＰ６の製造方法に用いられるリードフレームとして、まず、図４に示すマトリクスフレーム１を用いる場合を説明する。
【００５０】
最初に、複数のインナリード１ｂと、それぞれのインナリード１ｂの端部と接合するとともに半導体チップ２を支持可能な薄板状のテープ基板５（絶縁性部材）と、インナリード１ｂと連なる複数のアウタリード１ｃとからなる複数のパッケージ領域１ｈがマトリクス配置で形成された図４に示すマトリクスフレーム１を準備する。
【００５１】
すなわち、鉄−Ｎｉ合金または銅合金などからなるフレーム本体１ａの各パッケージ領域１ｈに、図５に示すようにテープ基板５が取り付けられたマトリクスフレーム１を準備する。
【００５２】
例えば、テープ基材５ａに熱可塑性樹脂の接着剤を塗布して接着層５ｂを形成したテープ基板５を用意し、マトリクスフレーム１の各パッケージ領域１ｈにおいて、それぞれのインナリード１ｂの端部とテープ基板５とを接着層５ｂを介して熱圧着法によって固定する。
【００５３】
その際、テープ基板５のインナリード配置側の面すなわちチップ支持面５ｃ全面に亘って接着層５ｂを形成し、この接着層５ｂによって各インナリード１ｂとテープ基板５とを接合する。
【００５４】
これによって、図４に示すマトリクスフレーム１が出来あがる。
【００５５】
なお、１枚のマトリクスフレーム１には、１個のＱＦＰ６に対応したパッケージ領域１ｈがマトリクス配置で形成され、それぞれのパッケージ領域１ｈにおいて各インナリード１ｂの端部に絶縁性の接着層５ｂを介してテープ基材５ａが接合されている。
【００５６】
また、それぞれのパッケージ領域１ｈには、テープ基板５の周囲４方向に対して複数のインナリード１ｂと、それぞれに連なって一体に形成された外部端子であるアウタリード１ｃと、モールド時のモールド樹脂の流出を阻止するダムバー１ｉとが配置され、各アウタリード１ｃは、フレーム本体１ａの枠部１ｆによって支持されている。
【００５７】
さらに、この枠部１ｆには、ダイボンディング時やワイヤボンディング時にマトリクスフレーム１を搬送する際のガイド用長孔１ｄおよび位置決め孔１ｅが形成されている。
【００５８】
その後、図６および図７に示すように、各パッケージ領域１ｈにおいて、テープ基板５のチップ支持面５ｃに半導体チップ２を搭載するダイボンディング（ペレットボンディングまたはチップマウントともいう）を行う。
【００５９】
すなわち、半導体チップ２の裏面２ｂとテープ基板５のチップ支持面５ｃとを固定する。
【００６０】
その際、半導体チップ２の固定は、図７に示すようにテープ基板５の接着層５ｂによって行ってもよいし、あるいは、図８に示す変形例のように、銀ペーストなどの樹脂ペースト８によって固定してもよい。
【００６１】
なお、各パッケージ領域１ｈのテープ基板５において、半導体チップ２は、テープ基板５のインナリード配置側の面に搭載するとともに、半導体チップ２の四角形の主面２ｃの短辺の長さが、先端がＱＦＰ６の平面方向の中心線６ａから最も遠い箇所に配置されたインナリード１ｂの前記先端から半導体チップ２までの距離の２倍以下となるように搭載する。
【００６２】
つまり、図２に示すａ≦２ｂの関係とする。
【００６３】
なお、本実施の形態１のＱＦＰ６に組み込まれる半導体チップ２は、小形のものであるとともに、そのパッドピッチが、例えば、８０μｍ未満、好ましくは６０μｍ以下の狭パッドピッチのものである。
【００６４】
その後、図９、図１０に示すように、半導体チップ２のパッド２ａとこれに対応するインナリード１ｂとをワイヤボンディングによって接続する。
【００６５】
つまり、金線などのボンディング用のワイヤ４を用いてワイヤボンディングを行い、これにより、パッド２ａとこれに対応するインナリード１ｂとをワイヤ４によって接続する。
【００６６】
なお、図１１に示す変形例は、絶縁性部材として、ガラス入りエポキシ基板５ｄを用いた場合である。
【００６７】
ワイヤボンディング終了後、モールド方法によって半導体チップ２とワイヤ４と各インナリード１ｂとテープ基板５とを樹脂封止して、図１２、図１３に示すように、封止部３を形成する。
【００６８】
なお、前記モールドに用いるモールド樹脂は、例えば、エポキシ系の熱硬化性樹脂などである。
【００６９】
樹脂封止終了後、封止部３から突出した１７６本のアウタリード１ｃをリードフレーム１のフレーム本体１ａの枠部１ｆから切断成形金型（図示せず）などを用いた切断によって分離し、さらに、図１（ａ）に示すように、アウタリード１ｃをガルウィング状に曲げ成形する。
【００７０】
これにより、図１に示すＱＦＰ６（半導体装置）を製造できる。
【００７１】
続いて、リードフレームとして、図１５に示す単列リードフレーム１ｇを用いて製造を行う場合を説明する。
【００７２】
単列リードフレーム１ｇは、複数のインナリード１ｂと、それぞれのインナリード１ｂの端部と接合するとともに半導体チップ２を支持可能な薄板状の絶縁性部材であるテープ基板５と、インナリード１ｂと連なる複数のアウタリード１ｃとからなる図１４に示す複数のパッケージ領域１ｈが１列に連なって形成された多連のものである。
【００７３】
すなわち、複数のインナリード１ｂとこれに連なる複数のアウタリード１ｃとからなる複数のパッケージ領域１ｈが１列に連なって形成された図１４に示すフレーム本体１ａの各パッケージ領域１ｈに、図４に示すマトリクスフレーム１の場合と同様にテープ基板５を取り付けたものである。
【００７４】
以下、マトリクスフレーム１を用いた場合の製造方法と同様の手順により、ダイボンディングおよびワイヤボンディングを行い、図１６に示す状態とする。
【００７５】
さらに、モールドによる樹脂封止を行って図１７に示す状態とし、その後、切断成形を行って図１８に示すＱＦＰ６とする。
【００７６】
なお、完成したＱＦＰ６は、図１９に示すように、他の半導体パッケージであるＳＯＰ（Small Outline Package)９や、他の電子部品などと一緒に同一の実装基板７に、例えば、半田リフローなどによって混載可能である。
【００７７】
次に、図２０〜図２５に示す本実施の形態１の変形例について説明する。
【００７８】
図２０は、薄板状の絶縁性部材として、セラミック基板５ｅを用いた例であり、セラミック基板５ｅとインナリード１ｂとが接着層５ｂによって接合されている。セラミック基板５ｅを用いても、テープ基板５を用いた場合と同様の効果を得ることができる。
【００７９】
また、図２１に示すＱＦＰ６は、テープ基板５などの絶縁性部材のインナリード配置側の面（チップ支持面５ｃ）と反対側の面に、金属板５ｆが取り付けられた構造のものであり、図２２〜図２４は、その具体例を示すものである。
【００８０】
図２２は、絶縁性部材として接着層５ｂを使用するものである。
【００８１】
すなわち、金属板５ｆの一方の面に絶縁性の接着剤を塗布して接着層５ｂを形成し、この接着層５ｂを介してインナリード１ｂと金属板５ｆとが接合されている。
【００８２】
また、図２３は、接着層５ｂが、硬質接着層５ｇと軟質接着層５ｈとからなる２層式のものであり、軟質接着層５ｈによってインナリード１ｂと硬質接着層５ｇとの接合を図り、かつ、硬質接着層５ｇによってインナリード１ｂのバリによる金属板５ｆ側への突き抜けを防ぐものである。
【００８３】
さらに、図２４は、テープ基材５ａの表裏両面に接着層５ｂを形成して、これによってインナリード１ｂとテープ基材５ａの接合、およびテープ基材５ａと金属板５ｆとの接合を図るものである。
【００８４】
なお、図２１〜図２４に示す変形例の場合、図１に示すテープ基板５を用いた場合の効果と同様の効果に加えて、金属板５ｆが取り付けられたことにより、ＱＦＰ６の放熱性を向上させることができる。
【００８５】
また、図２５（ａ),（ｂ）に示す変形例は、半導体装置がＱＦＮ（Quad Flat Non-leaded Package) １０の場合であり、本実施の形態１の半導体装置は、ＱＦＮ１０であってもその目的を実現することができる。
【００８６】
ＱＦＮ１０は、図２５（ｂ）に示すように、封止部３の裏面３ａの周縁部に外部端子となるアウタリード１ｃが配置される構造のものであり、図２５（ａ）に示すように、インナリード１ｂの端部に、例えば、テープ基板５などの絶縁性部材（セラミック基板５ｅやガラス入りエポキシ基板５ｄなどでもよい）が固定され、そのチップ支持面５ｃに半導体チップ２が固定された構造のものである。
【００８７】
このＱＦＮ１０においても、半導体チップ２とインナリード１ｂとの関係を図２に示す関係とし、あるいは、これに加えて図３に示すパッドピッチおよびインナリード１ｂの先端ピッチの条件を設定することにより、図１に示したＱＦＰ６と同様の効果を得ることができる。
【００８８】
（実施の形態２）
図２６は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図２７は図２６に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分断面図、図２８〜図３３は本発明の実施の形態２の変形例のリードフレームの構造を示す部分断面図、図３４は本発明の実施の形態２のリードフレームの絶縁性部材に半導体チップを搭載した際の半導体チップと絶縁性部材および接着層との厚さの関係の一例を示す部分断面図、図３５と図３６は本発明の実施の形態２の変形例のリードフレームの構造を示す拡大部分平面図である。
【００８９】
図２６に示す本実施の形態２の半導体装置は、実施の形態１のＱＦＰ６とほぼ同様の基本構造を有するＱＦＰ１１であるが、実施の形態１で説明した図２および図３に示す条件は含んでいないものである。
【００９０】
ＱＦＰ１１の基本構成は、半導体チップ２の周囲に延在する複数のインナリード１ｂと、半導体チップ２を支持し、かつそれぞれのインナリード１ｂの端部と接合された薄板状の絶縁性部材と、半導体チップ２と前記絶縁性部材とを接合する樹脂ペースト８と、インナリード１ｂと前記絶縁性部材とを接合する接着層５ｂと、半導体チップ２のパッド２ａとこれに対応するインナリード１ｂとを接続するボンディング用のワイヤ４と、半導体チップ２ワイヤ４と前記絶縁性部材とを樹脂封止して形成された封止部３と、インナリード１ｂに連なり、かつ封止部３から露出する複数のアウタリード１ｃとからなる。
【００９１】
そこで、本実施の形態２のＱＦＰ１１の特徴は、接着層５ｂの形成箇所や絶縁性部材の材質または形状などを変えたことである。
【００９２】
まず、図２７は、前記絶縁性部材としてテープ基板５を用い、さらに、接着層５ｂが、テープ基板５のインナリード配置側の面のリード接合部５ｌのみに配置されており、テープ基板５のテープ基材５ａとインナリード１ｂとが接着層５ｂによって接合されている。
【００９３】
これによって、接着層５ｂを形成する接着剤の量を減らしてコスト低減を図ることができる。
【００９４】
また、図２８は、前記絶縁性部材としてガラス入りエポキシ基板５ｄを用いたものであり、さらに、図２９は、前記絶縁性部材としてガラス入りエポキシ基板５ｄを用いた際に、接着層５ｂを、ガラス入りエポキシ基板５ｄのインナリード配置側の面のリード接合部５ｌのみに配置したものである。
【００９５】
図２８および図２９では、ガラス入りエポキシ基板５ｄとインナリード１ｂとが接着層５ｂによって接合されている。
【００９６】
また、図３０および図３１は、前記絶縁性部材として、ガラス入りエポキシ基板５ｄを用いた場合であり、ガラス入りエポキシ基板５ｄとインナリード１ｂとが、表裏両面に接着層５ｂが配置されたテープ基材５ａを有する両面接着テープ５ｉの接着層５ｂによって接合されている。
【００９７】
その際、図３０は、両面接着テープ５ｉが、ガラス入りエポキシ基板５ｄのインナリード配置側の面（チップ支持面５ｃ）の全面に亘って配置されており、また、図３１は、インナリード１ｂのリード接合部５ｌのみに両面接着テープ５ｉが配置されている場合である。
【００９８】
また、図３２および図３３は、前記絶縁性部材が、アルミナ粒子５ｊを含有するガラス入りエポキシ基板５ｄであり、ガラス入りエポキシ基板５ｄとインナリード１ｂとが両面接着テープ５ｉの接着層５ｂによって接合されているものである。
【００９９】
その際、図３２は、両面接着テープ５ｉが、ガラス入りエポキシ基板５ｄのインナリード配置側の面（チップ支持面５ｃ）の全面に亘って配置されており、また、図３３は、ガラス入りエポキシ基板５ｄの両面接着テープ接合側と反対側の面に金属板５ｆが取り付けられているものである。
【０１００】
なお、前記絶縁性部材として、アルミナ粒子５ｊを含有したガラス入りエポキシ基板５ｄを用いることにより、ガラス入りエポキシ基板５ｄの熱膨張係数を半導体チップ２のシリコンに近づけることができるとともに、放熱性を向上できる。さらに、図３３に示すように、金属板５ｆを取り付けることにより、放熱性をさらに向上できる。
【０１０１】
また、図３４は、前記絶縁性部材として、ガラス入りエポキシ基板５ｄを用いた際に（テープ基板５でもよい）、半導体チップ２の厚さ（Ｃ）が、ガラス入りエポキシ基板５ｄと接着層５ｂとを合わせた厚さ（Ｄ）より厚くなるような構造としたものであり、Ｃ＞Ｄとなっている。
【０１０２】
これにより、半導体チップ２のダイボンディング時の熱伝導を向上できる。
【０１０３】
さらに、半導体チップ２の厚さが、ガラス入りエポキシ基板５ｄなどの絶縁性部材と接着層５ｂとを合わせた厚さより厚いことにより、前記絶縁性部材の厚さを薄くできるため、本実施の形態２のＱＦＰ１１の厚さを薄く形成できる。
【０１０４】
その結果、材料費を低減でき、したがって、ＱＦＰ１１の低コスト化を図ることができる。
【０１０５】
また、図３５および図３６に示す変形例は、絶縁性部材としてテープ基板５（ガラス入りエポキシ基板５ｄでもよい）を用いた際に、テープ基板５に種々の形状の貫通孔５ｋが形成され、貫通孔５ｋに樹脂封止の際のモールド樹脂が埋め込まれるものである。
【０１０６】
図３５は、テープ基板５に複数の円形の貫通孔５ｋを設けた場合であり、また、図３６は、細長い貫通孔５ｋを十字配置に設けたものである。
【０１０７】
図３５および図３６に示す構造により、インナリード１ｂのばたつきを抑えつつ、かつワイヤ流れを防ぐことができるとともに、モールド樹脂とテープ基板５との密着性を向上でき、ＱＦＰ１１の信頼性を向上できる。
【０１０８】
なお、テープ基板５における貫通孔５ｋの形状や形成領域は、モールド樹脂によるワイヤ流れを発生させない程度の大きさ（形状）や領域であれば、特に限定されるものではない。
【０１０９】
本実施の形態２のＱＦＰ１１によれば、インナリード１ｂの端部をテープ基板５やガラス入りエポキシ基板５ｄなどの薄板状の絶縁性部材と接合することにより、モールド樹脂の流れによるワイヤ流れやインナリードばたつきを抑えることができ、その結果、インナリード１ｂの狭パッドピッチ化を図ることができるとともに、インナリード１ｂのばたつきによるワイヤ４の断線を防止できる。
【０１１０】
さらに、インナリード１ｂの端部を前記薄板状の絶縁性部材と接合することにより、モールド樹脂とインナリード１ｂとの熱膨張係数の差によって発生する半田リフロー時のインナリード１ｂの先端付近の伸縮を抑えることができる。
【０１１１】
これにより、ワイヤ４のインナリード１ｂとの接合部で発生する断線を防止でき、その結果、ＱＦＰ１１の信頼性を向上できる。
【０１１２】
また、ＱＦＰ１１は、インナリード１ｂを前記薄板状の絶縁性部材（ガラス入りエポキシ基板５ｄ、アルミナ粒子５ｊ入りのガラス入りエポキシ基板５ｄまたはテープ基板５など）に固定する構造であるため、銅板などの金属の薄板にインナリード１ｂを固定する場合と比べて、前記薄板状の絶縁性部材が取り付けられたマトリクスフレーム１（図４参照）や単列リードフレーム１ｇ（図１５参照）を軽くかつ低コストにすることができる。
【０１１３】
さらに、前記銅板が厚さ約１２０μｍであり、その際の半導体装置の厚さが２.8〜３ｍｍ程度であるのに対して、本実施の形態２のように、前記薄板状の絶縁性部材は５０μｍ程度の厚さで形成できるため、これを用いて組み立てるＱＦＰ１１を１〜１.2ｍｍ程度の厚さとすることができる。
【０１１４】
したがって、本実施の形態２によれば、軽く薄形で、かつ多ピンのＱＦＰ１１を実現できる。
【０１１５】
なお、本実施の形態２のＱＦＰ１１の製造方法は、実施の形態１で説明したＱＦＰ６の製造方法と同様であるため、その重複説明は省略する。
【０１１６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１７】
例えば、前記実施の形態２では、半導体装置としてＱＦＰ１１を取り上げて説明したが、実施の形態２の半導体装置としては、ＱＦＰ１１以外のアウタリード１ｃが２方向に突出するものであってもよい。
【０１１８】
また、本発明の半導体装置およびその製造方法は、前記実施の形態１と前記実施の形態２とを組み合わせた内容のものであってもよい。
【０１１９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２０】
（１）．インナリードを絶縁性部材に接合し、かつ半導体チップの主面の短辺長さが、先端が半導体装置の中心線から最も遠い箇所に配置されたインナリードの前記先端から半導体チップまでの距離の２倍以下であることにより、インナリードを絶縁性部材に固定してモールド樹脂の流れによるワイヤ流れやインナリードばたつきを抑える効果を確実に作用させることができる。その結果、インナリードを絶縁性部材に接合する構造の半導体装置の信頼性を向上できる。
【０１２１】
（２）．インナリードを絶縁性部材に接合し、かつ半導体チップの主面の短辺長さが、先端が半導体装置の中心線から最も遠い箇所に配置されたインナリードの前記先端から半導体チップまでの距離の２倍以下であることにより、チップサイズが小さくなっても絶縁性部材に半導体チップを搭載することができ、チップサイズごとにリードフレームを準備しなくてもよく、その結果、リードフレームの標準化を図ることができる。
【０１２２】
（３）．インナリードの端部を薄板状の絶縁性部材と接合することにより、モールド樹脂の流れによるワイヤ流れやインナリードばたつきを抑えることができ、その結果、インナリードの狭パッドピッチ化を図ることができるとともに、インナリードのばたつきによるワイヤの断線を防止できる。
【０１２３】
（４）．インナリードの端部を薄板状の絶縁性部材と接合することにより、モールド樹脂とインナリードとの熱膨張係数の差によって発生する半田リフロー時のインナリードの先端の伸縮を抑えることができる。これにより、ワイヤのインナリードとの接合部で発生する断線を防止でき、その結果、半導体装置の信頼性を向上できる。
【０１２４】
（５）．半導体チップの厚さが、絶縁性部材と接着層とを合わせた厚さより厚いことにより、ダイボンディング時の熱伝導を向上できる。
【０１２５】
（６）．半導体チップの厚さが、絶縁性部材と接着層とを合わせた厚さより厚いことにより、絶縁性部材の厚さを薄くできるため、半導体装置の厚さを薄く形成できる。これにより、材料費を低減でき、半導体装置の低コスト化を図ることができる。
【図面の簡単な説明】
【図１】（ａ),（ｂ）は本発明の実施の形態１の半導体装置の構造の一例を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【図２】図１に示す半導体装置における半導体チップとインナリードとの距離の一例を示す部分平面図である。
【図３】図１に示す半導体装置における半導体チップのパッドピッチおよびインナリードのリード間ピッチの一例を示す拡大部分平面図である。
【図４】図１に示す半導体装置の組み立てに用いられるマトリクスフレームの構造の一例を一部破断して示す部分平面図である。
【図５】図４に示すＡ−Ａ線に沿う断面の構造を示す拡大部分断面図である。
【図６】図４に示すマトリクスフレームを用いた半導体装置の組み立てにおけるダイボンディング後の構造の一例を一部破断して示す部分平面図である。
【図７】図６に示すＢ−Ｂ線に沿う断面の構造を示す拡大部分断面図である。
【図８】図７に対する変形例のダイボンディング後の構造を示す拡大部分断面図である。
【図９】図４に示すマトリクスフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を一部破断して示す部分平面図である。
【図１０】図９に示すＣ−Ｃ線に沿う断面の構造を示す拡大部分断面図である。
【図１１】図１０に対する変形例のワイヤボンディング後の構造を示す拡大部分断面図である。
【図１２】図４に示すマトリクスフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を一部破断して示す部分平面図である。
【図１３】図１２に示すＤ−Ｄ線に沿う断面の構造を示す拡大部分断面図である。
【図１４】図１に示す半導体装置の組み立てに用いられる単列リードフレームのフレーム本体の構造の一例を示す部分平面図である。
【図１５】図１４にフレーム本体に絶縁性部材が取り付けられた単列リードフレームの構造を示す拡大部分平面図である。
【図１６】図１５に示す単列リードフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す拡大部分平面図である。
【図１７】図１５に示す単列リードフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を示す拡大部分平面図である。
【図１８】図１５に示す単列リードフレームを用いた半導体装置の組み立てにおける切断成型後の構造の一例を示す側面図である。
【図１９】図１に示す半導体装置と他の半導体装置の実装状態の一例を示す拡大部分平面図である。
【図２０】図５に対する変形例の構造を示す拡大部分断面図である。
【図２１】本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。
【図２２】図２１に示す変形例の半導体装置の詳細構造を示す断面図である。
【図２３】図２１に示す変形例の半導体装置の詳細構造を示す断面図である。
【図２４】図２１に示す変形例の半導体装置の詳細構造を示す断面図である。
【図２５】（ａ),（ｂ）は本発明の実施の形態１の変形例の半導体装置であるＱＦＮの構造を示す図であり、（ａ）は断面図、（ｂ）は底面図である。
【図２６】本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
【図２７】図２６に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分断面図である。
【図２８】本発明の実施の形態２の変形例のリードフレームの構造を示す部分断面図である。
【図２９】本発明の実施の形態２の変形例のリードフレームの構造を示す部分断面図である。
【図３０】本発明の実施の形態２の変形例のリードフレームの構造を示す部分断面図である。
【図３１】本発明の実施の形態２の変形例のリードフレームの構造を示す部分断面図である。
【図３２】本発明の実施の形態２の変形例のリードフレームの構造を示す部分断面図である。
【図３３】本発明の実施の形態２の変形例のリードフレームの構造を示す部分断面図である。
【図３４】本発明の実施の形態２のリードフレームの絶縁性部材に半導体チップを搭載した際の半導体チップと、絶縁性部材および接着層との厚さの関係の一例を示す部分断面図である。
【図３５】本発明の実施の形態２の変形例のリードフレームの構造を示す拡大部分平面図である。
【図３６】本発明の実施の形態２の変形例のリードフレームの構造を示す拡大部分平面図である。
【符号の説明】
１ マトリクスフレーム（リードフレーム）
１ａ フレーム本体
１ｂ インナリード
１ｃ アウタリード
１ｄ ガイド用長孔
１ｅ 位置決め孔
１ｆ 枠部
１ｇ 単列リードフレーム（リードフレーム）
１ｈ パッケージ領域
１ｉ ダムバー
２ 半導体チップ
２ａ パッド（表面電極）
２ｂ 裏面
２ｃ 主面
３ 封止部
３ａ 裏面
４ ワイヤ
５ テープ基板（絶縁性部材）
５ａ テープ基材
５ｂ 接着層
５ｃ チップ支持面
５ｄ ガラス入りエポキシ基板（絶縁性部材）
５ｅ セラミック基板（絶縁性部材）
５ｆ 金属板
５ｇ 硬質接着層
５ｈ 軟質接着層
５ｉ 両面接着テープ
５ｊ アルミナ粒子
５ｋ 貫通孔
５ｌ リード接合部
６ ＱＦＰ（半導体装置）
６ａ 中心線
７ 実装基板
８ 樹脂ペースト
９ ＳＯＰ
１０ ＱＦＮ（半導体装置）
１１ ＱＦＰ（半導体装置）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor manufacturing technique, and more particularly to a technique effective when applied to improving the reliability of a semiconductor device on which a small semiconductor chip is mounted with a narrow pad pitch.
[0002]
[Prior art]
As a technique for fixing the inner lead to a metal plate or a ceramic plate through an adhesive or the like, Japanese Patent Application Laid-Open Nos. 8-1116012, 5-160304, 5-36862, and 11-289040 are disclosed. No. 11-514149, JP-A-7-153890, JP-A-6-291217, and JP-A-5-235246.
[0003]
First, JP-A-8-1116012 discloses a resin-sealed mold in which an aluminum plate is used as a heat radiating plate and an inner lead is fixed to the aluminum plate via an adhesive by providing an insulating layer on the surface of the aluminum plate. A semiconductor device is described, and the purpose of this semiconductor device is to improve heat dissipation, reduce material costs, and shorten manufacturing time.
[0004]
Japanese Patent Application Laid-Open No. 5-160304 describes a semiconductor device having a structure in which an aluminum plate is used as a heat radiating plate and leads are bonded to the aluminum plate via an adhesive for the purpose of improving thermal characteristics.
[0005]
Japanese Laid-Open Patent Publication No. 5-36862 discloses a semiconductor device having a structure in which a ceramic plate is bonded to an inner lead, and heat from the semiconductor chip is released to the outside through the ceramic plate and the inner lead. The purpose is to improve heat dissipation.
[0006]
Japanese Laid-Open Patent Publication No. 11-289040 discloses a lead frame in which an inner lead is bonded to one surface of a heat sink via an electrical insulating layer and an adhesive layer, and a semiconductor device using the lead frame. It is described for the purpose of reduction.
[0007]
Japanese Patent Publication No. 11-514149 describes an electronic package having a structure in which a semiconductor chip and a lead are fixed to a heat slug having an electrically insulating anodized coating on its surface for the purpose of improving thermal characteristics. .
[0008]
Japanese Patent Application Laid-Open No. 7-153890 discloses a lead frame for a semiconductor device in which an inner lead is fixed to a heat radiating plate made of an insulating metal plate with an adhesive, and this lead frame improves heat dissipation. An object of the present invention is to increase the speed of signal processing and extend the life of a semiconductor device.
[0009]
Japanese Patent Laid-Open No. 6-291217 discloses a heat dissipation type lead frame that uses a ceramic plate as a heat radiating plate and fixes inner leads to the ceramic plate via an adhesive, and this lead frame has a package structure. The purpose is to suppress residual stress due to heat and to prevent deformation of the frame shape at the manufacturing stage.
[0010]
In JP-A-5-235246, a main surface of a semiconductor chip is fixed to one surface of an insulating tape via an adhesive, and an inner lead is fixed to the other surface via an adhesive. A semiconductor device having a structure in which a surface electrode of a semiconductor chip is exposed in a hole and an inner lead and the surface electrode are connected by a wire through the hole is described, and the design freedom of the chip is increased and a high-speed signal transmission It aims to make it easier.
[0011]
[Problems to be solved by the invention]
However, the techniques described in the above seven publications excluding Japanese Patent Application Laid-Open No. 5-235246 are intended to improve heat dissipation using a metal plate or a ceramic plate, and the inner leads are made of metal through an adhesive. The idea of using the technique of fixing to a plate or a ceramic plate for a semiconductor device having a multi-pin and narrow pad pitch is not described.
[0012]
Japanese Patent Application Laid-Open No. 5-235246 discloses a technique for fixing an inner lead to an insulating tape. However, the structure described here (the main surface of a semiconductor chip is fixed to one surface of the insulating tape). And the inner lead is fixed to the other surface, the pad of the semiconductor chip is exposed in the hole of the insulating tape, and the inner lead and the pad are connected by the wire through the hole), the semiconductor chip is small, and When the number of pins is increased, there is a problem that the tape area on the chip is reduced and there is no area for forming holes in the insulating tape.
[0013]
Accordingly, there is a problem that it is difficult to realize a small chip and a multi-pin structure with the structure described in Japanese Patent Laid-Open No. 5-235246.
[0014]
Furthermore, in the structure described in Japanese Patent Laid-Open No. 5-235246, since a hole must be formed in the insulating tape, an insulating tape having a size corresponding to the chip size is required, and this insulating tape is attached. The lead frame thus prepared must be prepared, and it is a problem that the lead frame cannot be standardized.
[0015]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of reducing the pad pitch and improving reliability And It is in providing the manufacturing method of.
[0016]
Furthermore, another object of the present invention is to provide a semiconductor device that enables standardization of a lead frame. And It is in providing the manufacturing method of.
[0017]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0018]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0019]
That is, the present invention provides (a) flat Surface shape But , A pair of first sides ,as well as More than the length of the first side Now A pair of second sides Consisting of a rectangle with The square Said 1 side And each of the second sides along Multiple pads at the first pitch (P) Formed Lord A process for preparing a semiconductor chip having a surface and a back surface opposite to the main surface About (B) a support substrate that supports a back surface of the semiconductor chip at a central portion and has an insulating member in a peripheral portion surrounding the central portion; and a tip portion ,as well as The other end paired with the tip Each Possess ,in front 1st pitch (P) More than twice Second pitch (L) Arranged in , The tip portion is connected to the support substrate via the insulating member. Respectively A process for preparing a lead frame having a package area composed of a plurality of fixed leads. About (C) in front The length of the first side of the semiconductor chip (A) and the distance (B) from the tip of the lead disposed at the farthest position from the center of the semiconductor chip to the side of the semiconductor chip facing the tip of the plurality of leads (B) ≦ (A) ≦ 2 × (B) So that the semiconductor chip is mounted on the support substrate. About (D) A process for electrically connecting the plurality of pads and the plurality of leads of the semiconductor chip via a plurality of wires, respectively. About (E) the support substrate, the insulating member, and the plurality of leads; each A process for forming a sealing portion by resin-sealing the tip, the semiconductor chip, and the plurality of wires. About (F) The process of isolate | separating the other end part of the said some lead exposed from the said sealing part from the said lead frame. , The Include Is.
[0020]
The present invention also provides: flat Surface shape But , A pair of first sides ,as well as More than the length of the first side Now A pair of second sides Consisting of a rectangle having Square Said 1 side And each of the second sides along Multiple pads at the first pitch (P) Formed Lord A semiconductor chip having a surface and a back surface opposite to the main surface, a support substrate that supports the back surface of the semiconductor chip at a central portion, and has an insulating member in a peripheral portion surrounding the central portion; and a tip portion ,as well as The other end paired with the tip Each Have Arranged at a second pitch (L) of at least twice the first pitch (P), Through the insulating member Above The tip is on the support substrate Respectively A plurality of fixed leads, a plurality of wires electrically connecting the plurality of pads of the semiconductor chip and the plurality of leads, respectively, the support substrate, the insulating member, and the plurality of leads. each A sealing portion for resin-sealing the tip portion, the semiconductor chip, and the plurality of wires And Including ,in front Record Semiconductor chip Is ,in front The length of the first side of the semiconductor chip (A) and the distance (B) from the tip of the lead disposed at the farthest position from the center of the semiconductor chip to the side of the semiconductor chip facing the tip of the plurality of leads (B) ≦ (A) ≦ 2 × (B) To be On the support substrate It is what is arranged.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0022]
In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
[0023]
Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated, and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.
[0024]
Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently indispensable in principle. Needless to say.
[0025]
Similarly, in the following embodiments, when referring to the shape and positional relationship of components and the like, the shape is substantially the same unless otherwise specified and the case where it is not clearly apparent in principle. And the like are included. The same applies to the numerical values and ranges.
[0026]
Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0027]
(Embodiment 1)
1A and 1B are diagrams illustrating an example of the structure of a semiconductor device according to a first embodiment of the present invention. FIG. 1A is a cross-sectional view, FIG. 1B is a plan view, and FIG. 2 is a semiconductor chip in the semiconductor device shown in FIG. 3 is a partial plan view showing an example of the distance to the inner leads, FIG. 3 is an enlarged partial plan view showing an example of the pad pitch of the semiconductor chip and the pitch between leads of the inner leads in the semiconductor device shown in FIG. FIG. 5 is a partial plan view showing an example of a structure of a matrix frame used for assembling the semiconductor device shown in FIG. 5; FIG. 5 is an enlarged partial cross-sectional view showing a cross-sectional structure along line AA shown in FIG. FIG. 7 is a partial plan view showing a partially broken example of the structure after die bonding in the assembly of the semiconductor device using the matrix frame shown in FIG. 4, and FIG. 7 is a cross-sectional structure along the line BB shown in FIG. Enlarged part shown FIG. 8 is an enlarged partial cross-sectional view showing a structure after die bonding of a modification of FIG. 7, and FIG. 9 is an example of the structure after wire bonding in the assembly of the semiconductor device using the matrix frame shown in FIG. FIG. 10 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line CC shown in FIG. 9, and FIG. 11 is an enlarged view showing a structure after wire bonding in a modification to FIG. 12 is a partial plan view partially broken away showing an example of a structure after resin sealing in the assembly of the semiconductor device using the matrix frame shown in FIG. 4, and FIG. 13 is a DD line shown in FIG. FIG. 14 is a partial plan view showing an example of the structure of the frame body of the single row lead frame used for assembling the semiconductor device shown in FIG. 1, and FIG. 4 is an enlarged partial plan view showing the structure of a single-row lead frame in which an insulating member is attached to the frame body, and FIG. 16 shows the structure after wire bonding in the assembly of the semiconductor device using the single-row lead frame shown in FIG. An enlarged partial plan view showing an example, FIG. 17 is an enlarged partial plan view showing an example of a structure after resin sealing in the assembly of a semiconductor device using the single row lead frame shown in FIG. 15, and FIG. 18 is a single plan view shown in FIG. FIG. 19 is an enlarged partial plan view showing an example of the mounting state of the semiconductor device shown in FIG. 1 and another semiconductor device, FIG. 19 is a side view showing an example of the structure after cutting and molding in the assembly of the semiconductor device using the column lead frame. 20 is an enlarged partial cross-sectional view showing the structure of a modification to FIG. 5, FIG. 21 is a cross-sectional view showing the structure of a semiconductor device of a modification of the first embodiment of the present invention, and FIG. FIG. 23 is a sectional view showing the detailed structure of the semiconductor device of the modification shown in FIG. 21, and FIG. 24 is a sectional view showing the detailed structure of the semiconductor device of the modification shown in FIG. 25 is a view showing the structure of a QFN which is a semiconductor device according to a modification of the first embodiment of the present invention. FIG. 25A is a sectional view and FIG. 25B is a bottom view.
[0028]
The semiconductor device of the first embodiment is a resin-encapsulated and surface-mount type semiconductor chip 2 having a relatively small size and a narrow pad pitch (for example, a pad pitch of 80 μm or less). In the first embodiment, a QFP (Quad Flat Package) 6 shown in FIG. 1 will be described as an example of the semiconductor device.
[0029]
Further, the QFP 6 of the first embodiment is a multi-pin type.
[0030]
The basic configuration of the QFP 6 will be described. As shown in FIGS. 1A and 1B, a plurality of inner leads 1b extending around the semiconductor chip 2 and the semiconductor chip 2 are supported and each inner lead is supported. A thin plate-like insulating member joined to the end of 1b, a pad 2a which is a surface electrode formed on the main surface 2c of the semiconductor chip 2, and an inner lead 1b corresponding thereto are electrically connected. Wire 4, semiconductor chip 2, wire 4, and sealing member 3 formed by resin sealing, and inner lead 1 b, and project from sealing portion 3 to the outside in four directions. The outer lead 1c, which is an external terminal, is bent into a gull wing shape.
[0031]
The QFP 6 is a tape substrate 5 in which the insulating member includes, for example, an insulating epoxy-based tape base material 5a and an insulating adhesive layer 5b such as a thermoplastic resin, and the chip support surface 5c. Since the semiconductor chip 2 is supported and the end of each inner lead 1b is fixed to the insulating member 5 by the adhesive layer 5b, the wire flow caused by the mold resin flow during molding (resin sealing) And the inner lead 1b is prevented from fluttering.
[0032]
Therefore, the QFP 6 according to the first embodiment is characterized in that, in addition to the inner lead 1b being fixed by the thin tape substrate 5, the short side length of the rectangular main surface 2c of the semiconductor chip 2 is shown in FIG. (A) is the distance from the tip of the inner lead 1b arranged at the tip of the QFP 6 in the plane direction of the QFP 6 (X-axis or Y-axis center line 6a) to the semiconductor chip 2 (b ) Or less.
[0033]
That is, the relationship between the short side length (a) of the semiconductor chip 2 and the clearance (b) between the inner lead 1b whose tip is farthest from the semiconductor chip 2 and the semiconductor chip 2 is a ≦ 2b. .
[0034]
Further, preferably b ≦ a ≦ 2b.
[0035]
Thereby, in the multi-pin QFP 6 on which the semiconductor chip 2 having a small and narrow pad pitch is mounted, the effect of suppressing the wire flow and the fluttering of the inner lead 1b can be surely acted.
[0036]
As a result, the reliability of QFP 6 can be improved.
[0037]
Further, in the QFP 6, since the semiconductor chip 2 can be mounted on the tape substrate 5 even if the size of the semiconductor chip 2 is reduced, the matrix frame 1 (see FIG. 4) and the single-row lead frame 1g for each chip size. It is not necessary to prepare a lead frame such as (see FIG. 15), and as a result, standardization of the lead frame can be achieved.
[0038]
FIG. 3 shows the pad pitch (P) of the semiconductor chip 2 with a narrow pad pitch to be mounted in the QFP 6 and the tip pitch (L) of the inner lead 1b having the smallest (narrow) pitch between adjacent leads. The relationship of P ≦ L / 2 is shown.
[0039]
That is, the pad pitch of the semiconductor chip 2 is less than or equal to ½ of the minimum value of the tip pitch between the adjacent inner leads 1b, thereby increasing the effectiveness of the QFP 6 on which the semiconductor chip 2 having a narrow pad pitch is mounted. be able to.
[0040]
The pad pitch (P) of the semiconductor chip 2 is, for example, 60 μm, and the minimum value (L) of the tip pitch of the inner lead 1b is, for example, 180 μm. In this case, (P = 60 μm) ≦ (L = 180 μm) / 2.
[0041]
Further, the QFP 6 of the first embodiment has a narrow pad pitch and a multi-pin type. Therefore, the effectiveness for the QFP 6 is obtained when the size in the planar direction of the sealing portion 3 is, for example, 20 mm × 20 mm or more and the number of pins (number of external terminals) is 176 or more. High effectiveness can be obtained.
[0042]
However, the pad pitch (P), the minimum value (L) of the tip pitch of the inner leads 1b, the size in the planar direction of the sealing portion 3, the number of pins, and the like are not limited to the above values.
[0043]
A desired semiconductor integrated circuit is formed on the main surface 2c of the semiconductor chip 2, and the pads 2a formed on the main surface 2c and the corresponding inner leads 1b are connected by wires 4. Further, the outer lead 1c connected to the inner lead 1b is output to the outside as an external terminal of the QFP 6.
[0044]
Therefore, signal transmission between the semiconductor chip 2 and the outer lead 1c is performed via the wire 4 and the inner lead 1b.
[0045]
Moreover, the wire 4 is a gold wire, for example.
[0046]
Furthermore, the inner lead 1b and the outer lead 1c are, for example, an iron-Ni alloy or a copper alloy.
[0047]
Moreover, the sealing part 3 is formed by performing mold (resin sealing) using, for example, an epoxy-based thermosetting resin, and then thermosetting it.
[0048]
Next, a method for manufacturing the QFP 6 according to the first embodiment will be described.
[0049]
A case where the matrix frame 1 shown in FIG. 4 is used as the lead frame used in the manufacturing method of the QFP 6 will be described first.
[0050]
First, a plurality of inner leads 1b, a thin plate-like tape substrate 5 (insulating member) capable of supporting the semiconductor chip 2 while being joined to the end portions of the inner leads 1b, and a plurality of outer leads connected to the inner leads 1b. A matrix frame 1 shown in FIG. 4 is prepared in which a plurality of package regions 1h made up of 1c are formed in a matrix arrangement.
[0051]
That is, the matrix frame 1 is prepared in which the tape substrate 5 is attached to each package region 1h of the frame body 1a made of iron-Ni alloy or copper alloy as shown in FIG.
[0052]
For example, a tape substrate 5 in which an adhesive layer 5b is formed by applying a thermoplastic resin adhesive to the tape base 5a is prepared. In each package region 1h of the matrix frame 1, the end of each inner lead 1b and the tape The substrate 5 is fixed by a thermocompression bonding method through the adhesive layer 5b.
[0053]
At that time, an adhesive layer 5b is formed over the inner lead arrangement side surface of the tape substrate 5, that is, the entire surface of the chip support surface 5c, and the inner leads 1b and the tape substrate 5 are joined by the adhesive layer 5b.
[0054]
As a result, the matrix frame 1 shown in FIG. 4 is completed.
[0055]
In addition, in one matrix frame 1, package regions 1h corresponding to one QFP 6 are formed in a matrix arrangement, and in each package region 1h, an end of each inner lead 1b is interposed via an insulating adhesive layer 5b. The tape base material 5a is joined.
[0056]
Each package region 1h includes a plurality of inner leads 1b in the four directions around the tape substrate 5, outer leads 1c that are external terminals formed integrally with each other, and mold resin at the time of molding. A dam bar 1i for preventing outflow is disposed, and each outer lead 1c is supported by a frame portion 1f of the frame body 1a.
[0057]
Further, a long guide hole 1d and a positioning hole 1e for conveying the matrix frame 1 during die bonding or wire bonding are formed in the frame portion 1f.
[0058]
Thereafter, as shown in FIGS. 6 and 7, die bonding (also referred to as pellet bonding or chip mounting) for mounting the semiconductor chip 2 on the chip support surface 5c of the tape substrate 5 is performed in each package region 1h.
[0059]
That is, the back surface 2b of the semiconductor chip 2 and the chip support surface 5c of the tape substrate 5 are fixed.
[0060]
At this time, the semiconductor chip 2 may be fixed by the adhesive layer 5b of the tape substrate 5 as shown in FIG. 7, or by a resin paste 8 such as silver paste as in the modification shown in FIG. It may be fixed.
[0061]
In the tape substrate 5 of each package region 1h, the semiconductor chip 2 is mounted on the surface of the tape substrate 5 on the inner lead arrangement side, and the length of the short side of the rectangular main surface 2c of the semiconductor chip 2 is the tip. Is mounted so that the distance from the tip of the inner lead 1b arranged at the farthest from the center line 6a in the planar direction of the QFP 6 to the semiconductor chip 2 is not more than twice.
[0062]
That is, the relationship of a ≦ 2b shown in FIG.
[0063]
The semiconductor chip 2 incorporated in the QFP 6 of the first embodiment is a small one and has a pad pitch of, for example, a narrow pad pitch of less than 80 μm, preferably 60 μm or less.
[0064]
Thereafter, as shown in FIGS. 9 and 10, the pads 2a of the semiconductor chip 2 and the inner leads 1b corresponding thereto are connected by wire bonding.
[0065]
That is, wire bonding is performed using a bonding wire 4 such as a gold wire, whereby the pad 2 a and the inner lead 1 b corresponding thereto are connected by the wire 4.
[0066]
In addition, the modification shown in FIG. 11 is a case where the epoxy board 5d containing glass is used as an insulating member.
[0067]
After completion of the wire bonding, the semiconductor chip 2, the wire 4, each inner lead 1b, and the tape substrate 5 are resin-sealed by a molding method to form the sealing portion 3 as shown in FIGS.
[0068]
The mold resin used for the mold is, for example, an epoxy thermosetting resin.
[0069]
After the resin sealing is completed, the 176 outer leads 1c protruding from the sealing portion 3 are separated from the frame portion 1f of the frame body 1a of the lead frame 1 by cutting using a cutting mold (not shown), etc. As shown in FIG. 1A, the outer lead 1c is bent into a gull wing shape.
[0070]
Thereby, the QFP 6 (semiconductor device) shown in FIG. 1 can be manufactured.
[0071]
Next, a case where manufacturing is performed using the single-row lead frame 1g shown in FIG. 15 as the lead frame will be described.
[0072]
The single-row lead frame 1g includes a plurality of inner leads 1b, a tape substrate 5 that is a thin plate-like insulating member that can be bonded to the end portions of the inner leads 1b and can support the semiconductor chip 2, and the inner leads 1b. A plurality of package regions 1h shown in FIG. 14 composed of a plurality of continuous outer leads 1c are formed in a row.
[0073]
That is, FIG. 4 shows each package region 1h of the frame body 1a shown in FIG. 14 in which a plurality of package regions 1h composed of a plurality of inner leads 1b and a plurality of outer leads 1c connected thereto are formed in a row. As in the case of the matrix frame 1, a tape substrate 5 is attached.
[0074]
Thereafter, die bonding and wire bonding are performed by the same procedure as in the manufacturing method when the matrix frame 1 is used to obtain the state shown in FIG.
[0075]
Further, resin sealing with a mold is performed to obtain the state shown in FIG. 17, and then cut molding is performed to obtain QFP 6 shown in FIG.
[0076]
As shown in FIG. 19, the completed QFP 6 is mounted on the same mounting substrate 7 together with other semiconductor packages such as SOP (Small Outline Package) 9 and other electronic components, for example, by solder reflow. Can be mixed.
[0077]
Next, a modification of the first embodiment shown in FIGS. 20 to 25 will be described.
[0078]
FIG. 20 shows an example in which a ceramic substrate 5e is used as a thin plate-like insulating member, and the ceramic substrate 5e and the inner lead 1b are joined together by an adhesive layer 5b. Even when the ceramic substrate 5e is used, the same effect as when the tape substrate 5 is used can be obtained.
[0079]
Further, the QFP 6 shown in FIG. 21 has a structure in which a metal plate 5f is attached to the surface opposite to the surface (chip support surface 5c) on the inner lead arrangement side of an insulating member such as the tape substrate 5, 22 to 24 show specific examples thereof.
[0080]
In FIG. 22, the adhesive layer 5b is used as an insulating member.
[0081]
That is, an insulating adhesive is applied to one surface of the metal plate 5f to form the adhesive layer 5b, and the inner lead 1b and the metal plate 5f are joined via the adhesive layer 5b.
[0082]
In FIG. 23, the adhesive layer 5b is a two-layer type composed of a hard adhesive layer 5g and a soft adhesive layer 5h, and the inner lead 1b and the hard adhesive layer 5g are joined by the soft adhesive layer 5h. Further, the hard adhesive layer 5g prevents the inner lead 1b from penetrating to the metal plate 5f side.
[0083]
Further, FIG. 24 shows an adhesive layer 5b formed on both front and back surfaces of the tape base 5a, thereby joining the inner lead 1b and the tape base 5a and joining the tape base 5a and the metal plate 5f. It is.
[0084]
In addition, in the case of the modification shown in FIGS. 21-24, in addition to the effect similar to the effect at the time of using the tape board | substrate 5 shown in FIG. 1, the heat dissipation of QFP6 is carried out by having attached the metal plate 5f. Can be improved.
[0085]
25 (a) and 25 (b) is a case where the semiconductor device is a QFN (Quad Flat Non-leaded Package) 10, and even if the semiconductor device of the first embodiment is a QFN 10. The purpose can be realized.
[0086]
As shown in FIG. 25B, the QFN 10 has a structure in which an outer lead 1c serving as an external terminal is disposed on the peripheral edge portion of the back surface 3a of the sealing portion 3. As shown in FIG. A structure in which, for example, an insulating member (such as a ceramic substrate 5e or a glass-containing epoxy substrate 5d) such as a tape substrate 5 is fixed to the end portion of the inner lead 1b, and the semiconductor chip 2 is fixed to the chip support surface 5c. belongs to.
[0087]
Also in the QFN 10, the relationship between the semiconductor chip 2 and the inner lead 1b is set as shown in FIG. 2, or in addition to this, by setting the pad pitch and the tip pitch condition of the inner lead 1b shown in FIG. The same effect as the QFP 6 shown in FIG. 1 can be obtained.
[0088]
(Embodiment 2)
26 is a cross-sectional view showing an example of the structure of the semiconductor device according to the second embodiment of the present invention. FIG. 27 is a partial cross-sectional view showing an example of the structure of a lead frame used for assembling the semiconductor device shown in FIG. 33 is a partial cross-sectional view showing the structure of a lead frame according to a modification of the second embodiment of the present invention, and FIG. 34 shows a semiconductor chip mounted on the insulating member of the lead frame according to the second embodiment of the present invention. FIG. 35 and FIG. 36 are enlarged partial plan views showing the structure of a lead frame according to a modification of the second embodiment of the present invention. FIG. 35 and FIG. 36 are partial cross-sectional views showing an example of the thickness relationship between the semiconductor chip, the insulating member, and the adhesive layer. It is.
[0089]
The semiconductor device of the second embodiment shown in FIG. 26 is a QFP 11 having a basic structure substantially similar to that of the QFP 6 of the first embodiment, but includes the conditions shown in FIGS. 2 and 3 described in the first embodiment. It is not.
[0090]
The basic configuration of the QFP 11 includes a plurality of inner leads 1b extending around the semiconductor chip 2, a thin plate-like insulating member that supports the semiconductor chip 2 and is joined to the end of each inner lead 1b, A resin paste 8 for bonding the semiconductor chip 2 and the insulating member, an adhesive layer 5b for bonding the inner lead 1b and the insulating member, a pad 2a of the semiconductor chip 2 and an inner lead 1b corresponding thereto. A bonding wire 4 to be connected, a sealing portion 3 formed by resin-sealing the semiconductor chip 2 wire 4 and the insulating member, and a plurality of exposed portions from the sealing portion 3 connected to the inner lead 1b. The outer lead 1c.
[0091]
Therefore, the feature of the QFP 11 of the second embodiment is that the location where the adhesive layer 5b is formed and the material or shape of the insulating member are changed.
[0092]
First, in FIG. 27, the tape substrate 5 is used as the insulating member, and the adhesive layer 5 b is disposed only on the lead joint portion 5 l on the surface on the inner lead placement side of the tape substrate 5. The tape base material 5a and the inner lead 1b are joined by the adhesive layer 5b.
[0093]
As a result, it is possible to reduce the cost by reducing the amount of the adhesive forming the adhesive layer 5b.
[0094]
Further, FIG. 28 shows the case where the glass-containing epoxy substrate 5d is used as the insulating member, and FIG. 29 shows the adhesive layer 5b when the glass-containing epoxy substrate 5d is used as the insulating member. The glass-containing epoxy substrate 5d is disposed only at the lead joint portion 5l on the surface on the inner lead placement side.
[0095]
In FIG. 28 and FIG. 29, the glass-filled epoxy substrate 5d and the inner lead 1b are joined by the adhesive layer 5b.
[0096]
30 and 31 show a case where a glass-filled epoxy substrate 5d is used as the insulating member, and the glass-filled epoxy substrate 5d and the inner lead 1b have adhesive layers 5b disposed on both front and back surfaces. It is joined by an adhesive layer 5b of a double-sided adhesive tape 5i having a substrate 5a.
[0097]
In this case, in FIG. 30, the double-sided adhesive tape 5i is arranged over the entire surface of the inner lead arrangement side (chip support surface 5c) of the glass-filled epoxy substrate 5d, and FIG. 31 shows the inner lead 1b. This is a case where the double-sided adhesive tape 5i is disposed only in the lead joint portion 5l.
[0098]
32 and 33, the insulating member is a glass-filled epoxy substrate 5d containing alumina particles 5j, and the glass-filled epoxy substrate 5d and the inner lead 1b are joined by the adhesive layer 5b of the double-sided adhesive tape 5i. It is what has been.
[0099]
In this case, in FIG. 32, the double-sided adhesive tape 5i is arranged over the entire surface of the inner lead arrangement side (chip support surface 5c) of the glass-containing epoxy substrate 5d, and FIG. A metal plate 5f is attached to the surface opposite to the double-sided adhesive tape bonding side of the substrate 5d.
[0100]
In addition, by using the glass-containing epoxy substrate 5d containing the alumina particles 5j as the insulating member, the thermal expansion coefficient of the glass-containing epoxy substrate 5d can be made closer to the silicon of the semiconductor chip 2 and the heat dissipation is improved. it can. Furthermore, as shown in FIG. 33, heat dissipation can be further improved by attaching the metal plate 5f.
[0101]
FIG. 34 shows that when the glass-containing epoxy substrate 5d is used as the insulating member (or the tape substrate 5), the thickness (C) of the semiconductor chip 2 is such that the glass-containing epoxy substrate 5d and the adhesive layer 5b And a thickness that is thicker than the combined thickness (D), and C> D.
[0102]
Thereby, the heat conduction at the time of die bonding of the semiconductor chip 2 can be improved.
[0103]
Furthermore, since the thickness of the insulating member can be reduced by making the thickness of the semiconductor chip 2 thicker than the combined thickness of the insulating member such as the glass-filled epoxy substrate 5d and the adhesive layer 5b, the present embodiment The thickness of the second QFP 11 can be reduced.
[0104]
As a result, the material cost can be reduced, and therefore the cost of the QFP 11 can be reduced.
[0105]
35 and 36, when the tape substrate 5 (which may be a glass-containing epoxy substrate 5d) is used as the insulating member, various shapes of through holes 5k are formed in the tape substrate 5, Mold resin at the time of resin sealing is embedded in the through hole 5k.
[0106]
FIG. 35 shows a case where a plurality of circular through holes 5k are provided in the tape substrate 5, and FIG. 36 shows an example in which elongated through holes 5k are provided in a cross arrangement.
[0107]
The structure shown in FIGS. 35 and 36 can suppress the flapping of the inner lead 1b and can prevent the flow of the wire, can improve the adhesion between the mold resin and the tape substrate 5, and can improve the reliability of the QFP 11. .
[0108]
In addition, the shape and formation region of the through-hole 5k in the tape substrate 5 are not particularly limited as long as it is a size (shape) or region that does not cause a wire flow due to the mold resin.
[0109]
According to the QFP 11 of the second embodiment, the end of the inner lead 1b is joined to a thin plate-like insulating member such as the tape substrate 5 or the glass-containing epoxy substrate 5d, so that the wire flow or inner due to the flow of the mold resin can be reduced. Lead flapping can be suppressed. As a result, the pad pitch of the inner leads 1b can be reduced, and disconnection of the wires 4 due to flapping of the inner leads 1b can be prevented.
[0110]
Further, by joining the end portion of the inner lead 1b to the thin plate-like insulating member, expansion and contraction near the tip of the inner lead 1b at the time of solder reflow caused by the difference in thermal expansion coefficient between the mold resin and the inner lead 1b. Can be suppressed.
[0111]
Thereby, the disconnection which generate | occur | produces in the junction part with the inner lead 1b of the wire 4 can be prevented, As a result, the reliability of QFP11 can be improved.
[0112]
Further, the QFP 11 has a structure for fixing the inner lead 1b to the thin plate-like insulating member (glass-containing epoxy substrate 5d, glass-containing epoxy substrate 5d containing alumina particles 5j, or the tape substrate 5). Compared with the case where the inner lead 1b is fixed to a thin metal plate, the matrix frame 1 (see FIG. 4) or the single row lead frame 1g (see FIG. 15) to which the thin plate-like insulating member is attached is lighter and lower in cost. Can be.
[0113]
Further, the copper plate has a thickness of about 120 μm, and the thickness of the semiconductor device at that time is about 2.8 to 3 mm, whereas the thin plate-like insulating member as in the second embodiment. Can be formed with a thickness of about 50 μm, so that the QFP 11 assembled by using this can have a thickness of about 1 to 1.2 mm.
[0114]
Therefore, according to the second embodiment, it is possible to realize a light and thin QFP 11 having a large number of pins.
[0115]
Note that the manufacturing method of the QFP 11 of the second embodiment is the same as the manufacturing method of the QFP 6 described in the first embodiment.
[0116]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
[0117]
For example, in the second embodiment, the QFP 11 has been described as the semiconductor device. However, as the semiconductor device of the second embodiment, the outer lead 1c other than the QFP 11 may protrude in two directions.
[0118]
In addition, the semiconductor device and the manufacturing method thereof according to the present invention may be a combination of the first embodiment and the second embodiment.
[0119]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0120]
(1). The inner lead is joined to the insulating member, and the short side length of the main surface of the semiconductor chip is the distance from the tip of the inner lead arranged at the position farthest from the center line of the semiconductor device to the semiconductor chip. By being 2 times or less, the inner lead is fixed to the insulating member, and the effect of suppressing the wire flow and the inner lead fluttering due to the flow of the mold resin can be made to act reliably. As a result, the reliability of the semiconductor device having a structure in which the inner lead is bonded to the insulating member can be improved.
[0121]
(2). The inner lead is joined to the insulating member, and the short side length of the main surface of the semiconductor chip is the distance from the tip of the inner lead arranged at the position farthest from the center line of the semiconductor device to the semiconductor chip. By being twice or less, a semiconductor chip can be mounted on an insulating member even if the chip size is reduced, and it is not necessary to prepare a lead frame for each chip size. As a result, standardization of the lead frame is possible. Can be planned.
[0122]
(3). By joining the end portion of the inner lead to the thin plate-like insulating member, it is possible to suppress the wire flow and the inner lead flapping due to the flow of the mold resin, and as a result, it is possible to reduce the pad pitch of the inner lead. At the same time, wire breakage due to flapping of the inner leads can be prevented.
[0123]
(4). By joining the end portion of the inner lead to a thin plate-like insulating member, the expansion and contraction of the tip of the inner lead during solder reflow caused by the difference in thermal expansion coefficient between the mold resin and the inner lead can be suppressed. Thereby, the disconnection which generate | occur | produces in the junction part with the inner lead of a wire can be prevented, As a result, the reliability of a semiconductor device can be improved.
[0124]
(5). When the thickness of the semiconductor chip is larger than the combined thickness of the insulating member and the adhesive layer, heat conduction during die bonding can be improved.
[0125]
(6). When the thickness of the semiconductor chip is larger than the total thickness of the insulating member and the adhesive layer, the thickness of the insulating member can be reduced, so that the thickness of the semiconductor device can be reduced. Thereby, the material cost can be reduced and the cost of the semiconductor device can be reduced.
[Brief description of the drawings]
FIGS. 1A and 1B are views showing an example of the structure of a semiconductor device according to a first embodiment of the present invention. FIG. 1A is a cross-sectional view and FIG. 1B is a plan view.
2 is a partial plan view showing an example of a distance between a semiconductor chip and an inner lead in the semiconductor device shown in FIG. 1;
3 is an enlarged partial plan view showing an example of a pad pitch of a semiconductor chip and a pitch between leads of an inner lead in the semiconductor device shown in FIG. 1;
4 is a partial plan view showing an example of a structure of a matrix frame used for assembling the semiconductor device shown in FIG.
5 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line AA shown in FIG. 4;
6 is a partial plan view showing a partially broken example of a structure after die bonding in the assembly of the semiconductor device using the matrix frame shown in FIG. 4;
7 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line BB shown in FIG. 6;
8 is an enlarged partial cross-sectional view showing a structure after die bonding in a modified example with respect to FIG. 7;
9 is a partial plan view partially broken away showing an example of the structure after wire bonding in the assembly of the semiconductor device using the matrix frame shown in FIG. 4;
10 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line CC shown in FIG. 9;
11 is an enlarged partial cross-sectional view showing a structure after wire bonding in a modified example with respect to FIG. 10;
12 is a partial plan view partially broken away showing an example of a structure after resin sealing in assembling a semiconductor device using the matrix frame shown in FIG. 4;
13 is an enlarged partial cross-sectional view showing a cross-sectional structure along the line DD shown in FIG.
14 is a partial plan view showing an example of a structure of a frame body of a single row lead frame used for assembling the semiconductor device shown in FIG. 1; FIG.
FIG. 15 is an enlarged partial plan view showing the structure of a single row lead frame in which an insulating member is attached to the frame body in FIG.
16 is an enlarged partial plan view showing an example of a structure after wire bonding in assembling a semiconductor device using the single-row lead frame shown in FIG. 15;
17 is an enlarged partial plan view showing an example of a structure after resin sealing in assembling a semiconductor device using the single-row lead frame shown in FIG. 15;
18 is a side view showing an example of a structure after cutting and molding in assembling a semiconductor device using the single-row lead frame shown in FIG. 15;
FIG. 19 is an enlarged partial plan view showing an example of a mounting state of the semiconductor device shown in FIG. 1 and another semiconductor device;
20 is an enlarged partial cross-sectional view showing a structure of a modified example with respect to FIG.
FIG. 21 is a sectional view showing a structure of a semiconductor device according to a modification of the first embodiment of the present invention.
22 is a cross-sectional view showing a detailed structure of the semiconductor device according to the modification shown in FIG. 21;
23 is a cross-sectional view showing a detailed structure of a semiconductor device according to a modification shown in FIG. 21;
24 is a cross-sectional view showing a detailed structure of the semiconductor device according to the modification shown in FIG. 21;
FIGS. 25A and 25B are views showing the structure of a QFN which is a semiconductor device according to a modification of the first embodiment of the present invention, where FIG. 25A is a cross-sectional view and FIG. 25B is a bottom view; is there.
FIG. 26 is a cross-sectional view showing an example of the structure of the semiconductor device according to the second embodiment of the present invention.
27 is a partial cross-sectional view showing an example of the structure of a lead frame used for assembling the semiconductor device shown in FIG. 26;
FIG. 28 is a partial cross-sectional view showing the structure of a lead frame according to a modification of the second embodiment of the present invention.
FIG. 29 is a partial cross-sectional view showing the structure of a lead frame according to a modification of the second embodiment of the present invention.
30 is a partial cross-sectional view showing the structure of a lead frame according to a modification of the second embodiment of the present invention. FIG.
FIG. 31 is a partial cross-sectional view showing a structure of a lead frame according to a modification of the second embodiment of the present invention.
32 is a partial cross-sectional view showing the structure of a lead frame according to a modification of the second embodiment of the present invention. FIG.
FIG. 33 is a partial cross-sectional view showing the structure of a lead frame according to a modification of the second embodiment of the present invention.
34 is a partial cross-sectional view showing an example of the relationship between the thickness of the semiconductor chip, the insulating member, and the adhesive layer when the semiconductor chip is mounted on the insulating member of the lead frame according to the second embodiment of the present invention; FIG. is there.
FIG. 35 is an enlarged partial plan view showing the structure of a lead frame according to a modification of the second embodiment of the present invention.
FIG. 36 is an enlarged partial plan view showing the structure of a lead frame according to a modification of the second embodiment of the present invention.
[Explanation of symbols]
1 Matrix frame (lead frame)
1a Frame body
1b Innerlead
1c Outer lead
1d slot for guide
1e Positioning hole
1f Frame
1g single row lead frame (lead frame)
1h Package area
1i dam bar
2 Semiconductor chip
2a Pad (surface electrode)
2b Back side
2c Main surface
3 Sealing part
3a reverse side
4 wires
5 Tape substrate (insulating material)
5a Tape base material
5b Adhesive layer
5c Chip support surface
5d epoxy board with glass (insulating material)
5e Ceramic substrate (insulating material)
5f metal plate
5g hard adhesive layer
5h Soft adhesive layer
5i double-sided adhesive tape
5j Alumina particles
5k through hole
5l Lead joint
6 QFP (semiconductor device)
6a Center line
7 Mounting board
8 Resin paste
9 SOP
10 QFN (semiconductor device)
11 QFP (semiconductor device)

Claims (24)

（ａ）平面形状が、一対の第１辺、及び前記第１辺の長さ以上の長さである一対の第２辺を有する四角形から成り、前記四角形の前記第１辺及び前記第２辺のそれぞれに沿って複数のパッドが第１のピッチ（Ｐ）で形成された主面と、前記主面と対向する裏面とを有する半導体チップを準備する工程、
（ｂ）前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第１のピッチ（Ｐ）の２倍以上の第２のピッチ（Ｌ）で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードとから成るパッケージ領域を有するリードフレームを準備する工程、
（ｃ）前記半導体チップの前記第１辺の長さ（Ａ）と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離（Ｂ）との関係が、（Ｂ）≦（Ａ）≦２×（Ｂ）となるように、前記支持基板上に前記半導体チップを搭載する工程、
（ｄ）前記半導体チップの前記複数のパッドと前記複数のリードとを複数のワイヤを介してそれぞれ電気的に接続する工程、
（ｅ）前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止して封止部を形成する工程、
（ｆ）前記封止部から露出した前記複数のリードの他端部を前記リードフレームから分離する工程、
を含むことを特徴とする半導体装置の製造方法。(A) a flat plane shape, the first side of the pair, and consists rectangle having a second side of the pair is the length over the length of the first side, the first side of the rectangle and the second and the main surface on which a plurality of pads formed at a first pitch (P) along each of the sides, as engineering of preparing a semiconductor chip having a rear surface facing the main surface,
(B) supporting the back surface of the semiconductor chip in the middle portion comprises a supporting substrate having an insulating member in the peripheral portion surrounding the central portion, the distal end portion, and the other end forming the tip and respective pairs , are arranged in front Symbol first pitch (P) of more than twice the second pitch (L), said tip portion through said insulating member from the respective fixed a plurality of leads on the support substrate as Engineering to prepare a lead frame having a package region comprising,
(C) before Symbol semiconductor chip the first side length of the (A), among the plurality of leads, from the semiconductor chip lead tip section disposed farthest point from the center of the distal portion and the relationship between the distance (B) to the side opposite the semiconductor chip, (B) ≦ (a) so as to ≦ 2 × (B), as Engineering for mounting the semiconductor chip on the support substrate ,
(D) as the plurality of pads and the plurality of factories of the connecting multiple wires respectively electrically via a lead of the semiconductor chip,
(E) the support substrate, the insulating member, each of the end portions of the leads, the semiconductor chip, and a plurality of wires as engineering to form the sealing portion sealed with resin,
(F) separating the other end portions of the plurality of leads exposed from the sealing portion from the lead frame ;
The method of manufacturing a semiconductor device, which comprises a. 請求項１記載の半導体装置の製造方法であって、前記（ｃ）工程では、前記半導体チップが、前記絶縁性部材を介して前記支持基板上に搭載されていることを特徴とする半導体装置の製造方法。  The method of manufacturing a semiconductor device according to claim 1, wherein in the step (c), the semiconductor chip is mounted on the support substrate via the insulating member. Production method. 請求項１記載の半導体装置の製造方法であって、前記絶縁性部材に前記半導体チップを搭載する際に、前記絶縁性部材のリード配置側の面に前記半導体チップを搭載することを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein when mounting the semiconductor chip on the insulating member, the semiconductor chip is mounted on a surface of the insulating member on a lead arrangement side. A method for manufacturing a semiconductor device. 請求項１記載の半導体装置の製造方法であって、前記（ｃ）工程では、前記半導体チップが、樹脂ペーストを介して前記支持基板上に搭載されていることを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (c), the semiconductor chip is mounted on the support substrate via a resin paste. . 請求項１記載の半導体装置の製造方法であって、前記絶縁性部材は、熱可塑性樹脂から成る絶縁性の接着層であることを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating member is an insulating adhesive layer made of a thermoplastic resin. 請求項１記載の半導体装置の製造方法であって、前記支持基板は、絶縁性のエポキシ系から成るテープ基材であることを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the support substrate is a tape base material made of an insulating epoxy system. 請求項１記載の半導体装置の製造方法において、前記支持基板は、ガラス入りエポキシ基板であることを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the support substrate is a glass-filled epoxy substrate. 請求項７記載の半導体装置の製造方法において、前記ガラス入りエポキシ基板はアルミナ粒子を含有していることを特徴とする半導体装置の製造方法。  8. The method of manufacturing a semiconductor device according to claim 7, wherein the glass-filled epoxy substrate contains alumina particles. 請求項１記載の半導体装置の製造方法において、前記支持基板は、セラミック基板であることを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the support substrate is a ceramic substrate. 請求項１記載の半導体装置の製造方法において、前記支持基板は、金属であることを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the support substrate is a metal. 請求項１記載の半導体装置の製造方法において、前記支持基板には、貫通孔が形成されていないことを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein a through hole is not formed in the support substrate. 請求項１記載の半導体装置の製造方法において、前記リードフレームは、複数の前記パッケージ領域が１列に連なって形成された多連のリードフレームであることを特徴とする半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the lead frame is a multiple lead frame in which a plurality of the package regions are formed in a row. 請求項１記載の半導体装置の製造方法において、前記リードフレームは、複数の前記パッケージ領域がマトリクス配置で形成されたマトリクスリードフレームであることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the lead frame, a method of manufacturing a semiconductor device, characterized in that a plurality of the package regions is between trickle Surido frame formed of a matrix arrangement. 平面形状が、一対の第１辺、及び前記第１辺の長さ以上の長さである一対の第２辺を有する四角形から成り、前記四角形の前記第１辺及び前記第２辺のそれぞれに沿って複数のパッドが第１のピッチ（Ｐ）で形成された主面と、前記主面と対向する裏面とを有する半導体チップと、
前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、
先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第１のピッチ（Ｐ）の２倍以上の第２のピッチ（Ｌ）で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードと、
前記半導体チップの複数のパッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止する封止部と、
を含み、
前記半導体チップは、前記半導体チップの前記第１辺の長さ（Ａ）と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離（Ｂ）との関係が、（Ｂ）≦（Ａ）≦２×（Ｂ）となるように、前記支持基板上に配置されていることを特徴とする半導体装置。 Flat surface shape, the first side of the pair, and consists rectangle having a second side of the pair is the length over the length of the first side, each of said first side and said second side of said quadrangle a semiconductor chip having a plurality of pads having a main surface formed with a first pitch (P), and a rear surface facing the main surface along,
Supporting the back surface of the semiconductor chip at the center, and a support substrate having an insulating member in the periphery surrounding the center;
Tip, and has a second end portion forming the tip and pairs respectively, are arranged at the first pitch (P) of more than twice the second pitch (L), via the insulating member a plurality of leads said tip is fixed to the supporting substrate,
A plurality of wires that electrically connect the plurality of pads of the semiconductor chip and the plurality of leads, respectively;
A sealing portion for resin-sealing the support substrate, the insulating member, the tip portions of the plurality of leads, the semiconductor chip, and the plurality of wires ;
It includes,
Before Symbol semiconductor chip, before Symbol semiconductor chip the first side length of the (A), among the plurality of leads, the lead tip section disposed farthest point from the center of the semiconductor chip, It is arranged on the support substrate so that the relationship with the distance (B) to the side of the semiconductor chip facing the tip is (B) ≦ (A) ≦ 2 × (B) . A semiconductor device characterized by the above. 請求項１４記載の半導体装置において、前記半導体チップは、前記絶縁性部材を介して前記支持基板上に搭載されていることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the semiconductor chip is mounted on the support substrate via the insulating member. 請求項１４記載の半導体装置において、前記半導体チップと前記複数のリードは、前記支持基板のチップ支持面側に配置されていることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the semiconductor chip and the plurality of leads are disposed on a chip support surface side of the support substrate. 請求項１４記載の半導体装置において、前記半導体チップは、樹脂ペーストを介して前記支持基板上に搭載されていることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the semiconductor chip is mounted on the support substrate via a resin paste. 請求項１４記載の半導体装置において、前記支持基板は、絶縁性のエポキシ系から成るテープ基材であることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the support substrate is a tape base material made of an insulating epoxy system. 請求項１４記載の半導体装置において、前記支持基板は、ガラス入りエポキシ基板であることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the support substrate is a glass-filled epoxy substrate. 請求項１９記載の半導体装置において、前記ガラス入りエポキシ基板はアルミナ粒子を含有していることを特徴とする半導体装置。20. The semiconductor device according to claim 19 , wherein the glass-filled epoxy substrate contains alumina particles. 請求項１４記載の半導体装置において、前記支持基板は、セラミック基板であることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the support substrate is a ceramic substrate. 請求項１４記載の半導体装置において、前記支持基板は、金属であることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the support substrate is a metal. 請求項１４記載の半導体装置において、前記支持基板には、貫通孔が形成されていないことを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein a through hole is not formed in the support substrate. 請求項１４記載の半導体装置において、前記絶縁性部材は、熱可塑性樹脂から成る絶縁性の接着層であることを特徴とする半導体装置。15. The semiconductor device according to claim 14 , wherein the insulating member is an insulating adhesive layer made of a thermoplastic resin.
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