JP4146655B2

JP4146655B2 - Defect source candidate extraction program

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Publication number: JP4146655B2
Application number: JP2002067821A
Authority: JP
Inventors: 眞小野; 尚史岩田
Original assignee: Hitachi High Technologies Corp
Current assignee: Hitachi High Tech Corp
Priority date: 2002-03-13
Filing date: 2002-03-13
Publication date: 2008-09-10
Anticipated expiration: 2022-03-13
Also published as: JP2003272983A

Description

【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路，薄膜磁気ヘッド，光デバイス，液晶ディスプレイなど製品が製造される過程で発生する異物ないしはパターン欠陥の発生源を探索する。
【０００２】
【従来の技術】
半導体集積回路の製造を例に以下，従来技術を説明する。半導体集積回路は，一般にシリコンウェーハ上に回路パターンなどの層が多層化されて複数のチップ（素子）を製造する前工程と，チップ毎に切り離し，個々の製品を完成させる後工程に分かれている。製造中に発生する不良の大半は，微細加工を伴う長大な前工程で発生し，前工程での歩留り向上が，低コスト生産に重要な課題である。ここで，前工程での歩留りとは，前工程の最終試験である電気検査の結果で決まる良品率，すなわち，ウェーハ上の全チップ数に対する良品チップの割合のことである。
【０００３】
前工程では，製造途中に発生する異物やパターン欠陥（以下，総称して欠陥）が原因で，回路パターンの断線や短絡などが生じ，歩留りを低下させる。欠陥のモニタリングを目的に，異物検査装置や外観検査装置が使われる。一般に，異物検査装置とは，レーザ光をウェーハに斜め上方から照射し，その散乱光を検出する装置で，暗視野検査装置と呼ぶこともある。外観検査装置とは，回路パターンの画像を撮像し，画像処理により異常個所を検出する装置で，適用する検出器によって，明視野検査装置やＳＥＭ式検査装置がある。これらについては，雑誌「日立評論」の１９９９年１０月号に掲載の論文「半導体歩留り向上を支援する検査システム」に記載がある。しかし，異物検査装置や外観検査装置は，検出原理の違い以外に，明確な区別はなく，本書では，総称して以降，欠陥検査装置と記す。
【０００４】
欠陥検査装置の検査結果である検査データを用いて，欠陥源の探索を行う一手段として，コモナリティ解析と呼ばれる解析手法がある。コモナリティ解析とは，例えば，エッチング装置の１号機で処理したウェーハは，全般に欠陥数が多めで，２号機で処理したウェーハは，全般に欠陥数が少なめといったことを突き止める手法である。
【０００５】
コモナリティ解析の機能を搭載した検査システムは，既に数社から市販されている。これらに搭載されている手法は，分散分析（ＡＮＯＶＡ）などの統計的なものである。例えば，１９９９年の国際会議“ＡｄｖａｎｃｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｎｕｆａｃｔｕｒｉｎｇＣｏｎｆｅｒｅｎｃｅ”のＰｒｏｃｅｅｄｉｎｇｓの２１ページから２４ページに掲載された論文“ＡＮｅｗＳｙｓｔｅｍａｔｉｃＹｉｅｌｄＲａｍｐＭｅｔｈｏｄｏｌｏｇｙ”，公開公報の特開２０００−１２６４０号，２０００年の国際会議の“ＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｎｕｆａｃｔｕｒｉｎｇ”のＰｒｏｃｅｅｄｉｎｇｓの２４９ページから２５２ページに掲載された論文“ＹｉｅｌｄＡｎａｌｙｓｉｓａｎｄＩｍｐｒｏｖｅｍｅｎｔｂｙＲｅｄｕｃｉｎｇＭａｎｕｆａｃｔｕｒｉｎｇＦｌｕｃｔｕａｔｉｏｎＮｏｉｓｅ”などに手法の記載がある。
【０００６】
一方，コモナリティ解析ではないが，特開２００１−８５４９１のように，ウェーハがどの装置を通過したかといった情報（処理履歴データ）を，単純にデータベースから検索して，作業者に提示するものも，有効であることが知られている。
【０００７】
【発明が解決しようとする課題】
従来の検査システムに搭載されたコモナリティ解析機能は，統計手法を用いるため，大量の検査データが必要であった。最終電気検査は，すべてのウェーハに対して実施し，検査データも豊富に得られることが多いため，従来のコモナリティ解析機能を有効に活用できる。しかし，欠陥検査は，すべてのウェーハに対して実施されることは少なく，抜取り検査である場合が多い。また，多品種小量生産の製造ラインでは，検査頻度をあげたとしても，統計解析に必要な大量の検査データを集めることは，容易ではない。そのため，少ない検査データで，コモナリティ解析を実施する手法ならびに情報システムが望まれていた。
【０００８】
また，従来の検査システムに搭載されたコモナリティ解析機能は，検査データをそのまま活用するものであった。しかし，検査データには，解析に不要なデータも多数含まれていることが多い。大量のデータを用いる場合には，問題にならないことも多いが，少ないデータで解析する場合には，如何に効率的に不要なデータを除いて，解析するかが重要である。例えば，図１６は，ウェーハ面内に形成されたチップ内の欠陥の発生分布を示した一例である。四角い枠３３０Ａは，チップの外枠を表す。黒丸３３１Ａから３３５Ａ，３４１から３４４は，欠陥検査装置が検出した欠陥座標を打点したものである。しかし，黒丸３４１から３４４は，欠陥検査装置が誤って欠陥ではないものを欠陥と判定した虚報（あるいは擬似欠陥とも呼ぶ）を検出したものである。虚報のような不要なデータは，解析時に除外しなければ，このチップ３３０Ａを欠陥が多発した異常なウェーハと判断しかねない。そのため，虚報３４１から３４４を効率的に除外して，チップ３３０Ｂのように，真の欠陥３３１Ｂから３３５Ｂだけを解析対象にして，このウェーハは欠陥が５つだけ存在するウェーハと判断したい。３３０Ａのように，不要なデータを含んだままコモナリティ解析を行うと，異常のあるウェーハと異常のないウェーハの判定を間違えて，正しく不具合のある装置を見つけ出すことができない。
【０００９】
本発明は，欠陥検査の少ない検査データを活用して，効果的にコモナリティ解析を行うプログラムならびに，そのプログラムを搭載した検査システムを提供する。また，検査データに含まれる不要なデータを効率的に除外して，有効な解析を行うプログラムならびに，そのプログラムを搭載した検査システムを提供する。
【００１０】
【課題を解決するための手段】
上述した課題を解決するため，主に次のことを考慮した。
（１）コモナリティ解析前に，解析対象ウェーハのうち，異常があるウェーハと異常がないウェーハに分類し，その違いを解析に用いる。
（２）（１）の異常があるウェーハと異常がないウェーハを分類するために，様々な方法で欠陥を選定する。特に，回路レイアウトデータを用いて，チップ内の指定領域内の欠陥だけを選定することで，解析に不要な検査データを効果的に除外することができる。
（３）２つの欠陥検査工程を選択し，長大な処理履歴データからコモナリティ解析対象範囲を効果的に絞り込む。
（４）異常があるウェーハが共通に通過した装置を選出し，また，異常がないウェーハが通過した装置を考慮して，欠陥源候補のプライオリティをつける。
（５）上記の処理を効率的に行うグラフィカルユーザインターフェースを備える。
【００１１】
以上のことを踏まえ，本発明は，被検査対象の有する異物ないしはパターン欠陥の発生源を見つけ出すために実行するプログラムにおいて，複数の被検査対象に対して検査装置で検査して得た複数の検査データを入力する検査データ入力処理と，該被検査対象毎に，被検査対象が製造工程毎に通過した装置の履歴が格納された処理履歴データを入力する処理履歴データ入力処理と，該検査データ入力処理で入力された複数の該検査データから，異常が含まれる被検査対象と，異常が含まれない被検査対象に分類する被検査対象分類処理と，該被検査対象分類処理で分類した結果と，該処理履歴データに含まれる装置の履歴とから，異物ないしはパターン欠陥の発生源の候補を抽出する発生源抽出処理と，該発生源抽出処理で抽出した発生源の候補を出力する出力処理することを実行することを特徴とする。
【００１２】
また、本発明は、製造過程で、半導体集積回路、薄膜磁気ヘッド、または光デバイスのウエハ上に発生した異物ないしはパターン欠陥の発生源となる製造装置を見つけ出すために実行するプログラムであって、ユーザにグラフィカルインターフェースを提示して、ユーザより指定された範囲の期日に特定の検査工程で検査されたウエハを解析対象ウエハと選択する処理と、複数の前記解析対象ウエハに対して各検査工程の検査装置で検査して得られた欠陥座標データを検査データベースより入力する欠陥座標データ入力処理と、前記グラフィカルインターフェースに、前記解析対象ウエハの各検査工程の欠陥座標データをマトリクス状に表示して、解析対象とするチップ、領域の選択、解析に不要なデータを除外するフィルタリング処理のユーザ選択入力を受付ける処理と、前記グラフィカルインターフェースの表示において、解析対象とする検査工程のユーザ選択入力を受付ける処理と、前記解析対象ウエハの処理履歴データを進度管理データベースより読み込む処理と、前記選択された複数の検査工程により挟まれる順番の製造工程における前記処理履歴データの部分を抽出する処理と、前記抽出された部分処理履歴データに基づいて、または全てのウエハの処理履歴データに基づいて、前記複数の検査工程により挟まれる順番の各製造工程における各製造装置によって処理されたウエハ上に発生した欠陥数と、対応ウエハ頻度とのヒストグラムの分布の違いを、各製造工程毎に分散分析を行い、欠陥源である製造装置を含む確率が高い製造工程を統計的に判定する処理と、前記欠陥源である製造装置を含む確率が高い製造工程を、順位を付けて出力する処理とを実行することを特徴とする欠陥源候補抽出プログラムを提供する。
【００１４】
【発明の実施の形態】
まず，本発明の実施形態を説明する前に，半導体集積回路の前工程製造ラインならびにウェーハの処理手順について，図面により説明する。
【００１５】
図２は，前工程製造ラインに存在する装置群を示すブロック図の一例である。３１はＣＶＤ装置の１号機，３２はＣＶＤ装置の２号機，４１は塗布装置の１号機，４２は塗布装置の２号機，５１は露光装置の１号機，５２は露光装置の２号機，５３は露光装置の３号機，５４は露光装置の４号機，６１はエッチング装置の１号機，６２はエッチング装置の２号機，６３はエッチング装置の３号機，７１はインプラ装置の１号機，７２はインプラ装置の２号機，８１は洗浄装置の１号機，８２は洗浄装置の２号機，８３は洗浄装置の３号機，９１は現像装置の１号機，９２は現像装置の２号機，１０１は熱拡散装置の１号機，１０２は熱拡散装置の２号機，１１１はレジスト除去装置の１号機，１１２はレジスト除去装置の２号機，１１３はレジスト除去装置の３号機，１２１はスパッタ装置の１号機，１２２はスパッタ装置の２号機，１３１は欠陥検査装置，１４１は電気検査を行うテスタの１号機，１４２はテスタの２号機，１４３は検査データベース，１４４は進度管理システム，１４５は解析ユニットであり，これらの装置やシステムがローカルエリアネットワーク１４６を介して接続され，相互にデータ交換を行っている。例えば，ある装置でウェーハを処理したら，その装置から処理が完了したことを，ローカルエリアネットワーク１４６を介して，進度管理システム１４４に知らせ，進度管理システム１４４では，ウェーハ毎に処理履歴データを格納している。処理履歴データについては，後述する。また，欠陥検査装置１３１で検査した結果は，ローカルエリアネットワーク１４６を介して，検査データベース１４３に格納される。解析ユニット１４５では，検査データベース１４３の検査結果を読み出して，歩留り向上のための解析が行われる。実際の前工程製造ラインには，図２に記したものより，さらに多くの装置が存在することが一般的であるが，本書では，上記の装置群を用いて以下，説明する。
【００１６】
図３は，前工程製造ラインでのウェーハの処理手順を示すブロック図の一例である。図３では，左から右へウェーハが進行する。実際には，集積回路の品種によって異なるが，およそ５００個くらいの工程を経て，前工程が完了するが，図３では，説明の都合上，略して１５個の工程で完了するような図としている。図中で正方形は，それぞれ通過する装置を示している。また，斜線で示した縦長の長方形２１から２３は，欠陥検査装置であり，ここで欠陥検査を行う。白抜きの縦長の長方形２４は，テスタであり，ここで電気検査を行う。例えば，あるウェーハは，太線で示すルートで，各種装置を通過して前工程を完了する。この通過する装置は，ウェーハによって様々である。ここで，黒塗りの四角２０の装置に不具合があり，欠陥が多発したとき，２２の欠陥検査で，欠陥の多発が検知される。この黒塗りの四角２０の装置を，迅速に見つけ出すことが，本発明の目的である。
【００１７】
次に，本発明の一実施形態を図面により説明する。
【００１８】
図１は，本発明のプログラムの処理手順を示す一例である。また，図６は，本発明のプログラムの主たるグラフィカルユーザインターフェースの一例である。図６を参照しながら，図１の処理手順を説明する。
【００１９】
まず，ステップ１１では，複数の対象ウェーハ選択処理を実行する。例えば，「２月１日から２月２日に，配線第１層のエッチング後に欠陥検査を実施したウェーハ」というような条件で，解析対象のウェーハを選択する。本実施例では，２月１日から２月２日に，Ｄ０７という欠陥検査工程で，検査を実施したウェーハＩＤがＡ００１，Ａ００２，Ａ００３，Ａ００４，Ａ００５，Ａ００６の６枚のウェーハを選択した例で説明する。また、選択されたウェーハは、原則として全ての欠陥検査工程で検査をすることとして実施例を説明するが、欠陥検査工程の全てにおいて検査されていなくても、本発明の方法を適用することはできる。
【００２０】
次に，ステップ１２では，対象ウェーハの欠陥座標データ入力処理を実行する。欠陥座標データとは，ウェーハ毎に図４の１５０のようなデータである。欠陥座標データ１５０には，欠陥番号，欠陥があるチップのウェーハ内での位置Ｘ，Ｙ，チップ内の詳細な欠陥の座標Ｘ，Ｙ，欠陥の直径，欠陥のカテゴリなどが記されている。ウェーハ面内の欠陥座標は，欠陥座標データ１５０のように，ウェーハ面内のチップ位置とチップ内の詳細な座標に分けて表すだけではなく，ウェーハ面内に１つの座標系を設けて表す場合もある。また，欠陥座標データに含まれるデータ項目も１５０の例とは異なり，直径の情報が含まれなかったり，カテゴリの情報が含まれなかったり，欠陥検査装置の機種によって様々である。図５は欠陥座標データ１５０の欠陥位置を図示したものである。１６０がウェーハの外枠を表し，１６１から１６８が，欠陥座標データ１５０の欠陥番号１から８のチップＸ，Ｙ，チップ内座標Ｘ，Ｙをもとに打点したものである。ステップ１２で入力される欠陥座標データは，たとえステップ１１で，「２月１日から２月２日に，配線第１層のエッチング後に欠陥検査を実施したウェーハ」という条件にしたとしても，配線第１層のエッチング後の欠陥検査の欠陥座標データだけを入力する場合もあるが，それだけではなく，対象ウェーハの他の日時，他の欠陥検査工程の欠陥座標データも同時に入力することが望ましい。この同時処理により，後述する図６に示すような対象ウェーハ毎の検査履歴表示を迅速に行うことができる。また，この処理は，後述するアダー欠陥を抽出するためにも必要である。
【００２１】
図６は，欠陥座標データを入力した結果をグラフィカルユーザインターフェース１７０に表示した例を示している。１７１にウェーハＩＤ（Ａ００１からＡ００６）を縦に並べ，１７２に欠陥検査工程（Ｄ０１からＤ１０）を横に並べ，欠陥座標データをマトリクス状に表示している。例えば，ウェーハＩＤがＡ００６の欠陥検査工程がＤ０３の欠陥座標データが１７３である。１７３の丸枠がウェーハを表し，中の打点１７４などが欠陥の座標を表している。図５のようなものを小さく表示している。この例では，ウェーハＡ００１は，欠陥検査Ｄ０９まで既に完了しており，欠陥検査Ｄ０１からＤ０９まで欠陥座標データがあり，それらを入力していることがわかる。ウェーハＡ００２とＡ００３は，欠陥検査Ｄ０８まで既に完了している。しかし，ウェーハＡ００３は，欠陥検査Ｄ０３を行わずに，製造が進んでいることがわかる。これは，ウェーハＡ００３が，欠陥検査Ｄ０３を行うべきときに，欠陥検査装置１３１がトラブルで停止しており，欠陥検査Ｄ０３を省いて製造を進行させていたことを表している。また，ウェーハＡ００４からＡ００６は，欠陥検査Ｄ０７まで既に完了している。
【００２２】
次に，図１のステップ１３では，欠陥座標データのフィルタイリング処理を実行する。欠陥座標データのフィルタリング処理とは，欠陥座標データ１５０のうち，解析に不要なデータがある場合，それを除外する処理である。例えば，対象のデータを，ウェーハ面内のある数チップ内に存在する欠陥に限定したり，チップ内のある特定の回路内に存在する欠陥に限定したり，欠陥座標データ１５０の欠陥の直径を利用して，ある大きさ以上の欠陥だけに限定したり，欠陥座標データ１５０のカテゴリ情報を利用して，あるカテゴリの欠陥だけに限定したり，ある検査で検出した欠陥のうち，同一ウェーハでその検査より前に実施した検査で，既に検出済みの欠陥を除外してアダー欠陥だけに限定したりする処理である。もちろん，このようなフィルタリングをせずに，すべての欠陥座標データを対象にしてもよい。
【００２３】
図６のグラフィカルユーザインターフェース１７０においては，１８１のプルダウンメニューで「アダー欠陥」に限定している。プルダウンメニュー１８１では，検出したすべての欠陥を利用するといった選択もできる。また，１８２のプルダウンメニューで，欠陥の直径を「０．１マイクロメータ以上」の欠陥に限定する選択をしている。プルダウンメニュー１８２では，欠陥の大きさで限定をしない設定としたり，０．２マイクロメータ以上など異なる直径で選択したりできる。この処理は，図４の欠陥座標データ１５０の欠陥の直径の情報を利用する。１８３はウェーハ面内の解析領域を限定するためのグラフィカルユーザインターフェースを起動するボタンであり，１８３のボタンをマウスでクリックすると，図７の新たなグラフィカルユーザインターフェース２１０が起動し，ウェーハ面内のある数チップ内に存在する欠陥を解析対象として限定できる。図７の詳細は，後述する。図６で１８４はチップ内の解析領域を限定するためのグラフィカルユーザインターフェースを起動するボタンであり，１８４のボタンをマウスでクリックすると，図８の新たなグラフィカルユーザインターフェース２２０が起動し，チップ内のある回路が存在する領域内に存在する欠陥を解析対象として限定できる。図８の詳細は，後述する。１８６では欠陥カテゴリで解析対象の欠陥を限定する。この処理は，図４の欠陥座標データ１５０のカテゴリを利用する。図６では，「ａｌｌ」と表示されており，すべてのカテゴリを対象とする設定になっている。
【００２４】
図７は，ウェーハ面内の解析領域を限定するためのグラフィカルユーザインターフェースの一例である。グラフィカルユーザインターフェース２１０には，ウェーハの外枠２１１や四角いチップ２１２の配置などが表示される。ここで，チップをマウスでクリックすることで，表示色を変えることができ，実際に変えたものが，２１３などの４つのチップである。このグラフィカルユーザインターフェース２１０では，２１４の「座標データ読込」ボタンをクリックすることで，欠陥座標データを読み込んで同時に表示することもできる。欠陥座標データ１５０を読み込んで，表示した例が打点２１５などの黒丸である。打点の分布を参考にして解析対象のチップを限定する。「実行」をクリックすることで，図６の１７０のグラフィカルユーザインターフェースに戻り，設定した内容に基づいて，１７４などの欠陥座標の打点は変更される。この処理は，図４の欠陥座標データ１５０のチップＸ，Ｙの情報を利用する。一方，「戻る」をクリックすると，グラフィカルユーザインターフェース２１０で設定した内容は，反映されず，１７０のグラフィカルユーザインターフェースへ戻る。
【００２５】
図８は，チップ内の解析領域を限定するためのグラフィカルユーザインターフェースの一例である。グラフィカルユーザインターフェース２２０には，チップの大きさに基づいてチップの外枠２２１が表示される。また，「レイアウト読込」ボタン２２４をクリックすることで，ＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄＤｅｓｉｇｎ）システムで作成された集積回路の回路レイアウトデータが読み込まれて表示される。回路レイアウトデータを読み込んで表示した結果，２３１や２３２のＳＲＡＭ回路ブロック，２３４のロジック回路ブロック，２３５のマイコンコア回路ブロックの配置が表示される。また，「座標データ読込」ボタン２２５をクリックすると，欠陥座標データが読み込まれて，欠陥位置に黒丸２４１から黒丸２４８が打点される。これら回路レイアウトの配置や欠陥の座標を参照して，チップ内の解析対象領域を設定する。例えば，図８の例では，マイコンコア回路ブロックの領域を設定し，表示色を変えている。表示色を変えた領域だけを解析対象にするか，逆に表示色を変えた領域を解析対象外にするかの選択を，２２２の「マウク内使用」か２２３の「マスク内未使用」のいずれかを選択して決定する。この例では，「マスク内使用」を選択しているため，マイコンコア回路ブロックの領域内２３５に存在する欠陥だけを解析対象にすることになる。「実行」をクリックすることで，図６の１７０のグラフィカルユーザインターフェースに戻り，設定した内容に基づいて，１７４などの欠陥座標の打点は変更される。この処理は，図４の欠陥座標データ１５０のチップ内座標Ｘ，Ｙの情報を利用する。一方，「戻る」をクリックすると，グラフィカルユーザインターフェース２１０で設定した内容は，キャンセルされて，１７０のグラフィカルユーザインターフェースへ戻る。このように，チップ内の指定領域内の欠陥だけに限定するフィルタリング処理により，例えば，ある特定の回路に多発する欠陥だけを対象に，コモナリティ解析を実施できる。また，逆に，ある特定の回路に特有の欠陥を除外して，コモナリティ解析を実施できる。例えば、チップ内の回路ブロックが存在しない領域で検出される虚報を排除するために、当該領域を指定するフィルタリング処理を施すことで効率的にコモナリティ解析を実施できる。このとき，回路レイアウトデータを表示することで，領域の設定を効率的に行うことができる。上述のように，ブロック領域を指定してコモナリティ解析を実行することで，ある１つのブロック領域で発生する欠陥の原因となる製造装置の候補を的確に抽出することができる。
【００２６】
次に，図１のステップ１４では，解析対象とする欠陥検査工程の選択処理を実行する。図６のグラフィカルユーザインターフェース上で，２つの欠陥検査工程をマスクでクリックして選択する。本例では，Ｄ０６とＤ０７の２つの欠陥検査工程を選択し，その結果，枠１９３と枠１９４が描かれる。この選択処理により選択された２つの欠陥検査工程間にある製造工程を対象として、ウェーハ単位、チップ単位、回路ブロック単位での欠陥源の候補抽出処理を行う。本例では選択したウェーハを枠で示したが，表示色を変えるなど別の方法でも構わない。また，１つの欠陥検査工程だけを選択し，２つ目の欠陥検査工程は，そのすぐ直前の欠陥検査工程が自動的に定まるようにしてもよい。例えば，Ｄ０７を選択すると，自動的にＤ０６も選択されるということである。また、手動による欠陥検査工程の選択に限らず、欠陥数が所定のしきい値を超えるウェーハを自動的に選択して，そのすぐ直前の欠陥検査工程も自動設定する方法でもよい。
【００２７】
次に，ステップ１５では，異常のあるウェーハと異常のないウェーハの分類処理を実行する。ここで，分類処理の対象の欠陥座標データは，ステップ１４で選択された２つの欠陥検査工程のうち，右側のＤ０７のデータである。また，ステップ１３で限定された欠陥だけが対象である。限定された欠陥の個数が，予め与えたしきい値以上のウェーハを「異常有り」，しきい値未満のウェーハを「異常無し」と分類する。その分類の結果，図６の例では，ウェーハＡ００４とＡ００５の欠陥検査工程Ｄ０７の欠陥数が多く，この２枚のウェーハが「異常有り」，ウェーハＡ００１，Ａ００２，Ａ００３，Ａ００６は「異常無し」と分類された結果であり，「異常有り」のウェーハには，枠１９１，１９２が表示される。本例では，しきい値との大小関係で，「異常有り」と「異常無し」を分類したが，しきい値を設定せず，グラフィカルユーザインターフェース１７０の操作者が，ウェーハＡ００４とＡ００５を選択してもよい。
【００２８】
次に，ステップ１６では，対象ウェーハの処理履歴データ入力処理を実行する。処理履歴データとは，図９の２６１のように，ウェーハ毎に各製造工程を何月何日の何時にどの製造工程で，どの製造装置を使って処理したという情報が，時系列に記されたデータである。例えば，２６１の例では，２００１年８月５日の１０時に，製造工程コード１００１０（ロコス表面酸化）の工程で，製造装置コード０１０１を使って処理したということが記されている。この処理履歴データには，検査工程も一緒に載っている。例えば，２６１の例では，２００１年８月２５日の９時３０分に，製造工程コード２００９０（欠陥検査Ｄ０６）の工程で，製造装置コード０１３１を使って処理したということが記されている。このように，製造工程，製造装置ともにコード化されており，製造装置のコードは，図１０の２６２のように，装置コードと装置名が記されて，定義されている。
【００２９】
次に，ステップ１７では，欠陥検査工程に基づいて，部分処理履歴データ抽出処理を実行する。部分処理履歴データ抽出処理では，処理履歴データの中で，ステップ１４で選択した２つの欠陥検査工程の間に記されたデータを抽出する。例えば，ステップ１４で欠陥検査工程Ｄ０６（工程コード２００９０）とＤ０７（工程コード２０１８０）が選択されると，処理履歴データ２６１からは，図１１の部分処理履歴データ２６３が抽出される。
【００３０】
次に，ステップ１８では，共通処理装置探索処理を実行する。ステップ１７で，ウェーハ毎（Ａ００１〜Ａ００６）に抽出された部分処理履歴データで，ウェーハ毎に通過した製造装置を比較する。ステップ１５で分類した「異常有り」のウェーハと，「異常無し」のウェーハの違いを比較する。具体的には，複数の「異常有り」のウェーハが，同じ製造装置を通過し，「異常無し」のウェーハが，「異常有り」のウェーハとは違う装置を使っている製造工程が最も，異常の原因である可能性が高い。そのような製造工程を抽出する。
【００３１】
次に，ステップ１９では，欠陥源候補リストの出力処理を実行する。図１２は，出力結果のグラフィカルユーザインターフェースの一例である。ステップ１７で抽出した部分処理履歴データを表示するとともに，ステップ１８での結果を一覧表示する。グラフィカルユーザインターフェース２７０の例では，２７１にステップ１７で抽出した部分処理履歴データの工程名を，縦に表示している。また，対象のウェーハＡ００１〜Ａ００６を横に並べて，それぞれ対応する製造装置コードを２７３〜２７８に表示している。ウェーハＡ００４とＡ００５が，ステップ１５で「異常有り」と分類したウェーハであるため，それを区別するために，２７６と２７７のリストを太枠で囲んで表示している。もちろん，太枠で囲むのではなく，表示色を変えてもよい。また，欠陥源候補として，ステップ１８での処理結果を，２７２にリスト表示している。丸印は，２枚の「異常有り」のウェーハが同じ製造装置で処理され，「異常無し」のウェーハは，「異常有り」のウェーハとは異なる製造装置で処理された製造工程であることを表している。本例では，２工程で丸印がついている。例えば，配線１露光工程では，ウェーハＡ００４とＡ００５が，装置コード００５３の装置で処理され，ウェーハＡ００１，Ａ００２，Ａ００３，Ａ００６は，装置コード００５３で処理していないため，丸印がつく。また，三角印は，「異常有り」のウェーハの全て，及び「異常無し」のウェーハの少なくとも１つが同じ製造装置で処理された工程である。丸印の工程は，欠陥源の候補としてプライオリティが高く，三角印の工程は，欠陥源の候補としてプライオリティが丸印より低く，無印の工程は，プライオリティがさらに低いことを意味する。グラフィカルユーザインターフェース２７０は，「戻る」ボタン２８２をクリックすることで，図６のグラフィカルユーザインターフェース１７０に戻る。
【００３２】
以上のように，本発明によると，欠陥検査の頻度が少なく，少数の欠陥座標データしか存在しない場合でも，長大な処理履歴データから，効率的に部分処理履歴データを抽出し，さらに自動で欠陥源の候補の製造工程，製造装置を絞り込むことができる。また，単にウェーハ面内で検出された欠陥の個数だけを用いるのではなく，ウェーハ面内のチップを限定したり，チップ内の対象領域を限定したり，欠陥の大きさを限定したり，アダー欠陥を抽出することによって，解析に不要な欠陥のデータを除外して，解析すべき欠陥を的確に解析することができる。
【００３３】
次に，図１３に，本発明のプログラムを実行するシステム構成の一例を示す。１３１は，欠陥検査装置，１４３は検査データベース，１４４は進度管理システム，１４５は解析ユニットであり，これらはローカルエリアネットワーク１４６を介して接続され，相互にデータ交換がなされる。解析ユニット１４５には，制御部３０１，２次記憶装置３０２，主記憶装置３０３，演算部３０４，ユーザインターフェース３０５，ネットワークインターフェース３０６などが備わっている一般の計算機である。本発明のプログラムは，２次記憶装置３０２に格納され，ユーザインターフェース３０５から操作者によって本発明のプログラムが起動されると，２次記憶装置３０２から主記憶装置３０３に読み出されて，演算部３０４を用いて実行される。図１におけるステップ１１からステップ１２では，ユーザインターフェース３０５で操作者によって入力された情報をもとに，検査データベース１４３から欠陥座標データが検索されて，ネットワークインターフェース３０６から入力され，欠陥座標データは，２次記憶装置３０２や主記憶装置３０３に格納される。ステップ１３は，主記憶装置３０３に格納された欠陥座標データに対して，演算部３０４を用いて処理される。ステップ１４では，ユーザインターフェース３０５から操作者によって検査工程が選択され，選択された検査工程の情報は，主記憶装置３０３に格納される。ステップ１５は，主記憶装置３０３に格納された欠陥座標データと検査工程の情報を用いて，演算部３０４を用いて処理される。ステップ１６では，２次記憶装置３０２に格納されている処理履歴データを読み出し，主記憶装置３０３に格納する。通例，本発明のプログラムを実行する前に，予め進度管理システム１４４に存在する処理履歴データは，２次記憶装置３０２に格納されているが，場合によっては，２次記憶装置３０２には格納されておらず，本発明のプログラムのステップ１６を実行時に，進度管理システム１４４を検索し，処理履歴データをネットワークを介して，ネットワークインターフェース３０６から入力し，処理履歴データは，２次記憶装置３０２や主記憶装置３０３に格納される。ステップ１７からステップ１９では，主記憶装置３０３に格納された処理履歴データと検査工程の情報を用いて，演算部３０４を用いて処理され，結果が，主記憶装置３０３と２次記憶装置３０２に格納されるとともに，ユーザインターフェース３０５に結果が出力される。
【００３４】
本例では，検査データベース１４３と解析ユニット１４５を別の計算機で構成し，ネットワークで接続したが，同一の計算機で構成してもよい。また，同様に，検査データベース１４３や解析ユニット１４５を，欠陥検査装置１３１の内部の計算機で実現してもよい。
【００３５】
また，上述した例では，大量な検査データを用いて，統計的に行う欠陥源を見つけ出す従来のコモナリティ解析ではなく，少ない検査データを用いた解析方法の一例を示した。しかし，大量な検査データが存在する場合にも，図８で示したように，チップ内の解析対象領域を限定して，不要なデータを除外した後に，従来の統計的なコモナリティ解析を行うことも有効である。そのとき，ＣＡＤシステムで作成された回路レイアウトデータを用いることで，領域設定を効率的にできる。
【００３６】
図１４は，本発明を統計的なコモナリティ解析に適用した場合の処理手順を示す一例である。ステップ１１からステップ１４までは，図１と同じ手順である。図１４においては，ステップ１５を行わずに，ステップ１６，ステップ１７と進む。図１４では，図１のステップ１８の代わりに，ステップ３１１を行う。ステップ３１１では，製造工程毎の分散分析を行う。最後に，ステップ１９で，分散分析の結果に基づき，欠陥源の候補リストを出力する。図１５は，ステップ３１１で行う製造工程毎の分散分析の一例を図示したものである。これは，図９の処理履歴データ２６１の配線１エッチング工程での分散分析の一例である。多数のウェーハの処理履歴データと，ステップ１３で限定された欠陥座標データから，ヒストグラム３２１，３２２，３２３を作成する。ヒストグラム３２１は，配線１エッチング工程でエッチング装置１号機６１を使って処理したウェーハに対して，ステップ１３で限定された欠陥座標データから数えられた欠陥数を横軸にとり，そのウェーハ頻度のヒストグラムを作成したものである。同様に，ヒストグラム３２２は，配線１エッチング工程でエッチング装置２号機６２を使って処理したウェーハに対して，作成したヒストグラムであり，ヒストグラム３２３は，配線１エッチング工程でエッチング装置３号機６３を使って処理したウェーハに対して，作成したヒストグラムである。これら３つの分布の違いを定量化する方法が，分散分析である。数式で示すと，数１から数５を用いて，数５のＦ値を求めることである。Ｆ値が大きい製造工程ほど，欠陥源である確率が高いと判定し，Ｆ値が大きい数工程をステップ１９で出力する。
【００３７】
【数１】

【００３８】
【数２】

【００３９】
【数３】

【００４０】
【数４】

【００４１】
【数５】

【００４２】
ここで，ｋは対象製造工程の装置数，ｎ_iは対象製造工程において装置ｉを通過したウェーハ数，Ｘ_ijは装置ｉのｊ番目のウェーハの欠陥数，Ｎは全ウェーハ数である。
【００４３】
【発明の効果】
以上説明したように，本発明によると，欠陥検査の頻度が少ない場合においても，長大な製造工程の中から，効率的に欠陥発生源の候補を絞り込むことができる。また，単にウェーハ面内で検出された欠陥の個数だけを用いるのではなく，ウェーハ面内のチップを限定したり，チップ内の対象領域を限定したり，欠陥の大きさを限定したり，アダー欠陥を抽出したりすることによって，解析に不要な欠陥のデータを効率的に除外して，解析すべき欠陥から的確に欠陥の発生源を解析することができる。
【図面の簡単な説明】
【図１】本発明のプログラムの処理手順を示した一例である。
【図２】集積回路の前工程製造ラインにおける装置やシステムを示したブロック図の一例である。
【図３】集積回路の前工程製造過程を簡易的に示した一例である。
【図４】欠陥座標データの一例である。
【図５】欠陥座標データを視覚的に表した一例である。
【図６】グラフィカルユーザインターフェースの一例である。
【図７】ウェーハ面内の解析対象領域限定用のグラフィカルユーザインターフェースの一例である。
【図８】チップ内の解析対象領域限定用のグラフィカルユーザインターフェースの一例である。
【図９】処理履歴データの一例である。
【図１０】装置コード定義データの一例である。
【図１１】部分処理履歴データの一例である。
【図１２】結果表示用のグラフィカルユーザインターフェースの一例である。
【図１３】検査システムの構成の一例である。
【図１４】本発明のプログラムの処理手順を示した別の一例である。
【図１５】分散分析の考え方を示す図である。
【図１６】ウェーハ面内に形成されたチップ内の欠陥の発生分布を示した一例である。
【符号の説明】
Ａ００１〜Ａ００６…ウェーハＩＤ，Ｄ０１〜Ｄ１０…欠陥検査工程，１１…対象ウェーハ選択処理，１２…欠陥座標データ入力処理，１３…欠陥座標データフィルタリング処理，１４…検査工程選択処理，１５…異常有り／異常無しウェーハ分類処理，１６…処理履歴データ入力処理，１７…処理履歴データ部分抽出処理，１８…共通処理装置探索処理，１９…欠陥源候補リスト出力処理，２０…不具合装置，２１〜２３…欠陥検査，２４…電気検査，３１…ＣＶＤ装置の１号機，３２…ＣＶＤ装置の２号機，４１…塗布装置の１号機，４２…塗布装置の２号機，５１…露光装置の１号機，５２…露光装置の２号機，５３…露光装置の３号機，５４…露光装置の４号機，６１…エッチング装置の１号機，６２…エッチング装置の２号機，６３…エッチング装置の３号機，７１…インプラ装置の１号機，７２…インプラ装置の２号機，８１…洗浄装置の１号機，８２…洗浄装置の２号機，８３…洗浄装置の３号機，９１…現像装置の１号機，９２…現像装置の２号機，１０１…熱拡散装置の１号機，１０２…熱拡散装置の２号機，１１１…レジスト除去装置の１号機，１１２…レジスト除去装置の２号機，１１３…レジスト除去装置の３号機，１２１…スパッタ装置の１号機，１２２…スパッタ装置の２号機，１３１…欠陥検査装置，１４１…テスタの１号機，１４２…テスタの２号機，１４３…検査データベース，１４４…進度管理システム，１４５…解析ユニット，１４６…ローカルエリアネットワーク，１５０…欠陥座標データ，１６０…ウェーハの外枠，１６１〜１６８…欠陥座標，１７０…グラフィカルユーザインターフェース，１７１…ウェーハＩＤリスト，１７２…欠陥検査工程リスト，１７３…ウェーハの外枠，１７４…欠陥座標，１８１…アダー欠陥／検出欠陥選択用のプルダウンメニュー，１８２…欠陥の大きさを限定するためのプルダウンメニュー，１８３…ウェーハ面内領域指定用ボタン，１８４…チップ内領域指定用ボタン，１８５…欠陥カテゴリ指定用ボタン，１９１，１９２…異常有りウェーハ，１９３，１９４…選択された欠陥検査工程，２１１…ウェーハの外枠，２１２…チップ，２１３…解析対象外として選択されたチップ，２１４…座標データ読み込みボタン，２１５…欠陥座標，２１６…実行ボタン，２１７…戻りボタン，２２０…グラフィカルユーザインターフェース，２２１…チップの外枠，２２２…マスク内使用選択ボタン，２２３…マスク内未使用選択ボタン，２２４…回路レイアウトデータ読み込みボタン，２２５…欠陥座標データ読み込みボタン，２３１，２３２…ＳＲＡＭ回路ブロック領域，２３４…ロジック回路ブロック領域，２３５…マイコンコア回路ブロック領域，２４１〜２４８…欠陥座標，２５１…実行ボタン，２５２…戻りボタン，２６１…処理履歴データ，２６２…装置コード定義データ，２６３…部分処理履歴データ，２７０…グラフィカルユーザインターフェース，２７１…製造工程リスト，２７２…不具合装置候補リスト，２７３〜２７８…ウェーハ毎の部分処理履歴データ，２７９…戻りボタン，３０１…制御部，３０２…２次記憶装置，３０３…主記憶装置，３０４…演算部，３０５…ユーザインターフェース，３０６…ネットワークインターフェース，３１１…製造工程毎に分散分析，３２１〜３２３…欠陥数に対するウェーハ頻度のヒストグラム[0001]
BACKGROUND OF THE INVENTION
The present invention searches for a source of foreign matters or pattern defects generated in the process of manufacturing a product such as a semiconductor integrated circuit, a thin film magnetic head, an optical device, and a liquid crystal display.
[0002]
[Prior art]
The prior art will be described below with reference to the manufacture of a semiconductor integrated circuit. In general, a semiconductor integrated circuit is divided into a pre-process for manufacturing a plurality of chips (elements) by layering circuit patterns and the like on a silicon wafer, and a post-process for separating individual chips to complete individual products. . Most of the defects that occur during manufacturing occur in long, pre-processes involving microfabrication, and improving yield in the pre-process is an important issue for low-cost production. Here, the yield in the previous process refers to the yield of non-defective products determined by the result of electrical inspection as the final test in the previous process, that is, the ratio of non-defective chips to the total number of chips on the wafer.
[0003]
In the pre-process, the circuit pattern is disconnected or short-circuited due to foreign matters or pattern defects (hereinafter collectively referred to as defects) generated during the production, and the yield is reduced. For the purpose of monitoring defects, foreign substance inspection devices and visual inspection devices are used. In general, a foreign substance inspection apparatus is an apparatus that irradiates a wafer with laser light obliquely from above and detects the scattered light, and is sometimes called a dark field inspection apparatus. An appearance inspection apparatus is an apparatus that picks up an image of a circuit pattern and detects an abnormal part by image processing. Depending on the detector to be applied, there are a bright field inspection apparatus and an SEM type inspection apparatus. These are described in a paper “Inspection System to Support Semiconductor Yield Improvement” published in the October 1999 issue of the journal “Hitachi Review”. However, there is no clear distinction between foreign matter inspection devices and appearance inspection devices other than the difference in detection principle, and in this document, they will be collectively referred to as defect inspection devices.
[0004]
There is an analysis method called commonality analysis as one means for searching for a defect source using inspection data which is an inspection result of a defect inspection apparatus. The commonality analysis is a technique for determining that, for example, a wafer processed by the first machine of the etching apparatus generally has a larger number of defects, and a wafer processed by the second machine generally has a smaller number of defects.
[0005]
Inspection systems equipped with a commonality analysis function are already commercially available from several companies. The methods installed in these are statistical methods such as analysis of variance (ANOVA). For example, a paper “A New System Yield Ramp Methodology” published on pages 21 to 24 of Proceedings of the 1999 International Conference “Advanced Semiconductor Manufacturing Conference”; “Yield Analysis and Improving Fluctuation Techniques” in the paper “Yield Analysis and Improvement Manufactures” published on pages 249 to 252 of Proceedings of “International Symposium on Semiconductor Manufacturing”.
[0006]
On the other hand, although it is not a commonality analysis, as in JP-A-2001-85491, information (processing history data) such as which device the wafer has passed through is simply retrieved from the database and presented to the operator. It is known to be effective.
[0007]
[Problems to be solved by the invention]
Since the commonality analysis function installed in the conventional inspection system uses a statistical method, a large amount of inspection data is required. The final electrical inspection is performed on all wafers, and abundant inspection data is often obtained, so the conventional commonality analysis function can be used effectively. However, defect inspection is rarely performed on all wafers and is often sampling inspection. In addition, it is not easy to collect a large amount of inspection data necessary for statistical analysis even if the inspection frequency is increased in a production line for high-mix low-volume production. Therefore, a method and an information system for conducting commonality analysis with a small amount of inspection data have been desired.
[0008]
In addition, the commonality analysis function installed in the conventional inspection system uses the inspection data as it is. However, the inspection data often includes a lot of data unnecessary for analysis. When using a large amount of data, there is often no problem. However, when analyzing with a small amount of data, it is important to analyze efficiently except unnecessary data. For example, FIG. 16 is an example showing the occurrence distribution of defects in a chip formed in the wafer surface. The square frame 330A represents the outer frame of the chip. Black circles 331A to 335A and 341 to 344 are points on the defect coordinates detected by the defect inspection apparatus. However, black circles 341 to 344 are detected false information (also referred to as pseudo defects) in which a defect inspection apparatus erroneously determines that a defect is not a defect. If unnecessary data such as false information is not excluded at the time of analysis, the chip 330A may be judged as an abnormal wafer with many defects. For this reason, it is desired that the false reports 341 to 344 are efficiently excluded and only the true defects 331B to 335B are analyzed as in the chip 330B, and this wafer is determined to be a wafer having only five defects. When the commonality analysis is performed with unnecessary data included as in 330A, it is not possible to correctly determine a defective device by making a mistake in determining whether there is an abnormal wafer or a wafer having no abnormality.
[0009]
The present invention provides a program for effectively performing commonality analysis by utilizing inspection data with little defect inspection, and an inspection system equipped with the program. In addition, a program for efficiently excluding unnecessary data contained in inspection data and performing an effective analysis, and an inspection system equipped with the program are provided.
[0010]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the following were mainly considered.
(1) Prior to commonality analysis, the wafers to be analyzed are classified into abnormal wafers and non-abnormal wafers, and the difference is used for analysis.
(2) In order to classify the wafer having the abnormality (1) and the wafer having no abnormality, defects are selected by various methods. In particular, inspection data unnecessary for analysis can be effectively excluded by selecting only defects in a specified area in a chip using circuit layout data.
(3) Select two defect inspection processes and effectively narrow down the scope of commonality analysis from long processing history data.
(4) Select an apparatus through which a wafer having an abnormality passes in common, and give priority to defect source candidates in consideration of an apparatus through which a wafer having no abnormality has passed.
(5) A graphical user interface for efficiently performing the above processing is provided.
[0011]
Based on the above, the present invention is a program executed to find out the generation source of a foreign substance or pattern defect of an inspection object, and a plurality of inspections obtained by inspecting a plurality of inspection objects with an inspection apparatus. Inspection data input processing for inputting data, processing history data input processing for inputting processing history data in which the history of a device through which the inspection target passes for each manufacturing process is stored for each inspection target, and the inspection data Results of classification by the inspection object classification process for classifying the inspection object that includes the abnormality, the inspection object that does not include the abnormality, and the inspection object classification process from the plurality of inspection data input in the input process A source extraction process for extracting a candidate for a source of a foreign substance or a pattern defect from the history of the apparatus included in the processing history data, and the source extracted by the source extraction process. And executes the outputting process for outputting a complement.
[0012]
Also, The present invention relates to a program executed to find a manufacturing apparatus that is a source of a foreign matter or pattern defect generated on a wafer of a semiconductor integrated circuit, a thin film magnetic head, or an optical device during a manufacturing process. By presenting an interface, a process in which a wafer inspected in a specific inspection process within a range specified by the user is selected as an analysis target wafer, and a plurality of the analysis target wafers are inspected in each inspection process Defect coordinate data input processing for inputting defect coordinate data obtained by inspection from an inspection database, and displaying the defect coordinate data of each inspection process of the analysis target wafer in a matrix on the graphical interface, Selection of chip and area to be filtered, user selection of filtering processing to exclude unnecessary data for analysis A process of accepting an input; a process of accepting a user-selected input of an inspection process to be analyzed in the display of the graphical interface; a process of reading process history data of the wafer to be analyzed from a progress management database; A process of extracting a portion of the processing history data in the manufacturing process in the order sandwiched between the inspection steps, and the plurality of the plurality of wafers based on the extracted partial processing history data or based on the processing history data of all wafers. Perform a variance analysis for each manufacturing process to determine the difference in the histogram distribution between the number of defects generated on each wafer processed by each manufacturing device in each manufacturing process in the order of the inspection process and the corresponding wafer frequency. A process for statistically determining a manufacturing process having a high probability of including a manufacturing apparatus as a source, and the defect Defect source candidate extraction program probability of including manufacturing equipment is high the manufacturing process, and executes a process of outputting with the rank I will provide a.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
First, before describing an embodiment of the present invention, a pre-process manufacturing line of a semiconductor integrated circuit and a wafer processing procedure will be described with reference to the drawings.
[0015]
FIG. 2 is an example of a block diagram showing a group of devices existing in the previous process production line. 31 is the first CVD apparatus, 32 is the second CVD apparatus, 41 is the first coating apparatus, 42 is the second coating apparatus, 51 is the first exposure apparatus, 52 is the second exposure apparatus, and 53 is the first. No. 3 of the exposure apparatus, No. 54 of the exposure apparatus, No. 61 of the etching apparatus, No. 61 of the etching apparatus, No. 2 of the etching apparatus, No. 3 of the etching apparatus, No. 3 of the etching apparatus, No. 1 of the implantation apparatus, and No. 72 of the implantation apparatus No. 2, No. 81 is the first cleaning device, No. 82 is the second cleaning device, No. 83 is the third cleaning device, No. 91 is the first developing device, No. 92 is the second developing device, and 101 is the thermal diffusion device. No. 1, No. 102 is a thermal diffusion unit No. 2, 111 is a resist removal unit No. 1, 112 is a resist removal unit No. 2, 113 is a resist removal unit No. 3, 121 is a sputtering unit No. 1, 122 is a sputter No. 2 machine, 131 is a defect inspection device, 141 is a tester No. 1 machine that performs electrical inspection, 142 is a tester No. 2 machine, 143 is an inspection database, 144 is a progress management system, and 145 is an analysis unit. Are connected via a local area network 146 to exchange data with each other. For example, when a wafer is processed by a certain apparatus, the progress management system 144 is notified via the local area network 146 that the process has been completed, and the progress management system 144 stores processing history data for each wafer. ing. The processing history data will be described later. Further, the result of inspection by the defect inspection apparatus 131 is stored in the inspection database 143 via the local area network 146. In the analysis unit 145, the inspection result of the inspection database 143 is read out, and analysis for improving the yield is performed. In an actual pre-process production line, there are generally more devices than those shown in FIG. 2, but in this document, description will be given below using the above-described device group.
[0016]
FIG. 3 is an example of a block diagram showing a wafer processing procedure in the pre-process production line. In FIG. 3, the wafer advances from left to right. Actually, although it depends on the type of integrated circuit, the previous process is completed after about 500 processes. In FIG. 3, for the sake of explanation, the process is completed in 15 processes for the sake of simplicity. Yes. In the figure, each square represents a device that passes through. In addition, the vertically long rectangles 21 to 23 shown by hatching are defect inspection apparatuses, and defect inspection is performed here. An open vertical rectangle 24 is a tester, and an electrical inspection is performed here. For example, a wafer passes through various devices along a route indicated by a thick line and completes the previous process. This passing device varies depending on the wafer. Here, when there is a defect in the black square 20 device and the defect occurs frequently, the defect inspection of 22 detects the occurrence of the defect. It is an object of the present invention to quickly find the black square 20 device.
[0017]
Next, an embodiment of the present invention will be described with reference to the drawings.
[0018]
FIG. 1 is an example showing a processing procedure of the program of the present invention. FIG. 6 is an example of a main graphical user interface of the program of the present invention. The processing procedure of FIG. 1 will be described with reference to FIG.
[0019]
First, in step 11, a plurality of target wafer selection processes are executed. For example, a wafer to be analyzed is selected under a condition such as “a wafer that has been subjected to a defect inspection after etching the first wiring layer from February 1 to February 2.” In this embodiment, from February 1 to February 2, six wafer IDs A001, A002, A003, A004, A005, and A006 were selected in the defect inspection process D07. I will explain it. In addition, although the embodiment will be described in which the selected wafer is inspected in principle in all defect inspection steps, the method of the present invention can be applied even if not inspected in all defect inspection steps. it can.
[0020]
Next, in step 12, a defect coordinate data input process for the target wafer is executed. The defect coordinate data is data such as 150 in FIG. 4 for each wafer. The defect coordinate data 150 includes a defect number, a position X and Y of a chip having a defect in the wafer, detailed defect coordinates X and Y in the chip, a defect diameter, a defect category, and the like. When the defect coordinates in the wafer surface are not only divided into the chip position in the wafer surface and the detailed coordinates in the chip as in the defect coordinate data 150, but are also expressed by providing one coordinate system in the wafer surface. There is also. Also, unlike the example of 150, the data items included in the defect coordinate data do not include diameter information, do not include category information, and vary depending on the type of defect inspection apparatus. FIG. 5 illustrates the defect position of the defect coordinate data 150. Reference numeral 160 denotes an outer frame of the wafer, and 161 to 168 are dots based on the chips X and Y of the defect numbers 1 to 8 and the in-chip coordinates X and Y of the defect coordinate data 150. Even if the defect coordinate data input in step 12 is the condition that in step 11 “wafers subjected to defect inspection after etching the first layer of wiring from February 1 to February 2,” the wiring Only the defect coordinate data of the defect inspection after the etching of the first layer may be input, but not only that, it is desirable to simultaneously input other date and time of the target wafer and defect coordinate data of other defect inspection processes. By this simultaneous processing, inspection history display for each target wafer as shown in FIG. This process is also necessary for extracting adder defects to be described later.
[0021]
FIG. 6 shows an example in which the result of inputting the defect coordinate data is displayed on the graphical user interface 170. Wafer IDs (A001 to A006) are arranged vertically in 171 and defect inspection steps (D01 to D10) are arranged horizontally in 172, and defect coordinate data are displayed in a matrix. For example, the defect coordinate data of the defect inspection process D03 of the wafer ID A006 is 173. A round frame 173 represents the wafer, and a dot 174 in the middle represents the coordinates of the defect. A thing like FIG. 5 is displayed small. In this example, it can be seen that the wafer A001 has already been completed up to the defect inspection D09, there is defect coordinate data from the defect inspection D01 to D09, and these are input. Wafers A002 and A003 have already been completed up to the defect inspection D08. However, it can be seen that the wafer A003 is being manufactured without performing the defect inspection D03. This indicates that when the wafer A003 is to be subjected to the defect inspection D03, the defect inspection apparatus 131 is stopped due to a trouble, and the manufacturing is proceeding without the defect inspection D03. Further, the wafers A004 to A006 have already been completed up to the defect inspection D07.
[0022]
Next, in step 13 of FIG. 1, a filtering process of defect coordinate data is executed. The defect coordinate data filtering process is a process of excluding data that is unnecessary for analysis from the defect coordinate data 150. For example, the target data is limited to defects existing in a certain number of chips in the wafer surface, limited to defects existing in a specific circuit in the chip, or the defect diameter of the defect coordinate data 150 is changed. Use it to limit to defects of a certain size or more, use the category information of the defect coordinate data 150 to limit to defects of a certain category, and detect defects in the same wafer among defects detected by a certain inspection. This is a process of excluding defects that have already been detected and limiting only to adder defects in an inspection performed prior to the inspection. Of course, all the defect coordinate data may be targeted without performing such filtering.
[0023]
In the graphical user interface 170 of FIG. 6, the “181 defect” is limited to the pull-down menu 181. In the pull-down menu 181, it is possible to select to use all detected defects. In the pull-down menu 182, selection is made to limit the defect diameter to defects of “0.1 micrometer or more”. In the pull-down menu 182, the defect size can be set without limitation, or a different diameter such as 0.2 μm or more can be selected. This process uses information on the diameter of the defect in the defect coordinate data 150 of FIG. Reference numeral 183 denotes a button for starting a graphical user interface for limiting the analysis area in the wafer surface. When the button 183 is clicked with a mouse, a new graphical user interface 210 in FIG. Defects existing in several chips can be limited as analysis targets. Details of FIG. 7 will be described later. In FIG. 6, reference numeral 184 denotes a button for starting a graphical user interface for limiting the analysis area in the chip. When the button 184 is clicked with a mouse, a new graphical user interface 220 shown in FIG. Defects that exist in a region where a certain circuit exists can be limited as an analysis target. Details of FIG. 8 will be described later. In 186, the defect to be analyzed is limited by the defect category. This process uses the category of the defect coordinate data 150 of FIG. In FIG. 6, “all” is displayed, and all categories are targeted.
[0024]
FIG. 7 is an example of a graphical user interface for limiting the analysis region in the wafer surface. On the graphical user interface 210, the outer frame 211 of the wafer, the arrangement of the square chips 212, etc. are displayed. Here, the display color can be changed by clicking the chip with the mouse, and the actual change is four chips such as 213. In this graphical user interface 210, the defect coordinate data can be read and displayed at the same time by clicking the "Read coordinate data" button 214. An example of reading and displaying the defect coordinate data 150 is a black circle such as a hit point 215. The analysis target chip is limited with reference to the distribution of hit points. By clicking “Execute”, the screen returns to the graphical user interface 170 in FIG. 6, and the dot of the defect coordinates such as 174 is changed based on the set contents. This processing uses the information of the chips X and Y of the defect coordinate data 150 of FIG. On the other hand, when “Return” is clicked, the contents set in the graphical user interface 210 are not reflected, and the screen returns to the 170 graphical user interface.
[0025]
FIG. 8 is an example of a graphical user interface for limiting the analysis area in the chip. On the graphical user interface 220, an outer frame 221 of the chip is displayed based on the size of the chip. Further, by clicking a “read layout” button 224, the circuit layout data of the integrated circuit created by the CAD (Computer Aided Design) system is read and displayed. As a result of reading and displaying the circuit layout data, the layout of the SRAM circuit blocks 231 and 232, the logic circuit block 234, and the microcomputer core circuit block 235 are displayed. When the “coordinate data read” button 225 is clicked, defect coordinate data is read, and a black circle 241 to a black circle 248 is hit at the defect position. The analysis target area in the chip is set with reference to the layout of the circuit layout and the coordinates of the defect. For example, in the example of FIG. 8, the area of the microcomputer core circuit block is set and the display color is changed. The selection of whether to display only the area whose display color has been changed or whether the area whose display color has been changed to be excluded from analysis is “Use in Mauku” 222 or “Unused in mask” 223. Select one and decide. In this example, since “use in mask” is selected, only defects present in the area 235 of the microcomputer core circuit block are targeted for analysis. By clicking “Execute”, the screen returns to the graphical user interface 170 in FIG. 6, and the dot of the defect coordinates such as 174 is changed based on the set contents. This process uses information on the in-chip coordinates X and Y of the defect coordinate data 150 of FIG. On the other hand, when “RETURN” is clicked, the contents set in the graphical user interface 210 are canceled and the screen returns to the 170 graphical user interface. As described above, the commonality analysis can be performed only on defects that occur frequently in a specific circuit, for example, by filtering processing limited to defects in a specified area in the chip. Conversely, commonality analysis can be performed by excluding defects peculiar to a specific circuit. For example, in order to eliminate false information detected in an area where no circuit block exists in the chip, the commonality analysis can be efficiently performed by performing a filtering process for designating the area. At this time, by setting the circuit layout data, the area can be set efficiently. As described above, by executing the commonality analysis by designating a block area, it is possible to accurately extract a manufacturing apparatus candidate that causes a defect that occurs in a certain block area.
[0026]
Next, in step 14 of FIG. 1, a process for selecting a defect inspection process to be analyzed is executed. On the graphical user interface of FIG. 6, two defect inspection processes are selected by clicking with a mask. In this example, two defect inspection processes D06 and D07 are selected, and as a result, a frame 193 and a frame 194 are drawn. A defect source candidate extraction process is performed in units of wafers, chips, and circuit blocks for a manufacturing process between two defect inspection processes selected by this selection process. In this example, the selected wafer is indicated by a frame, but other methods such as changing the display color may be used. Alternatively, only one defect inspection process may be selected, and in the second defect inspection process, the immediately preceding defect inspection process may be automatically determined. For example, if D07 is selected, D06 is also automatically selected. Further, the method is not limited to the manual defect inspection process, but may be a method of automatically selecting a wafer whose number of defects exceeds a predetermined threshold and automatically setting the immediately preceding defect inspection process.
[0027]
Next, in step 15, a classification process is performed on a wafer having an abnormality and a wafer having no abnormality. Here, the defect coordinate data to be subjected to the classification process is D07 data on the right side of the two defect inspection processes selected in step 14. Further, only defects limited in step 13 are targeted. A wafer having a limited number of defects equal to or greater than a predetermined threshold is classified as “abnormal”, and a wafer having a number of defects less than the threshold is classified as “abnormal”. As a result of the classification, in the example of FIG. 6, the number of defects in the defect inspection process D07 of the wafers A004 and A005 is large, these two wafers are “abnormal”, and the wafers A001, A002, A003, and A006 are “abnormal”. The

frames

191 and 192 are displayed on the “abnormal” wafers. In this example, “abnormal” and “abnormal” are classified according to the magnitude relationship with the threshold value, but the threshold value is not set, and the operator of the graphical user interface 170 selects wafers A004 and A005. May be.
[0028]
Next, in step 16, processing history data input processing for the target wafer is executed. The processing history data, as indicated by reference numeral 261 in FIG. 9, is a time series of information indicating that each manufacturing process is processed for each wafer, at what time, in what manufacturing process, using which manufacturing equipment. Data. For example, in the example of 261, it is described that processing was performed using the manufacturing apparatus code 0101 in the process of manufacturing process code 10010 (Locos surface oxidation) at 10:00 on August 5, 2001. This processing history data includes the inspection process. For example, in the example of 261, it is described that processing was performed using the manufacturing apparatus code 0131 in the process of manufacturing process code 20090 (defect inspection D06) at 9:30 on August 25, 2001. Thus, both the manufacturing process and the manufacturing apparatus are coded, and the code of the manufacturing apparatus is defined by describing the apparatus code and the apparatus name as indicated by 262 in FIG.
[0029]
Next, in step 17, a partial process history data extraction process is executed based on the defect inspection process. In the partial processing history data extraction processing, data written between the two defect inspection processes selected in step 14 is extracted from the processing history data. For example, when the defect inspection process D06 (process code 20090) and D07 (process code 20180) are selected in step 14, the partial process history data 263 in FIG. 11 is extracted from the process history data 261.
[0030]
Next, in step 18, a common processing device search process is executed. In step 17, the partial processing history data extracted for each wafer (A001 to A006) is compared with the manufacturing apparatus passed for each wafer. The difference between the “abnormal” wafer classified in step 15 and the “abnormal” wafer are compared. Specifically, the most abnormal process is when multiple "abnormal" wafers pass through the same manufacturing equipment, and the "no abnormality" wafer uses a different device from the "abnormal" wafer. Is likely to be the cause of Such a manufacturing process is extracted.
[0031]
Next, in step 19, a defect source candidate list output process is executed. FIG. 12 is an example of a graphical user interface of the output result. The partial processing history data extracted in step 17 is displayed, and the results in step 18 are displayed as a list. In the example of the graphical user interface 270, the process name of the partial processing history data extracted in step 17 is displayed in 271 vertically. Further, target wafers A001 to A006 are arranged side by side, and corresponding manufacturing apparatus codes are displayed on 273 to 278, respectively. Since wafers A004 and A005 are wafers classified as “abnormal” in step 15, the list of 276 and 277 is displayed surrounded by a thick frame in order to distinguish them. Of course, the display color may be changed instead of surrounding with a thick frame. Further, as a defect source candidate, the processing result in step 18 is displayed in a list at 272. A circle indicates that two “abnormal” wafers are processed by the same manufacturing equipment, and a “no abnormality” wafer is a manufacturing process processed by a different manufacturing equipment from the “abnormal” wafer. Represents. In this example, two steps are circled. For example, in the wiring 1 exposure process, the wafers A004 and A005 are processed by the apparatus code 0053, and the wafers A001, A002, A003, and A006 are not processed by the apparatus code 0053. Further, the triangle mark indicates a process in which all of the “abnormal” wafers and at least one of the “abnormal” wafers are processed by the same manufacturing apparatus. The circle mark process has a high priority as a defect source candidate, the triangle mark process has a priority lower than the circle mark as a defect source candidate, and the unmarked process has a lower priority. The graphical user interface 270 returns to the graphical user interface 170 of FIG. 6 by clicking the “return” button 282.
[0032]
As described above, according to the present invention, even when the frequency of defect inspection is low and only a small number of defect coordinate data exist, partial processing history data is efficiently extracted from long processing history data, and defects are automatically detected. It is possible to narrow down the manufacturing process and manufacturing equipment of the source candidates. Also, instead of simply using the number of defects detected on the wafer surface, the chip within the wafer surface is limited, the target area within the chip is limited, the size of the defect is limited, the adder By extracting the defect, it is possible to accurately analyze the defect to be analyzed by excluding the defect data unnecessary for the analysis.
[0033]
Next, FIG. 13 shows an example of a system configuration for executing the program of the present invention. 131 is a defect inspection device, 143 is an inspection database, 144 is a progress management system, and 145 is an analysis unit, which are connected via a local area network 146 and exchange data with each other. The analysis unit 145 is a general computer including a control unit 301, a secondary storage device 302, a main storage device 303, a calculation unit 304, a user interface 305, a network interface 306, and the like. The program of the present invention is stored in the secondary storage device 302, and when the program of the present invention is activated by the operator from the user interface 305, the program is read from the secondary storage device 302 to the main storage device 303, and the arithmetic unit 304 is executed. In step 11 to step 12 in FIG. 1, defect coordinate data is retrieved from the inspection database 143 based on information input by the operator through the user interface 305 and input from the network interface 306. It is stored in the secondary storage device 302 or the main storage device 303. In step 13, the defect coordinate data stored in the main storage device 303 is processed using the calculation unit 304. In step 14, an inspection process is selected by the operator from the user interface 305, and information on the selected inspection process is stored in the main storage device 303. Step 15 is processed using the calculation unit 304 using the defect coordinate data stored in the main storage device 303 and the information of the inspection process. In step 16, the processing history data stored in the secondary storage device 302 is read and stored in the main storage device 303. Usually, before executing the program of the present invention, the processing history data existing in the progress management system 144 is stored in the secondary storage device 302 in advance, but in some cases, it is stored in the secondary storage device 302. However, when step 16 of the program of the present invention is executed, the progress management system 144 is searched, and processing history data is input from the network interface 306 via the network. It is stored in the main storage device 303. In step 17 to step 19, the processing history data stored in the main storage device 303 and the information on the inspection process are used to perform processing using the calculation unit 304, and the results are stored in the main storage device 303 and the secondary storage device 302. The result is output to the user interface 305 while being stored.
[0034]
In this example, the inspection database 143 and the analysis unit 145 are configured by different computers and connected by a network, but may be configured by the same computer. Similarly, the inspection database 143 and the analysis unit 145 may be realized by a computer inside the defect inspection apparatus 131.
[0035]
In the above-described example, an example of an analysis method using a small amount of inspection data is shown instead of the conventional commonality analysis that uses a large amount of inspection data to statistically find a defect source. However, even when a large amount of inspection data exists, the conventional statistical commonality analysis must be performed after the unnecessary data is excluded by limiting the analysis target area in the chip as shown in FIG. Is also effective. At that time, by using the circuit layout data created by the CAD system, the area can be set efficiently.
[0036]
FIG. 14 is an example showing a processing procedure when the present invention is applied to statistical commonality analysis. Steps 11 to 14 are the same as those in FIG. In FIG. 14, the process proceeds to step 16 and step 17 without performing step 15. In FIG. 14, step 311 is performed instead of step 18 in FIG. In step 311, analysis of variance for each manufacturing process is performed. Finally, in step 19, a defect source candidate list is output based on the result of analysis of variance. FIG. 15 illustrates an example of analysis of variance for each manufacturing process performed in step 311. This is an example of a variance analysis in the wiring 1 etching process of the processing history data 261 of FIG.

Histograms

321, 322 and 323 are created from the processing history data of a large number of wafers and the defect coordinate data limited in step 13. The histogram 321 is a wafer frequency histogram obtained by taking the number of defects counted from the defect coordinate data limited in step 13 on the horizontal axis for a wafer processed using the etching apparatus No. 1 61 in the wiring 1 etching process. It was created. Similarly, the histogram 322 is a histogram created for a wafer processed using the etching apparatus No. 2 machine 62 in the wiring 1 etching process, and the histogram 323 uses the etching apparatus No. 3 machine 63 in the wiring 1 etching process. This is a histogram created for a processed wafer. A method of quantifying the difference between these three distributions is analysis of variance. In terms of mathematical expressions, the F value of Equation 5 is obtained using Equations 1 to 5. It is determined that the manufacturing process having a larger F value has a higher probability of being a defect source, and several processes having a larger F value are output in Step 19.
[0037]
[Expression 1]

[0038]
[Expression 2]

[0039]
[Equation 3]

[0040]
[Expression 4]

[0041]
[Equation 5]

[0042]
Where k is the number of devices in the target manufacturing process and n _i Is the number of wafers that passed through the device i in the target manufacturing process, X _ij Is the number of defects in the j-th wafer of apparatus i, and N is the total number of wafers.
[0043]
【The invention's effect】
As described above, according to the present invention, defect source candidates can be efficiently narrowed down from a long manufacturing process even when the frequency of defect inspection is low. Also, instead of simply using the number of defects detected on the wafer surface, the chip within the wafer surface is limited, the target area within the chip is limited, the size of the defect is limited, the adder By extracting defects, it is possible to efficiently exclude defect data unnecessary for analysis and accurately analyze the source of the defect from the defects to be analyzed.
[Brief description of the drawings]
FIG. 1 is an example showing a processing procedure of a program of the present invention.
FIG. 2 is an example of a block diagram showing an apparatus and system in a pre-process manufacturing line for an integrated circuit.
FIG. 3 is an example simply showing a pre-process manufacturing process of an integrated circuit.
FIG. 4 is an example of defect coordinate data.
FIG. 5 is an example of visual representation of defect coordinate data.
FIG. 6 is an example of a graphical user interface.
FIG. 7 is an example of a graphical user interface for limiting an analysis target region in a wafer surface.
FIG. 8 is an example of a graphical user interface for limiting an analysis target area in a chip.
FIG. 9 is an example of processing history data.
FIG. 10 is an example of device code definition data.
FIG. 11 is an example of partial processing history data.
FIG. 12 is an example of a graphical user interface for displaying results.
FIG. 13 is an example of a configuration of an inspection system.
FIG. 14 is another example showing the processing procedure of the program of the present invention.
FIG. 15 is a diagram showing the concept of analysis of variance.
FIG. 16 is an example showing the occurrence distribution of defects in a chip formed in a wafer surface.
[Explanation of symbols]
A001-A006 ... wafer ID, D01-D10 ... defect inspection process, 11 ... target wafer selection process, 12 ... defect coordinate data input process, 13 ... defect coordinate data filtering process, 14 ... inspection process selection process, 15 ... abnormal / Non-abnormal wafer classification process, 16 ... process history data input process, 17 ... process history data partial extraction process, 18 ... common process device search process, 19 ... defect source candidate list output process, 20 ... defective device, 21-23 ... defect Inspection, 24 ... Electrical inspection, 31 ... No. 1 CVD apparatus, 32 ... No. 2 CVD apparatus, 41 ... No. 1 coating apparatus, 42 ... No. 2 coating apparatus, 51 ... No. 1 exposure apparatus, 52 ... Exposure No. 2 of the apparatus, 53 ... No. 3 of the exposure apparatus, 54 ... No. 4 of the exposure apparatus, 61 ... No. 1 of the etching apparatus, 62 ... No. 2 of the etching apparatus, 6 ... Etching machine No.3, 71 ... Implanter No.1; 72 ... Implanter No.2; 81 ... Cleaning machine No.1; 82 ... Cleaning machine No.2; 83 ... Cleaning machine No.3, 91 ... Development No. 1 device, 92 ... No. 2 development device, 101 ... No. 1 heat diffusion device, 102 ... No. 2 heat diffusion device, 111 ... No. 1 resist removal device, 112 ... No. 2 resist removal device, 113 ... No. 3 resist removal apparatus, 121 ... No. 1 sputtering apparatus, 122 ... No. 2 sputtering apparatus, 131 ... Defect inspection apparatus, 141 ... No. 1 tester, 142 ... No. 2 tester, 143 ... Inspection database, 144 ... Progress management system, 145 ... Analysis unit, 146 ... Local area network, 150 ... Defect coordinate data, 160 ... Wafer outer frame, 161-168 ... Defect coordinates, 170 ... Graphical user interface, 171 ... Wafer ID list, 172 ... Defect inspection process list, 173 ... Wafer outer frame, 174 ... Defect coordinates, 181 ... Adder defect / detection defect selection pull-down menu, 182 ... Defects Pull-down menu for limiting the size of the wafer, 183... Button for specifying the in-wafer surface area, 184... Button for specifying the in-chip area, 185... Button for specifying the defect category, 191 and 192. Selected defect inspection process, 211 ... outer frame of wafer, 212 ... chip, 213 ... chip selected as non-analysis target, 214 ... coordinate data read button, 215 ... defect coordinate, 216 ... execute button, 217 ... return button , 220 ... Graphical user interface, 221 ... chip outer frame, 222 ... in-mask use selection button, 223 ... unused in-mask selection button, 224 ... circuit layout data read button, 225 ... defect coordinate data read button, 231,232 ... SRAM circuit block area, 234 ... Logic circuit block region, 235... Microcomputer core circuit block region, 241 to 248... Defect coordinates, 251... Execution button, 252 .. return button, 261 .. processing history data, 262. 270 ... Graphical user interface, 271 ... Manufacturing process list, 272 ... Faulty device candidate list, 273 to 278 ... Partial processing history data for each wafer, 279 ... Return button, 301 ... Control unit, 302 ... Secondary storage device, 303 ... Main storage device, 304 ... arithmetic unit, 05 ... user interface 306 ... network interface, 311 ... analysis of variance for each manufacturing process, the histogram of the wafer frequency to 321-323 ... number of defects

Claims

A program executed to find a manufacturing apparatus that is a source of a foreign matter or pattern defect generated on a semiconductor integrated circuit, a thin film magnetic head, or an optical device wafer during a manufacturing process ,
A process of presenting a graphical interface to the user and selecting a wafer inspected in a specific inspection process as a wafer to be analyzed on the date specified by the user;
A defect coordinate data input process for inputting defect coordinate data obtained by inspecting a plurality of wafers to be analyzed by an inspection apparatus in each inspection step from an inspection database ;
On the graphical interface, defect coordinate data of each inspection process of the wafer to be analyzed is displayed in a matrix, and the user selection input of filtering processing for selecting the analysis target chip and region and excluding data unnecessary for analysis is performed. Processing to accept,
In the display of the graphical interface, a process of accepting a user selection input of an inspection process to be analyzed;
A process of reading processing history data of the analysis target wafer from a progress management database;
A process of extracting a part of the processing history data in the manufacturing process in the order sandwiched between the selected inspection processes;
Based on the extracted partial processing history data, or based on the processing history data of all wafers, occurred on the wafer processed by each manufacturing apparatus in each manufacturing process in the order sandwiched by the plurality of inspection processes A process of statistically determining a manufacturing process with a high probability of including a manufacturing apparatus that is a defect source, performing a variance analysis for each manufacturing process, and the difference in histogram distribution between the number of defects and the corresponding wafer frequency;
A process for outputting a manufacturing process having a high probability of including a manufacturing apparatus that is the defect source, with ranking, and
A defect source candidate extraction program characterized by executing: