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JP4146528B2 - Image processing device - Google Patents

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JP4146528B2
JP4146528B2 JP13586397A JP13586397A JP4146528B2 JP 4146528 B2 JP4146528 B2 JP 4146528B2 JP 13586397 A JP13586397 A JP 13586397A JP 13586397 A JP13586397 A JP 13586397A JP 4146528 B2 JP4146528 B2 JP 4146528B2
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    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N5/00—Details of television systems
    • H04N5/222—Studio circuitry; Studio devices; Studio equipment
    • H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
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Description

【０００１】
【発明の属する技術分野】
この発明は、画像の縮小・拡大機能を有する画像処理装置に関する。
【０００２】
【従来の技術】
画像処理装置では、画像を所望のサイズに調整するために、画像の縮小処理や拡大処理が行われることがある。図１６は、従来の垂直方向の画像縮小処理の内容を示す説明図である。図１６（Ａ）に示す元画像は、ライン番号が１，４，７のラインが黒で塗りつぶされており、他のラインは白である。図１６（Ｂ）に示す縮小画像は、この元画像を０．８倍に縮小したものである。
【０００３】
【発明が解決しようとする課題】
図１６（Ｂ）に示す縮小画像では、元画像のライン番号１，６のラインが欠落しており、この結果、黒い水平線が１本消失している。この例から解るように、従来の垂直方向の縮小処理では、いくつかのラインが単に欠落してしまい、この結果、細い線分が消失してしまう場合があった。例えば図１６（Ｃ）に示すような、１ライン幅の線分Ｌ１〜Ｌ３を有する元画像を縮小すると、図１６（Ｄ）に示すように、もとの線分Ｌ３が欠落して完全に消失してしまう場合があった。このような画像部分の欠落による問題は、水平方向の縮小時にも発生していた。
【０００４】
図１７は、従来の垂直方向の画像拡大処理の内容を示す説明図である。図１７（Ａ）に示す元画像は、前述した図１６（Ａ）と同じものである。図１７（Ｂ）に示す拡大画像は、この元画像を１．２５倍に拡大したものである。図１７（Ｂ）では、元画像のライン番号０，４のラインが追加されており、この結果、これらのラインの幅が２倍に太っている。この例から解るように、従来の垂直方向の拡大処理では、いくつかのラインが単純に追加されるので、画像内の線の幅が過度に太ってしまうという問題があった。このような画像部分の追加による問題は、水平方向の拡大時にも発生していた。
【０００５】
さらに、従来の拡大処理では、画像を整数倍に拡大することは容易であるが、小数部を含む任意の倍率で画像を拡大することは困難であった。
【０００６】
この発明は、従来技術における上述の課題を解決するためになされたものであり、縮小時の画像部分の欠落や拡大時の画像部分の太りを緩和することのできる技術を提供することを第１の目的とする。
【０００７】
また、小数部を含みうる任意の倍率で画像を拡大することのできる技術を提供することを第２の目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１の画像処理装置は、
動画画像データを前記動画画像データの同期信号に応じて更新しつつ順次記憶するためのフレームメモリと、
任意の値に設定された垂直方向の縮小率に応じて前記フレームメモリに前記動画画像データを書き込む際に前記動画画像データで表される画像を垂直方向に縮小し、前記動画画像データの同期信号に同期して１つずつ順次増加するラインアドレス毎に当該ラインが前記垂直方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第１のラインを検出するとともに、前記第１のラインと前記第１のラインに隣接する第２のラインとを含む複数のラインの動画画像データを補間することによって前記第２のラインの画像を修正する垂直縮小部と、
任意の値に設定された水平方向の縮小率に応じて前記動画画像データで表される画像を水平方向に縮小し、前記動画画像データの同期信号に同期して１つずつ順次増加する画素アドレス毎に当該画素が前記水平方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第１の画素を検出するとともに、前記第１の画素と前記第１の画素に隣接する第２の画素とを含む複数の画素の動画画像データを補間することによって前記第２の画素の画像を修正する水平縮小部と、を備える。
前記垂直縮小部は、前記動画画像データの同期信号に同期して１つずつ順次増加するラインアドレスと前記垂直方向の縮小率とを乗じて整数化して得られた書き込みラインアドレスの値として同じ値が２回以上繰り返されたか否かによって、前記１つずつ順次増加するラインアドレスで指定されるラインが前記垂直方向の縮小により欠落するか否かを判定する。
また、前記水平縮小部は、前記動画画像データの同期信号に同期して１つずつ順次増加する画素アドレスと前記水平方向の縮小率とを乗じて整数化して得られた書込画素アドレスの値として同じ値が２回以上繰り返されたか否かによって、前記１つずつ順次増加する画素アドレスで指定される画素が前記垂直方向の縮小により欠落するか否かを判定する。
【０００９】
上記第１の画像処理装置における垂直縮小部は、縮小によって第１のラインが欠落することを検出して、縮小の際にラインの情報が完全に欠落してしまうことを防止することができる。また、欠落するラインに隣接しないラインに対しては補間処理を行わないので、画像の鮮鋭度を余り劣化させること無く、ラインの欠落による画質の低下を緩和することができる。水平縮小部も、同様に、縮小の際に単に画素が欠落してしまうことを防止することができ、また、画像の鮮鋭度を余り劣化させること無く、画素の欠落による画質低下を緩和することができる。
【００１０】
上記第１の画像処理装置において、
前記垂直縮小部と前記水平縮小部のそれぞれは、
与えられた画像データを所定量記憶するバッファと、
前記バッファから読み出された第１の画像データと、前記第１の画像データの後に続く画像部分を表す第２の画像データとを加重平均することによって第３の画像データを作成する加重平均部と、
与えられた前記第２の画像データと、前記加重平均部から出力された前記第３の画像データとを含む複数の画像データの中から１つを選択して出力する選択部と、
画像の縮小率に応じて、前記縮小に伴って欠落する画像部分を示す選択信号を生成し、前記選択信号を前記選択部に供給する選択信号生成部と、
を備えることが好ましい。
【００１１】
これらの各縮小部では、与えられた第２の画像データと、加重平均部で生成された第３の画像データとを含む複数の画像データの中から選択部が１つの画像データを選択して出力するので、縮小時の欠落が緩和された画像データをリアルタイムに生成することができる。
【００１２】
上記第１の画像処理装置は、さらに、
前記選択信号に応じて、前記フレームメモリに与える書込アドレスの増加を制御する書込アドレス制御部、を備えることが好ましい。
【００１３】
こうすれば、縮小時の欠落が緩和された画像データを、フレームメモリの適切なアドレスに書き込むことができる。
【００１４】
また、上記第１の画像処理装置において、
前記垂直縮小部と前記水平縮小部における縮小率は、それぞれ０．５から１の範囲内の値であり、従って、前記垂直縮小部における縮小に伴って欠落する画像部分は１ヶ所について１ライン分であり、前記水平縮小部における縮小に伴って欠落する画像部分は１ヶ所について１画素分であることが好ましい。
【００１５】
本発明の第２の画像処理装置は、画像データを記憶するためのフレームメモリと、
前記フレームメモリから読み出された画像データで表される画像を垂直方向に拡大し、拡大によって追加される第１のラインを検出するととともに、前記第１のラインに隣接する複数のラインの画像データを補間することによって前記第１のラインの画像データを生成する垂直拡大部と、
前記画像データで表される画像を水平方向に拡大し、拡大によって追加される第１の画素を検出するとともに、前記第１の画素と前記第１の画素に隣接する複数の画素の画像データを補間することによって前記第１の画素の画像データを生成する水平拡大部と、
を備える。
【００１６】
第２の画像処理装置における垂直拡大部は、拡大によって第１のラインが追加されるときに、第１のラインと、第１のラインに隣接する第２のラインとを含む複数のラインの画像データを補間することによって、第１のラインを生成することができる。従って、拡大の際に単にラインが追加されて線分が太ってしまうことを防止することができる。また、元の画像に存在していたラインに対しては補間処理を行わないので、画像の鮮鋭度を余り劣化させること無く、ラインの拡大による画質の劣化を緩和することができる。水平拡大部も、同様に、拡大の際に単に画素が太ってしまうことを防止することができ、また、画像の鮮鋭度を余り劣化させること無く、画素の追加による画質の劣化を緩和することができる。
【００１７】
上記第２の画像処理装置において、前記垂直拡大部と前記水平拡大部のそれぞれは、
与えられた画像データを所定量記憶するバッファと、
前記バッファから読み出された第１の画像データと、前記第１の画像データの後に続く画像部分を表す第２の画像データとを加重平均することによって第３の画像データを作成する加重平均部と、
与えられた前記第２の画像データと、前記加重平均部から出力された前記第３の画像データとを含む複数の画像データの中から１つを選択して出力する選択部と、
画像の拡大率に応じて、前記拡大に伴って追加される画像部分を示す選択信号を生成し、前記選択信号を前記選択部に供給する選択信号生成部と、
を備える。
【００１８】
各拡大部では、与えられた第２の画像データと、加重平均部で生成された第３の画像データとを含む複数の画像データの中から選択部が１つの画像データを選択して出力するので、拡大時の太りが緩和された画像データをリアルタイムに生成することができる。
【００１９】
上記第２の画像処理装置は、さらに、
前記選択信号に応じて、前記フレームメモリに与える読出アドレスの増加を制御する読出アドレス制御部と、を備えることが好ましい。
【００２０】
こうすれば、拡大の対象となる画像データを、フレームメモリの適切なアドレスから読み出すことができる。
【００２１】
上記第２の画像処理装置において、
前記垂直拡大部と前記水平拡大部における拡大率は、それぞれ１から２の範囲内の値であり、従って、前記垂直拡大部における拡大に伴って追加される画像部分は１ヶ所について１ライン分であり、前記水平拡大部における拡大に伴って追加される画像部分は１ヶ所について１画素分であることが好ましい。
【００２２】
本発明の第３の画像処理装置は、
１から２の範囲内の第１の拡大率に従って画像を拡大する第１の拡大部と、
整数である第２の拡大率に従って画像を拡大する第２の拡大部と、を備え、
前記第１と第２の拡大部で直列的に画像を拡大することによって、前記第１と第２の拡大率の積で与えられる第３の拡大率で画像を拡大することを特徴とする。なお、第１と第２の拡大部における画像の拡大の順序は任意であり、第１の拡大部による拡大の後に第２の拡大部による拡大が行われても良く、逆に、第２の拡大部による拡大の後に第１の拡大部による拡大が行われても良い。
【００２３】
小数部を含みうる第１の拡大率による画像の拡大と、整数である第２の拡大率による画像の拡大とが直列的に行われるので、小数部を含みうる任意の倍率で画像を拡大することができる。
【００２４】
上記第３の画像処理装置において、
前記第１と第２の拡大部はこの順に直列的に画像の拡大処理を実行し、
前記第２の拡大部は、前記第１の拡大部の第１の出力速度に前記第２の拡大率を乗じた第２の出力速度で画像データを出力するように前記拡大処理を実行することが好ましい。
【００２５】
こうすれば、第２の拡大部は、第１の拡大部から出力された画像データをそのまま順次拡大処理していくことができるので、全体として高速に拡大処理を実行することができる。
【００２６】
【発明の実施の形態】
Ａ．画像処理装置の全体構成：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、第１のビデオセレクタ３０と、同期分離回路３２と、ｎ個のＡ−Ｄ変換器３４と、フレームメモリ３６と、ビデオプロセッサ３８と、第２のビデオセレクタ４０と、液晶ディスプレイ駆動回路４２と、液晶ディスプレイパネル４４と、メニュー生成回路４６と、フォントＲＯＭ４８と、ＣＰＵ５０とを備えるコンピュータシステムである。
【００２７】
この画像処理装置の全体は、液晶プロジェクタ内に設けられており、液晶ディスプレイパネル４４に表示する画像を処理するための装置である。液晶ディスプレイパネル４４に表示された画像は、図示しない光学系を用いて投写スクリーン上に投写される。第１のビデオセレクタ３０には、複数のアナログ画像信号Ｖ１，Ｖ２が与えられており、ビデオプロセッサ３８から与えられる選択信号ＳＥＬ１に応じてその中の１つが選択的に出力される。複数のアナログ画像信号Ｖ１，Ｖ２としては、例えばパーソナルコンピュータから出力されたコンピュータ画面を表す画像信号や、ビデオレコーダやテレビから出力された動画映像信号等が供給される。同期分離回路３２は、第１のビデオセレクタ３０から与えられたアナログ画像信号から垂直同期信号ＶＳＹＮＣ１と水平同期信号ＨＳＹＮＣ１を分離し、また、コンポーネント画像信号（同期信号を含まない画像信号）を出力する。
【００２８】
同期分離回路３２から出力されたコンポーネント画像信号は、ｎ個のＡ−Ｄ変換器３４によってデジタル画像信号に変換される。すなわち、ｎ個のＡ−Ｄ変換器３４は、順次１つずつ切り換えながら使用され、各Ａ−Ｄ変換器３４は、元の画像信号の周波数の１／ｎの周波数を有するサンプリングクロックに従ってアナログ信号をデジタル信号に変換する。
【００２９】
ビデオプロセッサ３８は、フレームメモリ３６への画像の書込みや読出しを行うためのプロセッサであり、画像の拡大・縮小を行う機能を有している。ビデオプロセッサ３８の内部構成と機能の詳細については後述する。ビデオプロセッサ３８には、Ａ−Ｄ変換器３４から与えられるデジタル画像信号の他に、他のデジタル画像出力装置から出力されたデジタル画像信号ＤＶ３も供給可能である。
【００３０】
フレームメモリ３６から読み出されてビデオプロセッサ３８で処理されたデジタル画像信号は、第２のビデオセレクタ４０に入力される。第２のビデオセレクタ４０には、メニュー生成回路４６から出力されたもう１つのデジタル画像信号も供給されている。メニュー生成回路４６は、液晶ディスプレイパネル４４における表示状態（輝度、コントラスト、同期、トラッキング、色の濃さ、色合い）等を使用者が調整するためのメニューを表すデジタル画像信号を生成している。フォントＲＯＭ４８は、このメニューに用いられる文字のフォントデータを格納している。第２のビデオセレクタ４０は、ビデオプロセッサ３８から与えられる選択信号ＳＥＬ２に応じて、入力された２つのデジタル画像信号を切り換えつつ出力する。この結果、フレームメモリ３６から読み出された画像内に、メニュー画面が重畳された合成画像を表すデジタル画像信号ＤＶ４がビデオセレクタ４０から出力される。
【００３１】
ビデオセレクタ４０から出力されたデジタル画像信号ＤＶ４は、液晶ディスプレイ駆動回路４２に供給される。液晶ディスプレイ駆動回路４２は、この画像信号ＤＶ４に応じて、液晶ディスプレイ４４に画像を表示する。また、液晶ディスプレイ駆動回路４２は、画像表示のための垂直同期信号ＶＳＹＮＣ２と水平同期信号ＨＳＹＮＣ２とを生成して他の回路に出力している。
【００３２】
フレームメモリ３６からの画像信号の読み出しと、読み出された画像信号の処理とは、液晶ディスプレイ駆動回路４２から出力された同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２に同期して行われる。一方、前述したＡ−Ｄ変換器３４におけるサンプリングや、フレームメモリ３６に画像信号を書き込むための処理は、同期分離回路３２で分離された同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１に同期して行われる。これらの第１の同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１と、第２の同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２とは互いに非同期である。もちろん、第１の同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１と、第２の同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２として、互いに同期する信号を使用することも可能である。
【００３３】
このように、画像信号を外部から受け取ってフレームメモリ３６に書き込むまでの処理を第１の同期信号ＶＳＹＣ１，ＨＳＹＮＣ１で行い、フレームメモリ３６から画像信号を読み出して画像を表示するまでの処理を、第１の同期信号とは同期または非同期の第２の同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２で行っているので、入力される画像信号の周波数の値として、表示用の画像信号の周波数とは無関係に、比較的広い範囲の値を許容することができる。すなわち、表示用の出力画像信号の周波数を一定に保ちつつ、入力される画像信号の同期信号ＶＳＹＣ１，ＨＳＹＮＣ１の周波数に応じて、入力画像信号をフレームメモリ３６に書き込む処理を行うことができる。このような利点は、入力画像信号の周波数の取りうる範囲が極めて広い場合に特に有益である。
【００３４】
Ｂ．ビデオプロセッサ３８の内部構成：
図２は、ビデオプロセッサ３８内の画像書込制御部の構成を示すブロック図である。画像書込制御部は、色変換回路６０と、データセレクタ６２と、ｎ個のラインバッファ６４と、縮小／フィルタ回路６６と、書込画像調整回路６８と、ＣＰＵ書込制御回路７０と、書込制御信号生成回路７２と、画像書込条件レジスタ７４と、書込クロック生成回路７６と、フレームメモリ制御回路８０とを備えている。
【００３５】
色変換回路６０には、ｎ個のＡ−Ｄ変換器３４から出力されたｎ個のコンポーネント画像信号が入力される。このコンポーネント画像信号としては、ＹＵＶ信号やＲＧＢ信号等の種々のタイプの信号が入力可能である。色変換回路６０は、ＹＵＶ信号が入力されたときに、これらをＲＧＢ信号に変換する機能を有する。色変換回路６０にＲＧＢ信号が入力されている場合には、色変換回路６０、そのＲＧＢ信号をそのまま出力する。
【００３６】
データセレクタ６２は、色変換回路６０から出力されたＲＧＢ信号と、バスを介して与えられた他のＲＧＢ信号ＤＶ３（図１）とのうちの一方を選択して出力する。なお、データセレクタ６２に与えられる選択信号は、ＣＰＵ５０から供給される。
【００３７】
ラインバッファ６４は、Ａ−Ｄ変換器３４の個数と同じｎ個のバッファ要素を有している。カラー画像はＲＧＢの３色の画像信号で表されるので、ＲＧＢの各色に関してｎ個のラインバッファ６４がそれぞれ設けられている。ラインバッファ６４は、Ａ−Ｄ変換器３４で生成されたｎ個のパラレルな画像信号を一時的に記憶するためのメモリである。
【００３８】
縮小／フィルタ回路６６は、フレームメモリ３６に書き込まれる画像を垂直および水平方向に縮小するとともに、縮小の際に欠落するラインや欠落する画素に関するフィルタリング処理を行う。縮小／フィルタ回路６６の内部構成と動作についてさらに後述する。
【００３９】
書込制御信号生成回路７２は、画像信号をフレームメモリ３６に書き込む際のアドレスや制御信号を生成してフレームメモリ制御回路８０に供給する機能を有する。フレームメモリ制御回路８０は、フレームメモリ３６への画像信号の書き込みと読み出しとを調停する機能を有する。すなわち、フレームメモリ制御回路８０は、書込制御信号生成回路７２から与えられる書込みのためのアドレスおよび制御信号と、後述する画像読出制御部の読出制御信号生成回路から与えられる読出しのためのアドレスおよび制御信号とを受けて、フレームメモリ３６にこれらを供給する。
【００４０】
書込画像調整回路６８は、フレームメモリ３６に書き込まれる画像の垂直方向および水平方向のサイズと、フレームメモリ３６のメモリ空間内における書込対象領域の位置とを調整する機能を有する。画像のサイズの調整は、画像の垂直方向と水平方向の縮小率を縮小／フィルタ回路６６に供給して、縮小／フィルタ回路６６に画像を縮小させることによって実現される。また、フレームメモリ３６内の書込対象領域の位置は、書込開始アドレスを書込画像調整回路６８から書込制御信号生成回路７２に供給することによって実現される。書込制御信号生成回路７２は、この書込開始アドレスを始点として、書込対象領域内の書込アドレスを順次生成する。書込画像調整回路６８は、さらに、ラインバッファ６４に供給するアドレスを生成している。
【００４１】
ＣＰＵ書込制御回路７０は、バスを介して与えられるデジタル画像信号ＤＶ３をフレームメモリ３６に書き込むためのアドレスと制御信号とを生成するための回路である。画像書込条件レジスタ７４は、画像信号をフレームメモリ３６に書き込む際の種々の条件を記憶するレジスタである。これらの条件は、バスを介してＣＰＵ５０によって設定される。図２において、「＊」が付されているブロックは、画像書込条件レジスタ７４に設定された条件に従って、それぞれの処理を実行する。すなわち、画像書込条件レジスタ７４に登録される書込条件としては、色変換回路６０における色変換の有無や色変換のタイプ、データセレクタ６２における選択、縮小／フィルタ回路６６における縮小率、フレームメモリ３６の書込開始位置、等がある。
【００４２】
書込クロック生成回路７６は、同期分離回路３２（図１）から供給される水平同期信号ＨＳＹＮＣ１に従ってドットクロック信号ＤＣＬＫ１を生成する。書込クロック生成回路７６は、図示しないＰＬＬ回路を有している。このＰＬＬ回路における分周比は、画像書込条件レジスタ７４から与えられる。なお、図２に示す画像書込制御部における処理は、このドットクロック信号ＤＣＬＫ１と、同期信号ＶＳＹＮＣ１，ＨＳＹＮＣ１とに同期して実行される。
【００４３】
図３は、ビデオプロセッサ３８内の画像読出制御部の構成を示すブロック図である。画像読出制御部は、フレームメモリ制御回路８０と、読出制御信号生成回路９０と、拡大／フィルタ回路９４と、輝度／コントラスト調整回路９６と、階調補正回路９８と、ＣＰＵ読出用ラインバッファ１００と、ＣＰＵ読出制御回路１０２と、読出画像調整回路１０４と、画像読出条件レジスタ１０６と、読出クロック生成回路１０８とを備えている。
【００４４】
図３に示すフレームメモリ制御回路８０は、前述した図２に示すものと同じである。読出制御信号生成回路９０は、画像信号をフレームメモリ３６から読み出す際のアドレスや制御信号を生成してフレームメモリ制御回路８０に供給する機能を有する。拡大／フィルタ回路９４は、フレームメモリ３６から読み出された画像を垂直および水平方向に拡大するとともに、拡大の際に追加されるラインや追加される画素に関するフィルタリング処理を行う。拡大／フィルタ回路９４の内部構成と動作についてさらに後述する。なお、画像の読み出しの際には、読み出しアドレスを間引くことによって、画像を縮小することも可能である。このような画像の縮小処理は、読出制御信号生成回路９０によって実行される。
【００４５】
輝度／コントラスト調整回路９６は、表示される画像の輝度やコントラストを調整する機能を有する。また、階調補正回路９８は、ルックアップテーブルを用いてガンマ補正などの階調補正を行う。
【００４６】
ＣＰＵ読出用ラインバッファ１００は、フレームメモリ３６からバス上に画像信号を読み出す際に使用されるバッファである。バス上に画像信号を読み出す際には、ＣＰＵ読出制御回路１０２がアドレスや制御信号を生成する。
【００４７】
読出画像調整回路１０４は、フレームメモリ３６から読み出される画像の垂直方向および水平方向のサイズと、フレームメモリ３６のメモリ空間内における読出対象領域の位置とを調整する機能を有する。画像のサイズの調整は、画像の垂直方向と水平方向の拡大率を拡大／フィルタ回路９４に供給して、拡大／フィルタ回路９４に画像を拡大させることによって実現される。また、フレームメモリ３６内の読出対象領域の位置は、読出開始アドレスを読出画像調整回路１０４から読出制御信号生成回路９０に供給することによって実現される。読出制御信号生成回路９０は、この読出開始アドレスを始点として、読出対象領域内の読出アドレスを順次生成する。
【００４８】
画像読出条件レジスタ１０６は、画像信号をフレームメモリ３６から読み出す際の種々の条件を記憶するレジスタである。これらの条件は、バスを介してＣＰＵ５０によって設定される。図３において、「＊＊」が付されているブロックは、画像読出条件レジスタ１０６に設定された条件に従って、それぞれの処理を実行する。すなわち、画像読出条件レジスタ１０６に登録される読出条件としては、フレームメモリ３６の読出開始位置、拡大／フィルタ回路９４における拡大率、輝度／コントラスト調整回路９６における調整パラメータ、階調補正回路９８における補正パラメータ、等がある。
【００４９】
読出クロック生成回路１０８は、液晶ディスプレイ駆動回路４２（図１）から供給される水平同期信号ＨＳＹＮＣ２に従ってドットクロック信号ＤＣＬＫ２を生成する。読出クロック生成回路１０８は、内部に図示しないＰＬＬ回路を有している。このＰＬＬ回路における分周比は、画像読出条件レジスタ１０６から与えられる。なお、図３に示す画像読出制御部における処理は、このドットクロック信号ＤＣＬＫ２と、同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ２とに同期して実行される。
【００５０】
Ｃ．縮小／フィルタ回路６６の内部構成と動作：
図４は、縮小／フィルタ回路６６によって行われる画像書込時の垂直方向の縮小／フィルタリング処理の概要を示す説明図である。図４（Ａ）は元画像を示し、図４（Ｂ）は従来の方法で縮小された縮小画像を、また、図４（Ｃ）は実施例の縮小／フィルタ回路６６によって縮小された縮小画像を示している。
【００５１】
各画像の左側には、元画像のラインアドレスＬＡＤがそれぞれ記されている。図４（Ｂ）に示す縮小画像は、従来技術において説明した図１６（Ｂ）の縮小画像と同じである。前述したように、従来の縮小処理では、元のラインアドレスが１，６のラインが欠落していた。このため、図１６（Ｃ），（Ｄ）で説明したように、画像内の重要な線が消失してしまうことがあった。
【００５２】
一方、図４（Ｃ）に示すように、実施例の縮小／フィルタ回路６６による縮小／フィルタリング処理では、欠落するラインアドレス１，６のラインが、それぞれ隣接するラインと加重平均される。例えば、ラインアドレス１のラインは、その直前のライン（ラインアドレス０のライン）と加重平均される。従って、ラインアドレス１のライン完全には消失せず、元の線分よりもやや薄い色の線分が縮小画像内に残される。すなわち、実施例の縮小／フィルタ回路６６は、１画素の幅の線分が縮小画像から完全に消失していまうことを防止することができる。なお、縮小／フィルタ回路６６において実行されるフィルタリング処理は、隣接する２ライン分の画像信号を加重平均する処理を意味している。
【００５３】
図５は、縮小／フィルタ回路６６の内部構成を示すブロック図である。縮小／フィルタ回路６６は、垂直縮小／フィルタ回路１１０と、水平縮小／フィルタ回路１１２とを備えている。なお、図５に示されているラインアドレス発生回路１４０と画素アドレス発生回路１４２は、図２に示した書込制御信号生成回路７２内に含まれる回路である。
【００５４】
垂直縮小／フィルタ回路１１０は、垂直デシメーションフラグ生成回路１２０と、ＦＩＦＯバッファ１２２と、加算器１２４と、乗算器１２６と、マルチプレクサ１２８とを有している。なお、この明細書において、「デシメーション」とは、画像の縮小処理や間引き処理を意味している。水平縮小／フィルタ回路１１２も、垂直縮小／フィルタ回路１１０とほぼ同様な構成を有しており、水平デシメーションフラグ生成回路１３０と、バッファ１３２と、加算器１３４と、乗算器１３６と、マルチプレクサ１３８とを有している。但し、垂直縮小／フィルタ回路１１０のＦＩＦＯバッファ１２２は１ライン分の画像信号を格納する容量を有しているのに対して、水平縮小／フィルタ回路１１２のバッファ１３２は１画素分の画像信号を格納する容量を有している。
【００５５】
垂直デシメーションフラグ生成回路１２０には、ラインアドレスＬＡＤと、書込時の垂直方向の縮小率Ｒwvとが書込画像調整回路６８（図２）から入力されている。ラインアドレスＬＡＤは、図２に示すラインバッファ６４から画像信号を読み出すために書込画像調整回路６８からラインバッファ６４に与えられるラインアドレスと同じものである。垂直デシメーションフラグ生成回路１２０は、このラインアドレスＬＡＤと垂直縮小率Ｒwvとに応じて、後述する演算を行って垂直デシメーションフラグＦwvを生成する。垂直デシメーションフラグＦwvは、ＦＩＦＯバッファ１２２とマルチプレクサ１２８とラインアドレス発生回路１４０とに供給される。
【００５６】
ラインバッファ６４（図２）から供給された１ライン分の画像信号ＶａはＦＩＦＯバッファ１２２に格納される。ＦＩＦＯバッファ１２２に格納された画像信号は、次のラインの画像信号がラインバッファ６４から供給される時にＦＩＦＯバッファ１２２から読み出される。従って、ＦＩＦＯバッファ１２２から読み出される画像信号Ｖｂは、ラインバッファ６４から与えられている画像信号Ｖａよりも１ライン手前の画像信号である。加算器１２４は、ラインバッファ６４から供給された画像信号Ｖａと、ＦＩＦＯバッファ１２２から読み出された画像信号Ｖｂとを加算し、加算された画像信号には、乗算器１２６において１／２が乗じられる。乗算器１２６から出力される画像信号Ｖabは、ラインバッファ６４から与えられた画像信号Ｖａと、その１ライン手前の画像信号Ｖｂとを平均したものである。この平均化された画像信号Ｖabは、マルチプレクサ１２８のＢ入力端子に入力される。マルチプレクサ１２８のＡ入力端子には、ラインバッファ６４から与えられた画像信号Ｖａがそのまま入力されている。マルチプレクサ１２８は、垂直デシメーションフラグＦwvのレベルに従って、入力された２つの画像信号Ｖａ，Ｖabの一方を選択して出力する。
【００５７】
図６は、垂直縮小／フィルタ回路１１０の動作に関連する各種のパラメータの算出方法を示す説明図である。ここで、Ｒwvは垂直縮小率を示し、また、ＬＡＤは元のラインアドレスを、ＷＬＡＤはフレームメモリ３６に与えられる書込ラインアドレスを、Fwvは垂直デシメーションフラグ生成回路１２０で生成される垂直デシメーションフラグを、ＭＰＸはマルチプレクサ１２８の入力端子Ａ／Ｂの選択状態を、そして、Ｖout1はマルチプレクサ１２８から出力される画像データが元のどのラインに対応しているかをそれぞれ示している。
【００５８】
書込ラインアドレスＷＬＡＤは、垂直縮小率Ｒwvと、元のラインアドレスＬＡＤとの乗算結果を整数化した値で与えられる。図６の例では、垂直縮小率Ｒwvが０．８なので、書込ラインアドレスＷＬＡＤは０，０，１，２…となる。垂直デシメーションフラグＦwvは、書込ラインアドレスＷＬＡＤの値が２回以上繰り返されたときにＨレベルとなり、それ以外のときにはＬレベルとなる。すなわち、垂直デシメーションフラグ生成回路１２０は、ラインアドレスＬＡＤが更新される度に、ラインアドレスＬＡＤと垂直縮小率Ｒwvとを乗算して、その乗算結果ＷＬＡＤが前回の乗算結果と同じ場合には、垂直デシメーションフラグＦwvをＨレベルに立ち上げる。一方、乗算結果ＷＬＡＤが前回の乗算結果と異なる場合には、垂直デシメーションフラグＦwvをＬレベルに立ち下げる。図６の例では、元のラインアドレスＬＡＤが１と６の場合に垂直デシメーションフラグＦwvがＨレベルになっていることが解る。図４（Ｂ）に示したように、ラインアドレスＬＡＤが１と６のラインは、従来の単純な縮小処理において欠落するラインである。従って、垂直デシメーションフラグＦwvは、縮小に伴って欠落するラインを示す信号である。
【００５９】
マルチプレクサ１２８（図５）の選択状態は、垂直デシメーションフラグＦwvのレベルに応じて切り換えられる。すなわち、図６の「ＭＰＸ」の欄に示すように、垂直デシメーションフラグＦwvがＬレベルの場合には、マルチプレクサ１２８のＡ端子から入力された画像信号Ｖａが選択されて出力される。一方、垂直デシメーションフラグＦwvがＨレベルの場合には、マルチプレクサ１２８のＢ端子に入力された画像信号Ｖabが選択されて出力される。前述したように、Ａ端子に入力された画像信号Ｖａは、ラインバッファ６４から供給されている画像信号であり、Ｂ端子に入力される画像信号Ｖabは、この画像信号Ｖａと、その１ライン手前の画像信号Ｖｂとを平均した信号である。従って、垂直デシメーションフラグＦwvがＨレベルの場合には、欠落するラインの画像信号Ｖａと、その１つ手前のラインの画像信号Ｖｂとを平均した信号Ｖabがマルチプレクサ１２８で選択されて出力される。例えば、図６の例において、元のラインアドレスＬＡＤが１のラインの画像信号Ｖａが入力されたときには、出力画像信号Ｖout1として、ラインアドレスＬＡＤが０と１である２つのラインＬ１，Ｌ２を平均した画像信号Ｖabが出力される。なお、垂直デシメーションフラグＦwvがＬレベルの場合には、ラインバッファ６４から与えられた画像信号Ｖａがそのまま出力される。
【００６０】
図５に示されているように、垂直デシメーションフラグＦwvはラインアドレス発生回路１４０にも供給されている。このラインアドレス発生回路１４０は、書込制御信号生成回路７２（図２）に含まれる回路であり、フレームメモリ３６に与える書込ラインアドレスＷＬＡＤを実際に生成している。垂直デシメーションフラグＦwvがＬレベルの場合には、書込ラインアドレスは、ラインバッファ６４におけるラインアドレスＬＡＤの更新に同期して更新される。一方、垂直デシメーションフラグＦwvがＨレベルの場合には、書込ラインアドレスＷＬＡＤの更新が禁止され、書込ラインアドレスＷＬＡＤは同じ値に保たれる。従って、垂直デシメーションフラグＦwvがＨレベルの場合には、書込ラインアドレスＷＬＡＤが直前のラインと同じに保たれるので、フレームメモリ３６には、直前のラインの画像信号の上に次のラインの画像信号が書き込まれる。例えば、図６において、ラインアドレスＬＡＤが０と１である２つのラインＬ０，Ｌ１を平均した画像信号が、ラインアドレスＬＡＤが０であるラインＬ０の画像信号に上書きされる。
【００６１】
なお、ラインアドレス発生回路１４０における書込ラインアドレスＷＬＡＤの更新を、上述のように垂直デシメーションフラグＦwvのレベルに応じて制御する代わりに、ラインアドレス発生回路１４０内において独自に書込ラインアドレスＷＬＡＤの更新を制御することも可能である。この場合には、ラインアドレス発生回路１４０内に、垂直デシメーションフラグ生成回路１２０とほぼ同様の回路を設けて、垂直デシメーションフラグＦwvと等価な信号を生成するようにすればよい。
【００６２】
図７は、垂直縮小／フィルタ回路１１０の動作を示すタイミングチャートである。図７（ａ）はラインバッファ６４におけるラインアドレスを示し、図７（ｂ）は書込ラインアドレスＬＡＤを、また、図７（ｃ）は垂直デシメーションフラグＦwvを示している。図７（ｄ）に示す書込制御信号ＦＷ＃と図７（ｅ）に示す読出制御信号ＦＲ＃は、ＦＩＦＯバッファ１２２における書込みと読み出しを許可する信号であり、図示しないＦＩＦＯ制御回路から供給されている。これらの信号ＦＷ＃、ＦＲ＃は負論理であり、Ｌレベルの時にのみ画像信号の書込みや読み出しが許可される。図７（ｃ）〜（ｅ）を見れば解るように、垂直デシメーションフラグＦwvがＬレベルのラインでは、ＦＩＦＯバッファ１２２への画像信号の書込みが許可されるとともに、ＦＩＦＯバッファ１２２からの読み出しが禁止される。一方、垂直デシメーションフラグＦwvがＨレベルのラインでは、ＦＩＦＯバッファ１２２への画像信号の書込みが禁止されるとともに、ＦＩＦＯバッファ１２２からの読み出しが許可される。
【００６３】
図７（ａ）、（ｆ）に示すように、ラインバッファ６４から垂直縮小／フィルタ回路１１０に与えられる画像信号ＶａのラインアドレスＬＡＤは１つずつ順次増加する。また、図７（ｇ）に示すように、ＦＩＦＯバッファ１２２からは、垂直デシメーションフラグＦwvがＨレベルのときにのみ、画像信号Ｖｂが読み出される。元のラインアドレスＬＡＤが１の時には、図７（ｆ）に示す画像信号Ｖａと、図７（ｇ）に示す画像信号Ｖｂとが加算平均されて、図７（ｈ）に示す画像信号Ｖabが作成される。そして、この画像信号Ｖabがマルチプレクサ１２８から出力される（図７（ｉ））。
【００６４】
このように、図５に示す垂直縮小／フィルタ回路１１０では、従来の単純な縮小処理において欠落していたラインを、その直前のラインと加算平均することによって、これらの２つのラインとの情報を含む１つのラインを生成する。この結果、１ラインが完全に欠落することが無いので、水平１ラインの重要な線分が縮小画像で消失してしまうことを防止することができる。また、縮小によって欠落するラインに隣接しないラインに関しては、フィルタリング処理（加算平均処理）を行わないので、フィルタリング処理によって画像の鮮鋭度を余り劣化させることが無い。
【００６５】
また、この垂直縮小／フィルタ回路１１０では、画像信号を一時的に格納するためのバッファメモリとして、１ライン分のＦＩＦＯバッファ１２２を使用するだけなので、バッファメモリの容量が比較的少なくて済むという利点がある。さらに、垂直縮小／フィルタ回路１１０では、１ライン毎に順次供給される画像信号をリアルタイムにフィルタリングしつつ出力できるので、動画画像信号を高速に処理して出力することができる。
【００６６】
図５に示す水平縮小／フィルタ回路１１２は、垂直縮小／フィルタ回路１１０とほぼ同様な構成を有しており、垂直縮小／フィルタ回路１１０のＦＩＦＯバッファ１２２は１ラインの記憶容量を有しているのに対して、水平縮小／フィルタ回路１１２のバッファ１３２は１画素分の記憶容量を有している点が異なるだけである。従って、その縮小／フィルタリング処理の内容もほぼ同じであり、上述の垂直縮小／フィルタ回路１１０の説明において、「１ライン」を「１画素」に置き換えればその動作は容易に理解できる。すなわち、水平縮小／フィルタ回路１１２は、垂直縮小／フィルタ回路１１０から出力された画像信号Ｖout1に対して、水平方向の縮小処理とフィルタリング処理とを並行して実行する。この処理は、水平デシメーションフラグ生成回路１３０において生成される水平デシメーションフラグＲwhのレベルに従って実行される。また、画素アドレス発生回路１４２は、この水平デシメーションフラグＲwhのレベルに応じてフレームメモリ３６の書込画素アドレスＭＰＡＤの更新の制御を行う。この結果、従来の単純な縮小処理において欠落していた画素を、その直前の画素と加算平均することによって、これらの２つの画素の情報を含む１つの画素を生成する。この結果、１画素が完全に欠落することが無いので、１画素幅の重要な線分が縮小画像で消失してしまうことを防止することができる。また、縮小によって欠落する画素に隣接しない画素に関しては、フィルタリング処理（加算平均処理）を行わないので、フィルタリング処理によって画像の鮮鋭度を余り劣化させることが無い。
【００６７】
垂直縮小／フィルタ回路１１０における垂直縮小率Ｒwvと、水平縮小／フィルタ回路１１２における水平縮小率Ｒwhは、独立に設定することが可能である。また、縮小によるラインや画素の欠落を防止する効果は、これらの縮小率が、それぞれ０．５から１の範囲内にあるときが顕著である。これは、この範囲では、１ヶ所に１ラインまたは１画素の欠落が生じるだけだからである。もちろん、縮小率は、これ以下の任意の値に設定することが可能である。
【００６８】
なお、図５に示す垂直縮小／フィルタ回路１１０と水平縮小／フィルタ回路１１２では、２つの画像データの単純な加算平均を行う回路（加算器１２４，１３４と乗算器１２６，１３６）をそれぞれ用いていたが、重み付き加算平均（すなわち加重平均）を行う回路を利用するようにしてもよい。
【００６９】
また、垂直縮小／フィルタ回路１１０と水平縮小／フィルタ回路１１２の配列は、図５とは逆にすることも可能である。すなわち、まず、水平縮小／フィルタ回路１１２で水平方向に縮小した後に、垂直縮小／フィルタ回路１１０で垂直方向に縮小するようにしてもよい。
【００７０】
Ｄ．拡大／フィルタ回路９４の構成と動作の概要：
図８は、フレームメモリ３６から読み出された画像を拡大するための拡大／フィルタ回路９４の内部構成とその処理内容の概要を示す説明図である。拡大／フィルタ回路９４は、直列に接続された２つの拡大／インターポレーション回路１５０，１５２を備えている。第１の拡大／インターポレーション回路１５０は、入力された画像信号Ｖ１をＭ１倍に拡大するとともに、拡大によって追加される画像部分を、その前後の画像部分から補間して生成する処理を行う。この第１の拡大率Ｍ１は、１から２の範囲内の値である。第２の拡大／インターポレーション回路１５２は、第１の拡大／インターポレーション回路１５０から与えられた画像信号Ｖ２をＭ２倍に拡大するとともに、拡大によって追加される画像部分をその前後の画像部分から補間して生成する処理を行う。この第２の拡大率Ｍ２は整数である。図８（Ｄ）に示すように、第２の拡大／インターポレーション回路１５２から出力される画像の拡大率は、２つの拡大率Ｍ１，Ｍ２の積に等しい。
【００７１】
このように、１から２の範囲の第１の拡大率Ｍ１で画像を拡大する第１の拡大／インターポレーション回路１５０と、整数である第２の拡大率Ｍ２で画像を拡大する第２の拡大／インターポレーション回路１５２を直列に設けるようにすれば、以下に詳述するように、それぞれの拡大率の範囲に応じた適切な処理を行うことができる。この結果、小数部を含む任意の拡大率（Ｍ１×Ｍ２）で、あまり画質を落とすことなく画像を拡大することが可能である。
【００７２】
Ｅ．第１の拡大／インターポレーション回路１５０の構成と動作：
図９は、第１の拡大／インターポレーション回路１５０によって行われる垂直方向の拡大／インターポレーション処理の概要を示す説明図である。図９（Ａ）は元画像を示し、図９（Ｂ）は従来の方法で拡大された拡大画像を、また、図９（Ｃ）は実施例の第１の拡大／インターポレーション回路１５０によって拡大された拡大画像を示している。
【００７３】
各画像の左側には、フレームメモリ３６から画像を読み出す際の読出ラインアドレスＲＬＡＤがそれぞれ記されている。図９（Ｂ）の縮小画像は、従来技術において説明した図１７（Ｂ）の縮小画像と同じである。前述したように、従来の拡大処理では、元のラインアドレスが０，４のラインが単純に追加されていた。このため、画像内に含まれる線の幅が過度に太ってしまうという問題があった。
【００７４】
一方、図９（Ｃ）に示すように、実施例の第１の拡大／インターポレーション回路１５０による拡大／インターポレーション処理では、追加されるラインが、追加されるラインの前後に存在する元画像の２本のラインの加重平均によって生成される。例えば、ラインアドレス４と５の間に追加されるラインは、これらのラインの加重平均によって生成される。従って、ラインアドレス４のラインが単に太くならずに、やや濃度の薄いラインが追加されるだけである。すなわち、実施例の第１の拡大／インターポレーション回路１５０では、拡大によって画像内の線分が単純に太くなっていまうことを防止することができる。なお、第１の拡大／インターポレーション回路１５０において実行されるインターポレーション処理とは、追加されるラインの前後に存在する２ライン分の画像信号を加重平均する処理を意味している。
【００７５】
図１０は、第１の拡大／インターポレーション回路１５０の内部構成を示すブロック図である。第１の拡大／インターポレーション回路１５０は、垂直拡大／インターポレーション回路１６０と、水平拡大／インターポレーション回路１６２とを備えている。なお、図１０に示されているラインアドレス発生回路１９０と画素アドレス発生回路１９２は、図３に示した読出制御信号生成回路９０に含まれている回路である。
【００７６】
垂直拡大／インターポレーション回路１６０は、垂直インターポレーションフラグ生成回路１７０と、ＦＩＦＯバッファ１７２と、加算器１７４と、乗算器１７６と、マルチプレクサ１７８とを有している。水平拡大／インターポレーション回路１６２も、垂直拡大／インターポレーション回路１６０とほぼ同様な構成を有しており、水平インターポレーションフラグ生成回路１８０と、バッファ１８２と、加算器１８４と、乗算器１８６と、マルチプレクサ１８８とを有している。但し、垂直拡大／インターポレーション回路１６０のＦＩＦＯバッファ１７２は１ライン分の画像信号を格納する容量を有しているのに対して、水平拡大／インターポレーション回路１６２のバッファ１８２は１画素分の画像信号を格納する容量を有している。
【００７７】
図１０を図５と比較すれば解るように、図１０に示す垂直拡大／インターポレーション回路１６０は、図５に示す垂直縮小／フィルタ回路１１０の垂直デシメーションフラグ生成回路１２０を垂直インターポレーションフラグ生成回路１７０で置き換えた構成を有している。また、図１０に示す水平拡大／インターポレーション回路１６２は、図５に示す水平縮小／フィルタ回路１１２の水平デシメーションフラグ生成回路１３０を水平インターポレーションフラグ生成回路１８０で置き換えた構成を有している。
【００７８】
垂直インターポレーションフラグ生成回路１７０には、ラインアドレスＬＡＤと、読出時の垂直方向の第１の拡大率Ｒrvとが読出画像調整回路１０４（図３）から入力される。ラインアドレスＬＡＤは、垂直拡大／インターポレーション回路１６０で１ライン処理される度に１つずつ順次増加される。このラインアドレスＬＡＤは、図５に示すものとは異なるアドレスであるが、図示の便宜上、同じ符号を使用している。垂直インターポレーションフラグ生成回路１７０は、このラインアドレスＬＡＤと垂直拡大率Ｒrvとに応じて、後述する演算を行って垂直インターポレーションフラグＦrvを生成する。垂直インターポレーションフラグＦrvは、ＦＩＦＯバッファ１７２とマルチプレクサ１７８とラインアドレス発生回路１９０とに供給されている。
【００７９】
フレームメモリ３６から読み出された１ライン分の画像信号Ｕａは、ＦＩＦＯバッファ１７２に格納される。ＦＩＦＯバッファ１７２に格納された画像信号は、次のラインの画像信号がフレームメモリ３６から供給される時にＦＩＦＯバッファ１７２から読み出される。従って、ＦＩＦＯバッファ１７２から読み出される画像信号Ｕｂは、フレームメモリ３６から読み出されている画像信号Ｕａよりも１ライン手前の画像信号である。加算器１７４は、フレームメモリ３６から読み出された画像信号Ｕａと、ＦＩＦＯバッファ１７２から読み出された画像信号Ｕｂとを加算する。加算された画像信号には、乗算器１７６において１／２が乗じられる。すなわち、乗算器１７６から出力される画像信号Ｕabは、フレームメモリ３６から読み出された画像信号Ｕａと、その１ライン手前の画像信号Ｕｂとを平均したものである。この平均化された画像信号Ｕabは、マルチプレクサ１７８のＢ入力端子に入力される。マルチプレクサ１７８のＡ入力端子には、フレームメモリ３６から読み出された画像信号Ｕａがそのまま入力されている。マルチプレクサ１７８は、垂直インターポレーションフラグＦrvのレベルに従って、入力された２つの画像信号Ｕａ，Ｕabの一方を選択して出力する。
【００８０】
図１１は、垂直拡大／インターポレーション回路１６０における動作に関連する各種のパラメータの算出方法を示す説明図である。ここで、Ｒrvは垂直拡大率を示し、また、ＬＡＤは順次に更新されるラインアドレスを、ＬＡＤ／ＲrvはラインアドレスＬＡＤを垂直拡大率Ｒrvで除算した結果を、ＲＬＡＤはフレームメモリ３６に与えられる読出ラインアドレスを、ＬＦＩＦＯはＦＩＦＯバッファ１７２に記憶されている画像信号の元のラインを、Frvは垂直インターポレーションフラグ生成回路１７０で生成される垂直インターポレーションフラグを、ＭＰＸはマルチプレクサ１７８の入力端子Ａ／Ｂの選択状態を、そして、Ｕout1はマルチプレクサ１７８から出力される画像データの元のラインアドレスをそれぞれ示している。なお、順次１ずつ更新されるラインアドレスＬＡＤは、垂直拡大／インターポレーション回路１６０から出力される画像のライン番号を示しているものと考えることができる。
【００８１】
図１１の左から３番目の欄の値「ＬＡＤ／Ｒrv」は、ラインアドレスＬＡＤを垂直拡大率Ｒrvで除した結果を整数化した値である。図１１の例では、垂直拡大率Ｒrvが１．２５なので、この除算結果ＬＡＤ／Ｒrvは０，０，１，２…となる。図１１に矢印で示すように、垂直インターポレーションフラグＦrvは、この除算結果ＬＡＤ／Ｒrvの値が２回以上繰り返されたときにＨレベルとなり、それ以外のときにはＬレベルとなる。すなわち、垂直インターポレーションフラグ生成回路１７０は、ラインアドレスＬＡＤが更新される度に、ラインアドレスＬＡＤと垂直拡大率Ｒrvとを除算して、除算結果（ＬＡＤ／Ｒrv）が前回の除算結果と同じ場合には、垂直インターポレーションフラグＦrvをＨレベルに立ち上げる。一方、除算結果が前回の結果と異なる場合には、垂直インターポレーションフラグＦrvをＬレベルに立ち下げる。図１１の例では、元のラインアドレスＬＡＤが１と６の場合に垂直インターポレーションフラグＦrvがＨレベルになっていることが解る。前述した図９（Ｂ）に示したように、ラインアドレスＬＡＤが１と６のラインは、従来の単純な拡大処理で追加されるラインである。従って、垂直インターポレーションフラグＦrvは、拡大に伴って追加されるラインを示す信号である。
【００８２】
マルチプレクサ１７８（図１０）の選択状態は、垂直インターポレーションフラグＦrvのレベルに応じて切り換えられる。すなわち、図１１の「ＭＰＸ」の欄に示すように、垂直インターポレーションフラグＦrvがＬレベルの場合には、マルチプレクサ１７８のＡ端子から入力された画像信号Ｕａが選択されて出力される。一方、垂直インターポレーションフラグＦrvがＨレベルの場合には、マルチプレクサ１７８のＢ端子に入力された画像信号Ｕabが選択されて出力される。前述したように、Ａ端子に入力された画像信号Ｕａは、フレームメモリ３６から読み出されつつある画像信号であり、Ｂ端子に入力される画像信号Ｕabは、この画像信号Ｕａとその１ライン手前の画像信号Ｕｂとを平均した信号である。従って、垂直インターポレーションフラグＦrvがＨレベルの場合には、フレームメモリ３６から読み出されているラインの画像信号Ｕａと、その１ライン手前の画像信号Ｕｂとを平均した信号Ｕabがマルチプレクサ１７８で選択されて出力される。例えば、図１１の例において、元のラインアドレスＬＡＤが１のラインの画像信号Ｕａが入力されているときには、出力画像信号Ｕout1として、ラインアドレスＬＡＤが０と１である２つのラインを平均した画像信号Ｕabが出力される。一方、垂直インターポレーションフラグＦrvがＬレベルの場合には、フレームメモリ３６から読み出されている画像信号Ｕａがそのまま出力される。
【００８３】
図１０に示されているように、垂直インターポレーションフラグＦrvはラインアドレス発生回路１９０にも供給されている。このラインアドレス発生回路１９０は、読出制御信号生成回路９０（図３）に含まれている回路であり、フレームメモリ３６に与える読出ラインアドレスＲＬＡＤを実際に生成している。図１１に示されているように、垂直インターポレーションフラグＦrvがＬレベルの場合には、その次のラインにおいて、読出ラインアドレスＲＬＡＤは、元のラインアドレスＬＡＤの更新に同期して更新される。一方、垂直インターポレーションフラグＦrvがＨレベルの場合には、図１１に矢印で示されるように、その次のラインにおいて読出ラインアドレスＲＬＡＤの更新が禁止され、読出ラインアドレスＲＬＡＤが同じ値に保たれる。従って、垂直インターポレーションフラグＦrvがＨレベルの場合には、読出ラインアドレスＲＬＡＤが直前のラインと同じに保たれるので、フレームメモリ３６から、前回と同じラインの画像信号が読み出される。例えば、図１１において、ラインアドレスＬＡＤが１と２のときに、読出ラインアドレスＲＬＡＤが１であるラインの画像信号が２回続けて読み出される。
【００８４】
図１１の「ＬＦＩＦＯ」の欄に示すように、ＦＩＦＯバッファ１７２からは、現在フレームメモリ３６から読み出されているラインの１つ手前のラインの画像信号が読み出されている。
【００８５】
なお、ラインアドレス発生回路１９０における読出ラインアドレスＲＬＡＤの更新を、上述のように垂直インターポレーションフラグＦrvのレベルに応じて制御する代わりに、ラインアドレス発生回路１９０内において読出ラインアドレスＲＬＡＤの更新を独自に制御することも可能である。
【００８６】
図１２は、垂直拡大／インターポレーション回路１６０の動作を示すタイミングチャートである。図１２（ａ）は出力される画像信号のラインアドレスＬＡＤを示し、また、図１２（ｂ）は読出ラインアドレスＲＬＡＤを、図１２（ｃ）は垂直インターポレーションフラグＦrvを示している。図１２（ｄ）に示す書込制御信号ＦＷ＃と図１２（ｅ）に示す読出制御信号ＦＲ＃は、ＦＩＦＯバッファ１７２における書込みと読み出しを許可する信号であり、図示しないＦＩＦＯ制御回路から供給されている。これらの信号ＦＲ＃，ＦＷ＃は負論理であり、Ｌレベルの時にのみ画像信号の書込みや読み出しが許可される。図１２（ｃ）〜（ｅ）を見れば解るように、垂直インターポレーションフラグＦrvがＬレベルのラインでは、ＦＩＦＯバッファ１７２への画像信号の書込みが許可されるとともに、ＦＩＦＯバッファ１７２からの読み出しが禁止される。一方、垂直インターポレーションフラグＦrvがＨレベルのラインでは、ＦＩＦＯバッファ１７２への画像信号の書込みが禁止されるとともに、ＦＩＦＯバッファ１７２からの読み出しが許可される。
【００８７】
図１２（ｆ）に示すように、フレームメモリ３６から読み出された画像信号Ｕａのラインのアドレスは、垂直インターポレーションフラグＦrvがＨレベルの時には更新されず、Ｌレベルの時には１つずつ増加する。一方、図１２（ｇ）に示すように、ＦＩＦＯバッファ１７２からは、垂直インターポレーションフラグＦrvがＨレベルのときにのみ、画像信号Ｕｂが読み出される。第１の拡大／インターポレーション回路１５０から出力される画像のラインアドレスＬＡＤが１の時には、図１２（ｆ）に示すラインＲ０の画像信号Ｕａと、図１２（ｇ）に示すラインＲ１の画像信号Ｕｂとが加算平均されて、図１２（ｈ）に示す画像信号Ｕabが作成される。そして、この画像信号Ｕabがマルチプレクサ１７８から出力される（図１２（ｉ））。
【００８８】
このように、図１０に示す垂直拡大／インターポレーション回路１６０では、従来の拡大処理において単純に追加されていたラインを、その前後に存在する２本のラインの加算平均によって生成する。この結果、画像内の水平方向の線が単純に太くなっていまうことを防止することができる。また、拡大によって追加されるラインに隣接しないラインに関しては、インターポレーション処理（加算平均処理）を行わないので、インターポレーション処理によって画像の鮮鋭度を余り劣化させることが無い。
【００８９】
また、この垂直拡大／インターポレーション回路１６０では、画像信号を一時的に格納するためのバッファメモリとして、１ライン分のＦＩＦＯバッファ１７２を使用するだけなので、バッファメモリの容量が比較的少なくて済むという利点がある。さらに、垂直拡大／インターポレーション回路１６０では、１ライン毎に順次供給される画像信号をリアルタイムにフィルタリングしつつ出力できるので、動画画像信号を高速に処理して出力することができる。
【００９０】
図１０に示す水平拡大／インターポレーション回路１６２は、垂直拡大／インターポレーション回路１６０とほぼ同様な構成を有している。従って、その拡大／インターポレーション処理の内容もほぼ同じであり、上述の垂直拡大／インターポレーション回路１６０の説明において、「１ライン」を「１画素」に置き換えればその動作は容易に理解できる。この水平拡大／インターポレーション回路１６２では、画像内の拡大に伴って画像内の線が過度に太ってしまうことを防止することができる。また、拡大によって追加される画素に隣接しない画素に関しては、インターポレーション処理（加算平均処理）を行わないので、インターポレーション処理によって画像の鮮鋭度を余り劣化させることが無い。
【００９１】
垂直拡大／インターポレーション回路１６０における垂直拡大率Ｒrvと、水平拡大／インターポレーション回路１６２における水平拡大率Ｒrhは、独立に設定することが可能である。また、拡大による線分の太りを防止する効果は、これらの拡大率が、それぞれ１から２の範囲内にあるときが顕著である。これは、この範囲では、１ヶ所に１ラインまたは１画素の追加が生じるだけだからである。
【００９２】
なお、垂直拡大／インターポレーション回路１６０と水平拡大／インターポレーション回路１６２の接続の順序は、図１０とは逆にすることも可能である。すなわち、まず、水平拡大／インターポレーション回路１６２で水平方向に拡大した後に、垂直拡大／インターポレーション回路１６０で垂直方向に拡大するようにしてもよい。
【００９３】
Ｆ．第２の拡大／インターポレーション回路１５２の構成と動作：
図１３は、第２の拡大／インターポレーション回路１５２によって行われる垂直方向の拡大／インターポレーション処理の概要を示す説明図である。図１３（Ａ）は、第１の拡大／インターポレーション回路１５０で拡大された後の画像を示しており、図１３（Ｂ）は第２の拡大／インターポレーション回路１５２によって拡大された拡大画像を示している。なお、ここでは図１３（Ａ）の画像を「元画像」と呼ぶ。
【００９４】
各画像の左側には、元画像のライン番号Ｌ０，Ｌ１…が示されている。第２の拡大／インターポレーション回路１５２は、元画像を垂直方向にＮｖ倍に拡大する処理を実行する。拡大に伴って追加されるｊ番目のラインＬNvは、次の式（１）に従って、追加されるラインの前後に存在する元画像の２本のラインＬi-1 ，Ｌi の加重平均によって直線内挿される。
【００９５】
ＬNv＝（１−αｖ）×Ｌi-1 ＋αｖ×Ｌi …（１）
ここで、αｖ＝ｊ／Ｎｖ，ｊ＝１〜（Ｎｖ−１）である。
【００９６】
図１４は、第２の拡大／インターポレーション回路１５２の内部構成を示すブロック図である。第２の拡大／インターポレーション回路１５２は、垂直拡大／インターポレーション回路２００と、水平拡大／インターポレーション回路２０２とを備えている。
【００９７】
垂直拡大／インターポレーション回路２００は、重み算出回路２１０と、マルチプレクサ２１２と、２つのＦＩＦＯバッファ２１４，２１６と、補間演算回路２１８とを有している。水平拡大／インターポレーション回路２０２も、垂直拡大／インターポレーション回路２００とほぼ同様な構成を有しており、重み算出回路２２０と、マルチプレクサ２２２と、２つのバッファ２２４，２２６と、補間演算回路２２８とを有している。但し、垂直拡大／インターポレーション回路２００の２つのＦＩＦＯバッファ２１４，２１６はそれぞれ１ライン分の画像信号を格納する容量を有しているのに対して、水平拡大／インターポレーション回路２０２の２つのバッファ２２４，２２６はそれぞれ１画素分の画像信号を格納する容量を有している。
【００９８】
重み算出回路２１０には、ラインアドレスＮＬＡＤと、読出時の垂直方向の第２の拡大率Ｎｖとが読出画像調整回路１０４（図３）から入力される。ラインアドレスＮＬＡＤは、垂直拡大／インターポレーション回路２００で１ライン処理される度に１つずつ順次増加される。なお、このラインアドレスＮＬＡＤと、前述した第１の拡大／インターポレーション回路１５０におけるラインアドレスＬＡＤとの関係については後述する。
【００９９】
重み算出回路２１０は、このラインアドレスＮＬＡＤと垂直拡大率Ｎｖとに応じて、以下の式（２）に従って重みαｖを算出する。
【０１００】
αｖ＝｛（ＮＬＡＤ）％Ｎｖ｝／Ｎｖ …（２）
【０１０１】
式（２）の右辺の｛｝内の項は、拡大によって追加されるラインに関しては１〜（Ｎｖ−１）の範囲の値を取る。従って、式（２）は、上述した式（１）における重みαｖの定義と等価であることが解る。この重みαｖは補間演算回路２１８に供給される。
【０１０２】
第１の拡大／インターポレーション回路１５０から出力された１ライン分の画像信号Ｕout2は、マルチプレクサ２１２によって切り換えられて、２つのＦＩＦＯバッファ２１４，２１６に交互に格納される。これらのＦＩＦＯバッファ２１４，２１６からそれぞれ読み出された画像信号Ｓａ，Ｓｂは、補間演算回路２１８に入力される。補間演算回路２１８は、重み算出回路２１０から与えられた重みαｖを用いて２つの画像信号Ｓａ，Ｓｂを加重平均することによって、上述した式（１）による補間演算を実行する。補間演算回路２１８から出力される画像信号Ｓout1は、垂直方向にＮｖ倍に拡大された画像を表す信号である。
【０１０３】
図１５は、第２の拡大／インターポレーション回路１５２の垂直拡大／インターポレーション回路２００の動作を示すタイミングチャートである。図１５（ａ）は、第２の拡大／インターポレーション回路１５２におけるラインアドレスＮＬＡＤを示し、また、図１５（ｂ）は前述した第１の拡大／インターポレーション回路１５０の出力画像のラインアドレスＬＡＤを、図１５（ｃ）は第１の拡大／インターポレーション回路１５０の出力画像信号Ｕout2を示している。また、図１５（ｄ），（ｅ），（ｆ）は、図１４に示す補間演算回路２１８への入力画像信号Ｓａ，Ｓｂと、その出力画像信号Ｓout1とをそれぞれ示している。
【０１０４】
図１５（ａ），（ｂ）に示すように、第２の拡大／インターポレーション回路１５２におけるラインアドレスＮＬＡＤは、第１の拡大／インターポレーション回路１５０の出力画像のラインアドレスＬＡＤの２倍の速度で（すなわち１／２の周期で）更新されている。一般には、第２の拡大／インターポレーション回路１５２におけるラインアドレスＮＬＡＤは、第１の拡大／インターポレーション回路１５０の出力画像のラインアドレスＬＡＤのＮｖ倍の速度で更新される。ここで、Ｎｖは、第２の拡大／インターポレーション回路１５２における垂直拡大率である。従って、第２の拡大／インターポレーション回路１５２におけるラインアドレスＬＡＤは、図１５（ｂ）に示すように（Ｎｖ−１）個の休止サイクルを挟んで更新される。なお、前述した図１２では、図示の便宜上、ラインアドレスＬＡＤの休止サイクルが示されていないが、実際には図１５（ｂ）に示したように、休止サイクルを挟む形でラインアドレスＬＡＤが更新される。
【０１０５】
第１の拡大／インターポレーション回路１５０から入力された画像信号Ｕout2は、２つのＦＩＦＯバッファ２１４，２１６に１ラインずつ交互に書き込まれ、書込みサイクルの次のサイクルから読み出される。補間演算回路２１８は、図１５（ｄ），（ｅ）に示す２つの入力画像信号Ｓａ，Ｓｂを、重みαｖを用いて補間演算することによって、図１５（ｆ）に示す出力画像信号Ｓout1を生成する。
【０１０６】
このように、第２の拡大／インターポレーション回路１５２の垂直拡大／インターポレーション回路２００では、拡大に伴って追加されるラインを、その前後に存在する元画像の２つのラインを直線補間することによって生成するので、滑らかな拡大画像を得ることができる。
【０１０７】
図１４に示す水平拡大／インターポレーション回路２０２は、垂直拡大／インターポレーション回路２００とほぼ同様な構成を有している。従って、その拡大／インターポレーション処理の内容もほぼ同じであり、上述の垂直拡大／インターポレーション回路２００の説明において、「１ライン」を「１画素」に置き換えればその動作は容易に理解できる。なお、第２の拡大／インターポレーション回路１５２における画素アドレスＮＰＡＤは、第１の拡大／インターポレーション回路１５０における画素アドレスＰＡＤのＮｈ倍の周期で更新されることが好ましい。ここで、Ｎｈは、第２の拡大／インターポレーション回路１５２における水平拡大率である。
【０１０８】
なお、第２の拡大／インターポレーション回路１５２の垂直拡大／インターポレーション回路２００における垂直拡大率Ｎｖと、水平拡大／インターポレーション回路２０２における水平拡大率Ｎｈは、独立に設定することが可能である。また、垂直拡大／インターポレーション回路２００と水平拡大／インターポレーション回路２０２の接続の順序は、図１４とは逆にすることも可能である。すなわち、まず、水平拡大／インターポレーション回路２０２で水平方向に拡大した後に、垂直拡大／インターポレーション回路２００で垂直方向に拡大するようにしてもよい。
【０１０９】
以上のように、上記実施例では、第１の拡大／インターポレーション回路１５０で１から２の範囲内の第１の拡大率で拡大処理を行い、第２の拡大／インターポレーション回路１５２では整数である第２の拡大率で拡大処理を行っているので、これらの２つの拡大処理を組み合わせることによって、小数部を含む任意の拡大率で画像を拡大することが可能である。
【０１１０】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１１１】
（１）上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。
【０１１２】
（２）上記実施例では、縮小時の画像の欠落現象の緩和と、拡大時の画像の太り現象の緩和とを、いずれも画像データの加重平均処理によって実現していたが、加重平均処理以外の種々の補間処理を使用して、画像の欠落現象や太り現象の緩和を実現することも可能である。補間処理としては、例えば幾何平均や直線補間、非直線補間などの種々の処理を利用できる。
【０１１３】
（３）縮小時の欠落ラインの補間処理は、欠落ラインと、欠落ラインに隣接する１本のラインとの２本のラインで補間を行う場合に限らず、一般に、これらの２本のラインを含む複数のラインを用いて補間を行うようにしてもよい。縮小時の欠落画素の補間処理も同様である。また、拡大時の追加ラインの補間処理についても、追加されるラインの前後に存在する２本のラインで補間を行う場合に限らず、一般に、追加されるラインに隣接する複数のラインを用いて補間を行えばよい。拡大時に追加画素の補間処理も同様である。
【図面の簡単な説明】
【図１】この発明の実施例としての画像処理装置の全体構成を示すブロック図。
【図２】ビデオプロセッサ３８内の画像書込制御部の構成を示すブロック図。
【図３】ビデオプロセッサ３８内の画像読出制御部の構成を示すブロック図。
【図４】画像書込時の縮小／フィルタリング処理の概要を示す説明図。
【図５】縮小／フィルタ回路６６の内部構成を示すブロック図。
【図６】垂直縮小／フィルタ回路１１０における動作に関連する各種のパラメータの算出方法を示す説明図。
【図７】垂直縮小／フィルタ回路１１０の動作を示すタイミングチャート。
【図８】図３に示す拡大／フィルタ回路９４の内部構成とその処理内容の概要を示す説明図。
【図９】第１の拡大／インターポレーション回路１５０によって行われる垂直方向の拡大／インターポレーション処理の概要を示す説明図。
【図１０】第１の拡大／インターポレーション回路１５０の内部構成を示すブロック図。
【図１１】第１の拡大／インターポレーション回路１５０の垂直拡大／インターポレーション回路１６０における動作に関連する各種のパラメータの算出方法を示す説明図。
【図１２】第１の拡大／インターポレーション回路１５０の垂直拡大／インターポレーション回路１６０の動作を示すタイミングチャート。
【図１３】第２の拡大／インターポレーション回路１５２によって行われる垂直方向の拡大／インターポレーション処理の概要を示す説明図。
【図１４】第２の拡大／インターポレーション回路１５２の内部構成を示すブロック図。
【図１５】第２の拡大／インターポレーション回路１５２の垂直拡大／インターポレーション回路２００の動作を示すタイミングチャート。
【図１６】従来の垂直方向の画像縮小処理の内容を示す説明図。
【図１７】従来の垂直方向の画像拡大処理の内容を示す説明図。
【符号の説明】
３０…ビデオセレクタ
３２…同期分離回路
３４…Ｄ変換器
３６…フレームメモリ
３８…ビデオプロセッサ
４０…ビデオセレクタ
４２…液晶ディスプレイ駆動回路
４４…液晶ディスプレイパネル
４６…メニュー生成回路
４８…フォントＲＯＭ
５０…ＣＰＵ
６０…色変換回路
６２…データセレクタ
６４…ラインバッファ
６６…縮小／フィルタ回路
６８…書込画像調整回路
７０…ＣＰＵ書込制御回路
７２…書込制御信号生成回路
７４…画像書込条件レジスタ
７６…書込クロック生成回路
８０…フレームメモリ制御回路
９０…読出制御信号生成回路
９４…拡大／フィルタ回路
９６…輝度／コントラスト調整回路
９８…階調補正回路
１００…ＣＰＵ読出用ラインバッファ
１０２…ＣＰＵ読出制御回路
１０４…読出画像調整回路
１０６…画像読出条件レジスタ
１０８…読出クロック生成回路
１１０…垂直縮小／フィルタ回路
１１２…水平縮小／フィルタ回路
１２０…垂直デシメーションフラグ生成回路
１２２…ＦＩＦＯバッファ
１２４…加算器
１２６…乗算器
１２８…マルチプレクサ
１３０…水平デシメーションフラグ生成回路
１３２…バッファ
１３４…加算器
１３６…乗算器
１３８…マルチプレクサ
１４０…ラインアドレス発生回路
１４２…画素アドレス発生回路
１５０…第１の拡大／インターポレーション回路
１５２…第２の拡大／インターポレーション回路
１６０…垂直拡大／インターポレーション回路
１６２…水平拡大／インターポレーション回路
１７０…垂直インターポレーションフラグ生成回路
１７２…ＦＩＦＯバッファ
１７４…加算器
１７６…乗算器
１７８…マルチプレクサ
１８０…水平インターポレーションフラグ生成回路
１８２…バッファ
１８４…加算器
１８６…乗算器
１８８…マルチプレクサ
１９０…ラインアドレス発生回路
１９２…画素アドレス発生回路
２００…垂直拡大／インターポレーション回路
２０２…水平拡大／インターポレーション回路
２１０…重み算出回路
２１２…マルチプレクサ
２１４，２１６…ＦＩＦＯバッファ
２１８…補間演算回路
２２０…重み算出回路
２２２…マルチプレクサ
２２４，２２６…バッファ
２２８…補間演算回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus having an image reduction / enlargement function.
[0002]
[Prior art]
In an image processing apparatus, an image reduction process or an enlargement process may be performed to adjust an image to a desired size. FIG. 16 is an explanatory diagram showing the contents of a conventional vertical image reduction process. In the original image shown in FIG. 16A, lines with line numbers 1, 4, and 7 are filled with black, and the other lines are white. The reduced image shown in FIG. 16B is obtained by reducing the original image by 0.8 times.
[0003]
[Problems to be solved by the invention]
In the reduced image shown in FIG. 16B, the lines with the line numbers 1 and 6 of the original image are missing, and as a result, one black horizontal line disappears. As can be seen from this example, in the conventional reduction processing in the vertical direction, some lines are simply lost, and as a result, thin line segments may be lost. For example, when an original image having line segments L1 to L3 having a width of one line as shown in FIG. 16C is reduced, the original line segment L3 is lost as shown in FIG. In some cases, it disappeared. Such a problem due to the lack of the image portion also occurred at the time of horizontal reduction.
[0004]
FIG. 17 is an explanatory diagram showing the contents of a conventional vertical image enlargement process. The original image shown in FIG. 17A is the same as that shown in FIG. The enlarged image shown in FIG. 17B is an enlargement of this original image by 1.25 times. In FIG. 17B, lines with line numbers 0 and 4 of the original image are added, and as a result, the width of these lines is doubled. As can be seen from this example, in the conventional vertical enlargement process, several lines are simply added, and thus there is a problem that the width of the lines in the image becomes excessively thick. Such a problem due to the addition of the image portion also occurred at the time of horizontal enlargement.
[0005]
Furthermore, in the conventional enlargement process, it is easy to enlarge an image to an integral multiple, but it is difficult to enlarge the image at an arbitrary magnification including a decimal part.
[0006]
The present invention has been made to solve the above-described problems in the prior art, and provides a technique that can alleviate the loss of the image part at the time of reduction and the weight of the image part at the time of enlargement. The purpose.
[0007]
It is a second object of the present invention to provide a technique capable of enlarging an image at an arbitrary magnification that can include a decimal part.
[0008]
[Means for solving the problems and their functions and effects]
In order to solve at least a part of the above-described problems, a first image processing apparatus of the present invention includes:
A frame memory for sequentially storing the moving image data while updating the moving image data according to the synchronization signal of the moving image data;
When the moving image data is written to the frame memory in accordance with a vertical reduction ratio set to an arbitrary value, the image represented by the moving image data is reduced in the vertical direction, and the synchronizing signal of the moving image data The first line missing due to the reduction is detected by determining whether or not the line is missing due to the reduction in the vertical direction for each line address that sequentially increases one by one in synchronization with the first address. A vertical reduction unit for correcting the image of the second line by interpolating a plurality of lines of moving image data including the second line and the second line adjacent to the first line;
A pixel address that reduces the image represented by the moving image data in the horizontal direction according to a horizontal reduction ratio set to an arbitrary value, and sequentially increases one by one in synchronization with the synchronizing signal of the moving image data A first pixel missing due to the reduction is detected by determining whether or not the pixel is missing due to the reduction in the horizontal direction every time, and the first pixel and the first pixel adjacent to the first pixel are detected. A horizontal reduction unit that corrects the image of the second pixel by interpolating moving image data of a plurality of pixels including two pixels.
The vertical reduction unit has the same value as the value of the write line address obtained by multiplying the line address that is sequentially increased one by one in synchronization with the synchronization signal of the moving image data and the vertical reduction rate to obtain an integer. It is determined whether or not the line specified by the line address that sequentially increases one by one is lost due to the reduction in the vertical direction depending on whether or not is repeated twice or more.
In addition, the horizontal reduction unit is a write pixel address value obtained by multiplying a pixel address that sequentially increases one by one in synchronization with the synchronization signal of the moving image data and the horizontal reduction rate to obtain an integer. As described above, it is determined whether or not the pixel specified by the pixel address that sequentially increases one by one is lost due to the reduction in the vertical direction depending on whether or not the same value is repeated twice or more.
[0009]
The vertical reduction unit in the first image processing apparatus can detect that the first line is lost due to the reduction, and can prevent the line information from being completely lost during the reduction. In addition, since interpolation processing is not performed on lines that are not adjacent to missing lines, image quality degradation due to missing lines can be alleviated without significantly degrading the sharpness of the image. Similarly, the horizontal reduction unit can prevent a pixel from being simply lost during reduction, and can alleviate a reduction in image quality due to a pixel loss without significantly degrading the sharpness of the image. Can do.
[0010]
In the first image processing apparatus,
Each of the vertical reduction part and the horizontal reduction part is
A buffer for storing a given amount of given image data;
A weighted average unit that generates third image data by performing weighted averaging of the first image data read from the buffer and second image data representing an image portion subsequent to the first image data. When,
A selection unit that selects and outputs one of a plurality of image data including the given second image data and the third image data output from the weighted average unit;
A selection signal generation unit that generates a selection signal indicating an image portion that is lost due to the reduction according to a reduction ratio of the image, and supplies the selection signal to the selection unit;
It is preferable to provide.
[0011]
In each of these reduction units, the selection unit selects one image data from a plurality of image data including the given second image data and the third image data generated by the weighted average unit. Since the data is output, it is possible to generate image data with reduced omission at the time of reduction in real time.
[0012]
The first image processing apparatus further includes:
It is preferable that a write address control unit that controls an increase in the write address given to the frame memory according to the selection signal is provided.
[0013]
In this way, it is possible to write the image data in which the omission at the time of reduction is reduced to an appropriate address in the frame memory.
[0014]
In the first image processing apparatus,
The reduction ratios in the vertical reduction portion and the horizontal reduction portion are values in the range of 0.5 to 1, respectively. Therefore, one image portion is missing at one place due to reduction in the vertical reduction portion. In addition, it is preferable that the image portion that is lost due to the reduction in the horizontal reduction portion is one pixel at one place.
[0015]
A second image processing apparatus of the present invention includes a frame memory for storing image data,
The image represented by the image data read from the frame memory is enlarged in the vertical direction, the first line added by the enlargement is detected, and the image data of a plurality of lines adjacent to the first line A vertical enlargement unit that generates image data of the first line by interpolating
The image represented by the image data is enlarged in the horizontal direction, the first pixel added by the enlargement is detected, and image data of a plurality of pixels adjacent to the first pixel and the first pixel is obtained. A horizontal enlargement unit that generates image data of the first pixel by interpolation;
Is provided.
[0016]
The vertical enlargement unit in the second image processing device has a plurality of line images including the first line and the second line adjacent to the first line when the first line is added by enlargement. A first line can be generated by interpolating the data. Accordingly, it is possible to prevent the line segment from being thickened simply by adding a line during enlargement. In addition, since the interpolation process is not performed on the lines that existed in the original image, it is possible to mitigate the deterioration of the image quality due to the enlargement of the lines without significantly degrading the sharpness of the image. Similarly, the horizontal enlargement unit can prevent the pixels from being simply fattened during enlargement, and can alleviate the deterioration of image quality due to the addition of pixels without significantly degrading the sharpness of the image. Can do.
[0017]
In the second image processing apparatus, each of the vertical enlargement unit and the horizontal enlargement unit includes:
A buffer for storing a given amount of given image data;
A weighted average unit that generates third image data by performing weighted averaging of the first image data read from the buffer and second image data representing an image portion subsequent to the first image data. When,
A selection unit that selects and outputs one of a plurality of image data including the given second image data and the third image data output from the weighted average unit;
A selection signal generation unit that generates a selection signal indicating an image portion that is added along with the enlargement according to an enlargement ratio of the image, and supplies the selection signal to the selection unit;
Is provided.
[0018]
In each enlargement unit, the selection unit selects and outputs one image data from a plurality of image data including the given second image data and the third image data generated by the weighted average unit. Therefore, it is possible to generate image data in which the fatness at the time of enlargement is reduced in real time.
[0019]
The second image processing apparatus further includes:
It is preferable that a read address control unit that controls an increase in the read address given to the frame memory according to the selection signal is provided.
[0020]
In this way, image data to be enlarged can be read from an appropriate address in the frame memory.
[0021]
In the second image processing apparatus,
The enlargement ratios in the vertical enlargement portion and the horizontal enlargement portion are values in the range of 1 to 2, respectively. Therefore, the image portion added with enlargement in the vertical enlargement portion is one line at one place. In addition, it is preferable that the image portion added along with the enlargement in the horizontal enlargement portion is one pixel at one place.
[0022]
The third image processing apparatus of the present invention
A first enlargement unit for enlarging the image according to a first enlargement factor in the range of 1 to 2,
A second enlargement unit that enlarges the image according to a second enlargement factor that is an integer,
The image is enlarged at a third enlargement ratio given by a product of the first and second enlargement ratios by enlarging the image in series with the first and second enlargement sections. Note that the order of image enlargement in the first and second enlargement portions is arbitrary, and enlargement by the second enlargement portion may be performed after enlargement by the first enlargement portion. After the enlargement by the enlargement unit, the enlargement by the first enlargement unit may be performed.
[0023]
Since the enlargement of the image with the first enlargement factor that can include the fractional part and the enlargement of the image with the second enlargement factor that is an integer are performed in series, the image is enlarged at an arbitrary magnification that can contain the fractional part. be able to.
[0024]
In the third image processing apparatus,
The first and second enlargement units execute image enlargement processing in series in this order,
The second enlargement unit executes the enlargement process so as to output image data at a second output speed obtained by multiplying the first output speed of the first enlargement part by the second enlargement factor. Is preferred.
[0025]
In this way, the second enlargement unit can sequentially enlarge the image data output from the first enlargement unit as it is, so that the enlargement process can be executed at high speed as a whole.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
A. Overall configuration of the image processing device:
Next, embodiments of the present invention will be described based on examples. FIG. 1 is a block diagram showing the overall configuration of an image processing apparatus as an embodiment of the present invention. This image processing apparatus includes a first video selector 30, a sync separator circuit 32, n AD converters 34, a frame memory 36, a video processor 38, a second video selector 40, a liquid crystal The computer system includes a display drive circuit 42, a liquid crystal display panel 44, a menu generation circuit 46, a font ROM 48, and a CPU 50.
[0027]
The entire image processing apparatus is provided in a liquid crystal projector and is an apparatus for processing an image displayed on the liquid crystal display panel 44. The image displayed on the liquid crystal display panel 44 is projected on a projection screen using an optical system (not shown). The first video selector 30 is provided with a plurality of analog image signals V1 and V2, and one of them is selectively output according to the selection signal SEL1 provided from the video processor 38. As the plurality of analog image signals V1 and V2, for example, an image signal representing a computer screen output from a personal computer, a moving image signal output from a video recorder or a television, and the like are supplied. The synchronization separation circuit 32 separates the vertical synchronization signal VSYNC1 and the horizontal synchronization signal HSYNC1 from the analog image signal supplied from the first video selector 30, and outputs a component image signal (an image signal not including a synchronization signal). .
[0028]
The component image signal output from the sync separation circuit 32 is converted into a digital image signal by n AD converters 34. That is, n AD converters 34 are used while sequentially switching one by one, and each AD converter 34 uses an analog signal according to a sampling clock having a frequency 1 / n of the frequency of the original image signal. Is converted to a digital signal.
[0029]
The video processor 38 is a processor for writing / reading an image to / from the frame memory 36, and has a function of enlarging / reducing the image. Details of the internal configuration and functions of the video processor 38 will be described later. In addition to the digital image signal supplied from the A / D converter 34, the video processor 38 can also be supplied with a digital image signal DV3 output from another digital image output device.
[0030]
The digital image signal read from the frame memory 36 and processed by the video processor 38 is input to the second video selector 40. Another digital image signal output from the menu generation circuit 46 is also supplied to the second video selector 40. The menu generation circuit 46 generates a digital image signal representing a menu for the user to adjust the display state (brightness, contrast, synchronization, tracking, color density, hue) on the liquid crystal display panel 44. The font ROM 48 stores font data of characters used for this menu. The second video selector 40 switches and outputs the two input digital image signals in accordance with the selection signal SEL2 given from the video processor 38. As a result, the video selector 40 outputs a digital image signal DV4 representing a composite image in which the menu screen is superimposed in the image read from the frame memory 36.
[0031]
The digital image signal DV4 output from the video selector 40 is supplied to the liquid crystal display driving circuit 42. The liquid crystal display driving circuit 42 displays an image on the liquid crystal display 44 in accordance with the image signal DV4. Further, the liquid crystal display driving circuit 42 generates a vertical synchronizing signal VSYNC2 and a horizontal synchronizing signal HSYNC2 for image display and outputs them to other circuits.
[0032]
Reading of the image signal from the frame memory 36 and processing of the read image signal are performed in synchronization with the synchronization signals VSYNC2 and HSYNC2 output from the liquid crystal display driving circuit 42. On the other hand, the above-described sampling in the A / D converter 34 and processing for writing an image signal in the frame memory 36 are performed in synchronization with the synchronization signals VSYNC 1 and HSYNC 1 separated by the synchronization separation circuit 32. The first synchronization signals VSYNC1 and HSYNC1 and the second synchronization signals VSYNC2 and HSYNC2 are asynchronous with each other. Of course, as the first synchronization signals VSYNC1 and HSYNC1 and the second synchronization signals VSYNC2 and HSYNC2, signals synchronized with each other can be used.
[0033]
As described above, the process from receiving the image signal from the outside to writing to the frame memory 36 is performed by the first synchronization signals VSYNC1 and HSYNC1, and the process from reading the image signal from the frame memory 36 to displaying the image is performed. Since the first synchronization signal is synchronized with the second synchronization signal VSYNC2 or HSYNC2 that is synchronous or asynchronous, the frequency value of the input image signal is relatively wide regardless of the frequency of the image signal for display. Range values can be tolerated. That is, it is possible to perform a process of writing the input image signal into the frame memory 36 according to the frequency of the synchronization signals VSYNC1 and HSYNC1 of the input image signal while keeping the frequency of the output image signal for display constant. Such an advantage is particularly beneficial when the frequency range of the input image signal can be very wide.
[0034]
B. Internal configuration of the video processor 38:
FIG. 2 is a block diagram showing the configuration of the image writing control unit in the video processor 38. The image writing control unit includes a color conversion circuit 60, a data selector 62, n line buffers 64, a reduction / filter circuit 66, a writing image adjustment circuit 68, a CPU writing control circuit 70, a writing An image write condition register 74, a write clock generation circuit 76, and a frame memory control circuit 80.
[0035]
The color conversion circuit 60 receives n component image signals output from the n A / D converters 34. As this component image signal, various types of signals such as YUV signals and RGB signals can be input. The color conversion circuit 60 has a function of converting YUV signals into RGB signals when they are input. When an RGB signal is input to the color conversion circuit 60, the color conversion circuit 60 outputs the RGB signal as it is.
[0036]
The data selector 62 selects and outputs one of the RGB signal output from the color conversion circuit 60 and another RGB signal DV3 (FIG. 1) given through the bus. The selection signal given to the data selector 62 is supplied from the CPU 50.
[0037]
The line buffer 64 has n buffer elements equal to the number of AD converters 34. Since a color image is represented by three color image signals of RGB, n line buffers 64 are provided for each color of RGB. The line buffer 64 is a memory for temporarily storing n parallel image signals generated by the AD converter 34.
[0038]
The reduction / filter circuit 66 reduces the image written in the frame memory 36 in the vertical and horizontal directions, and performs a filtering process for missing lines and missing pixels at the time of reduction. The internal configuration and operation of the reduction / filter circuit 66 will be further described later.
[0039]
The write control signal generation circuit 72 has a function of generating an address and a control signal for writing an image signal to the frame memory 36 and supplying the address and control signal to the frame memory control circuit 80. The frame memory control circuit 80 has a function of mediating writing and reading of image signals to and from the frame memory 36. That is, the frame memory control circuit 80 has a write address and control signal given from the write control signal generation circuit 72, and a read address and control signal given from a read control signal generation circuit of the image read control unit described later. These are supplied to the frame memory 36 in response to the control signal.
[0040]
The write image adjustment circuit 68 has a function of adjusting the vertical and horizontal sizes of the image written in the frame memory 36 and the position of the write target area in the memory space of the frame memory 36. The adjustment of the image size is realized by supplying reduction ratios in the vertical and horizontal directions of the image to the reduction / filter circuit 66 and causing the reduction / filter circuit 66 to reduce the image. Further, the position of the write target area in the frame memory 36 is realized by supplying the write start address from the write image adjustment circuit 68 to the write control signal generation circuit 72. The write control signal generation circuit 72 sequentially generates a write address in the write target area, starting from this write start address. The written image adjustment circuit 68 further generates an address to be supplied to the line buffer 64.
[0041]
The CPU write control circuit 70 is a circuit for generating an address and a control signal for writing the digital image signal DV3 given through the bus to the frame memory 36. The image writing condition register 74 is a register that stores various conditions for writing an image signal to the frame memory 36. These conditions are set by the CPU 50 via the bus. In FIG. 2, blocks marked with “*” execute their respective processes according to the conditions set in the image writing condition register 74. That is, the writing conditions registered in the image writing condition register 74 include the presence / absence of color conversion in the color conversion circuit 60, the type of color conversion, the selection in the data selector 62, the reduction rate in the reduction / filter circuit 66, and the frame memory. 36 write start positions, etc.
[0042]
The write clock generation circuit 76 generates the dot clock signal DCLK1 according to the horizontal synchronization signal HSYNC1 supplied from the synchronization separation circuit 32 (FIG. 1). The write clock generation circuit 76 has a PLL circuit (not shown). The frequency division ratio in this PLL circuit is given from the image writing condition register 74. The processing in the image writing control unit shown in FIG. 2 is executed in synchronization with the dot clock signal DCLK1 and the synchronization signals VSYNC1 and HSYNC1.
[0043]
FIG. 3 is a block diagram showing the configuration of the image reading control unit in the video processor 38. The image read control unit includes a frame memory control circuit 80, a read control signal generation circuit 90, an enlargement / filter circuit 94, a brightness / contrast adjustment circuit 96, a gradation correction circuit 98, and a CPU read line buffer 100. CPU read control circuit 102, read image adjustment circuit 104, image read condition register 106, and read clock generation circuit 108.
[0044]
The frame memory control circuit 80 shown in FIG. 3 is the same as that shown in FIG. The read control signal generation circuit 90 has a function of generating an address and a control signal for reading an image signal from the frame memory 36 and supplying the address and control signal to the frame memory control circuit 80. The enlargement / filter circuit 94 enlarges the image read from the frame memory 36 in the vertical and horizontal directions, and performs a filtering process on lines added and pixels added at the time of enlargement. The internal configuration and operation of the enlargement / filter circuit 94 will be further described later. Note that when reading out an image, the image can be reduced by thinning out the read address. Such image reduction processing is executed by the read control signal generation circuit 90.
[0045]
The brightness / contrast adjustment circuit 96 has a function of adjusting the brightness and contrast of the displayed image. The gradation correction circuit 98 performs gradation correction such as gamma correction using a look-up table.
[0046]
The CPU read line buffer 100 is a buffer used when reading an image signal from the frame memory 36 onto the bus. When reading out an image signal on the bus, the CPU read control circuit 102 generates an address and a control signal.
[0047]
The read image adjustment circuit 104 has a function of adjusting the vertical and horizontal sizes of the image read from the frame memory 36 and the position of the read target area in the memory space of the frame memory 36. The adjustment of the image size is realized by supplying the enlargement / filter circuit 94 with enlargement ratios in the vertical direction and the horizontal direction of the image and causing the enlargement / filter circuit 94 to enlarge the image. The position of the read target area in the frame memory 36 is realized by supplying a read start address from the read image adjustment circuit 104 to the read control signal generation circuit 90. The read control signal generation circuit 90 sequentially generates read addresses in the read target area, starting from this read start address.
[0048]
The image reading condition register 106 is a register that stores various conditions for reading an image signal from the frame memory 36. These conditions are set by the CPU 50 via the bus. In FIG. 3, blocks marked with “**” execute their respective processes according to the conditions set in the image reading condition register 106. That is, the reading conditions registered in the image reading condition register 106 include the reading start position of the frame memory 36, the enlargement ratio in the enlargement / filter circuit 94, the adjustment parameter in the luminance / contrast adjustment circuit 96, and the correction in the gradation correction circuit 98. Parameters, etc.
[0049]
The read clock generation circuit 108 generates the dot clock signal DCLK2 in accordance with the horizontal synchronization signal HSYNC2 supplied from the liquid crystal display drive circuit 42 (FIG. 1). The read clock generation circuit 108 has a PLL circuit (not shown) inside. The frequency division ratio in the PLL circuit is given from the image reading condition register 106. 3 is executed in synchronization with the dot clock signal DCLK2 and the synchronization signals VSYNC2 and HSYNC2.
[0050]
C. Internal configuration and operation of the reduction / filter circuit 66:
FIG. 4 is an explanatory diagram showing an outline of vertical reduction / filtering processing at the time of image writing performed by the reduction / filter circuit 66. 4A shows the original image, FIG. 4B shows the reduced image reduced by the conventional method, and FIG. 4C shows the reduced image reduced by the reduction / filter circuit 66 of the embodiment. Is shown.
[0051]
On the left side of each image, the line address LAD of the original image is written. The reduced image shown in FIG. 4B is the same as the reduced image shown in FIG. 16B described in the related art. As described above, in the conventional reduction process, the lines with the original line addresses of 1 and 6 are missing. For this reason, as described in FIGS. 16C and 16D, important lines in the image may disappear.
[0052]
On the other hand, as shown in FIG. 4C, in the reduction / filtering process by the reduction / filter circuit 66 of the embodiment, the missing line addresses 1 and 6 are weighted and averaged with the adjacent lines. For example, the line at line address 1 is weighted and averaged with the immediately preceding line (line at line address 0). Therefore, the line at line address 1 does not disappear completely, and a line segment of a slightly lighter color than the original line segment remains in the reduced image. That is, the reduction / filter circuit 66 according to the embodiment can prevent the line segment having the width of one pixel from completely disappearing from the reduced image. The filtering process executed in the reduction / filter circuit 66 means a process of weighted average of image signals for two adjacent lines.
[0053]
FIG. 5 is a block diagram showing the internal configuration of the reduction / filter circuit 66. The reduction / filter circuit 66 includes a vertical reduction / filter circuit 110 and a horizontal reduction / filter circuit 112. Note that the line address generation circuit 140 and the pixel address generation circuit 142 shown in FIG. 5 are circuits included in the write control signal generation circuit 72 shown in FIG.
[0054]
The vertical reduction / filter circuit 110 includes a vertical decimation flag generation circuit 120, a FIFO buffer 122, an adder 124, a multiplier 126, and a multiplexer 128. In this specification, “decimation” means image reduction processing or thinning-out processing. The horizontal reduction / filter circuit 112 has substantially the same configuration as that of the vertical reduction / filter circuit 110, and includes a horizontal decimation flag generation circuit 130, a buffer 132, an adder 134, a multiplier 136, and a multiplexer 138. have. However, the FIFO buffer 122 of the vertical reduction / filter circuit 110 has a capacity for storing an image signal for one line, whereas the buffer 132 of the horizontal reduction / filter circuit 112 receives an image signal for one pixel. It has the capacity to store.
[0055]
The vertical decimation flag generation circuit 120 receives the line address LAD and the vertical reduction ratio Rwv at the time of writing from the write image adjustment circuit 68 (FIG. 2). The line address LAD is the same as the line address given from the write image adjustment circuit 68 to the line buffer 64 in order to read the image signal from the line buffer 64 shown in FIG. The vertical decimation flag generation circuit 120 performs a calculation described later according to the line address LAD and the vertical reduction rate Rwv to generate a vertical decimation flag Fwv. The vertical decimation flag Fwv is supplied to the FIFO buffer 122, the multiplexer 128, and the line address generation circuit 140.
[0056]
The image signal Va for one line supplied from the line buffer 64 (FIG. 2) is stored in the FIFO buffer 122. The image signal stored in the FIFO buffer 122 is read from the FIFO buffer 122 when the image signal of the next line is supplied from the line buffer 64. Accordingly, the image signal Vb read from the FIFO buffer 122 is an image signal one line before the image signal Va supplied from the line buffer 64. The adder 124 adds the image signal Va supplied from the line buffer 64 and the image signal Vb read from the FIFO buffer 122, and the added image signal is multiplied by ½ in the multiplier 126. It is done. The image signal Vab output from the multiplier 126 is an average of the image signal Va given from the line buffer 64 and the image signal Vb one line before. This averaged image signal Vab is input to the B input terminal of the multiplexer 128. The image signal Va supplied from the line buffer 64 is input to the A input terminal of the multiplexer 128 as it is. The multiplexer 128 selects and outputs one of the two input image signals Va and Vab according to the level of the vertical decimation flag Fwv.
[0057]
FIG. 6 is an explanatory diagram showing a method for calculating various parameters related to the operation of the vertical reduction / filter circuit 110. Here, Rwv represents the vertical reduction ratio, LAD represents the original line address, WLAD represents the write line address given to the frame memory 36, and Fwv represents the vertical decimation flag generated by the vertical decimation flag generation circuit 120. MPX indicates the selected state of the input terminal A / B of the multiplexer 128, and Vout1 indicates which line the image data output from the multiplexer 128 corresponds to.
[0058]
The write line address WLAD is given as an integer value obtained by multiplying the vertical reduction ratio Rwv by the original line address LAD. In the example of FIG. 6, since the vertical reduction ratio Rwv is 0.8, the write line address WLAD is 0, 0, 1, 2,. The vertical decimation flag Fwv becomes H level when the value of the write line address WLAD is repeated twice or more, and becomes L level otherwise. That is, each time the line address LAD is updated, the vertical decimation flag generation circuit 120 multiplies the line address LAD and the vertical reduction ratio Rwv, and if the multiplication result WLAD is the same as the previous multiplication result, the vertical decimation flag generation circuit 120 Raise decimation flag Fwv to H level. On the other hand, when the multiplication result WLAD is different from the previous multiplication result, the vertical decimation flag Fwv is lowered to the L level. In the example of FIG. 6, it can be seen that the vertical decimation flag Fwv is at the H level when the original line address LAD is 1 and 6. As shown in FIG. 4B, the lines with the line addresses LAD of 1 and 6 are missing lines in the conventional simple reduction process. Therefore, the vertical decimation flag Fwv is a signal indicating a line that is lost as a result of reduction.
[0059]
The selection state of the multiplexer 128 (FIG. 5) is switched according to the level of the vertical decimation flag Fwv. That is, as shown in the column “MPX” in FIG. 6, when the vertical decimation flag Fwv is at L level, the image signal Va input from the A terminal of the multiplexer 128 is selected and output. On the other hand, when the vertical decimation flag Fwv is at the H level, the image signal Vab input to the B terminal of the multiplexer 128 is selected and output. As described above, the image signal Va input to the A terminal is an image signal supplied from the line buffer 64, and the image signal Vab input to the B terminal is the image signal Va and one line before it. The image signal Vb is an averaged signal. Therefore, when the vertical decimation flag Fwv is at the H level, the multiplexer 128 selects and outputs the signal Vab obtained by averaging the image signal Va of the missing line and the image signal Vb of the previous line. For example, in the example of FIG. 6, when the image signal Va of the line whose original line address LAD is 1 is input, two lines L1 and L2 whose line addresses LAD are 0 and 1 are averaged as the output image signal Vout1. The image signal Vab is output. When the vertical decimation flag Fwv is at L level, the image signal Va supplied from the line buffer 64 is output as it is.
[0060]
As shown in FIG. 5, the vertical decimation flag Fwv is also supplied to the line address generation circuit 140. The line address generation circuit 140 is a circuit included in the write control signal generation circuit 72 (FIG. 2), and actually generates a write line address WLAD to be given to the frame memory 36. When the vertical decimation flag Fwv is at L level, the write line address is updated in synchronization with the update of the line address LAD in the line buffer 64. On the other hand, when the vertical decimation flag Fwv is at the H level, the update of the write line address WLAD is prohibited, and the write line address WLAD is kept at the same value. Accordingly, when the vertical decimation flag Fwv is at the H level, the write line address WLAD is kept the same as the previous line, so that the frame memory 36 stores the next line on the image signal of the previous line. An image signal is written. For example, in FIG. 6, an image signal obtained by averaging two lines L0 and L1 having a line address LAD of 0 and 1 is overwritten on an image signal of the line L0 having a line address LAD of 0.
[0061]
Instead of controlling the update of the write line address WLAD in the line address generation circuit 140 according to the level of the vertical decimation flag Fwv as described above, the write address of the write line address WLAD is uniquely determined in the line address generation circuit 140. It is also possible to control the update. In this case, the line address generation circuit 140 may be provided with a circuit substantially similar to the vertical decimation flag generation circuit 120 so as to generate a signal equivalent to the vertical decimation flag Fwv.
[0062]
FIG. 7 is a timing chart showing the operation of the vertical reduction / filter circuit 110. 7A shows a line address in the line buffer 64, FIG. 7B shows a write line address LAD, and FIG. 7C shows a vertical decimation flag Fwv. The write control signal FW # shown in FIG. 7D and the read control signal FR # shown in FIG. 7E are signals that permit writing and reading in the FIFO buffer 122, and are supplied from a FIFO control circuit (not shown). ing. These signals FW # and FR # are negative logic, and writing and reading of image signals are permitted only when they are at the L level. As can be seen from FIGS. 7C to 7E, when the vertical decimation flag Fwv is at the L level, writing of the image signal to the FIFO buffer 122 is permitted and reading from the FIFO buffer 122 is prohibited. Is done. On the other hand, in the line where the vertical decimation flag Fwv is at the H level, writing of the image signal to the FIFO buffer 122 is prohibited and reading from the FIFO buffer 122 is permitted.
[0063]
As shown in FIGS. 7A and 7F, the line address LAD of the image signal Va supplied from the line buffer 64 to the vertical reduction / filter circuit 110 sequentially increases one by one. Further, as shown in FIG. 7G, the image signal Vb is read from the FIFO buffer 122 only when the vertical decimation flag Fwv is at the H level. When the original line address LAD is 1, the image signal Va shown in FIG. 7 (f) and the image signal Vb shown in FIG. 7 (g) are added and averaged, and the image signal Vab shown in FIG. Created. The image signal Vab is output from the multiplexer 128 (FIG. 7 (i)).
[0064]
As described above, in the vertical reduction / filter circuit 110 shown in FIG. 5, the line missing in the conventional simple reduction process is averaged with the previous line to obtain information on these two lines. Generate one line containing. As a result, since one line is not completely lost, it is possible to prevent an important line segment of one horizontal line from being lost in the reduced image. In addition, since the filtering process (addition averaging process) is not performed on the line that is not adjacent to the line that is missing due to the reduction, the sharpness of the image is not significantly deteriorated by the filtering process.
[0065]
Further, since the vertical reduction / filter circuit 110 uses only the FIFO buffer 122 for one line as a buffer memory for temporarily storing image signals, the buffer memory capacity can be relatively small. There is. Furthermore, since the vertical reduction / filter circuit 110 can output the image signals sequentially supplied for each line while filtering in real time, the moving image signal can be processed and output at high speed.
[0066]
The horizontal reduction / filter circuit 112 shown in FIG. 5 has substantially the same configuration as the vertical reduction / filter circuit 110, and the FIFO buffer 122 of the vertical reduction / filter circuit 110 has a storage capacity of one line. On the other hand, the buffer 132 of the horizontal reduction / filter circuit 112 is different only in that it has a storage capacity for one pixel. Therefore, the contents of the reduction / filtering process are almost the same. In the description of the vertical reduction / filter circuit 110 described above, the operation can be easily understood by replacing “1 line” with “1 pixel”. That is, the horizontal reduction / filter circuit 112 performs horizontal reduction processing and filtering processing on the image signal Vout1 output from the vertical reduction / filter circuit 110 in parallel. This process is executed according to the level of the horizontal decimation flag Rwh generated by the horizontal decimation flag generation circuit 130. The pixel address generation circuit 142 controls the update of the write pixel address MPAD of the frame memory 36 according to the level of the horizontal decimation flag Rwh. As a result, one pixel including the information of these two pixels is generated by averaging the pixel missing in the conventional simple reduction process with the previous pixel. As a result, since one pixel is not completely lost, it is possible to prevent an important line segment having a width of one pixel from being lost in the reduced image. Further, since the filtering process (addition averaging process) is not performed on the pixels that are not adjacent to the pixels that are missing due to the reduction, the sharpness of the image is not significantly deteriorated by the filtering process.
[0067]
The vertical reduction ratio Rwv in the vertical reduction / filter circuit 110 and the horizontal reduction ratio Rwh in the horizontal reduction / filter circuit 112 can be set independently. Further, the effect of preventing the loss of lines and pixels due to the reduction is significant when the reduction ratios are in the range of 0.5 to 1, respectively. This is because only one line or one pixel is lost at one place in this range. Of course, the reduction ratio can be set to any value below this.
[0068]
Note that the vertical reduction / filter circuit 110 and horizontal reduction / filter circuit 112 shown in FIG. 5 use circuits (adders 124 and 134 and multipliers 126 and 136) that perform simple addition averaging of two image data, respectively. However, you may make it utilize the circuit which performs a weighted addition average (namely, weighted average).
[0069]
Also, the arrangement of the vertical reduction / filter circuit 110 and the horizontal reduction / filter circuit 112 can be reversed from that shown in FIG. That is, first, the image may be reduced in the horizontal direction by the horizontal reduction / filter circuit 112 and then reduced in the vertical direction by the vertical reduction / filter circuit 110.
[0070]
D. Overview of the configuration and operation of the enlargement / filter circuit 94:
FIG. 8 is an explanatory diagram showing the outline of the internal configuration of the enlargement / filter circuit 94 for enlarging the image read from the frame memory 36 and the processing contents thereof. The expansion / filter circuit 94 includes two expansion / interpolation circuits 150 and 152 connected in series. The first enlargement / interpolation circuit 150 performs processing for enlarging the input image signal V1 by M1 and interpolating and generating an image portion added by enlargement from the image portions before and after the enlargement. The first enlargement factor M1 is a value in the range of 1 to 2. The second enlargement / interpolation circuit 152 enlarges the image signal V2 supplied from the first enlargement / interpolation circuit 150 to M2 times, and the image portion added by the enlargement is the image portion before and after the image portion. The process which interpolates and produces | generates from is performed. The second enlargement factor M2 is an integer. As shown in FIG. 8D, the enlargement ratio of the image output from the second enlargement / interpolation circuit 152 is equal to the product of the two enlargement ratios M1 and M2.
[0071]
In this way, the first enlargement / interpolation circuit 150 that enlarges the image at the first enlargement factor M1 in the range of 1 to 2 and the second enlargement of the image at the second enlargement factor M2 that is an integer. If the enlargement / interpolation circuit 152 is provided in series, appropriate processing corresponding to the range of each enlargement ratio can be performed as will be described in detail below. As a result, it is possible to enlarge an image with an arbitrary enlargement ratio (M1 × M2) including a fractional part without significantly reducing the image quality.
[0072]
E. Configuration and operation of the first expansion / interpolation circuit 150:
FIG. 9 is an explanatory diagram showing an outline of the vertical enlargement / interpolation process performed by the first enlargement / interpolation circuit 150. 9A shows the original image, FIG. 9B shows the enlarged image enlarged by the conventional method, and FIG. 9C shows the first enlargement / interpolation circuit 150 of the embodiment. An enlarged image is shown.
[0073]
On the left side of each image, a read line address RLAD for reading the image from the frame memory 36 is written. The reduced image in FIG. 9B is the same as the reduced image in FIG. 17B described in the related art. As described above, in the conventional enlargement process, the lines with the original line addresses of 0 and 4 are simply added. For this reason, there has been a problem that the width of the line included in the image becomes excessively thick.
[0074]
On the other hand, as shown in FIG. 9C, in the enlargement / interpolation process by the first enlargement / interpolation circuit 150 of the embodiment, the added line exists before and after the added line. Generated by weighted average of two lines of image. For example, the lines added between line addresses 4 and 5 are generated by a weighted average of these lines. Therefore, the line at line address 4 is not simply thickened, but a slightly lighter line is added. That is, in the first enlargement / interpolation circuit 150 of the embodiment, it is possible to prevent the line segment in the image from simply becoming thick due to enlargement. The interpolation process executed in the first enlargement / interpolation circuit 150 means a process of weighted averaging image signals for two lines existing before and after the added line.
[0075]
FIG. 10 is a block diagram showing an internal configuration of the first enlargement / interpolation circuit 150. The first enlargement / interpolation circuit 150 includes a vertical enlargement / interpolation circuit 160 and a horizontal enlargement / interpolation circuit 162. The line address generation circuit 190 and the pixel address generation circuit 192 shown in FIG. 10 are circuits included in the read control signal generation circuit 90 shown in FIG.
[0076]
The vertical enlargement / interpolation circuit 160 includes a vertical interpolation flag generation circuit 170, a FIFO buffer 172, an adder 174, a multiplier 176, and a multiplexer 178. The horizontal enlargement / interpolation circuit 162 has substantially the same configuration as the vertical enlargement / interpolation circuit 160, and includes a horizontal interpolation flag generation circuit 180, a buffer 182, an adder 184, and a multiplier. 186 and multiplexer 188. However, the FIFO buffer 172 of the vertical enlargement / interpolation circuit 160 has a capacity for storing an image signal for one line, whereas the buffer 182 of the horizontal enlargement / interpolation circuit 162 has a capacity for one pixel. Have a capacity to store the image signal.
[0077]
As can be seen by comparing FIG. 10 with FIG. 5, the vertical enlargement / interpolation circuit 160 shown in FIG. 10 uses the vertical decimation flag generation circuit 120 of the vertical reduction / filter circuit 110 shown in FIG. The configuration is replaced with the generation circuit 170. Further, the horizontal enlargement / interpolation circuit 162 shown in FIG. 10 has a configuration in which the horizontal decimation flag generation circuit 130 of the horizontal reduction / filter circuit 112 shown in FIG. Yes.
[0078]
The vertical interpolation flag generation circuit 170 receives the line address LAD and the first enlargement factor Rrv in the vertical direction during reading from the read image adjustment circuit 104 (FIG. 3). The line address LAD is sequentially incremented by one every time one line is processed by the vertical enlargement / interpolation circuit 160. The line address LAD is an address different from that shown in FIG. 5, but the same reference numerals are used for convenience of illustration. The vertical interpolation flag generation circuit 170 performs a calculation described later according to the line address LAD and the vertical enlargement ratio Rrv to generate a vertical interpolation flag Frv. The vertical interpolation flag Frv is supplied to the FIFO buffer 172, the multiplexer 178, and the line address generation circuit 190.
[0079]
The image signal Ua for one line read from the frame memory 36 is stored in the FIFO buffer 172. The image signal stored in the FIFO buffer 172 is read from the FIFO buffer 172 when the image signal of the next line is supplied from the frame memory 36. Therefore, the image signal Ub read from the FIFO buffer 172 is an image signal one line before the image signal Ua read from the frame memory 36. The adder 174 adds the image signal Ua read from the frame memory 36 and the image signal Ub read from the FIFO buffer 172. The added image signal is multiplied by 1/2 in the multiplier 176. That is, the image signal Uab output from the multiplier 176 is an average of the image signal Ua read from the frame memory 36 and the image signal Ub one line before. The averaged image signal Uab is input to the B input terminal of the multiplexer 178. The image signal Ua read from the frame memory 36 is input to the A input terminal of the multiplexer 178 as it is. The multiplexer 178 selects and outputs one of the two input image signals Ua and Uab according to the level of the vertical interpolation flag Frv.
[0080]
FIG. 11 is an explanatory diagram showing a method for calculating various parameters related to the operation of the vertical enlargement / interpolation circuit 160. Here, Rrv represents a vertical enlargement ratio, LAD is a line address that is sequentially updated, LAD / Rrv is a result of dividing the line address LAD by the vertical enlargement ratio Rrv, and RLAD is given to the frame memory 36. The read line address, LFIFO is the original line of the image signal stored in the FIFO buffer 172, Frv is the vertical interpolation flag generated by the vertical interpolation flag generation circuit 170, and MPX is the input of the multiplexer 178. The selection state of the terminal A / B, and Uout1 indicate the original line address of the image data output from the multiplexer 178, respectively. Note that the line address LAD that is sequentially updated one by one can be considered to indicate the line number of the image output from the vertical enlargement / interpolation circuit 160.
[0081]
The value “LAD / Rrv” in the third column from the left in FIG. 11 is a value obtained by converting the line address LAD by the vertical enlargement ratio Rrv into an integer. In the example of FIG. 11, since the vertical enlargement ratio Rrv is 1.25, the division result LAD / Rrv is 0, 0, 1, 2,. As indicated by an arrow in FIG. 11, the vertical interpolation flag Frv becomes H level when the value of the division result LAD / Rrv is repeated twice or more, and becomes L level otherwise. That is, every time the line address LAD is updated, the vertical interpolation flag generation circuit 170 divides the line address LAD and the vertical enlargement ratio Rrv, and the division result (LAD / Rrv) is the same as the previous division result. In this case, the vertical interpolation flag Frv is raised to H level. On the other hand, when the division result is different from the previous result, the vertical interpolation flag Frv is lowered to the L level. In the example of FIG. 11, it can be seen that when the original line address LAD is 1 and 6, the vertical interpolation flag Frv is at the H level. As shown in FIG. 9B described above, the lines whose line addresses LAD are 1 and 6 are lines added by a conventional simple enlargement process. Therefore, the vertical interpolation flag Frv is a signal indicating a line to be added with enlargement.
[0082]
The selection state of the multiplexer 178 (FIG. 10) is switched according to the level of the vertical interpolation flag Frv. That is, as shown in the column “MPX” in FIG. 11, when the vertical interpolation flag Frv is at the L level, the image signal Ua input from the A terminal of the multiplexer 178 is selected and output. On the other hand, when the vertical interpolation flag Frv is at the H level, the image signal Uab input to the B terminal of the multiplexer 178 is selected and output. As described above, the image signal Ua input to the A terminal is an image signal being read from the frame memory 36, and the image signal Uab input to the B terminal is the image signal Ua and one line before it. The image signal Ub is an averaged signal. Therefore, when the vertical interpolation flag Frv is at the H level, the multiplexer 178 generates a signal Uab obtained by averaging the image signal Ua of the line read from the frame memory 36 and the image signal Ub of the previous line. Selected and output. For example, in the example of FIG. 11, when the image signal Ua of the line whose original line address LAD is 1 is input, an image obtained by averaging two lines whose line addresses LAD are 0 and 1 as the output image signal Uout1 Signal Uab is output. On the other hand, when the vertical interpolation flag Frv is at the L level, the image signal Ua read from the frame memory 36 is output as it is.
[0083]
As shown in FIG. 10, the vertical interpolation flag Frv is also supplied to the line address generation circuit 190. The line address generation circuit 190 is a circuit included in the read control signal generation circuit 90 (FIG. 3), and actually generates a read line address RLAD to be given to the frame memory 36. As shown in FIG. 11, when the vertical interpolation flag Frv is at L level, the read line address RLAD is updated in synchronization with the update of the original line address LAD in the next line. . On the other hand, when the vertical interpolation flag Frv is at the H level, as shown by an arrow in FIG. 11, the update of the read line address RLAD is prohibited in the next line, and the read line address RLAD is kept at the same value. Be drunk. Therefore, when the vertical interpolation flag Frv is at the H level, the read line address RLAD is kept the same as the previous line, so that the image signal of the same line as the previous time is read from the frame memory 36. For example, in FIG. 11, when the line address LAD is 1 and 2, the image signal of the line whose read line address RLAD is 1 is read out twice in succession.
[0084]
As shown in the column “LFIFO” in FIG. 11, the image signal of the line immediately before the line currently read from the frame memory 36 is read from the FIFO buffer 172.
[0085]
Instead of controlling the update of the read line address RLAD in the line address generation circuit 190 according to the level of the vertical interpolation flag Frv as described above, the update of the read line address RLAD in the line address generation circuit 190 is performed. It is also possible to control it independently.
[0086]
FIG. 12 is a timing chart showing the operation of the vertical enlargement / interpolation circuit 160. 12A shows the line address LAD of the output image signal, FIG. 12B shows the read line address RLAD, and FIG. 12C shows the vertical interpolation flag Frv. The write control signal FW # shown in FIG. 12D and the read control signal FR # shown in FIG. 12E are signals that permit writing and reading in the FIFO buffer 172, and are supplied from a FIFO control circuit (not shown). ing. These signals FR # and FW # are negative logic, and writing and reading of image signals are permitted only when the signals are at the L level. As can be seen from FIGS. 12C to 12E, when the vertical interpolation flag Frv is at the L level, the writing of the image signal to the FIFO buffer 172 is permitted and the reading from the FIFO buffer 172 is performed. Is prohibited. On the other hand, in the line where the vertical interpolation flag Frv is at the H level, writing of the image signal to the FIFO buffer 172 is prohibited and reading from the FIFO buffer 172 is permitted.
[0087]
As shown in FIG. 12 (f), the address of the line of the image signal Ua read from the frame memory 36 is not updated when the vertical interpolation flag Frv is at the H level, and is incremented by 1 when the vertical interpolation flag Frv is at the L level. To do. On the other hand, as shown in FIG. 12G, the image signal Ub is read from the FIFO buffer 172 only when the vertical interpolation flag Frv is at the H level. When the line address LAD of the image output from the first enlargement / interpolation circuit 150 is 1, the image signal Ua of the line R0 shown in FIG. 12F and the image of the line R1 shown in FIG. The signal Ub is added and averaged to generate the image signal Uab shown in FIG. The image signal Uab is output from the multiplexer 178 (FIG. 12 (i)).
[0088]
As described above, the vertical enlargement / interpolation circuit 160 shown in FIG. 10 generates a line that has been simply added in the conventional enlargement process by adding and averaging two lines existing before and after the line. As a result, it is possible to prevent the horizontal line in the image from becoming simply thick. In addition, since the interpolation process (addition averaging process) is not performed for lines that are not adjacent to the line added by enlargement, the sharpness of the image is not significantly deteriorated by the interpolation process.
[0089]
Further, since the vertical enlargement / interpolation circuit 160 only uses the FIFO buffer 172 for one line as a buffer memory for temporarily storing image signals, the capacity of the buffer memory can be relatively small. There is an advantage. Furthermore, since the vertical enlargement / interpolation circuit 160 can output the image signals sequentially supplied for each line while filtering in real time, the moving image signal can be processed and output at high speed.
[0090]
The horizontal enlargement / interpolation circuit 162 shown in FIG. 10 has substantially the same configuration as the vertical enlargement / interpolation circuit 160. Accordingly, the contents of the enlargement / interpolation process are almost the same. In the description of the vertical enlargement / interpolation circuit 160 described above, the operation can be easily understood by replacing “1 line” with “1 pixel”. . The horizontal enlargement / interpolation circuit 162 can prevent the lines in the image from becoming excessively thick as the image is enlarged. In addition, since the interpolation process (addition averaging process) is not performed for pixels that are not adjacent to the pixel added by enlargement, the sharpness of the image is not significantly deteriorated by the interpolation process.
[0091]
The vertical enlargement ratio Rrv in the vertical enlargement / interpolation circuit 160 and the horizontal enlargement ratio Rrh in the horizontal enlargement / interpolation circuit 162 can be set independently. Further, the effect of preventing the line segment from being enlarged due to enlargement is remarkable when these enlargement ratios are in the range of 1 to 2, respectively. This is because in this range, only one line or one pixel is added at one place.
[0092]
Note that the order of connection between the vertical enlargement / interpolation circuit 160 and the horizontal enlargement / interpolation circuit 162 can be reversed from that shown in FIG. That is, first, the horizontal enlargement / interpolation circuit 162 may enlarge in the horizontal direction, and the vertical enlargement / interpolation circuit 160 may enlarge in the vertical direction.
[0093]
F. Configuration and operation of second enlargement / interpolation circuit 152:
FIG. 13 is an explanatory diagram showing an outline of the vertical enlargement / interpolation process performed by the second enlargement / interpolation circuit 152. FIG. 13A shows an image after being magnified by the first magnification / interpolation circuit 150, and FIG. 13B is a magnification magnified by the second magnification / interpolation circuit 152. An image is shown. Here, the image in FIG. 13A is referred to as an “original image”.
[0094]
On the left side of each image, line numbers L0, L1,... Of the original image are shown. The second enlargement / interpolation circuit 152 executes processing for enlarging the original image Nv times in the vertical direction. The jth line L added with expansion Nv Are two lines L of the original image existing before and after the added line according to the following equation (1): i-1 , L i Is interpolated by a weighted average of
[0095]
L Nv = (1-αv) × L i-1 + Αv × L i ... (1)
Here, αv = j / Nv, j = 1 to (Nv−1).
[0096]
FIG. 14 is a block diagram showing an internal configuration of the second enlargement / interpolation circuit 152. The second enlargement / interpolation circuit 152 includes a vertical enlargement / interpolation circuit 200 and a horizontal enlargement / interpolation circuit 202.
[0097]
The vertical enlargement / interpolation circuit 200 includes a weight calculation circuit 210, a multiplexer 212, two FIFO buffers 214 and 216, and an interpolation calculation circuit 218. The horizontal enlargement / interpolation circuit 202 has substantially the same configuration as the vertical enlargement / interpolation circuit 200, and includes a weight calculation circuit 220, a multiplexer 222, two buffers 224 and 226, and an interpolation calculation circuit. 228. However, the two FIFO buffers 214 and 216 of the vertical enlargement / interpolation circuit 200 each have a capacity to store an image signal for one line, whereas the two of the horizontal enlargement / interpolation circuit 202 have the same capacity. Each of the buffers 224 and 226 has a capacity for storing an image signal for one pixel.
[0098]
The weight calculation circuit 210 receives the line address NLAD and the second vertical enlargement factor Nv during reading from the read image adjustment circuit 104 (FIG. 3). The line address NLAD is sequentially incremented by one every time one line is processed by the vertical enlargement / interpolation circuit 200. The relationship between the line address NLAD and the line address LAD in the first expansion / interpolation circuit 150 described above will be described later.
[0099]
The weight calculation circuit 210 calculates the weight αv according to the following equation (2) according to the line address NLAD and the vertical enlargement ratio Nv.
[0100]
αv = {(NLAD)% Nv} / Nv (2)
[0101]
The term in {} on the right side of Expression (2) takes a value in the range of 1 to (Nv−1) for the line added by expansion. Therefore, it can be understood that the expression (2) is equivalent to the definition of the weight αv in the above-described expression (1). The weight αv is supplied to the interpolation calculation circuit 218.
[0102]
The image signal Uout2 for one line output from the first enlargement / interpolation circuit 150 is switched by the multiplexer 212 and stored alternately in the two FIFO buffers 214 and 216. Image signals Sa and Sb read from the FIFO buffers 214 and 216, respectively, are input to the interpolation calculation circuit 218. The interpolation calculation circuit 218 performs the interpolation calculation according to the above-described equation (1) by performing a weighted average of the two image signals Sa and Sb using the weight αv given from the weight calculation circuit 210. The image signal Sout1 output from the interpolation calculation circuit 218 is a signal representing an image enlarged Nv times in the vertical direction.
[0103]
FIG. 15 is a timing chart showing the operation of the vertical enlargement / interpolation circuit 200 of the second enlargement / interpolation circuit 152. 15A shows the line address NLAD in the second enlargement / interpolation circuit 152, and FIG. 15B shows the line address of the output image of the first enlargement / interpolation circuit 150 described above. FIG. 15C shows the LAD output image signal Uout2 from the first enlargement / interpolation circuit 150. FIG. FIGS. 15D, 15E and 15F show the input image signals Sa and Sb to the interpolation calculation circuit 218 shown in FIG. 14 and the output image signal Sout1.
[0104]
As shown in FIGS. 15A and 15B, the line address NLAD in the second enlargement / interpolation circuit 152 is twice the line address LAD of the output image of the first enlargement / interpolation circuit 150. (Ie, with a period of 1/2). In general, the line address NLAD in the second enlargement / interpolation circuit 152 is updated at a speed Nv times the line address LAD of the output image of the first enlargement / interpolation circuit 150. Here, Nv is a vertical enlargement ratio in the second enlargement / interpolation circuit 152. Accordingly, the line address LAD in the second enlargement / interpolation circuit 152 is updated with (Nv−1) pause cycles as shown in FIG. Note that in FIG. 12 described above, the pause cycle of the line address LAD is not shown for convenience of illustration, but actually, as shown in FIG. 15B, the line address LAD is updated so as to sandwich the pause cycle. Is done.
[0105]
The image signal Uout2 input from the first enlargement / interpolation circuit 150 is alternately written to the two FIFO buffers 214 and 216 line by line, and is read from the next cycle of the write cycle. The interpolation calculation circuit 218 performs an interpolation calculation on the two input image signals Sa and Sb shown in FIGS. 15D and 15E using the weight αv, thereby obtaining the output image signal Sout1 shown in FIG. Generate.
[0106]
As described above, the vertical enlargement / interpolation circuit 200 of the second enlargement / interpolation circuit 152 linearly interpolates two lines of the original image existing before and after the line added with the enlargement. Therefore, a smooth enlarged image can be obtained.
[0107]
The horizontal enlargement / interpolation circuit 202 shown in FIG. 14 has substantially the same configuration as the vertical enlargement / interpolation circuit 200. Therefore, the contents of the enlargement / interpolation process are almost the same. In the description of the vertical enlargement / interpolation circuit 200 described above, the operation can be easily understood by replacing “1 line” with “1 pixel”. . Note that the pixel address NPAD in the second expansion / interpolation circuit 152 is preferably updated at a period Nh times the pixel address PAD in the first expansion / interpolation circuit 150. Here, Nh is a horizontal enlargement ratio in the second enlargement / interpolation circuit 152.
[0108]
Note that the vertical enlargement ratio Nv in the vertical enlargement / interpolation circuit 200 of the second enlargement / interpolation circuit 152 and the horizontal enlargement ratio Nh in the horizontal enlargement / interpolation circuit 202 can be set independently. It is. Further, the order of connection of the vertical enlargement / interpolation circuit 200 and the horizontal enlargement / interpolation circuit 202 can be reversed from that in FIG. That is, first, the horizontal enlargement / interpolation circuit 202 may enlarge in the horizontal direction, and the vertical enlargement / interpolation circuit 200 may enlarge in the vertical direction.
[0109]
As described above, in the above-described embodiment, the first enlargement / interpolation circuit 150 performs enlargement processing at the first enlargement ratio within the range of 1 to 2, and the second enlargement / interpolation circuit 152 Since the enlargement process is performed at the second enlargement ratio which is an integer, it is possible to enlarge the image at an arbitrary enlargement ratio including a fractional part by combining these two enlargement processes.
[0110]
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.
[0111]
(1) In the above embodiment, a part of the configuration realized by hardware may be replaced with software, and conversely, a part of the configuration realized by software may be replaced with hardware. Also good.
[0112]
(2) In the above-described embodiment, the reduction of the image loss phenomenon at the time of reduction and the reduction of the image fatness phenomenon at the time of enlargement are both realized by the weighted average processing of the image data. It is also possible to realize the mitigation of the image loss phenomenon and the fatness phenomenon by using the various interpolation processes. As the interpolation process, for example, various processes such as geometric average, linear interpolation, and non-linear interpolation can be used.
[0113]
(3) Missing line interpolation processing at the time of reduction is not limited to the case where interpolation is performed with two lines of the missing line and one line adjacent to the missing line. Interpolation may be performed using a plurality of included lines. The same applies to the interpolation processing of missing pixels at the time of reduction. In addition, the interpolation processing of the additional line at the time of enlargement is not limited to the case where the interpolation is performed with two lines existing before and after the added line, and generally, a plurality of lines adjacent to the added line are used. Interpolation may be performed. The same applies to the interpolation processing of additional pixels at the time of enlargement.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the overall configuration of an image processing apparatus as an embodiment of the present invention.
2 is a block diagram showing a configuration of an image writing control unit in the video processor 38. FIG.
3 is a block diagram showing a configuration of an image reading control unit in the video processor 38. FIG.
FIG. 4 is an explanatory diagram showing an outline of reduction / filtering processing during image writing.
5 is a block diagram showing an internal configuration of a reduction / filter circuit 66. FIG.
6 is an explanatory diagram showing a method for calculating various parameters related to the operation of the vertical reduction / filter circuit 110. FIG.
7 is a timing chart showing the operation of the vertical reduction / filter circuit 110. FIG.
FIG. 8 is an explanatory diagram showing an outline of the internal configuration and processing contents of the enlargement / filter circuit 94 shown in FIG. 3;
FIG. 9 is an explanatory diagram showing an outline of vertical enlargement / interpolation processing performed by the first enlargement / interpolation circuit;
10 is a block diagram showing an internal configuration of the first enlargement / interpolation circuit 150. FIG.
FIG. 11 is an explanatory diagram illustrating a method for calculating various parameters related to the operation of the vertical enlargement / interpolation circuit 160 of the first enlargement / interpolation circuit 150;
12 is a timing chart showing the operation of the vertical enlargement / interpolation circuit 160 of the first enlargement / interpolation circuit 150. FIG.
FIG. 13 is an explanatory diagram illustrating an outline of vertical enlargement / interpolation processing performed by a second enlargement / interpolation circuit;
14 is a block diagram showing an internal configuration of a second enlargement / interpolation circuit 152. FIG.
FIG. 15 is a timing chart showing the operation of the vertical enlargement / interpolation circuit 200 of the second enlargement / interpolation circuit 152;
FIG. 16 is an explanatory diagram showing the contents of a conventional vertical image reduction process.
FIG. 17 is an explanatory diagram showing the contents of a conventional vertical image enlargement process.
[Explanation of symbols]
30 ... Video selector
32. Sync separation circuit
34 ... D converter
36 ... Frame memory
38 ... Video processor
40 ... Video selector
42 ... Liquid crystal display drive circuit
44 ... Liquid crystal display panel
46 ... Menu generation circuit
48 ... Font ROM
50 ... CPU
60. Color conversion circuit
62 ... Data selector
64 ... line buffer
66. Reduction / filter circuit
68. Written image adjustment circuit
70 ... CPU writing control circuit
72. Write control signal generation circuit
74: Image writing condition register
76. Write clock generation circuit
80... Frame memory control circuit
90. Read control signal generation circuit
94. Expansion / filter circuit
96. Brightness / contrast adjustment circuit
98 ... gradation correction circuit
100: CPU read line buffer
102: CPU readout control circuit
104. Read image adjustment circuit
106: Image reading condition register
108: Read clock generation circuit
110... Vertical reduction / filter circuit
112 ... Horizontal reduction / filter circuit
120 ... Vertical decimation flag generation circuit
122 ... FIFO buffer
124 ... Adder
126 ... multiplier
128: Multiplexer
130: Horizontal decimation flag generation circuit
132: Buffer
134 ... Adder
136 ... Multiplier
138 ... Multiplexer
140: Line address generation circuit
142: Pixel address generation circuit
150: First expansion / interpolation circuit
152 ... Second expansion / interpolation circuit
160 ... Vertical enlargement / interpolation circuit
162. Horizontal expansion / interpolation circuit
170 ... Vertical interpolation flag generation circuit
172 ... FIFO buffer
174 ... Adder
176: Multiplier
178 ... Multiplexer
180 ... Horizontal interpolation flag generation circuit
182 ... Buffer
184 ... Adder
186: Multiplier
188 ... Multiplexer
190 ... line address generation circuit
192: Pixel address generation circuit
200: Vertical enlargement / interpolation circuit
202 ... Horizontal enlargement / interpolation circuit
210: Weight calculation circuit
212 ... Multiplexer
214, 216 ... FIFO buffer
218 ... Interpolation calculation circuit
220 ... Weight calculation circuit
222: Multiplexer
224, 226 ... Buffer
228 ... Interpolation calculation circuit

Claims (4)

動画画像データを前記動画画像データの同期信号に応じて更新しつつ順次記憶するためのフレームメモリと、
任意の値に設定された垂直方向の縮小率に応じて前記フレームメモリに前記動画画像データを書き込む際に前記動画画像データで表される画像を垂直方向に縮小し、前記動画画像データの同期信号に同期して１つずつ順次増加するラインアドレス毎に当該ラインが前記垂直方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第１のラインを検出するとともに、前記第１のラインと前記第１のラインに隣接する第２のラインとを含む複数のラインの動画画像データを補間することによって前記第２のラインの画像を修正する垂直縮小部と、
任意の値に設定された水平方向の縮小率に応じて前記動画画像データで表される画像を水平方向に縮小し、前記動画画像データの同期信号に同期して１つずつ順次増加する画素アドレス毎に当該画素が前記水平方向の縮小により欠落するか否かを判定することによって前記縮小により欠落する第１の画素を検出するとともに、前記第１の画素と前記第１の画素に隣接する第２の画素とを含む複数の画素の動画画像データを補間することによって前記第２の画素の画像を修正する水平縮小部と、
を備え、
前記垂直縮小部は、前記動画画像データの同期信号に同期して１つずつ順次増加するラインアドレスと前記垂直方向の縮小率とを乗じて整数化して得られた書き込みラインアドレスの値として同じ値が２回以上繰り返されたか否かによって、前記１つずつ順次増加するラインアドレスで指定されるラインが前記垂直方向の縮小により欠落するか否かを判定し、
前記水平縮小部は、前記動画画像データの同期信号に同期して１つずつ順次増加する画素アドレスと前記水平方向の縮小率とを乗じて整数化して得られた書込画素アドレスの値として同じ値が２回以上繰り返されたか否かによって、前記１つずつ順次増加する画素アドレスで指定される画素が前記垂直方向の縮小により欠落するか否かを判定する、画像処理装置。A frame memory for sequentially storing the moving image data while updating the moving image data according to the synchronization signal of the moving image data;
When the moving image data is written to the frame memory in accordance with a vertical reduction ratio set to an arbitrary value, the image represented by the moving image data is reduced in the vertical direction, and the synchronizing signal of the moving image data The first line missing due to the reduction is detected by determining whether or not the line is missing due to the reduction in the vertical direction for each line address that sequentially increases one by one in synchronization with the first address. A vertical reduction unit for correcting the image of the second line by interpolating a plurality of lines of moving image data including the second line and the second line adjacent to the first line;
A pixel address that reduces the image represented by the moving image data in the horizontal direction according to a horizontal reduction ratio set to an arbitrary value, and sequentially increases one by one in synchronization with the synchronizing signal of the moving image data The first pixel missing due to the reduction is detected by determining whether or not the pixel is missing due to the reduction in the horizontal direction every time, and the first pixel and the first pixel adjacent to the first pixel are detected. A horizontal reduction unit for correcting the image of the second pixel by interpolating moving image data of a plurality of pixels including two pixels;
With
The vertical reduction unit has the same value as the value of the write line address obtained by multiplying the line address that sequentially increases one by one in synchronization with the synchronization signal of the video image data and the reduction ratio in the vertical direction into an integer. Whether or not the line specified by the line address that sequentially increases one by one is lost due to the reduction in the vertical direction, depending on whether or not is repeated twice or more,
The horizontal reduction unit is the same as the value of the write pixel address obtained by multiplying the pixel address that is sequentially increased one by one in synchronization with the synchronization signal of the moving image data and the horizontal reduction rate to obtain an integer. An image processing apparatus that determines whether or not a pixel specified by a pixel address that sequentially increases one by one is lost due to the reduction in the vertical direction depending on whether or not a value is repeated twice or more. 請求項１記載の画像処理装置であって、
前記垂直縮小部と前記水平縮小部のそれぞれは、
与えられた画像データを所定量記憶するバッファと、
前記バッファから読み出された第１の画像データと、前記第１の画像データの後に続く画像部分を表す第２の画像データとを加重平均することによって第３の画像データを作成する加重平均部と、
与えられた前記第２の画像データと、前記加重平均部から出力された前記第３の画像データとを含む複数の画像データの中から１つを選択して出力する選択部と、
画像の縮小率に応じて、前記縮小に伴って欠落する画像部分を示す選択信号を生成し、前記選択信号を前記選択部に供給する選択信号生成部と、
を備える画像処理装置。The image processing apparatus according to claim 1,
Each of the vertical reduction part and the horizontal reduction part is
A buffer for storing a given amount of given image data;
A weighted average unit that generates third image data by performing weighted averaging of the first image data read from the buffer and second image data representing an image portion subsequent to the first image data. When,
A selection unit that selects and outputs one of a plurality of image data including the given second image data and the third image data output from the weighted average unit;
A selection signal generation unit that generates a selection signal indicating an image portion that is lost due to the reduction according to a reduction ratio of the image, and supplies the selection signal to the selection unit;
An image processing apparatus comprising: 請求項２記載の画像処理装置であって、さらに、
前記選択信号に応じて、前記フレームメモリに与える書込アドレスの増加を制御する書込アドレス制御部、を備える画像処理装置。The image processing apparatus according to claim 2, further comprising:
An image processing apparatus comprising: a write address control unit that controls an increase in a write address given to the frame memory in response to the selection signal. 請求項１ないし３のいずれかに記載の画像処理装置であって、
前記垂直縮小部と前記水平縮小部における縮小率は、それぞれ０．５から１の範囲内の値であり、従って、前記垂直縮小部における縮小に伴って欠落する画像部分は１ヶ所について１ライン分であり、前記水平縮小部における縮小に伴って欠落する画像部分は１ヶ所について１画素分である、画像処理装置。The image processing apparatus according to any one of claims 1 to 3,
The reduction ratios in the vertical reduction portion and the horizontal reduction portion are values in the range of 0.5 to 1, respectively. Therefore, the image portion that is missing due to reduction in the vertical reduction portion is one line at one place. An image processing apparatus, wherein an image portion missing due to the reduction in the horizontal reduction unit is one pixel at one place.
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