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JP4145902B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
電子部品を小型化するためには、半導体装置の外形は小さい方が好ましい。しかし、半導体装置の役割が多様化するにつれ、半導体チップに形成される集積回路の高集積化が進み、これに伴って、半導体チップのピン数の増加が進んでいる。すなわち、現在では、半導体装置の小型化と、集積回路の高集積化という２つの要求を同時に満たすことが可能な半導体装置の開発が進んでいる。
この要求に応えることができる半導体装置として、半導体チップ上に配線が形成されたタイプの半導体装置が注目を集めている。このタイプの半導体装置では、半導体装置の外形を半導体チップの外形とほぼ同じにすることができるため、従来の半導体パッケージに較べて、半導体装置の小型化が可能である。
しかし、この半導体装置であっても、従来の半導体装置と同等又はそれ以上の信頼性が要求される。また、この半導体装置を、信頼性を確保しつつ、効率よく製造する方法の開発が望まれている。
本発明の目的は、信頼性の高い半導体装置及びその製造方法を提供することにある。
特開平２−２７２７３７号公報
（１）本発明に係る半導体装置の製造方法は、複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板を用意する工程と、
前記半導体基板上に、樹脂突起を、一部が前記凹部に入り込むように形成する工程と、
前記複数の電極のうちの少なくとも一つと電気的に接続された配線を、前記樹脂突起上に形成する工程と、
を含む。本発明によると、位置ずれや脱落がおきにくい樹脂突起を形成することができる。そのため、信頼性の高い半導体装置を製造することができる。
（２）この半導体装置の製造方法において、
前記樹脂突起を、前記凹部とオーバーラップするくびれ部を有するように形成してもよい。
（３）この半導体装置の製造方法において、
前記樹脂突起を、くびれ部の幅が前記凹部と同じ幅になるように形成してもよい。
（４）この半導体装置の製造方法において、
前記配線を、前記凹部とオーバーラップしないように形成してもよい。
（５）この半導体装置の製造方法において、
複数の前記配線を、隣り合ういずれか二つの配線が前記凹部を挟んで配置されるように形成してもよい。
（６）この半導体装置の製造方法において、
複数の前記配線を、１つの前記樹脂突起上に至るように、かつ、隣り合ういずれか二つの配線が前記樹脂突起の前記凹部とオーバーラップする領域を挟んで配置されるように形成してもよい。
（７）この半導体装置の製造方法において、
前記樹脂突起を形成する工程は、
前記半導体基板上に、樹脂材料を、その一部が前記凹部に入り込むように設ける工程と、
前記樹脂材料を硬化させる工程と、
を含んでもよい。
（８）本発明に係る半導体装置は、複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板と、
前記半導体基板上に、一部が前記凹部の内側に入り込むように形成された樹脂突起と、
前記樹脂突起上に形成され、前記複数の電極のうちの少なくとも一つと電気的に接続された配線と、
を含む。本発明によると、樹脂突起の位置ずれや脱落がおきにくい、信頼性の高い半導体装置を提供することができる。
（９）この半導体装置において、
複数の前記配線を含み、
前記凹部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されていてもよい。
（１０）この半導体装置において、
前記樹脂突起は、前記凹部とオーバーラップするくびれ部を有し、
１つの前記樹脂突起上には、複数の前記配線が形成されてなり、
前記樹脂突起の前記くびれ部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。図１（Ａ）〜図５は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。
本実施の形態に係る半導体装置の製造方法は、半導体基板１０を用意することを含む。図１（Ａ）〜図１（Ｄ）は、半導体基板１０について説明するための図である。図１（Ａ）は、半導体基板１０の概略図であり、図１（Ｂ）は、半導体基板１０の上視図の一部拡大図である。また、図１（Ｃ）は、図１（Ｂ）のIC−IC線断面図であり、図１（Ｄ）は、図１（Ｂ）のID−ID線断面図である。
半導体基板１０は、例えばシリコン基板であってもよい。半導体基板１０は、ウエハ状をなしていてもよい（図１（Ａ）参照）。ウエハ状の半導体基板１０は、複数の半導体装置となる領域１１を含んでいてもよい。ただし、半導体基板１０は、チップ状をなしていてもよい（図５参照）。半導体基板１０には、１つ又は複数の（半導体チップには１つの、半導体ウエハには複数の）集積回路が形成されていてもよい（図示せず）。集積回路の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。
半導体基板１０は、図１（Ｂ）及び図１（Ｃ）に示すように、電極１４を有する。電極１４は、半導体基板１０の内部と電気的に接続されていてもよい。電極１４は、集積回路と電気的に接続されていてもよい。あるいは、集積回路に電気的に接続されていない導電体を含めて、電極１４と称してもよい。電極１４は、半導体基板の内部配線の一部であってもよい。このとき、電極１４は、半導体基板の内部配線のうち、外部との電気的な接続に利用される部分であってもよい。電極１４は、アルミニウム又は銅等の金属で形成されていてもよい。
半導体基板１０は、図１（Ｃ）及び図１（Ｄ）に示すように、パッシベーション膜１６を有していてもよい。パッシベーション膜１６は、電極１４を露出させるように形成されていてもよい。パッシベーション膜１６は、電極１４を露出させる開口を有していてもよい。パッシベーション膜１６は、電極１４を部分的に覆うように形成されていてもよい。パッシベーション膜１６は、電極１４の周囲を覆うように形成されていてもよい。パッシベーション膜は、例えば、ＳｉＯ２やＳｉＮ等の無機絶縁膜であってもよい。あるいは、パッシベーション膜１６は、ポリイミド樹脂などの有機絶縁膜であってもよい。
半導体基板１０は、酸化膜を有していてもよい（図示せず）。酸化膜は、電極１４におけるパッシベーション膜１６の開口とオーバーラップする部分に形成されていてもよい。酸化膜は、パッシベーション膜１６の開口の内側に形成されていてもよい。
半導体基板１０には、図１（Ｂ）及び図１（Ｄ）に示すように、凹部１５が形成されてなる。凹部１５は、半導体基板１０の電極１４が形成された面に形成されてなる。凹部１５の形状は特に限定されるものではない。凹部１５は、パッシベーション膜１６を貫通して、半導体基板１０の集積回路層に至るように形成されていてもよい。この場合、凹部１５は、集積回路を避けて、集積回路が形成されていない領域に形成されていてもよい。あるいは、凹部１５は、半導体基板１０の集積回路層に至らないように形成されていてもよい（図示せず）。このとき、凹部１５は、パッシベーション膜１６を貫通しないように形成されていてもよい。凹部１５は、樹脂突起２０を形成するための領域に配置されてなる。これにより、樹脂突起２０を、一部が凹部１５に入り込むように形成することができる。１つの樹脂突起２０を形成するための領域に、複数の凹部１５が形成されていてもよい。例えば、樹脂突起２０を形成するための領域が延びる方向に沿って、複数の凹部１５が配列されていてもよい。
本実施の形態に係る半導体装置の製造方法は、半導体基板１０に、樹脂突起２０を形成することを含む（図３（Ａ）及び図３（Ｂ）参照）。樹脂突起２０は、一部が凹部１５に入り込むように形成する。樹脂突起２０は、既に公知となっているいずれかの材料によって形成してもよい。例えば、樹脂突起２０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、フェノール樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂で形成してもよい。
樹脂突起２０を形成する方法は特に限定されるものではないが、以下、図２（Ａ）〜図３（Ｂ）を参照して、樹脂突起２０を形成する方法の一例について説明する。はじめに、図２（Ａ）及び図２（Ｂ）に示すように、半導体基板１０（パッシベーション膜１６）上に、樹脂材料２２を設ける。樹脂材料２２は、パターニングされていてもよい。樹脂材料２２は、樹脂突起２０を形成するための領域に設けてもよい。樹脂材料２２は、例えば、半導体基板１０の全面に樹脂材料を設けた後に、その一部を除去することによって形成してもよい。このとき、樹脂材料２２は、凹部１５とオーバーラップするように設けてもよい。また、樹脂材料２２は、図２（Ｂ）に示すように、凹部１５に入り込まないように設けてもよい。その後、樹脂材料２２を溶融させ、流動させてもよい。樹脂材料２２を流動させて、その一部を、凹部１５に入り込ませてもよい。その後、樹脂材料２２を硬化（例えば熱硬化）させて、図３（Ａ）及び図３（Ｂ）に示す、樹脂突起２０を形成してもよい。なお、樹脂材料２２を凹部１５に入り込まないように形成し（図２（Ｂ）参照）、これを溶融させて一部を凹部１５に入り込ませることで、樹脂材料を複雑な形状にパターニングすることなく、半導体基板１０の表面のうち凹部１５とオーバーラップする領域に現れる樹脂材料の量を減らすことができる。そして、これを硬化させることで、樹脂突起２０を、くびれ部２１（後述）を有するように形成してもよい。
樹脂突起２０の形状は特に限定されるものではない。例えば、樹脂突起２０は、図３（Ａ）及び図３（Ｂ）に示すように、凹部１５とオーバーラップするくびれ部２１を有するように形成してもよい。くびれ部２１の幅２３は、図３（Ａ）に示すように、樹脂突起２０の他の部分（凸部２５）の幅２４に比べて、細くなっていてもよい。くびれ部２１は、図３（Ａ）に示すように、凹部１５と同じ幅をなしていてもよい。なお、樹脂突起２０の幅及びくびれ部２１の幅並びに凹部１５の幅とは、それぞれ、樹脂突起２０が延びる方向に対して直角方向に延びる長さを指していてもよい。詳しくは、樹脂突起２０の幅及びくびれ部２１の幅並びに凹部１５の幅とは、半導体基板１０の電極１４が形成された面の平面図において、樹脂突起２０が延びる方向に対し直角方向に延びる、樹脂突起２０若しくはくびれ部、凹部１５の長さを指していてもよい。くびれ部２１は、また、図３（Ｂ）に示すように、樹脂突起２０の他の部分（凸部２５）に比べて、高さが低くなっていてもよい。なお、樹脂突起２０の、くびれ部２１よりも高さが高くなっている部分を、樹脂突起２０の凸部２５と称してもよい。すなわち、樹脂突起２０は、くびれ部２１と凸部２５を有していてもよい。このとき、樹脂突起２０は、くびれ部２１と凸部２５とが交互に配列された形状をなしていてもよい。樹脂突起２０の表面は、曲面になっていてもよい。このとき、樹脂突起２０の断面形状は、半円状をなしていてもよい。ただし、樹脂突起２０は、半球状をなしていてもよい（図示せず）。なお、樹脂突起２０は、電極１４を避けた領域に形成してもよい。
本実施の形態に係る半導体装置の製造方法は、図４（Ａ）〜図４（Ｄ）に示すように、電極１４と電気的に接続された配線３０を、樹脂突起２０上に至るように形成することを含む。なお、図４（Ａ）は、配線３０が形成された様子を説明するための図である。そして、図４（Ｂ）〜図４（Ｄ）は、それぞれ、図４（Ａ）のIVB−IVB線断面図、IVC−IVC線断面図、IVD−IVD線断面図である。配線３０は、樹脂突起２０上に（樹脂突起２０上を通るように）形成する。配線３０は、図４（Ａ）〜図４（Ｃ）に示すように、凹部１５とオーバーラップしないように形成してもよい。隣り合う２つの配線３０の間に凹部１５が配置されるように、配線３０を形成してもよい。言い換えると、複数の配線３０を、隣り合ういずれか２つの配線が凹部１５を挟んで配置されるように形成してもよい。樹脂突起２０がくびれ部２１を有する場合、配線３０は、くびれ部２１を避けて形成してもよい。このとき、配線３０は、２つのくびれ部２１の間を通るように形成してもよい。すなわち、隣り合う２つの配線３０の間にくびれ部２１が配置されるように、配線３０を形成してもよい。言い換えると、複数の配線３０を、１つの樹脂突起２０上に至るように、かつ、隣り合ういずれか２つの配線３０が樹脂突起２０の凹部１５とオーバーラップする領域を挟んで配置されるように形成してもよい。すなわち、配線３０を、凸部２５上を通るように形成してもよい。これによると、隣り合う２つの配線３０間の、樹脂突起２０の表面距離を長くすることができる。そのため、隣り合う２つの配線３０間で、マイグレーションを原因とする電気的なショートが発生しにくい、信頼性の高い半導体装置を製造することができる。
配線３０を形成する方法は特に限定されない。例えば、スパッタリングによって金属箔を形成し、その後、該金属箔をパターニングすることによって配線３０を形成してもよい。配線３０の構造も特に限定されるものではない。配線３０は、例えば、複数層で形成されていてもよい。このとき、配線３０は、チタンタングステンによって形成された第１の層と、金によって形成された第２の層とを含んでいてもよい（図示せず）。あるいは、配線３０は、単層で形成されていてもよい。配線３０を、パッシベーション膜１６と接触するように形成してもよい。このとき、配線３０を、樹脂突起２０の両側で、パッシベーション膜１６に接触するように形成してもよい。また、配線３０は、電極１４と接触するように形成してもよい。これにより、配線３０と電極１４とを電気的に接続させてもよい。
なお、電極１４の表面に酸化膜が形成されている場合、該酸化膜を除去する工程を行った後に、配線３０を形成する工程を行ってもよい。これによると、電極１４と配線３０とを、確実に電気的に接続することができる。なお、酸化膜を除去する方法は、既に公知となっているいずれかの方法を利用してもよいが、例えば、Ａｒガスを利用した方法を適用してもよい。
そして、半導体基板１０を個片に切断する工程や検査工程などを経て、半導体装置１を製造してもよい（図５参照）。
本方法によると、樹脂突起２０を、一部が凹部１５に入り込むように形成することができる。これによると、半導体基板１０との接触面積が広い樹脂突起２０を形成することができる。そのため本方法によると、位置ずれや剥離が生じにくい樹脂突起２０を有する、信頼性の高い半導体装置を製造することができる。また、本方法によると、先に説明したように、くびれ部２１を有する樹脂突起２０を、効率よく形成することができる。そのため、隣り合う２つの配線３０間で電気的なショートが発生しにくい、信頼性の高い半導体装置を効率よく製造することが可能になる。特に、Ａｒガスを利用した酸化膜除去工程を行うと、樹脂の表面が炭化し、絶縁抵抗が低下することがある。この場合でも、くびれ部２１によって隣り合う２つの配線３０間の樹脂表面の距離が長くなるため、隣り合う２つの配線３０間の電気的なショートが発生しにくい、信頼性の高い半導体装置を製造することができる。
本発明を適用した実施の形態に係る半導体装置１は、半導体基板１０を含む。半導体基板１０は、電極１４を有する。半導体基板１０の電極１４が形成された面には、凹部１５が形成されてなる。半導体装置１は、半導体基板１０上に、一部が凹部１５に入り込むように形成された樹脂突起２０を含む。樹脂突起２０は、くびれ部２１を有していてもよい。半導体装置１は、配線３０を含む。配線３０は、電極１４と電気的に接続されるように形成されてなる。配線３０は、樹脂突起２０上に至るように形成されてなる。樹脂突起２０がくびれ部２１を有する場合、配線３０は、くびれ部２１を避けて形成されていてもよい。あるいは、本実施の形態に係る半導体装置の樹脂突起は、くびれ部を有しない様に形成されていてもよい。
そして、図５には、半導体装置１が実装された電子モジュール１０００を示す。図５に示す例では、半導体装置１は、基板２に実装されている。ここで、基板２はリジッド基板（例えばガラス基板、シリコン基板）であってもよいし、フレキシブル基板（例えばフィルム基板）であってもよい。半導体装置１は、配線３０が形成された面が基板２と対向するように搭載されていてもよい。このとき、基板２の配線と配線３０とは、接触して電気的に接続されていてもよい。詳しくは、基板２の配線と配線３０における樹脂突起２０の上端部とオーバーラップする部分とが、接触して電気的に接続されていてもよい。これによると、樹脂突起２０の弾性力によって、配線３０を、基板２の配線に押し付けることができる。そのため、電気的な接続信頼性の高い半導体装置を提供することができる。また、半導体装置１は、接着剤（樹脂系接着剤）によって、基板２に接着されていてもよい。なお、電子モジュール１０００は、表示デバイスであってもよい。表示デバイスは、例えば液晶表示デバイスやＥＬ（Electrical Luminescence）表示デバイスであってもよい。そして、半導体装置１は、表示デバイスを制御するドライバＩＣであってもよい。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１（Ａ）〜図１（Ｄ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図２（Ａ）及び図２（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図３（Ａ）及び図３（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図４（Ａ）〜図４（Ｄ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図５は、本発明を適用した実施の形態に係る半導体装置が実装された電子モジュールを示す図である。
符号の説明
１…半導体装置、 １０…半導体基板、 １１…領域、 １４…電極、 １５…凹部、 １６…パッシベーション膜、 ２０…樹脂突起、 ２１…くびれ部、 ２２…樹脂材料、 ２５…凸部 ３０…配線

Claims (10)

  1. 複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板を用意する工程と、
    前記半導体基板上に、樹脂突起を、一部が前記凹部に入り込むように形成する工程と、
    前記複数の電極のうちの少なくとも一つと電気的に接続された配線を、前記樹脂突起上に形成する工程と、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記樹脂突起を、前記凹部とオーバーラップするくびれ部を有するように形成する半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記樹脂突起を、くびれ部の幅が前記凹部と同じ幅になるように形成する半導体装置の製造方法。
  4. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
    前記配線を、前記凹部とオーバーラップしないように形成する半導体装置の製造方法。
  5. 請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
    複数の前記配線を、隣り合ういずれか二つの配線が前記凹部を挟んで配置されるように形成する半導体装置の製造方法。
  6. 請求項１から請求項５のいずれかに記載の半導体装置の製造方法において、
    複数の前記配線を、１つの前記樹脂突起上に至るように、かつ、隣り合ういずれか二つの配線が前記樹脂突起の前記凹部とオーバーラップする領域を挟んで配置されるように形成する半導体装置の製造方法。
  7. 請求項１から請求項６のいずれかに記載の半導体装置の製造方法において、
    前記樹脂突起を形成する工程は、
    前記半導体基板上に、樹脂材料を、その一部が前記凹部に入り込むように設ける工程と、
    前記樹脂材料を硬化させる工程と、
    を含む半導体装置の製造方法。
  8. 複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板と、
    前記半導体基板上に、一部が前記凹部の内側に入り込むように形成された樹脂突起と、
    前記樹脂突起上に形成され、前記複数の電極のうちの少なくとも一つと電気的に接続された配線と、
    を含む半導体装置。
  9. 請求項８に記載の半導体装置において、
    複数の前記配線を含み、
    前記凹部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されている半導体装置。
  10. 請求項８又は請求項９に記載の半導体装置において、
    前記樹脂突起は、前記凹部とオーバーラップするくびれ部を有し、
    １つの前記樹脂突起上には、複数の前記配線が形成されてなり、
    前記樹脂突起の前記くびれ部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されている半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5217299B2 (ja) * 2007-08-20 2013-06-19 セイコーエプソン株式会社 半導体装置および電子デバイス
JP4936009B2 (ja) * 2008-03-03 2012-05-23 セイコーエプソン株式会社 半導体装置並びに半導体モジュール及びその製造方法
JP5299626B2 (ja) * 2009-02-17 2013-09-25 セイコーエプソン株式会社 半導体装置およびその製造方法、並びに、電子デバイスの製造方法
JP6805690B2 (ja) * 2016-09-30 2020-12-23 セイコーエプソン株式会社 Ｍｅｍｓデバイス、液体噴射ヘッド、液体噴射装置、及び、ｍｅｍｓデバイスの製造方法
JP6947550B2 (ja) * 2017-06-27 2021-10-13 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
US5716218A (en) * 1991-06-04 1998-02-10 Micron Technology, Inc. Process for manufacturing an interconnect for testing a semiconductor die
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US5844317A (en) * 1995-12-21 1998-12-01 International Business Machines Corporation Consolidated chip design for wire bond and flip-chip package technologies
TW324847B (en) * 1996-12-13 1998-01-11 Ind Tech Res Inst The structure of composite bump
JP3753218B2 (ja) * 1998-03-23 2006-03-08 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6835595B1 (en) * 1999-06-15 2004-12-28 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
JP3848080B2 (ja) * 2000-12-19 2006-11-22 富士通株式会社 半導体装置の製造方法
JP3969295B2 (ja) * 2002-12-02 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2005101527A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP2005108950A (ja) * 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd セラミックモジュール部品およびその製造方法

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