JP4031005B2 - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造技術に関し、特に、パッケージの裏面に外部接続端子を有する樹脂封止型半導体装置を配線基板に高精度に実装する技術に関するものである。 The present invention relates to a technology for manufacturing a semiconductor device, and more particularly to a technology for mounting a resin-encapsulated semiconductor device having an external connection terminal on a back surface of a package on a wiring board with high accuracy.
リードフレームに搭載された半導体チップをモールド樹脂からなる封止体によって封止した樹脂パッケージの一種にQFN(Quad Flat Non-leaded package)がある。 There is a QFN (Quad Flat Non-leaded package) as a kind of a resin package in which a semiconductor chip mounted on a lead frame is sealed with a sealing body made of a mold resin.
QFNは、ボンディングワイヤを介して半導体チップと電気的に接続される複数のリードのそれぞれの一端部を封止体の外周部の裏面(下面)から露出させて外部接続端子を構成し、前記端子の露出面とは反対側の面、すなわち封止体の内部の端子面にボンディングワイヤを接続して前記端子と半導体チップとを電気的に接続する構造となっている。そして、これらの端子を配線基板の電極(フットプリント)に半田付けすることによって実装される。この構造は、リードがパッケージ(封止体)の側面から横方向に延びて端子を構成するQFP(Quad Flat Package)に比べて、実装面積が小さくなるという利点を備えている。 The QFN constitutes an external connection terminal by exposing one end portion of each of a plurality of leads electrically connected to the semiconductor chip via a bonding wire from the back surface (lower surface) of the outer peripheral portion of the sealing body. A bonding wire is connected to a surface opposite to the exposed surface, that is, a terminal surface inside the sealing body to electrically connect the terminal and the semiconductor chip. These terminals are mounted by soldering to the electrodes (footprints) of the wiring board. This structure has an advantage that the mounting area is reduced as compared with a QFP (Quad Flat Package) in which the leads extend in the lateral direction from the side surface of the package (sealing body) to form the terminals.
上記QFNについては、例えば特開2001−189410号公報(特許文献1)や特許第3072291号(特許文献2)などに記載がある。
リードが封止体の側面から横方向に延びて外部接続端子を構成しているQFPは、配線基板への実装時に外部接続端子の位置を上方から光学的に検出することができるので、配線基板と外部接続端子の位置合わせを容易に行うことができる。 The QFP in which the lead extends laterally from the side surface of the sealing body to constitute the external connection terminal can optically detect the position of the external connection terminal from above when mounted on the wiring board. And external connection terminals can be easily aligned.
これに対し、外部接続端子が封止体の裏面(下面)に配置されているQFNは、外部接続端子の位置を上方から光学的に検出することができない。そのため、配線基板と外部接続端子の位置合わせを行う際には、外部接続端子の位置を斜め下方から光学的に検出する複雑な光学系を備えた高価な位置決め装置が必要となり、QFNの実装コストの上昇を招いている。 On the other hand, the QFN in which the external connection terminal is disposed on the back surface (lower surface) of the sealing body cannot optically detect the position of the external connection terminal from above. For this reason, when positioning the wiring board and the external connection terminal, an expensive positioning device having a complicated optical system for optically detecting the position of the external connection terminal from an obliquely lower side is required, and the mounting cost of the QFN is required. Has been rising.
本発明の目的は、複雑な光学系を備えた高価な位置決め装置を使用することなく、QFNの実装精度を向上させることのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the mounting accuracy of a QFN without using an expensive positioning device having a complicated optical system.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、半導体チップと、前記半導体チップが搭載されたダイパッド部と、前記ダイパッド部を支持する吊りリードと、前記半導体チップの周囲に配置された複数のリードと、前記半導体チップと前記リードを電気的に接続する複数のワイヤと、前記半導体チップ、前記ダイパッド部、前記複数のリードおよび前記複数のワイヤを封止する封止体とを有する半導体装置の製造方法であって、(a)金属板をプレス成形することによって、前記ダイパッド部と前記吊りリードと前記複数のリードとを含むパターンを繰り返し形成したリードフレームを用意する工程と、(b)前記リードフレームに形成された前記複数のリードのそれぞれの一部を、前記リードフレームの一面に対して垂直な方向に折り曲げることによって、外部接続端子を形成する工程と、(c)前記吊りリードの一部を、前記外部接続端子の突出方向とは逆の方向に折り曲げる工程と、(d)前記吊りリードの折り曲げ部分に、前記外部接続端子を配線基板に位置合わせするための認識マークを形成する工程と、(e)前記リードフレームに形成された前記複数のダイパッド部のそれぞれに前記半導体チップを搭載し、前記半導体チップと前記リードの一部を前記ワイヤにより結線する工程と、(f)上型と下型とを有する金型を用意し、前記下型の表面を樹脂シートで被覆した後、前記樹脂シート上に前記リードフレームを載置し、前記リードの一面に形成された前記外部接続端子と前記樹脂シートを接触させる工程と、(g)前記樹脂シートおよび前記リードフレームを前記上型と前記下型とで挟み付け、前記外部接続端子の先端部分を前記樹脂シート内に食い込ませる工程と、(h)前記上型と前記下型との隙間に樹脂を注入することによって、前記半導体チップ、前記ダイパッド部、前記吊りリード、前記リードおよび前記ワイヤを封止すると共に、前記外部接続端子が裏面から外部に突出し、前記吊りリードの折り曲げ部が上面に露出する複数の封止体を形成する工程と、(i)前記複数の封止体が形成された前記リードフレームを前記金型から取り出した後、前記リードフレームを切断することによって、前記複数の封止体を個片化する工程を含むものである。 The present invention includes a semiconductor chip, a die pad portion on which the semiconductor chip is mounted, a suspension lead that supports the die pad portion, a plurality of leads arranged around the semiconductor chip, the semiconductor chip and the lead. A method of manufacturing a semiconductor device, comprising: a plurality of wires that are electrically connected; and a sealing body that seals the semiconductor chip, the die pad portion, the plurality of leads, and the plurality of wires, wherein (a) metal Preparing a lead frame in which a pattern including the die pad portion, the suspension lead, and the plurality of leads is repeatedly formed by press forming a plate; and (b) the plurality of leads formed on the lead frame. The external connection terminals are formed by bending a part of each in a direction perpendicular to one surface of the lead frame. And (c) a step of bending a part of the suspension lead in a direction opposite to a protruding direction of the external connection terminal; and (d) a wiring board with the external connection terminal at a bent portion of the suspension lead. And (e) mounting the semiconductor chip on each of the plurality of die pad portions formed on the lead frame, and attaching the semiconductor chip and a part of the lead to the part of the lead (F) preparing a mold having an upper mold and a lower mold, coating the surface of the lower mold with a resin sheet, and placing the lead frame on the resin sheet; A step of bringing the external connection terminal formed on one surface of the lead into contact with the resin sheet; (g) sandwiching the resin sheet and the lead frame between the upper mold and the lower mold; A step of biting the tip portion of the external connection terminal into the resin sheet, and (h) injecting resin into a gap between the upper mold and the lower mold, thereby allowing the semiconductor chip, the die pad portion, the suspension lead, Sealing the lead and the wire, and forming a plurality of sealing bodies in which the external connection terminals protrude from the back surface to the outside, and the bent portions of the suspension leads are exposed on the top surface; After the lead frame on which the sealing body is formed is taken out from the mold, the lead frame is cut, thereby separating the plurality of sealing bodies into pieces.
上記した手段によれば、上記半導体装置を配線基板に実装する際、認識マークの位置を上方から光学的に検出することにより、封止体の裏面側に配置された外部接続端子を配線基板に精度よく位置決めすることができる。 According to the above-described means, when the semiconductor device is mounted on the wiring board, the position of the recognition mark is optically detected from above, so that the external connection terminals arranged on the back side of the sealing body are attached to the wiring board. Positioning can be performed with high accuracy.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
QFNを構成する封止体の上面にリードの一部を露出させ、そこに認識マークを形成することにより、QFNを配線基板に実装する際、認識マークの位置を配線基板の上方から光学的に認識することによって、封止体の裏面に配置された外部接続端子と配線基板との位置合わせを高精度に行うことができる。 By exposing a part of the lead on the upper surface of the sealing body constituting the QFN and forming a recognition mark there, when the QFN is mounted on the wiring board, the position of the recognition mark is optically viewed from above the wiring board. By recognizing, alignment between the external connection terminal arranged on the back surface of the sealing body and the wiring board can be performed with high accuracy.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
(実施の形態1)
図1は、本実施の形態によるQFNの外観(表面側)を示す平面図、図2は、QFNの外観(裏面側)を示す平面図、図3は、QFNの内部構造(表面側)を示す平面図、図4は、QFNの内部構造(裏面側)を示す平面図、図5および図6は、QFNの断面図である。
(Embodiment 1)
1 is a plan view showing the appearance (front side) of the QFN according to the present embodiment, FIG. 2 is a plan view showing the appearance (back side) of the QFN, and FIG. 3 shows the internal structure (front side) of the QFN. FIG. 4 is a plan view showing the internal structure (back side) of the QFN, and FIGS. 5 and 6 are cross-sectional views of the QFN.
本実施の形態のQFN1は、1個の半導体チップ2を合成樹脂からなる封止体3によって封止した表面実装型のパッケージ構造を有しており、封止体3の外形寸法は、例えば縦×横=12mm×12mm、高さ=0.9mmである。
The
半導体チップ2は、金属製のダイパッド部4上に搭載された状態で封止体3の中央部に配置されている。半導体チップ2の外形寸法は、例えば縦×横=4mm×4mm、厚さ=0.28mmである。また、ダイパッド部4は、例えば一辺のサイズが4mm〜7mmの範囲内にある異種の半導体チップ2を搭載可能とするために、その径を半導体チップ2の径よりも小さくした、いわゆる小タブ構造を有しており、本実施の形態では、例えば3mmの径を有している。
The
半導体チップ2を搭載するダイパッド部4は、4本の吊りリード5bによって支持されている。これらの吊りリード5bの一端部側(半導体チップ2に近い側)は、ダイパッド部4に接続されており、他端部側は、封止体3のコーナー部に延在している。封止体3のコーナー部における吊りリード5bの幅は、他の部分の幅よりも広くなっている。
The
ダイパッド部4の周囲には、複数本(例えば116本)のリード5がダイパッド部4を囲むように配置されている。これらのリード5の一端部側(半導体チップ2に近い側)5aは、Auワイヤ6を介して半導体チップ2の主面のボンディングパッド7に電気的に接続されている。また、これらのリード5の他端部側5cは、封止体3の側面で終端している。これらのリード5とダイパッド部4および吊りリード5bのそれぞれの厚さは、75μm程度である。
Around the
図3に示すように、上記リード5のそれぞれは、半導体チップ2との距離を短くするために、一端部側5aが半導体チップ2の近傍まで引き回され、その先端のピッチ(P3)は他端部側5cのピッチよりも狭くなっている(例えば0.18mm〜0.2mm)。このように、リード5の一端部側5aをダイパッド部4の近傍まで引き回すことにより、リード5とボンディングパッド7を結線するAuワイヤ6の長さを短く(例えば3mm以下)することができる。これにより、QFN1を多ピン化した場合でも、またQFN1の多ピン化に伴ってリード5のピッチ、すなわちAuワイヤ6の間隔が狭くなった場合でも、QFN1の製造工程(例えばワイヤボンディング工程や樹脂モールド工程)でAuワイヤ6同士が接触する短絡不良の発生を抑制することができる。
As shown in FIG. 3, in order to shorten the distance from the
図2に示すように、QFN1の裏面(基板実装面)には、複数個(例えば116個)の外部接続端子5dが設けられている。これらの端子5dは、封止体3の各辺に沿って千鳥状に2列ずつ配置され、それぞれの端子5dの先端部分は、封止体3の裏面から露出し、かつ外側に突出している。また、これらの端子5dは、実装面積を確保するために、それらの幅がリード5の幅よりも広くなっている。端子5dの径(d)は、0.3mmであり、隣接する端子5dとのピッチは、同一列の端子5dとのピッチ(P1)が0.65mm、他の列の端子とのピッチ(P2)が0.325mmである。
As shown in FIG. 2, a plurality (for example, 116) of
上記端子5dは、リード5と一体に形成されており、端子5dが形成された部分のリード5の厚さは、150μm程度である。封止体3の外側に突出した端子5dの先端部分には、メッキ法あるいは印刷法によって半田層9が被着されており、この半田層9を含む端子5dの高さ、すなわち封止体3の裏面から外側に突出する量(スタンドオフ量)が少なくとも50μm以上となるように、半田層9の膜厚が規定されている。本実施形態のQFN1は、これらの端子5dを配線基板の電極(フットプリント)に半田付けすることによって実装される。
The
図1および図6に示すように、上記封止体3の表面側の対角線方向に沿った2つのコーナー部には、前記吊りリード5bの他端部側を露出させるための切り欠き部8が設けられている。これらの切り欠き部8から露出した吊りリード5bの一部には、例えば円形の平面形状を有する認識マーク15が設けられており、QFN1を配線基板に実装する際などに、封止体3の表面側から認識マーク15を光学的に認識できるようになっている。認識マーク15は、吊りリード5bを構成する金属板の一部をエッチングで除去、またはプレスで打ち抜くことによって形成される。
As shown in FIGS. 1 and 6, at two corner portions along the diagonal direction on the surface side of the sealing
図7は、本実施の形態のQFN1の製造に使用するリードフレームLF1の全体平面図、図8は、図7の一部(QFN約2個分の領域)を示す拡大平面図である。 FIG. 7 is an overall plan view of the lead frame LF 1 used for manufacturing the QFN 1 of the present embodiment, and FIG. 8 is an enlarged plan view showing a part of FIG. 7 (an area corresponding to about two QFNs).
このリードフレームLF1は、Cu、Cu合金またはFe−Ni合金などの金属板からなり、前述したダイパッド部4、リード5、吊りリード5bなどのパターンが縦および横方向に繰り返し形成された構成になっている。すなわち、リードフレームLF1は、複数個(例えば24個)の半導体チップ2を搭載する多連構造になっている。
The lead frame LF 1 is made of a metal plate such as Cu, Cu alloy, or Fe—Ni alloy, and has a configuration in which the patterns such as the
上記リードフレームLF1を製造するには、図9に示すような板厚150μm程度のCu、Cu合金またはFe−Ni合金などからなる金属板10を用意し、ダイパッド部4、リード5および吊りリード5bを形成する箇所の片面をフォトレジスト膜11で被覆する。また、外部接続用の端子5dを形成する箇所は、両面をフォトレジスト膜11で被覆する。そして、この状態で金属板10を薬液によってエッチングし、片面がフォトレジスト膜11で被覆された領域の金属板10の板厚を半分程度(75μm程度)まで薄くする(ハーフエッチング)。このような方法でエッチングを行うことにより、両面共にフォトレジスト膜11で被覆されていない領域の金属板10は完全に消失し、片面がフォトレジスト膜11で被覆された領域に厚さ75μm程度のダイパッド部4、リード5および吊りリード5bが形成される。また、両面がフォトレジスト膜11で被覆された領域の金属板10は薬液によってエッチングされないので、エッチング前と同じ厚さ(150μm程度)を有する突起状の端子5dが形成される。次に、フォトレジスト膜11を除去し、続いて図9には示さない吊りリード5bの他端部側をプレスで打ち抜いて前述した認識マーク15を形成した後、リード5の一端部側5aの表面にAgメッキを施すことによって、リードフレームLF1が完成する。なお、認識マーク15は、上記フォトレジスト膜11をマスクに用いたエッチングでダイパッド部4、リード5、吊りリード5bおよび端子5dを形成する際に同時に形成することもできる。
In order to manufacture the lead frame LF 1 , a
認識マーク15の形状は、例えば図10に示す四角形、図11に示す十字形など、封止体3の表面側から光学的に認識できる形状であれば任意の形状でよい。また、図12に示すように、2つのコーナー部に設ける認識マーク15を互いに異なる形状で構成してもよい。このようにすると、配線基板の実装面に水平な面内でQFN1が180度ずれた場合でも、そのずれを容易に検出することができる。
The shape of the
上記リードフレームLF1を使ってQFN1を製造するには、まず図13に示すように、半導体チップ2の素子形成面を上に向けてダイパッド部4上に搭載し、Auペーストやエポキシ樹脂系接着剤を使って両者を接着する。
To manufacture the QFN 1 using the lead frame LF 1 , first, as shown in FIG. 13, the
次に、図14に示すように、周知のボールボンディング装置を使って半導体チップ2のボンディングパッド7とリード5の一端部側5aとの間をAuワイヤ6で結線する。図15に示すように、Auワイヤ6のボンディング時、あるいは前記半導体チップ2とダイパッド部4の接着時には、リードフレームLF1を支持する治具30Bの端子5dと対応する箇所に溝31を形成したり、ダイパッド部4と対応する箇所に突起32を形成したりしておくことにより、リードフレームLF1を安定して支持することができるので、Auワイヤ6とリード5の位置ずれや、半導体チップ2とダイパッド部4の位置ずれを防ぐことができる。
Next, as shown in FIG. 14, the
次に、上記リードフレームLF1を図16に示すモールド金型40に装着して半導体チップ2を樹脂封止する。図16は、モールド金型40の一部(QFN約1個分の領域)を示す断面図である。
Next, the lead frame LF 1 is mounted on the
モールド金型40を使って半導体チップ2を樹脂封止する際には、まず下型40Bの表面に薄い樹脂シート41を敷き、この樹脂シート41の上にリードフレームLF1を載置する。リードフレームLF1は、突起状の端子5dが形成された面を下に向けて載置し、端子5dと樹脂シート41とを接触させる。そしてこの状態で、樹脂シート41とリードフレームLF1を上型40Aと下型40Bで挟み付ける。このようにすると、図に示すように、リード5の下面に位置する端子5dが金型40(上型40Aおよび下型40B)の押圧力によって樹脂シート41を押さえ付けるので、その先端部分が樹脂シート41の中に食い込む。
The
この結果、図17に示すように、上型40Aと下型40Bの隙間(キャビティ)に溶融樹脂を注入して封止体3を成形した後、上型40Aと下型40Bを分離すると、樹脂シート41の中に食い込んでいた端子5dの先端部分が封止体3の裏面から外側に突出する。このとき、図18に示すように、封止体3の表面側の2つのコーナー部には切り欠き部8が形成され、認識マーク15が形成された吊りリード5bの端部が露出する。
As a result, as shown in FIG. 17, after the molten resin is injected into the gap (cavity) between the
図19は、上記金型40の上型40AがリードフレームLF1と接触する部分を斜線で示した平面図である。また、図20は、この金型40のゲートの位置と、キャビティに注入された樹脂の流れる方向を模式的に示した平面図である。
FIG. 19 is a plan view showing a portion where the
図19に示すように、上記金型40は、リードフレームLF1の外枠部分、およびリード5とリード5の連結部分のみが上型40Aと接触し、それ以外の全ての領域は、樹脂が注入されるキャビティとして有効に利用される構造になっている。
As shown in FIG. 19, in the
また、図20に示すように、上記金型40の一辺には複数のゲートG1〜G16が設けられており、例えば図の左端の縦方向に並んだ3つのキャビティC1〜C3には、ゲートG1、G2を通じて樹脂が注入され、これらに隣接する3つのキャビティC4〜C6には、ゲートG3、G4を通じて樹脂が注入される構造になっている。一方、上記ゲートG1〜G16と対向する他の一辺には、ダミーキャビティDC1〜DC8およびエアベント42が設けられており、例えばゲートG1、G2を通じてキャビティC1〜C3に樹脂が注入されると、キャビティC1〜C3内のエアーがダミーキャビティDC1に流入し、キャビティC3内の樹脂にボイドが生じるのを防止する構造になっている。
Further, as shown in FIG. 20, a plurality of gates G 1 to G 16 are provided on one side of the
図21は、上記キャビティC1〜C18に樹脂を注入して封止体3を成形した後、金型40から取り外したリードフレームLF1の平面図、図22は、図21のX−X’線に沿った断面図、図23は、リードフレームLF1の裏面側の平面図である。
FIG. 21 is a plan view of the lead frame LF 1 removed from the
その後、リードフレームLF1の裏面に露出した端子5dの表面に半田層(9)を形成し、続いて封止体3の表面に製品名などのマークを印刷した後、図21に示すダイシングラインLに沿ってリードフレームLF1およびモールド樹脂の一部を切断することにより、前記図1〜図6に示した本実施形態のQFN1が完成する。
Then, a solder layer on the surface of the terminal 5d exposed on the back surface of the lead frame LF 1 (9), followed by after printing a mark such as a product name on the surface of the sealing
図24は、本実施の形態のQFN1をSOP(Small Outline Package)、QFP(Quad Flat Package)といった他の表面実装型パッケージと共に配線基板20に実装した状態を示す平面図である。SOPおよびQFPは、パッケージの側面からリード33が外側に露出しているので、これらリード33の位置を配線基板20の上方から光学的に認識することによって、リード33と配線基板20の位置合わせを正確に行うことができる。
FIG. 24 is a plan view showing a state in which the
一方、QFN1の場合は、封止体3の2つのコーナー部に露出した認識マーク15の位置を配線基板20の上方から光学的に認識することによって、端子5dと配線基板20との位置合わせを行う。前述したように、認識マーク15は、ダイパッド部4、リード5、吊りリード5bおよび端子5dと同時に形成されるため、認識マーク15と端子5dとの間には相対的な位置ずれがない。従って、認識マーク15の位置を配線基板20の上方から光学的に認識することによって、配線基板20の上方からは認識できない端子5dと配線基板20の位置合わせを正確に行うことができる。
On the other hand, in the case of
本実施の形態のQFN1は、ダイパッド部4、リード5、吊りリード5bおよび端子5dを形成する工程で認識マーク15を同時に形成するので、認識マーク15を形成するための特別な工程は不要である。
In the
また、本実施の形態のQFN1は、リード5の一端部側5aをダイパッド部4の近傍まで引き回しているので、一端部側5aと半導体チップ2との間の距離を短くすることができ、それら接続するAuワイヤ6の長さも短くすることができる。また、端子5dを千鳥状に配置してもリード5の一端部側5aの長さはほぼ等しいので、一端部側5aの先端が半導体チップ2の各辺に対してほぼ一列に並ぶ。従って、リード5の一端部側5aと半導体チップ2とを接続するAuワイヤ6の長さをほぼ均等にすることができると共に、Auワイヤ6のループ形状もほぼ均等にすることができる。
In addition, since the
これにより、隣接するAuワイヤ6同士が短絡したり、特に半導体チップ2の四隅近傍でAuワイヤ6同士が交差したりする不具合が生じないので、ワイヤボンディングの作業性が向上する。また、隣接するAuワイヤ6間のピッチを狭くすることができるので、QFN1の多ピン化を実現することができる。
As a result, there is no inconvenience that
また、リード5の一端部側5aをダイパッド部4の近傍まで引き回したことにより、端子5dからリード5の一端部側5aまでの距離が長くなる。これにより、封止体3の外部に露出した端子5dを通じて封止体3の内部に浸入する水分が半導体チップ2に到達し難くなるので、水分によるボンディングパッド7の腐食を防止することができ、QFN1の信頼性が向上する。
Further, since the one
また、リード5の一端部側5aをダイパッド部4の近傍まで引き回すことにより、半導体チップ2をシュリンクしてもAuワイヤ6の長さの増加は極めて僅か(例えば半導体チップ2を4mm角から3mm角にシュリンクしても、Auワイヤ6の長さの増加は、平均0.7mm程度)であるため、半導体チップ2のシュリンクに伴うワイヤボンディングの作業性の低下を防止することができる。
Further, by extending the one
(実施の形態2)
前記実施の形態1では、小タブ構造のリードフレームLF1を使って製造したQFNについて説明したが、例えば図25および図26に示すように、リード5の一端部側5aに絶縁フィルムからなるチップ支持体34を貼り付けたリードフレームLF2を使用して製造することも可能である。
(Embodiment 2)
In the first embodiment, the QFN manufactured using the lead frame LF 1 having the small tab structure has been described. For example, as shown in FIGS. 25 and 26, a chip made of an insulating film on one
また、前記実施の形態1のリードフレームLF1は、ダイパッド部4を4本の吊りリード5bで支持しているが、本実施の形態のリードフレームLF2は、チップ支持体34をリード5の一端部側5aで支持する構造になっているので、吊りリード5bは存在しない。そこで、本実施の形態では、図25に示すように、半導体チップ2に電気的に接続されない位置合わせ用リード5eを設け、この位置合わせ用リード5eの一部に認識マーク15を形成する。
The lead frame LF 1 of the first embodiment supports the
本実施形態で使用するリードフレームLF2は、前記実施の形態1のリードフレームLF1に準じた方法で製造することができる。すなわち、図27に示すような板厚150μm程度の金属板10を用意し、リード5を形成する箇所の片面をフォトレジスト膜11で被覆する。また、外部接続用の端子5dを形成する箇所には、両面にフォトレジスト膜11を形成する。図示はしないが、位置合わせ用リード5eを形成する箇所は、片面にフォトレジスト膜11を形成し、認識マーク15を形成する箇所のみ、両面共フォトレジスト膜11を形成しない。
The lead frame LF 2 used in the present embodiment can be manufactured by a method according to the lead frame LF 1 of the first embodiment. That is, a
そして、前記実施の形態1で説明した方法で金属板10をハーフエッチングすることによって、厚さ75μm程度のリード5および位置合わせ用リード5eと厚さ150μm程度の端子5dを同時に形成した後、リード5の一端部側5aの表面にAgメッキを施し、最後にこの一端部側5aの片面にチップ支持体34を接着する。なお、チップ支持体34は、絶縁フィルムに代えて、薄い金属板のような導電材料によって構成してもよい。この場合は、リード5同士のショートを防ぐために、絶縁性の接着剤を使ってリード5とチップ支持体34を接着すればよい。また、金属箔の表面に絶縁性の樹脂を塗布したシートなどによってチップ支持体34を構成することもできる。
Then, by half-etching the
上記のようなリードフレームLF2を使用する場合も、金属板10の一部の片面をフォトレジスト膜11でマスクしてハーフエッチングを施すことにより、リード5の板厚を金属板10の半分程度まで薄くすることができるので、リード5の一端部側5aのピッチが極めて狭い(例えば0.18mm〜0.2mmピッチ)リード5を精度よく加工することができる。また、金属板10の一部の両面をフォトレジスト膜11でマスクすることにより、突起状の端子5dをリード5と同時に形成することができる。
Also in the case of using the lead frame LF 2 as described above, a part of one side of the
上記リードフレームLF2は、チップ支持体34をリード5で支持するので、リード5の一端部側5aと半導体チップ2の距離が短くなり、Auワイヤ6の長さをさらに短くすることができる。さらに、ダイパッド部4を4本の吊りリード5bで支持する場合に比べてチップ支持体34を確実に支持できるので、モールド工程で金型内に溶融樹脂を注入した際、チップ支持体34の変位が抑制され、Auワイヤ6同士の短絡不良が防止できる。
Since the lead frame LF 2 supports the
図28に示すように、このリードフレームLF2を使ったQFN1の製造方法は、前記実施の形態1で説明した方法と概略同一である。
As shown in FIG. 28, the manufacturing method of
図29は、樹脂モールド工程が完了したリードフレームLF2の一部を示す平面図である。図に示すように、封止体3の表面側の対角線方向に沿った2つのコーナー部近傍には切り欠き部8が設けられ、前記認識マーク15が形成された位置合わせ用リード5eが露出している。従って、本実施の形態のQFN1においても、この認識マーク15の位置を上方から光学的に認識することによって、封止体3の表面側から見えない端子5dと配線基板の位置合わせを正確に行うことができる。
FIG. 29 is a plan view showing a part of the lead frame LF 2 after the resin molding process is completed. As shown in the figure,
(実施の形態3)
図30は、本実施の形態のQFNの外観(表面側)を示す平面図、図31は、QFNの外観(裏面側)を示す平面図、図32は、QFNの内部構造(表面側)を示す平面図、図33は、QFNの内部構造(裏面側)を示す平面図、図34〜図36は、QFNの断面図である。
(Embodiment 3)
30 is a plan view showing the appearance (front side) of the QFN of the present embodiment, FIG. 31 is a plan view showing the appearance (back side) of the QFN, and FIG. 32 shows the internal structure (front side) of the QFN. FIG. 33 is a plan view showing the internal structure (back side) of the QFN, and FIGS. 34 to 36 are cross-sectional views of the QFN.
本実施の形態のQFN1は、1個の半導体チップ2を合成樹脂からなる封止体3によって封止した構造を有しており、封止体3の外形寸法は、例えば縦×横=12mm×12mm、高さ=0.5mmである。ダイパッド部4上に搭載された状態で封止体3の中央部に配置された半導体チップ2の外形寸法は、例えば縦×横=4mm×4mm、厚さは0.14mmである。ダイパッド部4は、小タブ構造を有しており、4本の吊りリード5bによって支持されている。ダイパッド部4の周囲に配置されたリード5の一端部側(半導体チップ2に近い側)5aは、Auワイヤ6を介して半導体チップ2の主面のボンディングパッド7に電気的に接続されており、他端部側5cは、封止体3の側面で終端している。リード5のそれぞれは、半導体チップ2との距離を短くするために、一端部側5aがダイパッド部4の近傍まで引き回され、その先端のピッチは他端部側5cよりも狭いピッチとなっている。
The
図30に示すように、封止体3の表面の対角線方向に沿った2つのコーナー部近傍には、2本の吊りリード5bの各一部が露出している。吊りリード5bは、封止体3の表面に露出した部分が封止体3の内部にある部分に比べて幅が広くなっている。封止体3の表面に露出した吊りリード5bの一部には、認識マーク15が設けられており、QFN1を配線基板に実装する際などに、封止体3の表面側から認識マーク15を光学的に認識できるようになっている。
As shown in FIG. 30, a part of each of the two suspension leads 5 b is exposed in the vicinity of two corner portions along the diagonal direction of the surface of the sealing
図35に示すように、上記2本の吊りリード5bは、封止体3の表面に露出した部分、すなわち認識マーク15が設けられた部分が封止体3の表面と同じ高さとなるように上方に折り曲げられている。一方、図36に示すように、認識マーク15が設けられていない残り2本の吊りリード5bは、上方に折り曲げられていない。
As shown in FIG. 35, the two suspension leads 5b are arranged such that the portion exposed on the surface of the sealing
図31および図34に示すように、封止体3の裏面には、前記複数本のリード5のそれぞれの一部を下方に折り曲げて形成した複数個(例えば116個)の外部接続端子5dが、封止体3の各辺に沿って千鳥状に2列ずつ配置されている。これらの端子5dは、封止体3の裏面から外側に突出しており、その表面には、印刷法またはメッキ法によって半田層9が形成されている。半田層9を含む端子5dの高さ、すなわち封止体3の裏面からの突出量(スタンドオフ量)は、少なくとも50μm以上となるように、リード5の折り曲げ量および半田層9の膜厚が規定されている。それぞれの端子5dの幅は、配線基板との実装面積を確保するために、リード5の幅よりも広くなっている。
As shown in FIGS. 31 and 34, a plurality of (for example, 116)
図37は、本実施の形態のQFN1の製造に用いるリードフレームLF3の平面図である。このリードフレームLF3は、Cu、Cu合金またはFe−Ni合金からなる板厚100μm〜150μm程度の金属板からなり、前述したダイパッド部4、リード5、吊りリード5bなどのパターンが縦および横方向に繰り返し形成された多連構造を有し、例えば24個の半導体チップ2を搭載することができるようになっている。
FIG. 37 is a plan view of the lead frame LF 3 used for manufacturing the
上記リードフレームLF3を製造するには、図38に示すように、まず金属板10をプレスで打ち抜いてリード5、吊りリード5b、ダイパッド部4、認識マーク15などのパターンを形成し、続いてリード5の中途部をプレスで下方に折り曲げることによって端子5dを形成する。またこのとき、図39に示すように、吊りリード5bの中途部(認識マーク15が形成された部分)をプレスで上方に折り曲げる。
In order to manufacture the lead frame LF 3 , as shown in FIG. 38, first, the
端子5dを形成するには、図40に示すように、金属板10をプレス金型50の上型50Aと下型50Bの間に挟み込む。そして、この状態で上型50Aに設けたパンチ51を下型50Bに設けたダイ52に押し込むと、各リード5の中途部が塑性変形して下方に折れ曲がり、端子5dが形成される。図示は省略するが、吊りリード5bを上方に折り曲げるには、下型50Bに設けたパンチ51を上型50Aに設けたダイ52に押し込めばよい。その後、リード5の一端部側5aの一面(Auワイヤ6をボンディングする領域)に電解メッキ法でAgメッキ層を形成することにより、リードフレームLF3が完成する。
In order to form the terminal 5d, the
このように、本実施の形態では、金属板10をプレスで剪断加工することによって、リード5、吊りリード5b、ダイパッド部4、端子5d、認識マーク15などのパターンを形成するので、これらのパターンをエッチングで形成する場合に比べてリードフレームLF3の製造工程が簡略化され、その製造コストを低減することが可能となる。
As described above, in this embodiment, the
上記リードフレームLF3のダイパッド部4に半導体チップ2を搭載し、続いて半導体チップ2のボンディングパッド7とリード5の一端部側5aとの間をAuワイヤ6で結線した後、リードフレームLF3をモールド金型に装着して半導体チップ2を封止する方法は、前記実施の形態1と同じである。
After the
図41は、モールド金型から取り外したリードフレームLF3の表面側を示す要部平面図、図42は、リードフレームLF3の裏面側を示す要部平面図である。図に示すように、リードフレームLF3をモールド金型から取り外すと、封止体3の表面には2本の吊りリード5bの各一部(認識マーク15が形成された部分)が露出し、封止体3の裏面には複数の端子5dが露出する。
41 is a main part plan view showing the front side of the lead frame LF 3 removed from the mold, and FIG. 42 is a main part plan view showing the back side of the lead frame LF 3 . As shown in the figure, when the lead frame LF 3 is removed from the mold, each part of the two suspension leads 5b (the part where the
次に、図43に示すように、封止体3の裏面から露出した端子5dの表面に半田層9を形成する。半田層9を形成するには、電解メッキ法または印刷法を用いるが、短時間で厚い半田層9を形成できる半田印刷法が好ましい。半田印刷法を用いる場合は、メタルマスクを用いたスクリーン印刷法で膜厚30μm〜100μm程度の半田を印刷し、次いで加熱炉内でリードフレームLF3を加熱することによって半田をリフローする。
Next, as shown in FIG. 43, a
図示は省略するが、その後、封止体3の表面に製品名などのマークを印刷し、続いて封止体3の外部に露出したリード5の連結部をダイシングまたはダイパンチによって切断して封止体3を個片化することにより、前記図30〜図36に示した本実施の形態のQFN1が完成する。
Although illustration is omitted, after that, a mark such as a product name is printed on the surface of the sealing
本実施の形態のQFN1は、封止体3の裏面から外側に突出した上記複数個の端子5dを配線基板の電極(フットプリント)に半田付けすることによって実装される。その際、封止体3の2つのコーナー部に露出した認識マーク15の位置を配線基板の上方から光学的に認識することによって、端子5dと配線基板との位置合わせを行う。認識マーク15は、ダイパッド部4、リード5、吊りリード5bおよび端子5dと同時に形成されるため、認識マーク15と端子5dとの間には相対的な位置ずれがない。従って、認識マーク15の位置を配線基板の上方から光学的に認識することによって、配線基板20の上方からは認識できない端子5dと配線基板20の位置合わせを正確に行うことができる。
The
また、本実施の形態によれば、リード5、吊りリード5b、ダイパッド部4、端子5d、認識マーク15などのパターンをプレスで形成するので、これらのパターンをエッチングで形成する場合に比べてリードフレームLF3の製造工程が簡略化される。これにより、リードフレームLF3の製造コストを低減することができるので、このリードフレームLF3を使ったQFN1の製造コストを低減することができる。
In addition, according to the present embodiment, patterns such as the
端子5dの平面形状は、四角形、楕円形など、種々の形状を採用することができる。さらに、端子数が比較的少ないQFNの場合には、多ピンのQFNに比べてリード5の幅が広いため、端子5dの幅をリード5の幅と同じにしてもよい。
Various shapes such as a quadrangle and an ellipse can be adopted as the planar shape of the terminal 5d. Further, in the case of the QFN having a relatively small number of terminals, the width of the
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
本発明は、QFN型のパッケージ構造を有する半導体装置に適用することができる。 The present invention can be applied to a semiconductor device having a QFN type package structure.
1 QFN
2 半導体チップ
3 封止体
4 ダイパッド部
5 リード
5a リードの一端部側
5b 吊りリード
5c リードの他端部側
5d 外部接続端子
5e 位置合わせ用リード
6 Auワイヤ
7 ボンディングパッド
8 切り欠き部
9 半田層
10 金属板
11 フォトレジスト膜
15 認識マーク
20 配線基板
30B 治具
31 溝
32 突起
33 リード
34 チップ支持体
40 モールド金型
40A 上型
40B 下型
41 樹脂シート
42 エアベント
50 プレス金型
50A 上型
50B 下型
51 パンチ
52 ダイ
53 突起
d 端子の径
G1〜G16 ゲート
C1〜C24 キャビティ
DC1〜DC8 ダミーキャビティ
LF1〜LF3 リードフレーム
P1 端子間ピッチ(同一列)
P2 端子間ピッチ(異なる列)
P3 リード一端部側先端ピッチ
1 QFN
P 2 terminal pitch (different rows)
P 3 lead one end tip pitch
Claims (2)
(a)金属板をプレス成形することによって、前記ダイパッド部と前記吊りリードと前記複数のリードとを含むパターンを繰り返し形成したリードフレームを用意する工程と、
(b)前記リードフレームに形成された前記複数のリードのそれぞれの一部を、前記リードフレームの一面に対して垂直な方向に折り曲げることによって、外部接続端子を形成する工程と、
(c)前記吊りリードの一部を、前記外部接続端子の突出方向とは逆の方向に折り曲げる工程と、
(d)前記吊りリードの折り曲げ部分に、前記外部接続端子を配線基板に位置合わせするための認識マークを形成する工程と、
(e)前記リードフレームに形成された前記複数のダイパッド部のそれぞれに前記半導体チップを搭載し、前記半導体チップと前記リードの一部を前記ワイヤにより結線する工程と、
(f)上型と下型とを有する金型を用意し、前記下型の表面を樹脂シートで被覆した後、前記樹脂シート上に前記リードフレームを載置し、前記リードの一面に形成された前記外部接続端子と前記樹脂シートを接触させる工程と、
(g)前記樹脂シートおよび前記リードフレームを前記上型と前記下型とで挟み付け、前記外部接続端子の先端部分を前記樹脂シート内に食い込ませる工程と、
(h)前記上型と前記下型との隙間に樹脂を注入することによって、前記半導体チップ、前記ダイパッド部、前記吊りリード、前記リードおよび前記ワイヤを封止すると共に、前記外部接続端子が裏面から外部に突出し、前記吊りリードの折り曲げ部が上面に露出する複数の封止体を形成する工程と、
(i)前記複数の封止体が形成された前記リードフレームを前記金型から取り出した後、前記リードフレームを切断することによって、前記複数の封止体を個片化する工程を含むことを特徴とする半導体装置の製造方法。 A semiconductor chip, a die pad portion on which the semiconductor chip is mounted, a suspension lead that supports the die pad portion, a plurality of leads disposed around the semiconductor chip, and the semiconductor chip and the lead are electrically connected A method of manufacturing a semiconductor device, comprising: a plurality of wires; and a sealing body that seals the semiconductor chip, the die pad portion, the plurality of leads, and the plurality of wires,
(A) preparing a lead frame in which a pattern including the die pad portion, the suspension lead, and the plurality of leads is repeatedly formed by press forming a metal plate;
(B) forming an external connection terminal by bending a part of each of the plurality of leads formed on the lead frame in a direction perpendicular to one surface of the lead frame;
(C) bending a part of the suspension lead in a direction opposite to a protruding direction of the external connection terminal;
(D) forming a recognition mark for aligning the external connection terminal with the wiring board at a bent portion of the suspension lead;
(E) mounting the semiconductor chip on each of the plurality of die pad portions formed on the lead frame, and connecting the semiconductor chip and a part of the lead with the wire;
(F) A mold having an upper mold and a lower mold is prepared, and after the surface of the lower mold is covered with a resin sheet, the lead frame is placed on the resin sheet and formed on one surface of the lead. Contacting the external connection terminal and the resin sheet;
(G) a step of sandwiching the resin sheet and the lead frame between the upper mold and the lower mold, and biting a tip portion of the external connection terminal into the resin sheet;
(H) Injecting resin into the gap between the upper mold and the lower mold to seal the semiconductor chip, the die pad portion, the suspension lead, the lead, and the wire, and the external connection terminal on the back surface Projecting to the outside and forming a plurality of sealing bodies where the bent portions of the suspension leads are exposed on the upper surface;
(I) including a step of separating the plurality of sealing bodies by cutting the lead frame after taking out the lead frame on which the plurality of sealing bodies are formed from the mold. A method of manufacturing a semiconductor device.
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