JP4018432B2

JP4018432B2 - 半導体装置の作製方法

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Publication number: JP4018432B2
Application number: JP2002110940A
Authority: JP
Inventors: 充弘一條; 静恵赤井
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2002-04-12
Filing date: 2002-04-12
Publication date: 2007-12-05
Anticipated expiration: 2022-04-12
Also published as: JP2003309116A

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁体表面に形成された半導体膜を活性層として作製した半導体装置の作製方法に関する。なお、本明細書において半導体装置とは、トランジスタ、特に電界効果型トランジスタ、代表的にはＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）を具備して機能する装置全般を指し、具体的には、その半導体装置を用いて作製された回路を駆動回路や画素部に有する液晶表示装置、該液晶表示装置を表示部に用いた電気器具もその範疇に含まれるとする。
【０００２】
【従来の技術】
半導体装置を作成する際、半導体膜や絶縁膜等の薄膜を形成するために、プラズマ化学気相成長（以下、ＰＣＶＤとする）法が、広く用いられている。ＰＣＶＤ法では、シリコンを含む第一のガスであるＳｉＨ₄等とシリコンを含まない第二のガスであるＮ₂Ｏ、ＮＨ₃、Ｎ₂、Ｈ₂、またはＡｒ等に高周波電力を印加して、或いは、シリコンを含む第一のガスであるＴＥＯＳ（Si(OC₂H₅)₄:Tetraethylorthosilicate）とシリコンを含まない第二のガスであるＯ₂に高周波電力を印加して、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜等の絶縁膜を形成する。ＰＣＶＤ法は、試料ガスに高周波電力を印加して、エネルギーの高いプラズマ状態で化学反応を起こす薄膜形成方法であり、ガラスやプラスチック上へも薄膜の形成が可能であることから広い分野で応用されている。
【０００３】
【発明が解決しようとする課題】
上記で示したようなシリコンを含む第一のガスに高周波電力を印加してプラズマを発生させると、数種類のラジカルが存在することが知られている。それらの中にはラジカルとしての寿命が短いものもあり、それが核となり気相中で成長してパーティクル（微粒子）が発生するといわれている。そのため、ＰＣＶＤ法により形成した膜には、これらのパーティクルが膜中に混入して、絶縁耐圧不良（リーク）や特性のバラツキが発生することが問題となっている。
【０００４】
近年、サブミクロン・オーダーの微細化技術の開発が極めて重要になってきている。この中で、ゲート絶縁膜の薄膜化が重要な課題となっている。しかし、膜厚が薄くなればなるほど、上記のような絶縁耐圧不良（リーク）や特性のバラツキは、さらに深刻な問題となっていくことは明らかである。
【０００５】
本発明は、このようなＰＣＶＤ法による薄膜の形成方法に関する問題を解決するための技術であり、特に成膜時に発生するパーティクルによる絶縁膜の絶縁耐圧不良（リーク）や特性のバラツキを改善することを課題とする。
【０００６】
【課題を解決するための手段】
上記の課題を解決するために本発明では、減圧状態を保持可能な反応室内に、シリコンを含む第一のガスと、シリコンを含まない第二のガスとを供給し、第１の電力で放電を発生させて基板上に薄膜を形成する第１の処理と、シリコンを含む第一のガスの供給を止めてシリコンを含まない第二のガスのみ供給を続け、放電を維持したまま、第２の電力を印加する第２の処理とを有している。
【０００７】
さらに本発明では、減圧状態を保持可能な反応室内に、シリコンを含む第一のガスと、シリコンを含まない第二のガスとを供給し、第１の電力で放電を発生させて基板上に薄膜を形成する第１の処理と、シリコンを含む第一のガスの供給を止めてシリコンを含まない第二のガスのみ供給を続け、放電を維持したまま、第２の電力を印加して反応室内に存在するパーティクルを排出する第２の処理とを有している。
【０００８】
さらに本発明では、減圧状態を保持可能な反応室内に、シリコンを含む第一のガスと、シリコンを含まない第二のガスとを供給し、一定の圧力を保持した状態で、第１の電力で放電を発生させて基板上に薄膜を形成する第１の処理と、シリコンを含む第一のガスの供給を止め、シリコンを含まない第二のガスのみ供給を続け、放電を維持したまま、第１の処理とは異なる圧力条件下にてシリコンを含まない第二のガスのみに第２の電力を印加する第２の処理とを有している。
【０００９】
さらに本発明では、減圧状態を保持可能な反応室内に、シリコンを含む第一のガスと、シリコンを含まない第二のガスとを供給し、一定の圧力を保持した状態で、第１の電力で放電を発生させて基板上に薄膜を形成する第１の処理と、シリコンを含む第一のガスの供給を止め、シリコンを含まない第二のガスのみ供給を続け、放電を維持したまま、第１の処理とは異なる圧力条件下にて、第２の電力を印加して反応室内に存在するパーティクルを排出する第２の処理とを有している。
【００１０】
上記本発明の構成において、シリコンを含む第一のガスは、ＳｉＨ₄、Ｓｉ₂Ｈ₆、またはSi(OC₂H₅)₄から選ばれた一種類を含むものである。シリコンを含まない第二のガスは、Ｎ₂Ｏ、ＮＨ₃、Ｎ₂、Ｈ₂、Ａｒ、またはＯ₂から選ばれた一種類を含むものである。
【００１１】
本発明において、放電を発生させるために印加する第２の電力は、第１の電力と同じ電力、または第１の電力よりも低い電力で印加する。
【００１２】
また、シリコンを含まない第二のガスに高周波電力を印加するとき、同時に圧力を変化させてもよい。圧力は、電極部の帯電値を弱くする、もしくは０（ゼロ）にする、または正負が反転するように変化させる。その結果、パーティクルが排出されやすくなる。
【００１３】
また、シリコンを含まない第二のガスに高周波電力を印加するとき、ＲＦパワーを小さくしても圧力を変化させた時と同様の効果が期待できる。
【００１４】
勿論、シリコンを含まない第二のガスに高周波電力を印加するとき、同時に圧力を変化させ、かつ、ＲＦパワーを小さくする事も可能である。
【００１５】
このように、シリコンを含む第一のガスとシリコンを含まない第二のガスとを供給し、第１の電力で放電を発生させて目的とする薄膜を形成した後、放電を維持したままシリコンを含む第一のガスのみ供給を遮断し、シリコンを含まない第二のガスのみを供給することで、パーティクルの成長は止まり、しかも減圧状態を保持可能な反応室の気相中に遊離しているパーティクルを反応室外へ排出させることができる。そのため、薄膜へのパーティクルの混入を防ぎ、絶縁耐圧不良（リーク）や特性バラツキの発生を防ぐことができる。
【００１６】
【発明の実施の形態】
[実施形態１]
本発明の実施形態について図１を用いて説明する。
【００１７】
ＰＣＶＤ法にて絶縁膜を形成する手順は、まず、高周波電源１０５を有する反応室内において、サセプタ１０２上に基板１０１を配置し、シリコンを含む第一のガスであるＳｉＨ₄等とシリコンを含まない第二のガスであるＮ₂Ｏ、ＮＨ₃、Ｎ₂、Ｈ₂、またはＡｒ等を供給し、高周波電力を印加してプラズマ１０３を発生させる。この時、電極とプラズマ発生領域の間１０６（以下、シース領域という）にパーティクル１０４が発生している（図１（ａ））。絶縁膜１０８を形成した後、高周波電力を印加したまま、シリコンを含む第一のガスであるＳｉＨ₄等の供給のみを止め、シース領域１０６に存在するパーティクル１０４を排出する（図１（ｂ））。シリコンを含む第一のガスの供給を止めているので、新たにパーティクルが発生することはないため、シース領域１０６に存在するパーティクル（絶縁膜形成時に発生したパーティクル）を排出することが可能である。その後、高周波電力の印加を止めることで、基板上に落ちてくるパーティクル量を低減することが可能となる（図１（ｃ））。
【００１８】
[実施形態２]
本発明の実施形態について図１を用いて説明する。
【００１９】
ＰＣＶＤ法にて絶縁膜を形成する手順は、まず、高周波電源１０５を有する反応室内において、サセプタ１０２上に基板１０１を配置し、シリコンを含む第一のガスであるＴＥＯＳとシリコンを含まない第二のガスであるＯ₂を供給し、高周波電力を印加してプラズマ１０３を発生させる。この時、シース領域１０６にパーティクル１０４が発生している（図１（ａ））。絶縁膜１０８を形成した後、高周波電力を印加したまま、シリコンを含む第一のガスであるＴＥＯＳの供給のみを止め、シース領域１０６に存在するパーティクル１０４を排出する（図１（ｂ））。シリコンを含む第一のガスの供給を止めているので、新たにパーティクルが発生することはないため、シース領域１０６に存在するパーティクル（絶縁膜形成時に発生したパーティクル）を排出することが可能である。その後、高周波電力の印加を止めることで、基板上に落ちてくるパーティクル量を低減することが可能となる（図１（ｃ））。
【００２０】
【実施例】
［実施例１］
本発明の実施例を図２〜図７により説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００２１】
基板２００は、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いてもよい。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００２２】
次いで、図２（Ａ）に示すように、基板２００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜２０１を形成する。本実施例では下地膜２０１として２層構造を用いるが、絶縁膜の単層膜または２層以上積層させた構造を用いてもよい。下地膜２０１の一層目としては、シリコンを含む第一のガスとしてＳｉＨ₄、シリコンを含まない第二のガスとしてＮＨ₃またはＮ₂Ｏを用い、酸化窒化シリコン膜２０１ａを５０〜１００ｎｍ形成し、続けて、高周波電力を印加したままＳｉＨ₄の供給を止め、ＮＨ₃及びＮ₂Ｏガスでプラズマ処理を行う。次いで、下地膜２０１のニ層目としては、シリコンを含む第一のガスとしてＳｉＨ₄、シリコンを含まない第二のガスとしてＮ₂Ｏを用い、酸化窒化シリコン膜２０１ｂを１００〜１５０ｎｍの厚さに積層形成し、続けて、高周波電力を印加したままＳｉＨ₄の供給を止め、Ｎ₂Ｏガスでプラズマ処理を行う。この膜形成法により、下地膜上のゴミを低減することが出来る。
【００２３】
次いで、下地膜２０１上に非晶質半導体膜２０２を形成する。非晶質半導体膜は、３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_1-xＧｅ_x；ｘ＝０．００１〜０．０５）合金などで形成するとよい。本実施例では、ＰＣＶＤ法により、ＳｉＨ₄ガスを用いて、非晶質シリコン膜を形成する。
【００２４】
本実施例では、非晶質シリコン膜形成にＳｉＨ₄ガスのみを用いているが、ＳｉＨ₄ガスにシリコンを含まない第二のガスとしてＨ₂やＡｒを同時に用いることも可能である。その様な場合、非晶質シリコン膜形成時にも、本発明を適用することが出来ることは勿論である。
【００２５】
また、下地膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地２０１と非晶質半導体膜２０２を連続形成することも可能である。
【００２６】
次いで、非晶質半導体膜２０２に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングする。本実施例では、ニッケルを含有する溶液を非晶質シリコン膜上に保持させた後、脱水素化（５００℃、１時間）続けて熱結晶化（５５０℃、４時間）を行い、更に結晶化を改善するためのレーザーアニール処理を行って、結晶質シリコン膜を形成する。そして、この結晶質シリコン膜にフォトリソグラフィ法を用いたパターニング処理を行い、半導体層２０６〜２１０を形成する（図２（Ａ））。
【００２７】
そして、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加する（図２（Ｂ））。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。本実施例では、ボロン（Ｂ）を添加する。
【００２８】
また、レーザー結晶化法で結晶質半導体膜を作成する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放出されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いるとよい。結晶化の条件は、実施者が適宜選択すればよい。
【００２９】
次いで、島状半導体層２０６〜２１０を覆うゲート絶縁膜２１１を４０〜１５０ｎｍの厚さに形成する。本実施例では、ゲート絶縁膜２１１は、シリコンを含む第一のガスとしてＳｉＨ₄、シリコンを含まない第二のガスとしてＮ₂Ｏを用い、ゲート絶縁膜２１１を１００〜１２０ｎｍの厚さに形成し、続けて、高周波電力を印加したままＳｉＨ₄の供給のみを止め、Ｎ₂Ｏガスでプラズマ処理を１５秒行った。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層または積層構造として用いることができる。
【００３０】
ここで、従来の膜形成法によるゲート絶縁膜と本発明を用いた膜形成法によるゲート絶縁膜でＭＯＳを作成し、Ｊ−Ｅ測定（図１５）とＣ−Ｖ測定（図１６）を行った結果を示す。Ｊ−Ｅ測定の結果を見ると、従来の膜形成法では、絶縁耐圧不良やバラツキが見られたが、本発明を用いた膜形成法では、絶縁耐圧不良は見られず、バラツキもほとんどなかった。また、Ｃ−Ｖ測定の結果を見ると、従来の膜形成法と本発明を用いた膜形成法では、大きな差は見られず、ゲート絶縁膜形成後のプラズマ処理によって、ゲート絶縁膜の膜質が大きく変わってしまうことがないことが確認できた。
【００３１】
酸化シリコン膜を用いる場合には、ＰＣＶＤ法で、シリコンを含む第一のガスとしてＴＥＯＳ、シリコンを含まない第二のガスとしてＯ₂を用い、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ²で放電させて形成し、続けて、高周波電力を印加したままＴＥＯＳのみ供給を止め、Ｏ₂ガスでプラズマ処理を行えばよい。このようにして作製される酸化シリコン膜は、形成後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００３２】
次いで、ゲート絶縁膜２１１上に膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）２１２と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）２１３とを積層形成する。ゲート導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または当該元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００３３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク２１４〜２１９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００３４】
この後、レジストからなるマスク２１４〜２１９を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるとよい。
【００３５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層２２１〜２２６（第１の導電層２２１ａ〜２２６ａと第２の導電層２２１ｂ〜２２６ｂ）を形成する。２２０はゲート絶縁膜であり、第１の形状の導電層２２１〜２２６で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００３６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する（図３（Ｃ））。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えばよい。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁵ａｔｏｍｓ／ｃｍ²とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、導電層２２１〜２２５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域２２７〜２３１が形成される。第１の不純物領域２２７〜２３１には１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³の濃度範囲でｎ型を付与する不純物元素を添加する。
【００３７】
次に、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のエッチング処理を行う。エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第３のエッチング条件によりＷ膜をエッチングする。こうして、上記第３のエッチング条件によりＷ膜を異方性エッチングして第２の形状の導電層２３３〜２３８を形成する。
【００３８】
次いで、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量で行い、図３（Ｃ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層２３３〜２３７を不純物元素に対するマスクとして用い、第２の導電層２３３ａ〜２３７ａの下部における半導体層にも不純物元素が添加されるようにドーピングする。
【００３９】
こうして、第２の導電層２３３ａ〜２３７ａと重なる第２の不純物領域２３９〜２４３と、第１の不純物領域２５０〜２５４とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０¹⁷〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³の濃度となるようにする。
【００４０】
次いで、レジストからなるマスクを除去せずに図４（Ｂ）に示すようにゲート絶縁膜のエッチングを行う。ゲート絶縁膜エッチング中に第２の導電層２３３ａ〜２３８ａも同時にエッチングされ、第３の形状の導電層２４４〜２４９が形成される。これにより、第２の不純物領域を、第２の導電層２４４ａ〜２４８ａと重なる領域と重ならない領域に区別することができる。
【００４１】
そして、レジストからなるマスクを除去した後、新たにレジストからなるマスク２５５〜２５７を形成して図４（Ｃ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域２５８〜２６３を形成する。第３の形状の導電層２４５、２４８を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域２５８〜２６３はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク２５５〜２５７で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域２５８〜２６３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０²⁰〜２×１０²¹ａｔｏｍｓ／ｃｍ³となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００４２】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第３の形状の導電層２４４〜２４８がゲート電極として機能する。また、２４９はソース配線、２４８は保持容量を形成するための第２の電極として機能する。
【００４３】
次いで、レジストからなるマスク２５５〜２５７を除去し、全面を覆う第１の層間絶縁膜２６４を形成する（図５（Ａ））。この第１の層間絶縁膜２６４としては、ＰＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、ＰＣＶＤ法によりシリコンを含む第一のガスとしてＳｉＨ₄、シリコンを含まない第二のガスとしてＮ₂Ｏを用い、膜厚１５０ｎｍの酸化窒化シリコン膜を形成し、続けて、高周波電力を印加したままＳｉＨ₄の供給を止め、Ｎ₂Ｏガスでプラズマ処理を行う。勿論、第１の層間絶縁膜２６４は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いてもよい。
【００４４】
次いで、図５（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００４５】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域２５０〜２５４、２５８、２６１にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４６】
また、第１の層間絶縁膜２６４を形成する前に活性化処理を行ってもよい。ただし、２４４〜２４８に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化シリコン膜）を形成した後で活性化処理を行うことが好ましい。
【００４７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００４８】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００４９】
次いで、第１の層間絶縁膜２６４上に有機絶縁物材料から成る第２の層間絶縁膜２６５を形成する。次いで、ソース配線２４９に達するコンタクトホールと各不純物領域２５０、２５２、２５３、２５８、２６１に達するコンタクトホールを形成するためのパターニングを行う。
【００５０】
そして、駆動回路３０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線２６６〜２７１を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００５１】
また、画素部３０７においては、画素電極２７４、ゲート導電膜２７３、接続電極２７２を形成する（図５（Ｂ））。この接続電極２７２によりソース配線２４８は、画素ＴＦＴ３０４と電気的な接続が形成される。また、ゲート導電膜２７３は、第１の電極（第３の形状の導電層２４７）と電気的な接続が形成される。また、画素電極２７４は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極２７４としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等、反射性の優れた材料を用いることが望ましい。
【００５２】
以上の様にして、ｎチャネル型ＴＦＴ３０１、ｐチャネル型ＴＦＴ３０２、ｎチャネル型ＴＦＴ３０３を有する駆動回路３０６と、画素ＴＦＴ３０４、保持容量３０５とを有する画素部３０７を銅一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００５３】
駆動回路３０６のｎチャネル型ＴＦＴ３０１はチャネル形成領域２７５、ゲート電極を形成する第３の形状の導電層２４４と重なる第３の不純物領域２３９ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２３９ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域２５０を有している。ｐチャネル型ＴＦＴ３０２にはチャネル形成領域２７６、ゲート電極を形成する第３の形状の導電層２４５と重なる第４の不純物領域２６０、ゲート電極の外側に形成される第４の不純物領域２５９、ソース領域またはドレイン領域として機能する第４の不純物領域２５８を有している。ｎチャネル型ＴＦＴ３０３にはチャネル形成領域２７７、ゲート電極を形成する第３の形状の導電層２４６と重なる第３の不純物領域２４１ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２４２ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域２５２を有している。
【００５４】
画素部の画素ＴＦＴ３０４にはチャネル形成領域２７８、ゲート電極を形成する第３の形状の導電層２４７と重なる第３の不純物領域２４２ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２４２ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域２５３を有している。また、保持容量３０５の一方の電極として機能する半導体層２６１〜２６３には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量３０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極２４８と、半導体層２６１〜２６３とで形成している。
【００５５】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図６に示す。なお、図２〜図６に対応する部分には同じ符号を用いている。図６中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図６中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００５６】
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート電極の機能を果たす第１の電極２４７とゲート導電膜２７３とを異なる層に形成し、ゲート導電膜２７３で半導体層を遮光することを特徴としている。
【００５７】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００５８】
また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが望ましい。
【００５９】
図７には透過型の液晶表示装置に適したアクティブマトリクス基板の断面図を示す。第２の層間膜形成までは、上記の反射型のものと同じである。第２の層間膜上に透明導電膜を形成する。そして、透明導電膜層２８２を形成するためにパターニングを行う。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができる。
【００６０】
そして、駆動回路３０６において第１の不純物領域または第４の不純物領域とそれぞれで電気的に接続する配線２６６〜２７７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。また、画素部３０７においては、画素電極２８３、２８４、ゲート導電膜２７３、接続電極２７２を形成する。このように、マスク枚数を１枚増やして透過型の液晶表示装置に適したアクティブマトリクス基板を作製することができる。
【００６１】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図８を用いる。
【００６２】
まず、実施例１に従い、図５（Ｂ）の状態のアクティブマトリクス基板を得た後、図５（Ｂ）のアクティブマトリクス基板上に配向膜８０１を形成しラビング処理を行う。なお、本実施例では配向膜８０１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ８０６を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００６３】
次いで、対向基板８０３上に着色層８０４、８０５、平坦化膜８０７を形成する。赤色の着色層８０４と青色の着色層８０５とを一部重ねて、第２遮光部を形成する。なお、図８では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【００６４】
次いで、対向電極８１０を画素部に形成し、対向基板の全面に配向膜８０８を形成し、ラビング処理を施した。
【００６５】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤８０２で貼り合わせる。シール剤８０２にはフィラーが混入されていて、このフィラーと柱状スペーサ８０６によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いればよい。このようにして図８に示すアクティブマトリクス型液晶表示装置が完成する。
【００６６】
本実施例では、実施例１に示す基板を用いている。従って、実施例１の画素部の上面図を示す図６では、少なくともゲート配線２７３と画素電極２７４、２８１の間隙と、ゲート配線２７３と接続電極２７２の間隙と、接続電極２７２と画素電極２７４の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第１遮光部と第２遮光部が重なるように対向基板を貼り合わせた。
【００６７】
［実施例３］
本実施例では同一基板上に画素部と、画素部の周辺に駆動回路を形成するＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について図９〜図１１を用いて説明する。
【００６８】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板９０１上に、好適には、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）から選ばれた一種または複数種を成分とする導電膜からゲート電極９０２〜９０４、ソース配線９０６、９０７、画素部の保持容量を形成するための容量配線９０５を形成する。例えば、低抵抗化と耐熱性の観点からはＭｏとＷの合金は適している。また、アルミニウムを用い、表面を酸化処理してゲート電極を形成してもよい。
【００６９】
第１のフォトマスクにより作製されるゲート電極は、その厚さを２００〜４００ｎｍ、好ましくは２５０ｎｍの厚さで形成し、その上層に形成する被膜の被覆性（ステップカバレージ）を向上させるために、端部をテーパー形状となるように形成する。テーパー部の角度は５〜３０度、好ましくは１５〜２５度で形成する。テーパー部はドライエッチング法で形成され、エッチングガスと基板側に印加するバイアス電圧により、その角度を制御する。
【００７０】
次いで、図９（Ｂ）で示すように、ゲート電極９０２〜９０４、ソース配線９０６、９０７、画素部の保持容量を形成するための容量配線９０５を覆う第１の絶縁層９０８を形成する。第１の絶縁層９０８はＰＣＶＤ法またはスパッタ法を用い、その厚さを４０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。例えば、５０ｎｍの厚さの窒化シリコン膜９０８ａと、１２０ｎｍの厚さの酸化シリコン膜９０８ｂから第１の絶縁層９０８を形成する。ＰＣＶＤ法で形成する場合、第１のガスであるＳｉＨ₄、第２のガスであるＮ₂Ｏ及びＮＨ₃を用いて酸化窒化シリコン膜を形成し、続けて、高周波電力を印加したまま、第１のガスであるＳｉＨ₄の供給を止め、Ｎ₂Ｏ及びＮＨ₃でプラズマ処理を行う。
【００７１】
第１の絶縁層９０８は、その上層に半導体層を形成して、ゲート絶縁膜として用いるものであるが、基板９０１からアルカリ金属などの不純物が半導体層に拡散するのを防ぐブロッキング層としての機能も有している。
【００７２】
第１の絶縁層９０８上に結晶質半導体膜９０９を３０〜１００ｎｍ、好ましくは４０〜６０ｎｍの厚さで形成する。結晶質半導体膜の材料に限定はないが、代表的にはシリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x；ｘ＝０．０１〜１０原子％）合金などで形成するとよい。結晶質半導体膜を得る方法は、実施例１を参考にすればよい。
【００７３】
多結晶半導体から成る半導体層９０９は、第２のフォトマスクを用いて所定のパターンに形成する。図９（Ｃ）は島状に分割された半導体層９１０〜９１３を示す。半導体層９１０〜９１２は、ゲート電極９０２、９０４と一部が重なるように形成する。
【００７４】
その後、分割された半導体層９１０〜９１３上に酸化シリコンまたは窒化シリコンから成る絶縁膜を１００〜２００ｎｍの厚さに形成する。図９（Ｄ）は、ゲート電極をマスクとする裏面からの露光プロセスにより、自己整合的にチャネル保護膜とする第３の絶縁層９１４〜９１８を半導体層９１０〜９１２上に形成する。
【００７５】
そして、ｎチャネル型ＴＦＴのＬＤＤ領域を形成するための第１のドーピング工程を行う。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えばよい。ｎ型の不純物（ドナー）としてリン（Ｐ）を添加し、第３の絶縁層９１５〜９１８をマスクとして形成される第１の不純物領域９１９〜９２２を形成する。この領域のドナー濃度は１×１０¹⁶〜２×１０¹⁷／ｃｍ³の濃度とする。
【００７６】
第２のドーピング工程はｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成する工程であり、図１０（Ａ）で示すように第３のフォトマスクを用いて、レジストによるマスク９２３〜９２５を形成する。マスク９２４、９２５はｎチャネル型ＴＦＴのＬＤＤ領域を覆って形成され、第２の不純物領域９２６〜９２８には１×１０²⁰〜１×１０²¹／ｃｍ³の濃度範囲でドナー不純物を添加する。
【００７７】
この第２のドーピング工程に前後して、マスク９２３〜９２５が形成された状態でフッ酸によるエッチング処理を行い、第３の絶縁層９１４、９１８を除去しておくと好ましい。
【００７８】
ｐチャネル型ＴＦＴのソース領域及びドレイン領域は、図１０（Ｂ）に示すように第３のドーピング処理により行い、イオンドープ法やイオン注入法でｐ型の不純物（アクセプタ）を添加して第３の不純物領域９３０、９３１を形成する。この領域のｐ型の不純物濃度は２×１０²⁰〜２×１０²¹／ｃｍ³となるようにする。この工程において、半導体層９１３にもｐ型の不純物を添加しておく。
【００７９】
次に、図１０（Ｃ）に示すように、半導体層上に第２の絶縁層を形成する。好適には、第２の絶縁層を複数の絶縁膜で形成する。半導体層上に形成する第２の絶縁層の第１層目９３２は水素を含有する窒化シリコン膜または窒化酸化シリコン膜から成る無機絶縁物で、ＰＣＶＤ法により形成する場合、シリコンを含む第一のガスとしてＳｉＨ₄、シリコンを含まない第二のガスとしてＮＨ₃、Ｈ₂またはＮ₂Ｏを用い、５０〜２００ｎｍの厚さに形成し、続けて、高周波電力を印加したままＳｉＨ₄の供給を止め、ＮＨ₃、Ｈ₂またはＮ₂Ｏガスでプラズマ処理を行う。その後、それぞれの半導体層に添加された不純物を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で行１〜４時間の熱処理を行う。
【００８０】
この熱処理により、不純物元素の活性化と同時に第２の絶縁層の第１層目９３２の窒化シリコン膜または窒化酸化シリコン膜の水素が放出され、半導体層の水素化を行うことができる。この工程は水素により半導体層のダングリングボンドを終端する工程である。水素化をより効率よく行う手段として、第２の絶縁層の第１層９３２を形成する前にプラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００８１】
図１１（Ａ）で示す第２の絶縁層の第２層目９３３は、ポリイミド、アクリルなどの有機絶縁物材料で形成し表面を平坦化する。勿論、ＰＣＶＤ法でＴＥＯＳを用いて形成される酸化シリコン膜を適用してもよいが、平坦性を高める観点からは有機物材料を用いることが望ましい。
【００８２】
次いで、第５のフォトマスクを用いてコンタクトホールを形成する。そして、第６のフォトマスクを用いてアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、駆動回路１００５において接続電極９３４及びソースまたはドレイン配線９３５〜９３７を形成する。また、画素部１００６において、画素電極９４０、ゲート配線９３９、接続電極９３８を形成する。
【００８３】
こうして、同一の基板上にｐチャネル型ＴＦＴ１００１とｎチャネル型ＴＦＴ１００２を有する駆動回路１００５と、画素ＴＦＴ１００３と保持容量１００４を有する画素部１００６が形成される。駆動回路１００５のｐチャネル型ＴＦＴ１００１には、チャネル形成領域１００７、第３の不純物領域から成るソースまたはドレイン領域１００８が形成されている。ｎチャネル型ＴＦＴ１００２には、チャネル形成領域１００９、第１の不純物領域から成るＬＤＤ領域１０１０、第２の不純物領域から成るソースまたはドレイン領域１０１１が形成されている。画素部１００６の画素ＴＦＴ１００３は、マルチゲート構造であり、チャネル形成領域１０１２、ＬＤＤ領域１０１３、ソースまたはドレイン領域１０１４、１０１６が形成される。ＬＤＤ領域の間に位置する第２の不純物領域は、オフ電流を低減するために有用である。保持容量１００４は、容量配線９０５と半導体層９１３とその間に形成される第１の絶縁層とから形成されている。
【００８４】
画素部１００６においては、接続電極９３８によりソース配線９０７は、画素ＴＦＴ１００３のソースまたはドレイン領域１０１４と電気的な接続が形成される。また、ゲート配線９３９は、第１の電極と電気的な接続が形成される。また、画素電極９４０は、画素ＴＦＴ１００３のソースまたはドレイン領域１０１６及び保持容量１００４の半導体層９１３と接続している。
【００８５】
図１１（Ｂ）はゲート電極９０４とゲート配線９３９のコンタクト部を説明する図である。ゲート電極９０４は隣接する画素の保持容量の一方の電極を兼ね、画素電極９４５と接続する半導体層９４４と重なる部分で容量を形成している。また、図１１（Ｃ）はソース配線９０７と画素電極９４０及び隣接する画素電極９４６との配置関係を示し、画素電極の端部をソース配線９０７上に設け、重なり部を形成することにより、迷光を遮り遮光性を高めている。なお、本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００８６】
図１１に示した画素構造は、反射型の液晶表示装置に適したのものであるが、実施例１と同様に、透明導電膜を用いることで、透過型の液晶表示装置に適した画素構造を持つものも作製できる。
【００８７】
［実施例４］
本発明を実施して形成されたＴＦＴは様々な電気光学装置（代表的にはアクティブマトリクス型液晶ディスプレイ等）に用いることができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本発明を実施できる。
【００８８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末機器（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２、図１３及び図１４に示す。
【００８９】
図１２（Ａ）はパーソナルコンピュータであり、本体１２０１、画像入力部１２０２、表示部１２０３、キーボード１２０４等を含む。本発明を画像入力部１２０２、表示部１２０３やその他の信号制御回路に適用することができる。
【００９０】
図１２（Ｂ）はビデオカメラであり、本体１２０５、表示部１２０６、音声入力部１２０７、操作スイッチ１２０８、バッテリー１２０９、受像部１２１０等を含む。本発明を表示部１２０６やその他の信号制御回路に適用することができる。
【００９１】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１２１１、カメラ部１２１２、受像部１２１３、操作スイッチ１２１４、表示部１２１５等を含む。本発明は表示部１２１５やその他の信号制御回路に適用できる。
【００９２】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体１２１６、表示部１２１７、アーム部１２１８等を含む。本発明は表示部１２１７やその他の信号制御回路に適用することができる。
【００９３】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１２１９、表示部１２２０、スピーカー部１２２１、記録媒体１２２２、操作スイッチ１２２３等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部１２２０やその他の信号制御回路に適用することができる。
【００９４】
図１２（Ｆ）はデジタルカメラであり、本体１２２４、表示部１２２５、接眼部１２２６、操作スイッチ１２２７、受像部（図示しない）等を含む。本発明を表示部１２２５やその他の信号制御回路に適用することができる。
【００９５】
図１３（Ａ）はフロント型プロジェクターであり、投射装置１３０１、スクリーン１３０２等を含む。本発明は投射装置１３０１の一部を構成する液晶表示装置１３１４やその他の信号制御回路に適用することができる。
【００９６】
図１３（Ｂ）はリア型プロジェクターであり、本体１３０３、投射装置１３０４、ミラー１３０５、スクリーン１３０６等を含む。本発明は投射装置１３０４の一部を構成する液晶表示装置１３１４やその他の信号制御回路に適用することができる。
【００９７】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置１３０１、１３０４の構造の一例を示した図である。投射装置１３０１、１３０４は、光源光学系１３０７、ミラー１３０８、１３１０〜１３１２、ダイクロイックミラー１３０９、プリズム１３１３、液晶表示装置１３１４、位相差板１３１５、投射光学系１３１６で構成される。投射光学系１３１６は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９８】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系１３０７の構造の一例を示した図である。本実施例では、光源光学系１３０７は、リフレクター１３１８、光源１３１９、レンズアレイ１３２０、１３２１、偏光変換素子１３２２、集光レンズ１３２３で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９９】
ただし、図１３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置の適用例は図示していない。
【０１００】
図１４（Ａ）は携帯電話であり、表示用パネル１４０１、操作用パネル１４０２、接続部１４０３、センサー内蔵ディスプレイ１４０４、音声出力部１４０５、操作キー１４０６、電源スイッチ１４０７、音声入力部１４０８、アンテナ１４０９等を含む。本発明をセンサー内蔵ディスプレイ１４０４、音声出力部１４０５、音声入力部１４０８やその他の信号制御回路に適用することができる。
【０１０１】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体１４１１、表示部１４１２、記憶媒体１４１３、操作スイッチ１４１４、アンテナ１４１５等を含む。本発明は表示部１４１２、記憶媒体１４１３やその他の信号回路に適用することができる。
【０１０２】
図１４（Ｃ）はディスプレイであり、本体１４１６、支持台１４１７、表示部１４１８等を含む。本発明は表示部１４１８に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１０３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１０４】
【発明の効果】
本発明により、ＰＣＶＤ法による薄膜形成時に発生するパーティクルを取り除くことが出来るため、パーティクルによる絶縁膜の絶縁耐圧不良（リーク）や特性のバラツキを抑えることが可能となる。すなわち、本発明により、より特性の良いＴＦＴを作成することが可能となる。
【図面の簡単な説明】
【図１】本実施形態の概念図。
【図２】本実施例１のＴＦＴの断面図。
【図３】本実施例１のＴＦＴの断面図。
【図４】本実施例１のＴＦＴの断面図。
【図５】本実施例１のＴＦＴの断面図。
【図６】本実施例１のＴＦＴの断面図。
【図７】本実施例１のＴＦＴの断面図。
【図８】本実施例２のＴＦＴの断面図。
【図９】本実施例３のＴＦＴの断面図。
【図１０】本実施例３のＴＦＴの断面図。
【図１１】本実施例３のＴＦＴの断面図。
【図１２】本実施例４のいろいろな半導体装置を示す図。
【図１３】本実施例４のいろいろな半導体装置を示す図。
【図１４】本実施例４のいろいろな半導体装置を示す図。
【図１５】本発明の一例を示す図。
【図１６】本発明の一例を示す図。

Claims

基板を設置した反応室内に、シリコンを含む第１のガスと、シリコンを含まない第２のガスとを供給し、
第１の圧力に保持した状態で高周波電力を印加して前記反応室内にプラズマを発生させて前記基板上に薄膜を形成し、
前記高周波電力を印加したまま前記第１のガスのみ供給を止め、前記第１の圧力とは異なる第２の圧力に保持した状態で、パーティクルを排出することを特徴とする半導体装置の作製方法。
基板を設置した反応室内に、シリコンを含む第１のガスと、シリコンを含まない第２のガスとを供給し、
第１の圧力に保持した状態で第１の高周波電力を印加して前記反応室内にプラズマを発生させて前記基板上に薄膜を形成し、
前記第１のガスのみ供給を止め、前記第１の圧力とは異なる第２の圧力に保持した状態で、前記第１の高周波電力よりも低い第２の高周波電力を印加して、パーティクルを排出することを特徴とする半導体装置の作製方法。
請求項１又は請求項２において、前記反応室内の電極部の帯電値は、前記パーティクルを排出する際の方が前記薄膜を形成する際より小さいことを特徴とする半導体装置の作製方法。
請求項１乃至請求項３のいずれか一項において、
前記シリコンを含む第１のガスはＳｉＨ₄、Ｓｉ₂Ｈ₆及びＳｉ（ＯＣ₂Ｈ₅）のうちから選ばれた少なくとも１種類を含むことを特徴とする半導体装置の作製方法。
請求項１乃至請求項４のいずれか一項において、
前記シリコンを含まない第２のガスはＮ₂Ｏ、ＮＨ₃、Ｎ₂、Ｈ₂、Ａｒ及びＯ₂のうちから選ばれた少なくとも１種類を含むことを特徴とする半導体装置の作製方法。