JP4058178B2 - オーディオ信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オーディオ信号処理装置に関する。
【０００２】
【従来の技術】
従来、オーディオ帯域は約ＤＣ〜約２０ｋＨｚと認められており、その領域を越える周波数は聞こえないものとして無視されていた。事実、オーディオ帯域は、２０ｋＨｚで急激に終わるのではなくて、まるめられており、聴覚に秀でた人の中には２０ｋＨｚ以上の周波数は聞こえると考える人もあり、少なくとも、その従来の帯域外の可聴周波数帯域の周波数成分に影響を聞くことができると考えている。換言すると、２０ｋＨｚ以上の周波数は従来のオーディオ帯域におけるオーディオ・レスポンスの要素に影響する。
【０００３】
【発明が解決しようとする課題】
従来のオーディオ帯域は、ＤＣから２０ｋＨｚ又は２０Ｈｚから２０ｋＨｚの周波数帯域にある。ＤＣは聞き取れないが、ある種のオーディオ信号処理装置はＤＣまでの周波数レスポンスを有する。
【０００４】
前記２０ｋＨｚより高い周波数領域は、３０ｋＨｚ，５０ｋＨｚ又は１００ｋＨｚの上限まで広げてよい。本発明の処理装置はＤＣ又は２０Ｈｚから上限、例えば１００ｋＨｚまでの全帯域において成分を変えることができる。
この変更は、ゲイン・コントロール、周波数依存ゲイン・コントロール、周波数／位相特性コントロール、または当該分野の従来の他の任意の形式の変更等の等化（イコライズ）とすることができる。
【０００５】
或種の先行技術のオーディオ信号処理装置には２０ｋＨｚを越える帯域幅の伝送チャネルを含むことが見受けられるかもしれないが、先行技術のオーディオ信号処理装置は、本発明者が知る限りでは、従来のオーディオ帯域の外のオーディオ信号も変えるものではない。
【０００６】
本発明は、上記の点に鑑み、オーディオ信号帯域外の信号によりオーディオ信号が受ける影響を無くすことを課題とする。
【０００７】
【課題を解決するための手段】
本発明によれば、オーディオ信号成分を従来のオーディオ帯域だけでなく、従来のオーディオ帯域の上限から２４ｋＨｚ以上の周波数にわたる周波数領域でも変調するオーディオ信号処理装置が提供される。
本発明の一実施形態においては、上記オーディオ成分はサンプルされディジタル化されてディジタル・オーディオ成分を作る。
本発明の好ましい実施形態においては、このオーディオ信号成分は、例えば１９８ｋＨｚ以上、１．４ＭＨｚ以上、好ましくは２．８５ＭＨｚ、例えば２．８２２２４ＭＨｚのサンプリング・レイトでサンプルされ１ビット信号としてディジタル化される。
【０００８】
好ましい実施形態においては、処理装置は１ビットデルタ・シグマ変調器（ＤＳＭ）を含む。このＤＳＭは、フィルタ及び／又はゲイン・コントロール及び／又は信号加算又はミキサである。下記にＤＳＭの一例を説明する。
【０００９】
本発明は、非常に高い質のオーディオ信号処理装置を提供する。
従来の実行によれば、そのような広い周波数帯域にわたり、本発明の実施例に使われているような高いサンプリング・レイトで、等化することは、必要がないようにみえるが、そうすることが処理されたオーディオ信号の忠実度に寄与すると信じられている。
【００１０】
【発明の実施の形態】
図１を参照すると、オーディオ信号処理装置が例えばステレオ対のマイク４からのオーディオ信号を受信する入力２を有する。アンチ・エイリアシング・ローパス・フィルタ６が約ＤＣから約１００ｋＨｚの領域の信号成分を通過させる。このオーディオ信号は、アナログ・ディジタル変換器ＡＤＣ８でサンプルされディジタル化される。
【００１１】
このコンバータ（変換器）は、ｎビット変換器であり、ｎは 1以上、例えばディジタル・オーディオでは普通の１６である。ＡＤＣ８はｎビット・ディジタル化のために信号を適正なサンプル・レイトでサンプルする。このサンプル・レイトはクロック１２によって設定される。コンバータ８は１ビット・コンバータであることが好ましい。それは、１９８ｋＨｚ、又は１．４ＭＨｚ、好ましくは２．８２２４ＭＨｚのサンプリング・レイトを持つ。
【００１２】
このディジタル信号は、等化器（イコライザ）１０等のプロセッサ内で変換される。この等化器は従来のオーディオ帯域内だけでなく全周波数領域にわたり変更できる。
【００１３】
プロセッサ１０は、例えば下記のものでよい。
イコライザ；
ディジタル信号ミキサ；
格納用のオーディオ信号を符号化するプロセッサ；
伝送用のオーディオ信号を符号化するプロセッサ；
ＣＤ等の媒体上に記録するためのオーディオ信号を符号化するプロセッサ。
【００１４】
コンバータ８でｎビット信号が作られるのであれば、このプロセッサはｎビットプロセッサである。
コンバータ８は１ビット・コンバータであり、プロセッサ１０は１ビット・プロセッサであることが好ましい。プロセッサの一例は信号ミキサである。信号ミキサの場合には、該ミキサは複数の入力を有し、各入力が上記のとおりＤＣから２４ｋＨｚより高い周波数の領域にある成分を持つオーディオ信号を受信する。
【００１５】
１ビット・オーディオ信号ミキサの一例が図２に示されている。ここに参照して編入されたＵＫ特許出願９６２４６７１．５（Ｉ−９６−２４，Ｓ９６Ｐ５０６３ＧＢ００，Ｐ／１０５９）にもっと詳しく説明されている。
【００１６】
図２を参照すると、信号結合器はｎ次デルタ・シグマ変調器（ＤＳＭ）を含み、ここでｎは１以上である。ここに示す例は、３次のＤＳＭである（ｎ＝３）がｎは３よりも大きくてもよい。
【００１７】
ＤＳＭの次数は、積分器セクションの数によって規定される。図２のＤＳＭにおいては、第１及び第２の１ビット入力信号を受信するための２つの入力４Ａ及び４Ｂがある。このＤＳＭは、第１の段、ｎ−１個の中間段、及び最終段を有する。第１段は、３入力加算器６１；ＤＳＭの第１入力４Ａに接続された第１の１ビット乗算器ａ１；ＤＳＭの第２入力４Ｂに接続された第２の１ビット乗算器ｂ１；ＤＳＭの出力５に接続された第３の１ビット乗算器ｃ１；及び積分器７１を含む。
【００１８】
第１、第２及び第３の乗算器ａ１，ｂ１，ｃ１は１ビット信号に係数Ａ１，Ｂ１，Ｃ１を乗算する。各中間段は４つの入力を持つ加算器６２，６３、積分器７２，７３、第１の１ビット信号に係数Ａ２，Ａ３を乗算するためにＤＳＰの第１の入力に接続された第１係数乗算器ａ２，ａ３、第２の１ビット信号に係数Ｂ２，Ｂ３を乗算するためにＤＳＰの第２の入力に接続された第２係数乗算器ｂ２，ｂ３、ＤＳＰの１ビット出力信号に第３係数Ｃ２，Ｃ３を乗算するためにＤＳＭの出力に接続された第３係数乗算器ｃ２，ｃ３を含む。
【００１９】
各段の加算器は、前段の積分器の出力をその積分器に接続された各１ビット乗算器の出力に加算する。
ＤＳＭの最終段は、３入力を持つ加算器６４；第１信号に第１係数Ａ４を乗算する第１係数乗算器ａ４；第２信号に第２係数Ｂ４を乗算する第２係数乗算器ｂ４を含む。
【００２０】
加算器６４は乗算器ａ４及びｂ４の出力に前段の積分器７３の出力を加算する。この加算器６４は、量子化器Ｑに接続された出力を有する。
乗算器ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４は、全て１ビット乗算器であり、それらの乗算器に与えられる１ビット信号にｐビット係数を乗算してｐビット被乗数を作る。
【００２１】
加算器６１〜６４及び積分器７１〜７３は、ｐビット信号で動作する。
このｐビット信号は、例えば２の補数形式で表され、それによって、正と負の数が表される。
量子化器Ｑは、閾値レベルがゼロの比較器である。この量子化器への負入力は、−１（論理０）、正入力は＋１（論理１）として符号化され、出力５に１ビット出力を作る。
【００２２】
第１と第２の１ビット信号は、入力４Ａ及び４Ｂに与えられる。この第１及び第２信号をクロック回路４１によって提供される局部クロックに同期させるために同期回路４０が設けられている。この同期回路は、２つの入力信号を局部クロックに別々に同期させることができる。クロック回路４１はＤＳＭの刻時を制御することもできる。
【００２３】
係数Ａ１〜Ａ４，Ｂ１〜Ｂ４，及びＣ１〜Ｃ３は、下記のことを準備するために後述の係数の計算の項に説明されている方法を使って選ばれる。
（ａ）回路安定性；及び
（ｂ）ノイズ成形
【００２４】
係数Ｃ１〜Ｃ３は、ノイズ成形を与えるための固定値を有する。
係数Ａ１〜Ａ４及びＢ１〜Ｂ４は、入力信号の伝達関数のゼロを規定し、それらの信号に与えられるゲインを制御する。
【００２５】
本発明の一実施形態においては、係数Ａ１〜Ａ４及びＢ１〜Ｂ４は、第１及び第２の信号をその係数で規定された固定割合だけ合計するように選ばれる。従って、係数Ａ１〜Ａ４はＢ１〜Ｂ４とは相違する。係数Ａ１〜Ａ４は、対応するＢ１〜Ｂ４と等しくてもよい。
【００２６】
本発明の他の実施形態によれば、係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は係数発生器４２によって発生される。発生器４２は、係数格納器であって、制御信号ＣＳに応答する可変アドレス指定配列によってアドレス指定される複数セットの係数を格納する。
【００２７】
これに代えて、係数発生器４２は、マイクロコンピュータとすることができ、制御信号に応答して係数を発生する。
図３は積分器７１，７２，７３の一例を示す。この積分器は加算器３０及び１ビット遅延素子３１及びその遅延素子の出力から加算器の入力へのフィードバック路を含む。従って、遅延素子の出力は加算器の信号入力に加算される。加算器３０は、加算器６１，６２，６３から切り離して、又はそれによって実施してもよい。
【００２８】
図３のＤＳＭの一変更において、第２入力４Ｂ及び係数乗算器Ｂ１，Ｂ２，Ｂ３，Ｂ４は省略される。
係数Ａ１〜Ａ４は（もし準備されていればＢ１〜Ｂ４も）、予め定められたフィルタ特性のノイズ成形に加えて、その信号に与えるように選ぶことができる。
図１のマイク４は、少なくともＤＣから２４ｋＨｚ以上の帯域幅を有する。
このマイク４は、少なくともＤＣから２４ｋＨｚの帯域幅の信号成分を作ることができる他のオーディオ信号ソースによって置き換えることができる。
【００２９】
「係数の計算」
図８は、５次のＤＳＭを示しており、係数ａ〜ｆ、係数Ａ〜Ｅ、加算器６及び積分器７を有する。積分器７は単位遅延を与える。これらの積分器の出力は、左から順にｓ〜ｗである。このＤＳＭへの入力は、信号ｘ〔ｎ〕であり、〔ｎ〕はサンプルの刻時されたシーケンスにおける１つのサンプルを表している。量子化器Ｑへの入力はｙ〔ｎ〕で表され、これもＤＳＭの出力信号である。この解析は、量子化器Ｑは処理された信号にランダムノイズを加える単なる加算器と過程した動作モデルに基づいている。従って、この解析に於いては量子化器は無視されている。
信号ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕、即ち、サンプル〔ｎ〕の出力信号ｙ〔ｎ〕は係数ｆを掛けた入力信号ｘ〔ｎ〕プラス先行積分器７の出力ｗ〔ｎ〕である。
積分器７の各出力信号に同じ原理を適用すると下記の式で表せる。
ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕
ｗ〔ｎ〕＝ｗ〔ｎ−１〕＋ｅｘ〔ｎ−１〕＋Ｅｙ〔ｎ−１〕＋ｖ〔ｎ−１〕
ｖ〔ｎ〕＝ｖ〔ｎ−１〕＋ｄｘ〔ｎ−１〕＋Ｄｙ〔ｎ−１〕＋ｕ〔ｎ−１〕
ｕ〔ｎ〕＝ｕ〔ｎ−１〕＋ｃｘ〔ｎ−１〕＋Ｃｙ〔ｎ−１〕＋ｔ〔ｎ−１〕
ｔ〔ｎ〕＝ｔ〔ｎ−１〕＋ｂｘ〔ｎ−１〕＋Ｂｙ〔ｎ−１〕＋ｓ〔ｎ−１〕
ｓ〔ｎ〕＝ｓ〔ｎ−１〕＋ａｘ〔ｎ−１〕＋Ａｙ〔ｎ−１〕
【００３０】
これらの等式は当該分野で公知のＺ変換等式に変換されると下記のとおりである。
Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ）
Ｗ（ｚ)(１−ｚ-1）＝ｚ-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋Ｖ（ｚ））
Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋Ｕ（ｚ））
Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋Ｔ（ｚ））
Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋Ｓ（ｚ））
Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００３１】
このＺ変換等式は、Ｘ（ｚ）の単一関数としてＹ（ｚ）を導出するために解くことができる。
【００３２】
これは、下記の等式の右側に示すように再表現できる。ＤＳＭの好ましい伝達関数は直列形式で表せる。
Ｙ（ｚ）／Ｘ（ｚ）
これは下記の等式の左辺に与えられており右辺と等しい。
【００３３】
この式を解いて、係数α０〜α５から係数ｆ〜ａを導き出し、係数β０〜β５からＥ〜Ａを導くことができる。係数αｎと係数βｎは、公知の仕方で好ましい伝達関数を与える。
ｆはニューメレータのＺ0 項だけである。従って、ｆ＝α０
項α０（１−Ｚ-1）5 は、左辺のニューメレータから減算されて下記のようになる。
α0 ＋α1 ｚ-1・・・＋・・・α5 ｚ-5−α0 （１−ｚ-1）5
【００３４】
同様にして、ｆ（１−Ｚ-1）5 は右辺のニューメレータから引かれる。そこでｅはＺ-1の項だけであり再計算された左辺ニューメレータにおける対応するα１と等しくされる。
この処理がニューメレータの全ての項に付いて繰り返される。
この処理がデノミネータの全ての項に付いて繰り返される。
【００３５】
【発明の効果】
本発明のオーディオ信号処理装置は、広い周波数帯域にわたり、高いサンプリング・レイトで、等化することによりオーディオ信号の忠実度を高め、非常に高い質のオーディオ信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明のオーディオ信号処理装置の一例の回路ブロック図である。
【図２】図１の信号処理装置において有用な１ビット・オーディオ信号ミキサの回路ブロック図である。
【図３】図２のミキサの積分器の回路ブロック図である。
【図４】係数計算に参照する５次のＤＳＭの回路ブロック図である。
【符号の説明】
２‥‥入力、４‥‥マイク、６‥‥ローパスフィルタ、８‥‥ＡＤＣ、１０‥‥プロセッサ、１２‥‥クロック回路
【発明の属する技術分野】
本発明は、オーディオ信号処理装置に関する。
【０００２】
【従来の技術】
従来、オーディオ帯域は約ＤＣ〜約２０ｋＨｚと認められており、その領域を越える周波数は聞こえないものとして無視されていた。事実、オーディオ帯域は、２０ｋＨｚで急激に終わるのではなくて、まるめられており、聴覚に秀でた人の中には２０ｋＨｚ以上の周波数は聞こえると考える人もあり、少なくとも、その従来の帯域外の可聴周波数帯域の周波数成分に影響を聞くことができると考えている。換言すると、２０ｋＨｚ以上の周波数は従来のオーディオ帯域におけるオーディオ・レスポンスの要素に影響する。
【０００３】
【発明が解決しようとする課題】
従来のオーディオ帯域は、ＤＣから２０ｋＨｚ又は２０Ｈｚから２０ｋＨｚの周波数帯域にある。ＤＣは聞き取れないが、ある種のオーディオ信号処理装置はＤＣまでの周波数レスポンスを有する。
【０００４】
前記２０ｋＨｚより高い周波数領域は、３０ｋＨｚ，５０ｋＨｚ又は１００ｋＨｚの上限まで広げてよい。本発明の処理装置はＤＣ又は２０Ｈｚから上限、例えば１００ｋＨｚまでの全帯域において成分を変えることができる。
この変更は、ゲイン・コントロール、周波数依存ゲイン・コントロール、周波数／位相特性コントロール、または当該分野の従来の他の任意の形式の変更等の等化（イコライズ）とすることができる。
【０００５】
或種の先行技術のオーディオ信号処理装置には２０ｋＨｚを越える帯域幅の伝送チャネルを含むことが見受けられるかもしれないが、先行技術のオーディオ信号処理装置は、本発明者が知る限りでは、従来のオーディオ帯域の外のオーディオ信号も変えるものではない。
【０００６】
本発明は、上記の点に鑑み、オーディオ信号帯域外の信号によりオーディオ信号が受ける影響を無くすことを課題とする。
【０００７】
【課題を解決するための手段】
本発明によれば、オーディオ信号成分を従来のオーディオ帯域だけでなく、従来のオーディオ帯域の上限から２４ｋＨｚ以上の周波数にわたる周波数領域でも変調するオーディオ信号処理装置が提供される。
本発明の一実施形態においては、上記オーディオ成分はサンプルされディジタル化されてディジタル・オーディオ成分を作る。
本発明の好ましい実施形態においては、このオーディオ信号成分は、例えば１９８ｋＨｚ以上、１．４ＭＨｚ以上、好ましくは２．８５ＭＨｚ、例えば２．８２２２４ＭＨｚのサンプリング・レイトでサンプルされ１ビット信号としてディジタル化される。
【０００８】
好ましい実施形態においては、処理装置は１ビットデルタ・シグマ変調器（ＤＳＭ）を含む。このＤＳＭは、フィルタ及び／又はゲイン・コントロール及び／又は信号加算又はミキサである。下記にＤＳＭの一例を説明する。
【０００９】
本発明は、非常に高い質のオーディオ信号処理装置を提供する。
従来の実行によれば、そのような広い周波数帯域にわたり、本発明の実施例に使われているような高いサンプリング・レイトで、等化することは、必要がないようにみえるが、そうすることが処理されたオーディオ信号の忠実度に寄与すると信じられている。
【００１０】
【発明の実施の形態】
図１を参照すると、オーディオ信号処理装置が例えばステレオ対のマイク４からのオーディオ信号を受信する入力２を有する。アンチ・エイリアシング・ローパス・フィルタ６が約ＤＣから約１００ｋＨｚの領域の信号成分を通過させる。このオーディオ信号は、アナログ・ディジタル変換器ＡＤＣ８でサンプルされディジタル化される。
【００１１】
このコンバータ（変換器）は、ｎビット変換器であり、ｎは 1以上、例えばディジタル・オーディオでは普通の１６である。ＡＤＣ８はｎビット・ディジタル化のために信号を適正なサンプル・レイトでサンプルする。このサンプル・レイトはクロック１２によって設定される。コンバータ８は１ビット・コンバータであることが好ましい。それは、１９８ｋＨｚ、又は１．４ＭＨｚ、好ましくは２．８２２４ＭＨｚのサンプリング・レイトを持つ。
【００１２】
このディジタル信号は、等化器（イコライザ）１０等のプロセッサ内で変換される。この等化器は従来のオーディオ帯域内だけでなく全周波数領域にわたり変更できる。
【００１３】
プロセッサ１０は、例えば下記のものでよい。
イコライザ；
ディジタル信号ミキサ；
格納用のオーディオ信号を符号化するプロセッサ；
伝送用のオーディオ信号を符号化するプロセッサ；
ＣＤ等の媒体上に記録するためのオーディオ信号を符号化するプロセッサ。
【００１４】
コンバータ８でｎビット信号が作られるのであれば、このプロセッサはｎビットプロセッサである。
コンバータ８は１ビット・コンバータであり、プロセッサ１０は１ビット・プロセッサであることが好ましい。プロセッサの一例は信号ミキサである。信号ミキサの場合には、該ミキサは複数の入力を有し、各入力が上記のとおりＤＣから２４ｋＨｚより高い周波数の領域にある成分を持つオーディオ信号を受信する。
【００１５】
１ビット・オーディオ信号ミキサの一例が図２に示されている。ここに参照して編入されたＵＫ特許出願９６２４６７１．５（Ｉ−９６−２４，Ｓ９６Ｐ５０６３ＧＢ００，Ｐ／１０５９）にもっと詳しく説明されている。
【００１６】
図２を参照すると、信号結合器はｎ次デルタ・シグマ変調器（ＤＳＭ）を含み、ここでｎは１以上である。ここに示す例は、３次のＤＳＭである（ｎ＝３）がｎは３よりも大きくてもよい。
【００１７】
ＤＳＭの次数は、積分器セクションの数によって規定される。図２のＤＳＭにおいては、第１及び第２の１ビット入力信号を受信するための２つの入力４Ａ及び４Ｂがある。このＤＳＭは、第１の段、ｎ−１個の中間段、及び最終段を有する。第１段は、３入力加算器６１；ＤＳＭの第１入力４Ａに接続された第１の１ビット乗算器ａ１；ＤＳＭの第２入力４Ｂに接続された第２の１ビット乗算器ｂ１；ＤＳＭの出力５に接続された第３の１ビット乗算器ｃ１；及び積分器７１を含む。
【００１８】
第１、第２及び第３の乗算器ａ１，ｂ１，ｃ１は１ビット信号に係数Ａ１，Ｂ１，Ｃ１を乗算する。各中間段は４つの入力を持つ加算器６２，６３、積分器７２，７３、第１の１ビット信号に係数Ａ２，Ａ３を乗算するためにＤＳＰの第１の入力に接続された第１係数乗算器ａ２，ａ３、第２の１ビット信号に係数Ｂ２，Ｂ３を乗算するためにＤＳＰの第２の入力に接続された第２係数乗算器ｂ２，ｂ３、ＤＳＰの１ビット出力信号に第３係数Ｃ２，Ｃ３を乗算するためにＤＳＭの出力に接続された第３係数乗算器ｃ２，ｃ３を含む。
【００１９】
各段の加算器は、前段の積分器の出力をその積分器に接続された各１ビット乗算器の出力に加算する。
ＤＳＭの最終段は、３入力を持つ加算器６４；第１信号に第１係数Ａ４を乗算する第１係数乗算器ａ４；第２信号に第２係数Ｂ４を乗算する第２係数乗算器ｂ４を含む。
【００２０】
加算器６４は乗算器ａ４及びｂ４の出力に前段の積分器７３の出力を加算する。この加算器６４は、量子化器Ｑに接続された出力を有する。
乗算器ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４は、全て１ビット乗算器であり、それらの乗算器に与えられる１ビット信号にｐビット係数を乗算してｐビット被乗数を作る。
【００２１】
加算器６１〜６４及び積分器７１〜７３は、ｐビット信号で動作する。
このｐビット信号は、例えば２の補数形式で表され、それによって、正と負の数が表される。
量子化器Ｑは、閾値レベルがゼロの比較器である。この量子化器への負入力は、−１（論理０）、正入力は＋１（論理１）として符号化され、出力５に１ビット出力を作る。
【００２２】
第１と第２の１ビット信号は、入力４Ａ及び４Ｂに与えられる。この第１及び第２信号をクロック回路４１によって提供される局部クロックに同期させるために同期回路４０が設けられている。この同期回路は、２つの入力信号を局部クロックに別々に同期させることができる。クロック回路４１はＤＳＭの刻時を制御することもできる。
【００２３】
係数Ａ１〜Ａ４，Ｂ１〜Ｂ４，及びＣ１〜Ｃ３は、下記のことを準備するために後述の係数の計算の項に説明されている方法を使って選ばれる。
（ａ）回路安定性；及び
（ｂ）ノイズ成形
【００２４】
係数Ｃ１〜Ｃ３は、ノイズ成形を与えるための固定値を有する。
係数Ａ１〜Ａ４及びＢ１〜Ｂ４は、入力信号の伝達関数のゼロを規定し、それらの信号に与えられるゲインを制御する。
【００２５】
本発明の一実施形態においては、係数Ａ１〜Ａ４及びＢ１〜Ｂ４は、第１及び第２の信号をその係数で規定された固定割合だけ合計するように選ばれる。従って、係数Ａ１〜Ａ４はＢ１〜Ｂ４とは相違する。係数Ａ１〜Ａ４は、対応するＢ１〜Ｂ４と等しくてもよい。
【００２６】
本発明の他の実施形態によれば、係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は係数発生器４２によって発生される。発生器４２は、係数格納器であって、制御信号ＣＳに応答する可変アドレス指定配列によってアドレス指定される複数セットの係数を格納する。
【００２７】
これに代えて、係数発生器４２は、マイクロコンピュータとすることができ、制御信号に応答して係数を発生する。
図３は積分器７１，７２，７３の一例を示す。この積分器は加算器３０及び１ビット遅延素子３１及びその遅延素子の出力から加算器の入力へのフィードバック路を含む。従って、遅延素子の出力は加算器の信号入力に加算される。加算器３０は、加算器６１，６２，６３から切り離して、又はそれによって実施してもよい。
【００２８】
図３のＤＳＭの一変更において、第２入力４Ｂ及び係数乗算器Ｂ１，Ｂ２，Ｂ３，Ｂ４は省略される。
係数Ａ１〜Ａ４は（もし準備されていればＢ１〜Ｂ４も）、予め定められたフィルタ特性のノイズ成形に加えて、その信号に与えるように選ぶことができる。
図１のマイク４は、少なくともＤＣから２４ｋＨｚ以上の帯域幅を有する。
このマイク４は、少なくともＤＣから２４ｋＨｚの帯域幅の信号成分を作ることができる他のオーディオ信号ソースによって置き換えることができる。
【００２９】
「係数の計算」
図８は、５次のＤＳＭを示しており、係数ａ〜ｆ、係数Ａ〜Ｅ、加算器６及び積分器７を有する。積分器７は単位遅延を与える。これらの積分器の出力は、左から順にｓ〜ｗである。このＤＳＭへの入力は、信号ｘ〔ｎ〕であり、〔ｎ〕はサンプルの刻時されたシーケンスにおける１つのサンプルを表している。量子化器Ｑへの入力はｙ〔ｎ〕で表され、これもＤＳＭの出力信号である。この解析は、量子化器Ｑは処理された信号にランダムノイズを加える単なる加算器と過程した動作モデルに基づいている。従って、この解析に於いては量子化器は無視されている。
信号ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕、即ち、サンプル〔ｎ〕の出力信号ｙ〔ｎ〕は係数ｆを掛けた入力信号ｘ〔ｎ〕プラス先行積分器７の出力ｗ〔ｎ〕である。
積分器７の各出力信号に同じ原理を適用すると下記の式で表せる。
ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕
ｗ〔ｎ〕＝ｗ〔ｎ−１〕＋ｅｘ〔ｎ−１〕＋Ｅｙ〔ｎ−１〕＋ｖ〔ｎ−１〕
ｖ〔ｎ〕＝ｖ〔ｎ−１〕＋ｄｘ〔ｎ−１〕＋Ｄｙ〔ｎ−１〕＋ｕ〔ｎ−１〕
ｕ〔ｎ〕＝ｕ〔ｎ−１〕＋ｃｘ〔ｎ−１〕＋Ｃｙ〔ｎ−１〕＋ｔ〔ｎ−１〕
ｔ〔ｎ〕＝ｔ〔ｎ−１〕＋ｂｘ〔ｎ−１〕＋Ｂｙ〔ｎ−１〕＋ｓ〔ｎ−１〕
ｓ〔ｎ〕＝ｓ〔ｎ−１〕＋ａｘ〔ｎ−１〕＋Ａｙ〔ｎ−１〕
【００３０】
これらの等式は当該分野で公知のＺ変換等式に変換されると下記のとおりである。
Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ）
Ｗ（ｚ)(１−ｚ-1）＝ｚ-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋Ｖ（ｚ））
Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋Ｕ（ｚ））
Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋Ｔ（ｚ））
Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋Ｓ（ｚ））
Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００３１】
このＺ変換等式は、Ｘ（ｚ）の単一関数としてＹ（ｚ）を導出するために解くことができる。
これは、下記の等式の右側に示すように再表現できる。ＤＳＭの好ましい伝達関数は直列形式で表せる。
Ｙ（ｚ）／Ｘ（ｚ）
これは下記の等式の左辺に与えられており右辺と等しい。
この式を解いて、係数α０〜α５から係数ｆ〜ａを導き出し、係数β０〜β５からＥ〜Ａを導くことができる。係数αｎと係数βｎは、公知の仕方で好ましい伝達関数を与える。
ｆはニューメレータのＺ0 項だけである。従って、ｆ＝α０
項α０（１−Ｚ-1）5 は、左辺のニューメレータから減算されて下記のようになる。
α0 ＋α1 ｚ-1・・・＋・・・α5 ｚ-5−α0 （１−ｚ-1）5
【００３４】
同様にして、ｆ（１−Ｚ-1）5 は右辺のニューメレータから引かれる。そこでｅはＺ-1の項だけであり再計算された左辺ニューメレータにおける対応するα１と等しくされる。
この処理がニューメレータの全ての項に付いて繰り返される。
この処理がデノミネータの全ての項に付いて繰り返される。
【００３５】
【発明の効果】
本発明のオーディオ信号処理装置は、広い周波数帯域にわたり、高いサンプリング・レイトで、等化することによりオーディオ信号の忠実度を高め、非常に高い質のオーディオ信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明のオーディオ信号処理装置の一例の回路ブロック図である。
【図２】図１の信号処理装置において有用な１ビット・オーディオ信号ミキサの回路ブロック図である。
【図３】図２のミキサの積分器の回路ブロック図である。
【図４】係数計算に参照する５次のＤＳＭの回路ブロック図である。
【符号の説明】
２‥‥入力、４‥‥マイク、６‥‥ローパスフィルタ、８‥‥ＡＤＣ、１０‥‥プロセッサ、１２‥‥クロック回路
Claims (4)
- それぞれ１ビット信号の第１及び第２のオーディオ信号が入力されて、その入力したオーディオ信号を、ｎ次の（但しｎは１よりも大きい）１ビットデルタ・シグマ変調器を用いて混合するオーディオ信号処理装置であって、
前記１ビットデルタ・シグマ変調器は、
第１の１ビット信号を受信する入力と、ｐビット信号を１ビット信号に再量子化する量子化器であって量子化された信号が当該信号処理装置の出力信号である量子化器と、複数の結合器とを備え、
前記複数の結合器は、初段結合器と少なくとも１つの中間結合器と最終結合器で構成され、
前記初段結合器は、
前記第１のオーディオ信号である第１の１ビット信号に第１係数を乗算した信号と、前記第２のオーディオ信号である第２の１ビット信号に第２係数を乗算した信号と、前記出力信号に第３係数を乗算した信号とを加算し、その加算信号を積分した積分信号を得、
前記中間結合器は、
前記第１のオーディオ信号である第１の１ビット信号に第１係数を乗算した信号と、前記第２のオーディオ信号である第２の１ビット信号に第２係数を乗算した信号と、前記出力信号に第３係数を乗算した信号と、直前の前段の結合器の積分信号とを加算し、その加算信号を積分した積分信号を得、
最終結合器は、
前記第１のオーディオ信号である第１の１ビット信号に第１係数を乗算した信号と、前記第２のオーディオ信号である第２の１ビット信号に第２係数を乗算した信号と、直前の前段の結合器の積分信号とを加算し、その加算信号を前記量子化器で量子化して出力信号を得、
前記第１のオーディオ信号と前記第２のオーディオ信号を、前記第１及び第２係数で規定される割合で混合すると共に、前記第３係数がノイズ成形を与えるように選ばれたオーディオ信号処理装置。 - 請求項２に記載の信号処理装置において、前記第１係数及び第２係数が可変であるオーディオ信号処理装置。
- 請求項２に記載の信号処理装置において、前記第１及び第２係数が固定であるオーディオ信号処理装置。
- 請求項２に記載の信号処理装置において、入力した前記第１及び第２のオーディオ信号を、前記１ビットデルタ・シグマ変調器の刻時制御をする局部クロックに同期させる手段を有するオーディオ信号処理装置。
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