JP3930461B2

JP3930461B2 - Amplifier circuit and liquid crystal display device using the same

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Publication number: JP3930461B2
Application number: JP2003202553A
Authority: JP
Inventors: 類伊藤; 哲朗板倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-09-30
Filing date: 2003-07-28
Publication date: 2007-06-13
Anticipated expiration: 2023-07-28
Also published as: JP2004180268A

Description

【０００１】
【発明の属する技術分野】
本発明は、容量性負荷の高速駆動に適した増幅回路及びこれを用いた液晶ディスプレイ装置に関する。
【０００２】
【従来の技術】
増幅回路において、セトリングタイムは回路の性能を決定する重要なファクタの一つであり、これをできるだけ短くすることが要求される。特に、液晶セルのような大容量の容量性負荷を駆動する増幅回路では、電流駆動能力が低いと負荷を充放電するためにより時間がかかるため、高速なセトリングを実現することが難しい。
【０００３】
電流駆動能力を高めるため、従来、出力段をＡＢ級やプッシュプル構成にした増幅回路が提案されている。そのような増幅回路は、例えばH.W.KLEIN, et. al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18, NO. 6,Dec., 1983 （非特許文献１）の図２に記載されている。この増幅回路では、差動入力信号の正相信号及び逆相信号を差動対トランジスタのゲート端子で受け、差動対トランジスタのうち、正相信号を受ける第１トランジスタのドレイン電圧を出力段を構成するコンプリメンタリ・トランジスタ対のＰＭＯＳトランジスタのゲート端子に供給する。一方、逆相信号を受ける第２トランジスタのドレイン電圧を２段のカレントミラー回路からなるレベルシフト回路を介してコンプリメンタリ・トランジスタ対のＮＭＯＳトランジスタのゲート端子に供給する。
【０００４】
【非特許文献１】
H.W.KLEIN, et. al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18, NO. 6,Dec., 1983
【０００５】
【発明が解決しようとする課題】
非特許文献１の増幅回路は、差動入力信号の正負両方の信号に対して高い電流駆動能力を得ることが難しいという問題がある。すなわち、差動入力信号の正相信号の電圧が逆相信号の電圧より大きい場合は、差動対トランジスタのうち正相信号がゲート端子に入力されている第１トランジスタにバイアス電流が流れる。このとき、逆相信号がゲート端子に入力されている第２トランジスタはオフ状態となるため、出力段のＰＭＯＳトランジスタのゲート電圧は低くなり、ＰＭＯＳトランジスタは負荷に対して高い電流駆動能力を得ることができる。
【０００６】
これに対して、差動入力信号の正相信号の電圧が逆相信号の電圧より小さい場合、第１トランジスタはオフ状態となり、第２トランジスタにバイアス電流が流れる。このとき、第２トランジスタに流れる電流に比例した電流が２段のカレントミラー回路を介して出力段のＮＭＯＳトランジスタに流れる。従って、ＮＭＯＳトランジスタはバイアス電流に比例した電流しか流せないため、電流駆動能力が低いということになる。
【０００７】
正負両方の入力信号に対して高い電流駆動能力を得るには、バイアス電流を増加させるか、あるいは出力段のトランジスタのチャネル長とチャネル幅の比を大きくとればよい。しかしバイアス電流を増加させると、回路の消費電流が大きくなる。チャネル長とチャネル幅の比を大きくとると、出力段のバイアス電流が増えるだけでなく、集積化した場合にチップ面積が大きくなってしまう。
【０００８】
このように従来の容量性負荷駆動用の増幅回路では、セトリングタイムを短くするために正負両方の入力信号に対して電流駆動能力を高くしようとすると、消費電流が増加するという問題がある。
【０００９】
本発明の目的は、従来よりも少ないバイアス電流で正負両方の大信号入力時に高い電流駆動能力を実現して、セトリングタイムを短縮できる増幅回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一つの態様に係る増幅回路では、信号入力端子からの入力信号を受ける入力段と、該入力段からの出力信号に依って駆動される出力段から構成される。出力段には、第１及び第２ノードにそれぞれ接続された第１及び第２の電流出力端を有する第１及び第２の電流源と、第２ノードに接続された電流入力端を有する第３の電流源が設けられる。入力段の出力信号によって、第１及び第２の電流源の電流または第３の電流源の電流の少なくとも一方が制御される。
【００１１】
第１のノードには、ゲート端子に所定のバイアス電圧が与えられた第１導電型の第１トランジスタのドレイン端子が接続され、第２ノードには第１トランジスタのソース端子が接続される。
【００１２】
出力段には、さらにコンプリメンタリ・トランジスタ対、すなわちゲート端子が第１ノードに接続され、ソース端子が高電位側の第１電源に接続された第２導電型の第２トランジスタと、ゲート端子が第２ノードに接続され、ソース端子が低電位側の第２電源に接続された第１導電型の第３トランジスタが設けられ、これら第２及び第３のドレイン端子は信号出力端子に接続される。
【００１３】
このように構成された増幅回路では、第１、第３の電流源にカスコード接続された第１トランジスタのゲート端子に所定のバイアス電圧を与えておくことにより、無信号入力時に第２トランジスタに流れるバイアス電流を制限することができる。一方、正の大信号入力時には第１トランジスタが大電流を流すことにより、また、負の大信号入力時には第１トランジスタがオフ状態となるようにすることにより、正負両方の大信号入力時に、信号出力端子に接続されている第２及び第３トランジスタの電流駆動能力が向上し、これによってセトリングタイムが短縮される。
【００１４】
本発明の他の態様に係る増幅回路では、出力段に第１、第２及び第３の電流出力端をそれぞれ有する第１、第２及び第３の電流源と、第１、第２及び第３の電流入力端をそれぞれ有する第４、第５及び第６の電流源が設けられる。第２の電流出力端は第１ノードに接続され、第３の電流出力端は第２ノードに接続され、第１の電流入力端は第２ノードに接続され、第３の電流入力端は第１ノードに接続される。入力段からの出力信号出力信号により第１及び第３の電流源の電流または第４の電流源の電流の少なくとも一方と第２の電流源の電流または第５及び第６の電流源の少なくとも一方が制御される。
【００１５】
ゲート端子に所定のバイアス電圧が与えられた第１導電型の第１トランジスタのドレイン端子が第１の電流出力端に接続され、第１トランジスタのソース端子が第２ノードに接続される。また、ゲート端子に所定のバイアス電圧が与えられた第２導電型の第２トランジスタのソース端子が第１ノードに接続され、ドレイン端子が第２の電流入力端に接続される。
【００１６】
出力段には、さらにコンプリメンタリ・トランジスタ対、すなわちゲート端子が第１ノードに接続され、ソース端子が高電位側の第１電源に接続された第２導電型の第３トランジスタと、ゲート端子が第２ノードに接続され、ソース端子が低電位側の第２電源に接続された第１導電型の第４トランジスタが設けられ、これら第２及び第３のドレイン端子は信号出力端子に接続される。
【００１７】
このように構成された増幅回路においても、正負両方の大信号入力時に、信号出力端子に接続されている第３及び第４トランジスタに対する電流駆動能力を高めて、セトリングタイムを短縮することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態に係る増幅回路を示す。図１に示す増幅回路は、信号入力端子１からの入力信号を増幅する入力段２と、入力段１からの出力信号をさらに増幅して信号出力端子５へ出力する出力段３を有する。信号出力端子５には、例えば容量性負荷６が接続される。
【００１９】
出力段３は、ｐチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）Ｐ１、ｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという）Ｎ１，Ｎ２及び第１〜第３の電流源Ｉ１，Ｉ２，Ｉ３により構成されている。以下、出力段３の構成を詳しく説明する。
【００２０】
第１及び第２の電流源Ｉ１，Ｉ２は、入力端が高電位側の第１電源Ｖｄｄに接続された電流吐き出し型の電流源であり、電流出力端から電流を出力する。第３の電流源Ｉ３は、出力端が低電位側の第２電源Ｖｓｓ（例えば、グラウンド）に接続された電流吸い込み型の電流源であり、電流入力端に電流を入力する。
【００２１】
電流源Ｉ１，Ｉ２，Ｉ３は、本実施形態ではいずれも電流値を外部からの制御信号により制御できる可変電流源であり、入力段２からの出力信号が制御信号として与えられる。入力段２の出力信号電圧に対して、電流源Ｉ１，Ｉ２の電流と電流源Ｉ３の電流とは相補的に変化するように構成される。すなわち、入力段２の出力信号の電圧増加に対して、電流源Ｉ１，Ｉ２の電流は減少し、電流源Ｉ３の電流は増加する。
【００２２】
電流源Ｉ１の電流出力端は、ＮＭＯＳトランジスタＮ１のドレイン端子に接続される。電流源Ｉ１の電流出力端とＮＭＯＳトランジスタＮ１のドレイン端子との接続点を第１ノードｎ１とする。ＮＭＯＳトランジスタＮ１のソース端子は、電流源Ｉ２の電流出力端と電流源Ｉ３の電流入力端に接続される。ＮＭＯＳトランジスタＮ１のソース端子と電流源Ｉ２の電流出力端及び電流源Ｉ３の電流入力端との接続点を第２ノードｎ２とする。
【００２３】
ＮＭＯＳトランジスタＮ１のゲート端子には、バイアス回路４から適当なバイアス電圧が与えられている。バイアス回路４は、後述するようにＮＭＯＳトランジスタＮ１のゲート端子に信号入力端子１からの入力信号電圧に依存したバイアス電圧を供給するように構成されていてもよいが、直流のバイアス電圧を供給するようにしてもよい。
【００２４】
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２は、最終段のコンプリメンタリ・トランジスタ対を形成している。ＰＭＯＳトランジスタＰ１のソース端子は第１電源Ｖｄｄに接続され、ＮＭＯＳトランジスタＮ２のソース端子は第２電源Ｖｓｓに接続され、トランジスタＰ１，Ｎ２のドレイン端子は信号出力端子５に共通に接続される。ＰＭＯＳトランジスタＰ１のゲート端子は第１ノードｎ１に接続され、ＮＭＯＳトランジスタＮ２のゲート端子は第２ノードｎ２に接続される。
【００２５】
次に、本実施形態の増幅回路の動作について説明する。
信号入力端子１からの入力信号は、入力段２によって増幅される。入力段２からの出力信号は、電流源Ｉ１，Ｉ２，Ｉ３に制御信号として供給される。これにより電流源Ｉ１，Ｉ２，Ｉ３には、入力段２からの出力信号に応じた電流が流れる。
【００２６】
電流源Ｉ１，Ｉ２，Ｉ３を流れる電流をそれぞれｉ１，ｉ２，ｉ３で表すと、入力段２の出力信号電圧が高いときは電流ｉ１，ｉ２は小さくなり、電流ｉ３が大きくなる。入力段２の出力信号電圧が低いときは電流ｉ１，ｉ２が大きくなり、電流ｉ３は小さくなる。
【００２７】
電流源Ｉ１，Ｉ２，Ｉ３は、信号入力端子１への無信号入力時、つまり入力段２の出力信号電圧が零のときには、ｉ１＋ｉ２＝ｉ３となるように構成される。このとき、トランジスタＮ１のソース電圧によりトランジスタＮ２のゲート電圧が決定され、それに従いトランジスタＮ２のバイアス電流が決定される。従って、バイアス回路４によってトランジスタＮ１のゲート電圧（バイアス電圧）を適当な値に設定すれば、無信号入力時のトランジスタＰ１，Ｎ２のバイアス電流を制限することができる。
【００２８】
信号入力端子１への大信号入力時、つまり入力段２の出力信号電圧が大きく増減するときは、ｉ１＋ｉ２とｉ３の平衡が崩れる。このとき、以下のような動作により、正負の大信号入力時に容量性負荷６に対する高い電流駆動能力を実現することができる。
【００２９】
まず、正の大信号入力時には、入力段２の出力信号電圧は高くなるため、電流ｉ１，ｉ２は零に近い値となり、電流ｉ３が大きくなる。このためトランジスタＮ２，Ｐ１のゲート電圧は、無信号入力時と比較して低くなる。従って、トランジスタＰ１は大電流を信号出力端子５に供給する一方、トランジスタＮ２はオフ状態となって電流を流さないので、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００３０】
次に、負の大信号入力時には、入力段２の出力信号電圧は低くなるため、電流ｉ１，ｉ２が大きくなり、電流ｉ３は零に近い値となる。これによりトランジスタＮ２のゲート電圧が高くなる。このためトランジスタＮ１のソース電圧は高くなり、Ｎ１がオフ状態となる。よってトランジスタＰ１のゲート電圧も高くなる。従って、トランジスタＰ１はオフ状態となる一方、トランジスタＮ２には信号出力端子５から大電流を流入することにより、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００３１】
このように本実施形態の増幅回路では、無信号入力時のバイアス電流を制限して消費電流を削減しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを効果的に短縮することができる。
【００３２】
次に、位相補償について説明する。図１に示したような入力段２と出力段３からなる二段構成の増幅回路では、より安定な動作を実現するために何らかの位相補償を行うことが望ましい。図２及び図３は、図１に示した実施形態の増幅回路に付加する位相補償回路の具体例を示す図である。
図２では、第２ノードｎ２と信号出力端子５との間に少なくともキャパシタを含む位相補償用のインピーダンス素子７を接続している。このようなキャパシタは、ミラー容量と呼ばれる。
【００３３】
図３では、コンプリメンタリ・トランジスタ対を形成するトランジスタＰ１，Ｎ２のドレイン端子と信号出力端子５との間に抵抗素子を含む位相補償用のインピーダンス素子８を接続している。インピーダンス素子８に含まれる抵抗素子については、電界効果トランジスタのオン抵抗により実現してもよい。
これらの位相補償手段については、例えば特開平１０−１５０４２７号公報等に記載されているので、詳しい説明は省略する。
【００３４】
（第２の実施形態）
図４には、図１に示す増幅回路の構成を変形した本発明の第２の実施形態に係る増幅回路を示す。
本実施形態の増幅回路では、電流源Ｉ１，Ｉ２，Ｉ３のうちＩ１，Ｉ２のみが第１の実施形態と同様に入力段２の出力信号電圧によって制御される電流を流すように可変電流源として構成され、電流源Ｉ３は電流値固定の単なる定電流源とされている。
【００３５】
本実施形態において、入力段２の出力信号電圧が高いときは電流源Ｉ１，Ｉ２を流れる電流ｉ１，ｉ２が定電流源Ｉ３を流れる電流ｉ３よりも小さくなり、入力段２の出力信号電圧が低いときは電流ｉ１，ｉ２が電流ｉ３よりも大きくなり、また信号入力端子１への無信号入力時、つまり入力段２の出力信号電圧が零のときにはｉ１＋ｉ２＝ｉ３となる点は、第１の実施形態と同様である。
【００３６】
信号入力端子１への大信号入力時、つまり入力段２の出力信号電圧が大きく増減するときは、ｉ１＋ｉ２とｉ３の平衡が崩れるが、このときの動作は次のようになる。
まず、正の大信号入力時には、入力段２の出力信号電圧は高くなるため、電流ｉ１，ｉ２が零に近い値（それぞれｉ１min，ｉ２minとする）となる。このとき、ｉ１min＋ｉ２min＜ｉ３を満たしているならば、トランジスタＮ２，Ｐ１のゲート電圧は無信号入力時と比較して低くなる。従って、トランジスタＰ１は大電流を信号出力端子に供給し、一方、トランジスタＮ２はオフ状態となることにより、容量性負荷６に対して高い電流駆動能力を実現することができる。
【００３７】
次に、負の大信号入力時には、入力段２の出力信号電圧は低くなるため、電流ｉ１，ｉ２が大きく増加する（それぞれｉ１max，ｉ２maxとする）。このとき、ｉ１max＋ｉ２max＞ｉ３を満たすならば、トランジスタＮ２のゲート電圧が高くなる。よって、トランジスタＮ１のソース電圧は高くなり、Ｎ１がオフ状態となる。これにより、トランジスタＰ１のゲート電圧も高くなる。さらに、ｉ２max＞ｉ３を満たすならばトランジスタＮ２のゲート電圧はより高くなる。従って、トランジスタＰ１はオフ状態となり、一方、トランジスタＮ２には信号出力端子５から大電流が流入することにより、容量性負荷６に対して高い電流駆動能力を実現することができる。
【００３８】
このように本実施形態の回路構成によっても、第１の実施形態と同様に無信号入力時のバイアス電流を制限しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを短縮することが可能となる。
【００３９】
（第３の実施形態）
図５には、図１に示す増幅回路の構成を変形した本発明の第３の実施形態に係る増幅回路を示す。
本実施形態の増幅回路では、第２の実施形態と逆に電流源Ｉ１，Ｉ２，Ｉ３のうちＩ３のみが第１の実施形態と同様に入力段２の出力信号電圧によって制御される電流を流すように可変電流源によって構成され、電流源Ｉ１，Ｉ２は電流値固定の単なる定電流源とされている。すなわち、入力段２の出力信号電圧が高いときは電流源Ｉ３の電流ｉ３が大きくなり、入力段２の出力信号電圧が低いときはｉ３が小さくなるように構成される。
【００４０】
本実施形態の増幅回路では、無信号入力時には第１及び第２の実施形態と全く同様の動作を行い、信号入力端子１への大信号入力時には、次のような動作を行う。
まず、正の大信号入力時には、入力段２の出力信号電圧が高くなるため、電流源Ｉ３を流れる電流ｉ３が大きくなる（Ｉ３maxとする）。このとき、ｉ１＋ｉ２＜ｉ３maxを満たすならば、第１及び第２の実施形態と同様の結果が得られる。一方、負の大信号入力時は、入力段２からの出力信号電圧が低くなるため、電流ｉ３は小さくなる（ｉ３minとする）。このとき、ｉ１＋ｉ２＞ｉ３minを満たすならば、第１及び第２の実施形態と同様の結果が得られる。
このように本実施形態の回路構成においても、第１及び第２の実施形態と同様の効果を得ることができる。
【００４１】
（第４の実施形態）
図６は、図１の構成を具体化した本発明の第４の実施形態に係る増幅回路であり、図１における入力段２にトランスコンダクタを用いた例を示している。入力段２は、トランスコンダクタ（Ｇｍ）９と電流源Ｉ０とＰＭＯＳトランジスタＰ４〜Ｐ６及びＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６により構成される。また、図６では図１に示した電流源Ｉ１をＰＭＯＳトランジスタＰ３により、電流源Ｉ２をＰＭＯＳトランジスタＰ２により、電流源Ｉ３をＮＭＯＳトランジスタＮ３により、それぞれ実現している。
【００４２】
トランジスタＰ５，Ｐ４は、第１のカレントミラー回路を形成しており、以下同様にトランジスタＰ６，Ｐ３，Ｐ２は第２のカレントミラー回路を形成し、トランジスタＮ４，Ｎ１は第３のカレントミラー回路を形成し、トランジスタＮ５，Ｎ３は第４のカレントミラー回路を形成している。
【００４３】
入力段２において、信号入力端子１からの入力信号はトランスコンダクタ９によって電圧−電流変換され、トランスコンダクタ９の正相出力端子（＋端子）と逆相出力端子（−端子）から互いに逆相の電流信号として出力される。
【００４４】
無信号入力時には、トランスコンダクタ９の＋端子と−端子から出力される電流は等しい。このとき、電流源トランジスタＰ２，Ｐ３に流れる電流は、第２のカレントミラー回路によりトランジスタＰ６に流れる電流に基づき決定される。電流源トランジスタＮ３に流れる電流は、第１、第３及び第４のカレントミラー回路を介してトランジスタＰ５に流れる電流に基づき決定される。ここでトランジスタＮ３，Ｐ２，Ｐ３のチャネル幅(W)とチャネル長(L)の比をそれぞれ(W/L)_N3，(W/L)_P2，(W/L)_P3とすると、(W/L)_N3＝(W/L)_P2＋(W/L)_P3を満たすように設計を行うことにより、図１に示した増幅回路の無信号入力時の状態と等しくなり、トランジスタＮ１のソース電圧によりＮ２のゲート電圧を決定することが可能となる。
【００４５】
トランジスタＮ１のゲート電圧は、トランジスタＮ１とＮ４とにより形成される第３のカレントミラー回路によって与えられている。従って、無信号入力時にはトランジスタＮ２のゲート電圧はトランジスタＮ５のゲート電圧と等しくなり、Ｎ２に流れる電流はトランジスタＰ５に流れる電流に正比例する。従って、トランスコンダクタ９により無信号入力時にトランジスタＮ２に流れる電流を制御することができる。
【００４６】
正の大信号入力時には、トランスコンダクタ９の＋端子から出力される電流は大きくなり、−端子から出力される電流は小さくなる。このとき、トランジスタＰ５に流れる電流は大きくなり、トランジスタＰ６に流れる電流は小さくなる。トランジスタＰ５に流れる電流が大きくなると、トランジスタＰ５はトランジスタＰ４と第１のカレントミラー回路を生成しているため、トランジスタＰ４に流れる電流も大きくなる。トランジスタＮ５はダイオード接続の構成となっているので、Ｎ５に流れる電流が大きくなるとＮ５のゲート電圧は高くなる。従って、入力段２からトランジスタＮ３のゲート端子に与えられる電圧は高くなり、トランジスタＮ３は大きい電流を流すようになる。また、トランジスタＰ６に流れる電流が小さくなるとＰ６のゲート電圧は高くなる。従って、入力段２からトランジスタＰ２，Ｐ３のゲート端子に与えられる電圧は高くなり、Ｐ２，Ｐ３が流す電流は小さくなる。
【００４７】
一方、負の大信号入力時には、トランスコンダクタ９の＋端子から出力される電流は小さくなり、−端子から出力される電流は大きくなる。このとき、トランジスタＰ５に流れる電流は小さくなり、トランジスタＰ６に流れる電流は大きくなる。トランジスタＰ５に流れる電流が小さくなると、トランジスタＰ５とＰ４による第１のカレントミラー回路によりトランジスタＰ４に流れる電流も小さくなる。トランジスタＮ５はダイオード接続の構成となっているので、Ｎ５に流れる電流が小さくなるとＮ５のゲート電圧は低くなる。従って、入力段２からトランジスタＮ３のゲート端子に与えられる電圧は低くなり、Ｎ３に流れる電流は小さくなる。また、トランジスタＰ６に流れる電流が大きくなると、Ｐ６のゲート電圧は低くなる。従って、入力段２からトランジスタＰ２，Ｐ３のゲート端子に与えられる電圧は低くなり、トランジスタＰ２，Ｐ３が流す電流は大きくなる。
【００４８】
このように図６の回路構成により、図１に示した第１の実施形態で説明した増幅回路の動作を実現できることは明らかである。
なお、図６ではトランジスタＮ１のゲート端子に交流的に接地されたバイアス電圧を供給しているが、図７に示すように、トランジスタＮ１のゲート端子にトランスコンダクタ９、トランジスタＰ５，Ｐ４，Ｎ４を介して信号入力端子１から入力信号電圧に依存したバイアス電圧が供給されるようにしてもよい。このようにすると、大信号入力時にトランジスタＮ１のゲート電圧に大信号入力の影響を与えることができるため、一時的な貫通電流が生じてしまうが、電流駆動能力を高くすることができる。
【００４９】
図８は、図６，図７におけるトランスコンダクタの具体的構成例であり、差動対トランジスタＭ１，Ｍ２によって構成される一般的なトランスコンダクタである。他に、特開平７−１８３７４１号公報に記載されているような広い同相入力電圧範囲を有するトランスコンダクタを用いることも有効である。
【００５０】
（第５の実施形態）
図９は、図１の構成を具体化した本発明の第４の実施形態に係る増幅回路であり、図１における入力段２にフォールデッドカスコード型の入力回路を用いた例を示している。すなわち、入力段２はＰＭＯＳトランジスタＰ３，Ｐ７〜Ｐ９、ＮＭＯＳトランジスタＮ１，Ｎ４及び電流源Ｉ４〜Ｉ６により構成される。
【００５１】
また、図９では図６及び図７と同様に、出力段３における図１に示した電流源Ｉ１をＰＭＯＳトランジスタＰ３により、電流源Ｉ２をＰＭＯＳトランジスタＰ２により、それぞれ実現している。一方、図１に示した電流源Ｉ３については電流源Ｉ６とＮＭＯＳトランジスタＮ３により実現している。このようにフォールデッドカスコード型の入力回路からなる入力段２と出力段３とで各々の構成要素の一部であるトランジスタＮ１，Ｐ３及び電流源Ｉ６を共有することによって、素子数の削減を図ることができる。
【００５２】
ここで、図９においては図１に示した電流源Ｉ１，Ｉ２はＰＭＯＳトランジスタＰ３，Ｐ２によりそれぞれ実現されているため、トランジスタＰ３のドレイン・ソース間電圧とトランジスタＰ２のドレイン・ソース間電圧の差により、流れる電流に偏差が生じる。この電流偏差は、増幅回路のオフセット電圧に影響を与える。この電流偏差を生じないようにするため、本実施形態では出力段３において電流源Ｉ２の電流出力端であるトランジスタＰ２のドレイン端子と、電流源Ｉ３の電流入力端である電流源Ｉ６とトランジスタＮ３のドレイン端子との接続点との間に、トランジスタＰ４が挿入されている。
【００５３】
すなわち、トランジスタＰ４のソース端子は電流源Ｉ２の電流出力端であるトランジスタＰ２のドレイン端子に接続され、Ｐ４のドレイン端子は電流源Ｉ３の電流入力端である電流源Ｉ６とトランジスタＮ３のドレイン端子との接続点に接続される。さらに、トランジスタＰ４のゲート端子にはバイアス電圧Ｖbias1が与えられている。
【００５４】
このような構成として、バイアス電圧Ｖbias1として無信号入力時にトランジスタＰ４のソース電圧がトランジスタＰ３のドレイン電圧に等しくなるような電圧を与える。これによって無信号入力時のトランジスタＰ３，Ｐ２のドレイン・ソース間電圧を等しくすることより、トランジスタＰ３，Ｐ２のドレイン・ソース間電圧の差の影響による前述の電流偏差を小さくすることができる。
【００５５】
（第６の実施形態）
図１０は、図９に示す増幅回路を変形した本発明の第６の実施形態に係る増幅回路である。本実施形態の増幅回路では、出力段３にＰＭＯＳトランジスタＰ１０がさらに追加されている。トランジスタＰ１０のソース端子は、図１に示した電流源Ｉ３の電流出力端であるトランジスタＰ３のドレイン端子に接続され、トランジスタＰ８のドレイン端子はトランジスタＰ４のソース端子に接続されている。さらに、トランジスタＰ１０のゲート端子には図示しないバイアス電圧が与えられている。
【００５６】
図９に示した増幅回路では、大信号入力時にトランジスタＰ１のゲート電圧が大きく変化することにより、増幅回路の電流駆動能力を増加させている。一方、負の大信号入力時にはトランジスタＰ１のゲート電圧が電源電圧（電源Ｖｄｄの電圧）まで変化してＰ１がオフ状態となるが、最終的なセトリングまでにはＰ１のゲート電圧が電源電圧から無信号入力時の安定した電圧まで変化する時間分だけ遅延が生じる。
【００５７】
このようなセトリングの遅れを避けるため、本実施形態ではトランジスタＰ１０により、トランジスタＰ１のゲート電圧が電源電圧まで変化することがないようにリミッタを設けて、セトリングタイムの短縮を図っている。トランジスタＰ４に与えられるバイアス電圧Ｖbias1は、無信号入力時にＰ４のソース電圧が無信号入力時にトランジスタＰ１のゲート電圧と等しくなるように設定されている。また、トランジスタＰ４はソースフォロワ回路と近似した構成となっているため、大信号入力時でもソース電圧に大きな変化は生じない。
【００５８】
従って、トランジスタＰ４のソース端子とトランジスタＰ１のゲート端子の間を大信号入力時にトランジスタＰ１０によって接続することで、トランジスタＰ１のゲート端子が電源電圧まで変化してしまうのを防ぐことができる。これにより最終的なセトリングを高速にでき、増幅回路のさらなる高速化を達成することができる。
【００５９】
（第７の実施形態）
図１１は、本発明の第７の実施形態に係る増幅回路の構成を示す図である。本実施形態の増幅回路は、出力段３の構成がこれまでの実施形態と異なる。本実施形態における出力段３は、ＰＭＯＳトランジスタＰ１１，Ｐ１２、ＮＭＯＳトランジスタＮ１１，Ｎ１２及び第１〜第６の電流源Ｉ１１〜Ｉ１６によって構成される。
【００６０】
第１〜第３の電流源Ｉ１１，Ｉ１２，Ｉ１３は、入力端が高電位側の第１電源Ｖｄｄに接続された電流吐き出し型の電流源であり、電流出力端から電流を出力する。第４〜第６の電流源Ｉ１４，Ｉ１５，Ｉ１６は、出力端が低電位側の第２電源Ｖｓｓ（例えば、グラウンド）に接続された電流吸い込み型の電流源であり、電流入力端に電流を入力する。
【００６１】
電流源Ｉ１１〜Ｉ１６は、本実施形態ではいずれも電流値を外部からの制御信号により制御できる可変電流源であり、入力段１からの出力信号が制御信号として与えられる。入力段２の出力信号電圧に対して、電流源Ｉ１１〜Ｉ１３の電流と電流源Ｉ１４〜Ｉ１６の電流とは相補的に変化するように構成される。
【００６２】
電流源Ｉ１１の電流出力端は、ＮＭＯＳトランジスタＮ１１のドレイン端子に接続される。電流源Ｉ１２の電流出力端は、ＰＭＯＳトランジスタＰ１１のソース端子に接続される。電流源Ｉ１２の電流出力端とＰＭＯＳトランジスタＮ１１のソース端子との接続点を第１ノードｎ１と称する。第１ノードｎには、さらに電流源Ｉ１６の電流入力端が接続される。ＰＭＯＳトランジスタＰ１１のドレイン端子は、電流源Ｉ１５の電流入力端に接続される。
【００６３】
ＮＭＯＳトランジスタＮ１１のソース端子は、電流源Ｉ１３の電流出力端と電流源Ｉ１４の電流入力端に接続される。ＮＭＯＳトランジスタＮ１１のソース端子と電流源Ｉ１３の電流出力端及び電流源Ｉ１４の電流入力端との接続点を第２ノードｎ２と称する。
【００６４】
ＮＭＯＳトランジスタＮ１１及びＰＭＯＳトランジスタＰ１１のゲート端子には、バイアス回路４から適当なバイアス電圧が与えられている。バイアス回路１４は、トランジスタＮ１１，Ｐ１１のゲート端子に信号入力端子１からの入力信号電圧に依存したバイアス電圧を供給するように構成されていてもよいし、直流のバイアス電圧を供給するようにしてもよい。
【００６５】
ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２は、最終段のコンプリメンタリ・トランジスタ対を形成している。ＰＭＯＳトランジスタＰ１２のソース端子は第１電源Ｖｄｄに接続され、ＮＭＯＳトランジスタＮ１２のソース端子は第２電源Ｖｓｓに接続され、トランジスタＰ１２，Ｎ１２のドレイン端子は出力端子ＯＵＴに共通に接続される。ＰＭＯＳトランジスタＰ１２のゲート端子は第１ノードｎ１に接続され、ＮＭＯＳトランジスタＮ１２のゲート端子は第２ノードｎ２に接続される。
【００６６】
次に、本実施形態の増幅回路の動作について説明する。
信号入力端子１からの入力信号は、入力段２によって増幅される。入力段２からの出力信号は、電流源Ｉ１１〜Ｉ１６に制御信号として供給される。これにより電流源Ｉ１１〜Ｉ１６には、入力段２からの出力信号に応じた電流が流れる。電流源Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ１５，Ｉ１６を流れる電流をそれぞれｉ１１，ｉ１２，ｉ１３，ｉ１４，ｉ１５，ｉ１６で表す。
【００６７】
入力段２からの出力信号電圧が高いときは、電流ｉ１１〜ｉ１３が小さくなり、電流ｉ１４〜ｉ１６が大きくなる。また、入力段２からの出力信号電圧が低いときは、電流ｉ１１〜ｉ１３が大きくなり、電流ｉ１４〜ｉ１６が小さくなる。
【００６８】
電流源Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ１５，Ｉ１６は、信号入力端子１への無信号入力時、つまり入力段２の出力信号電圧が零のときには、ｉ１１＋ｉ１３＝ｉ１４、ｉ１２＝ｉ１５＋ｉ１６となるように構成される。このとき、トランジスタＮ１１のソース電圧によりトランジスタＮ１２のゲート電圧が決定され、それに従いＮ１２のバイアス電流が決定される。また、トランジスタＰ１１のソース電圧によりトランジスタＰ１２のゲート電圧が決定され、それに従いＰ１２のバイアス電流が決定される。従って、増幅回路の小信号利得は低くなる。無信号入力時のトランジスタＮ１２，Ｐ１２のバイアス電流を制限したい場合には、バイアス回路４によってトランジスタＮ１１，Ｐ１１のゲート電圧を適当な値に設定すればよい。
【００６９】
信号入力端子１への大信号入力時、つまり入力段２の出力信号電圧が大きく増減するときは、以下のような動作より、正負の大信号入力時に容量性負荷６に対する高い電流駆動能力を実現することができる。
【００７０】
まず、正の大信号入力時には、入力段２の出力信号電圧は高くなるため、電流ｉ１１〜ｉ１３は零に近い値となり、電流ｉ１４〜ｉ１６が大きくなる。このため、トランジスタＮ１２のゲート電圧とトランジスタＰ１２のゲート電圧は無信号入力時と比較して低い値となる。従って、トランジスタＰ１２は大電流を信号出力端子５に供給し、一方、トランジスタＮ１２はオフ状態となることにより、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００７１】
次に、負の大信号入力時には、入力段２の出力信号電圧は低くなるため、電流ｉ１１〜ｉ１３は大きくなり、電流ｉ１４〜ｉ１６は零に近い値となる。このため、トランジスタＮ１２のゲート電圧とトランジスタＰ１２のゲート電圧は無信号入力時と比較して高い値となる。従って、トランジスタＰ１２はオフ状態となり、一方、トランジスタＮ１２には信号出力端子５から大電流が流入することにより、容量性負荷６に対して高い電流駆動能力を得ることができる。
【００７２】
このように本実施形態の増幅回路によっても、これまでの実施形態と同様に無信号入力時のバイアス電流を制限しつつ、正負両方の大信号入力時に高い電流駆動能力を得ることができ、セトリングタイムを短縮することができるという効果が得られる。
【００７３】
本実施形態では、入力段２の出力信号により全ての電流源Ｉ１１〜Ｉ１６の電流が制御されるようにしたが、第２及び第３の実施形態と同様の考えで、電流源Ｉ１１，Ｉ１３の電流または電流源Ｉ１４の電流の少なくとも一方と、電流源Ｉ１２の電流または電流源Ｉ１５，Ｉ１６の電流の少なくとも一方を制御するようにすることで、同様の結果を得ることができる。
【００７４】
（第８の実施形態）
図１２は、本発明の第８の実施形態に係る増幅回路であり、図１１における入力段２にトランスコンダクタを用いた具体的構成を示している。入力段２は、トランスコンダクタ（Ｇｍ）９とＰＭＯＳトランジスタＰ１６〜Ｐ２１及びＮＭＯＳトランジスタＮ１６，Ｎ１７により構成される。また、図１２では図１１に示した電流源Ｉ１１，Ｉ１２，Ｉ１３をＰＭＯＳトランジスタＰ１３，Ｐ１４，Ｐ１５によりそれぞれ実現し、また電流源Ｉ１４，Ｉ１５，Ｉ１６をトランジスタＮ１３，Ｎ１４，Ｎ１５によりそれぞれ実現している。
【００７５】
トランジスタＰ１６，Ｐ２０は第１のカレントミラー回路を形成しており、以下同様にトランジスタＰ１７，Ｐ２１は第２のカレントミラー回路を形成し、トランジスタＰ１８，Ｐ１３，Ｐ１４，Ｐ１５は第３のカレントミラー回路を形成しており、以下同様にトランジスタＰ１９，Ｐ１１は第４のカレントミラーを形成し、トランジスタＮ１６，Ｎ１１は第５のカレントミラー回路を形成し、トランジスタＮ１７，Ｎ１３，Ｎ１５は第６のカレントミラー回路を形成している。
【００７６】
第１の実施形態と同様に、入力段２において信号入力端子１からの入力信号はトランスコンダクタ９によって電圧−電流変換され、トランスコンダクタ９の＋端子と−端子から互いに逆相の電流信号として出力される。
【００７７】
無信号入力時には、トランスコンダクタ９の＋端子と−端子から出力される電流は等しい。このとき、電流源トランジスタＰ１３〜Ｐ１５に流れる電流は、第３のカレントミラー回路によりトランジスタＰ１８に流れる電流に基づき決定される。電流源トランジスタＮ１３〜Ｎ１５に流れる電流は、第１〜第６のカレントミラー回路を介して、トランジスタＰ１６に流れる電流に基づき決定される。ここでトランジスタＮ１３〜Ｎ１５、トランジスタＰ１３〜Ｐ１５のチャネル長とチャネル幅の比をそれぞれ(W/L)_N13〜(W/L)_N15，(W/L)_P13〜(W/L)_P15とすると、(W/L)_N13＝(W/L)_P13＋(W/L)_P15，(W/L)_N14+(W/L)_N15＝(W/L)_P14を満たすように設計を行うことにより、図８に示した増幅回路の無信号入力時と等しくなる。従って、トランジスタＮ１１のソース電圧によりトランジスタＮ１２のゲート電圧を、トランジスタＰ１１のソース電圧によりトランジスタＰ１２のゲート電圧をそれぞれ決定することが可能となる。
【００７８】
トランジスタＮ１１のゲート電圧は、トランジスタＮ１１とＮ１６とにより形成される第５のカレントミラー回路によって与えられている。従って、トランジスタＮ１２のゲート電圧はトランジスタＮ１７のゲート電圧と等しくなり、Ｎ１２に流れる電流はトランジスタＰ１６に流れる電流に正比例する。
【００７９】
同様に、トランジスタＰ１１のゲート電圧はトランジスタＰ１１とＰ１９とにより形成される第４のカレントミラー回路によって与えられている。従って、トランジスタＰ１２のゲート電圧はトランジスタＰ１８のゲート電圧と等しくなり、トランジスタＰ１２に流れる電流はトランジスタＰ１８に流れる電流に正比例する。すなわち、トランスコンダクタ９により無信号入力時に流れる電流を制御することができる。
【００８０】
正の大信号入力時には、トランスコンダクタ９の＋端子から出力される電流は大きくなり、−端子から出力される電流は小さくなる。このとき、トランジスタＰ１６とＰ１７に流れる電流は大きくなり、トランジスタＰ１８とＰ１９に流れる電流は小さくなる。トランジスタＰ１６に流れる電流が大きくなると、トランジスタＰ１６と共に第５のカレントミラー回路を形成しているトランジスタＰ２０に流れる電流も大きくなり、トランジスタＮ１７に流れる電流も大きくなる。ここで、トランジスタＮ１７はダイオード接続されているため、流れる電流が大きくなるとゲート電圧が高くなる。
【００８１】
トランジスタＮ１７のゲート電圧が高くなると、トランジスタＮ１７と共に第６のカレントミラー回路を形成しているトランジスタＮ１３〜Ｎ１５を流れる電流が大きくなる。すなわち、トランジスタＮ１３〜Ｎ１５に相当する図９における電流源Ｉ１４〜Ｉ１６の電流が大きくなる。
【００８２】
トランジスタＰ１８に流れる電流が小さくなると、Ｐ１８のゲート電圧は高くなる。トランジスタＰ１８のゲート電圧が高くなると、トランジスタＰ１８と共に第３のカレントミラー回路を構成しているトランジスタＰ１３〜Ｐ１５を流れる電流が小さくなる。すなわち、トランジスタＰ１３〜Ｐ１５に相当する図９における電流源Ｉ１１〜Ｉ１３の電流が小さくなる。
【００８３】
負の大信号入力時には、トランスコンダクタの＋端子の電流は小さくなり、−端子の電流は大きくなる。このとき、トランジスタＰ１６とＰ１７に流れる電流は小さくなり、トランジスタＰ１８とＰ１９に流れる電流は大きくなる。トランジスタＰ１６に流れる電流が小さくなると、トランジスタＰ１６と共に第１のカレントミラー回路を形成しているトランジスタＰ２０に流れる電流も小さくなり、トランジスタＮ１７に流れる電流も小さくなる。ここでトランジスタＮ１７はダイオード接続されているため、流れる電流が小さくなるとゲート電圧が低くなる。
【００８４】
トランジスタＮ１７のゲート電圧が低くなると、トランジスタＮ１７と共に第６のカレントミラー回路を形成しているトランジスタＮ１３〜Ｎ１５を流れる電流が小さくなる。すなわち、トランジスタＮ１３〜Ｎ１５に相当する図１１における電流源Ｉ１４〜Ｉ１６の電流が小さくなる。
【００８５】
トランジスタＰ１８に流れる電流が大きくなると、Ｐ１８のゲート電圧は低くなる。トランジスタＰ１８のゲート電圧が低くなると、トランジスタＰ１８と共に第３のカレントミラー回路を形成しているトランジスタＰ１３〜Ｐ１５を流れる電流が大きくなる。すなわち、トランジスタＰ１３〜Ｐ１５に相当する図１１における電流源Ｉ１１〜Ｉ１３の電流が大きくなる。
【００８６】
このように図１２の回路構成により、図１１に示した第５の実施形態で説明した増幅回路の動作を実現できることは明らかである。図１２におけるトランスコンダクタ９としては、第４の実施形態で説明したと同様の回路を用いることができる。
【００８７】
さらに、本実施形態では入力段２の出力インピーダンスを低下させて増幅回路の利得を減少させることにより、位相補償を行っている。以下、図１３及び図１４を用いて本実施形態における位相補償の効果について説明する。図１４は、本実施形態における位相補償について説明するための周波数特性図である。
【００８８】
図１３は、増幅回路の等価回路図であり、（ａ）は図２で説明したようなミラー容量による位相補償を行った場合、（ｂ）は本実施形態による位相補償を行った場合である。図１３（ａ）（ｂ）において、ｇｍ１は入力段のトランスコンダクタンス、Ｒ１ａ，Ｒ１ｂは入力段の出力インピーダンス（正確には入力段の出力抵抗と出力段の入力抵抗との並列合成抵抗）、Ｃ１は入力段の出力端に付加される容量成分、ｇｍ２は出力段のトランスコンダクタンス、Ｒ２は出力段の出力抵抗、Ｃｃはミラー容量、ＣＬは負荷の容量をそれぞれ表す。
【００８９】
図１３（ａ）に示すようなミラー容量Ｃｃによる位相補償を行う場合、増幅回路の信号出力端子に接続される容量性負荷の容量ＣＬが大きいほど、図１４の周波数特性における第１ポールの周波数を低周波側に、第２ポールの周波数を高周波側にして安定化するのに大きなミラー容量Ｃｃが必要となる。必要なミラー容量Ｃｃは例えば数ｐＦにもなり、増幅回路を集積回路化する場合、ミラー容量による占有面積が大きくなり、チップ面積を大きくしてしまうという大きな問題が発生する。
【００９０】
これに対して、本実施形態の増幅回路では入力段２の出力インピーダンスを小さくして増幅回路の利得を減少させることにより、位相補償を行う。すなわち、位相補償を行う場合の図１３（ａ）における入力段の出力インピーダンスＲ１ａに対して、図１３（ｂ）における入力段２の出力インピーダンスＲ１ｂを小さくなるように構成する。これは、図１２に示したような増幅回路の構成によって実現できる。
【００９１】
このようにすると、図１４の周波数特性図で低周波での利得は「低利得段」の特性に示されるように、位相補償がない場合あるいはミラー容量による位相補償を行った場合の利得ＡｍからＡａへと低下する。デシベルでは、２０ｌｏｇ（Ｒ１ａ／Ｒ１ｂ)の利得低下となる。一方、第２ポールに関しては、入力段の出力インピーダンスの減少により、ミラー容量Ｃｃによる補償を行った場合のＰｎ２に比較して、Ｐａ２のように高周波側に移動する。具体的には、Ｐａ２はＰｎ２の周波数からＲ１ａ／Ｒ１ｂ倍の周波数へ移動する。
【００９２】
このように本実施形態によると、大きなミラー容量を用いることなく位相補償を行い、集積回路化に適した増幅回路を実現することができる。
【００９３】
（増幅回路の応用例について）
上述した本発明の実施形態に基づき増幅回路は、例えば図１５に示すような液晶ディスプレイ装置に好適である。図１５の液晶ディスプレイ装置は、液晶セル１０１がマトリクス状に配列され、画像信号が供給される複数本の信号線１０４と複数本の走査線１０５が交差して配設されて構成された液晶ディスプレイパネル１００と、画像信号を信号線１０４に供給して液晶ディスプレイパネル１００を駆動するための液晶ディスプレイ駆動回路１０２、および走査線１０５を選択的に駆動する走査線選択回路１０３により構成される。
【００９４】
液晶ディスプレイ駆動回路１０２は、図示しないが例えばＲＧＢ信号を記憶する１水平ラインに必要な画素数と同じ数の第１ラッチ群と、ＲＧＢ信号をラッチするタイミングパルスを転送するシフトレジスタと、第１ラッチ群で記憶されたＲＧＢ信号を１水平期間の周期でさらに記憶する第２ラッチ群と、第２ラッチ群で記憶された１水平ラインのＲＧＢ信号をアナログ値に変換するＤ／Ａ変換器群と、Ｄ／Ａ変換器群によりアナログ電圧に変換されたＲＧＢ信号をそれぞれ増幅して、図１５の液晶ディスプレイパネル１００の信号線および液晶セルを駆動するための増幅回路群により構成される。この増幅回路群に、本発明の実施形態に基づく増幅回路を用いることができる。
【００９５】
【発明の効果】
以上説明したように、本発明の増幅回路によれば無信号入力時のバイアス電流を任意に決定できることから、消費電流を削減することができると共に、また正負両方の大信号入力時に高い電流駆動能力を得ることができるので、セトリングタイムを短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る増幅回路の構成を示す回路図
【図２】位相補償手段を付加した増幅回路の一例を示す回路図
【図３】位相補償手段を付加した増幅回路の他の例を回路図
【図４】第１の実施形態を変形した本発明の第２の実施形態に係る増幅回路の構成を示す回路図
【図５】第１の実施形態を変形した本発明の第３の実施形態に係る増幅回路の構成を示す回路図
【図６】第１の実施形態をより具体化した本発明の第４の実施形態に係る増幅回路の構成を示す回路図
【図７】第１の実施形態をより具体化した本発明の第４の実施形態に係る増幅回路の構成を示す回路図
【図８】図６の増幅回路で使用されるトランスコンダクタの例を示す回路図
【図９】第１の実施形態をより具体化した本発明の第５の実施形態に係る増幅回路の構成を示す回路図
【図１０】第１の実施形態をより具体化した本発明の第６の実施形態に係る増幅回路の構成を示す回路図
【図１１】本発明の第７の実施形態に係る増幅回路の構成を示す回路図
【図１２】第７の実施形態をより具体化した本発明の第６の実施形態に係る増幅回路のより具体的な構成を示す回路図
【図１３】第７及び第８の実施形態における位相補償について説明するための等価回路図
【図１４】第７及び第８の実施形態における位相補償について説明するための周波数特性を示す図
【図１５】本発明の増幅回路が適用可能な液晶ディスプレイ装置の構成を示す図
【符号の説明】
１…信号入力端子
２…入力段
３…出力段
４…バイアス回路
５…信号出力端子
６…容量性負荷
７…容量素子を含む位相補償用インピーダンス素子
８…抵抗素子を含む位相補償用インピーダンス素子
９…トランスコンダクタ
Ｎ１…第１トランジスタ
Ｐ１…第２トランジスタ
Ｎ２…第３トランジスタ
Ｎ４…第４トランジスタ
Ｐ１０…第５トランジスタ
Ｉ１〜Ｉ３…第１〜第３の電流源
ｎ１…第１ノード
ｎ２…第２ノード
Ｎ１１…第１トランジスタ
Ｐ１１…第２トランジスタ
Ｐ１２…第３トランジスタ
Ｎ１２…第４トランジスタ
Ｉ１１〜Ｉ１６…第１〜第６の電流源[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an amplifier circuit suitable for high-speed driving of a capacitive load and a liquid crystal display device using the same.
[0002]
[Prior art]
In an amplifier circuit, the settling time is one of the important factors that determine the performance of the circuit, and it is required to make it as short as possible. In particular, in an amplifier circuit that drives a large-capacity capacitive load such as a liquid crystal cell, if the current driving capability is low, it takes more time to charge and discharge the load, so it is difficult to achieve high-speed settling.
[0003]
In order to increase the current driving capability, an amplifier circuit in which the output stage has a class AB or push-pull configuration has been proposed. Such an amplifier circuit is described, for example, in HWKLEIN, et. Al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18, NO. 6, Dec., 1983. It is described in FIG. 2 of (Non-Patent Document 1). In this amplifier circuit, the positive phase signal and the negative phase signal of the differential input signal are received by the gate terminal of the differential pair transistor, and the drain voltage of the first transistor that receives the positive phase signal among the differential pair transistors is output to the output stage. This is supplied to the gate terminal of the PMOS transistor of the complementary transistor pair to be configured. On the other hand, the drain voltage of the second transistor that receives the reverse phase signal is supplied to the gate terminal of the NMOS transistor of the complementary transistor pair through a level shift circuit composed of a two-stage current mirror circuit.
[0004]
[Non-Patent Document 1]
HWKLEIN, et. Al., “Minimization of Charge Transfer Errors in Switched-Capacitor Stages,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-18, NO. 6, Dec., 1983
[0005]
[Problems to be solved by the invention]
The amplifier circuit of Non-Patent Document 1 has a problem that it is difficult to obtain a high current driving capability for both positive and negative signals of a differential input signal. In other words, when the voltage of the positive phase signal of the differential input signal is larger than the voltage of the negative phase signal, a bias current flows through the first transistor of the differential pair transistor in which the positive phase signal is input to the gate terminal. At this time, since the second transistor to which the negative phase signal is input to the gate terminal is turned off, the gate voltage of the PMOS transistor in the output stage is lowered, and the PMOS transistor obtains a high current driving capability with respect to the load. Can do.
[0006]
On the other hand, when the voltage of the positive phase signal of the differential input signal is smaller than the voltage of the negative phase signal, the first transistor is turned off and a bias current flows through the second transistor. At this time, a current proportional to the current flowing through the second transistor flows to the output stage NMOS transistor via the two-stage current mirror circuit. Therefore, since the NMOS transistor can only flow a current proportional to the bias current, the current driving capability is low.
[0007]
In order to obtain a high current drive capability for both positive and negative input signals, the bias current is increased or the ratio of the channel length and channel width of the transistor in the output stage is increased. However, increasing the bias current increases the current consumption of the circuit. If the ratio between the channel length and the channel width is increased, not only the bias current of the output stage increases, but also the chip area increases when integrated.
[0008]
As described above, the conventional capacitive load driving amplifier circuit has a problem that the current consumption increases when the current driving capability is increased for both positive and negative input signals in order to shorten the settling time.
[0009]
An object of the present invention is to provide an amplifier circuit that can realize a high current drive capability at the time of inputting both positive and negative large signals with a smaller bias current than conventional ones, and can shorten the settling time.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, an amplifier circuit according to one aspect of the present invention includes an input stage that receives an input signal from a signal input terminal, and an output stage that is driven by the output signal from the input stage. Is done. The output stage includes first and second current sources having first and second current output terminals connected to the first and second nodes, respectively, and a first current source having a current input terminal connected to the second node. Three current sources are provided. At least one of the currents of the first and second current sources and the current of the third current source is controlled by the output signal of the input stage.
[0011]
The first node is connected to the drain terminal of the first transistor of the first conductivity type with a predetermined bias voltage applied to the gate terminal, and the second node is connected to the source terminal of the first transistor.
[0012]
The output stage further includes a complementary transistor pair, that is, a second transistor of the second conductivity type in which the gate terminal is connected to the first node, the source terminal is connected to the first power supply on the high potential side, and the gate terminal is the first transistor. A third transistor of the first conductivity type is provided which is connected to the two nodes and whose source terminal is connected to the second power source on the low potential side. These second and third drain terminals are connected to the signal output terminal.
[0013]
In the amplifier circuit configured as described above, a predetermined bias voltage is applied to the gate terminal of the first transistor that is cascode-connected to the first and third current sources, so that the second transistor flows when no signal is input. The bias current can be limited. On the other hand, when a large positive signal is input, the first transistor causes a large current to flow. When a large negative signal is input, the first transistor is turned off. The current driving capability of the second and third transistors connected to the output terminal is improved, thereby shortening the settling time.
[0014]
In an amplifier circuit according to another aspect of the present invention, first, second, and third current sources each having first, second, and third current output terminals at an output stage, and first, second, and second current sources, respectively. There are provided fourth, fifth and sixth current sources each having three current input terminals. The second current output terminal is connected to the first node, the third current output terminal is connected to the second node, the first current input terminal is connected to the second node, and the third current input terminal is the second node. Connected to one node. Output signal from the input stage According to the output signal, at least one of the currents of the first and third current sources or the current of the fourth current source and the current of the second current source or at least one of the fifth and sixth current sources Is controlled.
[0015]
The drain terminal of the first conductivity type first transistor having a predetermined bias voltage applied to the gate terminal is connected to the first current output terminal, and the source terminal of the first transistor is connected to the second node. In addition, the source terminal of the second conductivity type second transistor having a predetermined bias voltage applied to the gate terminal is connected to the first node, and the drain terminal is connected to the second current input terminal.
[0016]
The output stage further includes a complementary transistor pair, that is, a third transistor of the second conductivity type in which the gate terminal is connected to the first node, the source terminal is connected to the first power supply on the high potential side, and the gate terminal is the first transistor. A fourth transistor of the first conductivity type is provided which is connected to the two nodes and whose source terminal is connected to the second power supply on the low potential side. These second and third drain terminals are connected to the signal output terminal.
[0017]
Also in the amplifier circuit configured as described above, when both positive and negative large signals are input, the current driving capability for the third and fourth transistors connected to the signal output terminal can be increased, and the settling time can be shortened.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 shows an amplifier circuit according to a first embodiment of the present invention. The amplifier circuit shown in FIG. 1 has an input stage 2 that amplifies the input signal from the signal input terminal 1 and an output stage 3 that further amplifies the output signal from the input stage 1 and outputs the amplified signal to the signal output terminal 5. For example, a capacitive load 6 is connected to the signal output terminal 5.
[0019]
The output stage 3 includes a p-channel MOSFET (hereinafter referred to as a PMOS transistor) P1, n-channel MOSFETs (hereinafter referred to as NMOS transistors) N1 and N2, and first to third current sources I1, I2 and I3. Hereinafter, the configuration of the output stage 3 will be described in detail.
[0020]
The first and second current sources I1 and I2 are current discharge type current sources whose input ends are connected to the first power source Vdd on the high potential side, and output current from the current output ends. The third current source I3 is a current sink type current source whose output terminal is connected to the second power source Vss (for example, ground) on the low potential side, and inputs a current to the current input terminal.
[0021]
In this embodiment, each of the current sources I1, I2, and I3 is a variable current source that can control a current value by an external control signal, and an output signal from the input stage 2 is given as a control signal. With respect to the output signal voltage of the input stage 2, the currents of the current sources I1 and I2 and the current of the current source I3 are configured to change complementarily. That is, as the output signal voltage of the input stage 2 increases, the currents of the current sources I1 and I2 decrease and the current of the current source I3 increases.
[0022]
The current output terminal of the current source I1 is connected to the drain terminal of the NMOS transistor N1. A connection point between the current output terminal of the current source I1 and the drain terminal of the NMOS transistor N1 is defined as a first node n1. The source terminal of the NMOS transistor N1 is connected to the current output terminal of the current source I2 and the current input terminal of the current source I3. A connection point between the source terminal of the NMOS transistor N1, the current output terminal of the current source I2, and the current input terminal of the current source I3 is defined as a second node n2.
[0023]
An appropriate bias voltage is applied from the bias circuit 4 to the gate terminal of the NMOS transistor N1. The bias circuit 4 may be configured to supply a bias voltage depending on the input signal voltage from the signal input terminal 1 to the gate terminal of the NMOS transistor N1, as will be described later, but supplies a DC bias voltage. You may do it.
[0024]
The PMOS transistor P1 and the NMOS transistor N2 form a complementary transistor pair in the final stage. The source terminal of the PMOS transistor P1 is connected to the first power supply Vdd, the source terminal of the NMOS transistor N2 is connected to the second power supply Vss, and the drain terminals of the transistors P1 and N2 are connected to the signal output terminal 5 in common. The gate terminal of the PMOS transistor P1 is connected to the first node n1, and the gate terminal of the NMOS transistor N2 is connected to the second node n2.
[0025]
Next, the operation of the amplifier circuit of this embodiment will be described.
An input signal from the signal input terminal 1 is amplified by the input stage 2. The output signal from the input stage 2 is supplied as a control signal to the current sources I1, I2, and I3. As a result, a current corresponding to the output signal from the input stage 2 flows through the current sources I1, I2, and I3.
[0026]
When the currents flowing through the current sources I1, I2, and I3 are represented by i1, i2, and i3, respectively, when the output signal voltage of the input stage 2 is high, the currents i1 and i2 are small and the current i3 is large. When the output signal voltage of the input stage 2 is low, the currents i1 and i2 increase and the current i3 decreases.
[0027]
The current sources I1, I2, and I3 are configured such that i1 + i2 = i3 when no signal is input to the signal input terminal 1, that is, when the output signal voltage of the input stage 2 is zero. At this time, the gate voltage of the transistor N2 is determined by the source voltage of the transistor N1, and the bias current of the transistor N2 is determined accordingly. Accordingly, if the gate voltage (bias voltage) of the transistor N1 is set to an appropriate value by the bias circuit 4, the bias current of the transistors P1 and N2 when no signal is input can be limited.
[0028]
When a large signal is input to the signal input terminal 1, that is, when the output signal voltage of the input stage 2 greatly increases or decreases, the balance between i1 + i2 and i3 is lost. At this time, a high current driving capability with respect to the capacitive load 6 can be realized by the following operation when a positive or negative large signal is input.
[0029]
First, when a large positive signal is input, the output signal voltage of the input stage 2 is high, so that the currents i1 and i2 are close to zero and the current i3 is large. For this reason, the gate voltages of the transistors N2 and P1 are lower than when no signal is input. Accordingly, the transistor P1 supplies a large current to the signal output terminal 5, while the transistor N2 is turned off and does not flow current, so that a high current driving capability for the capacitive load 6 can be obtained.
[0030]
Next, when a large negative signal is input, since the output signal voltage of the input stage 2 is low, the currents i1 and i2 are large and the current i3 is close to zero. This increases the gate voltage of the transistor N2. For this reason, the source voltage of the transistor N1 is increased, and N1 is turned off. Therefore, the gate voltage of the transistor P1 also increases. Therefore, the transistor P1 is turned off, and a high current drive capability for the capacitive load 6 can be obtained by flowing a large current from the signal output terminal 5 into the transistor N2.
[0031]
As described above, the amplifier circuit according to the present embodiment can reduce the current consumption by limiting the bias current at the time of no signal input, and can obtain a high current driving capability at the time of input of both positive and negative signals, and the settling time is effective. Can be shortened.
[0032]
Next, phase compensation will be described. In the two-stage amplifier circuit composed of the input stage 2 and the output stage 3 as shown in FIG. 1, it is desirable to perform some phase compensation in order to realize a more stable operation. 2 and 3 are diagrams showing specific examples of the phase compensation circuit added to the amplifier circuit of the embodiment shown in FIG.
In FIG. 2, a phase compensation impedance element 7 including at least a capacitor is connected between the second node n <b> 2 and the signal output terminal 5. Such a capacitor is called a mirror capacitance.
[0033]
In FIG. 3, a phase compensation impedance element 8 including a resistance element is connected between the drain terminals of the transistors P <b> 1 and N <b> 2 forming the complementary transistor pair and the signal output terminal 5. The resistance element included in the impedance element 8 may be realized by an on-resistance of a field effect transistor.
Since these phase compensation means are described in, for example, Japanese Patent Laid-Open No. 10-150427, detailed description thereof is omitted.
[0034]
(Second Embodiment)
FIG. 4 shows an amplifier circuit according to the second embodiment of the present invention in which the configuration of the amplifier circuit shown in FIG. 1 is modified.
In the amplifier circuit of the present embodiment, as the variable current source, only I1 and I2 of the current sources I1, I2 and I3 flow a current controlled by the output signal voltage of the input stage 2 as in the first embodiment. The current source I3 is simply a constant current source with a fixed current value.
[0035]
In this embodiment, when the output signal voltage of the input stage 2 is high, the currents i1 and i2 flowing through the current sources I1 and I2 are smaller than the current i3 flowing through the constant current source I3, and the output signal voltage of the input stage 2 is low. The currents i1 and i2 are larger than the current i3, and when no signal is input to the signal input terminal 1, that is, when the output signal voltage of the input stage 2 is zero, i1 + i2 = i3. It is the same as the form.
[0036]
When a large signal is input to the signal input terminal 1, that is, when the output signal voltage of the input stage 2 greatly increases or decreases, the balance of i1 + i2 and i3 is lost, but the operation at this time is as follows.
First, when a large positive signal is input, the output signal voltage of the input stage 2 is high, and thus the currents i1 and i2 are close to zero (respectively i1min and i2min). At this time, if i1min + i2min <i3 is satisfied, the gate voltages of the transistors N2 and P1 are lower than when no signal is input. Therefore, the transistor P1 supplies a large current to the signal output terminal, while the transistor N2 is turned off, so that a high current driving capability for the capacitive load 6 can be realized.
[0037]
Next, when a large negative signal is input, since the output signal voltage of the input stage 2 is low, the currents i1 and i2 are greatly increased (referred to as i1max and i2max, respectively). At this time, if i1max + i2max> i3 is satisfied, the gate voltage of the transistor N2 increases. Therefore, the source voltage of the transistor N1 is increased and N1 is turned off. As a result, the gate voltage of the transistor P1 also increases. Further, if i2max> i3 is satisfied, the gate voltage of the transistor N2 becomes higher. Therefore, the transistor P1 is turned off, while a large current flows from the signal output terminal 5 into the transistor N2, so that a high current driving capability for the capacitive load 6 can be realized.
[0038]
As described above, according to the circuit configuration of the present embodiment, a high current driving capability can be obtained at the time of both positive and negative large signal inputs while limiting the bias current at the time of no signal input as in the first embodiment. Time can be shortened.
[0039]
(Third embodiment)
FIG. 5 shows an amplifier circuit according to the third embodiment of the present invention, which is a modification of the configuration of the amplifier circuit shown in FIG.
In the amplifier circuit of the present embodiment, in contrast to the second embodiment, only I3 of the current sources I1, I2, and I3 passes a current controlled by the output signal voltage of the input stage 2 as in the first embodiment. The current sources I1 and I2 are simply constant current sources with fixed current values. That is, the current i3 of the current source I3 is increased when the output signal voltage of the input stage 2 is high, and i3 is decreased when the output signal voltage of the input stage 2 is low.
[0040]
In the amplifier circuit of this embodiment, the same operation as in the first and second embodiments is performed when no signal is input, and the following operation is performed when a large signal is input to the signal input terminal 1.
First, when a positive large signal is input, the output signal voltage of the input stage 2 is increased, and thus the current i3 flowing through the current source I3 is increased (referred to as I3max). At this time, if i1 + i2 <i3max is satisfied, the same result as in the first and second embodiments can be obtained. On the other hand, when a large negative signal is input, since the output signal voltage from the input stage 2 is low, the current i3 is small (i3min). At this time, if i1 + i2> i3min is satisfied, the same result as in the first and second embodiments can be obtained.
As described above, also in the circuit configuration of the present embodiment, the same effects as those of the first and second embodiments can be obtained.
[0041]
(Fourth embodiment)
FIG. 6 shows an amplifier circuit according to the fourth embodiment of the present invention that embodies the configuration of FIG. 1, and shows an example in which a transconductor is used for the input stage 2 in FIG. The input stage 2 includes a transconductor (Gm) 9, a current source I0, PMOS transistors P4 to P6, and NMOS transistors N4, N5, and N6. In FIG. 6, the current source I1 shown in FIG. 1 is realized by the PMOS transistor P3, the current source I2 is realized by the PMOS transistor P2, and the current source I3 is realized by the NMOS transistor N3.
[0042]
Transistors P5 and P4 form a first current mirror circuit. Similarly, transistors P6, P3 and P2 form a second current mirror circuit, and transistors N4 and N1 form a third current mirror circuit. The transistors N5 and N3 form a fourth current mirror circuit.
[0043]
In the input stage 2, the input signal from the signal input terminal 1 is voltage-to-current converted by the transconductor 9, and has a phase opposite to each other from the positive phase output terminal (+ terminal) and the negative phase output terminal (−terminal) of the transconductor 9. Output as a current signal.
[0044]
When no signal is input, the currents output from the + terminal and the − terminal of the transconductor 9 are equal. At this time, the current flowing through the current source transistors P2 and P3 is determined based on the current flowing through the transistor P6 by the second current mirror circuit. The current flowing through the current source transistor N3 is determined based on the current flowing through the transistor P5 via the first, third, and fourth current mirror circuits. Here, the ratio of the channel width (W) to the channel length (L) of the transistors N3, P2 and P3 is (W / L), respectively. _N3 , (W / L) _P2 , (W / L) _P3 (W / L) _N3 = (W / L) _P2 + (W / L) _P3 By designing so as to satisfy the above, it becomes equal to the state when no signal is input to the amplifier circuit shown in FIG. 1, and the gate voltage of N2 can be determined by the source voltage of the transistor N1.
[0045]
The gate voltage of the transistor N1 is given by a third current mirror circuit formed by the transistors N1 and N4. Therefore, when no signal is input, the gate voltage of the transistor N2 becomes equal to the gate voltage of the transistor N5, and the current flowing through the transistor N2 is directly proportional to the current flowing through the transistor P5. Therefore, the current flowing through the transistor N2 when no signal is input can be controlled by the transconductor 9.
[0046]
When a positive large signal is input, the current output from the + terminal of the transconductor 9 increases and the current output from the − terminal decreases. At this time, the current flowing through the transistor P5 increases and the current flowing through the transistor P6 decreases. When the current flowing through the transistor P5 increases, the transistor P5 generates the first current mirror circuit with the transistor P4, and thus the current flowing through the transistor P4 also increases. Since the transistor N5 has a diode-connected configuration, the gate voltage of N5 increases as the current flowing through N5 increases. Accordingly, the voltage applied from the input stage 2 to the gate terminal of the transistor N3 increases, and the transistor N3 conducts a large current. Further, when the current flowing through the transistor P6 decreases, the gate voltage of P6 increases. Therefore, the voltage applied from the input stage 2 to the gate terminals of the transistors P2 and P3 increases, and the current flowing through P2 and P3 decreases.
[0047]
On the other hand, when a large negative signal is input, the current output from the + terminal of the transconductor 9 decreases and the current output from the − terminal increases. At this time, the current flowing through the transistor P5 decreases and the current flowing through the transistor P6 increases. When the current flowing through the transistor P5 decreases, the current flowing through the transistor P4 also decreases due to the first current mirror circuit including the transistors P5 and P4. Since the transistor N5 has a diode-connected configuration, the gate voltage of N5 decreases as the current flowing through N5 decreases. Therefore, the voltage applied from the input stage 2 to the gate terminal of the transistor N3 is reduced, and the current flowing through N3 is reduced. Further, as the current flowing through the transistor P6 increases, the gate voltage of P6 decreases. Therefore, the voltage applied from the input stage 2 to the gate terminals of the transistors P2 and P3 is reduced, and the current flowing through the transistors P2 and P3 is increased.
[0048]
Thus, it is clear that the operation of the amplifier circuit described in the first embodiment shown in FIG. 1 can be realized by the circuit configuration of FIG.
In FIG. 6, a bias voltage grounded in an AC manner is supplied to the gate terminal of the transistor N1, but as shown in FIG. 7, the transconductor 9, transistors P5, P4, and N4 are connected to the gate terminal of the transistor N1. A bias voltage depending on the input signal voltage may be supplied from the signal input terminal 1 through the input terminal 1. In this way, when the large signal is input, the gate voltage of the transistor N1 can be influenced by the large signal input, so that a temporary through current is generated, but the current driving capability can be increased.
[0049]
FIG. 8 is a specific configuration example of the transconductor in FIGS. 6 and 7 and is a general transconductor constituted by differential pair transistors M1 and M2. In addition, it is also effective to use a transconductor having a wide common-mode input voltage range as described in JP-A-7-183741.
[0050]
(Fifth embodiment)
FIG. 9 shows an amplifier circuit according to the fourth embodiment of the present invention that embodies the configuration of FIG. 1, and shows an example in which a folded cascode input circuit is used for the input stage 2 in FIG. That is, the input stage 2 includes PMOS transistors P3, P7 to P9, NMOS transistors N1 and N4, and current sources I4 to I6.
[0051]
9, as in FIGS. 6 and 7, the current source I1 shown in FIG. 1 in the output stage 3 is realized by the PMOS transistor P3 and the current source I2 is realized by the PMOS transistor P2. On the other hand, the current source I3 shown in FIG. 1 is realized by the current source I6 and the NMOS transistor N3. Thus, the transistors N1 and P3 and the current source I6 which are a part of the respective constituent elements are shared by the input stage 2 and the output stage 3 formed of the folded cascode type input circuit, thereby reducing the number of elements. be able to.
[0052]
In FIG. 9, since the current sources I1 and I2 shown in FIG. 1 are realized by PMOS transistors P3 and P2, respectively, the difference between the drain-source voltage of the transistor P3 and the drain-source voltage of the transistor P2. This causes a deviation in the flowing current. This current deviation affects the offset voltage of the amplifier circuit. In order to prevent this current deviation from occurring, in the present embodiment, in the output stage 3, the drain terminal of the transistor P2 that is the current output terminal of the current source I2, and the current source I6 and the transistor N3 that are the current input terminals of the current source I3. The transistor P4 is inserted between the connection point with the drain terminal.
[0053]
That is, the source terminal of the transistor P4 is connected to the drain terminal of the transistor P2 that is the current output terminal of the current source I2, and the drain terminal of P4 is connected to the current source I6 that is the current input terminal of the current source I3 and the drain terminal of the transistor N3. Connected to the connection point. Further, a bias voltage Vbias1 is applied to the gate terminal of the transistor P4.
[0054]
As such a configuration, a voltage is applied as the bias voltage Vbias1 so that the source voltage of the transistor P4 becomes equal to the drain voltage of the transistor P3 when no signal is input. Thus, by equalizing the drain-source voltages of the transistors P3 and P2 at the time of no signal input, the above-described current deviation due to the influence of the difference between the drain-source voltages of the transistors P3 and P2 can be reduced.
[0055]
(Sixth embodiment)
FIG. 10 shows an amplifier circuit according to the sixth embodiment of the present invention, which is a modification of the amplifier circuit shown in FIG. In the amplifier circuit of this embodiment, a PMOS transistor P10 is further added to the output stage 3. The source terminal of the transistor P10 is connected to the drain terminal of the transistor P3, which is the current output terminal of the current source I3 shown in FIG. 1, and the drain terminal of the transistor P8 is connected to the source terminal of the transistor P4. Further, a bias voltage (not shown) is applied to the gate terminal of the transistor P10.
[0056]
In the amplifier circuit shown in FIG. 9, the current drive capability of the amplifier circuit is increased by a large change in the gate voltage of the transistor P1 when a large signal is input. On the other hand, when a large negative signal is input, the gate voltage of the transistor P1 changes to the power supply voltage (the voltage of the power supply Vdd) and the P1 is turned off, but until the final settling, the gate voltage of P1 is not changed from the power supply voltage. There is a delay for the time to change to a stable voltage at the time of signal input.
[0057]
In order to avoid such a settling delay, in this embodiment, a limiter is provided by the transistor P10 so that the gate voltage of the transistor P1 does not change to the power supply voltage, thereby shortening the settling time. The bias voltage Vbias1 applied to the transistor P4 is set so that the source voltage of P4 is equal to the gate voltage of the transistor P1 when no signal is input. Further, since the transistor P4 has a configuration approximate to that of a source follower circuit, a large change in the source voltage does not occur even when a large signal is input.
[0058]
Therefore, by connecting the source terminal of the transistor P4 and the gate terminal of the transistor P1 by the transistor P10 when a large signal is input, it is possible to prevent the gate terminal of the transistor P1 from changing to the power supply voltage. As a result, the final settling can be speeded up, and the speed of the amplifier circuit can be further increased.
[0059]
(Seventh embodiment)
FIG. 11 is a diagram showing a configuration of an amplifier circuit according to the seventh embodiment of the present invention. The amplifier circuit of this embodiment differs from the previous embodiments in the configuration of the output stage 3. The output stage 3 in this embodiment includes PMOS transistors P11 and P12, NMOS transistors N11 and N12, and first to sixth current sources I11 to I16.
[0060]
The first to third current sources I11, I12, and I13 are current discharge type current sources whose input ends are connected to the first power source Vdd on the high potential side, and output current from the current output ends. The fourth to sixth current sources I14, I15, and I16 are current sink type current sources whose output ends are connected to the second power source Vss (for example, ground) on the low potential side, and current is supplied to the current input ends. input.
[0061]
In this embodiment, each of the current sources I11 to I16 is a variable current source whose current value can be controlled by an external control signal, and an output signal from the input stage 1 is given as a control signal. With respect to the output signal voltage of the input stage 2, the currents of the current sources I11 to I13 and the currents of the current sources I14 to I16 are configured to change complementarily.
[0062]
The current output terminal of the current source I11 is connected to the drain terminal of the NMOS transistor N11. The current output terminal of the current source I12 is connected to the source terminal of the PMOS transistor P11. A connection point between the current output terminal of the current source I12 and the source terminal of the PMOS transistor N11 is referred to as a first node n1. A current input terminal of a current source I16 is further connected to the first node n. The drain terminal of the PMOS transistor P11 is connected to the current input terminal of the current source I15.
[0063]
The source terminal of the NMOS transistor N11 is connected to the current output terminal of the current source I13 and the current input terminal of the current source I14. A connection point between the source terminal of the NMOS transistor N11, the current output terminal of the current source I13, and the current input terminal of the current source I14 is referred to as a second node n2.
[0064]
An appropriate bias voltage is applied from the bias circuit 4 to the gate terminals of the NMOS transistor N11 and the PMOS transistor P11. The bias circuit 14 may be configured to supply a bias voltage depending on the input signal voltage from the signal input terminal 1 to the gate terminals of the transistors N11 and P11, or to supply a DC bias voltage. Also good.
[0065]
The PMOS transistor P12 and the NMOS transistor N12 form a complementary transistor pair in the final stage. The source terminal of the PMOS transistor P12 is connected to the first power supply Vdd, the source terminal of the NMOS transistor N12 is connected to the second power supply Vss, and the drain terminals of the transistors P12 and N12 are connected in common to the output terminal OUT. The gate terminal of the PMOS transistor P12 is connected to the first node n1, and the gate terminal of the NMOS transistor N12 is connected to the second node n2.
[0066]
Next, the operation of the amplifier circuit of this embodiment will be described.
An input signal from the signal input terminal 1 is amplified by the input stage 2. An output signal from the input stage 2 is supplied as a control signal to the current sources I11 to I16. As a result, a current corresponding to the output signal from the input stage 2 flows through the current sources I11 to I16. Currents flowing through the current sources I11, I12, I13, I14, I15, and I16 are represented by i11, i12, i13, i14, i15, and i16, respectively.
[0067]
When the output signal voltage from the input stage 2 is high, the currents i11 to i13 are small and the currents i14 to i16 are large. Further, when the output signal voltage from the input stage 2 is low, the currents i11 to i13 increase and the currents i14 to i16 decrease.
[0068]
The current sources I11, I12, I13, I14, I15, and I16 are set to i11 + i13 = i14 and i12 = i15 + i16 when no signal is input to the signal input terminal 1, that is, when the output signal voltage of the input stage 2 is zero. Composed. At this time, the gate voltage of the transistor N12 is determined by the source voltage of the transistor N11, and the bias current of N12 is determined accordingly. Further, the gate voltage of the transistor P12 is determined by the source voltage of the transistor P11, and the bias current of P12 is determined accordingly. Therefore, the small signal gain of the amplifier circuit is lowered. In order to limit the bias current of the transistors N12 and P12 when no signal is input, the gate voltage of the transistors N11 and P11 may be set to an appropriate value by the bias circuit 4.
[0069]
When a large signal is input to the signal input terminal 1, that is, when the output signal voltage of the input stage 2 greatly increases / decreases, a high current driving capability for the capacitive load 6 is realized when a large positive / negative signal is input by the following operation. can do.
[0070]
First, when a large positive signal is input, the output signal voltage of the input stage 2 is high, so that the currents i11 to i13 are close to zero and the currents i14 to i16 are large. For this reason, the gate voltage of the transistor N12 and the gate voltage of the transistor P12 are lower than when no signal is input. Therefore, the transistor P12 supplies a large current to the signal output terminal 5, while the transistor N12 is turned off, so that a high current driving capability for the capacitive load 6 can be obtained.
[0071]
Next, when a large negative signal is input, since the output signal voltage of the input stage 2 is low, the currents i11 to i13 are large and the currents i14 to i16 are close to zero. For this reason, the gate voltage of the transistor N12 and the gate voltage of the transistor P12 are higher than when no signal is input. Accordingly, the transistor P12 is turned off. On the other hand, a large current flows from the signal output terminal 5 into the transistor N12, so that a high current driving capability for the capacitive load 6 can be obtained.
[0072]
As described above, the amplifier circuit of this embodiment can obtain a high current driving capability when both positive and negative large signals are input while limiting the bias current when no signal is input as in the previous embodiments. The effect that time can be shortened is acquired.
[0073]
In the present embodiment, the currents of all the current sources I11 to I16 are controlled by the output signal of the input stage 2, but the current sources I11 and I13 have the same concept as in the second and third embodiments. The same result can be obtained by controlling at least one of the current or the current of the current source I14 and at least one of the current of the current source I12 or the currents of the current sources I15 and I16.
[0074]
(Eighth embodiment)
FIG. 12 is an amplifier circuit according to the eighth embodiment of the present invention, and shows a specific configuration using a transconductor in the input stage 2 in FIG. The input stage 2 includes a transconductor (Gm) 9, PMOS transistors P16 to P21, and NMOS transistors N16 and N17. In FIG. 12, the current sources I11, I12 and I13 shown in FIG. 11 are realized by PMOS transistors P13, P14 and P15, respectively, and the current sources I14, I15 and I16 are realized by transistors N13, N14 and N15, respectively. Yes.
[0075]
Transistors P16 and P20 form a first current mirror circuit. Similarly, transistors P17 and P21 form a second current mirror circuit, and transistors P18, P13, P14, and P15 form a third current mirror circuit. Similarly, the transistors P19 and P11 form a fourth current mirror, the transistors N16 and N11 form a fifth current mirror circuit, and the transistors N17, N13, and N15 are sixth current mirrors. A circuit is formed.
[0076]
As in the first embodiment, the input signal from the signal input terminal 1 in the input stage 2 is subjected to voltage-current conversion by the transconductor 9 and output as current signals having opposite phases from the + terminal and the − terminal of the transconductor 9. Is done.
[0077]
When no signal is input, the currents output from the + terminal and the − terminal of the transconductor 9 are equal. At this time, the current flowing through the current source transistors P13 to P15 is determined based on the current flowing through the transistor P18 by the third current mirror circuit. The current flowing through the current source transistors N13 to N15 is determined based on the current flowing through the transistor P16 through the first to sixth current mirror circuits. Here, the ratio of the channel length to the channel width of the transistors N13 to N15 and the transistors P13 to P15 is (W / L), respectively. _N13 ~ (W / L) _N15 , (W / L) _P13 ~ (W / L) _P15 (W / L) _N13 = (W / L) _P13 + (W / L) _P15 , (W / L) _N14 + (W / L) _N15 = (W / L) _P14 By designing so as to satisfy the above, it becomes equal to the time of no signal input of the amplifier circuit shown in FIG. Therefore, the gate voltage of the transistor N12 can be determined by the source voltage of the transistor N11, and the gate voltage of the transistor P12 can be determined by the source voltage of the transistor P11.
[0078]
The gate voltage of the transistor N11 is given by the fifth current mirror circuit formed by the transistors N11 and N16. Therefore, the gate voltage of the transistor N12 is equal to the gate voltage of the transistor N17, and the current flowing through the transistor N12 is directly proportional to the current flowing through the transistor P16.
[0079]
Similarly, the gate voltage of the transistor P11 is given by the fourth current mirror circuit formed by the transistors P11 and P19. Therefore, the gate voltage of the transistor P12 is equal to the gate voltage of the transistor P18, and the current flowing through the transistor P12 is directly proportional to the current flowing through the transistor P18. That is, the current flowing when no signal is input can be controlled by the transconductor 9.
[0080]
When a positive large signal is input, the current output from the + terminal of the transconductor 9 increases and the current output from the − terminal decreases. At this time, the current flowing through the transistors P16 and P17 increases, and the current flowing through the transistors P18 and P19 decreases. When the current flowing through the transistor P16 increases, the current flowing through the transistor P20 that forms the fifth current mirror circuit together with the transistor P16 also increases, and the current flowing through the transistor N17 also increases. Here, since the transistor N17 is diode-connected, the gate voltage increases as the flowing current increases.
[0081]
As the gate voltage of the transistor N17 increases, the current flowing through the transistors N13 to N15 that form the sixth current mirror circuit together with the transistor N17 increases. That is, the currents of the current sources I14 to I16 in FIG. 9 corresponding to the transistors N13 to N15 increase.
[0082]
When the current flowing through the transistor P18 decreases, the gate voltage of P18 increases. When the gate voltage of the transistor P18 increases, the current flowing through the transistors P13 to P15 that form the third current mirror circuit together with the transistor P18 decreases. That is, the currents of the current sources I11 to I13 in FIG. 9 corresponding to the transistors P13 to P15 are reduced.
[0083]
When a large negative signal is input, the current at the positive terminal of the transconductor decreases and the current at the negative terminal increases. At this time, the current flowing through the transistors P16 and P17 decreases, and the current flowing through the transistors P18 and P19 increases. When the current flowing through the transistor P16 decreases, the current flowing through the transistor P20 that forms the first current mirror circuit together with the transistor P16 also decreases, and the current flowing through the transistor N17 also decreases. Here, since the transistor N17 is diode-connected, the gate voltage decreases as the flowing current decreases.
[0084]
When the gate voltage of the transistor N17 decreases, the current flowing through the transistors N13 to N15 that form the sixth current mirror circuit together with the transistor N17 decreases. That is, the currents of the current sources I14 to I16 in FIG. 11 corresponding to the transistors N13 to N15 are reduced.
[0085]
When the current flowing through the transistor P18 increases, the gate voltage of P18 decreases. When the gate voltage of the transistor P18 decreases, the current flowing through the transistors P13 to P15 forming the third current mirror circuit together with the transistor P18 increases. That is, the currents of current sources I11 to I13 in FIG. 11 corresponding to transistors P13 to P15 increase.
[0086]
Thus, it is clear that the operation of the amplifier circuit described in the fifth embodiment shown in FIG. 11 can be realized by the circuit configuration of FIG. As the transconductor 9 in FIG. 12, a circuit similar to that described in the fourth embodiment can be used.
[0087]
Further, in the present embodiment, phase compensation is performed by reducing the output impedance of the input stage 2 to reduce the gain of the amplifier circuit. Hereinafter, the effect of phase compensation in this embodiment will be described with reference to FIGS. 13 and 14. FIG. 14 is a frequency characteristic diagram for explaining phase compensation in the present embodiment.
[0088]
13A and 13B are equivalent circuit diagrams of the amplifier circuit. FIG. 13A shows the case where the phase compensation is performed by the mirror capacitance as described in FIG. 2, and FIG. 13B shows the case where the phase compensation is performed according to the present embodiment. . 13A and 13B, gm1 is the transconductance of the input stage, R1a and R1b are the output impedances of the input stage (more precisely, the parallel combined resistance of the output resistance of the input stage and the input resistance of the output stage), C1 Is a capacitance component added to the output terminal of the input stage, gm2 is a transconductance of the output stage, R2 is an output resistance of the output stage, Cc is a mirror capacity, and CL is a load capacity.
[0089]
When performing phase compensation using the mirror capacitor Cc as shown in FIG. 13A, the frequency of the first pole in the frequency characteristic of FIG. 14 increases as the capacitance CL of the capacitive load connected to the signal output terminal of the amplifier circuit increases. Large mirror capacitance Cc is required to stabilize the frequency of the second pole on the low frequency side and the frequency of the second pole on the high frequency side. The necessary mirror capacitance Cc is, for example, several pF, and when the amplifier circuit is integrated, the occupied area by the mirror capacitance is increased, which causes a big problem that the chip area is increased.
[0090]
On the other hand, in the amplifier circuit of this embodiment, the phase compensation is performed by reducing the output impedance of the input stage 2 and reducing the gain of the amplifier circuit. That is, the output impedance R1b of the input stage 2 in FIG. 13B is configured to be smaller than the output impedance R1a of the input stage in FIG. 13A when performing phase compensation. This can be realized by the configuration of the amplifier circuit as shown in FIG.
[0091]
In this way, the gain at low frequency in the frequency characteristic diagram of FIG. 14 is obtained from the gain Am when there is no phase compensation or when phase compensation by mirror capacitance is performed, as shown by the characteristic of “low gain stage”. Decreases to Aa. In decibels, the gain is reduced by 20 logs (R1a / R1b). On the other hand, the second pole moves to the high frequency side like Pa2 compared to Pn2 in the case where compensation by the mirror capacitance Cc is performed due to the decrease of the output impedance of the input stage. Specifically, Pa2 moves from the frequency of Pn2 to a frequency R1a / R1b times.
[0092]
As described above, according to the present embodiment, it is possible to perform phase compensation without using a large mirror capacitance and to realize an amplifier circuit suitable for integration into an integrated circuit.
[0093]
(Application example of amplifier circuit)
The amplifier circuit based on the embodiment of the present invention described above is suitable for a liquid crystal display device as shown in FIG. The liquid crystal display device of FIG. 15 includes a liquid crystal display in which liquid crystal cells 101 are arranged in a matrix and a plurality of signal lines 104 to which image signals are supplied and a plurality of scanning lines 105 are arranged to intersect. The panel 100 includes a liquid crystal display driving circuit 102 for driving the liquid crystal display panel 100 by supplying image signals to the signal lines 104, and a scanning line selection circuit 103 for selectively driving the scanning lines 105.
[0094]
Although not shown, the liquid crystal display drive circuit 102 includes, for example, a first latch group having the same number of pixels as one horizontal line that stores RGB signals, a shift register that transfers timing pulses for latching RGB signals, A second latch group that further stores the RGB signals stored in the latch group in a cycle of one horizontal period, and a D / A converter group that converts the RGB signal of one horizontal line stored in the second latch group into an analog value In addition, the RGB signals converted into analog voltages by the D / A converter group are respectively amplified, and configured by an amplifier circuit group for driving the signal lines and the liquid crystal cells of the liquid crystal display panel 100 of FIG. An amplifier circuit based on the embodiment of the present invention can be used for this amplifier circuit group.
[0095]
【The invention's effect】
As described above, according to the amplifier circuit of the present invention, the bias current at the time of no signal input can be determined arbitrarily, so that the current consumption can be reduced and the current driving capability is high at the time of both positive and negative large signal inputs. Thus, the settling time can be shortened.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an amplifier circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of an amplifier circuit to which phase compensation means is added.
FIG. 3 is a circuit diagram showing another example of an amplifier circuit to which phase compensation means is added.
FIG. 4 is a circuit diagram showing a configuration of an amplifier circuit according to a second embodiment of the present invention, which is a modification of the first embodiment.
FIG. 5 is a circuit diagram showing a configuration of an amplifier circuit according to a third embodiment of the present invention, which is a modification of the first embodiment.
FIG. 6 is a circuit diagram showing a configuration of an amplifier circuit according to a fourth embodiment of the present invention, which further embodies the first embodiment.
FIG. 7 is a circuit diagram showing a configuration of an amplifier circuit according to a fourth embodiment of the present invention, which further embodies the first embodiment.
8 is a circuit diagram showing an example of a transconductor used in the amplifier circuit of FIG.
FIG. 9 is a circuit diagram showing a configuration of an amplifier circuit according to a fifth embodiment of the present invention, which further embodies the first embodiment.
FIG. 10 is a circuit diagram showing a configuration of an amplifier circuit according to a sixth embodiment of the present invention, which further embodies the first embodiment.
FIG. 11 is a circuit diagram showing a configuration of an amplifier circuit according to a seventh embodiment of the present invention.
FIG. 12 is a circuit diagram showing a more specific configuration of an amplifier circuit according to a sixth embodiment of the present invention, which is a more specific embodiment of the seventh embodiment.
FIG. 13 is an equivalent circuit diagram for explaining phase compensation in the seventh and eighth embodiments.
FIG. 14 is a diagram showing frequency characteristics for explaining phase compensation in the seventh and eighth embodiments;
FIG. 15 is a diagram showing a configuration of a liquid crystal display device to which the amplifier circuit of the present invention can be applied.
[Explanation of symbols]
1 ... Signal input terminal
2 ... Input stage
3 ... Output stage
4 ... Bias circuit
5 ... Signal output terminal
6 ... Capacitive load
7: Impedance element for phase compensation including capacitive element
8 ... Impedance element for phase compensation including resistance element
9 ... Transconductor
N1 ... 1st transistor
P1 ... second transistor
N2 ... Third transistor
N4 ... Fourth transistor
P10 ... Fifth transistor
I1 to I3... First to third current sources
n1 ... 1st node
n2 ... 2nd node
N11 ... 1st transistor
P11 ... Second transistor
P12 ... Third transistor
N12 ... Fourth transistor
I11 to I16 ... first to sixth current sources

Claims

First, second, and third current output terminals each having a second current output terminal connected to the first node and a third current output terminal connected to the second node respectively. 2 and a third current source;
A first current input terminal having a first current input terminal connected to the second node, and a third current input terminal connected to the first node; A fifth and sixth current source;
An output signal obtained by amplifying the input signal from the signal input terminal is generated, and at least one of the current of the first and third current sources or the current of the fourth current source and the current of the second current source are generated by the output signal. An input stage for controlling at least one of the current or the currents of the fifth and sixth current sources;
A first transistor of a first conductivity type in which a predetermined bias voltage is applied to a gate terminal, a drain terminal is connected to the first current output terminal, and a source terminal is connected to the second node;
A second transistor of a second conductivity type having a predetermined bias voltage applied to a gate terminal, a source terminal connected to the first node, and a drain terminal connected to the second current input end;
A third transistor of the second conductivity type, having a gate terminal connected to the first node, a source terminal connected to a first power supply on a high potential side, and a drain terminal connected to a signal output terminal;
An amplifying circuit comprising: a fourth transistor of a first conductivity type having a gate terminal connected to the second node, a source terminal connected to a second power source on a low potential side, and a drain terminal connected to the signal output terminal. .

When the input stage controls the currents of the first and third current sources or the current of the second current source according to the output signal, the first and the second current sources with respect to the voltage increase of the output signal. When the current of the third current source or the current of the second current source is decreased and the current of the fourth current source or the currents of the fifth and sixth current sources is controlled by the output signal the amplifier circuit of claim 1, wherein increasing the current of the current or the fifth and sixth current sources of the fourth current source of the voltage increase of said output signal.

Wherein the first and the gate terminal of the second transistor, the amplifier circuit of claim 1, further comprising a bias supply circuit for supplying a voltage or a direct voltage dependent on the output signal of the input stage as the bias voltage.

Amplifier circuit of claim 1, further comprising an impedance element comprising the connected at least a capacitor between the second node and the signal output terminal.

Said second and third transistors amplifier circuit of claim 1, further comprising the connected impedance elements comprising at least resistive element between said signal output terminal a drain terminal of the.

The amplifier circuit according to claim 5 , wherein the resistance element is configured by an on-resistance of a field effect transistor.

A liquid crystal display in which a plurality of pixels, a signal line for selectively applying a signal voltage corresponding to a video signal to the plurality of pixels, and a scanning line intersecting the signal line are arranged;
A drive circuit having the amplifier circuit according to any one of claims 1 to 6 , and driving the signal line in accordance with an image signal;
A liquid crystal display device comprising a selection circuit for sequentially selecting the scanning lines.