JP3908415B2

JP3908415B2 - ポンプ回路を有する半導体装置

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Publication number: JP3908415B2
Application number: JP21535799A
Authority: JP
Inventors: 徹丹沢; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-07-30
Filing date: 1999-07-29
Publication date: 2007-04-25
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Description

【０００１】
【発明の属する技術分野】
本発明は、ポンプ回路を有する半導体装置に係わり、例えば電源電圧を所定の電圧に昇圧する昇圧回路あるいは所定に電圧に降圧する降圧回路を有する半導体装置に関する。
【０００２】
【従来の技術】
例えばＥＥＰＲＯＭからなる不揮発性半導体記憶装置において、メモリセルにデータを書き込んだり、メモリセルのデータを消去する場合、電源電圧より高い電圧を必要とする。このように高電圧を必要とする半導体装置は半導体装置内に昇圧回路を有し、この昇圧回路により電源電圧を昇圧して必要とする高電圧を発生している。また、この種の半導体装置は負の電圧を必要とする場合があり、この場合も、電源電圧を降圧することにより所要の負電圧が生成される。
【０００３】
図２２は、例えば（ J.F.Dickson, IEEE Journal of Solid State Circuits, vol. SC-11, pp. 374-8,Jun. 1976 ）に開示された従来の昇圧回路の回路構成を示し、図２３は図２２の動作波形を示している。この昇圧回路において、電源電圧Ｖｃｃが供給される端子１７ａと出力端ＯＵＴとの間には、ダイオード接続されたＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）１７ｂ、１７ｃ、１７ｄが直列接続されている。発振器１７ｅはナンド回路と複数のインバータ回路とにより構成され、この発振器１７ｅの出力端と、前記ＮＭＯＳトランジスタ１７ｂと１７ｃとの接続ノードＮ１の間にはインバータ回路１７ｆ、キャパシタ１７ｇが直列接続されている。さらに、発振器１７ｅの出力端と、ＮＭＯＳトランジスタ１７ｃと１７ｄとの接続ノードＮ２との間にはインバータ回路１７ｈ、１７ｉ、キャパシタ１７ｊが直列接続されている。
【０００４】
上記構成において、発振器１７eを構成するナンド回路の一端に供給される信号ＰＭＰがハイレベルになると、発振器１７ｅが発振を開始する。この発振器１７ｅの出力信号は、インバータ回路１７ｆとキャパシタ１７ｇの直列回路を介して接続ノードＮｌに供給されるとともに、インバータ回路１７ｈ、１７ｉ、キャパシタ１７ｊの直列回路を介して接続ノードＮ２に供給される。このため、接続ノードＮ１、Ｎ２の電圧が順次上昇し、出力端ＯＵＴの電圧が上昇する。この出力電圧はこの昇圧回路の出力電流と、この出力電圧が供給される図示せぬ回路が消費する消費電流とが釣り合った電圧Ｖｐｐで一定になる。この昇圧回路の電圧ゲインを向上させるため、前記ＮＭＯＳトランジスタ１７ｂ、１７ｃ、１７ｄは閾値電圧が低く設定されたトランジスタが使われる。これらトランジスタは閾値電圧がたとえ負になっても、クロックの周期が十分短ければ電圧ゲインを得ることができる。このため、これらＮＭＯＳトランジスタの閾値電圧はほぼ０Ｖに設定されている。
【０００５】
ところで、上記昇圧回路は信号ＰＭＰがローレベルの時、動作が一時的に止まってしまう。この時、接続ノードＮｌ、Ｎ２の電位は出力端ＯＵＴからの逆流によってＶｐｐまで上昇してしまう。その後、再び信号ＰＭＰハイレベルとなり、昇圧回路が活性化されると、昇圧回路はしばらくの間定常状態から外れた状態で動作する。この間の昇圧回路の効率、即ち入力電流に対する出力電流の比は、極めて低くなってしまう。この結果、昇圧回路の動作の安定性が損なわれてしまう。この問題はキャパシタの電圧振幅に依存し、電源電圧Ｖｃｃの低下とともに顕著となる。このため、上記従来の昇圧回路は低電圧での動作が困難であった。
【０００６】
図２４は、例えば（ J. C. Chen et al. 1996 Symposium on VLSI Circuits Digest of Technical Papers, pp. 172-3, Jun. 1996 ）に開示された従来の他の昇圧回路を示している。この昇圧回路は、電源電圧Ｖｃｃが供給される電源端子１９ａと出力端ＯＵＴの間に接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）１９ｂと、前記出力端ＯＵＴに一端が接続されたキャパシタ１９ｃと、このキャパシタ１９ｃの他端にキャパシタ駆動信号ＰＭＰを供給する直列接続されたインバータ回路１９ｄ、１９ｅと、信号ＡＣＴに応じて前記ＰＭＯＳトランジスタ１９ｂを制御するＮＭＯＳトランジスタ１９ｆ、１９ｇ、ＰＭＯＳトランジスタ１９ｈ、１９ｉ、及びインバータ回路１９ｊとにより構成されている。前記ＮＭＯＳトランジスタ１９ｆ、１９ｇのソースは接地されている。また、キャパシタ駆動信号ＰＭＰは信号ＡＣＴに応じて発生される。
【０００７】
図２５は、図２４に示す回路の動作を示している。信号ＡＣＴがローレベルのとき、昇圧回路は非動作状態であり、出力端ＯＵＴからＰＭＯＳトランジスタを介して電源電圧Ｖｃｃが出力されている。動作開始時、信号ＡＣＴがハイレベルとなると、この信号ＡＣＴに応じて電源電圧Ｖｃｃレベルの信号ＰＭＰがハイレベルとなる。このとき、ＰＭＯＳトランジスタ１９ｂはオフとなるため、出力電圧は出力端ＯＵＴに接続された図示せぬ負荷の容量とキャパシタ１９ｃの容量の比で決まる電圧Ｖｐｐに昇圧される。
【０００８】
上記負荷容量とキャパシタの容量との比で出力電圧を昇圧する昇圧回路において、出力電圧は電源電圧Ｖｃｃとキャパシタ１９ｃの充電電圧に依存する。このため、電源電圧Ｖｃｃが低下した場合、１つのキャパシタ１９ｃだけでは出力端ＯＵＴを電圧Ｖｐｐに昇圧することが困難となる。
【０００９】
【発明が解決しようとする課題】
上記のように、活性化、非活性化を繰り返して行う図２２に示す従来の昇圧回路は、非活性状態から活性状態に移行するタイミングにおいて、接続ノードＮ１、Ｎ１２の電位が出力端からの逆流によって上昇してしまう。このため、特に低電源電圧において昇圧回路効率が低下してしまうという問題があった。
【００１０】
また、負荷容量とキャパシタの容量との比で出力電圧を昇圧する図２４に示す昇圧回路では、低電源電圧では必要な昇圧電圧を得ることが不可能であった。
【００１１】
さらに、上記の説明は、昇圧回路を例に行ったが降圧回路も同様の課題を有している。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは電源電圧が低下した場合においても、所定の出力電圧を得ることが可能なポンプ回路を有する半導体装置を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明の第１の態様は、第１の電圧が供給される電圧供給ノードと出力端子の相互間に直列接続され、前記出力端子に前記第１の電圧と異なる第２の電圧を出力する複数のスイッチ素子と、第１、第２の端子を有し、前記第１の端子が前記スイッチ素子の少なくとも１つの接続ノードに接続された少なくとも１つのキャパシタと、前記キャパシタの第２の端子に接続され、制御信号が第１の論理のとき駆動信号を発生し、前記制御信号が第２の論理のとき前記駆動信号の発生を停止する信号発生器と、前記少なくとも１つの接続ノードに接続され、前記制御信号が第２の論理から前記第１の論理に変化するとき、前記少なくとも１つの接続ノードの電圧を前記第１の電圧を含み前記第２の電圧を含まない前記第１の電圧と前記第２の電圧との間の電圧であって、前記出力端子側の接続ノードの電圧を前記電圧供給ノード側の接続ノードの電圧よりも前記第２の電圧に近い電圧にリセットするリセット回路とを有している。
【００１９】
本発明の第２の態様は、入力信号が第１の論理及び第２の論理の両方で動作し、第１の電圧を昇圧して第１の昇圧電圧を生成し出力端子から出力する第１の昇圧回路と、出力端子が前記第１の昇圧回路の出力端子に接続され、前記入力信号が第１の論理のとき前記第１の電圧を昇圧して第２の昇圧電圧を生成して前記出力端子から出力し、前記入力信号が第２の論理のとき昇圧動作を停止する第２の昇圧回路とを有し、前記第２の昇圧回路は、電源供給端子と前記出力端子の相互間に直列接続された複数の第１のトランジスタと、第１、第２の端子を有し、前記第１の端子が複数の前記第１のトランジスタの少なくとも１つの接続ノードに接続された少なくとも１つの第１のキャパシタと、前記少なくとも１つの第１のキャパシタの前記第２の端子に接続され、前記入力信号が第１の論理のとき駆動信号を発生し、前記入力信号が第２の論理のとき前記駆動信号の発生を停止する第１の発振器と、複数の前記第１のトランジスタの少なくとも１つの接続ノードに接続され、前記入力信号が第２の論理から第１の論理に変化するとき、前記第１の電圧を含み前記第２の電圧を含まない前記第１の電圧と前記第２の電圧との間の電圧であって、前記出力端子側の接続ノードの電圧を前記電圧供給端子側の接続ノードの電圧よりも前記第２の電圧に近い電圧にリセットするリセット回路とを具備している。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２７】
図２は、本発明の昇圧回路を有する半導体装置を示す。ここでは、例えば昇圧回路を有する書込み可能な半導体記憶装置、例えばフラッシュＥＥＰＲＯＭを例に説明する。この半導体記憶装置２１は、外部より書き込みデータＷＤ、制御信号ＣＴＲ、アドレス信号ＡＤＤをそれぞれ受け、このアドレス信号ＡＤＤに応じてメモリセルアレイ２７に書き込みデータＷＤを書き込む。また、半導体記憶装置２１は、制御信号ＣＴＲ、アドレス信号ＡＤＤに応じてメモリセルアレイ２７からデータを読み出し、これを読み出しデータＲＤとして出力する。
【００２８】
前記書き込みデータＷＤは入力バッファ２２を介して書込み回路２３に供給される。アドレス信号ＡＤＤはアドレスバッファ２４を介してカラムデコーダ２５及びロウデコーダ２６に供給される。カラムデコーダ２５及びロウデコーダ２６はアドレスに応じてメモリセルアレイ２７にマトリクス状に配置された複数のメモリセルから１つのメモリセルＭＣを選択する。制御信号発生回路２８は書込み電圧、書き込み時間等を制御するとともに、各種タイミング信号を発生する。昇圧回路２９は制御信号発生回路２８から供給される制御信号に応じて電源電圧を昇圧し、例えば書込み電圧を発生する。この書き込み電圧はローデコーダ２６に供給される。
【００２９】
一方、メモリセルアレイ２７からデータを読み出す際、アドレス信号に応じて選択されたメモリセルから読み出されたデータはカラムデコーダ２５を介してセンスアンプ３０に供給される。このセンスアンプ３０によりメモリセルからの微小な信号が論理電圧レベルまで増幅される。このセンスアンプ３０の出力信号は、出力バッファ３１から外部に読み出しデータＲＤとして出力される。
【００３０】
図１は、前記昇圧回路２９の具体的な構成を示している。この昇圧回路２９はアクティブ時に動作するアクティブ用昇圧回路２９ａと、スタンバイ時に動作するスタンバイ用昇圧回路２９ｂとにより構成されている。アクティブ用昇圧回路２９ａにおいて、電源Ｖｃｃが供給される電源端子１１と出力端ＯＵＴとの相互間にはＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３が直列接続されている。これらＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３の閾値電圧は低く設定され、例えばほぼゼロである。ＮＭＯＳトランジスタＮ１２、Ｎ１３はゲートとドレインが接続され、ダイオードとして動作する。
【００３１】
出力端ＯＵＴにはレベル検出器ＬＤ１が接続されている。このレベル検出器は抵抗Ｒ１１、Ｒ１２、ＮＭＯＳトランジスタＮ１４、演算増幅器ＯＰ１により構成されている。すなわち、出力端ＯＵＴと接地間には前記抵抗Ｒ１１、Ｒ１２、ＮＭＯＳトランジスタＮ１４が直列接続されている。ＮＭＯＳトランジスタＮ１４のゲートにはアクティブ時を示すアクティブ信号ＡＣＴが供給されている。抵抗Ｒ１１、Ｒ１２はアクティブ時に出力端ＯＵＴの電圧を検出する。抵抗Ｒ１１、Ｒ１２の接続ノードはアクティブ信号ＡＣＴに応じて動作する演算増幅器ＯＰ１の反転入力端に供給される。この演算増幅器ＯＰ１の非反転入力端には基準電圧Ｖｒｅｆが供給されている。この演算増幅器ＯＰ１の出力端はＮＭＯＳトランジスタＮ１５を介して接地され、このＮＭＯＳトランジスタＮ１５のゲートにはインバータ回路Ｉ１１を介してアクティブ信号ＡＣＴが供給されている。
【００３２】
前記演算増幅器ＯＰ１の出力端には発振器ＯＳＣ１の入力端が接続されている。この発振器ＯＳＣ１はナンド回路ＮＤ１と直列接続された複数のインバータ回路からなる遅延回路ＤＬ１とにより構成され、ナンド回路ＮＤ１の入力端にはアクティブ信号ＡＣＴが供給されている。この発振器ＯＳＣ１の出力端はインバータ回路Ｉ１２、キャパシタＣ１１を介して前記ＮＭＯＳトランジスタＮ１１とＮ１２の接続ノードＣＮ１に接続されるとともに、インバータ回路Ｉ１３、Ｉ１４、キャパシタＣ１２を介して前記ＮＭＯＳトランジスタＮ１２とＮ１３の接続ノードＣＮ２に接続されている。
【００３３】
前記演算増幅器ＯＰ１の出力端は、さらに前記ＮＭＯＳトランジスタＮ１１のゲートに接続されるとともに、リセット信号発生回路ＲＳＴの入力端に接続されている。このリセット信号発生回路ＲＳＴはナンド回路ＮＤ２と、直列接続された複数のインバータ回路からなる遅延回路ＤＬ２と、ナンド回路ＮＤ２の出力端に接続されたインバータ回路Ｉ１５とにより構成されている。このリセット信号発生回路ＲＳＴの出力端、すなわちインバータ回路Ｉ１５の出力端から出力されるリセット信号ＲＳＴＰＭＰはキャパシタＣ３を介してＮＭＯＳトランジスタＮ１６のゲートに供給される。このＮＭＯＳトランジスタＮ１６のドレインは電源Ｖｃｃが供給される電源端子１２に接続され、ソースは前記ＮＭＯＳトランジスタＮ１１とＮ１２の接続ノードＣＮ１に接続されている。さらに、ＮＭＯＳトランジスタＮ１６のゲートと電源電圧Ｖｃｃが供給される電源端子１３の相互間にはダイオード接続されたＮＭＯＳトランジスタＮ１７が接続されている。このＮＭＯＳトランジスタＮ１７の閾値電圧もほぼゼロに設定されている。
【００３４】
前記電源端子１２、１３に供給される電圧は、電源電圧Ｖｃｃより例えば高い電圧Ｖｐとしてもよい。この電圧Ｖｐは例えば電源電圧Ｖｃｃを図示せぬ別の昇圧回路により昇圧した電圧である。
【００３５】
一方、スタンバイ用昇圧回路２９ｂにおいて、電源電圧Ｖｃｃが供給される電源端子１４と出力端ＯＵＴとの相互間にはＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３が直列接続されている。これらＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３の閾値電圧は低く設定され、例えばほぼゼロである。ＮＭＯＳトランジスタＮ２２、Ｎ２３はゲートとドレインが接続され、ダイオードとして動作する。出力端ＯＵＴにはレベル検出器ＬＤ２が接続されている。すなわち、出力端ＯＵＴと接地間には抵抗Ｒ２１、Ｒ２２が直列接続されている。これら抵抗Ｒ２１、Ｒ２２の接続ノードは演算増幅器ＯＰ２の反転入力端に供給される。この演算増幅器ＯＰ２の非反転入力端には基準電圧Ｖｒｅｆが供給されている。
【００３６】
前記演算増幅器ＯＰ２の出力端には発振器ＯＳＣ２の入力端が接続されている。この発振器ＯＳＣ２はナンド回路ＮＤ３と直列接続された複数のインバータ回路からなる遅延回路ＤＬ３とにより構成されている。この発振器ＯＳＣ２の出力端はインバータ回路Ｉ２１、キャパシタＣ２１を介して前記ＮＭＯＳトランジスタＮ２１とＮ２２の接続ノードに接続される。さらに、発振器ＯＳＣ２の出力端はインバータ回路Ｉ２２、Ｉ２３、キャパシタＣ２２を介して前記ＮＭＯＳトランジスタＮ２２とＮ２３の接続ノードに接続されている。また、前記演算増幅器ＯＰ２の出力端は、前記ＮＭＯＳトランジスタＮ２１のゲートに接続されている。
【００３７】
図３は、前記ロウデコーダ２６に含まれるワード線駆動回路の具体的な構成を示している。アドレスに応じてデコードされたデコード信号Ａｉ、Ｂｊ、Ｃｋはナンド回路ＮＤ３１の入力端に供給されている。このナンド回路ＮＤ３１の出力端はＮＭＯＳトランジスタＮ３１の電流通路の一端に接続されている。このＮＭＯＳトランジスタＮ３１のゲートには電源電圧Ｖｃｃが供給され、電流通路の他端はインバータ回路を構成するＰＭＯＳトランジスタＰ３１のゲート、及びＮＭＯＳトランジスタＮ３２のゲートに接続されている。これらＰＭＯＳトランジスタＰ３１、ＮＭＯＳトランジスタＮ３２は前記昇圧回路２９から出力される昇圧電圧Ｖｐｐが供給される電源端子３１と接地間に接続されている。これらＰＭＯＳトランジスタＰ３１と、ＮＭＯＳトランジスタＮ３２の接続ノードはワード線ＷＬに接続される。さらに昇圧電圧Ｖｐｐが供給される電源端子３２と前記ＮＭＯＳトランジスタＮ３２のゲートの相互間にはＰＭＯＳトランジスタＰ３２が接続されている。このＰＭＯＳトランジスタＰ３２のゲートは前記ＰＭＯＳトランジスタＰ３１と、ＮＭＯＳトランジスタＮ３２の接続ノードに接続されている。
【００３８】
上記構成において、図４を参照して図１、図３に示す回路の動作について説明する。
【００３９】
スタンバイ用昇圧回路２９ｂのレベル検出器ＬＤ２を構成する抵抗Ｒ２１、Ｒ２２、演算増幅器ＯＰ２、及び発振器ＯＳＣ２は、スタンバイ時及びアクティブ時によらず常に動作し続けている。このため、発振器ＯＳＣ２の出力信号に応じてキャパシタＣ２１、Ｃ２２が順次昇圧され、ＮＭＯＳトランジスタＮ２２、Ｎ２３を介して出力端ＯＵＴに電源電圧Ｖｃｃより高い昇圧電圧Ｖｐｐが供給される。このように、スタンバイ時において、出力端ＯＵＴにはスタンバイ用昇圧回路２９ｂから昇圧電圧Ｖｐｐが供給されている。
【００４０】
一方、アクティブ信号ＡＣＴはスタンバイ時にローレベルとなっている。このため、アクティブ用昇圧回路２９ａは、スタンバイ時には停止している。しかし、出力端ＯＵＴにはスタンバイ用昇圧回路２９ｂから昇圧電圧Ｖｐｐが供給されているため、接続ノードＣＮ１の電圧は低閾値電圧のＮＭＯＳトランジスタＮ１２、Ｎ１３を介して昇圧電圧Ｖｐｐとなっている。
【００４１】
上記状態において、データの読み出し動作モード時に、アドレス信号ＡＤＤが切り替わると、図示せぬアドレス遷移検出回路によりアドレスの切り替わりが検出され、このアドレス遷移検出回路から図４に示すように、パルス信号ＡＴＤが出力される。このパルス信号ＡＴＤに応じて、アクティブ信号ＡＣＴがハイレベルとなると、インバータ回路Ｉ１１、ＮＭＯＳトランジスタＮ１５を介してリセット信号発生回路ＲＳＴが動作され、リセット信号ＲＳＴＰＭＰが発生される。このリセット信号ＲＳＴＰＭＰはキャパシタＣ３を介してＮＭＯＳトランジスタＮ１６のゲートに供給される。このため、ＮＭＯＳトランジスタＮ１６がオンし、ＮＭＯＳトランジスタＮ１１とＮ１２の接続ノードＣＮ１が昇圧電圧Ｖｐｐから電源電圧Ｖｃｃにリセットされる。
【００４２】
一方、前記アクティブ信号ＡＣＴがハイレベルとなると、発振器ＯＳＣ１が活性化され発振する。この発振器ＯＳＣ１の出力信号はインバータ回路Ｉ１２、Ｉ１３、Ｉ１４を介してキャパシタＣ１１、Ｃ１２に順次供給され、これらキャパシタＣ１１、Ｃ１２を介して接続ノードＣＮ１、ＣＮ２が順次昇圧される。このため、出力端ＯＵＴから電源電圧より高い昇圧電圧Ｖｐｐが出力される。この昇圧電圧Ｖｐｐは抵抗Ｒ１１、Ｒ１２により検出され、演算増幅器ＯＰ１において、基準電圧Ｖｒｅｆと比較される。この比較結果に応じて発振器ＯＳＣ１の動作が制御され、昇圧電圧Ｖｐｐが保持される。
【００４３】
また、アクティブ信号ＡＣＴがハイレベルとなった後、ロウデコーダ２６に入力されたアドレスに対応したデコード信号Ａｉ、Ｂｊ、Ｃｋがハイレベルとなると、選択されたワード線ＷＬに昇圧電圧Ｖｐｐが供給される。
【００４４】
上記第１の実施例によれば、アドレスが切り替わり、アクティブ信号ＡＣＴがハイレベルになると、リセット信号発生回路ＲＳＴからリセット信号ＲＳＴＰＭＰが発生され、ＮＭＯＳトランジスタＮ１６を介して接続ノードＣＮ１が電源電圧Ｖｃｃにリセットされる。このため、アクティブ用昇圧回路２９ａの定常状態に近い状態で動作を開始できる。したがって、動作開始時に効率が低下することを防止でき、昇圧効率をほぼ一定として動作することができる。
【００４５】
尚、上記第１の実施例においては、接続ノードＣＮ１をリセットしたが、これに限定されるものではなく、接続ノードＣＮ１とＣＮ２の両方をリセットしてもよい。
【００４６】
図５、図６は、本発明の第２の実施例を示すものであり、第１の実施例と異なる昇圧回路の構成例を示している。この昇圧回路は複数の内部ノードを独立にリセットできるようにされている。
【００４７】
電源電圧Ｖｃｃが供給される電源端子５１と出力端ＯＵＴの相互間にはＮＭＯＳトランジスタ５１ａ、５１ｂ、５１ｃ、５１ｄが直列接続されている。前記ＮＭＯＳトランジスタ５１ａのゲートにはインバータ回路Ｉ５１を介してスタンバイ信号ＳＴＢＹが供給されている。前記ＮＭＯＳトランジスタ５１ｂ、５１ｃ、５１ｄはゲートと電流通路の一端が接続され、ダイオードとして動作する。前記ＮＭＯＳトランジスタ５１ａと５１ｂの接続ノードＶ１にはインバータ回路Ｉ５２、Ｉ５３、キャパシタＣ５１を介してクロック信号φが供給されている。前記ＮＭＯＳトランジスタ５１ｂと５１ｃの接続ノードＶ２にはインバータ回路Ｉ５４、キャパシタＣ５２を介して前記クロック信号φが供給されている。前記ＮＭＯＳトランジスタ５１ｃと５１ｄの接続ノードＶ３にはインバータ回路Ｉ５５、Ｉ５６、キャパシタＣ５３を介して前記クロック信号φが供給されている。
【００４８】
さらに、電源電圧Ｖｃｃが供給される電源端子５２と、前記ＮＭＯＳトランジスタ５１ａと５１ｂの接続ノードＶ１との相互間にはＮＭＯＳトランジスタ５１ｅが接続されている。また、電源電圧Ｖｃｃが供給される電源端子５３と、前記ＮＭＯＳトランジスタ５１ｂと５１ｃの接続ノードＶ２との相互間にはＮＭＯＳトランジスタ５１ｆ、５１ｇが直列接続されている。このトランジスタ５１ｇのゲートは前記接続ノードＶ２に接続されている。さらに、電源電圧Ｖｃｃが供給される電源端子５４と、前記ＮＭＯＳトランジスタ５１ｄのゲートとの相互間にはＮＭＯＳトランジスタ５１ｈ、５１ｉ、５１ｊが直列供給されている。ＮＭＯＳトランジスタ５１ｉのゲートはＮＭＯＳトランジスタ５１ｉと５１ｊの接続ノードに接続され、ＮＭＯＳトランジスタ５１ｊのゲートは前記ＮＭＯＳトランジスタ５１ｃと５１ｄの接続ノードＶ３に接続されている。前記ＮＭＯＳトランジスタ５１ｅ、５１ｆ、５１ｈのゲートにはリセット信号ＲＳＴＰＭＰがキャパシタＣ５４を介して供給される。さらに、電源電圧Ｖｃｃが供給される電源端子５５と前記ＮＭＯＳトランジスタ５１ｅのゲートとの相互間にはＮＭＯＳトランジスタ５１ｋが接続されている。このＮＭＯＳトランジスタ５１ｋは低閾値電圧のトランジスタであり、このゲートは電源端子５５に接続されている。
【００４９】
前記信号φ１、φ２、φ３、φ４は、例えば図２に示す制御信号発生回路２８により生成される。
【００５０】
上記構成において、図６を参照して図５に示す昇圧回路の動作について説明する。スタンバイ信号ＳＴＢＹは、スタンバイ時にハイレベルとなっている。ＮＭＯＳトランジスタ５１ａのゲートには、このスタンバイ信号がインバータ回路Ｉ５１を介して供給される。このため、このＮＭＯＳトランジスタ５１ａはスタンバイ時はオフとなっている。
【００５１】
一方、スタンバイ状態が解除されると、スタンバイ信号ＳＴＢＹはローレベルとなる。このため、ＮＭＯＳトランジスタ５１ａはオンとなる。さらに、スタンバイ信号ＳＴＢＹがローレベルとなるに伴い、リセット信号ＲＳＴＰＭＰが発生される。このリセット信号ＲＳＴＰＭＰによってＮＭＯＳトランジスタ５１ｅ、５１ｆ、５１ｈがオンとされ、各ＮＭＯＳトランジスタ５１ａ〜５１ｄの接続ノードＶ１、Ｖ２、Ｖ３がそれぞれ電源電圧Ｖｃｃ、Ｖｃｃ＋Ｖｔ、Ｖｃｃ＋２Ｖｔにリセットされる。ここで、ＶｔはそれぞれＮＭＯＳトランジスタ５１ｇ、５１ｉ、５１ｊの閾値電圧である。その後、クロック信号φによって昇圧動作が開始され、出力端ＯＵＴに昇圧電圧Ｖｐｐが出力される。
【００５２】
上記第２の実施例によれば、スタンバイ状態が解除されると、リセット信号ＲＳＴＰＭＰに応じてダイオード接続されたＮＭＯＳトランジスタ５１ａ〜５１ｄの各接続ノードＶ１、Ｖ２、Ｖ３がその接続ノードの昇圧電圧に応じて異なる電圧にリセットされる。したがって、昇圧動作開始時においても定常状態に近い状態で動作できるため、常に昇圧効率をほぼ一定とすることができる。
【００５３】
図７、図８は、本発明の第３の実施例を示すものであり、別の昇圧回路の構成例を示している。
【００５４】
電源電圧Ｖｃｃが供給される電源端子７１と出力端ＯＵＴの相互間にはＮＭＯＳトランジスタ７１ａが接続されている。このＮＭＯＳトランジスタ７１ａのゲートは電源端子７１に接続され、ＮＭＯＳトランジスタ７１ａはダイオードとして機能する。信号φ４の入力端と前記出力端ＯＵＴの相互間にはインバータ回路Ｉ７１、Ｉ７２、キャパシタＣ７２、ＰＭＯＳトランジスタ７１ｂ、キャパシタＣ７１が直列接続されている。前記ＰＭＯＳトランジスタ７１ｂのゲートには信号φ２が供給されている。このＰＭＯＳトランジスタ７１ｂとキャパシタＣ７１との接続ノードＶ１と接地間にはＮＭＯＳトランジスタ７１ｃが接続されている。このＮＭＯＳトランジスタのゲートにはキャパシタリセット信号φ１が供給されている。電源電圧Ｖｃｃが供給される電源端子７２と、前記キャパシタＣ７２とＰＭＯＳトランジスタ７１ｂとの接続ノードＶ２の相互間にはＰＭＯＳトランジスタ７１ｄ、ＮＭＯＳトランジスタ７１ｅが直列接続されている。ＰＭＯＳトランジスタ７１ｄのゲートにはキャパシタリセット信号φ３が供給されている。ＮＭＯＳトランジスタ７１ｅのゲートはドレインに接続され、ダイオードとして動作する。前記ＮＭＯＳトランジスタ７１ａ、７１ｅは低閾値電圧のトランジスタである。前記ＮＭＯＳトランジスタ７１ｃは第１のリセット回路ＲＳＴ１を構成し、ＰＭＯＳトランジスタ７１ｄ、ＮＭＯＳトランジスタ７１ｅは第２のリセット回路ＲＳＴ２を構成している。信号発生回路７３はパルス信号ＡＴＤに応じて前記信号φ１乃至φ４を生成する。パルス信号ＡＴＤは図示せぬアドレス遷移検出回路によりアドレス信号の遷移が検出されたとき出力される信号である。
【００５５】
上記構成において動作について説明する。図８に示すように、キャパシタリセット信号φ１、及び信号φ２は、スタンバイモード時にハイレベルとされている。このため、ＮＭＯＳトランジスタ７１ｃはオン、ＰＭＯＳトランジスタ７１ｂはオフとなっており、接続ノードＶ１の電位は０Ｖにリセットされている。したがって、出力端ＯＵＴからはＮＭＯＳトランジスタ７１ａを介して電源電圧Ｖｃｃが出力される。また、信号φ３はスタンバイモード時にローレベルとされ、ＰＭＯＳトランジスタ７１ｄはオンとなっており、信号φ４はローレベルとなっている。このため、接続ノードＶ２の電位は、ＰＭＯＳトランジスタ７１ｄ及びＮＭＯＳトランジスタ７１ｅを介して電源電圧Ｖｃｃとなっている。
【００５６】
上記状態において、アドレス遷移検出回路によりアドレス信号の遷移が検出されると、図８に示すように、パルス信号ＡＴＤが出力される。このパルス信号ＡＴＤが入力されると、キャパシタリセット信号φ１がローレベル、キャパシタリセット信号φ３がハイレベルとなり、ＮＭＯＳトランジスタ７１ｃ、ＰＭＯＳトランジスタ７１ｄがオフとなる。この後、信号φ２がローレベルとなり、ＰＭＯＳトランジスタ７１ｂがオンして二つのキャパシタＣ７１、Ｃ７２が直列接続される。これと同時に信号φ４がハイレベルとされることにより、出力端ＯＵＴの電圧はＶｐｐに昇圧される。このように、二つのキャパシタＣ７１、Ｃ７２を直列接続することにより、電圧ゲインを示す定数αを２以上にすることが可能である。このため、低電源電圧においても瞬時に昇圧電圧Ｖｐｐを発生させることができる。
【００５７】
上記昇圧回路は、再度パルス信号ＡＴＤが発生されると、パルス信号ＡＴＤの立ち上がりで信号φ２がハイレベルとなり、信号φ４がローレベルとなる。このため、ＰＭＯＳトランジスタ７１ｂがオフすることにより、二つのキャパシタＣ７１、Ｃ７２は非接続とされ、接続ノードＶ１、及び出力端ＯＵＴの電位は若干下がる。また、接続ノードＶ２の電位は電源電圧Ｖｃｃ以下で０Ｖ以上の電位に低下する。この後、キャパシタリセット信号φ１がハイレベル、信号φ３がローレベルとなると、トランジスタ７１ｃを介して接続ノードＶ１の電位は０Ｖにリセットされる。これに伴い、出力端ＯＵＴの電位は電源電圧Ｖｃｃとなる。また、この時、接続ノードＶ２はトランジスタ７１ｄ、７１ｅを介して電源電圧Ｖｃｃに充電される。
【００５８】
上記第３の実施例によれば、トランジスタ７１ｂを介して二つのキャパシタＣ７１、Ｃ７２を直列に接続することができる。このため、電源電圧が低い場合でも十分高い電圧まで昇圧することができる。
【００５９】
また、パルス信号ＡＴＤの立ち上がりでキャパシタＣ７１、Ｃ７２の接続ノードＶ１、Ｖ２をリセットし、パルス信号ＡＴＤの立ち下がりで昇圧する構成としている。このため、昇圧回路を動作させたり、非動作とすることを不定期に繰り返しても安定に動作できる。
【００６０】
さらに、リセット時、トランジスタ７１ｂをオフとした後、トランジスタ７１ｃをオンとしている。このため、接続ノードＶ２の電位は電源電圧Ｖｃｃ以下で０Ｖ以上の電位とされた後、電源電圧Ｖｃｃに充電される。したがって、接続ノードＶ２を０Ｖまで放電しないため、少ない電流の消費で接続ノードＶ２を電源電圧Ｖｃｃに充電できる。
【００６１】
図９は、本発明の第４の実施例を示している。第４の実施例は第３の実施例を変形したものであり、三つのキャパシタＣ９１、Ｃ９２、Ｃ９３を直列に接続できる構成となっている。すなわち、電源電圧Ｖｃｃが供給される電源端子９１と出力端ＯＵＴの相互間にはデプレションタイプのＮＭＯＳトランジスタ９１ａが接続されている。このＮＭＯＳトランジスタ９１ａのゲートには信号φ３が供給されている。信号φ４の入力端と前記出力端ＯＵＴの相互間にはインバータ回路Ｉ９１、Ｉ９２、キャパシタＣ９３、ＰＭＯＳトランジスタ９１ｃ、キャパシタＣ９２、ＰＭＯＳトランジスタ９１ｂ、キャパシタＣ９１が直列接続されている。前記ＰＭＯＳトランジスタ９１ｂ、９１ｃのゲートには、昇圧電圧Ｖｐｐレベルの電圧Ｖ５が供給されている。これらＰＭＯＳトランジスタ９１ｂ、９１ｃの基板には昇圧電圧Ｖｐｐが供給される。
【００６２】
ＰＭＯＳトランジスタ９１ｂとキャパシタＣ９１との接続ノードＶ１と接地間にはＮＭＯＳトランジスタ９１ｄが接続されている。前記ＰＭＯＳトランジスタ９１ｃとキャパシタＣ９２との接続ノードＶ３と接地間にはＮＭＯＳトランジスタ９１ｅが接続されている。これらＮＭＯＳトランジスタ９１ｄ、９１ｅのゲートにはキャパシタリセット信号φ１が供給されている。
【００６３】
前記キャパシタＣ９２とＰＭＯＳトランジスタ９１ｂとの接続ノードＶ２と電源電圧Ｖｃｃが供給される電源端子９２との相互間にはデプレションタイプのＮＭＯＳトランジスタ９１ｆが接続されている。前記キャパシタＣ９３とＰＭＯＳトランジスタ９１ｃとの接続ノードＶ４と電源電圧Ｖｃｃが供給される電源端子９３との相互間にはデプレションタイプのＮＭＯＳトランジスタ９１ｇが接続されている。これらＮＭＯＳトランジスタ９１ｆ、９１ｇのゲートには信号φ３が供給されている。
【００６４】
図１０は、前記電圧Ｖ５を生成する電圧発生回路１００の一例を示している。この電圧発生回路１００は所謂レベル変換回路であり、昇圧電圧Ｖｐｐが供給される電源端子１０１と接地間にはＰＭＯＳトランジスタ１０３、ＮＭＯＳトランジスタ１０４が直列接続され、昇圧電圧Ｖｐｐが供給される電源端子１０２と接地間にはＰＭＯＳトランジスタ１０５、ＮＭＯＳトランジスタ１０６が直列接続されている。ＮＭＯＳトランジスタ１０４のゲートにはＶｃｃレベルの信号φ２供給され、ＮＭＯＳトランジスタ１０６のゲートにはインバータ回路１０７を介して信号φ２が供給される。前記ＰＭＯＳトランジスタ１０３、ＮＭＯＳトランジスタ１０４の接続ノードは前記ＰＭＯＳトランジスタ１０５のゲートに接続される。前記ＰＭＯＳトランジスタ１０５、ＮＭＯＳトランジスタ１０６の接続ノードは前記ＰＭＯＳトランジスタ１０３のゲートに接続され、この接続ノードからＶｐｐレベルの電圧Ｖ５が出力される。
【００６５】
上記構成において、図１１を参照して動作について説明する。スタンバイ時において、キャパシタリセット信号φ１、φ３、及び信号φ２はハイレベルであり、信号φ４はローレベルである。信号φ２がハイレベルであるため、電圧発生回路１００から電圧Ｖ５が出力されている。このため、ＮＭＯＳトランジスタ９１ｄ、９１ｅ、９１ｆ、９１ｇがオン、ＰＭＯＳトランジスタ９１ｂ、９１ｃがオフし、接続ノードＶ１、Ｖ３は接地され、接続ノードＶ２、Ｖ４は電源電圧Ｖｃｃに充電されている。また、出力端ＯＵＴはＮＭＯＳトランジスタ９１ａを介して電源電圧Ｖｃｃとされている。
【００６６】
この状態において、パルス信号ＡＴＤが出力されると、このパルス信号ＡＴＤの立ち下がりに応じて、キャパシタリセット信号φ１、φ３、及び信号φ２が順次ローレベルとなる。このため、ＮＭＯＳトランジスタ９１ａ、９１ｄ、９１ｅ、９１ｆ、９１ｇがオフ、ＰＭＯＳトランジスタ９１ｂ、９１ｃがオンし、キャパシタＣ９１、Ｃ９２、Ｃ９３が接続され、信号φ４に応じて出力端ＯＵＴが昇圧される。この昇圧電圧は電源電圧Ｖｃｃの三倍以上となる。
【００６７】
再度パルス信号ＡＴＤが発生された場合、パルス信号ＡＴＤの立ち上がりに応じて、接続ノードＶ１、Ｖ２、Ｖ３、Ｖ４が前述した電位にリセットされ、この後、パルス信号ＡＴＤの立ち下がりに応じて、上記昇圧動作が行われる。
【００６８】
上記第４の実施例によれば、電源電圧Ｖｃｃの三倍以上の電圧を発生することができるため、一層電源電圧が低い場合においても確実な動作を実現できる。
【００６９】
次に、本発明の第５の実施例について説明する。図１に示すように、スタンバイ用昇圧回路とアクティブ用昇圧回路とを有し、スタンバイ時はスタンバイ用昇圧回路により昇圧電圧を発生し、アクティブ状態に遷移するとアクティブ用昇圧回路の昇圧電圧を使う半導体装置においては、スタンバイ時とアクティブ時の昇圧電圧の設定レベルが同一とされている。このような昇圧回路を有する半導体装置において、素子の製造ばらつきによって両者の設定レベルがずれてしまうことがある。仮に、スタンバイ時における昇圧電圧の設定レベルがアクティブ時の設定レベルより高くなってしまうと、アクティブ状態からスタンバイ状態に切り替わったにもかかわらず、スタンバイ用昇圧回路はその電圧差を埋め合わせるように動作していまい、過渡的に電流を消費してしまうことがあった。この過渡電流はスタンバイ時間で平均化されるが、スタンバイ電流が増加していた。
【００７０】
そこで、第５の実施例では、スタンバイ時に発生される昇圧電圧をアクティブ時に発生される昇圧電圧より低く設定することにより、スタンバイ電流の増加を防止している。
【００７１】
すなわち、図１２において、アクティブ用昇圧部１２０ａはアクティブ用発振器１２０ｂの出力信号φＡに応じて昇圧動作を行い出力端ＯＵＴに昇圧電圧ＶｐｐＡを発生する。アクティブ用昇圧部１２０ａから出力される昇圧電圧はアクティブ用レベル検出器１２０ｃにより検出される。このアクティブ用レベル検出器１２０ｃは入力信号としてのアクティブ信号に応じて動作される。このアクティブ用レベル検出器１２０ｃの検出出力信号ＯＳＣＡＥに応じてアクティブ用発振器１２０ｂの発振動作が制御される。アクティブ用昇圧部１２０ａ、アクティブ用発振器１２０ｂ、アクティブ用レベル検出器１２０ｃは、例えば図１に示すアクティブ用昇圧回路２９ａに相当する。
【００７２】
また、スタンバイ用昇圧部１２１ａはスタンバイ用発振器１２１ｂの出力信号φｓに応じて昇圧動作を行い出力端ＯＵＴに昇圧電圧ＶｐｐＳを発生する。この昇圧電圧ＶｐｐＳはアクティブ時の昇圧電圧ＶｐｐＡより低く設定されている。スタンバイ用昇圧部１２１ａから出力される昇圧電圧はスタンバイ用レベル検出器１２１ｃにより検出される。このスタンバイ用レベル検出器１２１ｃの検出出力信号ＯＳＣＳＥに応じてスタンバイ用発振器１２１ｂの発振動作が制御される。スタンバイ用昇圧部１２１ａ、スタンバイ用発振器１２１ｂ、スタンバイ用レベル検出器１２１ｃは、例えば図１に示すスタンバイ用昇圧回路２９ｂに相当する。
【００７３】
但し、図１に示す回路において、アクティブ用昇圧回路２９ａのレベル検出器を構成する抵抗Ｒ１１、Ｒ１２と、スタンバイ用昇圧回路２９ｂのレベル検出器を構成する抵抗Ｒ２１、Ｒ２２との抵抗分割比は同一である。これに対して、第５の実施例の場合、アクティブ用レベル検出器１２０ｃと、スタンバイ用レベル検出器１２１ｃとの抵抗分割比は後述するように相違されている。このため、スタンバイ時の昇圧電圧ＶｐｐＳがアクティブ時の昇圧電圧ＶｐｐＡより低く設定される。
【００７４】
上記構成において、図１３を参照して動作について説明する。入力信号ＡＣＴがハイレベルの時、アクティブ用発振器１２０ｂが動作し、アクティブ用昇圧部１２０ａが動作して昇圧電圧を発生する。この時、アクティブ用レベル検出器１２０ｃが動作し、出力端ＯＵＴから出力される昇圧電圧がＶｐｐＡに達すると昇圧動作が停止する。スタンバイ時の昇圧電圧ＶｐｐＳがアクティブ時の昇圧電圧ＶｐｐＡより低く設定されるため、スタンバイ時からアクティブ時へ遷移する過渡的で消費電流Ｉｃｃが増加する。しかし、昇圧電圧がＶｐｐＡに達すると通常のアクティブ電流ＩｃｃＡとなる。
【００７５】
入力信号ＡＣＴがローレベルとなると、アクティブ用レベル検出器１２０ｃは非活性とされ電流を消費しない。このため、アクティブ用発振器１２０ｂを活性化する信号ＯＳＣＡＥがローレベルとなり、アクティブ用発振器１２０ｂも非活性とされる。したがって、スタンバイ時にはアクティブ用の回路は電流を消費しない。アクティブ時から動作し続けているスタンバイ用の回路は僅かな電流ＩｃｃＳしか消費しない。このため、消費電流は極めて低くなる。出力端ＯＵＴからリーク電流により昇圧電圧が低下していき、アクティブ時の設定値のＶｐｐＡより低い設定値ＶｐｐＳになると、これがスタンバイ用レベル検出器１２１ｃにより検出され、スタンバイ用発振器１２１ｂ、スタンバイ用昇圧部１２１ａが動作される。
【００７６】
図１４（ａ）は、前記スタンバイ用レベル検出器１２１ｃの構成を示し、図１４（ｂ）は、前記アクティブ用レベル検出器１２０ｃの構成を示している。図１４（ａ）において、昇圧電圧が供給される出力端ＯＵＴと接地間には抵抗ｒ１Ｓと抵抗ｒ２Ｓが直列接続されている。これら抵抗ｒ１Ｓと抵抗ｒ２Ｓの接続ノードは演算増幅器１４２の反転入力端に接続されている。この演算増幅器１４２の非反転入力端には基準電圧Ｖｒｅｆが供給され、出力端から信号ＯＳＣＳＥが出力される。
【００７７】
図１４（ｂ）において、昇圧電圧が供給される出力端ＯＵＴと接地間には抵抗ｒ１Ａと抵抗ｒ２Ａが直列接続されている。これら抵抗ｒ１Ａと抵抗ｒ２Ａの接続ノードは演算増幅器１４３の反転入力端に接続されている。この演算増幅器１４３の非反転入力端には基準電圧Ｖｒｅｆが供給され、出力端から信号ＯＳＣＡＥが出力される。
【００７８】
図１４（ａ）に示す抵抗ｒ１Ｓと抵抗ｒ２Ｓの分割抵抗比（ｒ１Ｓ＋ｒ２Ｓ）／ｒ１Ｓは、図１４（ｂ）に示す抵抗ｒ１Ａと抵抗ｒ２Ａの分割抵抗比（ｒ１Ａ＋ｒ２Ａ）／ｒ１Ａより小さく設定されている。このように構成することにより、前記昇圧電圧ＶｐｐＡとＶｐｐＳの関係をＶｐｐＳ＜ＶｐｐＡと設定することができる。上記設定値の差は起り得る素子の製造ばらつきが考慮されており、素子の製造ばらつきが発生した場合においても、二つの電圧値の大小関係が変わらないように設定される。
【００７９】
図１５（ａ）は、図１４（ａ）に示す抵抗ｒ１Ｓと抵抗ｒ２ＳをＰＭＯＳトランジスタ１５０ａと、ＰＭＯＳトランジスタ１５０ｂ〜１５０ｅとにより構成し、図１５（ｂ）は、図１４（ｂ）に示す抵抗ｒ１Ａと抵抗ｒ２ＡをＰＭＯＳトランジスタ１５１ａと、ＰＭＯＳトランジスタ１５１ｂ〜１５１ｆとにより構成している。このような構成としても図１４（ａ）、図１４（ｂ）に示す構成と同様に昇圧電圧ＶｐｐＡとＶｐｐＳの関係をＶｐｐＳ＜ＶｐｐＡと設定できる。
【００８０】
図１６（ａ）、図１６（ｂ）は、図１５（ａ）、図１５（ｂ）に示す構成をさらに変形したものであり、トランジスタの数、及び導電型を変えている。すなわち、図１６（ａ）は、図１４（ａ）に示す抵抗ｒ１Ｓと抵抗ｒ２ＳをＰＭＯＳトランジスタ１６０ａと、ＰＭＯＳトランジスタ１６０ｂ、１６０ｃとにより構成している。図１６（ｂ）は、図１４（ｂ）に示す抵抗ｒ１Ａと抵抗ｒ２ＡをＰＭＯＳトランジスタ１６１ａと、ＮＭＯＳトランジスタ１６１ｂ、ＰＭＯＳトランジスタ１６１ｃ、１６１ｄとにより構成している。このような構成としても図１４（ａ）、図１４（ｂ）に示す構成と同様に、昇圧電圧ＶｐｐＡとＶｐｐＳの関係をＶｐｐＳ＜ＶｐｐＡと設定することができる。
【００８１】
図１７は、本発明の第６の実施例を示すものであり、負電圧を発生するポンプ回路、すなわち降圧回路の例を示している。図１７は図１に示す回路を変形したものであり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００８２】
アクティブ用降圧回路２９ａにおいて、出力端ＯＵＴと接地端子の相互間には、ＰＭＯＳトランジスタＰ１１、Ｐ１２が直列接続されている。このトランジスタＰ１１のゲートはインバータ回路Ｉ１６を介してレベル検出器ＬＤ１を構成する演算増幅器ＯＰ１の出力端に接続されている。トランジスタＰ１２のゲートは、トランジスタＰ１１、Ｐ１２の接続ノードＣＮ１に接続されている。この接続ノードＣＮ１には、キャパシタＣ１１、インバータ回路Ｉ１２を介して発振器ＯＳＣ１の出力端が接続されている。リセット信号発生回路ＲＴＳの出力端はキャパシタＣ３を介してＰＭＯＳトランジスタＰ１３のゲートに接続されている。このトランジスタＰ１３の電流通路の一端は接地され、他端は前記接続ノードＣＮ１に接続されている。さらに、前記トランジスタＰ１３のゲートにはＰＭＯＳトランジスタＰ１４の電流通路の一端が接続されている。このトランジスタの電流通路の他端、ゲート及び基板は接地されている。
【００８３】
前記レベル検出器ＬＤ１において、ＰＭＯＳトランジスタＰ１５の電流通路の一端は電圧Ｖｄｄが供給される端子１５に接続されている。この電圧Ｖｄｄは電源電圧Ｖｃｃに依存しない電圧であり、例えばＶｃｃより低くい電圧である。このトランジスタＰ１５のゲートには、インバータ回路Ｉ１７及びレベル変換回路２９ｃを介してアクティブ信号ＡＣＴが供給されている。このトランジスタＰ１５の電流通路の他端は抵抗Ｒ１１、Ｒ１２を介して前記出力端ＯＵＴに接続されている。前記抵抗Ｒ１１、Ｒ１２の接続ノードは前記演算増幅器ＯＰ１の非反転入力端に接続され、反転入力端には基準電圧Ｖｒｅｆが供給されている。
【００８４】
一方、スタンバイ用降圧回路２９ｂにおいて、出力端ＯＵＴと接地端子の相互間には、ＰＭＯＳトランジスタＰ２１、Ｐ２２が直列接続されている。このトランジスタＰ２１のゲートはインバータ回路Ｉ２４を介してレベル検出器ＬＤ２を構成する演算増幅器ＯＰ２の出力端に接続されている。トランジスタＰ２２のゲートは、トランジスタＰ２１、Ｐ２２の接続ノードＣＮ２１に接続されている。この接続ノードＣＮ２１には、キャパシタＣ２１、インバータ回路Ｉ２１を介して発振器ＯＳＣ２の出力端が接続されている。前記レベル検出器ＬＤ２において、前記出力端ＯＵＴと電圧Ｖｄｄが供給される電源端子１６の相互間には抵抗Ｒ２１、Ｒ２２が直列接続されている。これら抵抗Ｒ２１、Ｒ２２の接続ノードは前記演算増幅器ＯＰ２の非反転入力端に接続され、反転入力端には基準電圧Ｖｒｅｆが供給されている。前記ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１４、Ｐ２１、Ｐ２２は閾値電圧が０Ｖのトランジスタである。
【００８５】
図１７に示す回路の動作は、基本的に図１に示す回路の動作と同様である。すなわち、スタンバイ用降圧回路２９ｂは、スタンバイ時及びアクティブ時によらず常に動作し続けている。このため、発振器ＯＳＣ２の出力信号に応じてキャパシタＣ２１が降圧され、ＰＭＯＳトランジスタＮ２２を介して出力端ＯＵＴに電源電圧Ｖｃｃより低い負電圧Ｖｂｂが供給される。
【００８６】
上記状態において、データの読み出し動作モード時に、アドレス信号ＡＤＤが切り替わると、図示せぬアドレス遷移検出回路によりアドレスの切り替わりが検出され、このアドレス遷移検出回路から図４に示すように、パルス信号ＡＴＤが出力される。このパルス信号ＡＴＤに応じて、アクティブ信号ＡＣＴがハイレベルとなると、インバータ回路Ｉ１１、ＮＭＯＳトランジスタＮ１５を介してリセット信号発生回路ＲＳＴが動作され、リセット信号ＲＳＴＰＭＰＢが発生される。このリセット信号ＲＳＴＰＭＰＢはキャパシタＣ３を介してＰＭＯＳトランジスタＰ１３のゲートに供給される。このため、ＰＭＯＳトランジスタＰ１３がオンし、ＰＭＯＳトランジスタＰ１１とＰ１２の接続ノードＣＮ１が負電圧Ｖｂｂから接地電位にリセットされる。また、発振器ＯＳＣ１の動作に伴い、キャパシタＣ１１を介して接続ノードＣＮ１が降圧される。このため、出力端ＯＵＴから電源電圧より低い負電圧Ｖｂｂが出力される。この電圧Ｖｂｂは抵抗Ｒ１１、Ｒ１２により検出され、演算増幅器ＯＰ１において、基準電圧Ｖｒｅｆと比較される。この比較結果に応じて発振器ＯＳＣ１の動作が制御され、負電圧Ｖｂｂが保持される。
【００８７】
上記第６の実施例によれば、負電圧Ｖｂｂを生成することができる。しかも、スタンバイ状態からアクティブ状態に切り替わった場合、接続ノードＣＮ１がリセット回路ＲＳＴ及びＰＭＯＳトランジスタＰ１３により接地電位にリセットされる。このため、降圧動作開始時に定常状態に近い状態から動作できるため、動作効率を向上できる利点を有している。
【００８８】
尚、図５に示す回路により負電圧Ｖｂｂを発生する場合は次のように構成すればよい。すなわち、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更し、電源電圧Ｖｃｃを接地電圧０Ｖとすればよい。
【００８９】
図１８は、本発明の第７の実施例を示すものであり、降圧回路の例を示している。この降圧回路は、図７に示す回路を変形したものである。
【００９０】
出力端ＯＵＴと接地の相互間にはＮＭＯＳトランジスタ１８１ａが接続されている。信号φ４の入力端と前記出力端ＯＵＴの相互間にはインバータ回路Ｉ１８１ｂ、キャパシタＣ１８２、ＮＭＯＳトランジスタ１８１ｃ、キャパシタＣ１８１が直列接続されている。前記ＮＭＯＳトランジスタ１８１ｃのゲートには信号φ２が供給されている。このＮＭＯＳトランジスタ１８１ｃとキャパシタＣ１８１との接続ノードＶ１と接地間にはＰＭＯＳトランジスタ１８１ｄが接続されている。このＰＭＯＳトランジスタ１８１ｄのゲートにはキャパシタリセット信号φ１が供給されている。前記キャパシタＣ１８２とＮＭＯＳトランジスタ１８１ｃとの接続ノードＶ２と接地間にはＮＭＯＳトランジスタ１８１ｅが接続されている。このＮＭＯＳトランジスタ１８１ｅのゲートは前記ＮＭＯＳトランジスタ１８１ａのゲートに接続されている。前記信号φ１はインバータ回路１８１ｆを介してレベル変換回路１８１ｇに供給される。このレベル変換回路１８１ｇを構成するＮＭＯＳトランジスタ１８１ｈ、１８１ｉの電流通路の一端は前記出力端ＯＵＴに接続されている。これらトランジスタ１８１ｈ、１８１ｉの電流通路の他端とゲートはＰＭＯＳトランジスタ１８１ｊ、１８１ｋの電流通路の一端に接続されている。これらトランジスタ１８１ｊ、１８１ｋの電流通路の他端には電源電圧Ｖｃｃが供給されている。このレベル変換回路１８１ｇの出力端としてのトランジスタ１８１ｉと１８１ｋの接続ノードは前記トランジスタ１８１ａのゲート及びトランジスタ１８１ｅのゲートに接続されている。
【００９１】
上記回路の動作は基本的に図７に示す回路と同様である。図１９に示すように、キャパシタリセット信号φ１、信号φ２、φ３はローレベルであり、トランジスタ１８１ａ、１８１ｅ、１８１ｄはオン、トランジスタ１８１ｃはオフとなっている。このため、出力端ＯＵＴ及び接続ノードＶ２はそれぞれ０Ｖとなり、接続ノードＶ１は電源電圧Ｖｃｃに充電される。
【００９２】
この状態において、アドレス遷移検出回路から出力されるパルス信号ＡＴＤに応じてキャパシタリセット信号φ１がハイレベルとされる。この信号φ１に応じて、トランジスタ１８１ａ、１８１ｄ、１８１ｅがオフとされる。この後、信号φ２がハイレベルとなると、トランジスタ１８１ｃがオンとされ、キャパシタＣ１８１とＣ１８２が接続される。このため、出力端ＯＵＴの電位が若干低下する。この後、信号φ３がハイレベルとされると、出力端ＯＵＴの電圧はＶｂｂに降圧される。このように、二つのキャパシタＣ１８１、Ｃ１８２を直列接続することにより、電圧ゲインを示す定数−αを−２以上にすることが可能である。このため、低電源電圧においても瞬時に昇圧電圧Ｖｂｂ（＝−αＶｃｃ）を発生させることができる。この後、信号φ３、φ２、φ１の順にローレベルとされると、上記と逆の動作により出力端ＯＵＴの電位が０Ｖとされる。
【００９３】
第７の実施例によれば、電源電圧を降圧することにより負電圧Ｖｂｂを発生することができる。
【００９４】
尚、図１８において、インバータ回路１８１ｂには信号φ３を供給したが、これに限定されるものではなく、例えば信号φ２を供給することも可能である。信号φ２を用いた場合、図１９に破線で示すように、信号φ２に応じて出力端ＯＵＴから出力される負電圧Ｖｂｂを制御できる。したがって、高速動作が可能である。しかも、信号数を削減できるため、制御を容易化できる利点を有している。
【００９５】
図２０、図２１は、本発明の第８の実施例を示すものであり、降圧回路の例を示している。この実施例は図９に示す回路を変形したものである。図２０において、出力端ＯＵＴと接地間にはＰＭＯＳトランジスタ２０１ａが接続されている。このトランジスタ２０１ａのゲートには信号φＰ２が供給されている。信号φＰ３の入力端と前記出力端ＯＵＴの相互間にはインバータ回路Ｉ２０１、キャパシタＣ２０３、ＮＭＯＳトランジスタ２０１ｃ、キャパシタＣ２０２、ＮＭＯＳトランジスタ２０１ｂ、キャパシタＣ２０１が直列接続されている。前記ＮＭＯＳトランジスタ２０１ｂ、２０１ｃのゲートには、電源電圧Ｖｃｃレベルの信号φＰ２が供給されている。ＮＭＯＳトランジスタ２０１ｂの基板は前記キャパシタＣ２０２とＮＭＯＳトランジスタ２０１ｂとの接続ノードＶ２に接続され、ＮＭＯＳトランジスタ２０１ｃの基板はキャパシタＣ２０３とＮＭＯＳトランジスタ２０１ｃとの接続ノードＶ４に接続されている。
【００９６】
ＮＭＯＳトランジスタ２０１ｂとキャパシタＣ２０１との接続ノードＶ１と電源電圧Ｖｃｃが供給される端子の相互間にはＰＭＯＳトランジスタ２０１ｄが接続されている。前記ＮＭＯＳトランジスタ２０１ｃとキャパシタＣ２０２との接続ノードＶ３と電源電圧Ｖｃｃが供給される端子の相互間にはＰＭＯＳトランジスタ２０１ｅが接続されている。これらＰＭＯＳトランジスタ２０１ｄ、２０１ｅのゲートにはキャパシタリセット信号φＰ１が供給されている。
【００９７】
前記接続ノードＶ２と接地間にはデプレションタイプのＰＭＯＳトランジスタ２０１ｆが接続されている。前記接続ノードＶ４と接地間にはデプレションタイプのＰＭＯＳトランジスタ２０１ｇが接続されている。これらＰＭＯＳトランジスタ２０１ｆ、２０１ｇのゲートにはキャパシタリセット信号φＰ１が供給されている。
【００９８】
図２１を参照して図２０に示す回路の動作について説明する。スタンバイ時、信号φ１、φ２、φ３は０Ｖであり、ＰＭＯＳトランジスタ２０１ａ、２０１ｄ、２０１ｅ、２０１ｆ、２０１ｇはオンとなっており、ＮＭＯＳトランジスタ２０１ｂ、２０１ｃはオフとなっている。このため、出力端ＯＵＴはトランジスタ２０１ａを介して接地されている。また、接続ノードＶ１、Ｖ３はトランジスタ２０１ｄ、２０１ｅを介して電源電圧Ｖｃｃに充電され、接続ノードＶ２、Ｖ４はトランジスタ２０１ｆ、２０１ｇを介して接地されている。
【００９９】
上記状態において、パルス信号ＡＴＤが出力されると、このパルス信号ＡＴＤに応じて、信号φ１、φ２、φ３が順次ハイレベルとなる。このため、先ず、信号φ１に応じてトランジスタ２０１ｄ、２０１ｅ、２０１ｆ、２０１ｇがオフとされ、この後、信号φ２に応じて、トランジスタ２０１ａがオフ、トランジスタ２０１ｂ、２０１ｃがオンとされる。このため、キャパシタＣ２０１、Ｃ２０２、Ｃ２０３がトランジスタ２０１ｂ、２０１ｃを介して直列接続される。このため、出力端ＯＵＴの電圧は０Ｖより若干低下する。この状態で信号φ３がハイレベルになると、出力端ＯＵＴの電圧はＶｂｂに降圧される。このように、三つのキャパシタＣ２０１、Ｃ２０２、Ｃ２０３を直列接続することにより、電圧ゲインを示す定数−αを−３以上にすることが可能である。このため、一層低電源電圧においても瞬時に昇圧電圧Ｖｂｂ（＝−αＶｃｃ）を発生させることができる。この後、信号φ３、φ２、φ１の順にハイレベルとされると、上記と逆の動作により出力端ＯＵＴの電位が０Ｖとされる。
【０１００】
第８の実施例によれば、電源電圧を降圧することにより負電圧Ｖｂｂを発生することができる。
【０１０１】
尚、図２０において、インバータ回路Ｉ２０１を信号φ３に代えて信号φ２により制御することも可能である。信号φ２を用いた場合、図２１に破線で示すように、信号φ２に応じて出力端ＯＵＴから出力される負電圧Ｖｂｂを制御ができる。したがって、高速動作が可能である。しかも、信号数を削減できるため、制御を容易化できる利点を有している。
【０１０２】
また、本発明は、昇圧回路や降圧回路を有するＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ、強誘電体メモリなどの書込み可能な半導体メモリだけでなく、昇圧回路や降圧回路を有する読み出し専用メモリや昇圧回路を有するアナログ集積回路等、昇圧回路や降圧回路を有する半導体装置全般へ適用することが可能である。
【０１０３】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１０４】
【発明の効果】
以上、詳述したように本発明によれば、電源電圧が低下した場合においても、所定の出力電圧を得ることが可能なポンプ回路を有する半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る昇圧回路を示す回路図。
【図２】本発明が適用される半導体装置の一例を示す構成図。
【図３】図２に示すローデコーダの一例を示す回路図。
【図４】図１及び図３の動作を示す図。
【図５】本発明の第２の実施例を示すものであり、昇圧回路を示す回路図。
【図６】図５の動作を示す波形図。
【図７】本発明の第３の実施例を示すものであり、昇圧回路を示す回路図。
【図８】図７の動作を示す波形図。
【図９】本発明の第４の実施例を示すものであり、昇圧回路を示す回路図。
【図１０】電圧発生回路の一例を示す回路図。
【図１１】図９、図１０の動作を示す波形図。
【図１２】本発明の第５の実施例を示すものであり、昇圧回路を示す構成図。
【図１３】図１２の動作を示す波形図。
【図１４】図１４（ａ）は、スタンバイ用レベル検出器の構成を示す回路図、図１４（ｂ）はアクティブ用レベル検出器の構成を示す回路図。
【図１５】図１５（ａ）は、図１４（ａ）の変形例を示す回路図、図１５（ｂ）は図１４（ｂ）の変形例を示す回路図。
【図１６】図１６（ａ）は、図１４（ａ）の変形例を示す回路図、図１６（ｂ）は図１４（ｂ）の変形例を示す回路図。
【図１７】本発明の第６の実施例を示すものであり、降圧回路を示す回路図。
【図１８】本発明の第７の実施例を示すものであり、降圧回路を示す回路図。
【図１９】図１８の動作を示す波形図。
【図２０】本発明の第８の実施例を示すものであり、降圧回路を示す構成図。
【図２１】図２０の動作を示す波形図。
【図２２】従来の昇圧回路の構成を示す回路図。
【図２３】図２２の動作を示す波形図。
【図２４】従来の他の昇圧回路の構成を示す回路図。
【図２５】図２４の動作を示す波形図。
【符号の説明】
２１…半導体記憶装置、
２６…ロウデコーダ、
２９…昇圧回路、
２９ａ…アクティブ用昇圧回路、
２９ｂ…スタンバイ用昇圧回路、
ＯＳＣ１、ＯＳＣ２…発振器、
ＲＳＴ…リセット信号発生回路、
Ｎ１１〜Ｎ１３、Ｎ１６、５１ａ〜５１ｋ…ＮＭＯＳトランジスタ、
７１ａ〜７１ｅ、９１ａ〜９１ｇ…ＮＭＯＳトランジスタ、
１８１ａ、１８１ｃ、１８１ｅ、２０１ｂ、２０１ｃ…ＮＭＯＳトランジスタ、
Ｐ１１〜Ｐ１９、Ｐ２１、Ｐ２２…ＰＭＯＳトランジスタ、
１８１ｄ、２０１ａ、２０１ｄ〜２０１ｇ…ＰＭＯＳトランジスタ、
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、…キャパシタ、
Ｃ５１〜Ｃ５３、Ｃ７１、Ｃ７２…キャパシタ、
Ｃ９１〜Ｃ９３…キャパシタ、
Ｃ１８１、Ｃ１８２、Ｃ２０１〜Ｃ２０３…キャパシタ、
１２０ａ…アクティブ用昇圧部、
１２０ｂ…アクティブ用発振器、
１２０ｃ…アクティブ用レベル検出器、
１２１ａ…スタンバイ用昇圧部、
１２１ｂ…スタンバイ用発振器、
１２１ｃ…スタンバイ用レベル検出器。

Claims

第１の電圧が供給される電圧供給ノードと出力端子の相互間に直列接続され、前記出力端子に前記第１の電圧と異なる第２の電圧を出力する複数のスイッチ素子と、
第１、第２の端子を有し、前記第１の端子が前記スイッチ素子の少なくとも１つの接続ノードに接続された少なくとも１つのキャパシタと、
前記キャパシタの第２の端子に接続され、制御信号が第１の論理のとき駆動信号を発生し、前記制御信号が第２の論理のとき前記駆動信号の発生を停止する信号発生器と、
前記少なくとも１つの接続ノードに接続され、前記制御信号が第２の論理から前記第１の論理に変化するとき、前記少なくとも１つの接続ノードの電圧を前記第１の電圧を含み前記第２の電圧を含まない前記第１の電圧と前記第２の電圧との間の電圧であって、前記出力端子側の接続ノードの電圧を前記電圧供給ノード側の接続ノードの電圧よりも前記第２の電圧に近い電圧にリセットするリセット回路とを具備することを特徴とするポンプ回路を有する半導体装置。
前記リセット回路は、前記制御信号が第２の論理から第１の論理に変化するとき、リセット信号を発生するリセット信号発生回路と、
前記リセットの際、前記少なくとも１つの接続ノードの電圧を前記第１の電圧に基づき生成する電圧生成回路と、
前記リセット信号に応じてオンとされて前記電圧生成回路へ第１の電圧を供給するリセットトランジスタとを具備し、
前記リセットトランジスタのゲートには、一端に前記リセット信号が供給されたキャパシタの他端と、前記第１の電圧にゲート及び一端が接続された閾値電圧がほぼゼロのトランジスタの他端とが、共通に接続されることを特徴とする請求項１記載のポンプ回路を有する半導体装置。
前記出力端子と前記信号発生器との相互間に接続され、前記出力端子から出力される前記第２の電圧のレベルを検出し、このレベルが基準電圧より低い場合、前記信号発生器を活性化するための信号を発生する検出器をさらに具備することを特徴とする請求項１記載のポンプ回路を有する半導体装置。
出力端子が前記出力端子に接続され、前記制御信号が前記第２の論理のとき、前記第２の電圧を発生するスタンバイ用のポンプ回路をさらに具備することを特徴とする請求項１記載のポンプ回路を有する半導体装置。
入力信号が第１の論理及び第２の論理の両方で動作し、第１の電圧を昇圧して第１の昇圧電圧を生成し出力端子から出力する第１の昇圧回路と、
出力端子が前記第１の昇圧回路の出力端子に接続され、前記入力信号が第１の論理のとき前記第１の電圧を昇圧して第２の昇圧電圧を生成して前記出力端子から出力し、前記入力信号が第２の論理のとき昇圧動作を停止する第２の昇圧回路とを有し、
前記第２の昇圧回路は、
電源供給端子と前記出力端子の相互間に直列接続された複数の第１のトランジスタと、
第１、第２の端子を有し、前記第１の端子が複数の前記第１のトランジスタの少なくとも１つの接続ノードに接続された少なくとも１つの第１のキャパシタと、
前記少なくとも１つの第１のキャパシタの前記第２の端子に接続され、前記入力信号が第１の論理のとき駆動信号を発生し、前記入力信号が第２の論理のとき前記駆動信号の発生を停止する第１の発振器と、
複数の前記第１のトランジスタの少なくとも１つの接続ノードに接続され、前記入力信号が第２の論理から第１の論理に変化するとき、前記第１の電圧を含み前記第２の電圧を含まない前記第１の電圧と前記第２の電圧との間の電圧であって、前記出力端子側の接続ノードの電圧を前記電圧供給端子側の接続ノードの電圧よりも前記第２の電圧に近い電圧にリセットするリセット回路とを具備することを特徴とするポンプ回路を有する半導体装置。
前記第１の昇圧回路は、
電源供給端子と前記出力端子の相互間に直列接続された複数の第２のトランジスタと、
第１、第２の端子を有し、前記第１の端子が複数の前記第２のトランジスタの少なくとも１つの接続ノードに接続された少なくとも１つの第２のキャパシタと、
前記第２のキャパシタの第２の端子に信号を供給する第２の発振器と、
前記出力端子と前記第２の発振器の相互間に接続され、前記出力端子から出力される前記第１の昇圧電圧のレベルを検出し、この検出したレベルが所定値より低い場合、前記第２の発振器を駆動するための信号を発生し、前記第２の発振器に供給する第２の検出器とを具備することを特徴とする請求項５記載のポンプ回路を有する半導体装置。
前記第２の昇圧回路は、
前記出力端子と前記第１の発振器の相互間に接続され、前記入力信号が第１の論理のとき、前記出力端子から出力される前記第２の昇圧電圧のレベルを検出し、この検出したレベルが所定値より低い場合、前記第１の発振器を活性化するための活性信号を発生し、前記第１の発振器に供給する第１の検出器をさらに具備することを特徴とする請求項５記載のポンプ回路を有する半導体装置。
前記リセット回路は、
前記第１の検出器から出力される活性信号に応じてリセット信号を発生するリセット信号発生回路と、
前記リセットの際、前記少なくとも１つの接続ノードの電圧を前記第１の電圧に基づき生成する電圧生成回路と、
前記リセット信号に応じてオンとされて前記電圧生成回路へ第１の電圧を供給するリセットトランジスタとを具備し、
前記リセットトランジスタのゲートには、一端に前記リセット信号が供給されたキャパシタの他端と、前記第１の電圧にゲート及び一端が接続された閾値電圧がほぼゼロのトランジスタの他端とが、共通に接続されることを特徴とする請求項５又は７記載のポンプ回路を有する半導体装置。