JP3999212B2 - 表示装置及びその駆動方法 - Google Patents

Description

本明細書で開示する発明は、液晶電気光学装置の画素部を駆動するための周辺駆動装置に関するものである。特に、低い消費電力で動作すべき液晶電気光学装置の周辺駆動回路に関するものである。

図２９は一般的に知られている液晶電気光学装置の概略構成図であり、液晶電気光学装置は、画像を表示する画素マトリックス部（２９０１）と、画素マトリックス部（２９０１）を駆動するための信号線駆動回路（２９０２）と走査線駆動回路（２９０３）により構成されている。画素マトリックス（２９０１）は走査線（２９０４）、信号線（２９０５）により、それぞれ走査線駆動回路（２９０３）、信号線駆動回路（２９０２）に接続されている。

画素マトリックス部（２９０１）において、走査線（２９０４）と信号線（２９０５）とはマトリックス状に配置されている。特に、アクティブマトリックス型の液晶表示装置において、その交差部分に、画素薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴと略す）（２９０６）が配置されている。画素ＴＦＴ（２９０６）のゲート電極は走査線（２９０４）に接続され、ソース電極は信号線（２９０５）に接続され、ドレイン電極は液晶容量（２９０７）の画素電極に接続されている。液晶容量（２９０７）には保持容量（２９０８）が並列に接続されている。液晶容量（２９０７）は大きな電気容量値をとりえないため、保持容量（２９０８）において、電荷を保持する。

信号線駆動回路（２９０２）は、シフトレジスタ回路（２９０９）、バッファ回路（２９１０）、サンプリング回路（２９１１）で構成されている。他方、走査線駆動回路（２９０３）は、シフトレジスタ（２９１６）とＮＡＮＤ回路インバータ型バッファ（２９１７）により構成されている。

図３０（ａ）、図３０（ｂ）はシフトレジスタ回路（２９０９）、（２９１６）の回路図であり、図３０（ａ）はクロックトインバータ（３００１）により構成したシフトレジスタ回路の回路図であり、図３０（ｂ）はトランスミッションゲート（３００２）により構成したシフトレジスタ回路の回路図である。

画素マトリックス部（２９０１）に画像を表示する際には、信号線駆動回路（２９０２）において、ビデオ信号に同期した信号が入力端子（２９１２）からシフトレジスタ（２９０９）に入力される。シフトレジスタ（２９０９）のレジスタにより、この入力信号はクロックパルスに従って順次にシフトされて、インバータ形式のバッファ回路（２９１０）に入力されて、記憶される。バッファ回路（２９１０）により、サンプリング回路（２９１１）のアナログスイッチ（２９１３）はオン、オフが制御される。

アナログスイッチ（２９１３）がオン状態になると、ビデオ信号線（２９１５）と保持容量（２９１４）が短絡されて、保持容量（２９１４）に電荷が充電されて、オフ状態になると、保持容量（２９１４）にサンプリングされたビデオ信号として電荷が保持される。再び、アナログスイッチ（２９１３）がオン状態になると、保持容量（２９１４）の電荷が放電して、信号線（２９０５）を介して、画素ＴＦＴ（２９０６）にサンプリングされたビデオ信号が伝達される。

また、走査線駆動回路（２９０３）において、垂直同期信号に同期した入力信号と、水平同期信号に同期したクロックに従って、シフトレジスタ（２９１６）とＮＡＮＤ回路インバータ型バッファ（２９１７）により、走査線（２９０４）を順次に駆動して、画素ＴＦＴ（２９０６）のオン・オフを制御する。

走査線（２９０４）により、画素ＴＦＴ（２９０６）のゲイト電極にスレッショルド電圧を越える電圧が印加されると、画素ＴＦＴ（２９０６）がオン状態となり、画素ＴＦＴ（２９０６）のドレイン電極とソース電極は短絡状態となる。この状態で、保持容量（２９１４）から信号線（２９０５）を介して、画素ＴＦＴ（２９０６）にサンプリングされたビデオ信号が伝達されて、液晶容量（２９０７）と保持容量（２９０８）が充電される。画素ＴＦＴ（２９０６）がオフ状態となると、画素ＴＦＴ（２９０６）のドレイン電極は開放状態となり、液晶容量（２９０７）と保持容量（２９０８）に蓄積された電荷は次に画素ＴＦＴ（２９０６）がオン状態になるまで保持される。

なお、信号線駆動回路（２９０３）、走査線駆動回路（２９０２）において、シフトレジスタ回路（２９０９）、（２９１６）の代わりに、デコーダ回路を用いることもできる。

図３１はデコーダ回路を用いて構成した信号線駆動回路の回路図である。この場合には、画素とアドレスを１対１に対応させる。ビデオ信号を画素に書き込む場合には、アドレス信号がアドレス信号入力線（３１０１）を介して信号線駆動回路に入力される。アドレス信号に従って、ＮＡＮＤゲート（３１０２）は信号線を選択して、信号をアナログスイッチ（３１０３）に出力する。アナログスイッチ（３１０３）において、保持容量（３１０４）のオン・オフが制御されて、ビデオ信号がサンプリングされて、保持容量（３１０４）に電荷として保持される。

或いは、信号線駆動回路（２９０３）、走査線駆動回路（２９０２）において、シフトレジスタ回路（２９０９）、（２９１６）の代わりに、デコーダ回路とカウンタ回路を用いることもできる。

図３２はデコーダ回路とカウンタ回路により構成した信号線駆動回路の回路図である。カウンタ回路（３２０２）はクロックパルス入力（３２０１）を計数して、この計数結果をアドレス信号として、ＮＡＮＤゲート（３２０３）に入力する。アドレス信号に従って、ＮＡＮＤゲート（３２０３）は信号線を選択して、対応するアナログスイッチ（３２０４）に信号を入力する。アナログスイッチ（３２０４）において、ＮＡＮＤゲート（３２０３）からの信号が入力されると、ビデオ信号をサンプリングして、保持容量（３２０５）に電荷として保持する。

従来、画素マトリクスが形成された透明基板上に、液晶電気光学装置の周辺駆動回路を、ＣＭＯＳ回路で作製している。図３３はＣＭＯＳ回路により構成されたシフトレジスタの回路構成図であり、図３０（ａ）に示すシフトレジスタに対応する。

ＣＭＯＳ回路により周辺回路を構成した場合には、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴを同一基板に製造するために、工程が増加するという問題点が生ずる。更に、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴで特性が揃い難いという特性上の欠点がある。

従来では、上記の問題を解消するために、周辺駆動回路を一導電型のＴＦＴと抵抗等の素子により構成して、工程の簡略化、素子の特性の均一化を図っている。

図３４はＰチャネル型ＴＦＴと抵抗とにより構成されたシフトレジスタ回路の構成図である。また、図３５はＰチャネル型ＴＦＴと抵抗を用いた基本ゲート回路の構成図であり、ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路の構成図を示す。これらの基本回路により、ＪＫ−フリップフロップやカウンタ回路等を構成することができる。図３６はＪＫ−フリップフロップの構成図であり、図３７は４ビットカウンタ回路の構成図である。

図３７に示す４ビットカウンタ回路は、電源、クリア、クロック、イネーブルそれぞれの入力信号に従って、リップルキャリの出力信号、カウンタのビット出力Ｑ₁〜Ｑ₄、その反転出力信号をそれぞれ作成する。

しかしながら、Ｐチャネル型ＴＦＴと抵抗を用いた周辺駆動回路は消費電力が大きいという問題点がある。例えば、図３４に示したシフトレジスタ回路は、Ｐチャネル型ＴＦＴ（３４０１）がオンになると、電源（３４０２）とグランド（３４０３）が抵抗（３４０４）で短絡され貫通電流が流れることになり、消費電力が大きくなる。

抵抗（３４０４）の抵抗値を大きくして、電流を流さないようにすると、放電しにくくなり、電源電位からグランド電位に変化するのが遅くなり、周波数特性が悪くなる。従来では、周波数特性を優先させているために、抵抗（３４０４）を大きな値にすることが困難である。

消費電力が大きいということは、携帯情報機器等の電子機器に利用する際に大きな障害になる。

本発明の目的は、消費電力の大きな周辺駆動回路を利用しても、液晶電気光学装置全体を駆動する際に必要とされる消費電力を低減することが可能な液晶電気光学装置の周辺駆動回路を提供することにある。

上述の問題点を解決するために、本発明に係る液晶電気光学装置の周辺駆動回路の構成は、レジスタを複数段接続して構成されたシフトレジスタ回路と、前記レジスタに電力を供給する電力供給回路と、を有する液晶電気光学装置の周辺駆動回路において、前記レジスタの１つに信号が入力された場合に、前記電力供給回路は当該レジスタ以外の少なくとも１つのレジスタへの電力供給を停止することを特徴とする。

液晶電気光学装置の周辺駆動回路のシフトレジスタは、クロック信号に同期して、１個の信号をレジスタで遅延して、順次に伝達している。従って、シフトレジスタとして機能しているのは全体の一部である。そのため、本発明は、機能しているレジスタのみに電力を供給して、周辺駆動回路全体の消費電力を削減するようにしている。

上記の構成を有する周辺駆動回路の作用を図１に基づいて説明する。図１は液晶表示装置の構成図であり、液晶表示部（１０１）と信号線駆動回路と周辺駆動回路が同一基板状に設けられている。信号線駆動回路において、複数段のレジスタから成るシフトレジスタ（１０２）、バッファ（１０４）、サンプラ（１０５）が順次に接続され、サンプラ（１０５）の出力は信号線を介して、液晶表示部（１０１）に接続されている。他方、走査線駆動回路において、シフトレジスタ（１０８）、バッファ（１０９）が順次に接続されて、バッファ（１０９）の出力は走査線を介して、液晶表示部（１０１）に接続されている。

信号線駆動回路において、シフトレジスタ（１０２）の第Ｎ段目のレジスタ（１０３）に信号が入力される際には、バッファ（１０４）の最終段と、サンプラ（１０５）に影響がないように、電力を保ちながら、信号の伝達を終了した後の第（Ｎ−１）段以前のレジスタ（１０６）への電力供給を停止することが可能である。

さらに、信号の入力を待機している第（Ｎ＋１）段目以降のレジスタ（１０７）への電力供給を停止することも可能である。

走査線駆動回路のシフトレジスタ（１０８）についても同様に、バッファ（１０９）に影響がないように電力を保ちながら、第Ｎ段のレジスタ（１１０）に入力信号があるときは、第（Ｎ−１）段目以前のレジスタ（１１１）と、第（Ｎ＋１）段目以降のレジスタ（１１２）への電力供給を停止することが可能である。

なお、周辺駆動回路のシフトレジスタにおいて、隣り合う２段のレジスタの出力が同時にアクティブになるように構成した場合には、第Ｎ段目のレジスタに入力信号が到達した時点で、第（Ｎ−１）段のレジスタの出力もアクティブであるため、第（Ｎ−２）段以前のレジスタへの電力供給を停止することができる。

更に、パルス幅を確実にクロックの１周期分する場合には、第Ｎ段目のレジスタに信号が入力した時点で、アクティブ信号を出力していない第（Ｎ＋１）段目のレジスタに電源を供給し始めて、次のクロック変化に基づいて、第（Ｎ＋１）段目のレジスタに信号を確実に伝達するようする。従って、第Ｎ段目のレジスタに信号が入力された時点で、第（Ｎ＋２）段以降のレジスタへの電力供給を停止することが可能である。なお、素子遅延により、入力信号のパルス幅を変化することが許される場合には、第（Ｎ＋１）段目以降のレジスタへの電力供給を停止ことが可能になる。

消費電力を削減するよりも素子数を減少することを優先させる場合など、必ずしも、第Ｎ段目のレジスタに入力信号が到達した場合に、電力供給を停止するレジスタは第（Ｎ−２）段目以前と第（Ｎ＋２）段目以降のレジスタに限らなくてよい。

例えば、第（Ｎ−２）段目のレジスタには電力供給を継続して、第（Ｎ−３）段目、第（Ｎ−４）段目等のレジスタには電力供給をしないことも可能である。従って、第（Ｎ−ｘ）段〔ｘ≧２〕のシフトレジスタへの電力供給を停止するとも可能である。

また、第Ｎ段目のレジスタに入力信号が到達した場合に、第（Ｎ＋２）段目のレジスタに電源を供給して、第（Ｎ＋３）段、第（Ｎ＋４）段等のレジスタには電力を供給しないことも可能である。従って、第（Ｎ＋ｙ）段目〔ｙ≧２〕のレジスタへの電力供給を停止することも可能である。

例えば、シフトレジスタ回路や電力供給回路をＰチャネル型薄膜トランジスタと抵抗により構成した場合には、それぞれの回路は消費電力が大きいが、機能すべき部分のみを作動しているため、全体として消費電力を抑えることができる。特に、常時作動している電力供給回路の消費電力はシフトレジスタ回路の消費電力よりも小さくすることが好ましい。

また、本発明に係る液晶電気光学装置の周辺駆動回路の他の構成は、レジスタが複数段接続されて構成されたブロックと、該ブロックを複数段接続されて構成されたシフトレジスタ回路と、前記ブロック毎に接続され、前記レジスタに電力を供給する電力供給回路と、を有する液晶電気光学装置の周辺駆動回路において、前記ブロックの１つを構成するレジスタに信号が入力された場合に、前記電源供給回路は、当該ブロック以外への電力供給を停止することを特徴とする。

上記の構成を有する周辺駆動回路は、シフトレジスタにおいて、任意の数のレジスタをまとめてブロック化して、ブロック毎に電力供給を制御する。この構成を採用することにより、レジスタを１段ずつ制御するよりも、制御回路を簡素にすることができる。

上記の構成を有する周辺駆動回路の作用を図２に基づいて説明する。シフトレジスタ（２０１）のレジスタを何段かまとめて、レジスタブロック（２０２）〜（２０４）を形成する。制御回路（２０５）はレジスタブロック毎に制御信号（２０６）〜（２０８）を供給する。

シフトさせるべき入力信号（２０９）が入力されるレジスタが存在するシフトレジスタブロック（２０４）には、電力を供給する制御信号（２０８）が入力されて、電力が供給される。また、シフトさせるべき入力信号を伝達した後のレジスタブロック（２０２）と、信号の入力を待機しているレジスタブロック（２０３）には、電力供給を停止する信号（２０６）、（２０７）が入力されて、電力供給が停止される。

上記の構成は、２つのブロック間での入力信号の受け渡している期間は、これらのブロックに電力を供給しなければならないが、入力信号があるブロック１つに対して電力を供給し、入力信号がないブロックに対する電力供給は停止してよい。

更に、本発明に係る液晶電気光学装置の周辺駆動回路の他の構成は、画素部の画素を特定する液晶電気光学装置の周辺駆動回路において、該周辺駆動回路に電力を供給する電力供給駆動回路を有し、前記電力供給回路は、前記画素を特定している周辺駆動回路以外の少なくとも一部分への電力供給を停止すること、或いは供給電力を下げることを特徴とする。

上記の構成を有する液晶電気光学装置の周辺駆動回路は、周辺駆動回路の機能していない部分、即ち画素を特定していない部分は、電力供給を停止する、或いは供給電力を下げるようにしている。

本明細書においては、画素を特定するとは、信号線駆動回路において、ビデオ信号をサンプリングして、保持容量を充電することをいう。或いは、走査線駆動回路において、走査線に接続された画素ＴＦＴをオン状態にすることをいう。

最初に画素を特定する回路を第１番目の回路として、順次に符号を付す。第Ｎ番目の回路に入力信号が到達すると、第Ｎ番目の回路の出力がアクティブとなると同時に、第（Ｎ−１）番目の回路もアクティブ出力となっている。従って、これら以外の回路では、アクティブ出力となっていないので、供給電力を下げることができる。即ち、第（Ｎ−２）番目以前の回路部分への電力供給を停止する、或いは供給電力を下げることができる。更に、第（Ｎ＋１）番目以降の回路部分への電力供給を停止する、或いは供給電力を下げることができる。

なお、第（Ｎ＋１）番目の回路への電力供給はそのままで、第（Ｎ＋２）番目、第（Ｎ＋３）番目等の回路部分への電力供給を停止する、或いは供給電力を下げることができる。従って、第（Ｎ＋ｘ）段〔ｘ≧１〕の回路への電力供給を停止する、或いは供給電力を下げることも可能である。

また、第（Ｎ−２）段目の回路に電源を供給して、第（Ｎ−２）段、第（Ｎ−３）段等の回路には電力を供給しない、或いは供給電力を下げることも可能である。従って、第（Ｎ−ｙ）段目〔ｙ≧２〕の回路への電力供給を停止する、或いは供給電力を下げることも可能である。

液晶を駆動するには、液晶の透過率−電圧特性から電位差で５Ｖ程度必要となる。ところが、液晶に直流電圧を印加したままであると劣化するため、交流駆動にする必要がある。電位差は１０数Ｖ必要となり、周辺駆動回路の電源電圧は、２０Ｖ前後必要となる。

従って、周辺駆動回路のうち、画素を特定していない部分では、供給電力を２０Ｖ以下にすることで、消費電力を削減できる。或いは、画素を特定していない部分に電力供給を停止することで、最小限必要な消費電力とすることができる。なお、周辺駆動回路を２０Ｖ以下で動作させて、画素を特定する場合にのみ、２０Ｖの電源電圧とすることで、消費電力を削減できると言える。

例えば、周辺駆動回路のカウンタ回路、デコーダー回路等を薄膜トランジスタと抵抗により構成した場合には、それぞれの回路は消費電力が大きいが、機能すべき部分のみを作動することで、全体として消費電力を抑えることができる。

更に、上述の問題点を解消するために、本発明に係る液晶電気光学装置の構成の１つは、複数の画素がマトリクス上に配置され、前記画素を少なくとも１つ含むように複数のブロックに分割された画素部を駆動するための液晶電気光学装置の周辺駆動回路において、該周辺駆動回路に電力を供給する電力供給回路を有し、前記ブロック中に、電圧を印加する、又はサンプリングされたビデオ信号を書き込まれる画素が存在しない場合に、あるいはサンプリングされたビデオ信号が書き込まれる画素が存在しない場合に、前記電力供給回路は、前記周辺駆動回路のうち、前記ブロック中の画素に対応する少なくとも一部に対して、電力供給を停止する。又は、電力供給を削減することを特徴とする。

上記の構成を有する周辺駆動回路は、画素を任意の数をまとめてブロックとし、そのブロックの画素に対応する回路ごとに電力の供給を制御している。従って、画素をブロック化すると共に、周辺駆動回路もブロック化して、ブロック毎に電力供給を制御している。即ち、画素を特定していないブロックに対して、電力供給を停止する、或いは供給電力を下げるようにしている。

最初に画素を特定する回路を第１番目のブロックとして、順次に符号を付す。第Ｎ番目のブロックに入力信号が到達した場合には、第（Ｎ−１）番目以前のブロックへの電力供給を停止する、或いは供給電力を下げることができる。更に、第（Ｎ＋１）番目以降のブロックへの電力供給を停止する、或いは供給電力を下げることができる。

なお、第（Ｎ＋１）番目のブロックへの電力供給はそのままで、第（Ｎ＋２）番目、第（Ｎ＋３）番目等のブロックへの電力供給を停止する、或いは供給電力を下げることができる。従って、第（Ｎ＋ｘ）段〔ｘ≧１〕のブロックへの電力供給を停止する、或いは供給電力を下げることも可能である。

また、第（Ｎ−１）段目のブロックに電源を供給して、第（Ｎ−２）段、第（Ｎ−３）段等のブロックには電力を供給しない、或いは供給電力を下げることも可能である。従って、第（Ｎ−ｙ）段目〔ｙ≧１〕のブロックへの電力供給を停止する、或いは供給電力を下げることができる。回路部分の電源電圧を下げることも可能である。

本発明は、周辺駆動回路において、作動すべき回路に電力を供給して、それ以外の回路に電力供給を停止する、或いは供給電力を下げるようにしたため、回路全体の消費電力を削減することができる。また、作動すべきでない回路の誤動作を防止することができる。

特に、薄膜トランジスタと抵抗とにより構成される消費電力の大きな周辺駆動回路を用いた場合でも、周辺駆動回路全体として極めて低い消費電力とすることができた。例えば、シフトレジスタの段数の増加しても、動作電力が供給されるのは、信号が入力されているレジスタのみであるため、消費電力が増大することがない。

図３はシフトレジスタの部分的な回路図であり、３段分のレジスタのみを図示している。図４は３段のレジスタの入出力信号のチャート図である。

以下の実施例１〜４では、図３に示すような構成で、レジスタの入出力が図４に示すものとなるシフトレジスタを取り上げる。

実施例１では、シフトレジスタをブロック化し、ブロックごとに電力供給する場合を示す。なお、電力供給を制御する制御回路は画素マトリックスを形成した透明基板外にＣＭＯＳ回路により構成するものとする。

シフトレジスタ８段を１ブロックとした場合を図５に示す。入力信号を検出して、制御信号を作り出すことも可能であるが、ここでは、制御回路（５０１）とシフトレジスタ（５０２）が同期していることを利用する。

クロックオシレータ（５０３）からの信号は、シフトレジスタ（５０２）と制御回路（５０１）のカウンタ（５０４）に入力される。カウンタ（５０４）の出力は、デコーダ（５０５）により制御信号（５０６）となる。制御信号（５０６）は、シフトレジスタ（５０２）に入力される。

図６に、シフトレジスタ（５０２）の第Ｎ目のブロックに対する制御信号（５０６）のタイミングチャートを示す。クロックオシレータ（５０３）のクロック信号（６０１）に基づいて、デコーダ（５０２）は制御信号（５０６）を作成する。電力供給信号（６０２）、第Ｎシフトレジスタブロック起動時に初期化するクリア信号（６０３）、クロック供給信号（６０４）の３系統の信号を作成する。

レジスタ８段を１ブロックとした場合、出力を作り出すのに必要な期間（６０５）以外に、（６０６）の時点で、ブロックに電力を供給し始めて、（６０７）の時点でクロック信号を入力し始める。電力供給とクロック信号の入力を同時にせずに、時間差（６０８）を設けることで、起動時の出力を確実にする。

なお、第Ｎブロックから第（Ｎ＋１）ブロックに信号が入力された後は、何れの時点でも第Ｎブロックに対する電力供給を停止してもよいがここでは、（６０９）の時点で電力供給とクロック供給を停止する。

図７に、レジスタ８段を１ブロックとした場合に、第４ブロックに供給する制御信号（５０６）を作り出す回路を示す。

図５のクロックオシレータ（５０３）と同一のクロックオシレータ（７０１）の出力をバイナリカウンタ（７０２）に入力する。バイナリカウンタ（７０２）の出力を、ＡＮＤ回路（７０３）、（７０４）、（７０５）で検出し、ＯＲ回路（７０６）、（７０７）で合成して、制御信号とする。

ＡＮＤ回路（７０３）はシフトレジスタブロックが入力信号をブロック内部で伝えるために必要な期間を、ＡＮＤ回路（７０４）はクリア期間を、ＡＮＤ回路（７０５）はクリア期間と入力信号を伝える期間の間をそれぞれ選び出す。

従って、ＡＮＤ回路（７０３）、（７０４）、（７０５）の出力をＯＲ回路（７０６）によって論理和をとると電力供給信号（６０２）となる。また、ＡＮＤ回路（７０４）の出力をインバータ（７０８）で反転したものはクリア信号（６０３）となり、ＡＮＤ回路（７０３）、（７０５）の出力はＯＲ回路（７０８）によってクロック供給信号（６０４）となる。

図８に、Ｐチャネル型ＴＦＴによってシフトレジスタブロックへ電源を供給する回路を示す。

プラス側電源線（８０１）を、Ｐチャネル型ＴＦＴ（８０２）を通してシフトレジスタブロック（８０３）に接続する。

Ｐチャネル型ＴＦＴ（８０２）のゲート電極には電力供給信号（６０２）を印加する。

図９にクリア回路を示す。起動時にシフトレジスタの１段（９０１）の記憶ループの値を確定するＰチャネル型ＴＦＴ（９０２）を接続する。

Ｐチャネル型ＴＦＴ（９０２）のゲート電極には、クリア信号（６０３）を印加する。

ここで、バッファ（９０３）の出力がシフトレジスタの起動前後で変化しないようにループの値を確定するために、バッファ（９０３）の出力が通常電源電位の場合には接点（９０４）に、通常グランド電位の場合には接点（９０５）にＰチャネル型ＴＦＴ（９０２）のドレイン電極を接続する。

図１０にクロック供給回路を示す。クロック線（１００１）、（１００２）をＰチャネル型ＴＦＴ（１００３）、（１００４）を通して、シフトレジスタブロック（１００５）に接続する。

Ｐチャネル型ＴＦＴ（１００３）、（１００４）のゲート電極には、クロック供給信号（６０４）を印加する。

本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。抵抗１ヶにつき電源電圧の２乗を抵抗値で割ったものが、１ヶの抵抗における消費電力となる。図３２に示した従来例の場合、シフトレジスタ１段中抵抗は３ヶあり、全段に対し常時電源が供給される。従って従来型の場合、シフトレジスタの段数に比例して消費電力が増大する。

しかしながら、実施例１の場合、シフトレジスタ１段中の抵抗は３ヶであるが、信号伝達にシフトレジスタ８段、隣接ブロックとの制御信号の重なりによってシフトレジスタ４段相当の回路に対し常時電源が供給され、他のシフトレジスタには電源が供給されない。したがって、周辺駆動回路としての消費電力を極めて小さくでき、またシフトレジスタの段数が増加しても消費電力は変わらない。

具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例１の構成においては２４ｍＷとすることができた。

実施例２では、シフトレジスタのレジスタ毎に制御回路を設け、外部から特別の信号を用いる場合を示す。

図１１に示すようにシフトレジスタ（１１０１）のレジスタ毎に制御回路（１１０２）を設けて、入力信号（１１０３）を検出し、制御信号（１１０４）を作成する。

入力信号が到達してから電力供給していたのでは、パルス幅が保証されないので、入力信号が到達する以前に電力を供給する。具体的には、基本クロックの半周期前に電力を供給して、レジスタを起動させて、基本クロックが１周期後に、即ち、レジスタが出力をアクティブにした直後に、電力の供給を停止する。

図１２にシフトレジスタの動作を説明する模式図を示す。図１２（ａ）は第Ｎ番目のレジスタがアクティブである状態を示し、図１２（ｂ）は図１２（ａ）の状態から、クロック１周期後の状態を示す。図１２ａに示すように、シフトレジスタ（１２０１）の第Ｎ段目のレジスタ（１２０２）の出力信号（１２０３）は制御回路（１２０４）の第（Ｎ＋１）番目の回路（１２０５）と第（Ｎ−２）番目の回路（１２０６）に入力される。

第（Ｎ＋１）番目の制御回路（１２０５）では、第Ｎ段目のレジスタ（１２０２）の出力信号（１２０３）がアクティブになると、第（Ｎ＋１）段目のレジスタ（１２０７）に電力を供給する制御信号（１２０８）を作成して、第（Ｎ＋１）段目のレジスタを起動する。

第（Ｎ−２）番目の制御回路（１２０６）では、第Ｎ段のレジスタ（１２０２）の出力（１２０３）がアクティブになると、第（Ｎ−２）段目のシフトレジスタ（１２０９）に電力供給の停止をする制御信号（１２１０）を作成して、第（Ｎ−２）段目のレジスタを停止する。

次のクロックパルスがシフトレジスタ（１２０１）に入力されると、図１２（ｂ）に示すように、第（Ｎ＋２）番目の制御回路（１２１１）では、第（Ｎ＋１）段目のレジスタ（１２０７）の出力信号（１２１２）がアクティブになると、第（Ｎ＋２）段目のレジスタ（１２１３）に電力を供給する制御信号（１２１４）を作成して、第（Ｎ＋２）段目のレジスタを起動する。

第（Ｎ−１）番目の制御回路（１２１５）では、第（Ｎ＋１）段目レジスタ（１２０７）の出力（１２１２）がアクティブになると、第（Ｎ−１）段目のシフトレジスタ（１２１６）に電力供給の停止をする制御信号（１２１７）を作成して、第（Ｎ−１）段目のレジスタを停止する。

シフトレジスタに、クロック信号が新たに入力される度に、以上の動作を繰り返して、レジスタを順次に起動・停止する。

シフトレジスタに電力を供給しはじめても、停止しても、図１のサンプラ（１０５）が誤動作しないように、図１のバッファ（１０４）の出力は変化してはならない。これから、図１のバッファ（１０４）の出力は確実であり、図１１のシフトレジスタ（１１０１）に電源を供給しない期間は、シフトレジスタ（１１０１）内の信号は不確実なことを考慮して、実施例２ではバッファの出力を次段のレジスタの入力とする。

このことをもとにして、図１３にレジスタ１段分のタイミングチャートを示す。基本クロック（１３０１）と第（Ｎ−１）段目のレジスタのバッファ出力（１３０２）から第Ｎ段調整入力Ａ（１３０３）電源電位（１３０４）を作る。ここで、レジスタの１段は基本クロックの１．５周期分だけ動作しているが、制御信号はクロックの立ち上がり、立ち下がりから遅れるので、第Ｎ段目のレジスタへの入力信号として、基本クロックの２周期分を作り出し、パルス幅を確実に基本クロック１周期分とする。

つまり、基本クロックの反転信号（１３０５）と第（Ｎ＋１）段目のレジスタのバッファ出力（１３０６）から第Ｎ段調整入力Ｂ（１３０７）の電源電位（１３０８）を作る。そして、入力調整信号Ａ（１３０３）とＢ（１３０７）をアクティブハイとして論理和をとり、（１３０９）のような調整信号を作る。

このままでは、第（Ｎ−１）段目のレジスタのバッファ出力信号（１３０２）は、基本クロック（１３０１）から遅れて変化するので、調整信号（１３０９）の（１３１０）において誤動作信号を生じる。

この場合、基本クロックの１．５倍周期のクロック（１３１１）でマスクすることで、動作を確実なものとする。これらの信号によって第Ｎ段目のレジスタのバッファ出力（１３１２）が形成できる。

ここで、第Ｎ段における電力供給信号は、（１３１３）に示すようなものであり、素子遅延による入力信号幅の変化をさけるため、入力信号が到達する、基本クロックの半周期前に電力供給を始める。

制御回路としては、記憶（状態の保持）ができて、低消費電力化が求められるため論理回路を使用しないものが望ましい。実施例２では、周波数特性は悪くなるものの構成が容易なコンデンサーを中心とした回路を考える。

図１４に制御回路を示す。コンデンサー（１４０１）が充電状態で、シフトレジスタの電力供給を停止し、放電状態でシフトレジスタに電源を供給する制御信号出力（１４０２）を作る。

Ｐチャネル型ＴＦＴ（１４０３）は回路全体の電源投入後、制御回路の初期状態を設定する。つまり、入力信号をシフトレジスタに入力する前に、Ｐチャネル型ＴＦＴ（１４０３）のゲート電極にグランド電位信号を印加し、コンデンサー（１４０１）を充電する。

第Ｎ番目の制御回路において、入力信号を取りこぼさないために、第（Ｎ−１）段目のレジスタに入力信号が到達した時点で、第Ｎ段目のレジスタを起動して、次のクロック変化で入力信号を取り込む。

従って、Ｐチャネル型ＴＦＴ（１４０４）は第（Ｎ−１）段目のレジスタのバッファ出力をゲート電極の入力とする。これによって、第（Ｎ−１）段目のレジスタのバッファ出力がグランド電位になると、コンデンサー（１４０１）を放電して、第Ｎ段目のレジスタに電源を供給する信号を作り出す。

同じように、第Ｎ番目の制御回路において、入力信号が第（Ｎ＋２）段目のレジスタに到達すると、第Ｎ段目のレジスタはアクティブ信号を出していない状態になり、電力供給を停止してよい。

従って、Ｐチャネル型ＴＦＴ（１４０５）は第（Ｎ＋２）段シフトレジスタのバッファ出力をゲート電極の入力とする。これによって、第（Ｎ＋２）段シフトレジスタのバッファ出力がグランド電位になると、コンデンサー（１４０１）を充電して、第Ｎ段目のシフトレジスタの電力供給を停止する。ここで、（１４０６）は、電源保護のための抵抗である。

第Ｎ段目のレジスタとバッファを図１５に示す。信号調整部（１５０１）について、Ｐチャネル型ＴＦＴ（１５０２）のゲート電極に基本クロック、Ｐチャネル型ＴＦＴ（１５０３）のゲート電極にマスク用の１．５倍周期のクロック、Ｐチャネル型ＴＦＴ（１５０４）のゲート電極に第（Ｎ−１）段目のレジスタのバッファ出力を印加し、第Ｎ段目のレジスタのバッファ出力の立ち下がり、つまり図１３における信号（１３０３）を作る。

Ｐチャネル型ＴＦＴ（１５０５）のゲート電極に基本クロックの反転、Ｐチャネル型ＴＦＴ（１５０６）のゲート電極にマスク用の１．５倍周期のクロック、Ｐチャネル型ＴＦＴ（１５０７）のゲート電極に第（Ｎ＋１）段シフトレジスタのバッファ出力を印加し、第Ｎ段目のレジスタのバッファ出力の立ち上がり、つまり、図１３における信号（１３０７）を作る。

従って、信号調整部の出力としては、図１３における信号（１３０９）となる。基本的にＰチャネル型ＴＦＴ（１５０４）、（１５０７）はオフ状態にあるので、通常抵抗（１５０８）には電流が流れないため、信号調整部には制御信号を入力しない。

従来、シフトレジスタとして全段を動作させていたが、Ｐチャネル型ＴＦＴ（１５９０）、（１５１０）、（１５１１）のゲート電極に制御信号を印加し、不必要な期間、電力供給を停止することで、シフトレジスタ全体で低消費電力を図る。

Ｐチャネル型ＴＦＴ（１５１２）のゲート電極に１．５倍周期のクロック、Ｐチャネル型ＴＦＴ（１５１３）のゲート電極に信号調整部（１５０１）の出力を印加し、記憶ループを構成しない期間のバッファ入力を作る。

Ｐチャネル型ＴＦＴ（１５１４）のゲート電極に、１．５倍周期のクロックの反転信号、Ｐチャネル型ＴＦＴ（１５１５）のゲート電極に記憶ループを構成するインバータ（１５１６）の出力を印加する。

基本的に、Ｐチャネル型ＴＦＴ（１５１５）と抵抗（１５１７）がインバータを構成している。このインバータと、Ｐチャネル型ＴＦＴ（１５１８）と抵抗（１５１９）で構成するインバータで記憶ループをなす。

Ｐチャネル型ＴＦＴ（１５２０）と抵抗（１５２１）は、バッファを構成する。ここでＰチャネル型ＴＦＴ（１５２２）は、クリアをする時に、シフトレジスタの各出力を確定し、制御回路のコンデンサーの充電状態が確保できなくなるのを防ぐためのものである。

また、Ｐチャネル型ＴＦＴの電流容量が大きければ、電源を供給するＰチャネル型ＴＦＴ（１５０９）、（１５１０）、（１５１１）を１つにまとめることも可能である。

入力信号のパルス幅を保証しなくても良い場合、実施例２の回路構成で、制御信号を基本クロックに同期させ、シフトレジスタ１段に１周期分だけ電源を供給することも可能である。

本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。抵抗１ヶにつき電源電圧の２乗を抵抗値で割ったものが、１ヶの抵抗における消費電力となる。図３２に示した従来例の場合、レジスタ１段には抵抗が３個あり、全段に対し常時電源が供給される。従って従来型の場合、シフトレジスタの段数に比例して消費電力が増大する。

しかしながら、実施例２で示した周辺駆動回路の場合、レジスタ１段には抵抗が３個あるが、レジスタ３段に対して常時電源が供給され、他のレジスタには電力が供給されない。したがって、周辺駆動回路としての消費電力を極めて小さくでき、またシフトレジスタの段数が増加しても消費電力は変わらない。

具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例２の構成においては６ｍＷとすることができた。

実施例３では、シフトレジスタにおいて、レジスタ毎に制御回路を設ける場合を示す。実施例２で、１．５倍周期のクロックによって誤動作を防いでいた部分を、クロックをマスクする回路を設けて対応する。従って、信号の主な引き回し、制御回路は実施例２と同様である。

図１６にシフトレジスタ１段部のタイミングチャートを示す。信号調整部において基本クロックの反転（１６０１）と第（Ｎ−１）段目のレジスタのバッファ出力（１６０２）から第Ｎ段入力（１６０３）の電源電位（１６０４）を作る。

また、記憶ループを作る信号として、クロック（１６０５）がタイミング的に望ましいが、第Ｎ段の制御信号は（１６０６）のようになるので、起動直後（１６０７）において、記憶ループが形成され第Ｎ段入力（１６０３）を受け付けない。

そこで、クロック（１６０５）を制御信号（１６０６）、（１６０８）でマスクして、（１６０９）のようなループ形成信号を作る。これらで、第Ｎ段のバッファ出力（１６１０）を作成する。

第Ｎ段目のレジスタの構成を図１７に示す。信号調整部（１７０１）について、Ｐチャネル型ＴＦＴ（１７０２）のゲート電極に基本クロック、Ｐチャネル型ＴＦＴ（１７０３）のゲート電極に第（Ｎ−１）段目のレジスタのバッファ出力を印加し、第Ｎ段目のレジスタ起動時の信号設定をする。

クロックを選び出す回路（１７０４）は、Ｐチャネル型ＴＦＴ（１７０５）のゲート電極に第Ｎ番目の制御信号、Ｐチャネル型ＴＦＴのゲート電極（１７０６）に第（Ｎ＋１）番目の制御信号、Ｐチャネル型ＴＦＴのゲート電極（１７０７）に基本クロックの反転を印加して、出力（１７０８）を得る。信号（１７０８）の反転をとることで記憶ループを形成する信号を作る。

記憶ループを構成する回路（１７０９）、バッファ回路（１７１０）は、実施例２と同じである。ここで、Ｐチャネル型ＴＦＴ（１７１１）、（１７１２）、（１７１３）、（１７１４）、（１７１５）は電力供給、Ｐチャネル型ＴＦＴ（１７１６）はクリア実行のためのものである。

本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗の消費電力となる。図３４に示した従来例の場合、レジスタ１段には抵抗は３個あり、全段に対し常時電源が供給される。従って、従来型の場合、レジスタの段数に比例して消費電力が増大する。

しかしながら、実施例３で示した周辺駆動回路の場合、レジスタ１段には抵抗は５個あるが、レジスタ３段のみに対して常時電源が供給され、他のシフトレジスタには電源が供給されない。したがって、周辺駆動回路としての消費電力を極めて小さくでき、またレジスタの段数が増加しても消費電力は変わらない。

具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例３の構成においては１０ｍＷとすることができた。

実施例４では、電力供給を基本クロックの２周期分とする場合を示す。実施例２、実施例３では、電源を基本クロックの１．５周期の期間供給していたが、実施例４では２周期分とすることで、回路を簡素化する。

信号の流れを、図１８ａに示す。シフトレジスタ（１８０１）、バッファ（１８０２）、制御回路（１８０３）の構成は変わらない。第（Ｎ−１）段目のレジスタからのアクティブ出力（１８０４）によって、クロック同期して第Ｎ段目のレジスタの出力がアクティブとなると、第Ｎ段目のレジスタに対応するバッファ（１８０５）の出力（１８０６）を変化させる。

バッファ出力（１８０６）を、第（Ｎ＋２）番目の制御回路（１８０７）と第（Ｎ−２）番目の制御回路（１８０８）に入力し、第Ｎ段バッファ出力が、アクティブになると、第（Ｎ＋２）番目の制御回路（１８０７）では、電力供給信号（１８０９）を、第（Ｎ−２）番目の制御回路（１８０８）では電力供給停止信号（１８１０）を作る。

図１８ａから基本クロック半周期後の信号の流れを図１８ｂに示す。実施例４では、第（Ｎ＋１）段目のレジスタの入力として、第Ｎ番目のバッファ出力ではなく、第Ｎ段目のレジスタの出力を用いる。

タイムチャートを図１９に示す。クロック（１９０１）で、入力信号を取り込み、クロック反転（１９０２）で記憶ループを構成する。

制御信号は、（１９０３）のようになり、基本クロックの２周期分だけ電源を供給する。

第Ｎ段目のレジスタの出力は（１９０４）の実線のようになる。第（Ｎ＋１）段目のレジスタでは、期間（１９０５）、（１９０６）で信号の取り込みを行うので、（１９０４）の点線のようになっている必要はない。また、第Ｎ段目のレジスタに対するバッファに入力する信号として、（１９０７）を用いるとバッファ出力（１９０８）で誤動作がおきない。

図２０に回路図を示す。第Ｎ段目のレジスタ（２００１）の出力は、第Ｎ段目のバッファ（２００２）と第（Ｎ＋１）段目のレジスタの入力となる。

バッファ（２００２）出力は第（Ｎ＋２）、（Ｎ−２）番目の制御回路（２００３）の入力となり、制御信号を作る。

シフトレジスタは、図３２のシフトレジスタの各インバータに、電力供給をするＰチャネル型ＴＦＴ（２００４）、（２００５）、（２００６）を直列に接続したものである。

インバータをなすＰチャネル型ＴＦＴ（２００７）、（２００８）、（２００９）のソース電極を１点にまとめ、電力供給を制御する１つのＰチャネル型ＴＦＴを介して電源に接続することも可能である。

また、バッファ回路（２００２）、制御回路（２００３）は、実施例２と同じ構成である。つまり、第Ｎ番目の制御回路コンデンサー（２０１０）を放電するＰチャネル型ＴＦＴ（２０１１）のゲート電極への入力が、第（Ｎ−２）番目のバッファ出力であり、充電するＰチャネル型ＴＦＴ（２０１２）のゲート電極への入力が、第（Ｎ＋２）番目のバッファ出力である。

ここで、Ｐチャネル型ＴＦＴ（２０１３）、（２０１４）はクロック同期アナログスイッチであり、Ｐチャネル型ＴＦＴ（２０１５）、（２０１６）はクリア実行のためのものである。

本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗の消費電力となる。図３４に示した従来例の場合、シフトレジスタ１段には抵抗が３個あり、全段に対し常時電源が供給される。従って、従来型の場合、シフトレジスタの段数に比例して消費電力が増大する。

しかしながら、実施例４で示した周辺駆動回路の場合、シフトレジスタ１段には抵抗は３個あるが、シフトレジスタ４段のみに対して常時電源が供給され、他のシフトレジスタには電源が供給されない。従って、周辺駆動回路としての消費電力を極めて小さくでき、またシフトレジスタの段数が増加しても消費電力は変わらない。

具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例４の構成においては８ｍＷとすることができた。

以下の実施例５〜７では、画素を特定する場合に、電源電圧を必要とされる値にする回路構成を示す。これはまた、機能していない部分の、電源電圧を下げる回路構成でもある。

シフトレジスタ回路を用いて周辺駆動回路を構成し、一導電型ＴＦＴここではＰチャネル型ＴＦＴと抵抗で回路を実現する場合を想定する。図２１にシフトレジスタ回路を示す。図２１に示すように本実施例で、１段（２１０１）とは、インバータ３個（２１０２）、（２１０３）、（２１０４）とアナログスイッチ２個（２１０５）、（２１０６）で構成される回路を指す。ここで、（２１０７）は、アナログスイッチをオン、オフするバッファである。

図２２で、実線が液晶を駆動できる電源電圧を、点線が低消費電力を実現する電源電圧を示す。液晶を駆動させることになるビデオ信号の電圧変化範囲を考えると、アナログスイッチを動作させるバッファには、２０Ｖ程度の電源電圧が必要である。これから、Ｐチャネル型ＴＦＴで構成するアナログスイッチをオン、オフするバッファ出力は（２２０１）のように、通常は２０Ｖ程度の電源電位、サンプリング時にはグランド電位となる。従って、バッファ入力として、通常はグランド電位で、サンプリング時に２０Ｖ程度の電位となる波形（２２０２）が必要となる。

ここで、バッファ入力を作り出すシフトレジスタ回路について考える。シフトレジスタ回路は、サンプリングするタイミングを、入力信号としてシフトさせていると考えられる。よって、シフトレジスタにおいて、サンプリングするタイミングを作る場合、つまり、第Ｎ段目のレジスタに入力信号が存在する場合に、第Ｎ段目のレジスタに対する電源電圧を２０Ｖ程度とすれば、バッファ・アナログスイッチ・ビデオ信号を通して液晶を駆動させることが可能である。逆に、入力信号が存在しない場合には、シフトレジスタ回路が誤動作しない範囲でシフトレジスタ回路の電源電圧を下げることができる。この回路構成では、液晶を駆動させる電源電位を恒常的に使用せず、論理が反転しない範囲で電源電圧を下げることが可能であるので、消費電力を削減することになる。

図２３に液晶を駆動できる電源電圧と、低消費電力を実現する電源電圧をシフトレジスタ回路１段（２３０１）に供給する回路構成を示す。Ｐチャネル型ＴＦＴ（２３０２）をオン状態にすることで、液晶を駆動できる電源電圧（高電圧電源）を、Ｐチャネル型ＴＦＴ（２３０３）をオン状態にすることで、低消費電力とする電源電圧（低電圧電源）を供給する。

図２４に電力供給回路を制御する回路を示す。図２４には、シフトレジスタ回路第Ｎ段（２４０１）に対応する制御回路と、制御回路を動作させる信号の引き出し方法を示す。

シフトレジスタ回路第Ｎ段に対応する制御回路のコンデンサ（２４０２）は以下のような動作をする。液晶を駆動できる電圧に充電されている時には、シフトレジスタ回路第Ｎ段に低消費電力とする電源電圧を供給する。逆に、コンデンサがグランド電位近くに放電している時には、シフトレジスタ回路第Ｎ段に液晶を駆動できる電源電圧を供給する。

制御回路の動作は、以下のようになる。まず、Ｐチャネル型ＴＦＴ（２４０３）をあらかじめオンにして、コンデンサ（２４０２）を液晶を駆動できる電位に充電する。充電後、Ｐチャネル型ＴＦＴ（２４０３）はオフにしておく。つまり、初期状態では、低消費電力とする電源電位が供給されることになる。第（Ｎ−１）段目のレジスタ（２４０４）の出力をバッファを通して、Ｐチャネル型ＴＦＴ（２４０５）のゲート電極に接続する。

これによって、第（Ｎ−１）段目のレジスタ回路に入力信号が到達すると、コンデンサをグランド電位近くに放電する。コンデンサの電位は、Ｐチャネル形ＴＦＴ（２４０６）によって、クロック同期して液晶を駆動できる電源電圧制御信号となる。さらに、インバータ（２４０７）を介して、低消費電力とする電源電圧制御信号となる。

従って、第Ｎ段目のレジスタに対応する制御回路のコンデンサが放電した場合、第Ｎ段目のレジスタ回路に液晶を駆動できる電源電圧を供給し、低消費電力とする電源の供給を停止する。ここで、シフトレジスタの電源電位が低くなった場合、シフトレジスタの出力では、電源電位の高い制御回路を誤動作させる。これを避けるため、液晶を駆動できる電源電位で恒常的に使用されるバッファ出力を用いた。

また、インバータの時間遅れによって、電源制御信号がＰチャネル型ＴＦＴ（２３０２）、（２３０３）を同時にオン状態とし、電源を短絡する可能性があるので、抵抗（２４０８）によって、液晶を駆動できる電源電圧制御信号をひずませ、Ｐチャネル型ＴＦＴ（２３０２）がオン状態となるのを遅らせ、電源短絡を回避する。

さらに、第（Ｎ＋１）段目のレジスタ（２４０９）の出力をバッファを通して、Ｐチャネル型ＴＦＴ（２４１０）のゲート電極に接続する。第（Ｎ＋１）段目のレジスタに入力信号が到達すると、コンデンサを液晶を駆動できる電源電位に充電する。これによって、第Ｎ段目のレジスタ回路に低消費電力とする電源電圧を供給し、液晶を駆動できる電源の供給を停止する。

この回路構成で、サンプリングするためにアナログスイッチをオンさせる場合にのみ、電源電圧を必要な値に設定できる。前記以外の場合には、低消費電力となる電源電圧とすることで、回路全体での消費電力削減が、実現できる。

本実施例の周辺駆動回路について、消費電力を比較する。抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗における消費電力となる。図３７に示した回路に常時、液晶を駆動できる電圧２０Ｖを印加するとする。レジスタ１段につき抵抗は３個、抵抗値は３００ｋΩ、グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。シフトレジスタ回路を６４０段構成とし、バッファを除くと、消費電力は１２８０ｍＷとなる。これに対して、本実施例の場合は次のようになる。液晶を駆動する電圧を２０Ｖ、低消費電力とする電圧を５Ｖ、シフトレジスタ１段あたり抵抗４個、抵抗値は３００ｋΩとする。シフトレジスタ回路６４０段中、２段に液晶を駆動できる電源電圧を供給し、６３８段には低消費電力となる電源電圧を供給することになる。これらの仮定から、消費電力は１１１ｍＷと計算できる。

このように、本実施例による回路構成で、消費電力が削減できることができる。

以下の実施例では、画素を特定している部分にのみ電源を供給し、画素を特定していない部分には、電力供給を停止する回路構成を示す。本実施例では、デコーダ回路とカウンタ回路を用いて画素を特定する周辺駆動回路を想定する。

カウンタ回路の出力（反転出力も含む）を、図３５で示した基本ゲート回路で構成するデコーダ回路を通すことで、画素を特定する信号を作り出す。デコーダ回路をバッファと兼用させるとすると、消費電力を削減する為には、カウンタ回路の電力を削減することになる。カウンタ回路を画素を特定する部分と、特定しない部分に分離することは、図３７で示した回路構成では不可能であるので、カウンタ回路を分割する。

信号線あるいは走査線に対応するアドレスを、１つのカウンタで生成するのではなく、図２５のように、ビット数の少ないカウンタ回路を用いる。前記カウンタ回路を必要な分用意し、それらを順次動作させ局所的なアドレスを生成することで、画素を特定する。これによって、動作させる必要のないカウンタ回路に対する電力供給を停止できる。ここで、（２５０１）は画素マトリックス、（２５０２）は分割したカウンタ回路、（２５０３）はデコーダ回路、（２５０４）は制御回路である。

図２６に分割したカウンタ回路、デコーダ回路と制御回路を示す。第（Ｎ−１）番目のカウンタ回路（２６０１）で、リップルキャリが生じると第Ｎ番目のカウンタ回路（２６０２）に電源を供給し始め、第（Ｎ＋１）番目のカウンタ回路（２６０３）がカウントし始めると、第Ｎ番目のカウンタ回路の電源の供給を停止する。

制御回路は、実施例５と同じであり、初期設定用の一導電型ＴＦＴここではＰチャネル型ＴＦＴ（２６０４）、電力供給を始めるためコンデンサを放電するＰチャネル型ＴＦＴ（２６０５）、電力供給を停止するためコンデンサを充電するＰチャネル型ＴＦＴ（２６０６）、記憶保持のためのコンデンサ（２６０７）で構成される。 第Ｎ番目のカウンタ回路は、電源を供給し始めた時点で、その出力値は不定となっている。従って、第（Ｎ−１）番目のカウンタ回路のリップルキャリが生じ、電源を供給し始める時点で、クリアを実行する。クリア信号を生成する回路がＰチャネル型ＴＦＴ（２６０８）で構成される。

電源を供給する回路は、図２２のＰチャネル型ＴＦＴのソース電極と電源との間に、Ｐチャネル型ＴＦＴを直列に接続し、このＰチャネル型ＴＦＴで電力供給を制御することで実現できる。図２６では、直列に追加接続するＰチャネル型ＴＦＴをひとまとめにして、Ｐチャネル型ＴＦＴ（２６０９）で示す。また、第Ｎ番目のカウンタ回路（２６０２）に対するイネーブル信号は、Ｐチャネル形ＴＦＴ（２６０９）によって供給される。

第Ｎ番目のカウンタ回路の電力供給停止は、第（Ｎ＋１）番目のカウンタ回路の最小値出力を検出するデコーダ回路（２６１０）の出力を用いる。

図２７に、第Ｎ番目のカウンタ回路のタイミングチャートを示す。電源（２７０１）投入直後、第（Ｎ−１）番目のカウンタ回路のリップルキャリ（２７０２）によって、第Ｎ番目のカウンタ回路のクリア信号（２７０３）を形成する。第Ｎ番目のカウンタ回路の出力（２７０４）をデコーダ回路に入力し、デコード信号（２７０５）を作り出す。リップルキャリを出力した次のクロックパルスで、第Ｎ番目のカウンタ回路に対する電力供給を停止する。

本実施例の周辺駆動回路について、消費電力を比較する。抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗における消費電力となる。６４０個の画素に対してアドレス信号を生成するとすると、１０ビットのカウンタが必要となる。カウンタ１ビットは、ＪＫ−フリップフロップ１個に対応し、ＪＫ−フリップフロップ１個に１０ゲート必要であるので、電源とグランドを接続することになる抵抗はＪＫフリップフロップだけで１００個ある。他に１６個のゲートを必要とし、ゲート１個に対して、電源とグランドを接続することになる抵抗は１個ある。従って、電源とグランドを接続することになる抵抗は合計１１６個となる。抵抗値を３００ｋΩ、電源電圧を２０Ｖとする。グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。バッファ兼用のデコーダ回路を除くと、消費電力は７７ｍＷとなる。

これに対して、本実施例の場合は次のようになる。画素数に関係なく、４ビットカウンタを順次使用するので、通常４ビットカウンタが動作しているとみなせる。つまり、ＪＫ−フリップフロップは４個、ＪＫ−フリップフロップ１個あたり抵抗は１０個である。また、ＪＫ−フリップフロップ間に必要なゲートは８個であるから、電源とグランドを接続することになる抵抗は合計４８個となる。抵抗値を３００ｋΩ、電源電圧を２０Ｖとする。グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。この仮定から、消費電力はバッファ兼用のデコーダ回路を除くと３２ｍＷとなる。

また、走査線あるいは信号線の増加に伴って、デコーダ回路とカウンタ回路のみの周辺駆動回路構成の場合、消費電力は対数的に増加するが、本実施例の場合、消費電力の増加は回路的には、発生しない。このように、本実施例による回路構成で、消費電力が削減できることがわかる。

以下の実施例では、画素を特定する場合に、電源電圧を必要とされる値にする回路構成を示す。これはまた、機能していない部分の、電源電圧を下げる回路構成でもある。

本実施例は、実施例６と同様に、デコーダ回路とカウンタ回路を用いて画素を特定する周辺駆動回路を想定する。ただし、カウンタ回路は６ビット出力とする。

図２８に回路構成を示す。制御回路（２８０１）は実施例５と同様の構成である。第Ｎ番目のカウンタ回路（２８０２）に電力供給を開始する信号は、第（Ｎ−１）番目のカウンタ回路（２８０３）のリップルキャリを用いる。また、第Ｎ番目のカウンタ回路に電力供給を停止する信号は、第（Ｎ＋１）番目のカウンタ回路（２８０４）の最小値出力を検出するデコーダ回路（２８０５）の出力を用いる。 第Ｎ番目のカウンタ回路のイネーブル信号として、低消費電力とする電源電圧を制御する信号を用いる。これから、第Ｎ番目のカウンタ回路はクリア状態で次にイネーブル信号がアクティブになるのを待つ。従って、電源電圧が変化してもクリアを実行する必要はない。

本実施例の周辺駆動回路について、消費電力を比較する。抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗における消費電力となる。６４０個の画素に対してアドレス信号を生成するとすると、１０ビットのカウンタが必要となる。カウンタ１ビットは、ＪＫ−フリップフロップ１個に対応し、ＪＫ−フリップフロップ１個に１０ゲート必要であるので、電源とグランドが接続される抵抗はＪＫフリップフロップだけで１００個ある。他に１６個のゲートを必要とし、ゲート１個に対して、電源とグランドを接続することになる抵抗は１個ある。従って、電源とグランドが接される抵抗は合計１１６個となる。抵抗値を３００ｋΩ、電源電圧を２０Ｖとする。グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。バッファ兼用のデコーダ回路を除くと、消費電力は７７ｍＷとなる。

これに対して、本実施例の場合は次のようになる。６４０画素に対して、６ビットカウンタは１１個必要である。このうち、１個に対して液晶を駆動できる電圧２０Ｖを、残り１０個に対して低消費電力とする電圧５Ｖを供給する。６ビットカウンタ回路では、ＪＫ−フリップフロップは６個、ＪＫ−フリップフロップ１個あたり抵抗は１０個である。また、ＪＫ−フリップフロップ間に必要なゲートは１２個であるから、電源とグランドを接続することになる抵抗は合計７２個となる。抵抗値を３００ｋΩとして、グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。この仮定から、消費電力はバッファ兼用のデコーダ回路を除くと６２ｍＷとなる。本実施例による回路構成で、消費電力が削減できる。

本発明の作用を説明するための液晶電気光学装置の概略構成図である。 本発明の作用を説明するためのシフトレジスタのブロック回路図である。 実施例１〜４のシフトレジスタの構成図である。 実施例１〜４のシフトレジスタの入出力信号のタイミングチャート図である。 実施例１のシフトレジスタのブロック回路図である。 シフトレジスタのタイミングチャートを示す。 デコーダ回路の構成図である。 電力供給回路の構成図である。 クリア回路の構成図である。 クロック供給回路の構成図である。 実施例２のシフトレジスタのブロック回路図である。 シフトレジスタの動作を示す模式図である。 レジスタ１段のタイミングチャート図である。 制御回路の構成図である。 シフトレジスタ１段、バッファ１段の構成図である。 実施例３のレジスタ１段のタイミングチャート図である。 レジスタ、クロック選択回路、バッファ１段の構成図である。 実施例４のシフトレジスタの動作を示すブロックの構成図である。 レジスタ１段のタイミングチャート図である。 シフトレジスタ１段、制御回路、バッファ１段の構成図である。 実施例５の一導電型ＴＦＴによるシフトレジスタの構成図である。 シフトレジスタのタイミングチャート図である。 一導電型ＴＦＴによる電源電圧切り替え回路の構成図である。 他の電源電圧切り替え制御回路の構成図である。 実施例６の分割したカウンタとデコーダの構成図である。 実施例６の電力供給停止型カウンタと制御回路の構成図である。 実施例６のカウンタ回路のタイミングチャートの構成図である。 実施例７の電源電圧低下型カウンタと制御回路の構成図である。 従来例１の液晶電気光学装置の周辺駆動回路の構成図である。 クロックトインバータにより構成したシフトレジスタと、トランスミッションゲートにより構成されたシフトレジスタの構成図である。 アドレスデコーダを用いた信号線駆動回路の構成図である。 カウンタとアドレスデコーダを用いた信号線駆動回路の構成図である。 ＣＭＯＳ回路のクロックトインバータ構成のシフトレジスタの構成図である。 Ｐチャネル型ＴＦＴと抵抗で構成したシフトレジスタの構成図である。 一導電型ＴＦＴによる基本ゲート回路の構成図である。 ＪＫ−フリップフロップの構成図である。 ４ビットカウンタの構成図である。

符号の説明

１０１・・・表示マトリックス部
１０２、１０８・・・シフトレジスタ
１０３、１０６、１０７、１１０〜１１２・・・シフトレジスタブロック
１０４、１０９・・・バッファ
１０５・・・サンプリング回路
４０１・・・シフトレジスタ
４０２〜４０４・・・シフトレジスタブロック
４０５・・・制御回路
４０６、４０７・・・電力供給停止信号
４０８・・・電力供給信号
４０９・・・伝達すべき入力信号

Claims (4)

1. 画素部と、前記画素部を駆動する周辺駆動回路とを有する表示装置であって、
   前記周辺駆動回路は、レジスタを複数段接続して構成されたシフトレジスタと、前記レジスタに電力を供給する電力供給回路と、前記電力供給回路を制御する制御回路とを有し、
   前記制御回路は、
   電源に接続された抵抗と、第１のＰチャネル型の薄膜トランジスタと、第２のＰチャネル型の薄膜トランジスタと、第３のＰチャネル型の薄膜トランジスタと、コンデンサとを有し、
   前記第１のＰチャネル型の薄膜トランジスタのソース電極及び前記第２のＰチャネル型の薄膜トランジスタのソース電極は、前記抵抗を介して前記電源に接続され、
   前記第１のＰチャネル型の薄膜トランジスタのドレイン電極及び前記第２のＰチャネル型の薄膜トランジスタのドレイン電極は、前記第３のＰチャネル型の薄膜トランジスタのソース電極及び前記コンデンサの一方の電極に接続され、
   前記第３のＰチャネル型の薄膜トランジスタのドレイン電極及び前記コンデンサの他方の電極はグランドに接続され、
   前記周辺駆動回路のうち、前記画素部の第Ｎ番目［Ｎは自然数］の画素を特定する第Ｎ番目のレジスタに入力信号が印加されているとき、第（Ｎ＋ｘ）番目［ｘ≧２］の画素を特定する第（Ｎ＋ｘ）番目以降のレジスタと、第（Ｎ−ｙ）番目［ｙ≧２］の画素を特定する第（Ｎ−ｙ）番目以前のレジスタとに対して電力供給が停止され、
   第Ｎ番目の制御回路において、
   前記第２のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ＋ｘ＋１）番目のレジスタからの制御信号が入力され、
   前記第３のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ−ｙ）番目のレジスタからの制御信号が入力され、
   前記コンデンサの一方の電極から前記第Ｎ番目のレジスタに電力を供給する電力供給回路に制御信号が出力されることを特徴とする表示装置。
2. 画素部と、前記画素部を駆動する周辺駆動回路とを有する表示装置であって、
   前記周辺駆動回路は、レジスタを複数段接続して構成されたシフトレジスタと、前記レジスタに電力を供給する電力供給回路と、前記電力供給回路を制御する制御回路とを有し、
   前記制御回路は、
   電源に接続された抵抗と、第１のＰチャネル型の薄膜トランジスタと、第２のＰチャネル型の薄膜トランジスタと、第３のＰチャネル型の薄膜トランジスタと、コンデンサとを有し、
   前記第１のＰチャネル型の薄膜トランジスタのソース電極及び前記第２のＰチャネル型の薄膜トランジスタのソース電極は、前記抵抗を介して前記電源に接続され、
   前記第１のＰチャネル型の薄膜トランジスタのドレイン電極及び前記第２のＰチャネル型の薄膜トランジスタのドレイン電極は、前記第３のＰチャネル型の薄膜トランジスタのソース電極及び前記コンデンサの一方の電極に接続され、
   前記第３のＰチャネル型の薄膜トランジスタのドレイン電極及び前記コンデンサの他方の電極はグランドに接続され、
   前記周辺駆動回路のうち、前記画素部の第Ｎ番目［Ｎは自然数］の画素を特定する第Ｎ番目のレジスタに入力信号が印加されているとき、第（Ｎ＋ｘ）番目［ｘ≧２］の画素を特定する第（Ｎ＋ｘ）番目以降のレジスタと、第（Ｎ−ｙ）番目［ｙ≧２］の画素を特定する第（Ｎ−ｙ）番目以前のレジスタとに対して供給電力が低下され、
   第Ｎ番目の制御回路において、
   前記第２のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ＋ｘ＋１）番目のレジスタからの制御信号が入力され、
   前記第３のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ−ｙ）番目のレジスタからの制御信号が入力され、
   前記コンデンサの一方の電極から前記第Ｎ番目のレジスタに電力を供給する電力供給回路に制御信号が出力されることを特徴とする表示装置。
3. 画素部と、前記画素部を駆動する周辺駆動回路とを有する表示装置の駆動方法であって、
   前記周辺駆動回路は、レジスタを複数段接続して構成されたシフトレジスタと、前記レジスタに電力を供給する電力供給回路と、前記電力供給回路を制御する制御回路とを有し、
   前記制御回路は、
   電源に接続された抵抗と、第１のＰチャネル型の薄膜トランジスタと、第２のＰチャネル型の薄膜トランジスタと、第３のＰチャネル型の薄膜トランジスタと、コンデンサとを有し、
   前記第１のＰチャネル型の薄膜トランジスタのソース電極及び前記第２のＰチャネル型の薄膜トランジスタのソース電極は、前記抵抗を介して前記電源に接続され、
   前記第１のＰチャネル型の薄膜トランジスタのドレイン電極及び前記第２のＰチャネル型の薄膜トランジスタのドレイン電極は、前記第３のＰチャネル型の薄膜トランジスタのソース電極及び前記コンデンサの一方の電極に接続され、
   前記第３のＰチャネル型の薄膜トランジスタのドレイン電極及び前記コンデンサの他方の電極はグランドに接続され、
   前記周辺駆動回路のうち、前記画素部の第Ｎ番目［Ｎは自然数］の画素を特定する第Ｎ番目のレジスタに入力信号が印加されると、第（Ｎ＋１）番目の画素を特定する第（Ｎ＋１）番目のレジスタに対して電力を供給する制御信号を第（Ｎ＋１）番目の前記制御回路から出力するとともに、
   第（Ｎ−２）番目の画素を特定する第（Ｎ−２）番目のレジスタに対して電力供給を停止する制御信号を第（Ｎ−２）番目の前記制御回路から出力し、
   第Ｎ番目の制御回路において、
   前記第２のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ＋３）番目のレジスタからの制御信号を入力し、
   前記第３のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ−２）番目のレジスタからの制御信号を入力し、
   前記コンデンサの一方の電極から前記第Ｎ番目のレジスタに電力を供給する電力供給回路に制御信号を出力することを特徴とする表示装置の駆動方法。
4. 画素部と、前記画素部を駆動する周辺駆動回路とを有する表示装置の駆動方法であって、
   前記周辺駆動回路は、レジスタを複数段接続して構成されたシフトレジスタと、前記レジスタに電力を供給する電力供給回路と、前記電力供給回路を制御する制御回路とを有し、
   前記制御回路は、
   電源に接続された抵抗と、第１のＰチャネル型の薄膜トランジスタと、第２のＰチャネル型の薄膜トランジスタと、第３のＰチャネル型の薄膜トランジスタと、コンデンサとを有し、
   前記第１のＰチャネル型の薄膜トランジスタのソース電極及び前記第２のＰチャネル型の薄膜トランジスタのソース電極は、前記抵抗を介して前記電源に接続され、
   前記第１のＰチャネル型の薄膜トランジスタのドレイン電極及び前記第２のＰチャネル型の薄膜トランジスタのドレイン電極は、前記第３のＰチャネル型の薄膜トランジスタのソース電極及び前記コンデンサの一方の電極に接続され、
   前記第３のＰチャネル型の薄膜トランジスタのドレイン電極及び前記コンデンサの他方の電極はグランドに接続され、
   前記周辺駆動回路のうち、前記画素部の第Ｎ番目［Ｎは自然数］の画素を特定する第Ｎ番目のレジスタに入力信号が印加されると、第（Ｎ＋１）番目の画素を特定する第（Ｎ＋１）番目のレジスタに対して電力を供給する制御信号を第（Ｎ＋１）番目の前記制御回路から出力するとともに、
   第（Ｎ−２）番目の画素を特定する第（Ｎ−２）番目のレジスタに対して供給電力を低下する制御信号を第（Ｎ−２）番目の前記制御回路から出力し、
   第Ｎ番目の制御回路において、
   前記第２のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ＋３）番目のレジスタからの制御信号を入力し、
   前記第３のＰチャネル型の薄膜トランジスタのゲート電極に第（Ｎ−２）番目のレジスタからの制御信号を入力し、
   前記コンデンサの一方の電極から前記第Ｎ番目のレジスタに電力を供給する電力供給回路に制御信号を出力することを特徴とする表示装置の駆動方法。
   

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