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JP3977920B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に回折格子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図６は、従来の分布帰還型半導体レーザ装置（ＤＦＢレーザ装置）の断面図を示す。ｎ型ＩｎＰ基板１００の主表面に、複数の溝からなる回折格子１１０が形成されている。回折格子１１０の上に、ｎ型ＩｎＧａＡｓＰからなるガイド層１０１、ＩｎＧａＡｓＰからなる活性層１０２、ｐ型ＩｎＰからなるクラッド層１０４、ｐ型ＩｎＧａＡｓＰからなるコンタクト層１０５が形成されている。
【０００３】
コンタクト層１０５の表面上、及びＩｎＰ基板１００の裏面上に、それぞれ電極１０６及び１０７が形成されている。
【０００４】
屈折率の大きな活性層１０２やガイド層１０１、１０３が、屈折率の小さなＩｎＰ基板１００とＩｎＰクラッド層１０４で挟まれ、導波路を構成する。回折格子１１０の凹凸の周期に対応する波長の光のみがブラッグ反射し、導波路内で反射を繰り返して発振する。
【０００５】
回折格子１１０は、干渉露光法によってレジストパターンを形成し、そのレジストパターンをマスクとしてＩｎＰ基板１００の表面層を部分的にエッチングすることにより形成される。
【０００６】
【発明が解決しようとする課題】
回折格子１１０を形成する時のエッチングの不均一性により、基板面内で均一な回折格子を形成することが困難な場合がある。また、回折格子１１０の上にＩｎＧａＡｓＰガイド層を形成する際の基板温度の昇温過程において、回折格子１１０が熱変形し、凹凸形状の制御が困難な場合もある。回折格子１１０の熱変形を防止するために、回折格子１１０の表面をＧａＡｓで被覆する方法が知られている。しかし、この場合、ＧａＡｓ被覆の条件が最適化されていないと、その上に形成されるレーザ構造に結晶欠陥が導入されやすくなる。
【０００７】
導波路内を伝搬する光が分布帰還を受ける強さを示す結合効率は、回折格子の凹凸の高さに依存する。熱変形を受けやすいＩｎＰからなる回折格子を用いると、回折格子の凹凸の高さを高精度に制御することが困難であり、結合効率の制御も困難となる。
【０００８】
また、近年クーラーレスＤＦＢレーザ装置開発のために、結合効率の大きな回折格子が望まれている。回折格子の結合効率を大きくするためには、凹凸の高さを高くする必要がある。しかし、凹凸の大きなＩｎＰ表面上にＩｎＧａＡｓＰガイド層を成長させると、凹部と凸部とでＩＩＩ族元素の組成が異なる組成変調が生ずる。組成変調の生じたガイド層の上に活性層を成長させると、活性層の結晶性が低下する。
【０００９】
本発明の目的は、再現性良く、かつ高精度に回折格子を形成することができ、その上に高品質の半導体層を堆積することが可能な半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によると、
ＩｎＰからなる表面層を有する基板の表面上に、ＩｎＰと異なる屈折率を有するＩＩＩ−Ｖ族化合物半導体からなる化合物半導体層を堆積する工程と、
前記化合物半導体層に、その全厚さ領域を貫き、回折格子を構成する複数の溝を形成する工程と、
Ｉｎの原料として有機金属、キャリアガスとしてＨ ２ を用い、基板温度を４００〜５００℃とした有機金属化学気相成長により、前記溝内を埋め込みかつ前記化合物半導体層を被覆するように、ＩｎＰからなる第１の層を堆積する工程と、基板温度を前記第１の層の堆積時の基板温度よりも高くし、前記第１の層の上に、ＩｎＰからなる第２の層を堆積する工程と
を含み、
前記第１の層を堆積する工程の前に、さらに、該第１の層の堆積時のＰ原料を含むＨ ２ 雰囲気中で、前記溝の形成された基板を、前記第１の層の成長温度まで昇温する工程を含み、
前記化合物半導体層を堆積する工程の後、さらに、該化合物半導体層の上に、ＩｎＰからなる第３の層を堆積する工程を含み、
前記溝を形成する工程において、前記第３の層の上面から少なくとも前記化合物半導体層の下面まで達する前記溝を形成する半導体装置の製造方法が提供される。
【００１６】
昇温期間中に、Ｐ原料を含むＨ2 雰囲気としているため、ＩｎＰ表面からのＰの脱離を抑制することができる。
【００１７】
【発明の実施の形態】
図１を参照して、第１の実施例による半導体装置の製造方法を説明する。
【００１８】
図１（Ａ）に示すように、ｎ型ＩｎＰ基板１の主表面上に、ｎ型ＩｎＰからなる厚さ０．３μｍのバッファ層２、波長１．１μｍに相当するバンドギャップを有するｎ型ＩｎＧａＡｓＰからなる厚さ１００ｎｍの回折格子層３を堆積する。ｎ型ＩｎＰバッファ層２及びｎ型ＩｎＧａＡｓＰ回折格子層３の堆積は、基板温度６３０℃、圧力５０Ｔｏｒｒの条件で減圧有機金属化学気相成長（減圧ＭＯＣＶＤ）により行われる。
【００１９】
Ｉｎ原料としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ原料としてトリエチルガリウム（ＴＥＧａ）、Ａｓ原料としてアルシン（ＡｓＨ3 ）、Ｐ原料としてフォスフィン（ＰＨ3 ）、キャリアガスとしてＨ2 を用いる。ｎ型ＩｎＰ基板１には、ｎ型不純物としてＳｎが２×１０18ｃｍ-3添加されている。ｎ型ＩｎＰバッファ層２及びｎ型ＩｎＧａＡｓＰ回折格子層３には、ｎ型不純物としてＳｉが５×１０17ｃｍ-3添加されている。不純物原料として、例えばジシラン（Ｓｉ2 Ｈ6 ）を用いる。
【００２０】
回折格子層３の表面上に、回折格子模様のレジストパターン１５を形成する。レジストパターン１５は、例えば干渉露光法により形成される。
【００２１】
図１（Ｂ）において、レジストパターン１５をマスクとして回折格子層３を部分的にエッチングし、回折格子層３の全厚さ部分を貫通する複数の溝３ｂを形成する。回折格子層３のエッチングは、例えばエッチャントとしてＨ2 ＳＯ4 、Ｈ2 Ｏ2 、及びＨ2 Ｏの混合液を用いたウェットエッチングにより行う。このウェットエッチングは、混合比を最適化することにより、ＩｎＰに対してＩｎＧａＡｓＰをほぼ選択的に除去することができるため、ＩｎＰからなるバッファ層２がエッチング停止層として機能する。なお、ドライエッチングによりＩｎＧａＡｓＰ回折格子層３をエッチングする場合には、ＩｎＰに対してＩｎＧａＡｓＰを選択的にエッチングすることが困難なため、バッファ層２の上層部が若干エッチングされるようにオーバエッチングを行う。溝３ｂの形成後、レジストパターン１５を除去する。
【００２２】
このようにして、バッファ層２の上に回折格子３ａが形成される。回折格子３ａのピッチは、発振させるべきレーザ光の活性層内の波長によって決定される。例えば、波長１．３μｍのレーザ光を得る場合には、回折格子３ａのピッチを０．２μｍとする。
【００２３】
図１（Ｃ）に示すように、Ｓｉ濃度５×１０17ｃｍ-3のｎ型ＩｎＰからなる第１の層４を、溝３ｂを埋め込みかつ回折格子３ａを被覆し、回折格子３ａの上の部分の厚さが５０ｎｍになるように形成する。第１の層４の堆積は、Ｉｎの原料としてＴＭＩｎ、Ｐの原料としてＰＨ3 、キャリアガスとしてＨ2 、不純物原料としてＳｉ2 Ｈ6 を用い、基板温度４７０℃の条件で、ＭＯＣＶＤにより行う。なお、Ｈ2 ガスの総流量は６０００ｓｃｃｍである。
【００２４】
基板温度を４７０℃まで昇温する工程は、ＰＨ3 を含むＨ2 雰囲気中で行う。Ｈ2 雰囲気中にＰＨ3 を含ませておくことにより、溝３ｂの底面に露出したｎ型ＩｎＰバッファ層２からのＰの脱離を抑制することができる。また、この昇温工程中に、Ｐ以外のＶ族元素の原料を供給すると、ｎ型ＩｎＰバッファ層２の表面がＰ以外のＶ族元素と反応して表面荒れを起こす。このため、Ｈ2 雰囲気中には、Ｖ族原料としてＰの原料のみを添加しておくことが好ましい。
【００２５】
第１の層４の堆積後、約５分をかけて基板温度を６３０℃まで上昇させ、第１の層４の上にＳｉ濃度５×１０17ｃｍ-3のｎ型ＩｎＰからなる厚さ５０ｎｍの第２の層５を堆積する。基板温度を６３０℃まで昇温する時には、回折格子３ａは第１の層４で被覆されている。このため、回折格子３ａの熱変形を防止することができ、その厚さ（凹凸の高さ）及びピッチを高精度に制御することが可能になる。また、第１の層４の上に、第１の層４の堆積時よりも高い基板温度で第２の層５を堆積しているため、この時点における基板最表面の結晶性を良好に維持することができる。
【００２６】
なお、第１の層４を堆積した後、第２の層の堆積を行いながら基板温度を上昇させてもよいし、一旦結晶成長を停止して基板温度を上昇させ、所定の基板温度に達してから第２の層５の堆積を開始してもよい。前者の方法の場合には、例えば、昇温期間中に厚さ３０ｎｍのｎ型ＩｎＰ層を堆積し、基板温度を６３０℃に維持して、厚さ２０ｎｍのｎ型ＩｎＰ層を堆積する。この場合、第１の層４と第２の層５との界面の連続性を高めることができる。後者の方法の場合には、第２の層５への不純物の添加量を比較的容易に制御することができる。また、第２の層５の成長時の基板温度を６００〜７００℃としてもよい。
【００２７】
また、回折格子３ａの上に、２元のＩｎＰを堆積するため、３元以上の混晶を堆積する場合に生ずるような組成変調は生じない。
【００２８】
図１（Ｄ）に示すように、第２の層５の上に、下側のガイド層６、活性層７、上側のガイド層８、上側のクラッド層９、及びコンタクト層１０を順次堆積する。下側のガイド層６と上側のガイド層８は、波長１．１μｍに相当するバンドギャップを有するノンドープのＩｎＧａＡｓＰからなる厚さ５０ｎｍの層である。
【００２９】
活性層７は、バリア層と井戸層とが１０層ずつ交互に積層された多重量子井戸構造を有する。バリア層は、波長１．１μｍに相当するバンドギャップを有する厚さ１０ｎｍのＩｎＧａＡｓＰ層であり、井戸層は、波長１．３μｍに相当するバンドギャップを有する厚さ５ｎｍのＩｎＧａＡｓＰ層である。なお、活性層にＩｎＧａＡｓ、ＡｌＩｎＧａＡｓを用いてもよい。
【００３０】
上側クラッド層９は、Ｚｎ濃度５×１０17ｃｍ-3、厚さ０．５μｍのｐ型ＩｎＰ層である。コンタクト層１０は、Ｚｎ濃度１×１０18ｃｍ-3、厚さ５０ｎｍ、波長１．２μｍ相当のバンドギャップを有するｐ型ＩｎＧａＡｓＰ層である。
【００３１】
コンタクト層１０の表面上にｐ側の電極１１を形成し、ＩｎＰ基板１の裏面上にｎ側の電極１２を形成する。ｐ側の電極１１は、例えばＡｕ／Ｐｔ／Ｔｉの積層により形成され、ｎ側の電極は、例えばＡｕ／Ｇｅ／Ｎｉの積層により形成される。
【００３２】
図１（Ｄ）に示すＤＦＢレーザ装置により、結合係数１５０ｃｍ-1を得ることができた。これは、設計上の結合係数とほぼ同等である。
【００３３】
図２は、図１（Ｄ）に示すレーザ構造を、第１の層４の堆積時の成長速度及びキャリアガスの総流量に対するＰＨ3 の流量比を変えて形成した場合の活性層７のフォトルミネッセンス強度を示す。なお、フォトルミネッセンスの測定に用いた励起光の波長は０．６４７μｍである。横軸は第１の層４の成長速度を単位μｍ／ｈで表し、縦軸はキャリアガスの総流量に対するＰＨ3 の流量比を単位％で表す。図中の記号○は、比較的大きなフォトルミネッセンス強度が得られた場合を示し、記号×は、小さなフォトルミネッセンス強度しか得られなかった場合を示す。各記号に付した数値は、フォトルミネッセンス強度の測定装置で検出された電圧であり、この電圧はフォトルミネッセンス強度にほぼ比例する。
【００３４】
図２に示す境界線ａよりも左上の領域で、比較的大きなフォトルミネッセンス強度が得られている。この境界線ａを左から右に跨ぐと、フォトルミネッセンス強度が２桁近く急激に低下する。また、この境界線ａの左上の領域の条件で第１の層４を堆積した場合のレーザ構造の表面は鏡面であったが、右下の領域の条件で第１の層４を堆積した場合のそれは粗面であった。図１（Ｃ）に示す第１の層４の堆積条件を、図２の境界線ａよりも左上の領域とすることにより、高品質の活性層を得られることがわかる。
【００３５】
境界線ａは、成長速度をＤＲ〔μｍ／ｈ〕、キャリアガスの層流量に対するＰＨ3 の流量比をＦＲ〔％〕としたとき、
【００３６】
【数３】
ｌｏｇ10ＦＲ＝４．４ＤＲ−１．３
で表されるから、
【００３７】
【数４】
ｌｏｇ10ＦＲ≧４．４ＤＲ−１．３
を満たす条件で第１の層４を堆積することが好ましい。
【００３８】
なお、図２は、第１の層４の成長時の基板温度を４７０℃とした場合を示しているが、基板温度４００〜５００℃の条件で堆積を行っても、ほぼ同様の結果が得られるであろう。
【００３９】
図３は、第１の層の堆積時の基板温度を異ならせた場合の第１の層の堆積後の基板断面図を示す。図３（Ａ）〜図３（Ｃ）は、それぞれ第１の層４ａ〜４ｃの堆積時の基板温度を３８０℃、４５０℃、及び５２０℃とした場合を示す。図３（Ａ）に示すように、基板温度を３８０℃とすると、第１の層４ａの表面に回折格子３ａの表面の凹凸に応じた凹凸が形成される。これは、基板温度が低く、第１の層４ａの堆積中に回折格子３ａの凸部から凹部への質量移動が生じにくいためと考えられる。図３（Ｃ）に示すように、基板温度を５２０℃とすると、第１の層４ｃの成長時に、回折格子３ａが薄くなり、その上面が丸みを帯びる。これは、回折格子３ａが高温に晒されることにより熱変形するためと考えられる。
【００４０】
図３（Ｂ）に示すように、基板温度を４５０℃とすると、回折格子３ａの熱変形を防止しつつ、第１の層４ｂの表面を平坦にすることができる。従って、第１の層４の堆積時に基板温度を４００〜５００℃とすることが好ましいと考えられる。
【００４１】
また、図２から、成長速度０．２μｍ／ｈとしたときに、Ｈ2 に対するＰＨ3 の流量比ＦＲが０．４％以上の条件で良好な品質の活性層を得られることがわかる。流量比ＦＲを一定に保ち、第１の層４の成長速度を０．２μｍ／ｈから徐々に速くしていくと、当該流量比ＦＲに対応する横軸に平行な直線と境界線ａとの交点に相当する成長速度近傍において、フォトルミネッセンス強度が、成長速度０．２μｍ／ｈとしたときのフォトルミネッセンス強度の少なくとも１／１０以下に急激に低下する。フォトルミネッセンス強度が１／１０となるときの成長速度よりも遅い成長速度で第１の層４を堆積すると、高品質の活性層を得ることができる。
【００４２】
ＰＨ3 の流量を増やすと、除害装置の能力を大きくする必要があるため、流量比ＦＲを２０％以下とすることが好ましい。流量比を２０％とした場合には、第１の層４の成長速度を０．６μｍ／ｈまで速くすることが可能である。
【００４３】
図１（Ｃ）に示す工程において、第２の層５の成長速度を第１の層４の成長速度よりも速くすることが好ましい。第２の層５の成長初期に、基板温度を徐々に上げながら成長を行う場合には、基板温度の上昇に伴って成長速度も徐々に速くする。例えば成長速度０．２μｍ／ｈから１μｍ／ｈまで徐々に速くする。一般に基板温度を高温とし、かつ成長速度を極度に遅くすると、成長した膜の結晶性が低下する。第２の層５の成長速度を速くすることにより、結晶性の低下を防止することができる。
【００４４】
また、第１の層４の成長時のＶ／ＩＩＩ比を第２の層５の成長時のＶ／ＩＩＩ比よりも大きくすることが好ましい。例えば基板温度４５０℃で成長を行う場合のＶ／ＩＩＩ比を１５００とし、基板温度６３０℃で成長を行う場合のＶ／ＩＩＩ比を１００とする。低温成長時には、Ｖ族原料の熱分解効率が低下する。第１の層４の低温成長時のＶ族原料の供給量を増加させることにより、第１の層４の結晶性の低下を防止することができる。
【００４５】
上記実施例では、ｎ型不純物としてＳｉを用い、Ｓｉ原料としてＳｉ2 Ｈ6 を用いた。ｎ型不純物として、その他にＳｅ、Ｓ等を用いてもよい。Ｓｅ原料として、例えばＨ2 Ｓｅ、Ｓ原料として、例えばＨ2 Ｓを用いることができる。これらの不純物原料を用いることにより、不純物濃度１×１０17ｃｍ-3以上の範囲で、不純物濃度を比較的容易に制御することができる。
【００４６】
上記実施例では、回折格子３ａをＩｎＧａＡｓＰで形成したが、ＩｎＰと異なる屈折率を有するその他のＩＩＩ−Ｖ族化合物半導体で形成してもよい。例えば、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓで形成してもよい。ＩＩＩ族元素としてＡｌを含む層を堆積する場合は、例えばＡｌ原料としてトリメチルアルミニウム（ＴＭＡｌ）を用い、基板温度を６８０℃程度とする。
【００４７】
上記第１の実施例の図１（Ａ）の工程において、ｎ型ＩｎＧａＡｓＰ回折格子層３を堆積した後、その上にＩｎＰからなる保護層を堆積してもよい。この保護層は、レジストパターン１５を形成するまでの保管中に回折格子層３を保護する。レジストパターン１５を形成する直前にこの保護層を除去することにより、回折格子層３の表面の劣化を防止することができる。
【００４８】
また、第１の実施例では、Ｐの原料としてＰＨ3 を用いたが、有機リン原料、例えばジターシャルブチルホスフィン（ＴＢＰ）を用いても同様の現象が生じる。
【００４９】
次に、図４を参照して、第２の実施例について説明する。
図４（Ａ）に示すように、ＩｎＰ基板１の上に、図１（Ａ）の工程と同様の方法で、ｎ型ＩｎＰバッファ層２及びｎ型ＩｎＧａＡｓＰ回折格子層３を堆積する。第１の実施例においては、図１（Ａ）に示すｎ型ＩｎＧａＡｓＰ回折格子層３の上に直接レジストパターン１５を形成したが、第２の実施例においては、厚さ８０ｎｍの回折格子層３の上に、さらにｎ型ＩｎＰからなる厚さ２０ｎｍのキャップ層２０を堆積し、その上にレジストパターン１５を形成する。
【００５０】
レジストパターン１５をマスクとして、キャップ層２０と回折格子層３を部分的にエッチングする。このエッチングは、例えば、エッチングガスとしてＣ2 Ｈ6 とＨ2 との混合ガスを用いたドライエッチングにより行う。なお、ｎ型ＩｎＰバッファ層２の一部をエッチングしてもよい。このエッチング後、レジストパターン１５を剥離する。
【００５１】
図４（Ｂ）は、レジストパターン１５を剥離した後の基板の断面図を示す。回折格子３ａの凸部の各々の上に、ｎ型ＩｎＰキャップ層２０ａが配置される。
【００５２】
図４（Ｃ）に示すように、回折格子３ａ及びその上に残っているｎ型ＩｎＰキャップ層２０ａを覆うように、第１の層４を堆積する。この堆積は、第１の実施例の図１（Ｃ）に示す第１の層４の堆積と同様の方法で行う。図４（Ｃ）以降の工程は、第１の実施例の図１（Ｃ）以降の工程と同様である。
【００５３】
ｎ型ＩｎＧａＡｓＰ回折格子３ａの凸部の上に形成されたｎ型ＩｎＰキャップ層２０ａが、ＩｎＧａＡｓＰ回折格子３ａの熱変形を防止するのにに有効である。通常は、基板温度が第１の層４の成長温度に達したら、第１の層４の成長を開始する。ｎ型ＩｎＰキャップ層２０ａを形成した効果を評価するために、第１の層４の成長温度４７０℃に達してから３０分間放置し、その後第１の層４の成長を開始した。この場合、第１の層４の堆積終了時において、回折格子３ａの熱変形はほとんど見られなかった。
【００５４】
これに対し、ｎ型ＩｎＰキャップ層２０ａを形成しない場合には、第１の層４の堆積終了時に、回折格子３ａの高さが約１０％低くなり、その凸部の角が丸みを帯びていた。回折格子３ａの形状を保存するためには、基板温度が４７０℃に到達して直ちに第１の層４の堆積を開始しなければならない。
【００５５】
第２の実施例のように、ｎ型ＩｎＰキャップ層２０ａを形成しておくことにより、第１の層４の成長開始時期のマージンが大きくなり、再現性よく回折格子３ａを形成することができる。
【００５６】
次に、図５を参照して、第３の実施例について説明する。上記第１及び第２の実施例では、回折格子３ａをＩｎＧａＡｓＰで形成した。第３の実施例では、回折格子を多層構造とする。
【００５７】
図５（Ａ）に示すように、ｎ型ＩｎＰバッファ層２の上に、多層構造を有する回折格子層３０を堆積する。回折格子層３０は、ｎ型ＩｎＧａＡｓからなる厚さ１０ｎｍの薄層とｎ型ＩｎＰからなる厚さ１０ｎｍの薄層とが、各々５層ずつ交互に積層された多層構造を有する。これらの薄層の不純物濃度は、図１（Ａ）に示す回折格子層３の不純物濃度と同様である。
【００５８】
図５（Ｂ）に示すように、多層構造の回折格子層３０をパターニングして回折格子３０ａを形成する。回折格子層３０のパターニングは、例えばエッチングガスとしてＣ2 Ｈ6 とＨ2 との混合ガスを用いたドライエッチングにより行う。図５（Ｂ）以降の工程は、第１の実施例の図１（Ｂ）以降の工程と同様である。
【００５９】
回折格子３０ａを熱変形の起こりにくい材料からなる層を含む多層構造とすることにより、その熱変形を抑制することができる。なお、図５では、ＩｎＧａＡｓとＩｎＰで回折格子３０ａを構成した場合を説明したが、その他の材料で多層構造を構成してもよい。このとき、回折格子を構成する複数の薄層のうち少なくとも１つの薄層は、ＩｎＰと異なる屈折率とする。
【００６０】
上記実施例では、ＤＦＢレーザ装置を例に本発明の実施例を説明したが、本発明は、ＤＦＢレーザ装置のみならず、回折格子を有する半導体装置に適用することが可能である。例えば、分布ブラッグ反射器型半導体レーザ装置（ＤＢＲレーザ装置）やグレーティングフィルタ等に適用することができる。
【００６１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、ＩＩＩ−Ｖ族化合物半導体からなる回折格子上に、まず比較的低温でＩｎＰ層を堆積して回折格子を被覆する。このため、回折格子の熱変形を抑制することができる。回折格子をＩｎＰ層で被覆した後、さらに、比較的高温でＩｎＰ層を堆積するため、結晶性の良好なＩｎＰ層を得ることができる。低温成長のＩｎＰ層の成長条件を好適化しているため、ＩｎＰ層の上に、結晶性の良い活性層、導波路層等を堆積することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図２】回折格子を埋め込むＩｎＰ層の成長速度、キャリアガスの層流量に対するＰＨ3 の流量比を変えたときの、ＩｎＰ層上の活性層のフォトルミネッセンス強度を示すグラフである。
【図３】回折格子を埋め込むＩｎＰ層の成長温度を３８０℃、４５０℃、５２０℃としたときの基板の断面図である。
【図４】本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図５】本発明の第３の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図６】従来のＤＦＢレーザ装置の断面図である。
【符号の説明】
１ ｎ型ＩｎＰ基板
２ ｎ型ＩｎＰバッファ層
３ ｎ型ＩｎＧａＡｓＰ回折格子層
３ａ 回折格子
３ｂ 溝
４ ｎ型ＩｎＰからなる第１の層
５ ｎ型ＩｎＰからなる第２の層
６ ＩｎＧａＡｓＰガイド層
７ 多重量子井戸活性層
８ ＩｎＧａＡｓＰガイド層
９ ｐ型ＩｎＰクラッド層
１０ ｐ型ＩｎＧａＡｓＰコンタクト層
１１ ｐ側電極
１２ ｎ側電極
１５ レジストパターン
２０ ｎ型ＩｎＰ層
３０ 多層回折格子層
３０ａ 多層回折格子

Claims (5)

  1. ＩｎＰからなる表面層を有する基板の表面上に、ＩｎＰと異なる屈折率を有するＩＩＩ−Ｖ族化合物半導体からなる化合物半導体層を堆積する工程と、
    前記化合物半導体層に、その全厚さ領域を貫き、回折格子を構成する複数の溝を形成する工程と、
    Ｉｎの原料として有機金属、キャリアガスとしてＨ２を用い、基板温度を４００〜５００℃とした有機金属化学気相成長により、前記溝内を埋め込みかつ前記化合物半導体層を被覆するように、ＩｎＰからなる第１の層を堆積する工程と、基板温度を前記第１の層の堆積時の基板温度よりも高くし、前記第１の層の上に、ＩｎＰからなる第２の層を堆積する工程と
    を含み、
    前記第１の層を堆積する工程の前に、さらに、該第１の層の堆積時のＰ原料を含むＨ２雰囲気中で、前記溝の形成された基板を、前記第１の層の成長温度まで昇温する工程を含み、
    前記化合物半導体層を堆積する工程の後、さらに、該化合物半導体層の上に、ＩｎＰからなる第３の層を堆積する工程を含み、
    前記溝を形成する工程において、前記第３の層の上面から少なくとも前記化合物半導体層の下面まで達する前記溝を形成する半導体装置の製造方法。
  2. 前記化合物半導体層を堆積する工程が、複数の薄層を積層する工程を含み、前記複数の薄層のうち少なくとも１つの薄層は、ＩｎＰと異なる屈折率を有する請求項１に記載の半導体装置の製造方法。
  3. 前記第２の層を堆積する工程において、基板温度を６００〜７００℃として該第２の層を堆積する請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２の層を堆積する工程において、前記第１の層を堆積する工程における成長速度よりも速い成長速度で前記第２の層を堆積する請求項１〜３のいずれかに記載の半導体装置の製造方法。
  5. 前記第１の層を堆積する工程におけるＶ／ＩＩＩ比を、前記第２の層を堆積する工程におけるＶ／ＩＩＩ比よりも大きくする請求項１〜４のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3339488B2 (ja) 2000-02-25 2002-10-28 日本電気株式会社 光半導体装置およびその製造方法
JP2003069145A (ja) * 2001-06-14 2003-03-07 Furukawa Electric Co Ltd:The 分布帰還型半導体レーザ素子群の作製方法
JP2004119467A (ja) * 2002-09-24 2004-04-15 Mitsubishi Electric Corp 半導体レーザ装置
JP2005135956A (ja) * 2003-10-28 2005-05-26 Mitsubishi Electric Corp 半導体光増幅器およびその製造方法ならびに光通信デバイス
JP4839601B2 (ja) * 2004-11-18 2011-12-21 住友電気工業株式会社 Ｉｉｉ−ｖ化合物半導体光素子
FR2894690B1 (fr) * 2005-12-13 2008-02-15 Commissariat Energie Atomique Masque de lithographie en reflexion et procede de fabrication du masque
JP4804261B2 (ja) * 2006-08-04 2011-11-02 アンリツ株式会社 半導体光素子の製造方法および半導体光素子用半導体基板
JP5181787B2 (ja) * 2008-04-01 2013-04-10 三菱電機株式会社 半導体素子の製造方法
JP5702622B2 (ja) * 2011-02-14 2015-04-15 株式会社Sumco トレンチ埋め込みエピタキシャル成長条件の最適化方法
JP2016219667A (ja) * 2015-05-22 2016-12-22 住友電気工業株式会社 半導体装置の製造方法
US10756507B2 (en) * 2017-01-23 2020-08-25 Sumitomo Electric Industries, Ltd. Process of forming epitaxial substrate and semiconductor optical device
CN108933382B (zh) * 2018-06-21 2019-12-20 武汉光迅科技股份有限公司 一种光栅、dbr激光器及光栅制备方法
JP7334582B2 (ja) * 2019-11-08 2023-08-29 住友電気工業株式会社 半導体光素子およびその製造方法
CN118659201B (zh) * 2024-06-06 2025-01-21 楚赟精工科技(上海)有限公司 半导体激光器及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8406432D0 (en) * 1984-03-12 1984-04-18 British Telecomm Semiconductor devices
JPS61179525A (ja) * 1985-02-04 1986-08-12 Agency Of Ind Science & Technol 気相成長方法
JP2656248B2 (ja) * 1987-02-27 1997-09-24 三菱電機株式会社 半導体レーザ
EP0406005B1 (en) * 1989-06-30 1996-06-12 Optical Measurement Technology Development Co. Ltd. Semiconductor laser and manufacture method therefor
US5023198A (en) * 1990-02-28 1991-06-11 At&T Bell Laboratories Method for fabricating self-stabilized semiconductor gratings
DE69126719T2 (de) * 1990-03-09 1997-11-06 Canon K.K., Tokio/Tokyo Belichtungsvorrichtung
EP0488820B1 (en) * 1990-11-29 1998-04-01 Kabushiki Kaisha Toshiba Optical semiconductor device
JPH0567848A (ja) * 1991-09-05 1993-03-19 Fujitsu Ltd 光半導体装置の製造方法
JPH0669491A (ja) * 1992-08-18 1994-03-11 Fujitsu Ltd 光送受信装置
EP1271625A3 (en) * 1994-12-27 2007-05-16 Fujitsu Limited Method of fabrication compound semiconductor device
JP3792331B2 (ja) * 1997-01-27 2006-07-05 富士通株式会社 光半導体装置の製造方法、回折格子の形成方法

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