JP3975971B2 - 半導体レーザの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体レーザの製造方法および半導体装置の製造方法に関し、特に、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いたリッジ構造の半導体レーザに適用して好適なものである。
【０００２】
【従来の技術】
近年、光ディスクの高密度化に必要である青色領域から紫外線領域におよぶ発光が可能な半導体レーザとして、ＡｌＧａＩｎＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの研究開発が盛んに行われている。書き込み型光ディスクの実現には、少なくとも２０ｍＷ以上の光出力が必要であるが、中村らのグループはこの材料系を用いたハイパワーレーザの作製に関して報告している（Appl.Phys.Lett.,72(1998)2014, Jpn.J.Appl.Phys.,37(1998)L627)。この半導体レーザはリッジ形状のストライプを有し、そのリッジ側面はＳｉＯ2 膜などの絶縁膜で保護されており、ｐ側電極はリッジ上面のｐ型コンタクト層部分にのみ接触するような構造となっている。
【０００３】
【発明が解決しようとする課題】
上記の報告の半導体レーザでは、光出力−電流特性にキンクがあり、また、通電直後からの電流の上昇が見られており、実用上問題がある。このキンクは光出力の増大とともに、高次モードでの発振が起こっていることを示しており、その抑制のためには、リッジ部とリッジ外部との屈折率差を下げるか、あるいはストライプ幅を狭くする必要がある。しかしながら、この場合、リッジ外部は屈折率の小さいＳｉＯ2 あるいは空気であるため、屈折率差を変化させることは容易ではない。また、ストライプ幅を狭くすることはプロセス上の困難を伴う。
【０００４】
一方、通電直後からの電流の上昇は、活性層の熱的な劣化によって引き起こされていると考えられる。これを抑制するためには、活性層で発生した熱を有効に外部に逃すことが必要であるが、この半導体レーザの構造は、リッジ上面のｐ型コンタクト層表面以外の部分は、熱伝導の悪いＳｉＯ2 で覆われているため、熱を逃しにくい。
【０００５】
したがって、この発明の目的は、安定に横モードを制御して高出力時の高次モード発振を抑制することができ、しかも熱放散性に優れている半導体レーザを容易に製造することができる半導体レーザの製造方法を提供することにある。
【０００６】
この発明の他の目的は、熱放散性に優れた長寿命の半導体装置を容易に製造することができる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、単結晶の部分と多結晶の部分とからなる化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【０００８】
この発明の第２の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、柱状構造を有する化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【０００９】
この発明の第３の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１０】
この発明の第４の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である化合物半導体からなり、活性層の屈折率以下の屈折率を有する埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１１】
この発明の第５の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた実屈折率導波型の半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように化合物半導体からなる埋め込み半導体層を成長させ、この際、この埋め込み半導体層のうちのリッジの両側の部分の少なくとも一部が非単結晶であるようにする工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１２】
この発明の第６の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、単結晶の部分と多結晶の部分とからなる窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１３】
この発明の第７の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、柱状構造を有する窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１４】
この発明の第８の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第９の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である窒化物系ＩＩＩ−Ｖ族化合物半導体からなり、活性層の屈折率以下の屈折率を有する埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１０の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた実屈折率導波型の半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させ、この際、この埋め込み半導体層のうちのリッジの両側の部分の少なくとも一部が非単結晶であるようにする工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１５】
この発明の第１１の発明は、
化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、単結晶の部分と多結晶の部分とからなる化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１２の発明は、
化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、柱状構造を有する化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１３の発明は、
化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、少なくとも一部が非単結晶である化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１４の発明は、
窒化物系ＩＩＩ−Ｖ族化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、単結晶の部分と多結晶の部分とからなる窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１５の発明は、
窒化物系ＩＩＩ−Ｖ族化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、柱状構造を有する窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１６の発明は、
窒化物系ＩＩＩ−Ｖ族化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、少なくとも一部が非単結晶である窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１、第２、第３、第４、第７、第８、第１０および第１１の発明において、半導体レーザは、典型的には、実屈折率導波型半導体レーザである。また、この発明の第１、第２、第３、第５、第６、第７、第８および第１０の発明において、埋め込み半導体層の屈折率は、典型的には、活性層の屈折率以下である。
【００１６】
この発明において、埋め込み半導体層に含まれる非単結晶の部分は、典型的には多結晶であるが、場合によっては非晶質であってもよく、さらには多結晶の部分と非晶質の部分とが混在してもよい。この埋め込み半導体層は、典型的には、単結晶の部分と多結晶の部分とからなり、一般的には、単結晶の部分は埋め込み半導体層のうちの下地層と接触する部分に、エピタキシャル成長により形成される。また、この埋め込み半導体層は、典型的には、柱状構造を有する。この埋め込み半導体層を構成する柱状結晶の太さ（幅）は５ｎｍ以上３００ｎｍ以下である。
【００１７】
この発明において、窒化物系ＩＩＩ−Ｖ族化合物半導体は、Ｇａ、Ａｌ、Ｉｎ、ＢおよびＴｌからなる群より選ばれた少なくとも一種類のＩＩＩ族元素と、少なくともＮを含み、場合によってさらにＡｓまたはＰを含むＶ族元素とからなる。この窒化物系ＩＩＩ−Ｖ族化合物半導体の具体例を挙げると、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ、ＩｎＮなどである。
【００１８】
この発明において、埋め込み半導体層の材料としては、半導体レーザあるいは半導体装置の材料系などに応じて種々の化合物半導体を用いることができるが、具体例を挙げると、窒化物系ＩＩＩ−Ｖ族化合物半導体、Ａｌx Ｇａ1-x Ａｓ（０≦ｘ≦１）、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐ（０≦ｘ≦１、０≦ｙ≦１）、Ｚｎx Ｍｇ1-x Ｓy Ｓｅ1-y （０≦ｘ≦１、０≦ｙ≦１）などである。より具体的には、例えば、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザにおいては、埋め込み半導体層の材料として、窒化物系ＩＩＩ−Ｖ族化合物半導体、例えばＡｌx Ｇａ1-X Ｎ（０≦ｘ≦１）のほか、Ａｌx Ｇａ1-x Ａｓ、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐ、Ｚｎx Ｍｇ1-x Ｓy Ｓｅ1-y などを用いることができる。また、ＧａＡｓ系半導体レーザにおいては、埋め込み半導体層の材料として、Ａｌx Ｇａ1-x Ａｓや（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐなどを用いることができる。また、ＡｌＧａＩｎＰ系半導体レーザにおいては、埋め込み半導体層の材料として、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐを用いることができる。
【００１９】
この発明において、特に、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層は、成長原料の分解温度以上７６０℃以下の成長温度、具体的には、例えば４８０℃以上７６０℃以下の成長温度、好適には、５２０℃以上７６０℃以下の成長温度で成長させる。また、この埋め込み半導体層の成長には、有機金属化学気相成長（ＭＯＣＶＤ）法、ハイドライド気相エピタキシャル成長あるいはハライド気相エピタキシャル成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法などのほか、電子サイクロトロン共鳴（ＥＣＲ）スパッタリング法などを用いることができる。
【００２０】
この発明において、埋め込み半導体層の材料としてＡｌx Ｇａ1-x Ａｓを用いる場合の成長温度は一般に４００〜６００℃、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐを用いる場合の成長温度は一般に４００〜６００℃、Ｚｎx Ｍｇ1-x Ｓy Ｓｅ1-y を用いる場合の成長温度は一般に３００〜６００℃である。これらの埋め込み半導体層の成長には、有機金属化学気相成長（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法などのほか、電子サイクロトロン共鳴（ＥＣＲ）スパッタリング法などを用いることができる。
【００２１】
上述のように構成されたこの発明による半導体レーザの製造方法によれば、リッジの両側の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれることにより、平坦性良くかつリッジ全体を埋め込むことが可能となる。このため、リッジ部からの熱の放散性が高くなることから、活性層の劣化が抑制され、半導体レーザの長寿命化を図ることができる。
【００２２】
さらに、埋め込み半導体層を構成する化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体の混晶組成比を適切に選ぶことにより、リッジ部と埋め込み半導体層との屈折率差を容易に制御することができるため、高次モードでの発振を抑制し、光出力−電流曲線におけるキンクをなくすことが可能となる。したがって、ストライプ幅を極端に狭くする必要がなく、容易に製造することができる。
【００２３】
また、特に窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層の成長に有機金属化学気相成長法、ハイドライド気相エピタキシャル成長法あるいはハライド気相エピタキシャル成長法または分子線エピタキシー法を用いた場合には、成長温度を７６０℃以下にすることにより、平坦性良くかつリッジ全体を埋め込むことが可能となる。
【００２４】
上述のように構成されたこの発明による半導体装置の製造方法によれば、凸部の周囲の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれていることにより、平坦性良くかつ凸部全体を埋め込むことが可能となる。このため、凸部が発熱源となるような場合、その凸部からの熱の放散性が高くなることから、素子の劣化が抑制され、半導体装置の長寿命化を図ることができる。
【００２５】
また、特に窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層の成長に有機金属化学気相成長法、ハイドライド気相エピタキシャル成長法あるいはハライド気相エピタキシャル成長法または分子線エピタキシー法を用いた場合には、成長温度を７６０℃以下にすることにより、平坦性良くかつ凸部全体を埋め込むことが可能となる。
【００２６】
【発明の実施の形態】
この発明の実施形態について説明する前に、埋め込み層による埋め込み特性および埋め込み層の結晶性の評価を行うために行った予備実験の結果について説明する。評価用の試料の作製方法を図１〜図３に示す。
【００２７】
すなわち、まず、図１に示すように、あらかじめサーマルクリーニングなどにより表面を清浄化したｃ面サファイア基板１上にＭＯＣＶＤ法により例えば５２０℃程度の温度でアンドープのＧａＮバッファ層２を成長させた後、１０００℃の成長温度で、ＭＯＣＶＤ法により、ＧａＮバッファ層２上に、アンドープのＧａＮ層３、ｐ型ＡｌＧａＮ層４およびｐ型ＧａＮ層５を順次成長させる。これらのＧａＮ系半導体層の成長原料は、例えば、ＩＩＩ族元素であるＧａの原料としてはトリメチルガリウム（（ＣＨ3 ）3 Ｇａ、ＴＭＧ）を、ＩＩＩ族元素であるＡｌの原料としてはトリメチルアルミニウム（（ＣＨ3 ）3 Ａｌ、ＴＭＡ）を、ＩＩＩ族元素であるＩｎの原料としてはトリメチルインジウム（（ＣＨ3 ）3 Ｉｎ、ＴＭＩ）を、Ｖ族元素であるＮの原料としてはアンモニア（ＮＨ3 ）を用いる。また、キャリアガスとしては、例えば、水素（Ｈ2 ）と窒素（Ｎ2 ）との混合ガスを用いる。ドーパントについては、ｎ型ドーパントとしては例えばモノシラン（ＳｉＨ4 ）を、ｐ型ドーパントとしては例えばビス＝メチルシクロペンタジエニルマグネシウム（（ＣＨ3 Ｃ5 Ｈ4 ）2 Ｍｇ）あるいはビス＝シクロペンタジエニルマグネシウム（（Ｃ5 Ｈ5 ）2 Ｍｇ）を用いる。
【００２８】
次に、ＧａＮ系半導体層を成長させたｃ面サファイア基板１をＭＯＣＶＤ装置から取り出す。次に、図２に示すように、ｐ型ＧａＮ層５の全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜６を形成した後、このＳｉＯ2 膜６上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）法によりＳｉＯ2 膜６をエッチングし、ストライプ形状とする。次に、ＳｉＯ2 膜６をマスクとして例えばＲＩＥ法によりｐ型ＡｌＧａＮ層４の厚さ方向の所定の深さまでエッチングを行うことによりリッジ部を形成する。このＲＩＥのエッチングガスとしては例えば塩素系ガスを用いる。
【００２９】
次に、図３に示すように、再度ＭＯＣＶＤ法により、例えば、Ａｌ組成が６０％のＡｌＧａＮ埋め込み層７を基板全面に成長させて、リッジ部の両側の部分を埋め込む。
【００３０】
図４〜図６は、それぞれ成長温度（Ｔg ）を８００℃、７６０℃および７３０℃としてＡｌＧａＮ埋め込み層７の成長を行ったときのリッジ部およびその近傍のＡｌＧａＮ埋め込み層７の断面を走査型電子顕微鏡（ＳＥＭ）により撮影した写真を基にして図を描いたものである。図４〜図６から明らかなように、成長温度が８００℃の場合にはリッジ側面に埋め込まれていない領域（空洞）が存在する。また、成長温度が７３０℃の場合、ＡｌＧａＮ埋め込み層７の表面は平坦であるが、成長温度が上がるにつれて、ＡｌＧａＮ埋め込み層７の表面の凹凸が大きくなっている。成長温度が８００℃の場合には、ＡｌＧａＮ埋め込み層７は単結晶であるが、成長温度が７６０℃の場合にはＡｌＧａＮ埋め込み層７は一部が柱状構造を有する。また、図示は省略するが、成長温度を９００℃とした場合には、ＡｌＧａＮ埋め込み層７の表面の凹凸は大きくないが、ＡｌＧａＮ埋め込み層７にクラックが発生する。このように単結晶層で埋め込んだ場合には、リッジ側面が埋まらない、表面の凹凸が大きくなる、クラックが発生する、といった問題がある。したがって、リッジ側面を埋め込み、かつ、クラックが発生しないようにするためには、少なくとも一部が多結晶である半導体層で埋め込む必要がある。また、リッジを埋め込んだ後のレーザプロセスを容易にし、かつ、電極との密着性を高めて熱はけを良くする観点からは、ＡｌＧａＮ埋め込み層７の表面の凹凸が少ないことが望ましい。以上のことから、ＡｌＧａＮ埋め込み層７の成長をＭＯＣＶＤ法を用いて行う際の成長温度は７６０℃以下にすることが望ましい。
【００３１】
図７〜図９は、それぞれ成長温度（Ｔg ）を５２０℃、７３０℃および７６０℃としてＡｌＧａＮ埋め込み層７の成長を行ったときのリッジ部およびその近傍のＡｌＧａＮ埋め込み層７の断面を透過型電子顕微鏡（ＴＥＭ）により観察した結果得られたＡｌＧａＮ埋め込み層７の構造を図式化したものである。
【００３２】
図７に示すように、成長温度を５２０℃とした場合には、ＡｌＧａＮ埋め込み層７は下地と接触した部分は下地からエピタキシャル成長した単結晶となっており、さらにこのエピタキシャル層から柱状に結晶が成長していて柱状構造を形成している。柱状結晶の下部の太さは１７〜３０ｎｍであった。各柱状結晶の配向には多少のばらつきが存在する。ＡｌＧａＮ埋め込み層７の残りの部分は多結晶となっている。ＡｌＧａＮ埋め込み層７の表面は平坦性は良好であった。
【００３３】
図８に示すように、成長温度を７３０℃とした場合には、ＡｌＧａＮ埋め込み層７は下地と接触した部分は下地からエピタキシャル成長した単結晶となっており、その上の部分は柱状に結晶が成長していて柱状構造を形成している。エピタキシャル層の厚さは約７０ｎｍ程度であった。また、柱状結晶の下部の太さは５０〜８０ｎｍであった。ＡｌＧａＮ埋め込み層７の表面には高さが約３０ｎｍ程度の凹凸が存在した。
【００３４】
図９に示すように、成長温度を７６０℃とした場合には、ＡｌＧａＮ埋め込み層７は下地と接触した部分は下地からエピタキシャル成長した、欠陥の少ない単結晶となっており、その上の部分は柱状に結晶が成長していて柱状構造を形成している。エピタキシャル層の厚さは約１３０ｎｍ程度であった。また、柱状結晶の下部の太さは約２７０ｎｍであった。各柱状結晶の配向はほぼそろっている。また、各柱状結晶には面欠陥が非常に多く導入されている。ＡｌＧａＮ埋め込み層７の表面には高さが約１６０ｎｍ程度の凹凸が存在した。
【００３５】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００３６】
図１０はこの発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す。このＧａＮ系半導体レーザは、ＳＣＨ（Separate Confinement Heterostructure）構造を有するものである。
【００３７】
図１０に示すように、この第１の実施形態によるＧａＮ系半導体レーザにおいては、例えば厚さが４００μｍのｃ面サファイア基板１１上に、アンドープのＧａＮバッファ層１２を介して、ｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、例えばアンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９が順次積層されている。
【００３８】
ＧａＮバッファ層１２は厚さが例えば３０ｎｍである。ｎ型ＧａＮコンタクト層１３は厚さが例えば４μｍであり、ｎ型不純物として例えばシリコン（Ｓｉ）がドープされている。ｎ型ＡｌＧａＮクラッド層１４は厚さが例えば０．７μｍであり、ｎ型不純物として例えばＳｉがドープされている。ｎ型ＧａＮ光導波層１５は厚さが例えば０．１μｍであり、ｎ型不純物として例えばＳｉがドープされている。アンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６は、例えば、井戸層の厚さが３ｎｍ、障壁層の厚さが４ｎｍである。
【００３９】
ｐ型ＧａＮ光導波層１７は厚さが例えば０．１μｍであり、ｐ型不純物として例えばマグネシウム（Ｍｇ）がドープされている。ｐ型ＡｌＧａＮクラッド層１８は例えば厚さが０．７μｍであり、ｐ型不純物として例えばＭｇがドープされている。ｐ型ＧａＮコンタクト層１９は厚さが例えば０．３μｍであり、ｐ型不純物として例えばＭｇがドープされている。
【００４０】
ｎ型ＧａＮコンタクト層１３の上層部、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、活性層１６、ｐ型ＧａＮ光導波層１７およびｐ型ＡｌＧａＮクラッド層１８は所定幅のメサ形状を有する。また、このメサ部におけるｐ型ＡｌＧａＮクラッド層１８の上層部およびｐ型ＧａＮコンタクト層１９には一方向に延在する所定幅のリッジ部が形成されている。このリッジ部の延在方向は例えば〈１１−２０〉方向であり、幅は例えば４μｍである。
【００４１】
このリッジ部の両側の部分には、例えばアンドープのＡｌＧａＮ埋め込み層２０が埋め込まれている。このＡｌＧａＮ埋め込み層２０は少なくとも一部が多結晶（または柱状構造）により構成されている。
【００４２】
リッジ部のｐ型ＧａＮコンタクト層１９およびその両側のＡｌＧａＮ埋め込み層２０上にｐ側電極２１が設けられている。このｐ側電極２１は、例えばＮｉ膜、Ｐｔ膜およびＡｕ膜を順次積層したＮｉ／Ｐｔ／Ａｕ構造を有し、これらのＮｉ膜、Ｐｔ膜およびＡｕ膜の厚さは例えばそれぞれ１０ｎｍ、１００ｎｍおよび３００ｎｍである。ここで、ＡｌＧａＮ埋め込み層２０は高抵抗であるため、ｐ側電極２１がｐ型ＧａＮコンタクト層１９およびＡｌＧａＮ埋め込み層２０の両方に接触しているにもかかわらず、電流はリッジストライプ部にのみ流れる。また、メサ部に隣接する部分のｎ型ＧａＮコンタクト層１３上にｎ側電極２２が設けられている。このｎ側電極２２は、例えばＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜を順次積層したＴｉ／Ａｌ／Ｐｔ／Ａｕ構造を有し、これらのＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜の厚さは例えばそれぞれ１０ｎｍ、１００ｎｍ、１００ｎｍおよび３００ｎｍである。
【００４３】
次に、上述のように構成されたこの第１の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
【００４４】
このＧａＮ系半導体レーザを製造するには、まず、図１１に示すように、あらかじめサーマルクリーニングなどにより表面を清浄化したｃ面サファイア基板１１上にＭＯＣＶＤ法により例えば５２０℃程度の温度でアンドープのＧａＮバッファ層１２を成長させた後、基板温度を所定の成長温度に上昇させて、ＭＯＣＶＤ法により、ＧａＮバッファ層１２上に、ｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、例えばアンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９を順次成長させる。ここで、Ｉｎを含まない層であるｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９の成長温度は例えば１０００℃程度とし、Ｉｎを含む層であるＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６の成長温度は例えば７００〜８００℃とする。これらのＧａＮ系半導体層の成長原料は、例えば、ＩＩＩ族元素であるＧａの原料としてはトリメチルガリウム（（ＣＨ3 ）3 Ｇａ、ＴＭＧ）を、ＩＩＩ族元素であるＡｌの原料としてはトリメチルアルミニウム（（ＣＨ3 ）3 Ａｌ、ＴＭＡ）を、ＩＩＩ族元素であるＩｎの原料としてはトリメチルインジウム（（ＣＨ3 ）3 Ｉｎ、ＴＭＩ）を、Ｖ族元素であるＮの原料としてはアンモニア（ＮＨ3 ）を用いる。また、キャリアガスとしては、例えば、水素（Ｈ2 ）と窒素（Ｎ2 ）との混合ガスを用いる。ドーパントについては、ｎ型ドーパントとしては例えばモノシラン（ＳｉＨ4 ）を、ｐ型ドーパントとしては例えばビス＝メチルシクロペンタジエニルマグネシウム（（ＣＨ3 Ｃ5 Ｈ4 ）2 Ｍｇ）あるいはビス＝シクロペンタジエニルマグネシウム（（Ｃ5 Ｈ5 ）2 Ｍｇ）を用いる。
【００４５】
次に、ＧａＮ系半導体層を成長させたｃ面サファイア基板１１をＭＯＣＶＤ装置から取り出す。次に、図１２に示すように、ｐ型ＧａＮコンタクト層１９の全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜２３を形成した後、このＳｉＯ2 膜２３上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜２３をエッチングし、ストライプ形状とする。次に、ＳｉＯ2 膜２３をマスクとして例えばＲＩＥ法によりｐ型ＡｌＧａＮクラッド層１８の厚さ方向の所定の深さまでエッチングを行うことによりリッジ部を形成する。このＲＩＥのエッチングガスとしては例えば塩素系ガスを用いる。
【００４６】
次に、図１３に示すように、再度ＭＯＣＶＤ法により、例えば、成長温度を５２０℃として、Ａｌ組成が６０％のＡｌＧａＮ埋め込み層２０を全面に成長させて、リッジ部の両側の部分を埋め込む。この５２０℃という成長温度では、ＡｌＧａＮ埋め込み層２０は少なくとも一部が多結晶となる。この場合、Ａｌ組成を６０％と大きくしてもＡｌＧａＮ埋め込み層２０にクラックが発生せず、かつ、平坦性よくリッジ全体を埋め込むことが可能である。
【００４７】
次に、ＡｌＧａＮ埋め込み層２０を成長させたｃ面サファイア基板１１をＭＯＣＶＤ装置から取り出す。次に、図１４に示すように、基板全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜２４を形成した後、このＳｉＯ2 膜２４上の、ＡｌＧａＮ埋め込み層２０の盛り上がった部分以外の部分の上方に所定形状のレジストパターン（図示せず）をリソグラフィーにより形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜２４をエッチングする。
【００４８】
次に、図１５に示すように、ＳｉＯ2 膜２４をマスクとして例えばＲＩＥ法によりエッチングを行うことにより、リッジ部の上方のＡｌＧａＮ埋め込み層２０の盛り上がった部分を除去する。
【００４９】
次に、ＳｉＯ2 膜２４をエッチング除去した後、図１６に示すように、上記と同様なプロセスで所定形状のＳｉＯ2 膜２５を基板表面に形成する。
【００５０】
次に、図１７に示すように、このＳｉＯ2 膜２５をマスクとして例えばＲＩＥ法によりｎ型ＧａＮコンタクト層１３が露出するまでエッチングを行うことにより、ｎ型ＧａＮコンタクト層１３の上層部、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、例えばアンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびＡｌＧａＮ埋め込み層２０をメサ形状にパターニングする。
【００５１】
次に、ＳｉＯ2 膜２５をエッチング除去する。次に、基板表面に所定形状のレジストパターン（図示せず）形成し、真空蒸着法などにより基板全面にＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜を順次形成した後、レジストパターンをその上のＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜とともに除去する（リフトオフ）。これによって、図１８に示すように、メサ部に隣接する部分のｎ型ＧａＮコンタクト層１３上にｎ側電極２２が形成される。次に、ｎ側電極２２をオーミック接触させるためのアロイ処理を行う。同様なプロセスで、メサ部におけるｐ型ＧａＮコンタクト層１９およびその両側の部分のＡｌＧａＮ埋め込み層２０上にｐ側電極２１を形成する。次に、ｐ側電極２１をオーミック接触させるためのアロイ処理を行う。
【００５２】
この後、上述のようにしてレーザ構造が形成されたｃ面サファイア基板１１を劈開などによりバー状に加工して両共振器端面を形成し、さらにこれらの共振器端面に端面コーティングを施した後、このバーを劈開などによりチップ化する。以上により、図１０に示すように、目的とする埋め込みリッジ構造およびＳＣＨ構造のＧａＮ系半導体レーザが製造される。
【００５３】
図１９に、この第１の実施形態によるＧａＮ系半導体レーザの光出力−電流特性の測定結果の一例を示す。ただし、ＡｌＧａＮ埋め込み層２０の成長温度は５２０℃である。図１９より、良好な光出力−電流特性が得られていることがわかる。
【００５４】
以上のように、この第１の実施形態によれば、成長温度５２０℃で成長させた、少なくとも一部が多結晶のＡｌＧａＮ埋め込み層２０でリッジを埋め込んでいることにより、リッジ全体を平坦性良く、かつ、Ａｌ組成が高い場合にもＡｌＧａＮ埋め込み層２０にクラックを発生させずに埋め込むことが可能である。さらに、ｐ側電極２１と下地との接触面積を広くすることができることから、動作時に発生する熱の放散性を高めることが可能であり、このため通電中の電流上昇を抑制して、半導体レーザの長寿命化を図ることができる。さらに、ＡｌＧａＮ埋め込み層２０のＡｌ組成を変化させることにより、リッジ部とリッジ外部との屈折率差を制御することが可能であり、横モードを容易に制御することが可能である。
【００５５】
また、この第１の実施形態によれば、次のような利点を得ることもできる。すなわち、一般にＧａＮ系半導体の成長では、成長雰囲気中の水素により、成長層中のｐ型不純物（アクセプタ）が不活性化する問題があるため、ｐ型層の成長後に、窒素雰囲気中でポストアニールを行う必要がある。しかしながら、この第１の実施形態においては、ＡｌＧａＮ埋め込み層２０の成長中は、最表面がこのＡｌＧａＮ埋め込み層２０となるため、成長雰囲気中の水素がｐ型層を直接アタックせず、かつ、ｐ型ＧａＮコンタクト層１９までの成長を行う１回目のエピタキシャル成長においてｐ型層に取り込まれた水素はこのＡｌＧａＮ埋め込み層２０を通して脱離する可能性がある。このため、ポストアニールを行わないでも、ＡｌＧａＮ埋め込み層２０の成長中にｐ型層中のｐ型不純物を活性化させることが可能である。
【００５６】
図２０はこの発明の第２の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す。このＧａＮ系半導体レーザもＳＣＨ構造を有するものである。
【００５７】
図２０に示すように、この第２の実施形態によるＧａＮ系半導体レーザにおいては、リッジ部の両側の部分に、高抵抗のＡｌＮ埋め込み層２６が埋め込まれている。このＡｌＮ埋め込み層２６は少なくとも一部が多結晶により構成されている。その他のことは、第１の実施形態によるＧａＮ系半導体レーザと同様であるので、説明を省略する。
【００５８】
また、この第２の実施形態によるＧａＮ系半導体レーザの製造方法は、ＡｌＮ埋め込み層２６をＥＣＲスパッタリング法により形成することを除いて、第１の実施形態によるＧａＮ系半導体レーザの製造方法と同様である。
【００５９】
この第２の実施形態によれば、ＥＣＲスパッタリング法により形成した、少なくとも一部が多結晶のＡｌＮ埋め込み層２６でリッジを埋め込んでいることにより、リッジ全体を平坦性良く、かつ、ＡｌＮ埋め込み層２６にクラックを発生させずに埋め込むことが可能である。さらに、ｐ側電極２１と下地との接触面積を広くすることができることから、動作時に発生する熱の放散性を高めることが可能であり、このため通電中の電流上昇を抑制して、半導体レーザの長寿命化を図ることができる。さらに、ＡｌＮ埋め込み層２６の屈折率はＳｉＯ2 あるいは空気に比べて大きいため、従来のリッジ構造のＧａＮ系半導体レーザよりもリッジ部とリッジ外部との屈折率差を小さくすることができ、横モードの安定化を図ることが可能となる。また、ＥＣＲスパッタリング法によりＡｌＮ埋め込み層２６を形成していることから、埋め込みを簡便に行うことが可能である。
【００６０】
図２１はこの発明の第３の実施形態による埋め込みリッジ構造のＧａＡｓ系半導体レーザを示す。
【００６１】
図２１に示すように、この第３の実施形態によるＧａＡｓ系半導体レーザにおいては、ｎ型ＧａＡｓ基板３１上に、ｎ型ＧａＡｓバッファ層３２、ｎ型ＡｌＧａＡｓクラッド層３３、単一量子井戸構造あるいは多重量子井戸構造の活性層３４、ｐ型ＡｌＧａＡｓクラッド層３５およびｐ型ＧａＡｓキャップ層３６が順次積層されている。ｐ型ＡｌＧａＡｓクラッド層３５の上層部およびｐ型ＧａＡｓキャップ層３６には一方向に延在する所定幅のリッジ部が形成されている。
【００６２】
このリッジ部の両側の部分には、例えばｎ型ＡｌＧａＡｓ埋め込み層３７が埋め込まれている。このｎ型ＡｌＧａＡｓ埋め込み層３７は少なくとも一部が多結晶または非晶質領域により構成されている。
【００６３】
リッジ部のｐ型ＧａＡｓキャップ層３６およびその両側のｎ型ＡｌＧａＡｓ埋め込み層３７上にｐ側電極３８が設けられている。このｐ側電極３８としては、例えばＴｉ／Ｐｔ／Ａｕ電極が用いられる。一方、ｎ型ＧａＡｓ基板３１の裏面には、ｎ側電極３９が、このｎ型ＧａＡｓ基板３１とオーミックコンタクトして設けられている。このｎ側電極３９としては、例えばＡｕＧｅ／Ｎｉ電極やＩｎ電極が用いられる。
【００６４】
次に、上述のように構成されたこの第３の実施形態によるＧａＡｓ系半導体レーザの製造方法について説明する。
【００６５】
このＧａＡｓ系半導体レーザを製造するには、まず、図２１に示すように、ｎ型ＧａＡｓ基板３１上に、例えば有機金属化学気相成長（ＭＯＣＶＤ）法により、例えば８００℃程度の成長温度で、ｎ型ＧａＡｓバッファ層３２、ｎ型ＡｌＧａＡｓクラッド層３３、活性層３４、ｐ型ＡｌＧａＡｓクラッド層３５およびｐ型ＧａＡｓキャップ層３６を順次成長させる。
【００６６】
次に、ＡｌＧａＡｓ系半導体層を成長させたｎ型ＧａＡｓ基板３１をＭＯＣＶＤ装置から取り出す。次に、ｐ型ＧａＡｓキャップ層３６の全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜を形成した後、このＳｉＯ2 膜上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜をエッチングし、ストライプ形状とする。次に、ＳｉＯ2 膜をマスクとして例えばウエットエッチング法またはドライエッチング法によりｐ型ＡｌＧａＡｓクラッド層３５の厚さ方向の所定の深さまでエッチングを行うことによりリッジ部を形成する。
【００６７】
次に、再度ＭＯＣＶＤ法により、例えば、成長温度を４５０℃として、ｎ型ＡｌＧａＡｓ埋め込み層３７を全面に成長させて、リッジ部の両側の部分を埋め込む。この４５０℃という成長温度では、ｎ型ＡｌＧａＡｓ埋め込み層３７は少なくとも一部が多結晶または非晶質となる。この場合、このｎ型ＡｌＧａＡｓ埋め込み層３７にはクロスハッチが発生せず、かつ、平坦性よくリッジ全体を埋め込むことが可能である。
【００６８】
次に、ｎ型ＡｌＧａＡｓ埋め込み層３７を成長させたｎ型ＧａＡｓ基板３１をＭＯＣＶＤ装置から取り出す。次に、基板全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜を形成した後、このＳｉＯ2 膜上の、ｎ型ＡｌＧａＡｓ埋め込み層３７の盛り上がった部分以外の部分の上方に所定形状のレジストパターン（図示せず）をリソグラフィーにより形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜をエッチングする。
【００６９】
次に、このようにして形成されたＳｉＯ2 膜をマスクとして例えばウエットエッチング法またはＲＩＥ法によりエッチングを行うことにより、リッジ部の上方のｎ型ＡｌＧａＡｓ埋め込み層３７の盛り上がった部分を除去する。この後、このＳｉＯ2 膜をエッチング除去する。
【００７０】
次に、真空蒸着法などにより基板全面にＴｉ膜、Ｐｔ膜およびＡｕ膜を順次形成してｐ側電極３８を形成する。一方、ｎ型ＧａＡｓ基板３１の裏面にＡｕＧｅ／Ｎｉ膜やＩｎ膜を形成することによりｎ側電極３９を形成する。
【００７１】
この後、上述のようにしてレーザ構造が形成されたｎ型ＧａＡｓ基板３１を劈開によりバー状に加工して両共振器端面を形成し、さらにこれらの共振器端面に端面コーティングを施した後、このバーを劈開などによりチップ化する。以上により、目的とする埋め込みリッジ構造のＧａＡｓ系半導体レーザが製造される。
【００７２】
この第３の実施形態によれば、リッジ構造のＧａＡｓ系半導体レーザにおいて、第１の実施形態と同様な利点を得ることができる。
【００７３】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００７４】
例えば、上述の第１、第２および第３の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
【００７５】
また、上述の第１および第２の実施形態においては、リッジストライプの延びる方向をｃ面サファイア基板１の〈１１−２０〉方向にしているが、このリッジストライプの延びる方向は〈１−１００〉方向にしてもよい。
【００７６】
また、上述の第１および第２の実施形態においては、基板としてｃ面サファイア基板を用いているが、必要に応じて、ＳｉＣ基板、Ｓｉ基板、スピネル基板などを用いてもよい。
【００７７】
さらに、上述の第１および第２の実施形態においては、この発明をＳＣＨ構造のＧａＮ系半導体レーザに適用した場合について説明したが、この発明は、例えば、ＤＨ（Double Heterostructure）構造のＧａＮ系半導体レーザに適用してもよい。
【００７８】
また、上述の第３の実施形態においては、この発明をＤＨ（Double Heterostructure）構造のＧａＡｓ系半導体レーザに適用した場合について説明したが、この発明は、ＳＣＨ構造のＧａＡｓ系半導体レーザに適用してもよい。
【００７９】
【発明の効果】
以上説明したように、この発明による半導体レーザの製造方法によれば、リッジの両側の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれるので、安定に横モードを制御して高出力時の高次モード発振を抑制することができ、しかも熱放散性に優れている半導体レーザを容易に製造することができる。
【００８０】
この発明による半導体装置の製造方法によれば、凸部の周囲の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれるので、凸部全体を平坦性良く埋め込むことができ、しかも熱放散性に優れている半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】予備実験に用いた試料の作製方法を説明するための断面図である。
【図２】予備実験に用いた試料の作製方法を説明するための断面図である。
【図３】予備実験に用いた試料の作製方法を説明するための断面図である。
【図４】成長温度を８００℃としてＡｌＧａＮ埋め込み層を成長させた場合のリッジ部およびその近傍のＡｌＧａＮ埋め込み層の断面図である。
【図５】成長温度を７６０℃としてＡｌＧａＮ埋め込み層を成長させた場合のリッジ部およびその近傍のＡｌＧａＮ埋め込み層の断面図である。
【図６】成長温度を７３０℃としてＡｌＧａＮ埋め込み層を成長させた場合のリッジ部およびその近傍のＡｌＧａＮ埋め込み層の断面図である。
【図７】成長温度を５２０℃として成長させたＡｌＧａＮ埋め込み層の構造を示す略線図である。
【図８】成長温度を７３０℃として成長させたＡｌＧａＮ埋め込み層の構造を示す略線図である。
【図９】成長温度を７６０℃として成長させたＡｌＧａＮ埋め込み層の構造を示す略線図である。
【図１０】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す斜視図である。
【図１１】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１２】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１３】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１４】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１５】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１６】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１７】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１８】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１９】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの光出力−電流特性の測定結果の一例を示す略線図である。
【図２０】この発明の第２の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す斜視図である。
【図２１】この発明の第３の実施形態による埋め込みリッジ構造のＧａＡｓ系半導体レーザを示す斜視図である。
【符号の説明】
１、１１・・・ｃ面サファイア基板、１３・・・ｎ型ＧａＮコンタクト層、１４・・・ｎ型ＡｌＧａＮクラッド層、１５・・・ｎ型ＧａＮ光導波層、１６・・・活性層、１７・・・ｐ型ＧａＮ光導波層、１８・・・ｐ型ＡｌＧａＮクラッド層、１９・・・ｐ型ＧａＮコンタクト層、２０・・・ＡｌＧａＮ埋め込み層、２１・・・ｐ側電極、２２・・・ｎ側電極、３１・・・ｎ型ＧａＡｓ基板、３３・・・ｎ型ＡｌＧａＡｓクラッド層、３４・・・活性層、３５・・・ｐ型ＡｌＧａＡｓクラッド層、３６・・・ｐ型ＧａＡｓキャップ層、３７・・・ｎ型ＡｌＧａＡｓ埋め込み層、３８・・・ｐ側電極、３９・・・ｎ側電極
【発明の属する技術分野】
この発明は、半導体レーザの製造方法および半導体装置の製造方法に関し、特に、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いたリッジ構造の半導体レーザに適用して好適なものである。
【０００２】
【従来の技術】
近年、光ディスクの高密度化に必要である青色領域から紫外線領域におよぶ発光が可能な半導体レーザとして、ＡｌＧａＩｎＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの研究開発が盛んに行われている。書き込み型光ディスクの実現には、少なくとも２０ｍＷ以上の光出力が必要であるが、中村らのグループはこの材料系を用いたハイパワーレーザの作製に関して報告している（Appl.Phys.Lett.,72(1998)2014, Jpn.J.Appl.Phys.,37(1998)L627)。この半導体レーザはリッジ形状のストライプを有し、そのリッジ側面はＳｉＯ2 膜などの絶縁膜で保護されており、ｐ側電極はリッジ上面のｐ型コンタクト層部分にのみ接触するような構造となっている。
【０００３】
【発明が解決しようとする課題】
上記の報告の半導体レーザでは、光出力−電流特性にキンクがあり、また、通電直後からの電流の上昇が見られており、実用上問題がある。このキンクは光出力の増大とともに、高次モードでの発振が起こっていることを示しており、その抑制のためには、リッジ部とリッジ外部との屈折率差を下げるか、あるいはストライプ幅を狭くする必要がある。しかしながら、この場合、リッジ外部は屈折率の小さいＳｉＯ2 あるいは空気であるため、屈折率差を変化させることは容易ではない。また、ストライプ幅を狭くすることはプロセス上の困難を伴う。
【０００４】
一方、通電直後からの電流の上昇は、活性層の熱的な劣化によって引き起こされていると考えられる。これを抑制するためには、活性層で発生した熱を有効に外部に逃すことが必要であるが、この半導体レーザの構造は、リッジ上面のｐ型コンタクト層表面以外の部分は、熱伝導の悪いＳｉＯ2 で覆われているため、熱を逃しにくい。
【０００５】
したがって、この発明の目的は、安定に横モードを制御して高出力時の高次モード発振を抑制することができ、しかも熱放散性に優れている半導体レーザを容易に製造することができる半導体レーザの製造方法を提供することにある。
【０００６】
この発明の他の目的は、熱放散性に優れた長寿命の半導体装置を容易に製造することができる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、単結晶の部分と多結晶の部分とからなる化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【０００８】
この発明の第２の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、柱状構造を有する化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【０００９】
この発明の第３の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１０】
この発明の第４の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である化合物半導体からなり、活性層の屈折率以下の屈折率を有する埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１１】
この発明の第５の発明は、
リッジ形状のストライプを有する、化合物半導体を用いた実屈折率導波型の半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように化合物半導体からなる埋め込み半導体層を成長させ、この際、この埋め込み半導体層のうちのリッジの両側の部分の少なくとも一部が非単結晶であるようにする工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１２】
この発明の第６の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、単結晶の部分と多結晶の部分とからなる窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１３】
この発明の第７の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、柱状構造を有する窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１４】
この発明の第８の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第９の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように、少なくとも一部が非単結晶である窒化物系ＩＩＩ−Ｖ族化合物半導体からなり、活性層の屈折率以下の屈折率を有する埋め込み半導体層を成長させる工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１０の発明は、
リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた実屈折率導波型の半導体レーザの製造方法において、
リッジ形状のストライプを形成する工程と、
リッジを覆うように窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させ、この際、この埋め込み半導体層のうちのリッジの両側の部分の少なくとも一部が非単結晶であるようにする工程と、
リッジの上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
【００１５】
この発明の第１１の発明は、
化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、単結晶の部分と多結晶の部分とからなる化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１２の発明は、
化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、柱状構造を有する化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１３の発明は、
化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、少なくとも一部が非単結晶である化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１４の発明は、
窒化物系ＩＩＩ−Ｖ族化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、単結晶の部分と多結晶の部分とからなる窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１５の発明は、
窒化物系ＩＩＩ−Ｖ族化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、柱状構造を有する窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１６の発明は、
窒化物系ＩＩＩ−Ｖ族化合物半導体基体に凸部を有し、この凸部の周囲の部分が埋め込み半導体層により埋め込まれている半導体装置の製造方法であって、
凸部を形成する工程と、
凸部を覆うように、少なくとも一部が非単結晶である窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を電子サイクロトロン共鳴スパッタリング法により成長させる工程と、
凸部の上の部分の埋め込み半導体層を除去する工程とを有する
ことを特徴とするものである。
この発明の第１、第２、第３、第４、第７、第８、第１０および第１１の発明において、半導体レーザは、典型的には、実屈折率導波型半導体レーザである。また、この発明の第１、第２、第３、第５、第６、第７、第８および第１０の発明において、埋め込み半導体層の屈折率は、典型的には、活性層の屈折率以下である。
【００１６】
この発明において、埋め込み半導体層に含まれる非単結晶の部分は、典型的には多結晶であるが、場合によっては非晶質であってもよく、さらには多結晶の部分と非晶質の部分とが混在してもよい。この埋め込み半導体層は、典型的には、単結晶の部分と多結晶の部分とからなり、一般的には、単結晶の部分は埋め込み半導体層のうちの下地層と接触する部分に、エピタキシャル成長により形成される。また、この埋め込み半導体層は、典型的には、柱状構造を有する。この埋め込み半導体層を構成する柱状結晶の太さ（幅）は５ｎｍ以上３００ｎｍ以下である。
【００１７】
この発明において、窒化物系ＩＩＩ−Ｖ族化合物半導体は、Ｇａ、Ａｌ、Ｉｎ、ＢおよびＴｌからなる群より選ばれた少なくとも一種類のＩＩＩ族元素と、少なくともＮを含み、場合によってさらにＡｓまたはＰを含むＶ族元素とからなる。この窒化物系ＩＩＩ−Ｖ族化合物半導体の具体例を挙げると、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ、ＩｎＮなどである。
【００１８】
この発明において、埋め込み半導体層の材料としては、半導体レーザあるいは半導体装置の材料系などに応じて種々の化合物半導体を用いることができるが、具体例を挙げると、窒化物系ＩＩＩ−Ｖ族化合物半導体、Ａｌx Ｇａ1-x Ａｓ（０≦ｘ≦１）、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐ（０≦ｘ≦１、０≦ｙ≦１）、Ｚｎx Ｍｇ1-x Ｓy Ｓｅ1-y （０≦ｘ≦１、０≦ｙ≦１）などである。より具体的には、例えば、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザにおいては、埋め込み半導体層の材料として、窒化物系ＩＩＩ−Ｖ族化合物半導体、例えばＡｌx Ｇａ1-X Ｎ（０≦ｘ≦１）のほか、Ａｌx Ｇａ1-x Ａｓ、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐ、Ｚｎx Ｍｇ1-x Ｓy Ｓｅ1-y などを用いることができる。また、ＧａＡｓ系半導体レーザにおいては、埋め込み半導体層の材料として、Ａｌx Ｇａ1-x Ａｓや（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐなどを用いることができる。また、ＡｌＧａＩｎＰ系半導体レーザにおいては、埋め込み半導体層の材料として、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐを用いることができる。
【００１９】
この発明において、特に、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層は、成長原料の分解温度以上７６０℃以下の成長温度、具体的には、例えば４８０℃以上７６０℃以下の成長温度、好適には、５２０℃以上７６０℃以下の成長温度で成長させる。また、この埋め込み半導体層の成長には、有機金属化学気相成長（ＭＯＣＶＤ）法、ハイドライド気相エピタキシャル成長あるいはハライド気相エピタキシャル成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法などのほか、電子サイクロトロン共鳴（ＥＣＲ）スパッタリング法などを用いることができる。
【００２０】
この発明において、埋め込み半導体層の材料としてＡｌx Ｇａ1-x Ａｓを用いる場合の成長温度は一般に４００〜６００℃、（Ａｌx Ｇａ1-x ）y Ｉｎ1-y Ｐを用いる場合の成長温度は一般に４００〜６００℃、Ｚｎx Ｍｇ1-x Ｓy Ｓｅ1-y を用いる場合の成長温度は一般に３００〜６００℃である。これらの埋め込み半導体層の成長には、有機金属化学気相成長（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法などのほか、電子サイクロトロン共鳴（ＥＣＲ）スパッタリング法などを用いることができる。
【００２１】
上述のように構成されたこの発明による半導体レーザの製造方法によれば、リッジの両側の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれることにより、平坦性良くかつリッジ全体を埋め込むことが可能となる。このため、リッジ部からの熱の放散性が高くなることから、活性層の劣化が抑制され、半導体レーザの長寿命化を図ることができる。
【００２２】
さらに、埋め込み半導体層を構成する化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体の混晶組成比を適切に選ぶことにより、リッジ部と埋め込み半導体層との屈折率差を容易に制御することができるため、高次モードでの発振を抑制し、光出力−電流曲線におけるキンクをなくすことが可能となる。したがって、ストライプ幅を極端に狭くする必要がなく、容易に製造することができる。
【００２３】
また、特に窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層の成長に有機金属化学気相成長法、ハイドライド気相エピタキシャル成長法あるいはハライド気相エピタキシャル成長法または分子線エピタキシー法を用いた場合には、成長温度を７６０℃以下にすることにより、平坦性良くかつリッジ全体を埋め込むことが可能となる。
【００２４】
上述のように構成されたこの発明による半導体装置の製造方法によれば、凸部の周囲の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれていることにより、平坦性良くかつ凸部全体を埋め込むことが可能となる。このため、凸部が発熱源となるような場合、その凸部からの熱の放散性が高くなることから、素子の劣化が抑制され、半導体装置の長寿命化を図ることができる。
【００２５】
また、特に窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層の成長に有機金属化学気相成長法、ハイドライド気相エピタキシャル成長法あるいはハライド気相エピタキシャル成長法または分子線エピタキシー法を用いた場合には、成長温度を７６０℃以下にすることにより、平坦性良くかつ凸部全体を埋め込むことが可能となる。
【００２６】
【発明の実施の形態】
この発明の実施形態について説明する前に、埋め込み層による埋め込み特性および埋め込み層の結晶性の評価を行うために行った予備実験の結果について説明する。評価用の試料の作製方法を図１〜図３に示す。
【００２７】
すなわち、まず、図１に示すように、あらかじめサーマルクリーニングなどにより表面を清浄化したｃ面サファイア基板１上にＭＯＣＶＤ法により例えば５２０℃程度の温度でアンドープのＧａＮバッファ層２を成長させた後、１０００℃の成長温度で、ＭＯＣＶＤ法により、ＧａＮバッファ層２上に、アンドープのＧａＮ層３、ｐ型ＡｌＧａＮ層４およびｐ型ＧａＮ層５を順次成長させる。これらのＧａＮ系半導体層の成長原料は、例えば、ＩＩＩ族元素であるＧａの原料としてはトリメチルガリウム（（ＣＨ3 ）3 Ｇａ、ＴＭＧ）を、ＩＩＩ族元素であるＡｌの原料としてはトリメチルアルミニウム（（ＣＨ3 ）3 Ａｌ、ＴＭＡ）を、ＩＩＩ族元素であるＩｎの原料としてはトリメチルインジウム（（ＣＨ3 ）3 Ｉｎ、ＴＭＩ）を、Ｖ族元素であるＮの原料としてはアンモニア（ＮＨ3 ）を用いる。また、キャリアガスとしては、例えば、水素（Ｈ2 ）と窒素（Ｎ2 ）との混合ガスを用いる。ドーパントについては、ｎ型ドーパントとしては例えばモノシラン（ＳｉＨ4 ）を、ｐ型ドーパントとしては例えばビス＝メチルシクロペンタジエニルマグネシウム（（ＣＨ3 Ｃ5 Ｈ4 ）2 Ｍｇ）あるいはビス＝シクロペンタジエニルマグネシウム（（Ｃ5 Ｈ5 ）2 Ｍｇ）を用いる。
【００２８】
次に、ＧａＮ系半導体層を成長させたｃ面サファイア基板１をＭＯＣＶＤ装置から取り出す。次に、図２に示すように、ｐ型ＧａＮ層５の全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜６を形成した後、このＳｉＯ2 膜６上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）法によりＳｉＯ2 膜６をエッチングし、ストライプ形状とする。次に、ＳｉＯ2 膜６をマスクとして例えばＲＩＥ法によりｐ型ＡｌＧａＮ層４の厚さ方向の所定の深さまでエッチングを行うことによりリッジ部を形成する。このＲＩＥのエッチングガスとしては例えば塩素系ガスを用いる。
【００２９】
次に、図３に示すように、再度ＭＯＣＶＤ法により、例えば、Ａｌ組成が６０％のＡｌＧａＮ埋め込み層７を基板全面に成長させて、リッジ部の両側の部分を埋め込む。
【００３０】
図４〜図６は、それぞれ成長温度（Ｔg ）を８００℃、７６０℃および７３０℃としてＡｌＧａＮ埋め込み層７の成長を行ったときのリッジ部およびその近傍のＡｌＧａＮ埋め込み層７の断面を走査型電子顕微鏡（ＳＥＭ）により撮影した写真を基にして図を描いたものである。図４〜図６から明らかなように、成長温度が８００℃の場合にはリッジ側面に埋め込まれていない領域（空洞）が存在する。また、成長温度が７３０℃の場合、ＡｌＧａＮ埋め込み層７の表面は平坦であるが、成長温度が上がるにつれて、ＡｌＧａＮ埋め込み層７の表面の凹凸が大きくなっている。成長温度が８００℃の場合には、ＡｌＧａＮ埋め込み層７は単結晶であるが、成長温度が７６０℃の場合にはＡｌＧａＮ埋め込み層７は一部が柱状構造を有する。また、図示は省略するが、成長温度を９００℃とした場合には、ＡｌＧａＮ埋め込み層７の表面の凹凸は大きくないが、ＡｌＧａＮ埋め込み層７にクラックが発生する。このように単結晶層で埋め込んだ場合には、リッジ側面が埋まらない、表面の凹凸が大きくなる、クラックが発生する、といった問題がある。したがって、リッジ側面を埋め込み、かつ、クラックが発生しないようにするためには、少なくとも一部が多結晶である半導体層で埋め込む必要がある。また、リッジを埋め込んだ後のレーザプロセスを容易にし、かつ、電極との密着性を高めて熱はけを良くする観点からは、ＡｌＧａＮ埋め込み層７の表面の凹凸が少ないことが望ましい。以上のことから、ＡｌＧａＮ埋め込み層７の成長をＭＯＣＶＤ法を用いて行う際の成長温度は７６０℃以下にすることが望ましい。
【００３１】
図７〜図９は、それぞれ成長温度（Ｔg ）を５２０℃、７３０℃および７６０℃としてＡｌＧａＮ埋め込み層７の成長を行ったときのリッジ部およびその近傍のＡｌＧａＮ埋め込み層７の断面を透過型電子顕微鏡（ＴＥＭ）により観察した結果得られたＡｌＧａＮ埋め込み層７の構造を図式化したものである。
【００３２】
図７に示すように、成長温度を５２０℃とした場合には、ＡｌＧａＮ埋め込み層７は下地と接触した部分は下地からエピタキシャル成長した単結晶となっており、さらにこのエピタキシャル層から柱状に結晶が成長していて柱状構造を形成している。柱状結晶の下部の太さは１７〜３０ｎｍであった。各柱状結晶の配向には多少のばらつきが存在する。ＡｌＧａＮ埋め込み層７の残りの部分は多結晶となっている。ＡｌＧａＮ埋め込み層７の表面は平坦性は良好であった。
【００３３】
図８に示すように、成長温度を７３０℃とした場合には、ＡｌＧａＮ埋め込み層７は下地と接触した部分は下地からエピタキシャル成長した単結晶となっており、その上の部分は柱状に結晶が成長していて柱状構造を形成している。エピタキシャル層の厚さは約７０ｎｍ程度であった。また、柱状結晶の下部の太さは５０〜８０ｎｍであった。ＡｌＧａＮ埋め込み層７の表面には高さが約３０ｎｍ程度の凹凸が存在した。
【００３４】
図９に示すように、成長温度を７６０℃とした場合には、ＡｌＧａＮ埋め込み層７は下地と接触した部分は下地からエピタキシャル成長した、欠陥の少ない単結晶となっており、その上の部分は柱状に結晶が成長していて柱状構造を形成している。エピタキシャル層の厚さは約１３０ｎｍ程度であった。また、柱状結晶の下部の太さは約２７０ｎｍであった。各柱状結晶の配向はほぼそろっている。また、各柱状結晶には面欠陥が非常に多く導入されている。ＡｌＧａＮ埋め込み層７の表面には高さが約１６０ｎｍ程度の凹凸が存在した。
【００３５】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００３６】
図１０はこの発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す。このＧａＮ系半導体レーザは、ＳＣＨ（Separate Confinement Heterostructure）構造を有するものである。
【００３７】
図１０に示すように、この第１の実施形態によるＧａＮ系半導体レーザにおいては、例えば厚さが４００μｍのｃ面サファイア基板１１上に、アンドープのＧａＮバッファ層１２を介して、ｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、例えばアンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９が順次積層されている。
【００３８】
ＧａＮバッファ層１２は厚さが例えば３０ｎｍである。ｎ型ＧａＮコンタクト層１３は厚さが例えば４μｍであり、ｎ型不純物として例えばシリコン（Ｓｉ）がドープされている。ｎ型ＡｌＧａＮクラッド層１４は厚さが例えば０．７μｍであり、ｎ型不純物として例えばＳｉがドープされている。ｎ型ＧａＮ光導波層１５は厚さが例えば０．１μｍであり、ｎ型不純物として例えばＳｉがドープされている。アンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６は、例えば、井戸層の厚さが３ｎｍ、障壁層の厚さが４ｎｍである。
【００３９】
ｐ型ＧａＮ光導波層１７は厚さが例えば０．１μｍであり、ｐ型不純物として例えばマグネシウム（Ｍｇ）がドープされている。ｐ型ＡｌＧａＮクラッド層１８は例えば厚さが０．７μｍであり、ｐ型不純物として例えばＭｇがドープされている。ｐ型ＧａＮコンタクト層１９は厚さが例えば０．３μｍであり、ｐ型不純物として例えばＭｇがドープされている。
【００４０】
ｎ型ＧａＮコンタクト層１３の上層部、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、活性層１６、ｐ型ＧａＮ光導波層１７およびｐ型ＡｌＧａＮクラッド層１８は所定幅のメサ形状を有する。また、このメサ部におけるｐ型ＡｌＧａＮクラッド層１８の上層部およびｐ型ＧａＮコンタクト層１９には一方向に延在する所定幅のリッジ部が形成されている。このリッジ部の延在方向は例えば〈１１−２０〉方向であり、幅は例えば４μｍである。
【００４１】
このリッジ部の両側の部分には、例えばアンドープのＡｌＧａＮ埋め込み層２０が埋め込まれている。このＡｌＧａＮ埋め込み層２０は少なくとも一部が多結晶（または柱状構造）により構成されている。
【００４２】
リッジ部のｐ型ＧａＮコンタクト層１９およびその両側のＡｌＧａＮ埋め込み層２０上にｐ側電極２１が設けられている。このｐ側電極２１は、例えばＮｉ膜、Ｐｔ膜およびＡｕ膜を順次積層したＮｉ／Ｐｔ／Ａｕ構造を有し、これらのＮｉ膜、Ｐｔ膜およびＡｕ膜の厚さは例えばそれぞれ１０ｎｍ、１００ｎｍおよび３００ｎｍである。ここで、ＡｌＧａＮ埋め込み層２０は高抵抗であるため、ｐ側電極２１がｐ型ＧａＮコンタクト層１９およびＡｌＧａＮ埋め込み層２０の両方に接触しているにもかかわらず、電流はリッジストライプ部にのみ流れる。また、メサ部に隣接する部分のｎ型ＧａＮコンタクト層１３上にｎ側電極２２が設けられている。このｎ側電極２２は、例えばＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜を順次積層したＴｉ／Ａｌ／Ｐｔ／Ａｕ構造を有し、これらのＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜の厚さは例えばそれぞれ１０ｎｍ、１００ｎｍ、１００ｎｍおよび３００ｎｍである。
【００４３】
次に、上述のように構成されたこの第１の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
【００４４】
このＧａＮ系半導体レーザを製造するには、まず、図１１に示すように、あらかじめサーマルクリーニングなどにより表面を清浄化したｃ面サファイア基板１１上にＭＯＣＶＤ法により例えば５２０℃程度の温度でアンドープのＧａＮバッファ層１２を成長させた後、基板温度を所定の成長温度に上昇させて、ＭＯＣＶＤ法により、ＧａＮバッファ層１２上に、ｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、例えばアンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９を順次成長させる。ここで、Ｉｎを含まない層であるｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９の成長温度は例えば１０００℃程度とし、Ｉｎを含む層であるＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６の成長温度は例えば７００〜８００℃とする。これらのＧａＮ系半導体層の成長原料は、例えば、ＩＩＩ族元素であるＧａの原料としてはトリメチルガリウム（（ＣＨ3 ）3 Ｇａ、ＴＭＧ）を、ＩＩＩ族元素であるＡｌの原料としてはトリメチルアルミニウム（（ＣＨ3 ）3 Ａｌ、ＴＭＡ）を、ＩＩＩ族元素であるＩｎの原料としてはトリメチルインジウム（（ＣＨ3 ）3 Ｉｎ、ＴＭＩ）を、Ｖ族元素であるＮの原料としてはアンモニア（ＮＨ3 ）を用いる。また、キャリアガスとしては、例えば、水素（Ｈ2 ）と窒素（Ｎ2 ）との混合ガスを用いる。ドーパントについては、ｎ型ドーパントとしては例えばモノシラン（ＳｉＨ4 ）を、ｐ型ドーパントとしては例えばビス＝メチルシクロペンタジエニルマグネシウム（（ＣＨ3 Ｃ5 Ｈ4 ）2 Ｍｇ）あるいはビス＝シクロペンタジエニルマグネシウム（（Ｃ5 Ｈ5 ）2 Ｍｇ）を用いる。
【００４５】
次に、ＧａＮ系半導体層を成長させたｃ面サファイア基板１１をＭＯＣＶＤ装置から取り出す。次に、図１２に示すように、ｐ型ＧａＮコンタクト層１９の全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜２３を形成した後、このＳｉＯ2 膜２３上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜２３をエッチングし、ストライプ形状とする。次に、ＳｉＯ2 膜２３をマスクとして例えばＲＩＥ法によりｐ型ＡｌＧａＮクラッド層１８の厚さ方向の所定の深さまでエッチングを行うことによりリッジ部を形成する。このＲＩＥのエッチングガスとしては例えば塩素系ガスを用いる。
【００４６】
次に、図１３に示すように、再度ＭＯＣＶＤ法により、例えば、成長温度を５２０℃として、Ａｌ組成が６０％のＡｌＧａＮ埋め込み層２０を全面に成長させて、リッジ部の両側の部分を埋め込む。この５２０℃という成長温度では、ＡｌＧａＮ埋め込み層２０は少なくとも一部が多結晶となる。この場合、Ａｌ組成を６０％と大きくしてもＡｌＧａＮ埋め込み層２０にクラックが発生せず、かつ、平坦性よくリッジ全体を埋め込むことが可能である。
【００４７】
次に、ＡｌＧａＮ埋め込み層２０を成長させたｃ面サファイア基板１１をＭＯＣＶＤ装置から取り出す。次に、図１４に示すように、基板全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜２４を形成した後、このＳｉＯ2 膜２４上の、ＡｌＧａＮ埋め込み層２０の盛り上がった部分以外の部分の上方に所定形状のレジストパターン（図示せず）をリソグラフィーにより形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜２４をエッチングする。
【００４８】
次に、図１５に示すように、ＳｉＯ2 膜２４をマスクとして例えばＲＩＥ法によりエッチングを行うことにより、リッジ部の上方のＡｌＧａＮ埋め込み層２０の盛り上がった部分を除去する。
【００４９】
次に、ＳｉＯ2 膜２４をエッチング除去した後、図１６に示すように、上記と同様なプロセスで所定形状のＳｉＯ2 膜２５を基板表面に形成する。
【００５０】
次に、図１７に示すように、このＳｉＯ2 膜２５をマスクとして例えばＲＩＥ法によりｎ型ＧａＮコンタクト層１３が露出するまでエッチングを行うことにより、ｎ型ＧａＮコンタクト層１３の上層部、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、例えばアンドープＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびＡｌＧａＮ埋め込み層２０をメサ形状にパターニングする。
【００５１】
次に、ＳｉＯ2 膜２５をエッチング除去する。次に、基板表面に所定形状のレジストパターン（図示せず）形成し、真空蒸着法などにより基板全面にＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜を順次形成した後、レジストパターンをその上のＴｉ膜、Ａｌ膜、Ｐｔ膜およびＡｕ膜とともに除去する（リフトオフ）。これによって、図１８に示すように、メサ部に隣接する部分のｎ型ＧａＮコンタクト層１３上にｎ側電極２２が形成される。次に、ｎ側電極２２をオーミック接触させるためのアロイ処理を行う。同様なプロセスで、メサ部におけるｐ型ＧａＮコンタクト層１９およびその両側の部分のＡｌＧａＮ埋め込み層２０上にｐ側電極２１を形成する。次に、ｐ側電極２１をオーミック接触させるためのアロイ処理を行う。
【００５２】
この後、上述のようにしてレーザ構造が形成されたｃ面サファイア基板１１を劈開などによりバー状に加工して両共振器端面を形成し、さらにこれらの共振器端面に端面コーティングを施した後、このバーを劈開などによりチップ化する。以上により、図１０に示すように、目的とする埋め込みリッジ構造およびＳＣＨ構造のＧａＮ系半導体レーザが製造される。
【００５３】
図１９に、この第１の実施形態によるＧａＮ系半導体レーザの光出力−電流特性の測定結果の一例を示す。ただし、ＡｌＧａＮ埋め込み層２０の成長温度は５２０℃である。図１９より、良好な光出力−電流特性が得られていることがわかる。
【００５４】
以上のように、この第１の実施形態によれば、成長温度５２０℃で成長させた、少なくとも一部が多結晶のＡｌＧａＮ埋め込み層２０でリッジを埋め込んでいることにより、リッジ全体を平坦性良く、かつ、Ａｌ組成が高い場合にもＡｌＧａＮ埋め込み層２０にクラックを発生させずに埋め込むことが可能である。さらに、ｐ側電極２１と下地との接触面積を広くすることができることから、動作時に発生する熱の放散性を高めることが可能であり、このため通電中の電流上昇を抑制して、半導体レーザの長寿命化を図ることができる。さらに、ＡｌＧａＮ埋め込み層２０のＡｌ組成を変化させることにより、リッジ部とリッジ外部との屈折率差を制御することが可能であり、横モードを容易に制御することが可能である。
【００５５】
また、この第１の実施形態によれば、次のような利点を得ることもできる。すなわち、一般にＧａＮ系半導体の成長では、成長雰囲気中の水素により、成長層中のｐ型不純物（アクセプタ）が不活性化する問題があるため、ｐ型層の成長後に、窒素雰囲気中でポストアニールを行う必要がある。しかしながら、この第１の実施形態においては、ＡｌＧａＮ埋め込み層２０の成長中は、最表面がこのＡｌＧａＮ埋め込み層２０となるため、成長雰囲気中の水素がｐ型層を直接アタックせず、かつ、ｐ型ＧａＮコンタクト層１９までの成長を行う１回目のエピタキシャル成長においてｐ型層に取り込まれた水素はこのＡｌＧａＮ埋め込み層２０を通して脱離する可能性がある。このため、ポストアニールを行わないでも、ＡｌＧａＮ埋め込み層２０の成長中にｐ型層中のｐ型不純物を活性化させることが可能である。
【００５６】
図２０はこの発明の第２の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す。このＧａＮ系半導体レーザもＳＣＨ構造を有するものである。
【００５７】
図２０に示すように、この第２の実施形態によるＧａＮ系半導体レーザにおいては、リッジ部の両側の部分に、高抵抗のＡｌＮ埋め込み層２６が埋め込まれている。このＡｌＮ埋め込み層２６は少なくとも一部が多結晶により構成されている。その他のことは、第１の実施形態によるＧａＮ系半導体レーザと同様であるので、説明を省略する。
【００５８】
また、この第２の実施形態によるＧａＮ系半導体レーザの製造方法は、ＡｌＮ埋め込み層２６をＥＣＲスパッタリング法により形成することを除いて、第１の実施形態によるＧａＮ系半導体レーザの製造方法と同様である。
【００５９】
この第２の実施形態によれば、ＥＣＲスパッタリング法により形成した、少なくとも一部が多結晶のＡｌＮ埋め込み層２６でリッジを埋め込んでいることにより、リッジ全体を平坦性良く、かつ、ＡｌＮ埋め込み層２６にクラックを発生させずに埋め込むことが可能である。さらに、ｐ側電極２１と下地との接触面積を広くすることができることから、動作時に発生する熱の放散性を高めることが可能であり、このため通電中の電流上昇を抑制して、半導体レーザの長寿命化を図ることができる。さらに、ＡｌＮ埋め込み層２６の屈折率はＳｉＯ2 あるいは空気に比べて大きいため、従来のリッジ構造のＧａＮ系半導体レーザよりもリッジ部とリッジ外部との屈折率差を小さくすることができ、横モードの安定化を図ることが可能となる。また、ＥＣＲスパッタリング法によりＡｌＮ埋め込み層２６を形成していることから、埋め込みを簡便に行うことが可能である。
【００６０】
図２１はこの発明の第３の実施形態による埋め込みリッジ構造のＧａＡｓ系半導体レーザを示す。
【００６１】
図２１に示すように、この第３の実施形態によるＧａＡｓ系半導体レーザにおいては、ｎ型ＧａＡｓ基板３１上に、ｎ型ＧａＡｓバッファ層３２、ｎ型ＡｌＧａＡｓクラッド層３３、単一量子井戸構造あるいは多重量子井戸構造の活性層３４、ｐ型ＡｌＧａＡｓクラッド層３５およびｐ型ＧａＡｓキャップ層３６が順次積層されている。ｐ型ＡｌＧａＡｓクラッド層３５の上層部およびｐ型ＧａＡｓキャップ層３６には一方向に延在する所定幅のリッジ部が形成されている。
【００６２】
このリッジ部の両側の部分には、例えばｎ型ＡｌＧａＡｓ埋め込み層３７が埋め込まれている。このｎ型ＡｌＧａＡｓ埋め込み層３７は少なくとも一部が多結晶または非晶質領域により構成されている。
【００６３】
リッジ部のｐ型ＧａＡｓキャップ層３６およびその両側のｎ型ＡｌＧａＡｓ埋め込み層３７上にｐ側電極３８が設けられている。このｐ側電極３８としては、例えばＴｉ／Ｐｔ／Ａｕ電極が用いられる。一方、ｎ型ＧａＡｓ基板３１の裏面には、ｎ側電極３９が、このｎ型ＧａＡｓ基板３１とオーミックコンタクトして設けられている。このｎ側電極３９としては、例えばＡｕＧｅ／Ｎｉ電極やＩｎ電極が用いられる。
【００６４】
次に、上述のように構成されたこの第３の実施形態によるＧａＡｓ系半導体レーザの製造方法について説明する。
【００６５】
このＧａＡｓ系半導体レーザを製造するには、まず、図２１に示すように、ｎ型ＧａＡｓ基板３１上に、例えば有機金属化学気相成長（ＭＯＣＶＤ）法により、例えば８００℃程度の成長温度で、ｎ型ＧａＡｓバッファ層３２、ｎ型ＡｌＧａＡｓクラッド層３３、活性層３４、ｐ型ＡｌＧａＡｓクラッド層３５およびｐ型ＧａＡｓキャップ層３６を順次成長させる。
【００６６】
次に、ＡｌＧａＡｓ系半導体層を成長させたｎ型ＧａＡｓ基板３１をＭＯＣＶＤ装置から取り出す。次に、ｐ型ＧａＡｓキャップ層３６の全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜を形成した後、このＳｉＯ2 膜上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜をエッチングし、ストライプ形状とする。次に、ＳｉＯ2 膜をマスクとして例えばウエットエッチング法またはドライエッチング法によりｐ型ＡｌＧａＡｓクラッド層３５の厚さ方向の所定の深さまでエッチングを行うことによりリッジ部を形成する。
【００６７】
次に、再度ＭＯＣＶＤ法により、例えば、成長温度を４５０℃として、ｎ型ＡｌＧａＡｓ埋め込み層３７を全面に成長させて、リッジ部の両側の部分を埋め込む。この４５０℃という成長温度では、ｎ型ＡｌＧａＡｓ埋め込み層３７は少なくとも一部が多結晶または非晶質となる。この場合、このｎ型ＡｌＧａＡｓ埋め込み層３７にはクロスハッチが発生せず、かつ、平坦性よくリッジ全体を埋め込むことが可能である。
【００６８】
次に、ｎ型ＡｌＧａＡｓ埋め込み層３７を成長させたｎ型ＧａＡｓ基板３１をＭＯＣＶＤ装置から取り出す。次に、基板全面に例えばＣＶＤ法、真空蒸着法、スパッタリング法などにより例えば厚さが０．４μｍのＳｉＯ2 膜を形成した後、このＳｉＯ2 膜上の、ｎ型ＡｌＧａＡｓ埋め込み層３７の盛り上がった部分以外の部分の上方に所定形状のレジストパターン（図示せず）をリソグラフィーにより形成し、このレジストパターンをマスクとして、例えばフッ酸系のエッチング液を用いたウエットエッチング、または、ＣＦ4 やＣＨＦ3 などのフッ素を含むエッチングガスを用いたＲＩＥ法によりＳｉＯ2 膜をエッチングする。
【００６９】
次に、このようにして形成されたＳｉＯ2 膜をマスクとして例えばウエットエッチング法またはＲＩＥ法によりエッチングを行うことにより、リッジ部の上方のｎ型ＡｌＧａＡｓ埋め込み層３７の盛り上がった部分を除去する。この後、このＳｉＯ2 膜をエッチング除去する。
【００７０】
次に、真空蒸着法などにより基板全面にＴｉ膜、Ｐｔ膜およびＡｕ膜を順次形成してｐ側電極３８を形成する。一方、ｎ型ＧａＡｓ基板３１の裏面にＡｕＧｅ／Ｎｉ膜やＩｎ膜を形成することによりｎ側電極３９を形成する。
【００７１】
この後、上述のようにしてレーザ構造が形成されたｎ型ＧａＡｓ基板３１を劈開によりバー状に加工して両共振器端面を形成し、さらにこれらの共振器端面に端面コーティングを施した後、このバーを劈開などによりチップ化する。以上により、目的とする埋め込みリッジ構造のＧａＡｓ系半導体レーザが製造される。
【００７２】
この第３の実施形態によれば、リッジ構造のＧａＡｓ系半導体レーザにおいて、第１の実施形態と同様な利点を得ることができる。
【００７３】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００７４】
例えば、上述の第１、第２および第３の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
【００７５】
また、上述の第１および第２の実施形態においては、リッジストライプの延びる方向をｃ面サファイア基板１の〈１１−２０〉方向にしているが、このリッジストライプの延びる方向は〈１−１００〉方向にしてもよい。
【００７６】
また、上述の第１および第２の実施形態においては、基板としてｃ面サファイア基板を用いているが、必要に応じて、ＳｉＣ基板、Ｓｉ基板、スピネル基板などを用いてもよい。
【００７７】
さらに、上述の第１および第２の実施形態においては、この発明をＳＣＨ構造のＧａＮ系半導体レーザに適用した場合について説明したが、この発明は、例えば、ＤＨ（Double Heterostructure）構造のＧａＮ系半導体レーザに適用してもよい。
【００７８】
また、上述の第３の実施形態においては、この発明をＤＨ（Double Heterostructure）構造のＧａＡｓ系半導体レーザに適用した場合について説明したが、この発明は、ＳＣＨ構造のＧａＡｓ系半導体レーザに適用してもよい。
【００７９】
【発明の効果】
以上説明したように、この発明による半導体レーザの製造方法によれば、リッジの両側の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれるので、安定に横モードを制御して高出力時の高次モード発振を抑制することができ、しかも熱放散性に優れている半導体レーザを容易に製造することができる。
【００８０】
この発明による半導体装置の製造方法によれば、凸部の周囲の部分が、少なくとも一部が非単結晶である化合物半導体あるいは窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層により埋め込まれるので、凸部全体を平坦性良く埋め込むことができ、しかも熱放散性に優れている半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】予備実験に用いた試料の作製方法を説明するための断面図である。
【図２】予備実験に用いた試料の作製方法を説明するための断面図である。
【図３】予備実験に用いた試料の作製方法を説明するための断面図である。
【図４】成長温度を８００℃としてＡｌＧａＮ埋め込み層を成長させた場合のリッジ部およびその近傍のＡｌＧａＮ埋め込み層の断面図である。
【図５】成長温度を７６０℃としてＡｌＧａＮ埋め込み層を成長させた場合のリッジ部およびその近傍のＡｌＧａＮ埋め込み層の断面図である。
【図６】成長温度を７３０℃としてＡｌＧａＮ埋め込み層を成長させた場合のリッジ部およびその近傍のＡｌＧａＮ埋め込み層の断面図である。
【図７】成長温度を５２０℃として成長させたＡｌＧａＮ埋め込み層の構造を示す略線図である。
【図８】成長温度を７３０℃として成長させたＡｌＧａＮ埋め込み層の構造を示す略線図である。
【図９】成長温度を７６０℃として成長させたＡｌＧａＮ埋め込み層の構造を示す略線図である。
【図１０】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す斜視図である。
【図１１】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１２】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１３】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１４】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１５】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１６】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１７】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１８】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１９】この発明の第１の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザの光出力−電流特性の測定結果の一例を示す略線図である。
【図２０】この発明の第２の実施形態による埋め込みリッジ構造のＧａＮ系半導体レーザを示す斜視図である。
【図２１】この発明の第３の実施形態による埋め込みリッジ構造のＧａＡｓ系半導体レーザを示す斜視図である。
【符号の説明】
１、１１・・・ｃ面サファイア基板、１３・・・ｎ型ＧａＮコンタクト層、１４・・・ｎ型ＡｌＧａＮクラッド層、１５・・・ｎ型ＧａＮ光導波層、１６・・・活性層、１７・・・ｐ型ＧａＮ光導波層、１８・・・ｐ型ＡｌＧａＮクラッド層、１９・・・ｐ型ＧａＮコンタクト層、２０・・・ＡｌＧａＮ埋め込み層、２１・・・ｐ側電極、２２・・・ｎ側電極、３１・・・ｎ型ＧａＡｓ基板、３３・・・ｎ型ＡｌＧａＡｓクラッド層、３４・・・活性層、３５・・・ｐ型ＡｌＧａＡｓクラッド層、３６・・・ｐ型ＧａＡｓキャップ層、３７・・・ｎ型ＡｌＧａＡｓ埋め込み層、３８・・・ｐ側電極、３９・・・ｎ側電極
Claims (8)
- リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
上記リッジ形状のストライプを形成する工程と、
上記リッジを覆うように窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させ、この際、この埋め込み半導体層のうちの上記リッジの両側の部分が、下地層と接触する単結晶の部分とその上の柱状結晶からなる多結晶の部分とからなるようにする工程と、
上記リッジの上の部分の上記埋め込み半導体層を除去する工程とを有する
ことを特徴とする半導体レーザの製造方法。 - リッジ形状のストライプを有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造方法において、
上記リッジ形状のストライプを形成する工程と、
上記リッジを覆うように窒化物系ＩＩＩ−Ｖ族化合物半導体からなる埋め込み半導体層を成長させ、この際、この埋め込み半導体層のうちの上記リッジの両側の部分が、柱状結晶からなる多結晶からなるようにする工程と、
上記リッジの上の部分の上記埋め込み半導体層を除去する工程とを有する
ことを特徴とする半導体レーザの製造方法。 - 上記埋め込み半導体層を構成する柱状結晶の太さは５ｎｍ以上３００ｎｍ以下であることを特徴とする請求項２記載の半導体レーザの製造方法。
- 上記埋め込み半導体層を成長原料の分解温度以上７６０℃以下の成長温度で成長させるようにしたことを特徴とする請求項１または２記載の半導体レーザの製造方法。
- 上記埋め込み半導体層を４８０℃以上７６０℃以下の成長温度で成長させるようにしたことを特徴とする請求項１または２記載の半導体レーザの製造方法。
- 上記埋め込み半導体層を５２０℃以上７６０℃以下の成長温度で成長させるようにしたことを特徴とする請求項１または２記載の半導体レーザの製造方法。
- 上記埋め込み半導体層を有機金属化学気相成長法、ハイドライド気相エピタキシャル成長法、分子線エピタキシー法または電子サイクロトロン共鳴スパッタリング法により成長させるようにしたことを特徴とする請求項１または２記載の半導体レーザの製造方法。
- 上記埋め込み半導体層はＡｌ x Ｇａ 1-X Ｎ（０≦ｘ≦１）からなることを特徴とする請求項１または２記載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003158298A JP3975971B2 (ja) | 1998-11-26 | 2003-06-03 | 半導体レーザの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-336354 | 1998-11-26 | ||
| JP33635498 | 1998-11-26 | ||
| JP2003158298A JP3975971B2 (ja) | 1998-11-26 | 2003-06-03 | 半導体レーザの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11680599A Division JP3804335B2 (ja) | 1998-11-26 | 1999-04-23 | 半導体レーザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332693A JP2003332693A (ja) | 2003-11-21 |
| JP3975971B2 true JP3975971B2 (ja) | 2007-09-12 |
Family
ID=29713608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003158298A Expired - Fee Related JP3975971B2 (ja) | 1998-11-26 | 2003-06-03 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3975971B2 (ja) |
-
2003
- 2003-06-03 JP JP2003158298A patent/JP3975971B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003332693A (ja) | 2003-11-21 |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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