JP3949995B2 - カウンタ回路 - Google Patents
カウンタ回路 Download PDFInfo
- Publication number
- JP3949995B2 JP3949995B2 JP2002107056A JP2002107056A JP3949995B2 JP 3949995 B2 JP3949995 B2 JP 3949995B2 JP 2002107056 A JP2002107056 A JP 2002107056A JP 2002107056 A JP2002107056 A JP 2002107056A JP 3949995 B2 JP3949995 B2 JP 3949995B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- initial value
- value
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の属する技術分野】
本発明は、周期がそれぞれ異なった複数のパルス信号をカウンタを用いて連続的に発生させるカウンタ回路に関する。
【0002】
【従来の技術】
従来のカウンタ回路を図1に示す。
【0003】
このカウンタ回路は、初期値を記録する初期レジスタ1と、カウンタレジスタ2と、カウントアップ信号を出力するカウントアップ回路3と、初期レジスタ1及びカウンタレジスタ2の間に配置される制御回路4とで構成される。
【0004】
リセット信号によってカウンタレジスタ2が0にクリアされると、図外のCPUによって初期レジスタ1に初期値が書き込まれる。この初期値はカウンタレジスタ2によってカウントする最初の値である。クロックがカウンタレジスタ2に入力すると、カウンタレジスタ2の値が0の場合、制御回路4内のセレクタ回路40を介して初期値がカウンタレジスタ2に書き込まれる。比較器41は、カウンタレジスタの出力値が0になっているか判定し、0でなければ演算器42においてカウンタレジスタ出力値から−1した値をセレクタ40を介してカウンタレジスタ2に再書き込みする。これにより、カウンタレジスタ2に初期値が書き込まれた後、クロック入力ごとに−1されていく。カウンタレジスタ2の値が0になった時、カウントアップ回路3がカウントアップ信号を出力する。その後、再びカウンタレジスタ2に初期値が書き込まれ上記と同様の動作を繰り返す。この動作が繰り返されることによって、カウントアップ回路3からは、クロック周期×初期値の長さを周期とするパルス信号がカウントアップ回路3から出力される。
【0005】
従来、それぞれ異なった周期を有する多数のパルス信号を形成する場合、上記の構成からなるカウンタ回路をその周期の種類の数だけ用意して、各カウンタ回路の初期値をそれぞれ異なった値に設定していた。
【0006】
【発明が解決しようとする課題】
しかし、上記の構成のカウンタ回路では、必要とする周期の数と同数のカウンタ回路が必要であるために、たとえば、数千種類の周期のパルス信号を形成する場合には、その数と同数のカウンタ回路を並べなくてはならなくなり、全体の回路実装のために膨大な面積を必要とする問題がある。
【0007】
この問題に対して、特開平3−85816号に示されるタイマ多重化回路が提案されている。この回路では、タイマ回路を共有することによって回路規模を減少させることができる。しかし、同一周期の割り込みは複数発生させることができるが、タイマの周期を設定できないために、それぞれ異なった周期の複数のパルス信号を形成することが困難である。また、特開平8−179998号の多段ハードウェアタイマでは、RAMに初期値を代入することによって複数のカウンタ値を複数個格納できるようにしているが、初期値が設定されるとカウントアップ信号を1回発生するだけの単発のパルス信号しか発生することができず、周期の異なった複数のパルス信号を形成することができない。
【0008】
本発明の目的は、回路規模が増大することなくそれぞれ周期の異なった複数のパルス信号を形成することのできるカウンタ回路を提供することにある。
【0009】
本発明は、上記の課題を解決するため、N個の初期値を記憶する初期値記憶手段と、前記各初期値が設定され、クロックに同期してカウントするN個のカウンタが割り当てられたカウンタ記憶手段と、前記各初期値を前記各カウンタに設定し、その後前記カウントの制御を行うカウンタ処理を時分割で繰り返して行う制御回路と、を備えたものである。また、前記制御回路は、クロックを分周して得られる複数のスロットで1つのカウンタに対する前記カウンタ処理を行い、該カウンタ処理は、前記複数のスロットの内の2つのスロットの各々において、前記カウンタの値を読み出して所定値の加減算を行う処理と、その結果を再度前記カウンタに書込む処理とを行うことを特徴とする。
【0010】
本発明では、初期値記憶手段にN個の初期値を記憶するとともに、カウンタ記憶手段に、N個のカウンタが割り当てられている。この初期値記憶手段とカウンタ記憶手段は、それぞれRAMによって構成することができる。そして、各初期値が各カウンタに設定され、各カウンタでのカウンタ処理を、時分割で各初期値(各カウンタ)ごとに行う。また、その処理を繰り返して連続的に行う。これにより、制御回路は1つでよく、カウンタ回路全体の規模を大きくするのを防ぐことができる。また、カウンタ処理が繰り返して行われるために、それぞれ周期の異なるパルス信号を多数出力することができる。
【0011】
初期値記憶手段及びカウンタ記憶手段にシングルポートRAMを使用することによって、初期値記憶手段の出力ポートとカウンタ記憶手段の入力ポート間に上記制御回路が配置される。各RAMは、時分割処理によって各スロット(クロックを分周して得られる単位割当て時間)ごとにアドレスが割り当てられ、初期値及びカウンタがセレクトされるようになる。本発明では、図1に示すような制御回路4をN個用意する必要がなく、1個でよいこと、及び、多数のトランジスタを必要とするフリップフロップで構成される図1のようなカウンタ回路に対しトランジスタが少なくてすむRAM等の記憶手段で構成することができることから、回路規模が大幅に縮小可能となる。
【0012】
【発明の実施の形態】
図2は、本発明の実施形態のカウンタ回路の概略構成図である。
【0013】
初期値レジスタシングルポートRAM5には、N個の初期値レジスタ50が割り当てられている。また、カウンタレジスタシングルポートRAM6には、N個のカウンタレジスタ60が割り当てられている。初期値nのレジスタ50nは、カウンタnのカウンタレジスタ60nに対応する。すなわち、後述のアドレスカウンタによってこれらの対応する初期値レジスタとカウンタレジスタのアドレスが同期してセレクトされるようになっている。
【0014】
初期値レジスタシングルポートRAM5とカウンタレジスタシングルポートRAM6との間には制御回路7が配置されている。この制御回路7は、前記各初期値を前記各カウンタに設定し、その後各カウンタでのカウンタ処理を行う。カウンタ処理は時分割で且つ繰り返して行われる。この制御回路7は、演算回路70と、カウントアップ回路71とアドレスカウンタ回路72とを少なくとも含んでいる。
【0015】
前記演算回路70は、カウンタ処理を行うための回路である。基本的には、図1の制御回路4に示す機能を持っている。すなわち、セレクトされているカウンタの値を読みだして。所定値の減算又は加算(カウントダウン又はカウントアップ)を行い、その後に演算結果を当該カウンタに再書き込みする処理を行う。また、リセット信号が入力された場合とカウンタの値が0の場合、カウンタに対し対応の初期値を初期値レジスタ50から読みだしてセットする処理も行う。
【0016】
この演算回路70は、上記カウンタ処理を各カウンタごとに時分割で行うために、1つでよい。
【0017】
前記カウントアップ回路71は、図1に示す従来のカウンタ回路のカウントアップ回路3に対応するものである。このカウントアップ回路71は、N個の周期を持つカウントアップ信号をそれぞれ出力するために、N個のカウントアップ用フリップフロップを備えている。
【0018】
前記アドレスカウンタ回路72は、クロックに同期して、初期値レジスタシングルポートRAM5及びカウンタレジスタシングルポートRAM6に対しアドレス信号を出力する。アドレス信号は、初期値レジスタシングルポートRAM5の初期値レジスタ50のアドレスと、カウンタレジスタシングルポートRAM6のカウンタレジスタ60のアドレスを指定する。そのときの両者のアドレスは、初期値nとカウンタnの各レジスタを示すアドレスである。また、両者のアドレスは、時分割処理における一つのスロットで同時に指定される。
【0019】
以上により、図3に示すように、スロットごとにカウンタnおよび初期値nが選択され、各カウンタでは上記カウンタ処理が時分割で繰り返して行われていく。本実施形態では、図3に示すように、各スロットがTA、TB、TC、TDに4分割されている。これらの区間はクロックを分周することによって形成される。区間TAおよび区間TCでは、CPUが初期値レジスタシングルポートRAM5またはカウンタレジスタシングルポートRAM6に対するアクセスが可能となっている。読み出し時は、RAM選択信号によって、初期値レジスタシングルポートRAM5から読み出すか、カウンタレジスタシングルポートRAM6から読み出す。書込み時は、CPU初期値ライト信号を入力するか、CPUカウントライト信号により、いずれのRAMへのアクセスかを決める。このように、これらの区間において、CPUは必要に応じてデータのリードライトを行うことができる。区間TBでは、カウンタの内容が演算回路70によって読みだされる。そして、その値が0かどうか判定され、0の場合に、そのときのスロットで指定されている初期値レジスタから初期値が読みだされ、且つ、カウントアップ回路71の対応フリップフロップからカウントアップ信号が出力される。0でない場合には、カウント値から1を減算してその値を保持する。
【0020】
区間TDにおいては、上記保持していた値をカウンタに対し書き込む。以上のようにして、TA〜TDの4区間において1サイクルのカウンタ処理を終了する。カウンタnに対する処理を終了すると、続いて次のスロットに移ってカウンタn+1に対する処理を行う。N番目のカウンタNに対するカウンタ処理を行うと、次に、カウンタ1に対する処理を繰り返す。こうして、各カウンタレジスタ60に対し、時分割で且つ繰り返してカウンタ処理を行っていく。これにより、カウントアップ回路71のN個のフリップフロップからは、それぞれ周期の異なったパルス信号が連続出力される。
【0021】
以上の構成において、演算回路70は、1つの回路ですむために、Nが大きいほど、全体としての回路規模をより縮小することができる。
【0022】
図4は、上記カウンタ回路の第1の実施例のブロック図である。
【0023】
演算回路70は、初期値レジスタシングルポートRAM5からのデータをセレクタ700を介してレジスタで構成される保持回路701に一旦保持する。この保持されたデータは、セレクタ702を介して、カウンタレジスタシングルポートRAM6に入力し現在の処理スロットに対応するカウンタに書き込まれる。カウンタレジスタシングルポートRAM6から出力されるデータは、比較器703で0になっているかどうかの判定が行われ、0の時には、セレクタ700によって初期値レジスタシングルポートRAM5から出力されるデータを選択する。これにより、カウンタ処理が行われているカウンタの値が0になるとそのカウンタに対応する初期値レジスタから初期値が再度保持回路701に保持される。また、上記データが0でない時には、減算器704によって所定値である「−1」が減算され、セレクタ700によってこの減算結果が選択されて保持回路701に保持される。なお、減算器704によって減算される値は「−1」に限らない。減算される値を適当に設定することで、カウンタの値が0になるまでの時間を早くしたり遅くすることが出来る。また、減算器704を加算器に代えて、「+1」等の所定値を加算するようにしても良い。この場合には、カウンタの値は増えていくことになるから、オーバフローしてゼロになったタイミングが比較器703で検出されることになる。
【0024】
上記初期値が保持回路701に保持されるタイミングは、図3の区間TAまたはTCでCPU初期値ライト信号が入力されたときである。また、減算器704によって−1されたデータが保持回路701に保持されるタイミングはセレクト信号が0のときのクロックの立ち上がりであり、図3の区間TBおよびTDである。保持回路701に一旦保持されたデータは、区間TDにおいてカウンタレジスタシングルポートRAM6の対応カウンタに書き込まれる。保持回路701には、セレクト信号とクロックが入力している。セレクト信号は、区間TA〜TDを決める信号である。なお、動作開始時にはリセット信号によってセレクタ700が初期値レジスタシングルポートRAM5の出力データを選択するようにしている。これにより、動作開始時の区間TCにおいて保持回路701に初期値が保持されるようにしている。
【0025】
セレクタ705には、カウンタライト信号とCPUカウンタライト信号が入力し、いずれかの信号がセレクト信号によってセレクトされ、カウンタレジスタシングルポートRAM6のライト端子(書込み制御端子)に入力する。このCPU初期値ライト信号又はCPUカウンタライト信号は、初期値レジスタシングルポートRAM5又はカウンタレジスタシングルポートRAM6に対しCPU側からデータの書き込みを行う時の制御信号である。
【0026】
区間TAおよび区間TCは、CPUから初期値レジスタシングルポートRAM5又はカウンタレジスタシングルポートRAM6に対してアクセスすることのできる区間である。したがって、区間TAおよび区間TCにおいてCPUカウントライト信号がアクティブで且つセレクト信号が1の時にはセレクタ705はカウンタレジスタシングルポートRAM6のライト端子にCPUカウンタライト信号を出力する。初期値レジスタシングルポートRAM5への初期値の書き込みについては、ライト端子にCPU初期値ライト信号が直接入力しているため、上記区間とは関係なく書き込むことが可能である。
【0027】
一方、カウンタライト信号は、保持回路701に保持されているデータをカウンタレジスタシングルポートRAM6内のカウンタ処理を行っているカウンタに対して書き込むために形成される制御信号である。このカウンタライト信号は、セレクト信号によって区間TDが選択されている時にカウンタレジスタシングルポートRAM6のライト端子に入力する。この結果、区間TDにおいては、保持回路72に保持されているデータが対応のカウンタに対して書き込まれる。
【0028】
制御回路70は、さらにセレクタ706と保持回路707とを備えている。セレクタ706は、RAM選択信号によって初期値レジスタシングルポートRAM5からのデータかカウンタレジスタシングルポートRAM6からのデータをセレクトする。セレクトされたデータはセレクト信号が1で且つクロックの立ち上がりで保持回路707に保持され、CPUからその値を読み出せる。初期値レジスタシングルポートRAM5のデータ入力端子にはCPUライトデータが直接入力し、カウンタレジスタシングルポートRAM6のデータ入力端子にはCPUライトデータがセレクタ702を介して入力している。CPUライトデータはCPUからRAM5又は6に書き込まれるデータである。このデータは、初期値レジスタシングルポートRAM5に対し初期値として書き込まれ、カウンタレジスタシングルポートRAM6に対しては、必要に応じて、カウンタに対する初期値に代わるプリセットデータとして書き込まれる。
【0029】
カウントアップ回路71は、デコード出力が0〜N−1となっているデコード回路710と、各デコード出力端子に接続されるフリップフロップからなるカウントアップフリップフロップ711とで構成されている。各カウントアップフリップフロップ711からは、カウンタレジスタシングルポートRAM6の各カウンタ1〜Nに対応してカウントアップ信号が出力される。各カウントアップフリップフロップ711のD入力端子には比較器703が0を検出した時のアクティブ信号が入力されるため、各カウントアップフリップフロップ711は、対応のカウンタがカウントアップした時にカウントアップ信号を出力する。デコード回路710の入力にはアドレスカウンタ回路72からのアドレス信号が入力する。すなわち、デコード回路710は、現在示しているスロット対応アドレスをデコードして該アドレスに対応するカウントアップフリップフロップ711を選択する。
【0030】
アドレスカウンタ回路72は、アドレスカウンタ720と、このアドレスカウンタ720が示すアドレス又はCPUによって指定されるCPUアドレスのいずれかをセレクトするセレクタ721とで構成される。CPUから、初期値レジスタシングルポートRAM5又はカウンタレジスタシングルポートRAM6を直接選択してデータの読み書きを行う時には、CPUアドレスがセレクトされる。カウンタ処理を行う時にはアドレスカウンタ720のアドレスが選択される。すなわち、セレクタ721は、区間TA及びTCにおいてCPUアドレスを選択し、区間TB及び区間TDにおいてアドレスカウンタ720のアドレスを選択する。
【0031】
図5は、制御信号形成回路を示している。この回路は、Dフリップフロップ8、9と排他的論理和回路10とで構成される。カウンタライト及びセレクト信号は図6に示すようになる。図7は、上記カウンタ回路によるタイミングチャートを示している。図に示すように、4クロック分で1スロットを形成し、スロット内の区間TA及び区間TCにおいて、CPUから初期値レジスタシングルポートRAM5又はカウンタレジスタシングルポートRAM6へアクセスが可能となる。また、区間TBにおいてカウンタレジスタシングルポートRAM6内のスロット対応カウンタからデータが読みだされ、比較器703においてそのデータが0かどうかの判定が行われる。0の場合に、初期値がスロット対応初期値レジスタから読み出され、保持回路701に保持される。また、同時にスロット対応カウントアップフリップフロップ711からカウントアップ信号が出力される。0でない場合には、演算器704で読みだされたデータが−1され、その結果が保持回路701に保持される。そして、区間TDにおいて保持回路701に保持されていたデータがスロット対応カウンタに対し再書き込みされる。
【0032】
以下、次のスロット(サイクル)に対する処理が同様にして行われる。
【0033】
上記のようにして、シングルポートRAM5及び6を用い、カウンタ処理を行う制御回路70を各スロットで共用することによってカウンタ回路全体の回路規模を大幅に縮小することができる。また、カウンタ1からカウンタNまでの処理を終えると、再びカウンタ1に対する処理を繰り返すため、カウントアップ信号は、それぞれ周期の異なったN個のパルス信号列となる。
【0034】
図8〜図10は、本発明の第2の実施例を示している。この第2の実施例のカウンタ回路構成図は図4に示すものと同一であり、制御信号発生回路が図8に示すように異なったものとなっている。制御信号発生回路は、2つのDフリップフロップ8、9とDフリップフロップ8のD入力端子に接続される論理和回路11とで構成され、セレクト信号とカウンタライトのタイミングは図9に示すようになる。この回路では、1スロットはTA、TB、TCの3つの区間で構成され、区間TAはCPUが初期値レジスタシングルポートRAM5又はカウンタレジスタシングルポートRAM6に対するアクセスが可能となり、区間TBは図7の区間TBと同じ機能となり、区間TCは図7の区間TDと同じ機能となる。すなわち、区間TBではカウンタレジスタシングルポートRAM6のスロット対応カウンタからデータ(カウント値)が読みだされ、その値が0かどうかの比較が比較器703で行われ、0の場合、スロット対応初期値レジスタから初期値が保持回路701に保持される。また、スロット対応カウントアップフリップフロップ711からカウントアップ信号が出力される。0でない場合には、上記データ(カウント値)から演算器704によって−1され、その値が保持回路701に保持される。そして、区間TCにおいて、保持回路701に保持されたデータがスロット対応カウンタに書き込まれる。
【0035】
以下同様にして、各カウンタに対するカウンタ処理が時分割に且つ繰り返して実行されていく。
【0036】
本実施例では、1スロットが3区間で構成されるために、第1の実施例に比べて3/4の周期でカウンタを動作させることができるから、より高速処理が可能となる。
【0037】
なお、上記の実施形態で使用した初期値レジスタシングルポートRAM5及びカウンタレジスタシングルポートRAM6は、その外の記憶手段に変えることも可能である。
【0038】
(別の実施形態1)
図11は、本発明の別の実施形態のカウンタ回路を示している。
【0039】
構成において、図4に示す実施形態と相違する点は、アドレスカウンタ回路72の構成である。
【0040】
このアドレスカウンタ回路72は、カウンタの使用数X(カウンタレジスタシングルポートRAM6に割り当てられているカウンタ数をNとしたとき、X=<N)を記憶する使用カウンタ数保持回路722と、この使用カウンタ数保持回路722に記憶されているカウンタ数の範囲内においてカウンタを順次選択し(カウンタアドレスを0→1→2・・・のように順次選択する)、且つその順次選択動作を繰り返して行うカウンタアドレス更新回路とを備えている。
【0041】
カウンタアドレス更新回路は、現在のカウンタアドレスを保持するアドレス保持回路723と、このアドレス保持回路723で保持しているカウンタアドレスと上記使用カウンタ数保持回路722で保持しているカウンタ数とを比較する比較器724と、アドレス保持回路723で保持しているカウンタアドレスに+1する加算器725と、比較器724の比較結果に応じて、加算器725の出力か0を選択するセレクタ726と、区間TA及び区間TCにおいてCPUアドレスを選択し、区間TB及び区間TDにおいてアドレス保持回路723で保持しているカウンタアドレスを選択するセレクタ721とで構成される。
【0042】
上記カウンタアドレス更新回路は、例えば、使用カウンタ数保持回路722に4が記憶されているとすると、セレクタ721は、1カウンタ処理毎に区間TB及び区間TDにおいて、カウンタアドレスを0→1→2→3→4→0→2・・・・と繰り返し出力する。このため、カウンタレジスタシングルポートRAM6に多数のカウンタが割り当てられていても、カウンタの更新は、使用カウンタ数保持回路に722に記憶されているカウンタ数においてだけ行われる。そのため、無駄なカウンタ更新がなくなり、その分高速にカウント出来るようになる。なお、使用カウンタ数保持回路722には、予め、CPUによって使用カウンタ数が記憶される。
【0043】
(別の実施形態2)
図12は、本発明のさらに別の実施形態のカウンタ回路を示している。
【0044】
構成において、図4に示す実施形態と相違する点は、演算回路70の構成である。すなわち、演算回路70のセレクタ705には、ORゲート708を介してCPUカウンタライト信号とCPU初期値ライト信号が入力し、また、セレクタ700のセレクト信号は比較器703の出力信号だけで形成されるようになっている。したがって、CPU初期値ライト信号は、初期値レジスタシングルポートRAM5と共に、カウンタレジスタシングルポートRAM6にも同時に入力し、そのときのCPUライトデータが双方のRAM5、6に記憶される。すなわち、初期値が初期値レジスタシングルポートRAM5とカウンタレジスタシングルポートRAM6とに記憶されることになる。図4に示す回路では、リセット信号をセレクタ700のセレクト信号として入力することにより、初期値レジスタシングルポートRAM5に記憶されている初期値をカウンタレジスタシングルポートRAM6に入力するようにしているが、本実施形態では、初期値レジスタシングルポートRAM5に初期値を入力して記憶させるときに同時に、その初期値をカウンタレジスタシングルポートRAM6にも入力して記憶させる。これにより、リセット信号を形成するリセット回路がなくても初期値をカウンタレジスタシングルポートRAM6に記憶させることが出来、その分回路規模を小さくすることが出来る。
【0045】
【発明の効果】
本発明によれば、多数のカウンタに対するカウンタ処理を時分割で且つ繰り返して行い、制御回路を各カウンタのカウンタ処理において共用することができるため、カウンタ回路の回路規模を大幅に縮小することができる。
【0046】
また、カウント動作を行わせるカウンタの使用数を使用カウンタ数記憶手段に記憶しておくことにより、カウンタの更新は、使用するカウンタにおいてだけ行われる。そのため、無駄なカウンタ更新がなくなり、その分、使用するカウンタのカウント動作を高速に出来、より短い周期のパルス信号を形成出来る。
【図面の簡単な説明】
【図1】従来のカウンタ回路の構成図
【図2】本発明のカウンタ回路の実施形態の構成図
【図3】時分割処理について説明する図
【図4】第1の実施例の構成図
【図5】第1の実施例の制御信号発生回路の構成図
【図6】第1の実施例のセレクト信号及びカウンタライトのタイミングチャート
【図7】カウンタ処理のカウンタ処理のタイミングチャート
【図8】第2の実施例の制御信号発生回路の構成図
【図9】第2の実施例のセレクト信号及びカウンタライトのタイミングチャート
【図10】第2の実施例のカウンタ処理のタイミングチャート
【図11】本発明のカウンタ回路の別の実施形態の構成図
【図12】本発明のカウンタ回路のさらに別の実施形態の構成図
Claims (4)
- N個の初期値を記憶する初期値記憶手段と、前記各初期値が設定され、クロックに同期してカウントするN個のカウンタが割り当てられたカウンタ記憶手段と、前記各初期値を前記各カウンタに設定し、その後カウンタ処理を時分割で繰り返して行う制御回路と、を備え、前記制御回路は、クロックを分周して得られる複数のスロットで1つのカウンタに対する前記カウンタ処理を行い、該カウンタ処理は、前記複数のスロットの内の2つのスロットの各々において、前記カウンタの値を読み出して所定値の加減算を行う処理と、その結果を再度前記カウンタに書込む処理とを行うことを特徴とするパルス発生回路。
- 前記制御回路は、前記複数のスロットを3つのスロットで構成し、1番目のスロットで、カウンタを制御するCPUが前記初期値を前記カウンタに書き込んだり、または値を読み出したりする処理を行い、2番目のスロットで、前記カウンタの値を読み出して前記所定値の加減算処理を行い、3番目のスロットで、その結果を再度前記カウンタに書込む処理を行うことを特徴とする請求項1に記載のパルス発生回路。
- 前記制御回路は、前記カウンタを順次選択するアドレスカウンタ回路を備え、該アドレスカウンタ回路は、カウント動作を行わせるカウンタの使用数X(X=<N)を記憶する使用カウンタ数記憶手段と、該使用カウンタ数記憶手段に記憶されているカウンタ数の範囲においてカウンタを順次選択し、且つその順次選択動作を繰り返して行うカウンタアドレス更新回路と、を備えてなる請求項1又は2に記載のパルス発生回路。
- 前記制御回路は、前記初期値記憶手段と前記カウンタ記憶手段のそれぞれのデータ書込みを可能にするライト信号端子に対して、同時にライト信号を出力するゲート回路を備えたことを特徴とする、請求項1〜3のいずれかに記載のパルス発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002107056A JP3949995B2 (ja) | 2001-12-28 | 2002-04-09 | カウンタ回路 |
US10/329,425 US6895070B2 (en) | 2001-12-28 | 2002-12-27 | Counter circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-400930 | 2001-12-28 | ||
JP2001400930 | 2001-12-28 | ||
JP2002107056A JP3949995B2 (ja) | 2001-12-28 | 2002-04-09 | カウンタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003258628A JP2003258628A (ja) | 2003-09-12 |
JP3949995B2 true JP3949995B2 (ja) | 2007-07-25 |
Family
ID=26625396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002107056A Expired - Fee Related JP3949995B2 (ja) | 2001-12-28 | 2002-04-09 | カウンタ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6895070B2 (ja) |
JP (1) | JP3949995B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007013698A (ja) * | 2005-06-30 | 2007-01-18 | Sanyo Electric Co Ltd | 固体撮像素子の駆動装置 |
US7417474B1 (en) | 2005-12-23 | 2008-08-26 | Marvell International Ltd. | Clock frequency division methods and circuits |
JP5954077B2 (ja) * | 2012-09-25 | 2016-07-20 | 株式会社ソシオネクスト | カウンタ回路 |
US9413357B2 (en) | 2014-06-11 | 2016-08-09 | Cavium, Inc. | Hierarchical statistically multiplexed counters and a method thereof |
US9762228B2 (en) * | 2015-09-15 | 2017-09-12 | Qualcomm Incorporated | High-speed programmable clock divider |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0385816A (ja) | 1989-08-30 | 1991-04-11 | Hitachi Ltd | タイマ多重化回路 |
JPH08179998A (ja) | 1994-12-26 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 多段ハードウエアタイマ |
US6055289A (en) * | 1996-01-30 | 2000-04-25 | Micron Technology, Inc. | Shared counter |
-
2002
- 2002-04-09 JP JP2002107056A patent/JP3949995B2/ja not_active Expired - Fee Related
- 2002-12-27 US US10/329,425 patent/US6895070B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030123602A1 (en) | 2003-07-03 |
US6895070B2 (en) | 2005-05-17 |
JP2003258628A (ja) | 2003-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2646032B2 (ja) | Lifo方式の半導体記憶装置およびその制御方法 | |
JPH0731627B2 (ja) | メモリ−装置 | |
JP3949995B2 (ja) | カウンタ回路 | |
KR100498233B1 (ko) | 선입선출 메모리 회로 및 그 구현 방법 | |
JPH09167083A (ja) | 並列処理用割り算回路 | |
JPS63271601A (ja) | 出力パルス発生装置 | |
JP2661326B2 (ja) | エラスティックストア回路 | |
JP3567309B2 (ja) | カウンタ | |
JP2978643B2 (ja) | クロック分周回路 | |
GB2254754A (en) | Time switch speech-store module | |
JP2893350B2 (ja) | データ処理装置、画像処理装置、シフトレジスタ回路、ルックアップテーブル回路、演算回路、画像処理システム | |
JP3789448B2 (ja) | システムリソースプリスケーラを搭載したマイクロコントローラ | |
JPH0411388Y2 (ja) | ||
JP2563503B2 (ja) | 信号発生器 | |
KR0182037B1 (ko) | 오버샘플링 디지탈 필터 | |
JP2552029B2 (ja) | 演算回路装置 | |
JPS5932819B2 (ja) | アドレス制御装置 | |
KR920004989Y1 (ko) | 멀티 서브루틴이 가능한 전자식 계산기 | |
SU961151A1 (ru) | Недвоичный синхронный счетчик | |
JPH05276021A (ja) | 分周回路 | |
JPH03262206A (ja) | メモリ装置及びディジタル信号処理装置 | |
JP2000020392A (ja) | 巡回アドレス発生回路 | |
JPH02280527A (ja) | カウンタ回路 | |
JPH04283811A (ja) | タイマ回路 | |
JPH04264620A (ja) | Ramを使用したステータス保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050324 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070410 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070419 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070226 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |