JP3941974B2 - 同期式メモリのデータ出力バッファ制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、外部から印加される一定周期のクロック信号を使用してデータ出力バッファ制御信号を供給する同期式メモリのデータ出力バッファ制御回路に関するものである。
【０００２】
【従来の技術】
コンピュータシステムは、与えられた作業に対する命令を実行するための中央処理装置と、この中央処理装置の命令に応答してデータやプログラム等を貯蔵するためのメモリ装置に大別される。周知のように、メモリ装置の動作速度は中央処理装置の動作速度に比べて非常に遅い。従って、コンピュータシステムの性能を向上させるためには、中央処理装置の動作速度と共に、中央処理装置が待ち時間をもたずに動作できるようなメモリ装置のアクセス時間短縮ができるかぎり要求される。このような要求に応じて、システムによる外部クロック信号(EXTERNAL CLOCK)に同期して作動する内部クロック発生回路をメモリ装置内部に装備して、外部クロック信号を受けて一定の幅をもつオートパルス形態の内部クロック信号(INTERNAL CLOCK)を発生し、この内部クロック信号に同期して動作することによりメモリ装置を高速化する試みが進められている。この目的のメモリ装置を、特に同期式メモリ装置と称する。同期式メモリ装置においては、ローアドレスストローブ信号及びカラムアドレスストローブ信号の活性化によりラッチされたローアドレス及びカラムアドレスをもって指定されたメモリ装置のデータをデータ出力バッファを通じて出力する。その際の両アドレスストローブ信号の活性化からデータ出力に至るまでの最小時間がＣＡＳ待ち時間あるいはＲＡＳ待ち時間である。このＣＡＳ待ち時間あるいはＲＡＳ待ち時間は、メモリ装置の特性を判断する固有の値として与えられるものである。
【０００３】
図１は、同期式メモリ装置で使用される一般的なデータ出力バッファの回路図で、図２は、そのデータ出力バッファを活性化させる制御回路の回路図である。図１のような回路構成は当該分野で広く知られており、例えば本出願人による大韓民国特許９２−１８１３２号に詳細に開示されている。
【０００４】
図２を参照すると、内部クロック信号ＣＬＯＣＫ及びその反転クロック信号を制御入力とする４つの伝送ゲート５０，６０，７０，８０が直列に接続されており、初段の伝送ゲート５０の入力側に入力信号ＩＮＰＵＴが与えられる。これら伝送ゲート５０，６０，７０，８０の出力側には４つのラッチ回路５２，６２，７２，８２が１つずつ接続されている。２段目のラッチ回路６２の出力端には伝送ゲート９０の入力側が接続され、この伝送ゲート９０の制御電極には２クロック待ち時間信号ＣＬ２及びその反転信号が入力される。また、終段のラッチ回路８２の出力端は伝送ゲート１００の入力側へ接続され、この伝送ゲート１００の制御電極には３クロック待ち時間信号ＣＬ３及びその反転信号が入力される。そして、伝送ゲート９０，１００の各出力端は相互接続されて遅延回路１１０の入力端へ接続され、この遅延回路１１０から制御信号ＰＴＲＳＴが出力される。
【０００５】
図３に、図１及び図２に示した回路の読出動作タイミングを示し、図１〜図３を参照して従来技術によるデータ出力バッファの制御方法を説明する。
【０００６】
まず図３に示すように、図１及び図２の回路におけるＣＡＳ待ち時間は３である。即ち、カラムアドレスストローブ信号バーＣＡＳのエネーブルから外部クロック信号の３クロック後に外部へデータを取出す(fetch) ことが可能な回路が示されている。このように３クロックでデータを取出すためには、図３のタイミング図に示すように２クロックでデータ出力バッファが駆動され、３クロック前に予めデータが出力されていなければならない。
【０００７】
図１のデータ出力バッファにおいては、メモリセルから出力された有効データＤＯｉ，バーＤＯｉが内部クロック信号ＣＬＯＣＫの論理“ハイ”区間で受け入れられ、ラッチ手段１１，２１に貯蔵される。このラッチ手段１１，２１は、次の論理“ハイ”クロックまで貯蔵データをそのまま維持し、外部クロック信号に同期してのデータ出力を可能にする。データ出力バッファを活性化させる制御信号ＰＴＲＳＴは、読出動作で論理“ハイ”になってデータ出力バッファを活性化させ、書込動作で論理“ロウ”になってデータ出力バッファを非活性化させる役割をもつ。この制御信号ＰＴＲＳＴは、内部クロック信号に同期する信号であり、予めセッティングされたＣＡＳ待ち時間に応じてデータを出力するために、そのＣＡＳ待ち時間に応じた適正タイミングで用いられなければならない。制御信号ＰＴＲＳＴを発生する図２の回路を参照すれば、同期式メモリの多様なモードに従って予めＣＡＳ待ち時間を決定することが可能である。即ち、図２のような制御回路では、ＣＡＳ待ち時間に相応する動作を遂行できるように、読出命令の印加後にクロック数を計数する手段として伝送ゲート及びラッチが備えられている。
【０００８】
図示のＣＡＳ待ち時間３の構成とすれば、待ち時間信号ＣＬ２が“ロウ”、待ち時間信号ＣＬ３が“ハイ”で提供され、制御信号ＰＴＲＳＴの発生時点は読出命令印加後の１クロックを経た後の出力クロックの立上りである。しかしながらこの場合、図３に示すようにして時間ｔＳＡＣが制御信号ＰＴＲＳＴにより決定され、即ち、制御信号ＰＴＲＳＴを発生させるクロックとデータ出力バッファを駆動するクロックとが同一時点（エッジ）なので、制御信号ＰＴＲＳＴから有効な出力データの発生までが遅くなり、時間ｔＳＡＣが長くなる。そのため、あまり高速向きとは言えない。
【０００９】
そこで、図４のように低速性を改良したデータ出力バッファの制御回路が提案されている。図５は図４の回路の動作タイミングを示す。
【００１０】
図２の回路においては、ＣＡＳ待ち時間が３の場合、読出命令印加後の２番目の出力クロックに応じて制御信号ＰＴＲＳＴが発生した。これに対し図４の制御回路においては、読出命令印加後の１番目のクロックの立下りエッジに応じて制御信号ＰＴＲＳＴが発生され、線負荷(line loading)及びゲート遅延に起因したデータ出力バッファへ到達するまでの制御信号ＰＴＲＳの遅れを補償し、２番目のクロックが論理“ハイ”になる前に制御信号ＰＴＲＳＴがエネーブルとなるようにして時間ｔＳＡＣが長くなるのを防止している。従って、より高速のクロック信号に対応可能になっている。
【００１１】
【発明が解決しようとする課題】
図４に示した技術でも、動作周波数が更に高くなると時間ｔＳＡＣに影響するようになる。また、メモリサイズやその他条件により制御信号ＰＴＲＳＴに対する線負荷が増し、制御信号ＰＴＲＳＴがデータ出力バッファまで到達する時間が長くなるような場合の問題がある。即ち、制御信号ＰＴＲＳＴがクロックの立下りエッジを基点に発生してデータ出力バッファまで到達する時間よりも、クロック信号の論理“ロウ”区間の方が短い場合は、制御信号ＰＴＲＳＴが遅れるほどデータ出力も遅くなる。
【００１２】
従って、本発明の目的は、高い周波数でも適応的に動作する同期式メモリのデータ出力バッファ制御方法を提供することにある。
【００１３】
【課題を解決するための手段】
この目的のために本発明では、外部から供給される一定周期のクロック信号を受けて一定の幅をもつオートパルス形態の内部クロック信号を発生し、該内部クロック信号に同期して動作する半導体メモリ装置のデータ出力バッファ制御方法において、前記内部クロック信号によりデータ出力バッファの信号入力制御を行うようにし、そして、データ出力バッファの出力動作をエネーブルさせる制御信号を、前記内部クロック信号中の出力データを発生させる出力クロックよりも前の所定クロックに同期させてエネーブルとし且つこれを遅延させて前記出力クロック直前の入力抑止状態のときにデータ出力バッファへ提供することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１５】
図６は、データ出力バッファの制御回路を示す回路図で、図７にその動作タイミングを示す。図示の制御回路を用いたデータ出力バッファ制御方法における要点は、予め設定されたＣＡＳ待ち時間より少なくとも１クロック前に制御信号ＰＴＲＳＴをクロック同期させて発生する点にある。但し、単純に制御信号ＰＴＲＳＴをＣＡＳ待ち時間より１クロック前に発生させただけでは、データ出力バッファにおいて制御信号ＰＴＲＳＴが前クロックの論理“ハイ”区間で到達するようになるため、ＣＡＳ待ち時間に相応したタイミングでデータ出力を行えなくなる。そこで、制御信号ＰＴＲＳＴを遅延素子を通じて発生させる点も重要となる。この遅延素子により、１クロック前に発生された制御信号ＰＴＲＳＴは、データ出力バッファの信号入力を制御する内部クロック信号が論理“ロウ”の入力抑止状態になってから到達することになり、所望のタイミングでデータ出力を行えるようになる。
【００１６】
図６及び図７から分かるように、ＣＬ２＝“ロウ”、ＣＬ３＝“ハイ”のＣＡＳ待ち時間が３にセッティングされている場合、０番目のクロクックでカラムアドレスストローブ信号バーＣＡＳがエネーブルされて読出命令が印加された後、１番目のクロックで伝送ゲート６０が開いてラッチ回路６２の出力端Ｂが論理“ハイ”になる。ラッチ回路６２の出力端Ｂが論理“ハイ”になると、遅延素子２００を経て適正時間後に制御信号ＰＴＲＳＴが発生し、この制御信号ＰＴＲＳＴが線負荷及びバッファリングのためのゲート遅延を経てデータ出力バッファへ到達することになる。この制御信号ＰＴＲＳＴがデータ出力バッファに到達するときには、データ出力バッファの信号入力制御を行う内部クロック信号が既に論理“ロウ”になっており、従ってこのときにデータが外部へ出力されることはない。この後に再び内部クロック信号が論理“ハイ”になってデータ出力バッファの入力制御の伝送ゲート１０，２０，３０が開き、ラッチ手段１１，２１にメモリセルから伝達された有効データが貯蔵され、またラッチ手段３１に制御信号ＰＴＲＳＴが入ることにより、出力データが発生する。一度ラッチ手段に貯蔵されたデータは、次のクロックが来るまでは変化せず１クロックの間は維持される。
【００１７】
図８は、図４の回路と図６の回路とを比較する動作タイミング図である。同図において、点線が従来技術の動作波形を、実線が本実施形態の動作波形をそれぞれ示している。これを用いて従来技術と本発明の技術についてより詳しく対比説明すれば、次の通りである。制御信号ＰＴＲＳＴの発生時点からデータ出力バッファへの到達時点までの時間が一定であると仮定した場合、周波数が高くなると、従来の技術では２番目のクロックから出力データ発生までの時間ｔＳＡＣがクロックタイミングに対し足りなくなってくる。即ち、従来技術では制御信号ＰＴＲＳＴのデータ出力バッファ到達が遅く、データを出力するタイミングの出力クロック２が論理“ハイ”になってから到達することになるので、制御信号ＰＴＲＳＴにより時間ｔＳＡＣが決定される。しかしながら、本実施形態の場合は、制御信号ＰＴＲＳＴが、データ出力タイミングの出力クロック２が論理“ハイ”になる前にデータ出力バッファへ至るので、クロック２の論理“ハイ”遷移時点により時間ｔＳＡＣが決定される。
【００１８】
このように本発明は、同期式メモリ装置における出力データの速度を動作周波数が高い場合にも最大限保障することができる。
【図面の簡単な説明】
【図１】同期式メモリに使用される一般的なデータ出力バッファの回路図。
【図２】従来におけるデータ出力バッファ制御回路の一例を示す回路図。
【図３】図１及び図２に示す回路による出力動作タイミングを説明する信号波形図。
【図４】従来におけるデータ出力バッファ制御回路の他の例を示す回路図。
【図５】図１及び図４に示す回路による出力動作タイミングを説明する信号波形図。
【図６】本発明によるデータ出力バッファ制御回路の実施形態を示す回路図。
【図７】図１及び図６に示す回路による出力動作タイミングを説明する信号波形図。
【図８】図４の回路を用いた場合と図６の回路を用いた場合とで出力タイミングを比較して示す信号波形図。
【符号の説明】
ＥＸＴＥＲＮＡＬ ＣＬＯＣＫ 外部クロック信号
ＩＮＴＥＲＮＡＬ ＣＬＯＣＫ，ＣＬＯＣＫ 内部クロック信号
ＰＴＲＳＴ 制御信号
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、外部から印加される一定周期のクロック信号を使用してデータ出力バッファ制御信号を供給する同期式メモリのデータ出力バッファ制御回路に関するものである。
【０００２】
【従来の技術】
コンピュータシステムは、与えられた作業に対する命令を実行するための中央処理装置と、この中央処理装置の命令に応答してデータやプログラム等を貯蔵するためのメモリ装置に大別される。周知のように、メモリ装置の動作速度は中央処理装置の動作速度に比べて非常に遅い。従って、コンピュータシステムの性能を向上させるためには、中央処理装置の動作速度と共に、中央処理装置が待ち時間をもたずに動作できるようなメモリ装置のアクセス時間短縮ができるかぎり要求される。このような要求に応じて、システムによる外部クロック信号(EXTERNAL CLOCK)に同期して作動する内部クロック発生回路をメモリ装置内部に装備して、外部クロック信号を受けて一定の幅をもつオートパルス形態の内部クロック信号(INTERNAL CLOCK)を発生し、この内部クロック信号に同期して動作することによりメモリ装置を高速化する試みが進められている。この目的のメモリ装置を、特に同期式メモリ装置と称する。同期式メモリ装置においては、ローアドレスストローブ信号及びカラムアドレスストローブ信号の活性化によりラッチされたローアドレス及びカラムアドレスをもって指定されたメモリ装置のデータをデータ出力バッファを通じて出力する。その際の両アドレスストローブ信号の活性化からデータ出力に至るまでの最小時間がＣＡＳ待ち時間あるいはＲＡＳ待ち時間である。このＣＡＳ待ち時間あるいはＲＡＳ待ち時間は、メモリ装置の特性を判断する固有の値として与えられるものである。
【０００３】
図１は、同期式メモリ装置で使用される一般的なデータ出力バッファの回路図で、図２は、そのデータ出力バッファを活性化させる制御回路の回路図である。図１のような回路構成は当該分野で広く知られており、例えば本出願人による大韓民国特許９２−１８１３２号に詳細に開示されている。
【０００４】
図２を参照すると、内部クロック信号ＣＬＯＣＫ及びその反転クロック信号を制御入力とする４つの伝送ゲート５０，６０，７０，８０が直列に接続されており、初段の伝送ゲート５０の入力側に入力信号ＩＮＰＵＴが与えられる。これら伝送ゲート５０，６０，７０，８０の出力側には４つのラッチ回路５２，６２，７２，８２が１つずつ接続されている。２段目のラッチ回路６２の出力端には伝送ゲート９０の入力側が接続され、この伝送ゲート９０の制御電極には２クロック待ち時間信号ＣＬ２及びその反転信号が入力される。また、終段のラッチ回路８２の出力端は伝送ゲート１００の入力側へ接続され、この伝送ゲート１００の制御電極には３クロック待ち時間信号ＣＬ３及びその反転信号が入力される。そして、伝送ゲート９０，１００の各出力端は相互接続されて遅延回路１１０の入力端へ接続され、この遅延回路１１０から制御信号ＰＴＲＳＴが出力される。
【０００５】
図３に、図１及び図２に示した回路の読出動作タイミングを示し、図１〜図３を参照して従来技術によるデータ出力バッファの制御方法を説明する。
【０００６】
まず図３に示すように、図１及び図２の回路におけるＣＡＳ待ち時間は３である。即ち、カラムアドレスストローブ信号バーＣＡＳのエネーブルから外部クロック信号の３クロック後に外部へデータを取出す(fetch) ことが可能な回路が示されている。このように３クロックでデータを取出すためには、図３のタイミング図に示すように２クロックでデータ出力バッファが駆動され、３クロック前に予めデータが出力されていなければならない。
【０００７】
図１のデータ出力バッファにおいては、メモリセルから出力された有効データＤＯｉ，バーＤＯｉが内部クロック信号ＣＬＯＣＫの論理“ハイ”区間で受け入れられ、ラッチ手段１１，２１に貯蔵される。このラッチ手段１１，２１は、次の論理“ハイ”クロックまで貯蔵データをそのまま維持し、外部クロック信号に同期してのデータ出力を可能にする。データ出力バッファを活性化させる制御信号ＰＴＲＳＴは、読出動作で論理“ハイ”になってデータ出力バッファを活性化させ、書込動作で論理“ロウ”になってデータ出力バッファを非活性化させる役割をもつ。この制御信号ＰＴＲＳＴは、内部クロック信号に同期する信号であり、予めセッティングされたＣＡＳ待ち時間に応じてデータを出力するために、そのＣＡＳ待ち時間に応じた適正タイミングで用いられなければならない。制御信号ＰＴＲＳＴを発生する図２の回路を参照すれば、同期式メモリの多様なモードに従って予めＣＡＳ待ち時間を決定することが可能である。即ち、図２のような制御回路では、ＣＡＳ待ち時間に相応する動作を遂行できるように、読出命令の印加後にクロック数を計数する手段として伝送ゲート及びラッチが備えられている。
【０００８】
図示のＣＡＳ待ち時間３の構成とすれば、待ち時間信号ＣＬ２が“ロウ”、待ち時間信号ＣＬ３が“ハイ”で提供され、制御信号ＰＴＲＳＴの発生時点は読出命令印加後の１クロックを経た後の出力クロックの立上りである。しかしながらこの場合、図３に示すようにして時間ｔＳＡＣが制御信号ＰＴＲＳＴにより決定され、即ち、制御信号ＰＴＲＳＴを発生させるクロックとデータ出力バッファを駆動するクロックとが同一時点（エッジ）なので、制御信号ＰＴＲＳＴから有効な出力データの発生までが遅くなり、時間ｔＳＡＣが長くなる。そのため、あまり高速向きとは言えない。
【０００９】
そこで、図４のように低速性を改良したデータ出力バッファの制御回路が提案されている。図５は図４の回路の動作タイミングを示す。
【００１０】
図２の回路においては、ＣＡＳ待ち時間が３の場合、読出命令印加後の２番目の出力クロックに応じて制御信号ＰＴＲＳＴが発生した。これに対し図４の制御回路においては、読出命令印加後の１番目のクロックの立下りエッジに応じて制御信号ＰＴＲＳＴが発生され、線負荷(line loading)及びゲート遅延に起因したデータ出力バッファへ到達するまでの制御信号ＰＴＲＳの遅れを補償し、２番目のクロックが論理“ハイ”になる前に制御信号ＰＴＲＳＴがエネーブルとなるようにして時間ｔＳＡＣが長くなるのを防止している。従って、より高速のクロック信号に対応可能になっている。
【００１１】
【発明が解決しようとする課題】
図４に示した技術でも、動作周波数が更に高くなると時間ｔＳＡＣに影響するようになる。また、メモリサイズやその他条件により制御信号ＰＴＲＳＴに対する線負荷が増し、制御信号ＰＴＲＳＴがデータ出力バッファまで到達する時間が長くなるような場合の問題がある。即ち、制御信号ＰＴＲＳＴがクロックの立下りエッジを基点に発生してデータ出力バッファまで到達する時間よりも、クロック信号の論理“ロウ”区間の方が短い場合は、制御信号ＰＴＲＳＴが遅れるほどデータ出力も遅くなる。
【００１２】
従って、本発明の目的は、高い周波数でも適応的に動作する同期式メモリのデータ出力バッファ制御方法を提供することにある。
【００１３】
【課題を解決するための手段】
この目的のために本発明では、外部から供給される一定周期のクロック信号を受けて一定の幅をもつオートパルス形態の内部クロック信号を発生し、該内部クロック信号に同期して動作する半導体メモリ装置のデータ出力バッファ制御方法において、前記内部クロック信号によりデータ出力バッファの信号入力制御を行うようにし、そして、データ出力バッファの出力動作をエネーブルさせる制御信号を、前記内部クロック信号中の出力データを発生させる出力クロックよりも前の所定クロックに同期させてエネーブルとし且つこれを遅延させて前記出力クロック直前の入力抑止状態のときにデータ出力バッファへ提供することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１５】
図６は、データ出力バッファの制御回路を示す回路図で、図７にその動作タイミングを示す。図示の制御回路を用いたデータ出力バッファ制御方法における要点は、予め設定されたＣＡＳ待ち時間より少なくとも１クロック前に制御信号ＰＴＲＳＴをクロック同期させて発生する点にある。但し、単純に制御信号ＰＴＲＳＴをＣＡＳ待ち時間より１クロック前に発生させただけでは、データ出力バッファにおいて制御信号ＰＴＲＳＴが前クロックの論理“ハイ”区間で到達するようになるため、ＣＡＳ待ち時間に相応したタイミングでデータ出力を行えなくなる。そこで、制御信号ＰＴＲＳＴを遅延素子を通じて発生させる点も重要となる。この遅延素子により、１クロック前に発生された制御信号ＰＴＲＳＴは、データ出力バッファの信号入力を制御する内部クロック信号が論理“ロウ”の入力抑止状態になってから到達することになり、所望のタイミングでデータ出力を行えるようになる。
【００１６】
図６及び図７から分かるように、ＣＬ２＝“ロウ”、ＣＬ３＝“ハイ”のＣＡＳ待ち時間が３にセッティングされている場合、０番目のクロクックでカラムアドレスストローブ信号バーＣＡＳがエネーブルされて読出命令が印加された後、１番目のクロックで伝送ゲート６０が開いてラッチ回路６２の出力端Ｂが論理“ハイ”になる。ラッチ回路６２の出力端Ｂが論理“ハイ”になると、遅延素子２００を経て適正時間後に制御信号ＰＴＲＳＴが発生し、この制御信号ＰＴＲＳＴが線負荷及びバッファリングのためのゲート遅延を経てデータ出力バッファへ到達することになる。この制御信号ＰＴＲＳＴがデータ出力バッファに到達するときには、データ出力バッファの信号入力制御を行う内部クロック信号が既に論理“ロウ”になっており、従ってこのときにデータが外部へ出力されることはない。この後に再び内部クロック信号が論理“ハイ”になってデータ出力バッファの入力制御の伝送ゲート１０，２０，３０が開き、ラッチ手段１１，２１にメモリセルから伝達された有効データが貯蔵され、またラッチ手段３１に制御信号ＰＴＲＳＴが入ることにより、出力データが発生する。一度ラッチ手段に貯蔵されたデータは、次のクロックが来るまでは変化せず１クロックの間は維持される。
【００１７】
図８は、図４の回路と図６の回路とを比較する動作タイミング図である。同図において、点線が従来技術の動作波形を、実線が本実施形態の動作波形をそれぞれ示している。これを用いて従来技術と本発明の技術についてより詳しく対比説明すれば、次の通りである。制御信号ＰＴＲＳＴの発生時点からデータ出力バッファへの到達時点までの時間が一定であると仮定した場合、周波数が高くなると、従来の技術では２番目のクロックから出力データ発生までの時間ｔＳＡＣがクロックタイミングに対し足りなくなってくる。即ち、従来技術では制御信号ＰＴＲＳＴのデータ出力バッファ到達が遅く、データを出力するタイミングの出力クロック２が論理“ハイ”になってから到達することになるので、制御信号ＰＴＲＳＴにより時間ｔＳＡＣが決定される。しかしながら、本実施形態の場合は、制御信号ＰＴＲＳＴが、データ出力タイミングの出力クロック２が論理“ハイ”になる前にデータ出力バッファへ至るので、クロック２の論理“ハイ”遷移時点により時間ｔＳＡＣが決定される。
【００１８】
このように本発明は、同期式メモリ装置における出力データの速度を動作周波数が高い場合にも最大限保障することができる。
【図面の簡単な説明】
【図１】同期式メモリに使用される一般的なデータ出力バッファの回路図。
【図２】従来におけるデータ出力バッファ制御回路の一例を示す回路図。
【図３】図１及び図２に示す回路による出力動作タイミングを説明する信号波形図。
【図４】従来におけるデータ出力バッファ制御回路の他の例を示す回路図。
【図５】図１及び図４に示す回路による出力動作タイミングを説明する信号波形図。
【図６】本発明によるデータ出力バッファ制御回路の実施形態を示す回路図。
【図７】図１及び図６に示す回路による出力動作タイミングを説明する信号波形図。
【図８】図４の回路を用いた場合と図６の回路を用いた場合とで出力タイミングを比較して示す信号波形図。
【符号の説明】
ＥＸＴＥＲＮＡＬ ＣＬＯＣＫ 外部クロック信号
ＩＮＴＥＲＮＡＬ ＣＬＯＣＫ，ＣＬＯＣＫ 内部クロック信号
ＰＴＲＳＴ 制御信号
Claims (1)
- 外部から供給される一定周期のクロック信号を受けて一定の幅をもつオートパルス形態の内部クロック信号を発生し、該内部クロック信号に同期して動作する半導体メモリ装置のデータ出力バッファ制御方法において、
前記データ出力バッファは、
前記内部クロック信号に応じてメモリセルから出力されるデータを伝送する伝送ゲートと、
前記伝送ゲートから出力されるデータを貯蔵するラッチ手段と、
前記内部クロック信号及び制御信号に応じて前記ラッチ手段に貯蔵されたデータを出力するドライバと、
を備え、
前記データ出力バッファ制御方法は、
前記内部クロック信号中の出力データを発生させる出力クロックの１クロック前のクロックに同期した信号を遅延させることによって、前記出力クロックの１クロック前のクロックが前記伝送ゲートを遮断状態にしているときに前記制御信号をエネーブル状態とする工程と、
前記出力クロックが前記伝送ゲートを伝送状態にして、エネーブル状態になっている前記制御信号が前記ドライバの出力動作をエネーブルする工程と、
を含むことを特徴とするデータ出力バッファ制御方法。
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