JP3941641B2 - 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 Download PDFInfo
- Publication number
- JP3941641B2 JP3941641B2 JP2002271433A JP2002271433A JP3941641B2 JP 3941641 B2 JP3941641 B2 JP 3941641B2 JP 2002271433 A JP2002271433 A JP 2002271433A JP 2002271433 A JP2002271433 A JP 2002271433A JP 3941641 B2 JP3941641 B2 JP 3941641B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon carbide
- carbide semiconductor
- type
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 70
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 69
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 230000005684 electric field Effects 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 20
- 239000010410 layer Substances 0.000 description 30
- 230000015556 catabolic process Effects 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- -1 nitrogen ions Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H01L29/7835—
-
- H01L29/66068—
-
- H01L29/7838—
-
- H01L29/1608—
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
【非特許文献１】
「論文 "High-Voltage Lateral RESURF MOSFET's on 4H-SiC,”IEEE Electron Device Lett., vol. 21, pp. 356-358, 2000. K. Chatty, S. Banerjee, T. P. Chow, and R. J. Gutmann」
【非特許文献２】
「論文 "The Planar 6H-SiC ACCUFET: A New High-Voltage Power MOSFET Structure,”IEEE Electron Device Lett., vol. 18, pp. 589-591, 1997. P. M. Shenoy and B. J. Baliga」
本発明は、炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
炭化珪素半導体装置の一例としては、例えば上記非特許文献１に記載のように、反転型チャネルを有する炭化珪素 ＲＥＳＵＲＦ ＭＯＳＦＥＴ が知られている。また、反転型チャネルを有する炭化珪素 ＲＥＳＵＲＦ ＭＯＳＦＥＴ における、オン抵抗が高いという問題を解決するために、例えば上記非特許文献２に記載のように、反転型チャネルに代わって蓄積型チャネルを用いたデバイスも提案されている。
【０００３】
蓄積型チャネルを用いた ＲＥＳＵＲＦ ＭＯＳＦＥＴ の断面構造は図１５に示すような構造をしている。
【０００４】
図１５に示す通りゲート電極７０の下部のチャネルとして動作する領域にＰ−型エピタキシャル領域２０とは逆導電型のＮ−型蓄積層１２０が形成されており、このようなＮ−型蓄積層１２０を設けることでチャネルをオンさせたときのキャリア（電子）の数を増やしチャネル抵抗を低減することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の蓄積型チャネルを用いた ＲＥＳＵＲＦ ＭＯＳＦＥＴ は、Ｐ−型エピタキシャル領域２０にＮ型不純物をドープしてＮ−型蓄積層１２０とＮ−型電界緩和領域３０を形成する製造方法を採用しているために次のような問題点がある。
【０００６】
Ｎ−型蓄積層１２０とＮ−型電界緩和領域３０とは不純物濃度など形成する条件が異なるために各々別の工程で形成する必要があり、チャネル抵抗を低減するためにはＮ−型蓄積層１２０とＮ−型電界緩和領域３０とは互いに接触している必要がある。Ｐ−型エピタキシャル領域２０にＮ型不純物をドープするときに用いるマスクの位置合わせ精度を考慮し、後者の必要性を満足させようとすると、図１５に示す通りＮ−型蓄積層１２０の一部とＮ−型電界緩和領域３０の一部とが重なる重複部分５００が形成されてしまう。
【０００７】
この重複部分５００は、Ｎ−型蓄積層１２０を形成する工程とＮ−型電界緩和領域３０を形成する工程の２回分不純物がドープされてしまうので不純物濃度が高くなり、ＭＯＳＦＥＴのオフ時にドレイン電極に高電圧を印加すると重複部分５００近傍のゲート絶縁膜が絶縁破壊を起こすという問題がある。
【０００８】
本発明の目的は、上記の問題を解決し、オフ時においてもゲート絶縁膜が絶縁破壊を起こすことがない炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明においては、炭化珪素半導体基板の主表面上に、蓄積型チャネル領域を部分として含むエピタキシャル層を形成することを特徴とする炭化珪素半導体装置の製造方法を構成することによって、上記目的を達成する。
【００１０】
【発明の効果】
本発明の実施によって、オフ時においてもゲート絶縁膜が絶縁破壊を起こすことがない、炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置を提供することが可能となる。
【００１１】
【発明の実施の形態】
以下、この発明の実施例を図面に従って説明する。なお、以下の実施例及び参考例で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
【００１２】
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００１３】
〔実施例１〕
図１は、本発明によって製造される、炭化珪素半導体装置の実施例の断面構造図を示している。図に示すように、高濃度Ｐ＋型ＳｉＣ基板１０上にＰ−型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の所定領域には、Ｎ−型電界緩和領域３０が形成される。Ｎ−型電界緩和領域３０を含むＰ−型ＳｉＣエピタキシャル領域２０上、すなわち、Ｎ−型電界緩和領域３０を含む炭化珪素半導体基板の主表面上には、Ｎ−型のチャネル領域１３０を部分として含むＮ−型エピタキシャル層が形成され、チャネル領域１３０に接続されて、Ｎ＋型ソース領域５０が配置される。また、Ｎ−型電界緩和領域３０内にはＮ＋型ドレイン領域４０が配置される。
【００１４】
そしてＮ−型エピタキシャル層（その一部分がチャネル領域１３０である）の上にはゲート絶縁膜６０を介してゲート電極７０が配置され、ゲート電極７０は層間絶縁膜８０にて覆われている。Ｎ＋型ドレイン領域４０、Ｎ＋型ソース領域５０のそれぞれに接するようにドレイン電極９０、ソース電極１００が形成されるとともに、Ｐ＋型ＳｉＣ基板１０の裏面にも電極１１０（ボディコンタクト）が形成されている。
【００１５】
この実施例の炭化珪素半導体装置の動作について説明する。
【００１６】
ソース電極１００と裏面電極１１０を接地させてドレイン電極９０に電圧を印加した状態で、ゲート電極７０に正の電圧が印加されると、ゲート絶縁膜６０の下にチャネルが形成され、ドレイン電極９０からソース電極１００へと電流を流すことが可能となる。
【００１７】
また、ゲート電極７０に印加された電圧を取り去ることによってドレイン電極９０とソース電極１００との間は電気的に絶縁され、オフ状態となる。
【００１８】
特に、オフ状態でドレイン電極９０に高い電圧が印加された時は、蓄積型チャネル領域１３０に電界緩和領域３０と重なった不純物濃度の大きい領域が存在しない（後述の製造方法の説明参照）ため、ゲート電極７０端下のゲート絶縁膜６０が破壊することがない。すなわち、オフ状態でドレイン電極９０に高い電圧が印加されると、Ｎ−型電界緩和領域３０とＰ−型エピタキシャル領域２０との接合に逆方向電圧が印加され、空乏層は電界緩和領域３０内で縦方向と横方向に２次元的に広がる。電界緩和領域３０の厚さが十分に薄い場合には、横方向の空乏層が縦方向に伸びた空乏層の影響を受けて半導体表面での電界が低減される。半導体表面での電界はＰ−/Ｎ−接合とＮ−/Ｎ＋接合でピークをもち、その間の電界緩和領域３０内部では電界は、ピーク値より小さいほぼ−定の値をとる。デバイスの横方向の耐圧は表面での電界の積分値で与えられるから、ＲＥＳＵＲＦ ＭＯＳＦＥＴ では、電圧降下を電界緩和領域３０全体で受け持つことによってドレイン耐圧を向上させている。
【００１９】
次に、本実施例で示した炭化珪素半導体装置の製造方法の一例を、図２から図７の各断面図を用いて説明する。
【００２０】
図２の工程では、Ｐ＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＰ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００２１】
図３の工程では、エピタキシャル領域２０に対して犠牲酸化を行いその犠牲酸化膜を除去した後に、マスク材１５０を用いて例えば１００〜１０００℃で窒素イオン１６０を例えば１０ｋＶ〜２ＭＶの加速電圧で多段注入し、Ｎ−型電界緩和領域３０を形成する（第１の工程）。総ドーズ量は例えば１×１０１２〜１×１０１５/ｃｍ２である。もちろんＮ型不純物としては窒素の他に燐、ヒ素などを用いてもよい。
【００２２】
図４の工程では、Ｎ−型電界緩和領域３０を含むＰ−型エピタキシャル領域２０の主表面上、すなわち、Ｎ−型電界緩和領域３０を含む炭化珪素半導体基板の主表面上に、例えば不純物濃度が１×１０１５〜１×１０１７ｃｍ−３、厚さが１０〜１００００オングストロームのＮ−型エピタキシャル層（その一部分がチャネル領域１３０である）をエピタキシャル成長する（第２の工程）。このときの成長条件は、ソースガスとしてＳｉＨ４、Ｃ３Ｈ８、Ｈ２を用い、成長温度を例えば１６００℃程度とする。このようにして形成されたチャネル領域１３０においては、均一な濃度で不純物がドーピングされているので、従来技術の場合とは異なり、不純物濃度が局所的大きい部分が存在しない。これが、本発明に係る炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置の特徴である。
【００２３】
なお、チャネル領域１３０は、チャネル領域１３０を部分として含むＮ−型エピタキシャル層とＰ−型エピタキシャル領域２０との間のビルトインポテンシャルの差、及び該Ｎ−型エピタキシャル層とゲート電極７０との間の仕事関数の差により生じた電位によって、完全に空乏化される。このＮ−型エピタキシャル層の厚さ及び不純物濃度は、ゲート電圧を印加しないオフ時に、このＮ−型エピタキシャル層、したがって、チャネル領域１３０が完全に空乏化するように設定される。
【００２４】
図５の工程では、マスク材１５１を用いて、Ｎ−型エピタキシャル層（その一部分がチャネル領域１３０である）上の所定領域（マスク材１５１で覆われていない領域）を通して、例えば１００〜１０００℃で燐イオン１６１を例えば１０ｋＶ〜１ＭＶの加速電圧で多段注入し、Ｎ＋型ドレイン領域４０及びＮ＋型ソース領域５０を形成する（第３の工程）。総ドーズ量は例えば１×１０１２〜１×１０１６/ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００２５】
その後１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００２６】
図６の工程では、ゲート絶縁膜６０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極７０を形成する。次に層間絶縁膜８０としてＣＶＤ酸化膜を堆積する。
【００２７】
図７の工程では、層間絶縁膜８０に対しＮ＋型ドレイン領域４０及びＮ＋型ソース領域５０のそれぞれの領域上にコンタクトホールを開孔し、それぞれの開孔部にドレイン電極９０及びソース電極１００を形成する。また、Ｐ＋型基板１０裏面に基板電極１１０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す炭化珪素半導体装置が完成する。
【００２８】
これらの結果次の効果が得られる。
【００２９】
ゲート絶縁膜の下のエピタキシャル成長で形成した蓄積型チャネル領域１３０には、電界緩和領域３０と重なった不純物濃度の大きい領域が存在しない。そのため、オフ時にソース-ドレイン間に高い電圧を印加しても、ゲート電極７０端下のゲート絶縁膜６０が破壊することなく、電界緩和領域３０内に空乏層が伸びて、高ドレイン耐圧が得られる。
【００３０】
また蓄積型チャネル領域１３０を用いているため、反転型チャネルを用いたトランジスタと比べて、チャネル移動度を大きくしてオン抵抗を向上（すなわち低下）させるとともに、低いゲート電圧でトランジスタをオン状態にスイッチングできる。
【００３１】
〔参考例〕
図８は、本発明の参考例となる炭化珪素半導体装置の製造方法によって製造される、炭化珪素半導体装置の断面構造図を示している。
【００３２】
図８に示すように、Ｐ型ＳｉＣ基板１７０上にＮ−型ＳｉＣエピタキシャル領域１８０が形成されている。そしてエピタキシャル領域１８０の所定領域には、Ｐ−型ベース領域１４０が形成される。Ｐ−型ベース領域１４０を含むＮ−型ＳｉＣエピタキシャル領域１８０上、すなわち、Ｐ−型ベース領域１４０を含む炭化珪素半導体基板の主表面上には、Ｎ−型エピタキシャル層（その一部分がチャネル領域１３１である）が形成され、このチャネル領域１３１に接続されて、Ｎ＋型ドレイン領域４１が配置される。また、Ｐ−型ベース領域１４０内にはＮ＋型ソース領域５１が配置される。
【００３３】
そしてＮ−型エピタキシャル層（その一部分がチャネル領域１３１である）の上にはゲート絶縁膜６１を介してゲート電極７１が配置され、ゲート電極７１は層間絶縁膜８１にて覆われている。Ｎ＋型ドレイン領域４１、Ｎ＋型ソース領域５１それぞれに接するようにドレイン電極９１、ソース電極１０１が形成されるとともに、Ｐ型ＳｉＣ基板１７０の裏面にも電極１１１（ボディコンタクト）が形成されている。
【００３４】
この参考例の炭化珪素半導体装置の動作について説明する。
【００３５】
ソース電極１０１と裏面電極１１１を接地させてドレイン電極９１に電圧を印加した状態で、ゲート電極７１に正の電圧が印加されると、ゲート絶縁膜６１の下にチャネルが形成され、ドレイン電極９１からソース電極１０１へと電流を流すことが可能となる。
【００３６】
また、ゲート電極７１に印加された電圧を取り去ることによってドレイン電極９１とソース電極１０１との間は電気的に絶縁され、オフ状態となる。
【００３７】
特に、オフ状態でドレイン電極９１に高い電圧が印加された時は、蓄積型チャネル領域１３１にＮ−型エピタキシャル領域１８０と重なった不純物濃度の大きい領域が存在しない（後述の製造方法の説明参照）ため、ゲート電極７１端下のゲート絶縁膜６１が破壊することなく、上記のようにＮ−型エピタキシャル領域１８０内に空乏層が伸びて、高ドレイン耐圧が得られる。
【００３８】
次に、本参考例で示した炭化珪素半導体装置の製造方法の一例を、図９から図１４の各断面図を用いて説明する。
【００３９】
図９の工程では、Ｐ型ＳｉＣ基板１７０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜５０μｍのＮ−型ＳｉＣエピタキシャル領域１８０が形成されている。
【００４０】
図１０の工程では、エピタキシャル領域１８０に対して犠牲酸化を行いその犠牲酸化膜を除去した後に、マスク材１５２を用いて例えば１００〜１０００℃でアルミニウムイオン１６２を例えば１０ｋＶ〜２ＭＶの加速電圧で多段注入し、Ｐ−型ベース領域１４０を形成する（第１の工程）。総ドーズ量は例えば１×１０１２〜１×１０１５/ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００４１】
図１１の工程では、Ｐ−型ベース領域１４０を含むＮ−型エピタキシャル領域１８０の主表面上、すなわち、Ｐ−型ベース領域１４０を含む炭化珪素半導体基板の主表面上に、例えば不純物濃度が１×１０１５〜１×１０１７ｃｍ−３、厚さが１０〜１００００オングストロームのＮ−型エピタキシャル層（その一部分がチャネル領域１３１である）をエピタキシャル成長する（第２の工程）。このときの成長条件は、ソースガスとしてＳｉＨ４、Ｃ３Ｈ８、Ｈ２を用い、成長温度を例えば１６００℃程度とする。このようにして形成されたチャネル領域１３１においては、均一な濃度で不純物がドーピングされているので、不純物濃度が局所的に大きい部分が存在しない。これが、本参考例の炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置の特徴である。
【００４２】
なお、チャネル領域１３１は、チャネル領域１３１を部分として含むＮ−型エピタキシャル層とＰ−型ベース領域１４０との間のビルトインポテンシャルの差、及び該Ｎ−型エピタキシャル層とゲート電極７１との間の仕事関数の差により生じた電位によって、完全に空乏化される。このＮ−型エピタキシャル層の厚さ及び不純物濃度は、ゲート電圧を印加しないオフ時にチャネル領域１３１が完全に空乏化するように設定される。
【００４３】
図１２の工程では、マスク材１５３を用いて、Ｎ−型エピタキシャル層（その一部分がチャネル領域１３１である）上から例えば１００〜１０００℃で燐イオン１６３を例えば１０ｋＶ〜１ＭＶの加速電圧で多段注入し、Ｎ＋型ドレイン領域４１及びＮ＋型ソース領域５１を形成する（第３の工程）。総ドーズ量は例えば１×１０１２〜１×１０１６/ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００４４】
その後１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００４５】
図１３の工程では、ゲート絶縁膜６１を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極７１を形成する。次に層間絶縁膜８１としてＣＶＤ酸化膜を堆積する。
【００４６】
図１４の工程では、層間絶縁膜８１に対しＮ＋型ドレイン領域４１及びＮ＋型ソース領域５１のそれぞれの領域上にコンタクトホールを開孔し、それぞれの開孔部にドレイン電極９１及びソース電極１０１を形成する。また、Ｐ型基板１７０裏面に基板電極１１１として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図８に示す炭化珪素半導体装置が完成する。
【００４７】
これらの結果次の効果が得られる。
【００４８】
ゲート絶縁膜の下の蓄積型チャネル領域１３１にはＮ−型エピタキシャル領域１８０と重なった不純物濃度の大きい領域が存在しない。そのため、オフ時にソース-ドレイン間に高い電圧を印加しても、ゲート電極７１端下のゲート絶縁膜６１が破壊することなく、Ｎ−型エピタキシャル領域１８０内に空乏層が伸びて、高ドレイン耐圧が得られる。
【００４９】
また蓄積型チャネル１３１を用いているため、反転型チャネルを用いたトランジスタと比べて、チャネル移動度を大きくしてオン抵抗を向上（すなわち低下）させるとともに、低いゲート電圧でトランジスタをオン状態にスイッチングできる。
【図面の簡単な説明】
【図１】 本発明第１の実施例を示す断面図である。
【図２】 本発明第１の実施例の製造工程を示す断面図である。
【図３】 本発明第１の実施例の製造工程を示す断面図である。
【図４】 本発明第１の実施例の製造工程を示す断面図である。
【図５】 本発明第１の実施例の製造工程を示す断面図である。
【図６】 本発明第１の実施例の製造工程を示す断面図である。
【図７】 本発明第１の実施例の製造工程を示す断面図である。
【図８】 参考例を示す断面図である。
【図９】 参考例の製造工程を示す断面図である。
【図１０】 参考例の製造工程を示す断面図である。
【図１１】 参考例の製造工程を示す断面図である。
【図１２】 参考例の製造工程を示す断面図である。
【図１３】 参考例の製造工程を示す断面図である。
【図１４】 参考例の製造工程を示す断面図である。
【図１５】 従来技術による炭化珪素半導体装置を示す断面図である。
【符号の説明】
１０…Ｐ＋型ＳｉＣ基板、２０…Ｐ−型ＳｉＣエピタキシャル領域、３０…Ｎ−型電界緩和領域、４０、４１…Ｎ＋型ドレイン領域、５０、５１…Ｎ＋型ソース領域、６０、６１…ゲート絶縁膜、７０、７１…ゲート電極、８０、８１…層間絶縁膜、９０、９１…ドレイン電極、１００、１０１…ソース電極、１１０、１１１…裏面電極（ボディコンタクト）、１２０…Ｎ−型蓄積層、１３０、１３１…チャネル領域、１４０…ベース領域、１５０、１５１、１５２、１５３…マスク材、１６０、１６１、１６２、１６３…イオン、１７０…Ｐ型ＳｉＣ基板、１８０…エピタキシャル領域、５００…重複部分。
【発明の属する技術分野】
【非特許文献１】
「論文 "High-Voltage Lateral RESURF MOSFET's on 4H-SiC,”IEEE Electron Device Lett., vol. 21, pp. 356-358, 2000. K. Chatty, S. Banerjee, T. P. Chow, and R. J. Gutmann」
【非特許文献２】
「論文 "The Planar 6H-SiC ACCUFET: A New High-Voltage Power MOSFET Structure,”IEEE Electron Device Lett., vol. 18, pp. 589-591, 1997. P. M. Shenoy and B. J. Baliga」
本発明は、炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
炭化珪素半導体装置の一例としては、例えば上記非特許文献１に記載のように、反転型チャネルを有する炭化珪素 ＲＥＳＵＲＦ ＭＯＳＦＥＴ が知られている。また、反転型チャネルを有する炭化珪素 ＲＥＳＵＲＦ ＭＯＳＦＥＴ における、オン抵抗が高いという問題を解決するために、例えば上記非特許文献２に記載のように、反転型チャネルに代わって蓄積型チャネルを用いたデバイスも提案されている。
【０００３】
蓄積型チャネルを用いた ＲＥＳＵＲＦ ＭＯＳＦＥＴ の断面構造は図１５に示すような構造をしている。
【０００４】
図１５に示す通りゲート電極７０の下部のチャネルとして動作する領域にＰ−型エピタキシャル領域２０とは逆導電型のＮ−型蓄積層１２０が形成されており、このようなＮ−型蓄積層１２０を設けることでチャネルをオンさせたときのキャリア（電子）の数を増やしチャネル抵抗を低減することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の蓄積型チャネルを用いた ＲＥＳＵＲＦ ＭＯＳＦＥＴ は、Ｐ−型エピタキシャル領域２０にＮ型不純物をドープしてＮ−型蓄積層１２０とＮ−型電界緩和領域３０を形成する製造方法を採用しているために次のような問題点がある。
【０００６】
Ｎ−型蓄積層１２０とＮ−型電界緩和領域３０とは不純物濃度など形成する条件が異なるために各々別の工程で形成する必要があり、チャネル抵抗を低減するためにはＮ−型蓄積層１２０とＮ−型電界緩和領域３０とは互いに接触している必要がある。Ｐ−型エピタキシャル領域２０にＮ型不純物をドープするときに用いるマスクの位置合わせ精度を考慮し、後者の必要性を満足させようとすると、図１５に示す通りＮ−型蓄積層１２０の一部とＮ−型電界緩和領域３０の一部とが重なる重複部分５００が形成されてしまう。
【０００７】
この重複部分５００は、Ｎ−型蓄積層１２０を形成する工程とＮ−型電界緩和領域３０を形成する工程の２回分不純物がドープされてしまうので不純物濃度が高くなり、ＭＯＳＦＥＴのオフ時にドレイン電極に高電圧を印加すると重複部分５００近傍のゲート絶縁膜が絶縁破壊を起こすという問題がある。
【０００８】
本発明の目的は、上記の問題を解決し、オフ時においてもゲート絶縁膜が絶縁破壊を起こすことがない炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明においては、炭化珪素半導体基板の主表面上に、蓄積型チャネル領域を部分として含むエピタキシャル層を形成することを特徴とする炭化珪素半導体装置の製造方法を構成することによって、上記目的を達成する。
【００１０】
【発明の効果】
本発明の実施によって、オフ時においてもゲート絶縁膜が絶縁破壊を起こすことがない、炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置を提供することが可能となる。
【００１１】
【発明の実施の形態】
以下、この発明の実施例を図面に従って説明する。なお、以下の実施例及び参考例で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
【００１２】
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００１３】
〔実施例１〕
図１は、本発明によって製造される、炭化珪素半導体装置の実施例の断面構造図を示している。図に示すように、高濃度Ｐ＋型ＳｉＣ基板１０上にＰ−型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の所定領域には、Ｎ−型電界緩和領域３０が形成される。Ｎ−型電界緩和領域３０を含むＰ−型ＳｉＣエピタキシャル領域２０上、すなわち、Ｎ−型電界緩和領域３０を含む炭化珪素半導体基板の主表面上には、Ｎ−型のチャネル領域１３０を部分として含むＮ−型エピタキシャル層が形成され、チャネル領域１３０に接続されて、Ｎ＋型ソース領域５０が配置される。また、Ｎ−型電界緩和領域３０内にはＮ＋型ドレイン領域４０が配置される。
【００１４】
そしてＮ−型エピタキシャル層（その一部分がチャネル領域１３０である）の上にはゲート絶縁膜６０を介してゲート電極７０が配置され、ゲート電極７０は層間絶縁膜８０にて覆われている。Ｎ＋型ドレイン領域４０、Ｎ＋型ソース領域５０のそれぞれに接するようにドレイン電極９０、ソース電極１００が形成されるとともに、Ｐ＋型ＳｉＣ基板１０の裏面にも電極１１０（ボディコンタクト）が形成されている。
【００１５】
この実施例の炭化珪素半導体装置の動作について説明する。
【００１６】
ソース電極１００と裏面電極１１０を接地させてドレイン電極９０に電圧を印加した状態で、ゲート電極７０に正の電圧が印加されると、ゲート絶縁膜６０の下にチャネルが形成され、ドレイン電極９０からソース電極１００へと電流を流すことが可能となる。
【００１７】
また、ゲート電極７０に印加された電圧を取り去ることによってドレイン電極９０とソース電極１００との間は電気的に絶縁され、オフ状態となる。
【００１８】
特に、オフ状態でドレイン電極９０に高い電圧が印加された時は、蓄積型チャネル領域１３０に電界緩和領域３０と重なった不純物濃度の大きい領域が存在しない（後述の製造方法の説明参照）ため、ゲート電極７０端下のゲート絶縁膜６０が破壊することがない。すなわち、オフ状態でドレイン電極９０に高い電圧が印加されると、Ｎ−型電界緩和領域３０とＰ−型エピタキシャル領域２０との接合に逆方向電圧が印加され、空乏層は電界緩和領域３０内で縦方向と横方向に２次元的に広がる。電界緩和領域３０の厚さが十分に薄い場合には、横方向の空乏層が縦方向に伸びた空乏層の影響を受けて半導体表面での電界が低減される。半導体表面での電界はＰ−/Ｎ−接合とＮ−/Ｎ＋接合でピークをもち、その間の電界緩和領域３０内部では電界は、ピーク値より小さいほぼ−定の値をとる。デバイスの横方向の耐圧は表面での電界の積分値で与えられるから、ＲＥＳＵＲＦ ＭＯＳＦＥＴ では、電圧降下を電界緩和領域３０全体で受け持つことによってドレイン耐圧を向上させている。
【００１９】
次に、本実施例で示した炭化珪素半導体装置の製造方法の一例を、図２から図７の各断面図を用いて説明する。
【００２０】
図２の工程では、Ｐ＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＰ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００２１】
図３の工程では、エピタキシャル領域２０に対して犠牲酸化を行いその犠牲酸化膜を除去した後に、マスク材１５０を用いて例えば１００〜１０００℃で窒素イオン１６０を例えば１０ｋＶ〜２ＭＶの加速電圧で多段注入し、Ｎ−型電界緩和領域３０を形成する（第１の工程）。総ドーズ量は例えば１×１０１２〜１×１０１５/ｃｍ２である。もちろんＮ型不純物としては窒素の他に燐、ヒ素などを用いてもよい。
【００２２】
図４の工程では、Ｎ−型電界緩和領域３０を含むＰ−型エピタキシャル領域２０の主表面上、すなわち、Ｎ−型電界緩和領域３０を含む炭化珪素半導体基板の主表面上に、例えば不純物濃度が１×１０１５〜１×１０１７ｃｍ−３、厚さが１０〜１００００オングストロームのＮ−型エピタキシャル層（その一部分がチャネル領域１３０である）をエピタキシャル成長する（第２の工程）。このときの成長条件は、ソースガスとしてＳｉＨ４、Ｃ３Ｈ８、Ｈ２を用い、成長温度を例えば１６００℃程度とする。このようにして形成されたチャネル領域１３０においては、均一な濃度で不純物がドーピングされているので、従来技術の場合とは異なり、不純物濃度が局所的大きい部分が存在しない。これが、本発明に係る炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置の特徴である。
【００２３】
なお、チャネル領域１３０は、チャネル領域１３０を部分として含むＮ−型エピタキシャル層とＰ−型エピタキシャル領域２０との間のビルトインポテンシャルの差、及び該Ｎ−型エピタキシャル層とゲート電極７０との間の仕事関数の差により生じた電位によって、完全に空乏化される。このＮ−型エピタキシャル層の厚さ及び不純物濃度は、ゲート電圧を印加しないオフ時に、このＮ−型エピタキシャル層、したがって、チャネル領域１３０が完全に空乏化するように設定される。
【００２４】
図５の工程では、マスク材１５１を用いて、Ｎ−型エピタキシャル層（その一部分がチャネル領域１３０である）上の所定領域（マスク材１５１で覆われていない領域）を通して、例えば１００〜１０００℃で燐イオン１６１を例えば１０ｋＶ〜１ＭＶの加速電圧で多段注入し、Ｎ＋型ドレイン領域４０及びＮ＋型ソース領域５０を形成する（第３の工程）。総ドーズ量は例えば１×１０１２〜１×１０１６/ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００２５】
その後１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００２６】
図６の工程では、ゲート絶縁膜６０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極７０を形成する。次に層間絶縁膜８０としてＣＶＤ酸化膜を堆積する。
【００２７】
図７の工程では、層間絶縁膜８０に対しＮ＋型ドレイン領域４０及びＮ＋型ソース領域５０のそれぞれの領域上にコンタクトホールを開孔し、それぞれの開孔部にドレイン電極９０及びソース電極１００を形成する。また、Ｐ＋型基板１０裏面に基板電極１１０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す炭化珪素半導体装置が完成する。
【００２８】
これらの結果次の効果が得られる。
【００２９】
ゲート絶縁膜の下のエピタキシャル成長で形成した蓄積型チャネル領域１３０には、電界緩和領域３０と重なった不純物濃度の大きい領域が存在しない。そのため、オフ時にソース-ドレイン間に高い電圧を印加しても、ゲート電極７０端下のゲート絶縁膜６０が破壊することなく、電界緩和領域３０内に空乏層が伸びて、高ドレイン耐圧が得られる。
【００３０】
また蓄積型チャネル領域１３０を用いているため、反転型チャネルを用いたトランジスタと比べて、チャネル移動度を大きくしてオン抵抗を向上（すなわち低下）させるとともに、低いゲート電圧でトランジスタをオン状態にスイッチングできる。
【００３１】
〔参考例〕
図８は、本発明の参考例となる炭化珪素半導体装置の製造方法によって製造される、炭化珪素半導体装置の断面構造図を示している。
【００３２】
図８に示すように、Ｐ型ＳｉＣ基板１７０上にＮ−型ＳｉＣエピタキシャル領域１８０が形成されている。そしてエピタキシャル領域１８０の所定領域には、Ｐ−型ベース領域１４０が形成される。Ｐ−型ベース領域１４０を含むＮ−型ＳｉＣエピタキシャル領域１８０上、すなわち、Ｐ−型ベース領域１４０を含む炭化珪素半導体基板の主表面上には、Ｎ−型エピタキシャル層（その一部分がチャネル領域１３１である）が形成され、このチャネル領域１３１に接続されて、Ｎ＋型ドレイン領域４１が配置される。また、Ｐ−型ベース領域１４０内にはＮ＋型ソース領域５１が配置される。
【００３３】
そしてＮ−型エピタキシャル層（その一部分がチャネル領域１３１である）の上にはゲート絶縁膜６１を介してゲート電極７１が配置され、ゲート電極７１は層間絶縁膜８１にて覆われている。Ｎ＋型ドレイン領域４１、Ｎ＋型ソース領域５１それぞれに接するようにドレイン電極９１、ソース電極１０１が形成されるとともに、Ｐ型ＳｉＣ基板１７０の裏面にも電極１１１（ボディコンタクト）が形成されている。
【００３４】
この参考例の炭化珪素半導体装置の動作について説明する。
【００３５】
ソース電極１０１と裏面電極１１１を接地させてドレイン電極９１に電圧を印加した状態で、ゲート電極７１に正の電圧が印加されると、ゲート絶縁膜６１の下にチャネルが形成され、ドレイン電極９１からソース電極１０１へと電流を流すことが可能となる。
【００３６】
また、ゲート電極７１に印加された電圧を取り去ることによってドレイン電極９１とソース電極１０１との間は電気的に絶縁され、オフ状態となる。
【００３７】
特に、オフ状態でドレイン電極９１に高い電圧が印加された時は、蓄積型チャネル領域１３１にＮ−型エピタキシャル領域１８０と重なった不純物濃度の大きい領域が存在しない（後述の製造方法の説明参照）ため、ゲート電極７１端下のゲート絶縁膜６１が破壊することなく、上記のようにＮ−型エピタキシャル領域１８０内に空乏層が伸びて、高ドレイン耐圧が得られる。
【００３８】
次に、本参考例で示した炭化珪素半導体装置の製造方法の一例を、図９から図１４の各断面図を用いて説明する。
【００３９】
図９の工程では、Ｐ型ＳｉＣ基板１７０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜５０μｍのＮ−型ＳｉＣエピタキシャル領域１８０が形成されている。
【００４０】
図１０の工程では、エピタキシャル領域１８０に対して犠牲酸化を行いその犠牲酸化膜を除去した後に、マスク材１５２を用いて例えば１００〜１０００℃でアルミニウムイオン１６２を例えば１０ｋＶ〜２ＭＶの加速電圧で多段注入し、Ｐ−型ベース領域１４０を形成する（第１の工程）。総ドーズ量は例えば１×１０１２〜１×１０１５/ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００４１】
図１１の工程では、Ｐ−型ベース領域１４０を含むＮ−型エピタキシャル領域１８０の主表面上、すなわち、Ｐ−型ベース領域１４０を含む炭化珪素半導体基板の主表面上に、例えば不純物濃度が１×１０１５〜１×１０１７ｃｍ−３、厚さが１０〜１００００オングストロームのＮ−型エピタキシャル層（その一部分がチャネル領域１３１である）をエピタキシャル成長する（第２の工程）。このときの成長条件は、ソースガスとしてＳｉＨ４、Ｃ３Ｈ８、Ｈ２を用い、成長温度を例えば１６００℃程度とする。このようにして形成されたチャネル領域１３１においては、均一な濃度で不純物がドーピングされているので、不純物濃度が局所的に大きい部分が存在しない。これが、本参考例の炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置の特徴である。
【００４２】
なお、チャネル領域１３１は、チャネル領域１３１を部分として含むＮ−型エピタキシャル層とＰ−型ベース領域１４０との間のビルトインポテンシャルの差、及び該Ｎ−型エピタキシャル層とゲート電極７１との間の仕事関数の差により生じた電位によって、完全に空乏化される。このＮ−型エピタキシャル層の厚さ及び不純物濃度は、ゲート電圧を印加しないオフ時にチャネル領域１３１が完全に空乏化するように設定される。
【００４３】
図１２の工程では、マスク材１５３を用いて、Ｎ−型エピタキシャル層（その一部分がチャネル領域１３１である）上から例えば１００〜１０００℃で燐イオン１６３を例えば１０ｋＶ〜１ＭＶの加速電圧で多段注入し、Ｎ＋型ドレイン領域４１及びＮ＋型ソース領域５１を形成する（第３の工程）。総ドーズ量は例えば１×１０１２〜１×１０１６/ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００４４】
その後１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００４５】
図１３の工程では、ゲート絶縁膜６１を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極７１を形成する。次に層間絶縁膜８１としてＣＶＤ酸化膜を堆積する。
【００４６】
図１４の工程では、層間絶縁膜８１に対しＮ＋型ドレイン領域４１及びＮ＋型ソース領域５１のそれぞれの領域上にコンタクトホールを開孔し、それぞれの開孔部にドレイン電極９１及びソース電極１０１を形成する。また、Ｐ型基板１７０裏面に基板電極１１１として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図８に示す炭化珪素半導体装置が完成する。
【００４７】
これらの結果次の効果が得られる。
【００４８】
ゲート絶縁膜の下の蓄積型チャネル領域１３１にはＮ−型エピタキシャル領域１８０と重なった不純物濃度の大きい領域が存在しない。そのため、オフ時にソース-ドレイン間に高い電圧を印加しても、ゲート電極７１端下のゲート絶縁膜６１が破壊することなく、Ｎ−型エピタキシャル領域１８０内に空乏層が伸びて、高ドレイン耐圧が得られる。
【００４９】
また蓄積型チャネル１３１を用いているため、反転型チャネルを用いたトランジスタと比べて、チャネル移動度を大きくしてオン抵抗を向上（すなわち低下）させるとともに、低いゲート電圧でトランジスタをオン状態にスイッチングできる。
【図面の簡単な説明】
【図１】 本発明第１の実施例を示す断面図である。
【図２】 本発明第１の実施例の製造工程を示す断面図である。
【図３】 本発明第１の実施例の製造工程を示す断面図である。
【図４】 本発明第１の実施例の製造工程を示す断面図である。
【図５】 本発明第１の実施例の製造工程を示す断面図である。
【図６】 本発明第１の実施例の製造工程を示す断面図である。
【図７】 本発明第１の実施例の製造工程を示す断面図である。
【図８】 参考例を示す断面図である。
【図９】 参考例の製造工程を示す断面図である。
【図１０】 参考例の製造工程を示す断面図である。
【図１１】 参考例の製造工程を示す断面図である。
【図１２】 参考例の製造工程を示す断面図である。
【図１３】 参考例の製造工程を示す断面図である。
【図１４】 参考例の製造工程を示す断面図である。
【図１５】 従来技術による炭化珪素半導体装置を示す断面図である。
【符号の説明】
１０…Ｐ＋型ＳｉＣ基板、２０…Ｐ−型ＳｉＣエピタキシャル領域、３０…Ｎ−型電界緩和領域、４０、４１…Ｎ＋型ドレイン領域、５０、５１…Ｎ＋型ソース領域、６０、６１…ゲート絶縁膜、７０、７１…ゲート電極、８０、８１…層間絶縁膜、９０、９１…ドレイン電極、１００、１０１…ソース電極、１１０、１１１…裏面電極（ボディコンタクト）、１２０…Ｎ−型蓄積層、１３０、１３１…チャネル領域、１４０…ベース領域、１５０、１５１、１５２、１５３…マスク材、１６０、１６１、１６２、１６３…イオン、１７０…Ｐ型ＳｉＣ基板、１８０…エピタキシャル領域、５００…重複部分。
Claims (2)
- 所定の導電型である炭化珪素半導体基板と、
前記炭化珪素半導体基板の主表面上に形成される前記炭化珪素半導体基板とは異なる導電型のソース領域と、
前記炭化珪素半導体基板の主表面上に前記ソース領域と離間した位置に形成される前記ソース領域と同じ導電型の電界緩和領域と、
該電界緩和領域の主表面に形成される前記ソース領域と同じ導電型のドレイン領域と、
該ドレイン領域及び前記ソース領域と接続して前記炭化珪素半導体基板の主表面上に形成される前記ソース領域と同じ導電型のチャネル領域と、
該チャネル領域上にゲート絶縁膜を介して形成されるゲート電極と、
を具備した炭化珪素半導体装置の製造方法において、
前記炭化珪素半導体基板の主表面上の所定領域に、前記電界緩和領域を形成する第１の工程と、
前記第１の工程で形成された前記電界緩和領域を含む前記炭化珪素半導体基板の主表面上に、前記チャネル領域を部分として含む炭化珪素エピタキシャル層を形成する第２の工程と、
前記第２の工程で形成された前記炭化珪素エピタキシャル層上の所定領域を通して不純物を導入することによって、前記第１の工程で形成された前記電界緩和領域内及び前記第２の工程で形成された前記炭化珪素エピタキシャル層内に、前記ドレイン領域を形成する第３の工程と、
を備えることを特徴とする炭化珪素半導体装置の製造方法。 - 所定の導電型である炭化珪素半導体基板と、
前記炭化珪素半導体基板の主表面上に形成される前記炭化珪素半導体基板とは異なる導電型のソース領域と、
前記炭化珪素半導体基板の主表面上に前記ソース領域と離間した位置に形成される前記ソース領域と同じ導電型の電界緩和領域と、
該電界緩和領域の主表面に形成される前記ソース領域と同じ導電型のドレイン領域と、
該ドレイン領域及び前記ソース領域と接続して前記炭化珪素半導体基板の主表面上に形成される前記ソース領域と同じ導電型のチャネル領域と、
該チャネル領域上にゲート絶縁膜を介して形成されるゲート電極と、
を具備した炭化珪素半導体装置であって、
前記電界緩和領域を含む前記炭化珪素半導体基板の主表面上に、前記チャネル領域を部分として含む不純物濃度が均一な炭化珪素エピタキシャル層が形成され、
前記電界緩和領域内及び前記炭化珪素エピタキシャル層内に前記ドレイン領域が形成されたことを特徴とする炭化珪素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002271433A JP3941641B2 (ja) | 2002-09-18 | 2002-09-18 | 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002271433A JP3941641B2 (ja) | 2002-09-18 | 2002-09-18 | 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004111614A JP2004111614A (ja) | 2004-04-08 |
| JP3941641B2 true JP3941641B2 (ja) | 2007-07-04 |
Family
ID=32268745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002271433A Expired - Fee Related JP3941641B2 (ja) | 2002-09-18 | 2002-09-18 | 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3941641B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102668094A (zh) * | 2010-10-29 | 2012-09-12 | 松下电器产业株式会社 | 半导体元件以及半导体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8410489B2 (en) | 2009-04-30 | 2013-04-02 | Panasonic Corporation | Semiconductor element, semiconductor device, and power converter |
| WO2011021361A1 (ja) * | 2009-08-19 | 2011-02-24 | パナソニック株式会社 | 半導体素子、半導体装置および電力変換器 |
| JP5623898B2 (ja) * | 2010-12-21 | 2014-11-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6228428B2 (ja) * | 2013-10-30 | 2017-11-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP3584824A4 (en) * | 2017-02-14 | 2020-08-05 | Nissan Motor Co., Ltd. | SEMICONDUCTOR DEVICE AND CORRESPONDING PRODUCTION PROCESS |
| FR3086101B1 (fr) * | 2018-09-17 | 2022-07-08 | Ion Beam Services | Dispositif d'amelioration de la mobilite des porteurs dans un canal de mosfet sur carbure de silicium |
| KR20230093791A (ko) * | 2021-12-20 | 2023-06-27 | 한국전기연구원 | 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법 |
-
2002
- 2002-09-18 JP JP2002271433A patent/JP3941641B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102668094A (zh) * | 2010-10-29 | 2012-09-12 | 松下电器产业株式会社 | 半导体元件以及半导体装置 |
| US8809871B2 (en) | 2010-10-29 | 2014-08-19 | Panasonic Corporation | Semiconductor element and semiconductor device |
| CN102668094B (zh) * | 2010-10-29 | 2015-02-25 | 松下电器产业株式会社 | 半导体元件以及半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004111614A (ja) | 2004-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9142663B2 (en) | Silicon carbide devices having smooth channels | |
| JP5603008B2 (ja) | 大きな反転層移動度を有するＳｉＣＭＯＳＦＥＴの形成方法 | |
| US6429041B1 (en) | Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation | |
| US9876103B2 (en) | Semiconductor device and transistor cell having a diode region | |
| US7705362B2 (en) | Silicon carbide devices with hybrid well regions | |
| US7381992B2 (en) | Silicon carbide power devices with self-aligned source and well regions | |
| US8288220B2 (en) | Methods of forming semiconductor devices including epitaxial layers and related structures | |
| JP2000106371A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2002203967A (ja) | 半導体素子 | |
| JP2012114104A (ja) | 蓄積型絶縁ゲート型電界効果型トランジスタ | |
| JP3939583B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3941641B2 (ja) | 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 | |
| JP3496509B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| US6150671A (en) | Semiconductor device having high channel mobility and a high breakdown voltage for high power applications | |
| JP2005353877A (ja) | 半導体装置 | |
| JP4765175B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2001352065A (ja) | 電界効果トランジスタおよびその製造方法 | |
| EP0890183B1 (en) | A FIELD EFFECT TRANSISTOR OF SiC AND A METHOD FOR PRODUCTION THEREOF | |
| JP2004253427A (ja) | 炭化珪素半導体素子 | |
| JP2007019095A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070126 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070326 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3941641 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |