JP3800863B2

JP3800863B2 - Display device

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Publication number: JP3800863B2
Application number: JP15576199A
Authority: JP
Inventors: 実神原; 誠佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1999-06-02
Filing date: 1999-06-02
Publication date: 2006-07-26
Anticipated expiration: 2019-06-02
Also published as: JP2000347628A

Description

【０００１】
【発明の属する技術分野】
本発明は、線順次選択で駆動される表示装置に関する。
【０００２】
【従来の技術】
マトリクス状に配置された複数の画素によって画像を表示する液晶表示装置には、単純マトリクス方式のものとアクティブマトリクス方式のものとがある。このうちで行毎に画素を選択して画像データ信号を書き込むためのアクティブ素子としてＴＦＴ（Thin Film Transistor）を用いた液晶表示装置（ＴＦＴ液晶表示装置）が、応答特性が速いといった特徴があることから、広く用いられている。
【０００３】
図１１は、従来のＴＦＴ液晶表示装置の構成を示すブロック図である。図示するように、この液晶表示装置は、液晶表示素子５１と、ゲートドライバ５２と、データドライバ５３と、コントローラ５４とから構成されている。
【０００４】
液晶表示素子５１は、一対の基板間に液晶を封入したもので、その一方の基板上には、複数の画素電極がマトリクス状に形成されており、画素間の行方向にはゲートラインＧＬ１〜ＧＬｎ（走査ライン）が、画素間の列方向にはデータラインＤＬが伸延して形成されている。また、この基板上には、各画素電極に対応して、ゲートがゲートラインＧＬ１〜ＧＬｎに、ドレインがデータラインＤＬに、ソースが画素電極にそれぞれ接続されたＴＦＴ５１ａが形成されている。
【０００５】
液晶表示素子５１の他方の基板上には、第１基板上の複数の画素電極のそれぞれに対向し、接地電位が印加されている共通電極が形成されている。そして、画素電極と、共通電極と、その間の液晶とによって、図１１に等価回路で示す画素容量５１ｂが形成される。そして、画素容量５１ｂに保持されている電圧によって、その間の液晶の配向状態を変化させることにより、画像が表示される。
【０００６】
図１１の液晶表示装置において、ゲートドライバ５２及びデータドライバ５３は、基板上に形成されている。
【０００７】
このような液晶表示装置では、液晶表示素子５１とゲートドライバ５２及びデータドライバ５３は、例えば、図１２に示すようにパネル５０上に配置されることとなる。しかしながら、この配置では、パネル５０上で液晶表示素子５１を中央にバランスよく配置するようにしているため、液晶表示素子５１を包囲するパネル５０の四辺のうち、ゲートドライバ５２が載置されている辺と対向する辺は、ゲートドライバ５２の占有している幅だけ液晶表示素子５１から延出し、表示領域を大きくするという観点からすると好ましくない。一方、表示領域を大きくするため、液晶表示素子５１をゲートドライバ５２が形成されていない方に片寄ってパネル５０上に配置した場合には、液晶表示素子５１の位置バランスという観点からすると好ましくない。
【０００８】
これに対して、図１３（各画素の等価回路は省略）に示すように、例えば、奇数フィールドで液晶表示素子５１の奇数番目のゲートラインＧＬを走査する第１ゲートドライバ５２ａと、偶数フィールドで偶数番目のゲートラインＧＬを走査する第２ゲートドライバ５２ｂとを有する液晶表示装置も知られている。この場合、図１４に示すように、液晶表示素子５１は、パネル５０上のほぼ中央に配置することができるようになる。
【０００９】
ここで、第１ゲートドライバ５２ａは、コントローラ５４からの制御信号ｃｎｔ１のうちのクロック信号に合わせて信号を転送するシフトレジスタ５５と、シフトレジスタ５５から転送された信号を出力レベルに調整し奇数行のゲートラインＧＬ１、ＧＬ３、……ＧＬｎ−１に出力する出力バッファ５６と、から構成される。第２ゲートドライバ５２ｂは、コントローラ５４からの制御信号ｃｎｔ２のうちのクロック信号に合わせて信号を転送するシフトレジスタ５７と、シフトレジスタ５７から転送された信号を出力レベルに調整し偶数行のゲートラインＧＬ２、ＧＬ４、……ＧＬｎに出力するする出力バッファ５８と、から構成される。
【００１０】
しかしながら、図１３、図１４に示すような液晶表示装置では、第１ゲートドライバ５２ａと第２ゲートドライバ５２ｂとを異なるタイミングで動作させるために、コントローラ５４からそれぞれ独立した制御信号ｃｎｔ１、ｃｎｔ２を供給しなければならないために配線数が多くなり、この分の面積を要することとなる。また、第１ゲートドライバ５２ａ及び第２ゲートドライバ５２ｂは、ともに図１１に示すゲートドライバ５２をそのまま用いてそれぞれ半分の数の段から出力しているため、図１１の表示装置に比べて倍の面積を要することとなる。そして、シフトレジスタ５５、５７からの出力信号を出力バッファ５６、５８を介して出力しているために出力バッファ５６、５８の分の面積を確保しなければならなかった。
【００１１】
このような問題は、液晶表示素子以外の表示素子、例えば、有機ＥＬ（エレクトロルミネッセンス）表示素子とそれを駆動するドライバとを備えた表示装置や、さらには撮像素子とそれを駆動するドライバとを備えた撮像素子においても生じていた。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、表示素子とそれを駆動するドライバとの関係において、表示素子のドライバに対する面積割合を大きくし、しかも表示素子をほぼ中央に配置することができる表示装置を提供することにある。
【００１３】
本発明の他の目的は、走査用のドライバを表示素子を介して対向するように配置しても、ドライバを制御するための制御信号の種類が多くならない表示装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかる表示装置は、
マトリクス状に配置され、それぞれ供給された表示信号に対応する画像を表示する複数の表示画素と、前記マトリクスの行方向に形成され、前記表示画素を選択するための２本以上の走査ラインと、前記マトリクスの列方向に形成され、選択されている走査ラインに対応する表示画素に表示信号を供給するためのデータラインとを備える表示素子と、
外部からの開始信号または隣接する偶数番目の走査ラインに出力された選択信号を入力して、外部から供給される制御信号に従って、それぞれ奇数番目の走査ラインに選択信号を出力する段を備える奇数ドライバと、前記マトリクス状の表示画素を挟んで前記奇数ドライバと対向して形成され、外部からの開始信号または隣接する奇数番目の走査ラインに出力された選択信号を入力して、外部から供給される制御信号に従って、それぞれ偶数番目の走査ラインに選択信号を出力する段を備える偶数ドライバとからなる走査ドライバと、
を備えることを特徴とする。
【００１５】
上記表示装置では、走査ドライバは、奇数ドライバと偶数ドライバとに別れ、それぞれ表示素子を挟むように配置される。このため、表示素子を走査ドライバに対して中央に配置することができるようになり、また、表示素子を中央に配置するために無駄な領域を設ける必要がないので、表示素子のドライバに対する面積比を大きく取ることができる。
【００１６】
走査ドライバの構成としては、奇数ドライバの各段と偶数ドライバの各段とを一列に交互に並べ、各段を直接接続することも可能である。走査ドライバは、表示素子の一方の側に配置されることとなる（これを関連技術とする）。これに対して、上記表示装置での走査ドライバは、表示素子を挟むように配置されるが、関連技術での走査ドライバが表示素子の走査ラインを制御するために外部から供給する制御信号と、実質的に同一の制御信号のみを奇数ドライバまたは偶数ドライバにのみ供給すればよいこととなる。このため上記表示装置の走査ドライバを制御するための制御装置は、関連技術の場合と同様に構成でき、複雑化されない。
【００１７】
なお、上記表示装置における行方向とは表示画素のマトリクスの一方向を、列方向とは前記一方向に直交する方向を意味するものであり、上記表示装置が電子機器に実際に組み込まれた場合の特定の方向を意味するものではない。
【００１８】
上記表示装置において、前記奇数ドライバと前記偶数ドライバとは、前記表示素子の走査ラインが形成されている基板上に、前記マトリクス状の表示画素を挟んで形成されているものとすることができる。
【００１９】
表示素子では、一般に、表示画素の選択のために各表示画素に対応して走査ラインに接続されているアクティブ素子が形成される。また、奇数ドライバと偶数ドライバの各段の構成要素として、一般に、アクティブ素子が含まれることとなる。このため、上記のように奇数ドライバと偶数ドライバとが表示素子と同一の基板上に形成されることによって、表示素子のアクティブ素子を形成するプロセスにおいて走査ドライバの形成を行うことが可能となる。
【００２０】
上記表示装置は、外部から供給された画像データを前記マトリクスの行単位で蓄積し、該蓄積した画像データに対応した表示信号を、前記走査ドライバからの選択信号によって選択されている表示画素に前記データラインを介して出力するデータドライバをさらに備えるものとしてもよい。
【００２１】
この場合、前記データドライバは、前記表示素子のデータラインが形成されている基板上に形成されてなるものとすることができる。
【００２２】
データドライバの構成要素としても、一般に、アクティブ素子が含まれることとなるが、上記のようにデータドライバが表示素子と同一の基板上に形成されることによって、表示素子のアクティブ素子を形成するプロセスにおいてデータドライバの形成を行うことが可能となる。
【００２３】
上記表示装置において、
前記奇数ドライバは、例えば、１番目の段が外部からの開始信号を入力して、前記制御信号に従って、１番目の走査ラインに選択信号を出力し、（ｈ＋１）番目（ｈ：１以上の整数）の段が２ｈ番目の走査ラインに出力された選択信号を入力して、前記制御信号に従って、（２ｈ＋１）番目の走査ラインに選択信号を出力するものとすることができる。また、
また、前記偶数ドライバは、ｈ番目の段が（２ｈ−１）番目の走査ラインに出力された選択信号を入力して、前記制御信号に従って、２ｈ番目の走査ラインに選択信号を出力するものとすることができる。
【００２４】
上記表示装置において、
前記表示素子は、２ｉ本（ｉ：１以上の整数）の走査ラインを備えるものとし、前記走査ドライバは、外部からの制御信号に従って前記開始信号を前記奇数ドライバの１番目の段と前記偶数ドライバのｉ番目の段とのいずれかに出力するスイッチを備えるものとすることができる。この場合、
前記奇数ドライバは、例えば、前記スイッチが前記開始信号を前記奇数ドライバの１番目の段に出力する場合、１番目の段が前記開始信号を入力して、前記制御信号に従って、１番目の走査ラインに選択信号を出力し、（ｊ＋１）番目（ｊ：１から（ｉ−１）までの整数）の段が２ｊ番目の走査ラインに出力された選択信号を入力して、前記制御信号に従って、（２ｊ＋１）番目の走査ラインに選択信号を出力し、前記スイッチが前記開始信号を前記偶数ドライバのｉ段目の段に出力する場合、ｊ番目の段が２ｊ番目の走査ラインに出力された選択信号を入力して、前記制御信号に従って、（２ｊ−１）番目の走査ラインに選択信号を出力するものとすることができる。
また、前記偶数ドライバは、前記スイッチが前記開始信号を前記奇数ドライバの１段目の段に出力する場合、ｊ番目の段が（２ｊ−１）番目の走査ラインに出力された選択信号を入力して、前記制御信号に従って、２ｊ番目の走査ラインに選択信号を出力し、前記スイッチが前記開始信号を前記偶数ドライバのｉ番目の段に出力する場合、ｉ番目の段が前記開始信号を入力して、前記制御信号に従って、２ｉ番目の走査ラインに選択信号を出力し、ｋ番目（ｉ：１から（ｉ−１）までの整数）の段が（２ｋ＋１）番目の走査ラインに出力された選択信号を入力して、前記制御信号に従って、２ｋ番目の走査ラインに選択信号を出力するものとすることができる。
【００２５】
本発明の第１の観点にかかる他の表示装置は、複数の表示画素と、前記表示画素を選択する選択信号が出力される走査ライン群と、を備える表示素子と、外部からの開始信号または前記走査ライン群の偶数番目の走査ラインに出力された選択信号の入力に応じて、外部から供給される制御信号を選択信号として前記走査ライン群の奇数番目の走査ラインに出力する奇数ドライバと、前記表示画素を挟んで前記奇数ドライバと対向して配置され、外部からの開始信号または前記走査ライン群の奇数番目の走査ラインに出力された選択信号の入力に応じて、外部から供給される制御信号を選択信号として前記走査ライン群の偶数番目の走査ラインに出力する偶数ドライバと、を備えることを特徴とする。
【００２６】
この表示装置によれば、選択信号を出力するための信号が、表示素子を挟んで配置された一方のドライバから走査ラインを介して他方のドライバに入力されるため、奇数ドライバ及び偶数ドライバを制御する信号並びに配線を別途設ける必要がなく、省スペース化を図ることができる。
【００４０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００４１】
［第１の実施の形態］
図１は、この実施の形態にかかる液晶表示装置の構成を示すブロック図である。図示するように、この液晶表示装置は、液晶表示素子１と、奇数ドライバ２ｏ及び偶数ドライバ２ｅからなるゲートドライバ２と、データドライバ３と、コントローラ４とから構成されている。
【００４２】
液晶表示素子１は、一対の基板間に液晶を封入したもので、その一方の基板（以下、第１基板という）上には、複数の画素電極がマトリクス状に形成されており、画素間の行方向には２ｎ本（ｎ：１以上の整数）のゲートラインＧＬ１〜ＧＬ２ｎ（走査ライン）が、画素間の列方向にはデータラインＤＬが伸延して形成されている。また、第１基板上には、各画素電極に対応して、ゲートがゲートラインＧＬ１〜ＧＬ２ｎに、ドレインがデータラインＤＬに、ソースが画素電極にそれぞれ接続されたアクティブ素子としてのＴＦＴ１ａが形成されている。
【００４３】
液晶表示素子１の他方の基板（以下、第２基板という）には、第１基板上の複数の画素電極のそれぞれに対向し、コモン電位Ｖｃｏｍが印加されている共通電極が形成されている。そして、第１基板上の画素電極と、第２基板上の共通電極と、その間の液晶とによって、図１に等価回路で示す画素容量１ｂが形成される。そして、画素容量１ｂに保持されている電圧によって、その間の液晶の配向状態を変化させることにより、画像が表示される。
【００４４】
ゲートドライバ２は、奇数行のゲートラインＧＬ１、ＧＬ３、・・・を走査するための奇数ドライバ２ｏと、偶数行のゲートラインＧＬ２、ＧＬ４、・・・を走査するための偶数ドライバ２ｅとからなる。奇数ドライバ２ｏと偶数ドライバ２ｅは、いずれも液晶表示素子１を構成する第１基板上に形成されており、ゲートラインＧＬ１〜ＧＬ（２ｎ−１）を介して互いに接続されている。
【００４５】
奇数ドライバ２ｏには、後述するｓｔａｒｔ信号ＩＮと、制御信号Φ１、ＣＫがコントローラ４から供給される。一方、偶数ドライバ２ｅには、後述する制御信号Φ２、¬ＣＫ（¬は、論理否定を表す。以下、同じ）がコントローラ４から供給される。これら制御信号ＣＫ、¬ＣＫは選択信号としてゲートラインＧＬ１〜ＧＬ２ｎに出力される。なお、ゲートドライバ２の詳細な回路構成については、詳しく後述する。
【００４６】
データドライバ３は、コントローラ４から供給された画像データＩＭＧを順次蓄積し、１行分の画像データＩＭＧを蓄積したところで、コントローラ４からの制御信号ｃｎｔに従って、蓄積した画像データＩＭＧに対応する電圧のデータ信号を液晶表示素子１のデータラインＤＬ上に出力する。
【００４７】
コントローラ４は、外部から受け取った情報に基づいて画像を内部のフレームメモリ４ｆｍに展開し、フレームメモリ４ｆｍに展開した画像を順次読み出して、画像データＩＭＧとしてデータドライバ３に供給する。コントローラ４は、また、ゲートドライバ２の動作をスタートさせるためのｓｔａｒｔ信号ＩＮ、ゲートドライバ２の動作を制御するための制御信号Φ１、Φ２、ＣＫ、¬ＣＫ、及びデータドライバ３の動作を制御するための制御信号ｃｎｔを生成し、それぞれ所定のタイミングで出力する。
【００４８】
次に、液晶表示素子１、ゲートドライバ２及びデータドライバ３の配置について、図２を参照して説明する。図２に示すように、パネル１０において、液晶表示素子１の左側に奇数ドライバ２ｏが配置され、右側に偶数ドライバ２ｅが配置される。また、液晶表示素子１の上側に、データドライバ３が配置される。そして、パネル内のこれらの形成されていない場所に、コントローラ４からの信号を供給するための配線が形成され、液晶表示素子１はパネル１０の中央に配置されることとなる。
【００４９】
なお、液晶表示素子１が、第１基板上にマトリクス状に形成されているＴＦＴ１ａを有するのに対して、ゲートドライバ２は、後述するように複数のＴＦＴとそれを結ぶ配線とによって概略構成される。このため、液晶表示素子１のＴＦＴ１ａを形成する工程において、ゲートドライバ２を形成することができる。また、データドライバ３も、一般に、その構成要素としてＴＦＴを含むため、液晶表示素子１の製造プロセスにおいて同時に形成することができる。
【００５０】
次に、ゲートドライバ２の回路構成について、図３を参照して詳しく説明する。図３に示すように、奇数ドライバ２ｏの各段ＲＳ１ｏ（ｉ）及び偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）は、それぞれ５つのｎチャネル型のＴＦＴ２０１〜２０５を備える（但し、ｉ＝１，２，・・・，ｎ）。ＴＦＴ２０１〜２０５の半導体層は、アモルファスシリコン或いはポリシリコンによって構成されている。
【００５１】
但し、奇数ドライバ２ｏの各段ＲＳ１ｏ（ｉ）と偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）とでは、ＴＦＴ２０１のゲート及びＴＦＴ２０４のドレインに供給される信号が互いに異なる。すなわち、奇数ドライバ２ｏの各段ＲＳ１ｏ（ｉ）においては、ＴＦＴ２０１のゲートに制御信号Φ１が、ＴＦＴ２０４のドレインに制御信号ＣＫが、それぞれコントローラ４から供給される。偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）においては、ＴＦＴ２０１のゲートに制御信号Φ２が、ＴＦＴ２０４のドレインに制御信号¬ＣＫが、それぞれコントローラ４から供給される。
【００５２】
なお、制御信号Φ１は制御信号ＣＫがローレベルのとき、制御信号Φ２は制御信号ＣＫがハイレベル（すなわち、制御信号¬ＣＫがローレベル）のとき、それぞれ交互に立ち上がり、そのハイレベルの電圧が、奇数ドライバ２ｏのＴＦＴ２０１のゲートと偶数ドライバ２ｅのＴＦＴ２０１のゲートとに、それぞれ印加される。
【００５３】
以下、奇数ドライバ２ｏの第１段ＲＳ１ｏ（１）を例として、奇数ドライバ２ｏの構成及び機能について、説明する。
【００５４】
奇数ドライバ２ｏの第１段ＲＳ１ｏ（１）において、ＴＦＴ２０１のゲートには、制御信号Φ１が印加され、ドレインには、ｓｔａｒｔ信号ＩＮが供給される。ＴＦＴ２０１のゲートがオン時にドレイン−ソース間を流れる電流によってＴＦＴ２０１のソースとＴＦＴ２０２、２０４のゲートとの間の配線にそれぞれ形成されている配線容量Ｃ２、Ｃ４がチャージされる。配線容量Ｃ２、Ｃ４は、ＴＦＴ２０１がオフされた後、次に制御信号Φ１が印加されてＴＦＴ２０１がオンされるまでハイレベルに保持される。
【００５５】
ＴＦＴ２０３のゲートとドレインには、基準電圧Ｖｄｄが印加されており、ＴＦＴ２０３は常にオン状態となっている。配線容量Ｃ２がチャージされておらず、ＴＦＴ２０２がオフされているときに、ＴＦＴ２０５のゲートとの間の配線に形成されている配線容量Ｃ５に基準電圧Ｖｄｄがチャージされる。配線容量Ｃ２がチャージされると、ＴＦＴ２０２がオンされ、ＴＦＴ２０２のドレイン−ソース間に貫通電流が流れる。このとき、ＴＦＴ２０２、２０３は、いわゆるＥＥ型構成としているため、ＴＦＴ２０３が完全オフ抵抗とならないため、配線容量Ｃ５が完全にディスチャージされることとはならない場合があるが、ＴＦＴ２０５の閾値電圧Ｖｔｈより充分低い電圧となり、ＴＦＴ２０５がオフされる。
【００５６】
このとき、制御信号Φ１がローレベルのためＴＦＴ２０１はオフ状態であるので、配線容量Ｃ４は、ｓｔａｒｔ信号ＩＮによりチャージされている状態が保持されている。ＴＦＴ２０４のドレインには、制御信号ＣＫが供給されており、タイミングＴ１において制御信号ＣＫがハイレベルになると、ＴＦＴ２０４のドレイン−ソース間に電流が流れ、ハイレベルの選択信号が液晶表示素子１の第１行のゲートラインＧＬ１に出力される。このとき、出力される選択信号電位が高いほどＴＦＴ２０４のゲート−ソース間のゲート絶縁膜及びゲート−ドレイン間のゲート絶縁膜の寄生容量がチャージアップされるため容量Ｃ４のチャージ電圧が高くなり、ＴＦＴ２０４の選択信号は飽和電圧まで達することができる。このハイレベルの選択信号は、ゲートラインＧＬ１を介して偶数ドライバ２ｅの第１段ＲＳ１ｅ（１）に供給される。
【００５７】
その後、制御信号ＣＫがローレベルとなり、液晶表示素子１のゲートラインＧＬ１へのハイレベルの選択信号の出力が停止される。なお、次に制御信号Φ１が再びハイレベルになると、配線容量Ｃ２、Ｃ４がディスチャージされてＴＦＴ２０２、２０４がオフ状態に、さらに配線容量Ｃ５がチャージされてＴＦＴ２０５がオン状態となる。このため、次のフレームまで、第１行のゲートラインＧＬ１の電位がハイレベルになることはない。
【００５８】
なお、奇数ドライバ２ｏの他の段ＲＳ１ｅ（ｉ）における動作は、ｓｔａｒｔ信号ＩＮをゲートラインＧＬ２（ｉ−１）からの信号に入れ替えれば、奇数ドライバ２ｏの第１段ＲＳ１ｏ（１）と実質的に同一である。また、偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）における動作は、ｓｔａｒｔ信号ＩＮをゲートラインＧＬ２ｉ−１からの信号に、制御信号Φ１を制御信号Φ２に、制御信号ＣＫを¬ＣＫにそれぞれ入れ替えれば、奇数ドライバ２ｏの第１段ＲＳ１ｏ（１）と実質的に同一である。
【００５９】
以下、この実施の形態にかかる液晶表示装置の動作について、図４のタイミングチャートで示されるゲートドライバ２の動作を中心として説明する。
【００６０】
タイミングＴ０からＴ１の間、ハイレベルのｓｔａｒｔ信号ＩＮがコントローラ４から奇数ドライバ２ｏの第１段ＲＳ１ｏ（１）（以下、奇数第１段という）のＴＦＴ２０１のドレインに供給される。次に、タイミングＴ０からＴ１の間の一定の期間、制御信号Φ１が立ち上がり、奇数ドライバ２ｏの各段ＲＳ１ｏ（ｉ）のＴＦＴ２０１をオンする。これにより、奇数第１段の配線容量Ｃ２、Ｃ４がチャージされ、その信号レベルがハイレベルとなる。
【００６１】
このとき、奇数第１段のＴＦＴ２０２のゲートの電位がハイレベルとなり、奇数第１段のＴＦＴ２０２がオンする。奇数第１段のＴＦＴ２０２がオフのとき、奇数第１段のＴＦＴ２０３を介して供給されている基準電圧Ｖｄｄによって配線容量Ｃ５の信号レベルはハイレベルとなっているが、奇数第１段のＴＦＴ２０２がオンすることによって奇数第１段のＴＦＴ２０３を介して供給されている基準電圧Ｖｄｄがグラウンドに落とされる。すなわち、奇数第１段の配線容量Ｃ５がディスチャージされ、その信号レベルがローレベルとなり、奇数第１段のＴＦＴ２０５がオフする。
【００６２】
また、同時に奇数第１段のＴＦＴ２０４のゲートの電位がハイレベルとなり、奇数第１段のＴＦＴ２０４もオンする。このように、奇数第１段の配線容量Ｃ２、Ｃ４の信号レベルがハイレベル、配線容量Ｃ５の信号レベルがローレベルとなっている状態は、次にタイミングＴ２からＴ３の間で制御信号Φ１が立ち上がって、奇数第１段のＴＦＴ２０１を介して配線容量Ｃ２、Ｃ４がディスチャージされるまで続く。
【００６３】
次に、タイミングＴ１において、制御信号ＣＫがハイレベルとなる。ここで、奇数第１段のＴＦＴ２０４がオン、奇数第１段のＴＦＴ２０５がオフとなっていることから、奇数第１段からハイレベルの選択信号ＯＵＴ１が、第１行のゲートラインＧＬ１に出力される。ここで、奇数第１段のＴＦＴ２０４の寄生容量により奇数第１段のＴＦＴ２０４のゲート電圧がより高くなり、制御信号ＣＫのハイレベルの電圧をＶＨとすると、奇数第１段のＴＦＴ２０４から出力される電圧は飽和されて、ほとんど減衰されずにほぼ電圧ＶＨで選択信号ＯＵＴ１としてゲートラインＧＬ１に出力される。ゲートラインＧＬ１に出力されている選択信号ＯＵＴ１は、タイミングＴ２で制御信号ＣＫがローレベルに変化すると、ローレベルとなる。
【００６４】
タイミングＴ１〜Ｔ２の間、ゲートラインＧＬ１の電位がハイレベルになると、液晶表示素子１の第１行のＴＦＴ１ａがオンする。このとき、データドライバ３は、コントローラ４からの制御信号ｃｎｔに従って、タイミングＴ０〜Ｔ１の間で取り込んでおいた第１行の画像データＩＭＧに対応する表示信号を、各データラインＤＬに出力する。この表示信号は、オンしているＴＦＴ１ａを介して第１行の画素容量１ｂに書き込まれ、書き込まれた表示信号に従ってその間の液晶の配向状態が変化することで、表示信号に対応した画像が表示される。
【００６５】
なお、タイミングＴ０からＴ１の間で、制御信号Φ１が立ち上がっても、奇数ドライバ２ｏの２段目以降ＲＳ１ｏ（２），ＲＳ１ｏ（３），・・・のＴＦＴ２０１のドレインにはハイレベルの信号が供給されていない。このため、奇数ドライバ２ｏの２段目以降ＲＳ１ｏ（２），ＲＳ１ｏ（３），・・・の配線容量Ｃ２、Ｃ４がこのときチャージされることはない。従って、これらからゲートラインＧＬ３，ＧＬ５，・・・に出力される選択信号ＯＵＴ３，５，・・・は、ローレベルのままである。
【００６６】
また、タイミングＴ１〜Ｔ２の間、液晶表示素子１の第１行のゲートラインＧＬ１のハイレベルの選択信号ＯＵＴ１は、偶数ドライバ２ｅの第１段ＲＳ１ｅ（１）（以下、偶数第１段という）のＴＦＴ２０１のドレインに供給されている。タイミングＴ１〜Ｔ２の間の一定の期間、制御信号Φ２が立ち上がると、偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）のＴＦＴ２０１をオンする。これにより、偶数第１段の配線容量Ｃ２、Ｃ４がチャージされ、その信号レベルがハイレベルとなる。
【００６７】
このとき、偶数第１段のＴＦＴ２０２のゲートの電位がハイレベルとなり、偶数第１段のＴＦＴ２０２がオンする。偶数第１段のＴＦＴ２０２がオフのとき、偶数第１段のＴＦＴ２０３を介して供給されている基準電圧Ｖｄｄによって配線容量Ｃ５の信号レベルはハイレベルとなっているが、偶数第１段のＴＦＴ２０２がオンすることによって偶数第１段のＴＦＴ２０３を介して供給されている基準電圧Ｖｄｄがグラウンドに落とされる。すなわち、偶数第１段の配線容量Ｃ５がディスチャージされ、その信号レベルがローレベルとなり、偶数第１段のＴＦＴ２０５がオフする。
【００６８】
また、同時に偶数第１段のＴＦＴ２０４のゲートの電位がハイレベルとなり、偶数第１段のＴＦＴ２０４もオンする。このように、偶数第１段の配線容量Ｃ２、Ｃ４の信号レベルがハイレベル、配線容量Ｃ５の信号レベルがローレベルとなっている状態は、次にタイミングＴ３からＴ４の間で制御信号Φ２が立ち上がって、偶数第１段のＴＦＴ２０１を介して配線容量Ｃ２、Ｃ４がディスチャージされるまで続く。
【００６９】
次に、タイミングＴ２において、制御信号¬ＣＫがハイレベルとなる。ここで、偶数第１段のＴＦＴ２０４がオン、偶数第１段のＴＦＴ２０５がオフとなっていることから、偶数第１段からハイレベルの選択信号ＯＵＴ２が、第２行のゲートラインＧＬ２に出力される。ここで、偶数第１段のＴＦＴ２０４の寄生容量により偶数第１段のＴＦＴ２０４のゲート電圧がより高くなり、制御信号¬ＣＫのハイレベルの電圧をＶＨとすると、偶数第１段のＴＦＴ２０４から出力される電圧は飽和されて、ほとんど減衰されずにほぼ電圧ＶＨで選択信号ＯＵＴ２としてゲートラインＧＬ２に出力される。ゲートラインＧＬ２に出力されている選択信号ＯＵＴ１は、タイミングＴ３で制御信号¬ＣＫがローレベルに変化すると、ローレベルとなる。
【００７０】
タイミングＴ２〜Ｔ３の間、ゲートラインＧＬ２の電位がハイレベルになると、液晶表示素子１の第２行のＴＦＴ１ａがオンする。このとき、データドライバ３は、コントローラ４からの制御信号ｃｎｔに従って、タイミングＴ１〜Ｔ２の間で取り込んでおいた第２行の画像データＩＭＧに対応する表示信号を、各データラインＤＬに出力する。この表示信号は、オンしているＴＦＴ１ａを介して第２行の画素容量１ｂに書き込まれ、書き込まれた表示信号に従ってその間の液晶の配向状態が変化することで、表示信号に対応した画像が表示される。
【００７１】
なお、タイミングＴ２からＴ３の間で、制御信号Φ３が立ち上がっても、偶数ドライバ２ｅの２段目以降ＲＳ１ｅ（２），ＲＳ１ｅ（３），・・・のＴＦＴ２０１のドレインにはハイレベルの信号が供給されていない。このため、偶数ドライバ２ｅの２段目以降ＲＳ１ｅ（２），ＲＳ１ｅ（３），・・・の配線容量Ｃ２、Ｃ４がこのときチャージされることはない。従って、これらからゲートラインＧＬ４，ＧＬ６，・・・に出力される選択信号ＯＵＴ４，６，・・・は、ローレベルのままである。
【００７２】
以下、同様にして、タイミングＴ（２ｎ＋１）までゲートラインＧＬ１〜ＧＬ２ｎに出力される選択信号ＯＵＴ１〜ＯＵＴ２ｎがハイレベルとなる。そして、次の垂直期間のタイミングＴ０で同様にしてコントローラ４からｓｔａｒｔ信号ＩＮが奇数ドライバ２ｏの第１段ＲＳ１ｏ（１）に供給され、同様の処理が繰り返される。
【００７３】
なお、１垂直期間１Ｖ内において、すでに出力する選択信号ＯＵＴｉがハイレベルとなる期間を過ぎた奇数ドライバ２ｏの段ＲＳ１ｏ（ｉ）または偶数ドライバ２ｅの段ＲＳ２ｅ（ｉ）には、制御信号Φ１またはΦ２が立ち上がっても、ＴＦＴ２０１のドレインにハイレベルの信号が供給されることはない。従って、配線容量Ｃ２、Ｃ４がチャージされることがなく、ゲートラインＧＬ１〜ＧＬ２ｎは、１垂直期間内においていずれか１本ずつが順次選択されることとなる。
【００７４】
ここで、関連技術として、上記の奇数ドライバ２ｏの各段と偶数ドライバ２ｅの各段とを実質的に一列に配置した構成のシフトレジスタからなるゲートドライバを、図５に示す。
【００７５】
図５に示すゲートドライバでは、各段ＲＳ２ｏ（１），ＲＳ２ｅ（１），・・・の構成は、図３に示したものと同一であるが、例えば、奇数段ＲＳ２ｏ（１）の出力信号は、液晶表示素子のゲートラインＧＬ１に出力されるものの、ゲートラインＧＬ１を介することなく、偶数段ＲＳ２ｅ（１）にその入力信号として入力されている。このゲートドライバは、図２に示したゲートドライバと同様に、図４のタイミングチャートに従って動作する。このため、各段ＲＳ２ｏ（１），ＲＳ２ｅ（１），・・・からの出力信号のレベルが減衰することがない。
【００７６】
しかしながら、このゲートドライバを適用した液晶表示装置では、パネル上における液晶表示素子とゲートドライバとの配置は、従来例の図１２に示したものと同様になる。従って、表示領域の大きさという観点からすると好ましいものではなく、一方、表示領域を大きくするため、液晶表示素子をこのゲートドライバが形成されていない方に片寄ってパネル上に配置した場合には、液晶表示素子の位置バランスという観点からすると好ましいものとはならない。
【００７７】
以上説明したように、この実施の形態にかかる液晶表示装置では、ゲートドライバ２を、奇数番目のゲートラインＧＬ１，ＧＬ３，・・・を走査する奇数ドライバ２ｏと、偶数番目のゲートラインＧＬ２，ＧＬ４，・・・を操作する偶数ドライバ２ｅとに分け、それぞれを液晶表示素子１を挟むように配置している。さらに、出力バッファを介することなく制御信号ＣＫまたは制御信号¬ＣＫのレベルを、そのままゲートラインＧＬ１〜ＧＬ２ｎに出力する選択信号ＯＵＴ１〜ＯＵＴ２ｎとして出力しているため、奇数ドライバ２ｏ及び偶数ドライバ２ｅが出力バッファを要する必要がない。このため、液晶表示素子１の画素電極等が形成されてる第１基板上にゲートドライバ２を形成した場合に、画素電極の領域（表示領域）を大きくとったまま、表示領域を中央にバランスよく配置することができる。
【００７８】
また、上記の奇数ドライバ２ｏ及び偶数ドライバ２ｅからなるゲートドライバ２は、関連技術として図５に示した、液晶表示素子１の一方側にのみ配置されるゲートドライバに供給する制御信号と同一の制御信号をコントローラ４から供給すれば駆動することができる。このため、コントローラ４の構成を複雑にすることがなく、また、コントローラ４とゲートドライバ２とを接続する制御端子の数も、図５に示したゲートドライバに比べて増加させることがない。
【００７９】
さらに、この実施の形態にかかる液晶表示装置では、コントローラ４から奇数ドライバ２ｏまたは偶数ドライバ２ｅの各段ＲＳ１ｏ（ｉ）、ＲＳ１ｅ（ｉ）に供給される制御信号ＣＫまたは制御信号¬ＣＫのレベルを、そのままゲートラインＧＬ１〜ＧＬ２ｎに出力する選択信号ＯＵＴ１〜ＯＵＴ２ｎとして出力することができる。このため、高精細の液晶表示素子１に適用してゲートドライバ２の段数が多くなっても、各段からの出力信号レベルが減衰することがない。
【００８０】
さらに、この実施の形態にかかる液晶表示装置では、奇数ドライバ２ｏ及び偶数ドライバ２ｅからなるゲートドライバ２は、実質的にＴＦＴ２０１〜２０４を組み合わせた回路からなり、また、液晶表示素子１の第１基板上に形成されている。このため、液晶表示素子１の第１基板上にＴＦＴを形成するのと同一のプロセスでゲートドライバ２を形成することができるので、液晶表示素子全体の製造工数を少なくし、製造コストを低くすることができる。
【００８１】
［第２の実施の形態］
この実施の形態にかかる液晶表示装置の全体構成は、第１の実施の形態で示したもの（図１）とほぼ同じである。また、液晶表示素子１、奇数ドライバ２ｏ、偶数ドライバ２ｅ及びデータドライバ４のパネル上での配置も、第１の実施の形態で示したもの（図１）と実質的に同じである。
【００８２】
但し、この実施の形態にかかる液晶表示装置では、ゲートドライバ２の構成が、第１の実施の形態のものと異なる。また、奇数ドライバ２ｏにさらに後述する制御信号Φ４が、偶数ドライバ２ｅにさらに後述する制御信号Φ３が、それぞれコントローラ４から供給される。
【００８３】
図６は、この実施の形態におけるゲートドライバ２の回路構成を示す図である。
このゲートドライバ２の各段には、第１の実施の形態で示したもの（図５）にＴＦＴ２０６が加えられており、また、ゲートドライバ２は、各段とは別に設けられた１つのＴＦＴ２０７を有する。
【００８４】
ＴＦＴ２０７は、制御信号Φ３がハイレベルとなっているときにオンされ、コントローラ４から供給されたｓｔａｒｔ信号ＩＮを偶数ドライバ２ｅの第ｎ段ＲＳ３ｅ（ｎ）の配線容量Ｃ２、Ｃ４に供給する。そして、制御信号¬ＣＫがハイレベルになると制御信号¬ＣＫと実質的に同レベルの選択信号ＯＵＴ２ｎが最終段ＲＳ（ｎ）からゲートラインＧＬ２ｎに出力される。選択信号ＯＵＴ２ｎによりゲートラインＧＬ２ｎがハイレベルになっているときに、制御信号Φ４がハイレベルとなると、奇数ドライバ２ｏの第ｎ段ＲＳ２ｏ（ｎ）のＴＦＴ２０６がオンし、第ｎ段ＲＳ２ｏ（ｎ）の配線容量Ｃ２、Ｃ４がチャージされる。
【００８５】
コントローラ４から出力される制御信号Φ３は、偶数ドライバ２ｅの各段ＲＳ３ｅ（ｉ）（但し、ｉは１からｎまでの整数）のＴＦＴ２０６をオンさせて、ゲートラインＧＬ（２ｉ＋１）に出力されている選択信号ＯＵＴ（２ｉ＋１）またはｓｔａｒｔ信号ＩＮにより偶数ドライバ２ｅの第ｉ段の配線容量Ｃ２、Ｃ４をチャージする。そして、コントローラ４から出力される制御信号Φ４は、奇数ドライバ２ｏの各段ＲＳ３ｏ（ｉ）のＴＦＴ２０６をオンさせて、ゲートラインＧＬ２ｉに出力されている選択信号ＯＵＴ２ｉにより奇数ドライバ２ｏの第ｉ段の配線容量Ｃ２、Ｃ４をチャージする。
【００８６】
以下、この実施の形態におけるゲートドライバ２の動作について説明する。この実施の形態では、ゲートドライバ２は、制御信号Φ１、Φ２、Φ３、Φ４に従って、順方向と逆方向との双方に動作することができる。以下、順方向と逆方向のそれぞれに分けて、ゲートドライバ２の動作を説明する。
【００８７】
まず、順方向動作について、図７のタイミングチャートを参照して説明する。図示するように、制御信号Φ３、Φ４は、常にローレベルとなっている。このため、ＴＦＴ２０６、２０７は、常にオフされており、この場合のゲートドライバ２の動作は、図４に示した第１の実施の形態におけるものと実質的に同一となる。
【００８８】
次に、逆方向動作について、図８のタイミングチャートを参照して説明する。図示するように、制御信号Φ１、Φ２は、常にローレベルとなっている。制御信号Φ３、Φ４がハイレベルとなるタイミングは、それぞれ順方向動作での制御信号Φ１、Φ２と同様に互い違いである。
【００８９】
タイミングＴ０からＴ１の間で制御信号Φ３がハイレベルとなると、偶数ドライバ２ｅの第ｎ段ＲＳ３ｅ（ｎ）の配線容量Ｃ２、Ｃ４にｓｔａｒｔ信号ＩＮがチャージされる。このとき、偶数ドライバ２ｅの第ｎ段ＲＳ３ｅ（ｎ）内のＴＦＴ２０２〜２０５は、第１の実施の形態で説明したのと同様に動作して、タイミングＴ１からタイミングＴ２の間において、制御信号¬ＣＫがハイレベルになると、偶数ドライバ２ｅの第ｎ段ＲＳ３ｅ（ｎ）からゲートラインＧＬ２ｎにハイレベルの選択信号ＯＵＴ２ｎが出力される。
【００９０】
タイミングＴ１からＴ２の間で制御信号Φ４がハイレベルとなると、奇数ドライバ２ｏの第ｎ段ＲＳ３ｏ（ｎ）のＴＦＴ２０６がオンし、選択信号ＯＵＴ２ｎがゲートラインＧＬ２ｎを介して奇数ドライバ２ｏの第ｎ段ＲＳ３ｏ（ｎ）の配線容量Ｃ２、Ｃ４にチャージされる。このとき、奇数ドライバ２ｏの第ｎ段ＲＳ２ｏ（ｎ）内のＴＦＴ２０２〜２０５は、第１の実施の形態で説明したのと同様に動作して、タイミングＴ２からタイミングＴ３の間において制御信号ＣＫがハイレベルになると、奇数ドライバ２ｏの第ｎ段ＲＳ３ｏ（ｎ）からゲートラインＧＬ２ｎ−１にハイレベルの選択信号ＯＵＴ（２ｎ−１）が出力される。
【００９１】
以降、同様の動作を繰り返すことによって、１水平期間毎に選択信号ＯＵＴ２ｎ、ＯＵＴ（２ｎ−１）、……、ＯＵＴ３、ＯＵＴ２、ＯＵＴ１の順にハイレベルとなっていき、液晶表示素子１のゲートラインＧＬ２ｎ、ＧＬ（２ｎ−１）、……、ＧＬ３、ＧＬ２、ＧＬ１に出力される。
【００９２】
なお、コントローラ４は、ゲートドライバ２に供給している制御信号Φ１〜Φ４の状態に関わらず、フレームメモリ４ｆｍに展開している画像を正順に読み出して、画像データＩＭＧとして、データドライバ３に供給する。
【００９３】
データドライバ３は、コントローラ４からの制御信号ｃｎｔに従って、供給された画像データＩＭＧを順次取り込んでいき、取り込んだ１行分の画像データに対応する表示信号を、対応するゲートラインＧＬ１〜ＧＬ２ｎが選択されている水平期間において、データラインＤＬのそれぞれに出力する。これにより、ゲートラインＧＬ１〜ＧＬ２ｎの選択によってオンされているＴＦＴ１ａを介して、画素容量１ｂに表示信号が書き込まれ、各画素容量１ｂに書き込まれた表示信号に従った画像が、液晶表示素子１上に表示されることとなる。
【００９４】
以下、この実施の形態にかかる液晶表示装置において、液晶表示素子１上に表示される画像について、具体例を以て説明する。ここで、コントローラ４内のフレームメモリ４ｆｍには、図９（ａ）に示すような画像が展開されているものとする。
【００９５】
コントローラ４は、図９（ａ）に示すフレームメモリ４ｆｍに展開されている画像を、座標（１，１）〜（ｍ，１），（２，１）〜（ｍ，２），・・・，（１，２ｎ）〜（ｍ，２ｎ）の順で読み出していき、画像データＩＭＧとしてデータドライバ３に供給する。データドライバ３は、コントローラ４から供給された画像データＩＭＧを蓄積し、対応する表示信号を順次データラインＤＬのそれぞれに出力することで、選択されている行の画素容量１ｂに書き込んでいく。
【００９６】
ゲートドライバ２の動作として順方向動作が選択されている場合には、ゲートドライバ２は、ゲートラインＧＬ１，ＧＬ２，・・・，ＧＬ２ｎの順で走査する。このため、液晶表示素子１の１行目の画素容量１ｂに書き込まれる表示信号は、フレームメモリ４ｆｍの座標（１，１）〜（ｍ，１）に展開されている画像データＩＭＧに対応したものとなり，２行目の画素容量１ｂに書き込まれる表示信号は、座標（２，１）〜（ｍ，２）に展開されている画像データＩＭＧに対応したものとなり、２ｎ行目の画素容量１ｂに書き込まれる表示信号は、座標（１，２ｎ）〜（ｍ，２ｎ）に展開されている画像データＩＭＧに対応したものとなる。従って、液晶表示素子１上に表示される画像は、図９（ｂ）に示すようにフレームメモリ４ｆｍに展開されている画像と同じになる。
【００９７】
一方、ゲートドライバ２の動作として逆方向動作が選択されている場合には、ゲートドライバ２は、ゲートラインＧＬ２ｎ，ＧＬ（２ｎ−１），・・・，ＧＬ１の順で走査する。このため、液晶表示素子１の２ｎ行目の画素容量１ｂに書き込まれる表示信号は、フレームメモリ４ｆｍの座標（１，１）〜（ｍ，１）に展開されている画像データＩＭＧに対応したものとなり，（２ｎ−１）行目の画素容量１ｂに書き込まれる表示信号は、座標（２，１）〜（ｍ，２）に展開されている画像データＩＭＧに対応したものとなり、１行目の画素容量１ｂに書き込まれる表示信号は、座標（１，２ｎ）〜（ｍ，２ｎ）に展開されている画像データＩＭＧに対応したものとなる。従って、液晶表示素子１上に表示される画像は、図９（ｃ）に示すようにフレームメモリ４ｆｍに展開されている画像を上下反転したものになる。
【００９８】
以上説明したように、この実施の形態にかかる液晶表示装置では、コントローラ４からゲートドライバ２（奇数ドライバ２ｏ及び偶数ドライバ２ｅ）に供給する制御信号Φ１〜Φ４を制御するだけで、フレームメモリ４ｆｍに展開されている画像を上下反転して液晶表示素子１上に表示することができる。このため、第１の実施の形態での効果に加えて、画像の反転表示のための制御が容易になるという効果が得られる。
【００９９】
［第３の実施の形態］
上記第１、第２の実施の形態では、本発明を液晶表示装置に適用した場合について説明したが、この実施の形態では、本発明をＣＣＤ（Charge Coupled Device）撮像装置に適用した場合について説明する。
【０１００】
図１０は、この実施の形態にかかるＣＣＤ撮像装置の構成を示すブロック図である。図示するように、このＣＣＤ撮像装置は、ＣＣＤ撮像素子５と、奇数ドライバ２ｏ及び偶数ドライバ２ｅからなるゲートドライバ２と、データドライバ６と、コントローラ７とから構成されている。
【０１０１】
ＣＣＤ撮像素子５は、光の検出により低抵抗化する撮像画素としてのＣＣＤ５ｂが基板上にマトリクス状に形成されてなるもので、ＣＣＤ５ｂのアノードは、それぞれに対応して同一の基板上に形成されたＴＦＴ５ａのソースに接続され、カソードは接地されている。ＴＦＴ５ａのゲートは、マトリクスの行方向に伸延して形成されたゲートラインＧＬ１〜ＧＬ２ｎに、ドレインはデータラインＤＬに接続されている。
【０１０２】
ゲートドライバ２としては、上記の第１、第２の実施の形態で示したもののいずれをも用いることができる。但し、奇数ドライバ２ｏと偶数ドライバ２ｅとは、ＣＣＤ撮像素子５が形成されているのと同一の基板上に形成されており、これらの間は、ＣＣＤ撮像素子５が有するゲートラインＧＬ１〜ＧＬ２ｎを介して互いに接続されている。
【０１０３】
データドライバ６は、所定のレベルの電圧を１選択期間内の一定期間各データラインＤＬに出力すると共に、ゲートドライバ２によって選択されているゲートラインＧＬ１〜ＧＬ２ｎに対応するＣＣＤ５ｂの抵抗変化により降下した各データラインＤＬの電位を読み出す。データドライバ６は、読み出したデータラインＤＬのそれぞれの電位を、撮像信号ｉｍｇとして取り込み、順次コントローラ７に供給する。
【０１０４】
コントローラ７は、第１、第２の実施の形態のコントローラ４と同様に、ｓｔａｒｔ信号ＩＮ、制御信号Φ１、ＣＫ、（及び制御信号Φ３）を奇数ドライバ２ｏに供給し、制御信号Φ２、¬ＣＫ、（及びｓｔａｒｔ信号ＩＮ、制御信号Φ４）を偶数ドライバ２ｅに供給して、ゲートドライバ２の動作を制御する。また、制御信号ｃｎｔによりデータドライバ６の動作を制御すると共に、データドライバ６によって読み出された撮像信号に対応するデータを外部に出力する。
【０１０５】
なお、ＣＣＤ撮像素子５、ゲートドライバ２及びデータドライバ６は、液晶表示素子１をＣＣＤ撮像素子５に替えただけで、図２に示した位置関係で同一の基板上に形成されているものである。
【０１０６】
以下、この実施の形態にかかるＣＣＤ撮像装置の動作について説明する。この実施の形態において、ゲートドライバ２（奇数ドライバ２ｏ及び偶数ドライバ２ｅ）の動作は、第１または第２の実施の形態で示したものと同一である。ここでは、ゲートドライバ２から選択信号が出力されているゲートラインＧＬ１〜ＧＬ２ｎに対応するＣＣＤ５ｂが検出した撮像信号の読み出しの動作について、説明する。
【０１０７】
ゲートドライバ２によってゲートラインＧＬ１〜ＧＬ２ｎのいずれかがハイレベルとなっている期間のうちの最初の所定期間で、データドライバ６は、コントローラ７からの制御信号ｃｎｔに従って、所定の電圧をデータラインＤＬに出力する。このとき、選択されているゲートラインＧＬ１〜ＧＬ２ｎに接続されたＴＦＴ５ａがオン状態となっており、対応するＣＣＤ５ｂが光の照射を検出すると低抵抗化して、対応するデータラインＤＬ上の電位が低くなる。
【０１０８】
次に、データドライバ６は、コントローラ７からの制御信号ｃｎｔに従って、各データラインＤＬの電位を撮像信号ｉｍｇとして読み出す。そして、データドライバ６は、読み出した撮像信号ｉｍｇを順次コントローラ７に供給していく。データドライバ６は、このような動作を、ゲートラインＧＬ１〜ＧＬ２ｎのそれぞれに対応して、ゲートドライバ２の動作と同期して、順次繰り返していく。
【０１０９】
以上説明したように、上記の第１、第２の実施の形態で詳細に説明したゲートドライバ２は、液晶表示素子１のゲートラインＧＬ１〜ＧＬ２ｎを順次走査して画像を表示させる場合だけでなく、ＣＣＤ撮像素子５のゲートラインＧＬ１〜ＧＬ２ｎを順次走査して、画像を撮影する場合にも適用することができる。この場合にも、上記の第１、第２の実施の形態で説明した液晶表示装置において得られる効果と同様の効果を得ることができる。
【０１１０】
［実施の形態の変形］
本発明は、上記の第１〜第３の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【０１１１】
上記の第１〜第３の実施の形態では、奇数ドライバ２ｏの各段ＲＳ１ｏ（ｉ）、ＲＳ３ｏ（ｉ）及び偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）、ＲＳ３ｅ（ｉ）は、５つのＴＦＴ２０１〜２０５或いは７つのＴＦＴ２０１〜２０７によって構成されていた。しかしながら、奇数ドライバ２ｏの各段ＲＳ１ｏ（ｉ）、ＲＳ３ｏ（ｉ）及び偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）、ＲＳ３ｅ（ｉ）の構成は、これに限るものではない。
【０１１２】
例えば、図３及び図６のＴＦＴ２０３は、それ以外の抵抗素子に変えてもよい。また、奇数ドライバ２ｏの各段ＲＳ１ｏ（ｉ）、ＲＳ３ｏ（ｉ）及び偶数ドライバ２ｅの各段ＲＳ１ｅ（ｉ）、ＲＳ３ｅ（ｉ）は、ＴＦＴ２０４のドレインに供給される制御信号ＣＫまたは¬ＣＫの反転信号がゲートに供給され、ＴＦＴ２０５のソースにドレインが接続されたＴＦＴを、さらに備えるものとしてもよい。
【０１１３】
上記の第１〜第３の実施の形態では、液晶表示素子１またはＣＣＤ撮像素子５のゲートラインＧＬ１〜ＧＬ２ｎは、マトリクス状の画素の１行ずつに対応して設けられているものであった。しかしながら、例えば、２行の画素に対して１本のゲートラインが設けられ、画素の列間のそれぞれに２本のデータラインが設けられた表示素子や撮像素子を駆動する場合にも、上記の実施の形態で説明したゲートドライバ２を適用することができる。すなわち、上記のゲートドライバ２の各段が、表示素子または撮像素子のゲートラインに対応するものとすればよい。
【０１１４】
上記の第１〜第３の実施の形態では、液晶表示素子１またはＣＣＤ撮像素子５が有するゲートラインＧＬ１〜ＧＬ２ｎの本数２ｎは偶数であった。しかしながら、ゲートラインの本数は、奇数（２ｎ＋１）本であっても構わない。ゲートラインを奇数本とした場合、上記の第２の実施の形態で示したような順方向と逆方向との双方向に走査可能なゲートドライバ２では、コントローラ４、７からのｓｔａｒｔ信号ＩＮを、奇数ドライバ２ｏの第１段ＲＳ３ｏ（１）または第ｎ＋１段ＲＳ３ｏ（ｎ＋１）のいずれかに供給すればよい。そして、ｓｔａｒｔ信号ＩＮが奇数ドライバ２ｏの第ｎ＋１段ＲＳ３ｏ（ｎ＋１）に供給された場合に、上記の第２の実施の形態と同様に、逆方向走査をすればよい。
【０１１５】
上記の第１〜第３の実施の形態では、ゲートドライバ２を構成する奇数ドライバ２ｏおよび偶数ドライバ２ｅは、液晶表示素子１またはＣＣＤ撮像素子５と同一のパネル上に形成されているものとして説明した。しかしながら、これらが同一のパネル上にない場合でも、装置全体としての液晶表示素子１またはＣＣＤ撮像素子５とゲートドライバ２との位置関係、或いはゲートドライバ２へ入力する制御信号の数などにおいて、上記の場合と同様の効果を得ることができる。
【０１１６】
上記の第１、第２の実施の形態では、本発明を、液晶表示素子１上に画像を表示する液晶表示装置に適用した場合について説明した。また、上記の第３の実施の形態では、本発明を、ＣＣＤ撮像素子５の各画素のＣＣＤで画像を撮像するＣＣＤ撮像装置に適用した場合について説明した。しかしながら、本発明は、これらに限られるものではない。
【０１１７】
例えば、表示装置として、有機ＥＬ素子、無機ＥＬ素子、プラズマディスプレイ、或いはフィールドエミッションディスプレイなど、表示画素をマトリクス状に配置した他の表示素子を駆動するものにも適用することができる。また、撮像装置として、ＣＣＤ以外のフォトセンサをマトリクス状に配置した他の撮像素子を駆動するものにも適用することができる。
【０１１８】
上記の第１〜第３の実施の形態では、偶数ドライバ２ｅが制御信号¬ＣＫを出力していたが、制御信号ＣＫ電位の立ち下がり後に一定の期間をおいて電位が立ち上がり、制御信号ＣＫ電位の立ち上がる前の一定の期間をおいて電位が立ち下がる制御信号ＣＫ２に置き換えてもよい。
【０１１９】
【発明の効果】
以上説明したように、本発明によれば、表示素子のドライバに対する面積割合を大きくすると共に、表示素子をほぼ中央に配置することができる。
【０１２０】
また、走査用のドライバを表示素子を介して対向するように配置しても、ドライバを制御するための制御信号の種類を多くする必要がない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる液晶表示装置の構成を示すブロック図である。
【図２】図１の液晶表示素子、奇数ドライバ、偶数ドライバ及びデータドライバのパネル上での配置を示す図である。
【図３】本発明の第１の実施の形態におけるゲートドライバの回路構成を示す図である。
【図４】本発明の第１の実施の形態におけるゲートドライバの動作を示すタイミングチャートである。
【図５】関連技術のゲートドライバの回路構成を示す図である。
【図６】本発明の第２の実施の形態におけるゲートドライバの回路構成を示す図である。
【図７】本発明の第２の実施の形態におけるゲートドライバの順方向動作を示すタイミングチャートである。
【図８】本発明の第２の実施の形態におけるゲートドライバの逆方向動作を示すタイミングチャートである。
【図９】本発明の第２の実施の形態にかかる液晶表示装置の動作例を説明する図である。
【図１０】本発明の第３の実施の形態にかかるＣＣＤ撮像装置の構成を示すブロック図である。
【図１１】第１の従来例にかかる液晶表示装置の構成を示すブロック図である。
【図１２】図１１の液晶表示素子、ゲートドライバ及びデータドライバのパネル上での配置を示す図である。
【図１３】第２の従来例にかかる液晶表示装置の構成を示すブロック図である。
【図１４】図１３の液晶表示素子、ゲートドライバ及びデータドライバのパネル上での配置を示す図である。
【符号の説明】
１・・・液晶表示素子、１ａ・・・ＴＦＴ、１ｂ・・・画素容量、２・・・ゲートドライバ、２ｏ・・・奇数ドライバ、２ｅ・・・偶数ドライバ、３・・・データドライバ、４・・・コントローラ、４ｆｍ・・・フレームメモリ、５・・・ＣＣＤ撮像素子、６・・・データドライバ、７・・・コントローラ、２０１〜２０７・・・ＴＦＴ、ＧＬ１〜ＧＬ２ｎ・・・ゲートライン、ＤＬ・・・データライン[0001]
BACKGROUND OF THE INVENTION
The present invention is driven by line sequential selection Display device About.
[0002]
[Prior art]
Liquid crystal display devices that display an image with a plurality of pixels arranged in a matrix form include a simple matrix type and an active matrix type. Among these, a liquid crystal display device (TFT liquid crystal display device) using a TFT (Thin Film Transistor) as an active element for selecting a pixel for each row and writing an image data signal has a characteristic of quick response characteristics. Widely used.
[0003]
FIG. 11 is a block diagram showing a configuration of a conventional TFT liquid crystal display device. As shown in the figure, this liquid crystal display device includes a liquid crystal display element 51, a gate driver 52, a data driver 53, and a controller 54.
[0004]
The liquid crystal display element 51 has liquid crystal sealed between a pair of substrates. A plurality of pixel electrodes are formed in a matrix on one substrate, and gate lines GL1 to GL1 are arranged in the row direction between the pixels. The GLn (scanning line) is formed by extending the data line DL in the column direction between the pixels. On the substrate, corresponding to each pixel electrode, a TFT 51a having a gate connected to the gate lines GL1 to GLn, a drain connected to the data line DL, and a source connected to the pixel electrode is formed.
[0005]
A common electrode to which a ground potential is applied is formed on the other substrate of the liquid crystal display element 51 so as to face each of the plurality of pixel electrodes on the first substrate. A pixel capacitor 51b shown by an equivalent circuit in FIG. 11 is formed by the pixel electrode, the common electrode, and the liquid crystal therebetween. Then, an image is displayed by changing the alignment state of the liquid crystal during that time by the voltage held in the pixel capacitor 51b.
[0006]
In the liquid crystal display device of FIG. 11, the gate driver 52 and the data driver 53 are formed on a substrate.
[0007]
In such a liquid crystal display device, the liquid crystal display element 51, the gate driver 52, and the data driver 53 are arranged on the panel 50 as shown in FIG. 12, for example. However, in this arrangement, the liquid crystal display element 51 is arranged in a balanced manner on the panel 50, so that the gate driver 52 is placed among the four sides of the panel 50 surrounding the liquid crystal display element 51. The side facing the side is not preferable from the viewpoint of extending from the liquid crystal display element 51 by the width occupied by the gate driver 52 and increasing the display area. On the other hand, when the liquid crystal display element 51 is arranged on the panel 50 so as to be enlarged in the direction where the gate driver 52 is not formed in order to enlarge the display area, it is not preferable from the viewpoint of the positional balance of the liquid crystal display element 51.
[0008]
On the other hand, as shown in FIG. 13 (the equivalent circuit of each pixel is omitted), for example, the first gate driver 52a that scans the odd-numbered gate line GL of the liquid crystal display element 51 in the odd-numbered field, and the even-numbered field. A liquid crystal display device having a second gate driver 52b that scans even-numbered gate lines GL is also known. In this case, as shown in FIG. 14, the liquid crystal display element 51 can be disposed substantially at the center on the panel 50.
[0009]
Here, the first gate driver 52a adjusts the signal transferred from the shift register 55 to the output level according to the clock signal of the control signal cnt1 from the controller 54, and adjusts the signal transferred from the shift register 55 to the odd level. Output buffer 56 for outputting to the gate lines GL1, GL3,... GLn-1. The second gate driver 52b shifts the signal in accordance with the clock signal of the control signal cnt2 from the controller 54, and adjusts the signal transferred from the shift register 57 to the output level to adjust the gate lines of the even rows. GL2, GL4,... And an output buffer 58 for outputting to GLn.
[0010]
However, in the liquid crystal display device as shown in FIGS. 13 and 14, independent control signals cnt1 and cnt2 are supplied from the controller 54 in order to operate the first gate driver 52a and the second gate driver 52b at different timings. Therefore, the number of wirings is increased, and this area is required. Further, both the first gate driver 52a and the second gate driver 52b use the gate driver 52 shown in FIG. 11 as it is and output from half the number of stages. An area is required. Since the output signals from the shift registers 55 and 57 are output via the output buffers 56 and 58, the area of the output buffers 56 and 58 must be secured.
[0011]
Such a problem is caused by a display device other than a liquid crystal display device, for example, a display device including an organic EL (electroluminescence) display device and a driver for driving the display device, and an image pickup device and a driver for driving the imaging device. This also occurred in the image pickup device provided.
[0012]
[Problems to be solved by the invention]
The purpose of the present invention is to Display element And the driver that drives it, Display element The area ratio for the driver is increased, and Display element Can be placed in the middle Display device Is to provide.
[0013]
Another object of the present invention is to provide a scanning driver. Display element Even if they are arranged so as to face each other, the number of types of control signals for controlling the driver does not increase Display device Is to provide.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, a display device according to the first aspect of the present invention provides:
A plurality of display pixels arranged in a matrix and displaying an image corresponding to each supplied display signal; and two or more scanning lines formed in a row direction of the matrix for selecting the display pixels; A display element including a data line for supplying a display signal to a display pixel corresponding to a selected scan line, which is formed in a column direction of the matrix;
An odd driver having a stage that inputs a start signal from the outside or a selection signal output to an adjacent even-numbered scan line and outputs a selection signal to each odd-numbered scan line in accordance with an externally supplied control signal And an external start signal or a selection signal output to an adjacent odd-numbered scan line, which is formed opposite to the odd-numbered driver across the matrix-like display pixels, and is supplied from the outside. A scan driver comprising an even driver comprising a stage for outputting a selection signal to each even-numbered scan line according to the control signal;
It is characterized by providing.
[0015]
In the display device, the scan driver is divided into an odd driver and an even driver, and each is arranged so as to sandwich the display element. For this reason, it becomes possible to arrange the display element in the center with respect to the scanning driver, and it is not necessary to provide a useless area for arranging the display element in the center. Can be taken big.
[0016]
As the configuration of the scan driver, it is possible to alternately arrange the stages of the odd drivers and the stages of the even drivers in a line and connect the stages directly. The scanning driver is disposed on one side of the display element (this is a related technology). On the other hand, the scanning driver in the display device is arranged so as to sandwich the display element, but the control driver supplied from the outside in order to control the scanning line of the display element by the scanning driver in the related art, Only substantially the same control signal needs to be supplied only to the odd or even driver. Therefore, the control device for controlling the scanning driver of the display device can be configured in the same manner as in the related art and is not complicated.
[0017]
The row direction in the display device means one direction of the display pixel matrix, and the column direction means a direction orthogonal to the one direction, and the display device is actually incorporated in an electronic device. It does not mean a specific direction.
[0018]
In the display device, the odd-numbered driver and the even-numbered driver may be formed on a substrate on which a scanning line of the display element is formed, with the matrix-shaped display pixels interposed therebetween.
[0019]
In the display element, generally, an active element connected to a scanning line is formed corresponding to each display pixel for selection of the display pixel. In general, an active element is included as a component of each stage of the odd-numbered driver and the even-numbered driver. For this reason, as described above, the odd-numbered driver and the even-numbered driver are formed on the same substrate as the display element, so that the scan driver can be formed in the process of forming the active element of the display element.
[0020]
The display device accumulates image data supplied from the outside in units of rows of the matrix, and displays a display signal corresponding to the accumulated image data on a display pixel selected by a selection signal from the scan driver. A data driver that outputs data via a data line may be further provided.
[0021]
In this case, the data driver may be formed on a substrate on which data lines of the display element are formed.
[0022]
As a component of the data driver, an active element is generally included, but a process for forming an active element of a display element by forming the data driver on the same substrate as the display element as described above. It becomes possible to form a data driver in FIG.
[0023]
In the above display device,
In the odd driver, for example, the first stage receives a start signal from the outside, and outputs a selection signal to the first scan line in accordance with the control signal, and the (h + 1) th (h: 1 or greater integer) ) Receives the selection signal output to the 2h-th scanning line, and outputs the selection signal to the (2h + 1) -th scanning line in accordance with the control signal. Also,
The even driver inputs the selection signal output from the h-th stage to the (2h-1) th scanning line, and outputs the selection signal to the 2h-th scanning line according to the control signal. can do.
[0024]
In the above display device,
The display element includes 2i (i: integer greater than or equal to 1) scan lines, and the scan driver sends the start signal to the first stage of the odd driver and the even driver according to an external control signal. A switch for outputting to any of the i-th stage of the first and second stages. in this case,
For example, when the switch outputs the start signal to the first stage of the odd driver, the first stage inputs the start signal and the first scan line is input according to the control signal. To the (j + 1) th (j: 1 (I-1) Stage) inputs a selection signal output to the 2jth scanning line, and outputs a selection signal to the (2j + 1) th scanning line according to the control signal, and the switch outputs the start signal to the When outputting to the i-th stage of the even driver, the j-th stage inputs the selection signal output to the 2j-th scanning line and selects the (2j-1) -th scanning line according to the control signal. A signal may be output.
In the even driver, when the switch outputs the start signal to the first stage of the odd driver, the jth stage inputs the selection signal output to the (2j-1) th scanning line. Then, according to the control signal, a selection signal is output to the 2j-th scanning line, and when the switch outputs the start signal to the i-th stage of the even driver, the i-th stage inputs the start signal. Then, according to the control signal, the selection signal is output to the 2i-th scanning line, and the k-th (i: integer from 1 to (i-1)) stage is output to the (2k + 1) -th scanning line. A selection signal may be input, and the selection signal may be output to the 2kth scanning line in accordance with the control signal.
[0025]
Another display device according to the first aspect of the present invention outputs a plurality of display pixels and a selection signal for selecting the display pixels. Scan line group A display element comprising: and an external start signal or Even number of scan lines In response to the selection signal output to the scanning line, the control signal supplied from the outside is used as the selection signal. Odd number of scan lines Output to the scan line Odd number The driver and the display pixel Odd number It is arranged opposite to the driver, the start signal from the outside or the above Odd number of scan lines In response to the selection signal output to the scanning line, the control signal supplied from the outside is used as the selection signal. Even number of scan lines Output to the scan line Even number And a driver.
[0026]
According to this display device, a signal for outputting a selection signal is input to the other driver via the scanning line from one driver arranged with the display element interposed therebetween. Odd number driver as well as Even number There is no need to separately provide a signal and wiring for controlling the driver, and space can be saved.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings.
[0041]
[First Embodiment]
FIG. 1 is a block diagram showing the configuration of the liquid crystal display device according to this embodiment. As shown in the figure, the liquid crystal display device includes a liquid crystal display element 1, a gate driver 2 including an odd number driver 2o and an even number driver 2e, a data driver 3, and a controller 4.
[0042]
The liquid crystal display element 1 has liquid crystal sealed between a pair of substrates, and a plurality of pixel electrodes are formed in a matrix on one substrate (hereinafter referred to as a first substrate). 2n (n is an integer of 1 or more) gate lines GL1 to GL2n (scanning lines) are formed in the row direction, and data lines DL are formed to extend in the column direction between the pixels. On the first substrate, corresponding to each pixel electrode, a TFT 1a is formed as an active element having a gate connected to the gate lines GL1 to GL2n, a drain connected to the data line DL, and a source connected to the pixel electrode. ing.
[0043]
A common electrode to which a common potential Vcom is applied is formed on the other substrate (hereinafter referred to as a second substrate) of the liquid crystal display element 1 so as to face each of the plurality of pixel electrodes on the first substrate. A pixel capacitor 1b shown in an equivalent circuit in FIG. 1 is formed by the pixel electrode on the first substrate, the common electrode on the second substrate, and the liquid crystal therebetween. Then, an image is displayed by changing the alignment state of the liquid crystal between the voltages held in the pixel capacitor 1b.
[0044]
The gate driver 2 includes an odd driver 2o for scanning the odd-numbered gate lines GL1, GL3,... And an even-numbered driver 2e for scanning the even-numbered gate lines GL2, GL4,. . Both the odd number driver 2o and the even number driver 2e are formed on the first substrate constituting the liquid crystal display element 1, and are connected to each other via the gate lines GL1 to GL (2n-1).
[0045]
The odd number driver 2o is supplied with a start signal IN, which will be described later, and control signals Φ1, CK from the controller 4. On the other hand, the even driver 2e is supplied with a control signal Φ2 and ¬CK (¬ represents logic negation; the same applies hereinafter) from the controller 4, which will be described later. These control signals CK and ¬CK are output to the gate lines GL1 to GL2n as selection signals. The detailed circuit configuration of the gate driver 2 will be described later in detail.
[0046]
The data driver 3 sequentially accumulates the image data IMG supplied from the controller 4, and when the image data IMG for one row is accumulated, the voltage corresponding to the accumulated image data IMG is determined according to the control signal cnt from the controller 4. A data signal is output on the data line DL of the liquid crystal display element 1.
[0047]
The controller 4 develops images in the internal frame memory 4fm based on information received from the outside, sequentially reads the images developed in the frame memory 4fm, and supplies them to the data driver 3 as image data IMG. The controller 4 also controls the start signal IN for starting the operation of the gate driver 2, the control signals Φ 1, Φ 2, CK, ¬CK for controlling the operation of the gate driver 2, and the operation of the data driver 3. Control signal cnt is generated and output at a predetermined timing.
[0048]
Next, the arrangement of the liquid crystal display element 1, the gate driver 2, and the data driver 3 will be described with reference to FIG. As shown in FIG. 2, in the panel 10, the odd number driver 2o is arrange | positioned at the left side of the liquid crystal display element 1, and the even number driver 2e is arrange | positioned at the right side. A data driver 3 is disposed above the liquid crystal display element 1. Then, a wiring for supplying a signal from the controller 4 is formed at a place in the panel where these are not formed, and the liquid crystal display element 1 is arranged at the center of the panel 10.
[0049]
The liquid crystal display element 1 includes TFTs 1a formed in a matrix on the first substrate, whereas the gate driver 2 is roughly configured by a plurality of TFTs and wirings connecting the TFTs as will be described later. The Therefore, the gate driver 2 can be formed in the step of forming the TFT 1a of the liquid crystal display element 1. In addition, since the data driver 3 generally includes a TFT as a component, the data driver 3 can be simultaneously formed in the manufacturing process of the liquid crystal display element 1.
[0050]
Next, the circuit configuration of the gate driver 2 will be described in detail with reference to FIG. As shown in FIG. 3, each stage RS1o (i) of the odd driver 2o and each stage RS1e (i) of the even driver 2e each include five n-channel TFTs 201 to 205 (where i = 1, 2). , ..., n). The semiconductor layers of the TFTs 201 to 205 are made of amorphous silicon or polysilicon.
[0051]
However, the signals supplied to the gate of the TFT 201 and the drain of the TFT 204 are different between each stage RS1o (i) of the odd driver 2o and each stage RS1e (i) of the even driver 2e. That is, in each stage RS1o (i) of the odd driver 2o, the control signal Φ1 is supplied from the controller 4 to the gate of the TFT 201, and the control signal CK is supplied to the drain of the TFT 204. In each stage RS1e (i) of the even driver 2e, the control signal Φ2 is supplied from the controller 4 to the gate of the TFT 201, and the control signal ¬CK is supplied to the drain of the TFT 204.
[0052]
The control signal Φ1 rises alternately when the control signal CK is at a low level, and the control signal Φ2 rises alternately when the control signal CK is at a high level (that is, the control signal ¬CK is at a low level). And applied to the gate of the TFT 201 of the odd driver 2o and the gate of the TFT 201 of the even driver 2e.
[0053]
Hereinafter, the configuration and function of the odd driver 2o will be described by taking the first stage RS1o (1) of the odd driver 2o as an example.
[0054]
In the first stage RS1o (1) of the odd-numbered driver 2o, the control signal Φ1 is applied to the gate of the TFT 201, and the start signal IN is supplied to the drain. When the gate of the TFT 201 is turned on, wiring capacitances C2 and C4 formed in the wiring between the source of the TFT 201 and the gates of the TFTs 202 and 204 are charged by the current flowing between the drain and the source, respectively. The wiring capacitors C2 and C4 are held at a high level after the TFT 201 is turned off until the TFT 201 is turned on next time the control signal Φ1 is applied.
[0055]
A reference voltage Vdd is applied to the gate and drain of the TFT 203, and the TFT 203 is always on. When the wiring capacitor C2 is not charged and the TFT 202 is turned off, the reference voltage Vdd is charged to the wiring capacitor C5 formed in the wiring between the TFT 205 and the gate. When the wiring capacitor C <b> 2 is charged, the TFT 202 is turned on, and a through current flows between the drain and source of the TFT 202. At this time, since the TFTs 202 and 203 have a so-called EE configuration, the TFT 203 is not completely turned off, and thus the wiring capacitance C5 may not be completely discharged. However, the TFT 202 and 203 are sufficiently more than the threshold voltage Vth of the TFT 205. The voltage becomes low and the TFT 205 is turned off.
[0056]
At this time, since the control signal Φ1 is at a low level, the TFT 201 is in an off state, so that the wiring capacitor C4 is kept charged by the start signal IN. The control signal CK is supplied to the drain of the TFT 204. When the control signal CK becomes high level at the timing T 1, a current flows between the drain and source of the TFT 204, and the high level selection signal is supplied to the liquid crystal display element 1. It is output to one gate line GL1. At this time, the higher the selection signal potential that is output, the more the parasitic capacitance of the gate insulating film between the gate and source of the TFT 204 and the gate insulating film between the gate and drain is charged up, so the charge voltage of the capacitor C4 increases. The selection signal can reach the saturation voltage. This high level selection signal is supplied to the first stage RS1e (1) of the even driver 2e via the gate line GL1.
[0057]
Thereafter, the control signal CK becomes low level, and the output of the high level selection signal to the gate line GL1 of the liquid crystal display element 1 is stopped. Next, when the control signal Φ1 becomes high level again, the wiring capacitors C2 and C4 are discharged, the TFTs 202 and 204 are turned off, and the wiring capacitor C5 is further charged and the TFT 205 is turned on. Therefore, the potential of the gate line GL1 in the first row does not become high until the next frame.
[0058]
The operation in the other stage RS1e (i) of the odd driver 2o is substantially the same as the first stage RS1o (1) of the odd driver 2o if the start signal IN is replaced with a signal from the gate line GL2 (i-1). Are identical. In addition, the operation of each stage RS1e (i) of the even driver 2e is performed by replacing the start signal IN with the signal from the gate line GL2i-1, the control signal Φ1 with the control signal Φ2, and the control signal CK with ¬CK. It is substantially the same as the first stage RS1o (1) of the odd driver 2o.
[0059]
Hereinafter, the operation of the liquid crystal display device according to this embodiment will be described focusing on the operation of the gate driver 2 shown in the timing chart of FIG.
[0060]
Between timings T0 and T1, a high level start signal IN is supplied from the controller 4 to the drain of the TFT 201 in the first stage RS1o (1) (hereinafter referred to as the odd first stage) of the odd driver 2o. Next, the control signal Φ1 rises for a certain period between the timings T0 and T1, and the TFT 201 of each stage RS1o (i) of the odd driver 2o is turned on. As a result, the odd-numbered first-stage wiring capacitors C2 and C4 are charged, and the signal level thereof becomes a high level.
[0061]
At this time, the gate potential of the odd-numbered first stage TFT 202 becomes high level, and the odd-numbered first stage TFT 202 is turned on. When the odd first stage TFT 202 is off, the signal level of the wiring capacitor C5 is high by the reference voltage Vdd supplied through the odd first stage TFT 203, but the odd first stage TFT 202 is By turning on, the reference voltage Vdd supplied via the odd-numbered first stage TFT 203 is dropped to the ground. That is, the odd-numbered first-stage wiring capacitor C5 is discharged, the signal level becomes low, and the odd-numbered first-stage TFT 205 is turned off.
[0062]
At the same time, the gate potential of the odd-numbered first stage TFT 204 becomes high level, and the odd-numbered first stage TFT 204 is also turned on. As described above, when the signal levels of the odd-numbered first stage wiring capacitors C2 and C4 are high and the signal level of the wiring capacitor C5 is low, the control signal Φ1 is next between the timings T2 and T3. It rises and continues until the wiring capacitors C2 and C4 are discharged through the odd-numbered first stage TFTs 201.
[0063]
Next, at timing T1, the control signal CK becomes high level. Here, since the odd first stage TFT 204 is on and the odd first stage TFT 205 is off, a high level selection signal OUT1 is output from the odd first stage to the gate line GL1 of the first row. The Here, if the gate voltage of the odd-numbered first stage TFT 204 becomes higher due to the parasitic capacitance of the odd-numbered first stage TFT 204, and the high level voltage of the control signal CK is VH, the odd-numbered first stage TFT 204 is output. The voltage is saturated and is hardly attenuated and output to the gate line GL1 as the selection signal OUT1 with the voltage VH. The selection signal OUT1 output to the gate line GL1 becomes low level when the control signal CK changes to low level at timing T2.
[0064]
When the potential of the gate line GL1 becomes a high level between timings T1 and T2, the TFT 1a in the first row of the liquid crystal display element 1 is turned on. At this time, according to the control signal cnt from the controller 4, the data driver 3 outputs a display signal corresponding to the first row of image data IMG captured between the timings T0 to T1 to each data line DL. This display signal is written to the pixel capacitor 1b in the first row via the TFT 1a which is turned on, and the liquid crystal alignment state changes according to the written display signal, so that an image corresponding to the display signal is displayed. Is done.
[0065]
Even if the control signal Φ1 rises between timings T0 and T1, a high level signal is present at the drains of the TFTs 201 of RS1o (2), RS1o (3),. Not supplied. For this reason, the wiring capacitances C2 and C4 of the second and subsequent stages of the odd-numbered driver 2o are not charged at this time, RS1o (2), RS1o (3),. Therefore, the selection signals OUT3, 5,... Output from these to the gate lines GL3, GL5,.
[0066]
Further, during the timings T1 to T2, the high-level selection signal OUT1 of the gate line GL1 of the first row of the liquid crystal display element 1 is the first stage RS1e (1) of the even driver 2e (hereinafter referred to as the even first stage) To the drain of the TFT 201. When the control signal Φ2 rises for a certain period between timings T1 and T2, the TFT 201 of each stage RS1e (i) of the even driver 2e is turned on. As a result, the even-numbered first-stage wiring capacitors C2 and C4 are charged, and the signal level thereof becomes a high level.
[0067]
At this time, the gate potential of the even-numbered first stage TFT 202 becomes high level, and the even-numbered first stage TFT 202 is turned on. When the even-numbered first stage TFT 202 is off, the signal level of the wiring capacitor C5 is high by the reference voltage Vdd supplied through the even-numbered first stage TFT 203. By turning on, the reference voltage Vdd supplied through the even-numbered first stage TFT 203 is dropped to the ground. That is, the even-numbered first-stage wiring capacitor C5 is discharged, the signal level becomes low, and the even-numbered first-stage TFT 205 is turned off.
[0068]
At the same time, the gate potential of the even-numbered first stage TFT 204 becomes high level, and the even-numbered first stage TFT 204 is also turned on. In this way, when the signal levels of the even-numbered first-stage wiring capacitors C2 and C4 are high and the signal level of the wiring capacitor C5 is low, the control signal Φ2 is next between the timings T3 and T4. It rises and continues until the wiring capacitors C2 and C4 are discharged through the even-numbered first stage TFTs 201.
[0069]
Next, at timing T2, the control signal ¬CK becomes high level. Here, since the even-numbered first stage TFT 204 is on and the even-numbered first stage TFT 205 is off, a high-level selection signal OUT2 is output from the even-numbered first stage to the gate line GL2 of the second row. The Here, when the gate voltage of the even-numbered first stage TFT 204 becomes higher due to the parasitic capacitance of the even-numbered first stage TFT 204 and the high level voltage of the control signal ¬CK is VH, it is output from the even-numbered first stage TFT 204. The output voltage is saturated and is hardly attenuated and output to the gate line GL2 as the selection signal OUT2 with the voltage VH. The selection signal OUT1 output to the gate line GL2 becomes low level when the control signal ¬CK changes to low level at timing T3.
[0070]
When the potential of the gate line GL2 becomes high level between timings T2 and T3, the TFT 1a in the second row of the liquid crystal display element 1 is turned on. At this time, according to the control signal cnt from the controller 4, the data driver 3 outputs a display signal corresponding to the second row of image data IMG captured between the timings T1 and T2 to each data line DL. This display signal is written to the pixel capacitor 1b in the second row through the TFT 1a that is turned on, and the liquid crystal alignment state changes according to the written display signal, so that an image corresponding to the display signal is displayed. Is done.
[0071]
Even when the control signal Φ3 rises between timings T2 and T3, a high level signal is present at the drains of the TFTs 201 of RS1e (2), RS1e (3),. Not supplied. For this reason, the wiring capacitors C2 and C4 of the second and subsequent stages RS1e (2), RS1e (3),... Of the even driver 2e are not charged at this time. Therefore, the selection signals OUT4, 6,... Output from these to the gate lines GL4, GL6,.
[0072]
In the same manner, the selection signals OUT1 to OUT2n output to the gate lines GL1 to GL2n until the timing T (2n + 1) become high level. Similarly, at the timing T0 of the next vertical period, the start signal IN is supplied from the controller 4 to the first stage RS1o (1) of the odd-numbered driver 2o, and the same processing is repeated.
[0073]
Note that in one vertical period 1V, the control signal Φ1 or the stage RS1e (i) of the odd-numbered driver 2o or the stage RS2e (i) of the even-numbered driver 2e that has passed the period in which the selection signal OUTi to be output has already become high level Even when Φ2 rises, a high level signal is not supplied to the drain of the TFT 201. Accordingly, the wiring capacitors C2 and C4 are not charged, and any one of the gate lines GL1 to GL2n is sequentially selected within one vertical period.
[0074]
Here, as a related technique, FIG. 5 shows a gate driver including a shift register having a configuration in which each stage of the odd-numbered driver 2o and each stage of the even-numbered driver 2e are arranged substantially in a line.
[0075]
In the gate driver shown in FIG. 5, the configuration of each stage RS2o (1), RS2e (1),... Is the same as that shown in FIG. Is output to the gate line GL1 of the liquid crystal display element, but is input as an input signal to the even-numbered stage RS2e (1) without passing through the gate line GL1. This gate driver operates according to the timing chart of FIG. 4 in the same manner as the gate driver shown in FIG. For this reason, the level of the output signal from each stage RS2o (1), RS2e (1),... Does not attenuate.
[0076]
However, in the liquid crystal display device to which this gate driver is applied, the arrangement of the liquid crystal display element and the gate driver on the panel is the same as that shown in FIG. Therefore, it is not preferable from the viewpoint of the size of the display area.On the other hand, in order to enlarge the display area, when the liquid crystal display element is arranged on the panel so as to be shifted to the side where the gate driver is not formed, From the viewpoint of the position balance of the liquid crystal display element, it is not preferable.
[0077]
As described above, in the liquid crystal display device according to this embodiment, the gate driver 2 includes the odd-numbered driver 2o that scans the odd-numbered gate lines GL1, GL3, and so on, and the even-numbered gate lines GL2, GL4. ,... Are divided into even-numbered drivers 2e, which are arranged so as to sandwich the liquid crystal display element 1 therebetween. Further, since the level of the control signal CK or the control signal ¬CK is directly output as the selection signals OUT1 to OUT2n to be output to the gate lines GL1 to GL2n without going through the output buffer, the odd number driver 2o and the even number driver 2e output There is no need for a buffer. For this reason, when the gate driver 2 is formed on the first substrate on which the pixel electrodes and the like of the liquid crystal display element 1 are formed, the display area is centered with a good balance while keeping the pixel electrode area (display area) large. Can be arranged.
[0078]
Further, the gate driver 2 composed of the odd number driver 2o and the even number driver 2e has the same control as the control signal supplied to the gate driver disposed only on one side of the liquid crystal display element 1 shown in FIG. If a signal is supplied from the controller 4, it can be driven. Therefore, the configuration of the controller 4 is not complicated, and the number of control terminals connecting the controller 4 and the gate driver 2 is not increased as compared with the gate driver shown in FIG.
[0079]
Furthermore, in the liquid crystal display device according to this embodiment, the level of the control signal CK or the control signal ¬CK supplied from the controller 4 to each stage RS1o (i), RS1e (i) of the odd driver 2o or even driver 2e is set. The selection signals OUT1 to OUT2n can be output to the gate lines GL1 to GL2n as they are. Therefore, even if the number of stages of the gate driver 2 is increased when applied to the high-definition liquid crystal display element 1, the output signal level from each stage does not attenuate.
[0080]
Further, in the liquid crystal display device according to this embodiment, the gate driver 2 including the odd number driver 2o and the even number driver 2e is substantially composed of a circuit combining the TFTs 201 to 204, and the first substrate of the liquid crystal display element 1 is used. Formed on top. For this reason, since the gate driver 2 can be formed by the same process as that for forming the TFT on the first substrate of the liquid crystal display element 1, the number of manufacturing steps of the entire liquid crystal display element is reduced and the manufacturing cost is reduced. be able to.
[0081]
[Second Embodiment]
The overall configuration of the liquid crystal display device according to this embodiment is almost the same as that shown in the first embodiment (FIG. 1). Further, the arrangement of the liquid crystal display element 1, the odd number driver 2o, the even number driver 2e and the data driver 4 on the panel is substantially the same as that shown in the first embodiment (FIG. 1).
[0082]
However, in the liquid crystal display device according to this embodiment, the configuration of the gate driver 2 is different from that of the first embodiment. Further, a control signal Φ4, which will be described later, is supplied from the controller 4 to the odd driver 2o, and a control signal Φ3, which will be described later, is supplied to the even driver 2e.
[0083]
FIG. 6 is a diagram showing a circuit configuration of the gate driver 2 in this embodiment.
The TFT 206 is added to each stage of the gate driver 2 (FIG. 5) shown in the first embodiment, and the gate driver 2 includes one TFT 207 provided separately from each stage. Have
[0084]
The TFT 207 is turned on when the control signal Φ3 is at a high level, and the start signal IN supplied from the controller 4 is supplied to the n-th stage RS of the even driver 2e. 3 This is supplied to the wiring capacitors C2 and C4 of e (n). When the control signal ¬CK becomes a high level, the selection signal OUT2n having substantially the same level as the control signal ¬CK is output from the final stage RS (n) to the gate line GL2n. When the control signal Φ4 becomes high level when the gate line GL2n is high level by the selection signal OUT2n, the TFT 206 of the n-th stage RS2o (n) of the odd driver 2o is turned on, and the n-th stage RS2o (n) The wiring capacitors C2 and C4 are charged.
[0085]
The control signal Φ3 output from the controller 4 is sent to each stage RS of the even driver 2e. 3 The TFT 206 of e (i) (where i is an integer from 1 to n) is turned on, and the first driver of the even driver 2e is turned on by the selection signal OUT (2i + 1) or the start signal IN output to the gate line GL (2i + 1). The i-stage wiring capacitors C2 and C4 are charged. The control signal Φ4 output from the controller 4 is sent to each stage RS of the odd driver 2o. 3 The TFT 206 of o (i) is turned on, and the i-th stage wiring capacitances C2 and C4 of the odd number driver 2o are charged by the selection signal OUT2i output to the gate line GL2i.
[0086]
Hereinafter, the operation of the gate driver 2 in this embodiment will be described. In this embodiment, the gate driver 2 can operate both in the forward direction and in the reverse direction according to the control signals Φ1, Φ2, Φ3, and Φ4. Hereinafter, the operation of the gate driver 2 will be described separately for each of the forward direction and the reverse direction.
[0087]
First, the forward operation will be described with reference to the timing chart of FIG. As shown in the figure, the control signals Φ3 and Φ4 are always at a low level. Therefore, the TFTs 206 and 207 are always turned off, and the operation of the gate driver 2 in this case is substantially the same as that in the first embodiment shown in FIG.
[0088]
Next, the reverse operation will be described with reference to the timing chart of FIG. As shown in the figure, the control signals Φ1 and Φ2 are always at a low level. The timings at which the control signals Φ3 and Φ4 become high level are staggered in the same manner as the control signals Φ1 and Φ2 in the forward operation.
[0089]
When the control signal Φ3 becomes high level between the timings T0 and T1, the n-th stage RS of the even driver 2e. 3 The start signal IN is charged to the wiring capacitors C2 and C4 of e (n). At this time, the n-th stage RS of the even driver 2e 3 The TFTs 202 to 205 in e (n) operate in the same manner as described in the first embodiment, and when the control signal ¬CK becomes a high level between the timing T1 and the timing T2, the even driver 2e. N-th stage RS 3 A high level selection signal OUT2n is output from e (n) to the gate line GL2n.
[0090]
When the control signal Φ4 becomes high between timings T1 and T2, the n-th stage RS of the odd-numbered driver 2o 3 The TFT 206 of o (n) is turned on, and the selection signal OUT2n is sent through the gate line GL2n to the nth stage RS of the odd driver 2o. 3 The wiring capacitances C2 and C4 of o (n) are charged. At this time, the TFTs 202 to 205 in the n-th stage RS2o (n) of the odd-numbered driver 2o operate in the same manner as described in the first embodiment, and the control signal CK is transmitted between the timing T2 and the timing T3. When it becomes high level, the nth stage RS of the odd driver 2o 3 A high level selection signal OUT (2n-1) is output from o (n) to the gate line GL2n-1.
[0091]
Thereafter, by repeating the same operation, the selection signals OUT2n, OUT (2n-1),..., OUT3, OUT2, OUT1 are sequentially set to the high level every horizontal period. GL2n, GL (2n-1),..., GL3, GL2, and GL1 are output.
[0092]
The controller 4 reads out the images developed in the frame memory 4fm in the normal order regardless of the state of the control signals Φ1 to Φ4 supplied to the gate driver 2, and supplies the images to the data driver 3 as image data IMG. To do.
[0093]
The data driver 3 sequentially captures the supplied image data IMG in accordance with the control signal cnt from the controller 4, and the corresponding gate lines GL1 to GL2n select display signals corresponding to the captured image data for one row. In the horizontal period, the data is output to each of the data lines DL. Accordingly, a display signal is written to the pixel capacitor 1b via the TFT 1a which is turned on by selection of the gate lines GL1 to GL2n, and an image according to the display signal written to each pixel capacitor 1b is displayed on the liquid crystal display element 1. Will be displayed above.
[0094]
Hereinafter, in the liquid crystal display device according to this embodiment, an image displayed on the liquid crystal display element 1 will be described with a specific example. Here, it is assumed that an image as shown in FIG. 9A is developed in the frame memory 4fm in the controller 4.
[0095]
The controller 4 converts the image developed in the frame memory 4fm shown in FIG. 9A into coordinates (1, 1) to (m, 1), (2, 1) to (m, 2),. , (1, 2n) to (m, 2n) in this order, and supplies them to the data driver 3 as image data IMG. The data driver 3 accumulates the image data IMG supplied from the controller 4 and sequentially outputs the corresponding display signal to each of the data lines DL, thereby writing the pixel data 1b in the selected row.
[0096]
When the forward operation is selected as the operation of the gate driver 2, the gate driver 2 scans in the order of the gate lines GL1, GL2,. Therefore, the display signal written to the pixel capacitor 1b in the first row of the liquid crystal display element 1 corresponds to the image data IMG developed at the coordinates (1, 1) to (m, 1) of the frame memory 4fm. Thus, the display signal written to the pixel capacitor 1b in the second row corresponds to the image data IMG developed at the coordinates (2, 1) to (m, 2), and the pixel capacitor 1b in the 2n row. The display signal to be written corresponds to the image data IMG developed at coordinates (1, 2n) to (m, 2n). Therefore, the image displayed on the liquid crystal display element 1 is the same as the image developed in the frame memory 4fm as shown in FIG.
[0097]
On the other hand, when the reverse direction operation is selected as the operation of the gate driver 2, the gate driver 2 scans in the order of the gate lines GL2n, GL (2n-1),. For this reason, the display signal written to the pixel capacitor 1b in the 2n-th row of the liquid crystal display element 1 corresponds to the image data IMG developed at the coordinates (1, 1) to (m, 1) of the frame memory 4fm. Thus, the display signal written to the pixel capacitor 1b in the (2n-1) th row corresponds to the image data IMG developed at the coordinates (2,1) to (m, 2), and the first row The display signal written to the pixel capacitor 1b corresponds to the image data IMG developed at coordinates (1, 2n) to (m, 2n). Accordingly, the image displayed on the liquid crystal display element 1 is a vertically inverted image developed in the frame memory 4fm as shown in FIG. 9C.
[0098]
As described above, in the liquid crystal display device according to this embodiment, the frame memory 4fm is simply controlled by controlling the control signals Φ1 to Φ4 supplied from the controller 4 to the gate driver 2 (odd number driver 2o and even number driver 2e). The developed image can be displayed upside down on the liquid crystal display element 1. For this reason, in addition to the effect in 1st Embodiment, the effect that control for the reversal display of an image becomes easy is acquired.
[0099]
[Third Embodiment]
In the first and second embodiments, the case where the present invention is applied to a liquid crystal display device has been described. However, in this embodiment, the case where the present invention is applied to a CCD (Charge Coupled Device) imaging device is described. To do.
[0100]
FIG. 10 is a block diagram showing the configuration of the CCD image pickup apparatus according to this embodiment. As shown in the figure, this CCD image pickup device is composed of a CCD image pickup device 5, a gate driver 2 including an odd number driver 2o and an even number driver 2e, a data driver 6, and a controller 7.
[0101]
The CCD image pickup device 5 is formed by forming CCDs 5b as image pickup pixels whose resistance is lowered by detecting light in a matrix on the substrate, and the anodes of the CCDs 5b are formed on the same substrate corresponding to each. The cathode of the TFT 5a is connected to the ground. The gate of the TFT 5a is connected to gate lines GL1 to GL2n formed extending in the row direction of the matrix, and the drain is connected to the data line DL.
[0102]
As the gate driver 2, any of those shown in the first and second embodiments can be used. However, the odd number driver 2o and the even number driver 2e are formed on the same substrate on which the CCD image pickup device 5 is formed, and the gate lines GL1 to GL2n of the CCD image pickup device 5 are provided between them. Are connected to each other.
[0103]
The data driver 6 outputs a voltage of a predetermined level to each data line DL for a certain period within one selection period, and drops due to the resistance change of the CCD 5b corresponding to the gate lines GL1 to GL2n selected by the gate driver 2. Read the potential of each data line DL. The data driver 6 takes in each potential of the read data line DL as an imaging signal img and supplies it sequentially to the controller 7.
[0104]
Similarly to the controller 4 of the first and second embodiments, the controller 7 supplies the start signal IN, the control signals Φ1, CK, (and the control signal Φ3) to the odd driver 2o, and the control signals Φ2, ¬CK , (And the start signal IN, the control signal Φ4) are supplied to the even driver 2e to control the operation of the gate driver 2. Further, the operation of the data driver 6 is controlled by the control signal cnt, and data corresponding to the imaging signal read by the data driver 6 is output to the outside.
[0105]
The CCD image pickup device 5, the gate driver 2 and the data driver 6 are formed on the same substrate in the positional relationship shown in FIG. 2 only by replacing the liquid crystal display device 1 with the CCD image pickup device 5. is there.
[0106]
The operation of the CCD image pickup device according to this embodiment will be described below. In this embodiment, the operation of the gate driver 2 (odd driver 2o and even driver 2e) is the same as that shown in the first or second embodiment. Here, the reading operation of the imaging signal detected by the CCD 5b corresponding to the gate lines GL1 to GL2n from which the selection signal is output from the gate driver 2 will be described.
[0107]
In the first predetermined period in which any of the gate lines GL1 to GL2n is at a high level by the gate driver 2, the data driver 6 applies a predetermined voltage to the data line DL according to the control signal cnt from the controller 7. Output to. At this time, the TFT 5a connected to the selected gate lines GL1 to GL2n is turned on, and when the corresponding CCD 5b detects light irradiation, the resistance is lowered and the potential on the corresponding data line DL is lowered. Become.
[0108]
Next, the data driver 6 reads the potential of each data line DL as the imaging signal img according to the control signal cnt from the controller 7. Then, the data driver 6 sequentially supplies the read imaging signal img to the controller 7. The data driver 6 sequentially repeats such an operation in synchronization with the operation of the gate driver 2 corresponding to each of the gate lines GL1 to GL2n.
[0109]
As described above, the gate driver 2 described in detail in the first and second embodiments described above is not only for displaying images by sequentially scanning the gate lines GL1 to GL2n of the liquid crystal display element 1. The present invention can also be applied to the case where an image is taken by sequentially scanning the gate lines GL1 to GL2n of the CCD image pickup device 5. Also in this case, the same effect as that obtained in the liquid crystal display device described in the first and second embodiments can be obtained.
[0110]
[Modification of Embodiment]
The present invention is not limited to the first to third embodiments described above, and various modifications and applications are possible. Hereinafter, modifications of the above-described embodiment applicable to the present invention will be described.
[0111]
In the first to third embodiments, each stage RS1o (i), RS3o (i) of the odd driver 2o and each stage RS1e (i), RS3e (i) of the even driver 2e are composed of five TFTs 201-201. 205 or 7 TFTs 201 to 207 are included. However, the configurations of the stages RS1o (i) and RS3o (i) of the odd driver 2o and the stages RS1e (i) and RS3e (i) of the even driver 2e are not limited thereto.
[0112]
For example, the TFT 203 in FIGS. 3 and 6 may be replaced with other resistance elements. The stages RS1o (i) and RS3o (i) of the odd driver 2o and the stages RS1e (i) and RS3e (i) of the even driver 2e are the inversion of the control signal CK or ¬CK supplied to the drain of the TFT 204. A TFT in which a signal is supplied to the gate and a drain is connected to the source of the TFT 205 may be further provided.
[0113]
In the first to third embodiments, the gate lines GL1 to GL2n of the liquid crystal display element 1 or the CCD image pickup element 5 are provided corresponding to each row of matrix-like pixels. . However, for example, when driving a display element or an image sensor in which one gate line is provided for two rows of pixels and two data lines are provided between the pixel columns, The gate driver 2 described in the embodiment can be applied. That is, each stage of the gate driver 2 may correspond to the gate line of the display element or the imaging element.
[0114]
In the first to third embodiments, the number 2n of the gate lines GL1 to GL2n included in the liquid crystal display element 1 or the CCD image pickup element 5 is an even number. However, the number of gate lines may be an odd number (2n + 1). In the case of an odd number of gate lines, in the gate driver 2 capable of scanning in both the forward and reverse directions as shown in the second embodiment, the start signal IN from the controllers 4 and 7 is received. The odd-numbered driver 2o may be supplied to either the first stage RS3o (1) or the (n + 1) th stage RS3o (n + 1). Then, when the start signal IN is supplied to the (n + 1) th stage RS3o (n + 1) of the odd-numbered driver 2o, the backward scanning may be performed as in the second embodiment.
[0115]
In the first to third embodiments, the odd number driver 2o and the even number driver 2e constituting the gate driver 2 are described as being formed on the same panel as the liquid crystal display element 1 or the CCD imaging element 5. did. However, even when they are not on the same panel, the positional relationship between the liquid crystal display element 1 or the CCD image pickup element 5 and the gate driver 2 as a whole device, or the number of control signals input to the gate driver 2, etc. The same effect as in the case of can be obtained.
[0116]
In the first and second embodiments, the case where the present invention is applied to a liquid crystal display device that displays an image on the liquid crystal display element 1 has been described. In the third embodiment, the case where the present invention is applied to a CCD imaging device that captures an image with the CCD of each pixel of the CCD imaging device 5 has been described. However, the present invention is not limited to these.
[0117]
For example, the display device can be applied to a device that drives other display elements in which display pixels are arranged in a matrix, such as an organic EL element, an inorganic EL element, a plasma display, or a field emission display. Further, the present invention can also be applied to an image pickup apparatus that drives another image pickup element in which photosensors other than a CCD are arranged in a matrix.
[0118]
In the first to third embodiments, the even driver 2e outputs the control signal ¬CK. However, the potential rises after a certain period after the control signal CK potential falls, and the control signal CK potential It may be replaced with a control signal CK2 in which the potential falls after a certain period before the rise of.
[0119]
【The invention's effect】
As explained above, according to the present invention, Display element While increasing the area ratio for the driver, Display element Can be arranged approximately in the center.
[0120]
Also, scan drivers Display element Even if it arrange | positions so that it may oppose via, it is not necessary to increase the kind of control signal for controlling a driver.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to a first embodiment of the present invention.
2 is a diagram showing an arrangement of the liquid crystal display element, odd-numbered driver, even-numbered driver, and data driver of FIG. 1 on a panel.
FIG. 3 is a diagram showing a circuit configuration of a gate driver according to the first embodiment of the present invention.
FIG. 4 is a timing chart showing the operation of the gate driver according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating a circuit configuration of a gate driver according to related art.
FIG. 6 is a diagram showing a circuit configuration of a gate driver according to a second embodiment of the present invention.
FIG. 7 is a timing chart showing a forward operation of the gate driver according to the second embodiment of the present invention.
FIG. 8 is a timing chart showing the backward operation of the gate driver according to the second embodiment of the present invention.
FIG. 9 is a diagram illustrating an operation example of a liquid crystal display device according to a second embodiment of the present invention.
FIG. 10 is a block diagram showing a configuration of a CCD image pickup apparatus according to a third embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration of a liquid crystal display device according to a first conventional example.
12 is a diagram showing the arrangement of the liquid crystal display element, gate driver, and data driver of FIG. 11 on a panel.
FIG. 13 is a block diagram showing a configuration of a liquid crystal display device according to a second conventional example.
14 is a diagram showing the arrangement of the liquid crystal display element, gate driver, and data driver of FIG. 13 on a panel.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Liquid crystal display element, 1a ... TFT, 1b ... Pixel capacity, 2 ... Gate driver, 2o ... Odd driver, 2e ... Even driver, 3 ... Data driver, 4 ... Controller, 4fm ... Frame memory, 5 ... CCD image sensor, 6 ... Data driver, 7 ... Controller, 201-207 ... TFT, GL1-GL2n ... Gate line, DL: Data line

Claims

A plurality of display pixels arranged in a matrix and displaying an image corresponding to each supplied display signal; and two or more scanning lines formed in a row direction of the matrix for selecting the display pixels; A display element including a data line for supplying a display signal to a display pixel corresponding to a selected scan line, which is formed in a column direction of the matrix;
An odd driver having a stage that inputs a start signal from the outside or a selection signal output to an adjacent even-numbered scan line and outputs a selection signal to each odd-numbered scan line in accordance with an externally supplied control signal And an external start signal or a selection signal output to an adjacent odd-numbered scan line, which is formed opposite to the odd-numbered driver across the matrix-like display pixels, and is supplied from the outside. A scan driver comprising an even driver comprising a stage for outputting a selection signal to each even-numbered scan line according to the control signal;
A display device comprising:

2. The display according to claim 1, wherein the odd-numbered driver and the even-numbered driver are formed on a substrate on which a scanning line of the display element is formed with the matrix-shaped display pixels interposed therebetween. apparatus.

Image data supplied from the outside is accumulated in units of rows of the matrix, and display signals corresponding to the accumulated image data are transmitted to the display pixels selected by the selection signal from the scan driver via the data lines. The display device according to claim 1, further comprising a data driver for output.

The display device according to claim 3, wherein the data driver is formed on a substrate on which a data line of the display element is formed.

In the odd-numbered driver, the first stage receives an external start signal, outputs a selection signal to the first scan line in accordance with the control signal, and is an (h + 1) th (h: integer greater than or equal to 1). The stage inputs the selection signal output to the 2h-th scanning line, and outputs the selection signal to the (2h + 1) -th scanning line according to the control signal. The even-numbered driver has (2h− 5. The selection signal output to the first scanning line is input, and the selection signal is output to the 2h-th scanning line according to the control signal. 6. Display device.

The display element includes 2i (i: an integer of 1 or more) scanning lines,
The scan driver includes a switch that outputs the start signal to either the first stage of the odd driver or the i-th stage of the even driver according to an external control signal,
When the switch outputs the start signal to the first stage of the odd driver, the first stage inputs the start signal and selects the first scan line according to the control signal. The (j + 1) -th (j: 1 to (i-1)) integer is input to the 2j-th scanning line, and the selection signal is input according to the control signal (2j + 1). When the selection signal is output to the first scanning line and the switch outputs the start signal to the i-th stage of the even driver, the j-th stage inputs the selection signal output to the 2j-th scanning line. Then, according to the control signal, a selection signal is output to the (2j-1) th scanning line,
In the even driver, when the switch outputs the start signal to the first stage of the odd driver, the jth stage inputs the selection signal output to the (2j-1) th scanning line. According to the control signal, if the switch outputs a selection signal to the 2jth scanning line and the switch outputs the start signal to the i-th stage of the even driver, the i-th stage inputs the start signal. In accordance with the control signal, the selection signal is output to the 2i-th scanning line, and the k-th (k: 1 to (i-1)) integer selection signal is output to the (2k + 1) -th scanning line. The display device according to claim 1, wherein a selection signal is output to the 2k-th scanning line in accordance with the control signal.

A display element comprising a plurality of display pixels and a scanning line group to which a selection signal for selecting the display pixels is output;
In response to an input of an external start signal or a selection signal output to an even-numbered scan line of the scan line group, an externally supplied control signal is used as a select signal for the odd-number scan line of the scan line group. An odd driver to output,
A control which is arranged opposite to the odd driver across the display pixel and is supplied from the outside in response to an input of an external start signal or a selection signal output to an odd number scan line of the scan line group An even driver that outputs a signal as a selection signal to the even scan lines of the scan line group ;
A display device comprising: