JP3854749B2 - Ｓｒａｍ用のスタティックセル - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体デバイスのメモリセルに係り、特にＳＲＡＭなどに使用されるスタティック型のメモリセル（スタティックセル）に関する。
【０００２】
【従来の技術】
スタティックセルを用いるＳＲＡＭデバイスはリフレッシュ動作が要求されないためＤＲＡＭデバイスに比べて消費電力が低く、動作速度も速いという特徴がある。この特徴から、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。
【０００３】
このようなＳＲＡＭに使用されるスタティックセルは、一対の駆動トランジスタ、一対の伝送トランジスタ及び一対の負荷素子よりなり、その負荷素子の種類によって高抵抗型セルとＣＭＯＳ型セルに分類される。高抵抗型セルは１×１０９Ω以上の高低抗体を負荷素子として使用し、その負荷素子は、ＮＭＯＳトランジスタよりなる駆動トランジスタ及び伝送トランジスタの上部に積層形成される。
【０００４】
ＣＭＯＳ型セルは、負荷素子にＰＭＯＳトランジスタを使用するともに駆動トランジスタ及び伝送トランジスタにＮＭＯＳトランジスタを使用して構成される。その負荷素子として用いられるＰＭＯＳトランジスタには、薄膜トランジスタ（ＴＦＴ）又はバルクトランジスタが利用される。ただし、バルクトランジスタを利用する場合には集積性が悪いという短所がある一方、薄膜トランジスタを利用する場合には、薄膜トランジスタを駆動トランジスタ及び伝送トランジスタの上部に積層可能なので、高抵抗型セル同等の集積性を得ることができる。
【０００５】
以上の点から現在では、抵抗体又は薄膜トランジスタを負荷素子として使用するスタティックセルが高集積ＳＲＡＭデバイスに広く使われている。
【０００６】
図１は、米国特許第５，３７９，２５１号に開示されたスタティックセルのレイアウト図である。
【０００７】
半導体基板のｙ方向へ並列に一対の活性領域が画定されるように素子分離領域２４が配置されている。その各活性領域には１つの伝送トランジスタと１つの駆動トランジスタが直列に配置される。そして、これら隣接した活性領域にそれぞれ形成された一対の伝送トランジスタは、セル中央部分を通って当該活性領域を横切る１本のゲート電極、つまりワードライン２１を共有する。このワードライン２１と駆動トランジスタのゲート電極２２，２３とは同一工程では形成されない。
【０００８】
駆動トランジスタ及び伝送トランジスタを直列接続する各ノードにはノードコンタクト２５が配置され、また、各駆動トランジスタのゲート電極２２，２３上にはゲート電極コンタクト２７が配置される。すなわち、１つのセル内に２つのノードコンタクト２５及び２つのゲート電極コンタクト２７が形成される。そのうちのｙ方向へ並んだノードコンタクト２５及びゲート電極コンタクト２７が相互接続されることにより、駆動トランジスタのラッチ形態が構成される。
【０００９】
このような各駆動トランジスタのソース領域上に接地コンタクト２８が配置され、各伝送トランジスタのドレイン領域（又はソース領域）上にはビットラインコンタクト２６が配置される。また、米国特許第５，３７９，２５１号によれば、セル領域全域に、ビットラインコンタクト２６を露出させながら接地コンタクト２８を覆う接地プレート（図示せず）が配置される。
【００１０】
図２は、図１とは別のスタティックセルをマトリックス状に配列したセルアレイの一部を示した等価回路図である。
【００１１】
このセルアレイで、ｘ方向へ伸延するワードラインＷＬ１につながれた複数のスタティックセルＣ１１，Ｃ１２，…，Ｃ１ｎは、接地ラインＶＳＳ１を共有する。また同様に、ワードラインＷＬ１と平行に設けられるワードラインＷＬ２につながれた複数のスタティックセルＣ２１，Ｃ２２，…，Ｃ２ｎは、接地ラインＶＳＳ２を共有する。すなわち、接地ラインとワードラインはすべてｘ方向へ平行に伸延しており、また、各セルに電力を供給する電源線Ｖｃｃもワードラインと平行に配線されている。
【００１２】
一方、セルアレイのｙ方向へ並んだスタティックセルＣ１１，Ｃ２１，…は、一対のビットラインＢＬ１，／ＢＬ１（／：反転）を共有する。また同様に、スタティックセルＣ１２，Ｃ２２，…など他の列も、一対のビットラインＢＬ２，／ＢＬ２など他の列線を共有する。
【００１３】
【発明が解決しようとする課題】
前述の図１に示す米国特許第５，３７９，２５１号の構成では、セルのｙ方向長さがｘ方向長さよりも長い。つまり、１つのセル内においてビットラインがワードラインより長いという特徴を有するが、ビットラインが長いほどその寄生容量は増加するので、ビットラインを通じて伝送される信号の遅延に影響する。結果的に、このようなＳＲＡＭの動作速度の改善には限界がある。
【００１４】
また、米国特許第５，３７９，２５１号の構造では、ワードラインと駆動トランジスタのゲート電極とが重なる部分が存在する。すなわち、伝送トランジスタのゲート電極となるワードラインと駆動トランジスタのゲート電極とは同じ工程で形成されるものではない。したがって、セルアレイの製造工程数が多く、またワードラインの寄生容量が大きくなってセルの迅速選択に改善の余地がある。
【００１５】
さらに、米国特許第５，３７９，２５１号の構造では、セルアレイの全域に全接地コンタクトを覆う接地プレートが配置され、これにより、接地プレートに起因する電圧降下を抑制し、各セルの動作電圧マージンを改善している。しかし、接地プレートをセルアレイ全域に形成すると、ビットラインと接地プレートとの間、そしてワードラインと接地プレートとの間の寄生容量が増加して動作速度を低下させてしまうという問題点がある。
【００１６】
一方、図２のような１ワードラインの複数セルが１本の接地ラインを共有する回路構造の場合、セルの動作電圧範囲が減少するという問題点がある。
【００１７】
たとえば、ワードラインＷＬ１に接続するセルＣ１１，Ｃ１２，…，Ｃ１ｎのいずれかを選択するためにワードラインＷＬ１に電源電圧Ｖｃｃ相当の電圧を印加すると、当該ワードラインＷＬ１につながれたすべてのセルの伝送トランジスタがターンオンする。そしてこれにより、一定電圧、たとえば電源電圧でプリチャージされたビットラインＢＬ１−／ＢＬ１，ＢＬ２−／ＢＬ２，…，ＢＬｎ−／ＢＬｎから全セルＣ１１，Ｃ１２，…，Ｃ１ｎを通じてセル電流Ｉ１，Ｉ２，…，Ｉｎが流れる。このとき、接地ラインの抵抗Ｒｓ及び駆動トランジスタのソース領域と接地ラインとの間のコンタクト抵抗Ｒｃにより、セル電流Ｉ１，Ｉ２，…，Ｉｎに起因する電圧降下が接地ラインＶＳＳ１に発生する。
【００１８】
すなわち、ワードラインＷＬ１により選択されたすべてのセルＣ１１，Ｃ１２，…，Ｃ１ｎから１本の接地ラインＶＳＳ１を通じて電流が流れることに起因して、各セルの駆動トランジスタのソース領域に接地電圧より高い正（＋）の電圧が誘起される。このとき、接地ラインの接地端から最も遠いｎ番目のセルＣ１ｎの駆動トランジスタのソース領域に、最も高い正の電圧が誘起される。
【００１９】
ワードラインＷＬ１に電源電圧Ｖｃｃが印加され、該ワードラインＷＬ１に接続した全セルＣ１１，Ｃ１２，…，Ｃ１ｎから接地ラインＶＳＳ１を通じてセル電流Ｉ１，Ｉ２，…，Ｉｎが流れた場合、接地端からｎ番目のセルＣ１ｎにおける駆動トランジスタのソース領域に誘起される電圧ＶＳＮは、次式１のとおりである。
【数１】

【００２０】
この式１より、１本の接地ラインを共有するセルの数が増加するほど、接地ラインの接地端から最も遠いセルにおける駆動トランジスタのソース領域に誘起される電圧は増加することがわかる。これによりスタティックセルの動作電圧範囲が減少して、デバイスの低電圧特性を低下させる原因となる。
【００２１】
以上の課題に鑑みて本発明の目的は、ビットライン及びワードラインの寄生容量を減少させてセルの動作速度を向上させ、また、接地ラインに誘起される電圧降下を抑制して低電圧動作特性を改善させられるスタティックセルを提供することにある。
【００２２】
【課題を解決するための手段】
本発明のスタティックセルは、半導体基板上に平行に形成した第１ゲート電極及び第２ゲート電極を有する第１駆動トランジスタ及び第２駆動トランジスタを備え、そして、その第１ゲート電極と第２ゲート電極との間に配置された第３ゲート電極を共有する第１伝送トランジスタ及び第２伝送トランジスタを備える。その第１伝送トランジスタは第１駆動トランジスタと直列接続され、第２伝送トランジスタは第２駆動トランジスタと直列接続される。
【００２３】
このような本発明のスタティックセルは、２つの駆動トランジスタのゲート電極がビットライン方向へ伸延するように形成してあり、これら２つのゲート電極の間に２つの伝送トランジスタ共通の共通ゲート電極が形成されることで、ビッライン方向の長さがワードライン方向の長さよりも短くなっていることを特徴とする。第１及び第２伝送トランジスタのチャネル長の方向は、第１及び第２駆動トランジスタのチャネル長の方向に対し２０゜〜７０゜傾くように配置することが望ましい。
【００２４】
このスタティックセルでは、第１及び第２駆動トランジスタの第１ゲート電極と第２ゲート電極との間に第１及び第２伝送トランジスタが配置され、これら第１及び第２伝送トランジスタと第１及び第２駆動トランジスタとが直列接続されるので、第１及び第２駆動トランジスタのソース領域はセルの縁部に形成される。このように一対の駆動トランジスタ間に一対の伝送トランジスタが配置されたスタティックセルを長方形平面にレイアウトすると、駆動トランジスタのチャネル幅方向へのセルの長さが、駆動トランジスタのチャネル長方向へのセルの長さより短く形成される。これら駆動トランジスタ及び伝送トランジスタはＮＭＯＳトランジスタとすることができる。
【００２５】
伝送トランジスタの第３ゲート電極は、第１及び第２ゲート電極と直交する方向へ配線されたワードラインと接続される。このようなワードラインはセルの中心を通るように配線することが望ましい。これにより、ワードラインは第１伝送トランジスタと第２伝送トランジスタとの間を通ることになり、結果的に、第１及び第２伝送トランジスタはワードラインの両側に配置される。
【００２６】
また、このようなスタティックセルにおいては、第１及び第２駆動トランジスタのソース領域と接続される一対の接地ラインを備えるようにする。この一対の接地ラインはワードラインと直交する方向に配線することが望ましい。
【００２７】
さらに、一対の接地ラインの対間に一対のビットラインを配線するようにするとよい。その一対のビットラインは接地ラインと平行に配線するものとする。このような一対のビットラインの片方は、第１伝送トランジスタにおける第１駆動トランジスタとは接続されない方の端子（ドレイン領域とする）に接続され、他方は第２伝送トランジスタにおける第２駆動トランジスタとは接続されない方の端子（ドレイン領域とする）に接続される。
【００２８】
またさらに、本スタティックセルでは、接地ラインの下部に配線した一対の電源線を備えるようにする。この一対の電源線の片方は、第１ゲート電極及び第２駆動トランジスタのドレイン領域と１つの負荷素子を通じて接続され、他方は、第２ゲート電極及び第１駆動トランジスタのドレイン領域と別の１つの負荷素子を通じて接続される。このような負荷素子としては低抗体又は薄膜トランジスタを使用可能で、薄膜トランジスタの場合はＰＭＯＳトランジスタとするのがよい。
【００２９】
以上のような本発明によると、長方形平面としたスタティックセルのビットラインはワードラインよりも短くなる。これにより、多数のセルをマトリックス状に配列したセルアレイにおいて各ビットラインの寄生容量を減少させられるので、記憶データ読出時間などの動作速度を改善し得る。また、接地ラインがワードラインと直交する方向に配線されるので、セル選択時に接地ラインに発生する電圧降下を抑制させられる。これにより、セルの動作電圧範囲を大きく確保できるので、セルの低電圧動作特性を改善することができる。
【００３０】
【発明の実施の形態】
以下の実施形態では抵抗体を負荷素子として使用する高抵抗型セルを例として説明するが、この高抵抗型セルに限らずＰＭＯＳ薄膜トランジスタを負荷素子とするようなＣＭＯＳ型セルにも適用することが可能である。
【００３１】
図３〜図１２は４個のスタティックセルを抜き出して示したレイアウト図である。そして、図１３Ａ〜図１８Ａは図３〜図１２中に示す断面線Ａ−Ａ’に沿って見た断面図、図１３Ｂ〜図１８Ｂは図３〜図１２中に示す断面線Ｂ−Ｂ’に沿って見た断面図、図１３Ｃ〜図１８Ｃは図３〜図１２中に示す断面線Ｃ−Ｃ’に沿って見た断面図である。
【００３２】
図３、図４、図１３を参照すると、本例のスタティックセルは、半導体基板１００上をｙ方向へ並列に伸延する第１ゲート電極１０３ａ及び第２ゲート電極１０３ｂよりなる一対のゲート電極を備える。その第１ゲート電極１０３ａは、該ゲート電極１０３ａをｘ方向に横切る活性領域１０１とともに第１駆動トランジスタＴＤ１を構成し、第２ゲート電極１０３ｂは、該ゲート電極１０３ｂをｘ方向に横切る活性領域１０１とともに第２駆動トランジスタＴＤ２を構成する。活性領域１０１は、図１３に示すように、素子分離膜１０１ａにより画定されている。
【００３３】
第１ゲート電極１０３ａと第２ゲート電極１０３ｂとの間には、第３ゲート電極１０３ｃが配置されている。この第３ゲート電極１０３ｃは、第１伝送トランジスタＴＡ１及び第２伝送トランジスタＴＡ２の共通ゲート電極として使われる。その第１伝送トランジスタＴＡ１は第１駆動トランジスタＴＤ１と直列接続され、第２伝送トランジスタＴＡ２は第２駆動トランジスタＴＤ２と直列接続される。
【００３４】
この構造において、第１及び第２伝送トランジスタＴＡ１，ＴＡ２のチャネル長の方向は、第１及び第２駆動トランジスタＴＤ１，ＴＤ２のチャネル長の方向に対し２０゜〜７０゜、好適には４５゜の傾きを維持するように配置することが好ましい。
【００３５】
このようにして、第１駆動トランジスタＴＤ１と第２駆動トランジスタＴＤ２との間に第３ゲート電極１０３ｃを共有する第１及び第２伝送トランジスタＴＡ１，ＴＡ２を配置すると、ｙ方向のセル長さがｘ方向のセル長さよりも短いセル構造が得られる。
【００３６】
図５及び図６を参照すると、第１及び第２駆動トランジスタＴＤ１，ＴＤ２のソース領域の上部にそれぞれ、ｙ方向へ伸延する導電体パターン１０５ａ，１０５ｂが配置される。その第１導電体パターン１０５ａは第２駆動トランジスタのゲート電極である第２ゲート電極１０３ｂの上部まで延び、第２導電体パターン１０５ｂは第１駆動トランジスタのゲート電極である第１ゲート電極１０３ａの上部まで延びる。これら第１及び第２導電体パターン１０５ａ，１０５ｂにおいて、第１及び第２駆動トランジスタのソース領域上部に位置する部分、そして第１及び第２ゲート電極１０３ａ，１０３ｂの上部に位置する部分は、図６のマスクパターン１０７を使用して選択的に不純物ドーピングされる。
【００３７】
ドーピング部分の導電体パターン１０５ａ，１０５ｂは、セル電力を供給する電源線（Ｖｃｃ線）の役割をもつ。そして、非ドーピング部分の導電体パターン１０５ａ，１０５ｂは、スタティックセルの負荷素子として使われる一対の負荷抵抗体の役割をもつ。この一対の負荷抵抗体は、第１伝送トランジスタのチャネル領域の上部及び第２伝送トランジスタのチャネル領域の上部を通るように配置される。なお、一対の負荷抵抗体の代わりに一対のＰＭＯＳ薄膜トランジスタを使用することも可能である。
【００３８】
図７及び図８を参照すると、第１駆動トランジスタＴＤ１のドレイン領域、第２ゲート電極１０３ｂ、及び導電体パターン１０５ａの負荷抵抗体部分が、第１局部配線１１１ａにより相互接続される。また、第２駆動トランジスタＴＤ２のドレイン領域、第１ゲート電極１０３ａ、及び導電体パターン１０５ｂの負荷抵抗部分が、第２局部配線１１１ｂにより相互接続される。このようにして第１及び第２局部配線１１１ａ，１１１ｂにより一対の駆動トランジスタＴＤ１，ＴＤ２及び一対の負荷抵抗体を接続することで、ラッチ形態のスタティックセルが形成される。
【００３９】
第１局部配線１１１ａの一端部は１つのノードコンタクト１０９ａを通じて第１駆動トランジスタＴＤ１のドレイン領域と接続され、第１局部配線１１１ａの他端部は１つの突き合せコンタクト１０９ｂを通じて第２ゲート電極１０３ｂ及び負荷抵抗体と接続される。また、第２局部配線１１１ｂの一端部は別の１つのノードコンタクト１０９ａを通じて第２駆動トランジスタＴＤ２のドレイン領域と接続され、第２局部配線１１１ｂの他端部は別の１つの突き合せコンタクト１０９ｂを通じて第１ゲート電極１０３ａ及び負荷抵抗体と接続される。
【００４０】
図９〜図１２を参照すると、第３ゲート電極１０３ｃは、ワードラインコンタクト１１５ｗを通じてｘ方向へ伸延するワードライン１１３ｗと接続され、第１駆動トランジスタＴＤ１のソース領域及び第２駆動トランジスタＴＤ２のソース領域は、それぞれ接地ラインパッドコンタクト１１５ｓを通じてｙ方向へ伸延する一対の接地ライン１１９ｓと接続される。そして、第１及び第２伝送トランジスタＴＡ１，ＴＡ２のドレイン領域は、それぞれビットラインパッドコンタクト１１５ｂを通じて一対のビットライン１１９ｂと接続される。一対のビットライン１１９ｂは一対の接地ライン１１９ｓの対間にｙ方向へ平行に配置される。
【００４１】
以上のようなスタティックセルの製造方法について説明する。
【００４２】
図３、図４、図１３を参照すると、まず、半導体基板１００の所定領域に活性領域を限定する素子分離膜１０１ａを形成する。この素子分離膜１０１ａは、図３に示した活性領域パターン１０１を描写してあるフォトマスクを使用して形成する。次いで、素子分離膜１０１ａを形成した半導体基板１００の活性領域に、ゲート酸化膜（図示せず）を形成する。そして、ゲート酸化膜形成後の基板上に、導電体、たとえばドーピングポリシリコン又はポリサイドの層を形成し、この導電体層を、図４に示したゲート電極パターン１０３ａ，１０３ｂ，１０３ｃを描写してあるフォトマスクを使用してパターニングする。これにより、ゲート酸化膜上の所定領域に第１〜第３ゲート電極１０３ａ，１０３ｂ，１０３ｃが形成される。つまり、駆動トランジスタと伝送トランジスタのゲート電極が同時に形成される。
【００４３】
第１及び第２ゲート電極１０３ａ，１０３ｂは相互平行に形成され、第１ゲート電極１０３ａは第１駆動トランジスタＴＤ１のゲート電極となり、第２ゲート電極１０３ｂは第２駆動トランジスタＴＤ２のゲート電極となる。そして、図１３Ａ及び図１３Ｂに示したように第１及び第２ゲート電極１０３ａ，１０３ｂの間に形成される第３ゲート電極１０３ｃは、第１及び第２伝送トランジスタＴＡ１，ＴＡ２の共通ゲート電極となる。
【００４４】
ゲート電極形成後は、その第１〜第３ゲート電極１０３ａ，１０３ｂ，１０３ｃ及び素子分離膜１０１ａをイオン注入マスクとして、活性領域にＬＤＤ(lightly doped drain)用のイオン注入を実施する。次いで、半導体基板１００上にＣＶＤ酸化膜を形成し、これを異方性蝕刻して第１〜第３ゲート電極１０３ａ，１０３ｂ，１０３ｃの側壁にスペーサＳを形成する。このスペーサＳを形成した後の活性領域にソース／ドレインイオン注入を実施し、第１及び第２駆動トランジスタＴＤ１，ＴＤ２と第１及び第２伝送トランジスタＴＡ１，ＴＡ２のソース／ドレイン領域（図示せず）を形成する。
【００４５】
図５、図６、図１４を参照すると、スペーサＳ及びソース／ドレイン領域を形成した半導体基板１００に、第１層間絶縁膜１０４としてたとえば酸化膜を形成し、そしてその上に非ドープポリシリコン膜を形成する。この非ドープポリシリコン膜をパターニングすることによって、第１及び第２駆動トランジスタＴＤ１，ＴＤ２のソース領域の上部に一対の電源線１０５ａ，１０５ｂ（導電体パターン）を形成すると同時に、その各電源線から延長された一対の負荷抵抗体ＲＬ（導電体パターン）を形成する。この一対の負荷抵抗体ＲＬはそれぞれが第１ゲート電極１０３ａ及び第２ゲート電極１０３ｂの上部まで延びている。次いで、図６に示したイオン注入パターン１０７を描写してあるフォトマスクを使用して、一対の電源線１０５ａ，１０５ｂへ選択的に不純物イオン、たとえば砒素（Ａｓ）イオン又は燐（Ｐ）イオンを注入し、低抵抗の電源線１０５ａ，１０５ｂを形成する。このときの不純物イオンは、図６に示したイオン注入パターン１０７の斜線部へ選択的に注入されるので、第１ゲート電極１０３ａ及び第２ゲート電極１０３ｂの上部にある延長先端部分の非ドープポリシリコン膜にも不純物イオンが注入される。
【００４６】
図７、図１５を参照すると、負荷抵抗体ＲＬ及び電源線１０５ａ，１０５ｂを形成した後の半導体基板１００に、第２層間絶縁膜１０８としてたとえばＣＶＤ酸化膜を形成し、平坦化する。この第２層間絶縁膜１０８をパターニングすることにより、第１及び第２駆動トランジスタＴＤ１，ＴＤ２のドレイン領域を露出させる一対のノードコンタクトホール１０９ａを形成する。このとき同時に、第１及び第２ゲート電極１０３ａ，１０３ｂとこれらの上にある負荷抵抗体ＲＬの端部とを露出させる一対の突き合せコンタクトホール１０９ｂも形成する。
【００４７】
図８、図１６を参照すると、ノードコンタクトホール１０９ａ及び突き合せコンタクトホール１０９ｂを形成した半導体基板１００に、ノードコンタクトホール１０９ａ及び突き合せコンタクトホール１０９ｂを充填する導電体、たとえばドーピングポリシリコンの膜を形成する。次いで、第２層間絶縁膜１０８が露出するまで導電体膜を全面蝕刻し、ノードコンタクトホール１０９ａ及び突き合せコンタクトホール１０９ｂ内にそれぞれ第１及び第２プラグパターン１１０ａ，１１０ｂを形成する。この第１及び第２プラグパターン１１０ａ，１１０ｂはタングステンなどの金属膜を利用して形成することもできる。
【００４８】
第１及び第２プラグパターン１１０ａ，１１０ｂを形成した後の半導体基板１００には、導電体、たとえばドーピングポリシリコン又はタングステンポリサイドの層を形成する。そしてこの導電体層をパターニングして、第１駆動トランジスタＴＤ１のドレイン領域と第２駆動トランジスタＴＤ２のゲート電極１０３ｂとを相互接続する第１局部配線１１１ａを形成すると同時に、第２駆動トランジスタＴＤ２のドレイン領域と第１駆動トランジスタＴＤ１のゲート電極１０３ａとを相互接続する第２局部配線１１１ｂを形成する。このように第１及び第２局部配線１１１ａ，１１１ｂを形成することでラッチ回路が構成される。
【００４９】
図９、図１０、図１７を参照すると、第１及び第２局部配線１１１ａ，１１１ｂを形成した半導体基板１００に、第３層間絶縁膜１１２としてたとえばＣＶＤ酸化膜を形成する。そして、その第３層間絶縁膜１１２を所定の深さｄだけ蝕刻して、後続工程で形成されるワードライン（１１３ｗ）、ビットラインパッド（１１３ｂ）、及び接地ラインパッド（１１３ｓ）が位置する領域を画定するための溝を形成する。これには、たとえばダマシン(damascene)工程を利用することができる。これにより形成されるワードライン用溝は、各セルの中央を通ってｘ方向へ形成され、第３ゲート電極１０３ｃの上部を横切ることになる。また、接地ラインパッド用溝は、各駆動トランジスタのソース領域上部に形成され、ビットラインパッド用溝は、各伝送トランジスタにおいてビットラインと接続されるソース又はドレイン領域（ドレイン領域とする）の上部に形成される。
【００５０】
この各溝形成後の第３層間絶縁膜１１２をさらにパターニングし、ビットラインパッド用溝、接地ラインパッド用溝、及びワードライン用溝にそれぞれビットラインパッドコンタクトホール１１５ｂ、接地ラインパッドコンタクトホール１１５ｓ、及びワードラインコンタクトホール１１５ｗを形成する。これにより形成されるビットラインパッドコンタクトホール１１５ｂは各伝送トランジスタのドレイン領域を露出させ、接地ラインパッドコンタクトホール１１５ｓは各駆動トランジスタのソース領域を露出させ、そして、ワードラインコンタクトホール１１５ｗは第３ゲート電極１０３ｃを露出させる。
【００５１】
図１１、図１２、図１８を参照すると、ビットラインパッドコンタクトホール１１５ｂ、接地ラインパッドコンタクトホール１１５ｓ、及びワードラインコンタクトホール１１５ｗを形成した半導体基板１００に、各コンタクトホール１１５ｂ，１１５ｓ，１１５ｗ及び溝を充填する金属膜としてたとえばタングステン膜を形成する。次いでこの金属膜を、第３層間絶縁膜１１２が露出するまで全面蝕刻して接地ラインパッド１１３ｓ、ビットラインパッド１１３ｂ、及びワードライン１１３ｗを形成する。この金属膜を全面蝕刻する方法としては化学機械的研磨（ＣＭＰ）工程を使用することが望ましい。これにより形成される接地ラインパッド１１３ｓは接地ラインパッドコンタクトホール１１５ｓを通じて駆動トランジスタのソース領域へ接続し、ビットラインパッド１１３ｂはビットラインパッドコンタクトホール１１５ｂを通じて伝送トランジスタのドレイン領域へ接続し、ワードライン１１３ｗはワードラインコンタクトホール１１５ｗを通じて第３ゲート電極１０３ｃへ接続する。
【００５２】
ビットラインパッド１１３ｂ、接地ラインパッド１１３ｓ及びワードライン１１３ｗを形成した後には、その上に第４層間絶縁膜１１６としてたとえばＣＶＤ酸化膜を形成する。そして、この第４層間絶縁膜１１６をパターニングすることにより、接地ラインパッド１１３ｓを露出させる接地ラインコンタクトホール１１７ｓ及びビットラインパッド１１３ｂを露出させるビットラインコンタクトホール１１７ｂを形成する。次いで、その接地ラインコンタクトホール１１７ｓを埋めてｙ方向へ伸延する接地ライン１１９ｓ及びビットラインコンタクトホール１１７ｂを埋めてｙ方向へ伸延するビットライン１１９ｂを形成する。この結果、接地ライン１１９ｓは電源線１０５ａ，１０５ｂの上部に積層されることになり、これらの間の寄生容量を大きくすることができる。このように接地ライン１１９ｓ及び電源線１０５ａ，１０５ｂの間の寄生容量が増加すると、電源線１０５ａ，１０５ｂの雑音耐性が強くなる効果を得られる。
【００５３】
図１９は、上記のようなスタティックセルをマトリックス状に配列したセルアレイ領域の一部を示した等価回路図である。
【００５４】
第１〜第３ワードラインＷＬ１，ＷＬ２，ＷＬ３がｘ方向へ平行に配線されており、これと直交するｙ方向へ複数の電源線Ｖｃｃ及びビットラインＢＬ１−／ＢＬ１，／ＢＬ２−ＢＬ２，ＢＬ３−／ＢＬ３，／ＢＬ４−ＢＬ４が平行に配線されている。ｙ方向へはさらに、図１８Ａ及び図１８Ｂに示したように電源線Ｖｃｃ（１０５ａ，１０５ｂ）の上層に重なって複数の接地ラインＶｓｓも配線されている。
【００５５】
第１ワードラインＷＬ１にはｘ方向に配列された複数のセルＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，…が接続され、同様に、第２ワードラインＷＬ２にはセルＣ２１，Ｃ２２，Ｃ２３，Ｃ２４，…、第３ワードラインＷＬ３にはセルＣ３１，Ｃ３２，Ｃ３３，Ｃ３４，…が接続されている。そのうちのたとえばセルＣ１２を選択するため第１ワードラインＷＬ１に電源電圧相当の電圧を印加すると、該第１ワードラインＷＬ１に接続されたすべてのセルＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，…を通じてセル電流が流れる。一方このとき、第１ワードラインＷＬ１以外のワードラインにはすべて接地電圧＝０Ｖが印加されるので、これら第１ワードラインＷＬ１以外のワードラインに接続されたセルの伝送トランジスタはすべてターンオフとなる。したがって、第１ワードラインＷＬ１に接続されたセルＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，…のみを通じてセル電流が流れる。
【００５６】
このときのセル電流は、第１ワードラインＷＬ１に接続した各セルを構成する２つの駆動トランジスタのいずれかを通じて各ビットラインから各接地ラインＶｓｓへ流れる電流である。そして、図１９に示してあるように、１本の接地ラインＶｓｓを通じて流れるセル電流は、隣り合う２個のセルから流れ出る電流を合わせた値、つまり、１つの駆動トランジスタを通じて流れる電流Ｉの２倍相当でしかない。
【００５７】
本例の接地ラインＶｓｓにおける電圧降下は、接地ラインＶｓｓの抵抗ＲＳ’及び接地ラインＶｓｓと駆動トランジスタのソース領域との間のコンタクト抵抗ＲＣ’により発生するものであるが、１本の接地ラインＶｓｓに起因する電圧降下は２つのセルを通じて流れるセル電流にしか基づいていない。すなわち、従来のスタティックセルのアレイがワードラインと平行な接地ラインを有するのに対し、本発明のスタティックセルのアレイではワードラインと直交する方向へ接地ラインを配線してあることから、１本の接地ラインに流れるセル電流が減少し、従来のセルアレイに比べて電圧降下が小さくてすむ。
【００５８】
【発明の効果】
本発明によれば、１つのセル内においてビットラインがワードラインよりも短くなる。これにより、ビットラインがワードラインよりも長い従来セルに比べて、ビットラインに起因するＲＣ遅延時間を減少させることができ、ＳＲＡＭの動作速度を向上させ得る。
【００５９】
また、接地ラインをワードラインと直交する方向へ配線したことにより、ワードライン選択で接地ラインに流れるセル電流が従来に比べ大幅に減少し、接地ラインに起因した電圧降下を抑制することができる。これにより、スタティックセルの動作電圧範囲を大きく確保することができ、セルの低電圧動作特性を改善することができる。
【００６０】
さらに、セルアレイにおいて電源線と接地ラインが重畳する構造を有するので、電源線の寄生容量を増加させられ、電源線に雑音がのってもその寄生容量により雑音が濾過されるような効果を得られる。したがって、より安定した電源供給をスタティックセルに対し行うことができる。
【図面の簡単な説明】
【図１】従来の技術によるスタティックセルを示すレイアウト図。
【図２】従来の技術によるスタティックセルアレイの等価回路図。
【図３】本発明によるスタティックセルにおける活性領域を示したレイアウト図。
【図４】本発明によるスタティックセルにおけるゲート電極を示したレイアウト図。
【図５】本発明によるスタティックセルにおける電源線及び抵抗体となる導電体パターンを示したレイアウト図。
【図６】図５の導電体パターンに対するドーピングマスクを示したレイアウト図。
【図７】本発明によるスタティックセルにおける駆動トランジスタのドレイン領域及びゲート電極と抵抗体とを接続するためのコンタクトを示したレイアウト図。
【図８】図７のコンタクト間を接続する局部配線を示したレイアウト図。
【図９】本発明によるスタティックセルにおけるワードライン、接地ラインパッド、ビットラインパッド用の各溝を示したレイアウト図。
【図１０】本発明によるスタティックセルにおけるワードラインコンタクトホール、接地ラインパッドコンタクトホール、ビットラインパッドコンタクトホールを示したレイアウト図。
【図１１】本発明によるスタティックセルにおける接地ラインコンタクト、ビットラインコンタクトを示したレイアウト図
【図１２】本発明による接地ライン、ビットラインを示したレイアウト図。
【図１３】分図Ａは図４の断面線Ａ−Ａ’に沿う断面で示した工程図、分図Ｂは図４の断面線Ｂ−Ｂ’に沿う断面で示した工程図、分図Ｃは図４の断面線Ｃ−Ｃ’に沿う断面で示した工程図。
【図１４】分図Ａは図５の断面線Ａ−Ａ’に沿う断面で示した工程図、分図Ｂは図５の断面線Ｂ−Ｂ’に沿う断面で示した工程図、分図Ｃは図５の断面線Ｃ−Ｃ’に沿う断面で示した工程図。
【図１５】分図Ａは図７の断面線Ａ−Ａ’に沿う断面で示した工程図、分図Ｂは図７の断面線Ｂ−Ｂ’に沿う断面で示した工程図、分図Ｃは図７の断面線Ｃ−Ｃ’に沿う断面で示した工程図。
【図１６】分図Ａは図８の断面線Ａ−Ａ’に沿う断面で示した工程図、分図Ｂは図８の断面線Ｂ−Ｂ’に沿う断面で示した工程図、分図Ｃは図８の断面線Ｃ−Ｃ’に沿う断面で示した工程図。
【図１７】分図Ａは図１０の断面線Ａ−Ａ’に沿う断面で示した工程図、分図Ｂは図１０の断面線Ｂ−Ｂ’に沿う断面で示した工程図、分図Ｃは図１０の断面線Ｃ−Ｃ’に沿う断面で示した工程図。
【図１８】分図Ａは図１２の断面線Ａ−Ａ’に沿う断面で示した工程図、分図Ｂは図１２の断面線Ｂ−Ｂ’に沿う断面で示した工程図、分図Ｃは図１２の断面線Ｃ−Ｃ’に沿う断面で示した工程図。
【図１９】本発明によるスタティックセルアレイの等価回路図。

Claims (25)

1. 半導体基板上に平行に配置された第１ゲート電極及び第２ゲート電極をそれぞれ有する第１駆動トランジスタ及び第２駆動トランジスタと、前記第１ゲート電極と前記第２ゲート電極との間であって前記第１ゲート電極及び第２ゲート電極と同じ層に配置された第３ゲート電極を共有し、前記第１駆動トランジスタ及び前記第２駆動トランジスタとそれぞれ直列接続された第１伝送トランジスタ及び第２伝送トランジスタと、前記第１及び第２ゲート電極を横切る方向に配線され、前記第３ゲート電極と接続するワードラインとを含むことを特徴とするスタティックセル。
2. 前記ワードラインと直交する方向の長さがワードライン方向の長さより短い請求項１記載のスタティックセル。
3. 前記第１及び第２ゲート電極と平行に配線されて前記第１及び第２伝送トランジスタとそれぞれ接続する一対のビットラインを含む請求項１記載のスタティックセル。
4. １つのセル内における前記ビットラインがワードラインより短い請求項３記載のスタティックセル。
5. 前記第１及び第２伝送トランジスタのチャネル長の方向が、前記第１及び第２駆動トランジスタのチャネル長の方向に対しそれぞれ２０゜〜７０゜傾いている請求項１〜４のいずれか１項に記載のスタティックセル。
6. 前記ワードラインが、前記第１及び第２駆動トランジスタの両チャネル領域上部を通る請求項１〜５のいずれか１項に記載のスタティックセル。
7. 前記ビットラインと平行に配線されて前記第１及び第２駆動トランジスタとそれぞれ接続する一対の接地ラインをさらに含む請求項３〜６のいずれか１項に記載のスタティックセル。
8. 前記一対のビットラインが前記一対の接地ラインの対間に配線されている請求項７記載のスタティックセル。
9. 前記第１及び第２駆動トランジスタと前記第１及び第２伝送トランジスタとのそれぞれの直列接続ノードに第１及び第２負荷素子を通じてそれぞれ接続され、前記接地ラインの下部に該接地ラインと平行に配線された一対の電源線を含む請求項７又は請求項８記載のスタティックセル。
10. 前記第１及び第２負荷素子が抵抗体又は薄膜トランジスタである請求項９記載のスタティックセル。
11. 前記第１及び第２負荷素子が前記第１及び第２伝送トランジスタのチャネル領域上部をそれぞれ通る請求項９又は請求項１０記載のスタティックセル。
12. 前記第１及び第２駆動トランジスタと前記第１及び第２伝送トランジスタとのそれぞれの直列接続ノードに第１及び第２負荷素子を通じてそれぞれ接続された一対の電源線をさらに含む請求項３記載のスタティックセル。
13. 前記電源線はビットライン方向へ配線される請求項１２記載のスタティックセル。
14. 前記第１及び第２負荷素子が抵抗体又は薄膜トランジスタである請求項１２又は請求項１３記載のスタティックセル。
15. 前記第１及び第２負荷素子が前記第１及び第２伝送トランジスタのチャネル領域上部をそれぞれ通る請求項１２〜１４のいずれか１項に記載のスタティックセル。
16. 半導体基板上に平行に配置された第１ゲート電極及び第２ゲート電極をそれぞれ有する第１駆動トランジスタ及び第２駆動トランジスタと、前記第１ゲート電極と前記第２ゲート電極との間であって前記第１ゲート電極及び第２ゲート電極と同じ層に配置された第３ゲート電極を共有し、前記第１及び第２駆動トランジスタとそれぞれ直列接続された第１伝送トランジスタ及び第２伝送トランジスタと、前記第１及び第２駆動トランジスタのソース領域上部をそれぞれ通り、前記第１及び第２ゲート電極と平行に配線された一対の電源線と、該電源線から、前記第１伝送トランジスタのチャネル領域上部を通って前記第２ゲート電極まで及び前記第２伝送トランジスタのチャネル領域上部を通って前記第１ゲート電極まで延長された一対の負荷素子と、前記第１駆動トランジスタと前記第１伝送トランジスタとの第１直列接続ノード、前記第２ゲート電極、及び該第２ゲート電極上部にある前記負荷素子の端部を接続する第１局部配線と、前記第２駆動トランジスタと前記第２伝送トランジスタとの第２直列接続ノード、前記第１ゲート電極、及び該第１ゲート電極上部にある前記負荷素子の端部を接続する第２局部配線と、前記第１及び第２ゲート電極を横切る方向に配線され、前記第３ゲート電極と接続するワードラインと、を含むことを特徴とするスタティックセル。
17. 前記第１及び第２ゲート電極と前記の一対の電源線との層間及び前記第３ゲート電極と前記の一対の負荷素子との層間に第１層間絶縁膜が介在している請求項１６記載のスタティックセル。
18. 前記の一対の負荷素子が抵抗体又は薄膜トランジスタである請求項１６又は請求項１７記載のスタティックセル。
19. 前記の一対の電源線と前記ワードラインとの層間に、積層された第２及び第３層間絶縁膜が介在している請求項１７又は請求項１８記載のスタティックセル。
20. 前記ワードラインが前記第１及び第２駆動トランジスタのチャネル領域上部を通る請求項１６〜１９のいずれか１項に記載のスタティックセル。
21. ワードライン方向の長さが前記ワードラインと直交する方向の長さより長い請求項１６〜２０のいずれか１項に記載のスタティックセル。
22. 前記電源線の上部に該電源線と平行に配線されて前記第１及び第２駆動トランジスタにそれぞれ接続する一対の接地ラインを含む請求項１６〜２１のいずれか１項に記載のスタティックセル。
23. 前記一対の接地ラインの対間に該接地ラインと平行に配線されて前記第１及び前記第２伝送トランジスタにそれぞれ接続する一対のビットラインを含む請求項２２記載のスタティックセル。
24. 前記ビットライン及び前記接地ラインが同じ導電体膜から形成されている請求項２３記載のスタティックセル。
25. 前記ビットライン及び前記接地ラインは第４層間絶縁膜により前記ワードラインと絶縁されている請求項２４記載のスタティックセル。

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