JP3854459B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP3854459B2 JP3854459B2 JP2000341493A JP2000341493A JP3854459B2 JP 3854459 B2 JP3854459 B2 JP 3854459B2 JP 2000341493 A JP2000341493 A JP 2000341493A JP 2000341493 A JP2000341493 A JP 2000341493A JP 3854459 B2 JP3854459 B2 JP 3854459B2
- Authority
- JP
- Japan
- Prior art keywords
- tab
- lead
- semiconductor device
- stage
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、ワイヤボンディング性の向上に適用して有効な技術に関する。
【0002】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【0003】
小形化を図った樹脂封止形の半導体装置として、CSP(Chip Size Package またはChip Scale Package) あるいはQFN(Quad Flat Non-leaded Package) と呼ばれるチップサイズまたは半導体チップより若干大きい程度の小形半導体パッケージが開発されている。
【0004】
QFNでは、封止部の裏面(半導体装置実装側の面)の周縁部に複数のリードがその被接続面を露出して配置されており、このような構造の半導体パッケージは、ペリフェラル形と呼ばれている。
【0005】
なお、QFNには、半導体チップを支持するタブが封止部の裏面に露出する構造(以降、これをタブ露出構造という)のものと、封止部内に埋め込まれて露出しない構造(以降、これをタブ埋め込み構造という)のものとがある。
【0006】
そのうち、タブ埋め込み構造では、リードフレーム製造時に、タブの裏面をハーフエッチングやプレスなどによって薄く加工し、これによって封止部内にタブを埋め込む方法が考案されている。
【0007】
なお、タブ埋め込み構造の半導体装置については、例えば、特開平10−189830号公報に、その構造や製造方法についてが記載されている。
【0008】
【発明が解決しようとする課題】
ところが、前記したタブ埋め込み構造の半導体装置(QFN)では、リードフレームにおいてタブの裏面を薄く加工する際に、タブの反りが少なくなるように、リードフレームの材料歪みを考慮してタブの周囲に厚い箇所をなるべく多く残すような加工となる。
【0009】
したがって、タブよりもこれを支持する吊りリードの方が厚さが厚くなる。
【0010】
すなわち、タブよりも吊りリードの方が肉厚となる。
【0011】
これにより、ワイヤボンディング時に、ワイヤボンディング装置のヒートステージのフレーム支持面上にリードフレームを配置した際に、ヒートステージのフレーム支持面とリードフレームの吊りリードとが接触してヒートステージのフレーム支持面とタブとの間に隙間が形成され、したがって、半導体チップが搭載されたタブの固定が不十分となる。
【0012】
その結果、ワイヤボンディングが不安定になることが問題となる。
【0013】
さらに、ヒートステージのフレーム支持面とリードフレームのタブとの間に隙間が形成されて両者が接触しないため、リードフレームや半導体チップへの熱伝導および超音波伝達が不十分となり、ワイヤボンディング性が低下することが問題となる。
【0014】
本発明の目的は、ワイヤボンディング性を向上して製品の信頼性向上を図る半導体装置を提供することにある。
【0015】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0016】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0017】
すなわち、本発明の半導体装置は、半導体チップを支持する薄板状のタブと、前記半導体チップが樹脂封止されて形成された封止部と、前記タブと一体でこれより薄く形成されたステージ逃げ部と、前記タブより厚く形成されるとともに前記封止部の半導体装置実装側の面に露出する露出部とを有し、前記タブを支持して真っ直ぐに延在する吊りリードと、前記封止部の前記半導体装置実装側の面に被接続面が露出して配置された複数のリードと、前記半導体チップの表面電極とこれに対応する前記リードとを接続するワイヤとを有するものである。
【0018】
本発明によれば、ワイヤボンディング時に、ヒートステージのフレーム支持面によって半導体チップが搭載されたタブを確実に支持することができる。
【0019】
これにより、ヒートステージのフレーム支持面によるタブの固定をしっかりと行うことができ、ワイヤボンディングを安定して行うことができる。
【0020】
その結果、ワイヤボンディング性を向上させることができ、これにより、半導体装置の信頼性を向上できる。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0023】
図1は本発明の実施の形態の半導体装置(QFN)の構造の一例を示す図であり、(a)は外観斜視図、(b)は断面図、図2は図1に示すQFNのタブの構造をQFN内部を透過して示す図であり、(a)は平面図、(b)は(a)のA−A線に沿う断面図、図3は図2(b)のB部の構造を拡大して示す拡大部分断面図、図4は図1に示すQFNの製造方法における組み立て手順の一例を示す製造プロセスフロー図、図5は図1に示すQFNの組み立てに用いられるリードフレームの構造の一例を示す部分平面図、図6は図1に示すQFNの組み立てにおけるワイヤボンディング状態の一例を示す部分断面図である。
【0024】
図1に示す半導体装置は、樹脂封止形で、かつ面実装形の小形半導体パッケージであり、本実施の形態ではこの半導体装置の一例として、QFN5を取り上げて説明する。
【0025】
なお、QFN5は、図1(b)に示すように、複数の外部端子であるリード1aの被接続面1gが、樹脂モールドによって形成された封止部3の半導体装置実装側の面(以降、裏面3aという)の周縁部に並んで露出して配置されたペリフェラル形の半導体パッケージであり、各リード1aは、封止部3に埋め込まれたインナリードと、封止部3の裏面3aに露出するアウタリードとの両者の機能を兼ねている。
【0026】
さらに、QFN5は、半導体チップ2を支持するタブ1bが、他のリード1aよりも薄く(例えば、他のリード1aの1/2程度の厚さ)加工されたものであり、したがって、樹脂封止の際には、タブ1bが薄く形成された分、図1(b)に示すように、タブ1bの裏面1d側にもモールド樹脂が回り込んでタブ1bが封止部3内に埋め込まれるタブ埋め込み構造のものである。
【0027】
なお、タブ1bを他のリード1aより薄くする加工方法としては、エッチング(ハーフエッチング)やプレスなどが好ましいが、ここでは、ハーフエッチングによって薄くされた場合を説明する。
【0028】
図1〜図3を用いて、QFN5の詳細構成について説明すると、半導体チップ2を支持する薄板状のタブ1bと、半導体チップ2が樹脂封止されて形成された図1(a)に示す封止部3と、タブ1bを支持し、かつタブ1bから外方に向かって真っ直ぐに延在する図2に示す吊りリード1eと、封止部3の裏面3aの周縁部に被接続面1gが露出して配置された複数のリード1aと、図1(b)に示す半導体チップ2の表面電極であるパッド2aとこれに対応するリード1aとを接続するボンディング用のワイヤ4とからなり、図2(a)に示す吊りリード1eが、図2(b)、図3に示すように、タブ1bと一体で、かつタブ1bより薄く形成されたステージ逃げ部1fと、タブ1bより厚く形成されるとともに封止部3の裏面3aに露出する露出部1hとを有しているものである。
【0029】
すなわち、QFN5は、ハーフエッチングによって露出部1hやリード1aよりタブ1bが薄く形成されたものであり、その際、図3に示すように、タブ1bを支持する吊りリード1eのステージ逃げ部1fの厚さ(C)が、タブ1bの厚さ(D)より薄く(C<D)形成されており、これによって、図6に示すように、ワイヤボンディング時に、タブ1bをヒートステージ8のフレーム支持面8a上に配置した際に、吊りリード1eのステージ逃げ部1fをヒートステージ8に接触しないようにでき、その結果、ワイヤボンディング性を向上させるものである。
【0030】
言い換えれば、タブ1bを、吊りリード1eのタブ1bと一体になったステージ逃げ部1fより厚くしたものであり、これにより、タブ1bがヒートステージ8のフレーム支持面8aに確実に搭載されるようにしている。
【0031】
なお、本実施の形態のQFN5のタブ1bの平面形状は、図2(a)に示すように、十字形であるが、タブ1bの平面形状は、特に限定されるものではなく、十字形以外の円形や四角形などであってもよい。
【0032】
さらに、タブ1bは、その4つの角部において吊りリード1eによって支持されているが、吊りリード1eの本数やその支持箇所などは特に限定されるものではない。
【0033】
ここで、QFN5では、吊りリード1eおよびリード1aは、真っ直ぐに延在しており、それぞれに曲げは形成されていない。
【0034】
したがって、QFN5の組み立てに用いられる図5に示すリードフレーム1は、曲げ加工が行われていない薄板状のものである。
【0035】
なお、図5に示すリードフレーム1は、複数のQFN5をまとめて組み立て可能な多数個取りのフレームにおいて、1つのQFN5に相当するパッケージ領域のみを示したものであり、その際、リードフレーム1は、例えば、前記パッケージ領域が1列に複数配置されたものであってもよく、また、複数列×複数行にマトリクス配置されたものであってもよい。
【0036】
また、リードフレーム1は、例えば、銅によって形成され、その厚さは、0.15〜0.2mm程度である。
【0037】
したがって、吊りリード1eの露出部1hや各リード1aの厚さは、例えば、0.15〜0.2mm程度であり、さらに、タブ1bの厚さは、そのおおよそ1/2程度であり、また、吊りリード1eのステージ逃げ部1fは、タブ1bよりも薄くなっている。
【0038】
ここで、半導体チップ2は、図1(b)に示すように、タブ1bのチップ支持面1cに銀ペーストなどのダイボンド材によって固着されている。
【0039】
また、半導体チップ2のパッド2aとこれに対応するリード1aとを接続するボンディング用のワイヤ4は、例えば、金線などである。
【0040】
さらに、封止部3は、モールド方法による樹脂封止によって形成され、その際用いられる封止用樹脂(モールド樹脂)は、例えば、熱硬化性のエポキシ樹脂などである。
【0041】
また、封止部3の裏面3aの周縁部に露出する各リード1aの被接続面1gには、図1(b)に示すように、実装基板への実装時の半田接続用の半田メッキ6が形成されている。
【0042】
なお、半田メッキ6の代わりとして、パラジウム(Pd)メッキなどを形成してもよい。
【0043】
次に、本実施の形態のQFN5の製造方法を図4に示す製造プロセスフロー図にしたがって説明する。
【0044】
まず、半導体チップ2を支持可能な薄板状のタブ1bと、タブ1bと一体で、かつこれより薄いステージ逃げ部1fが形成された吊りリード1eと、タブ1bの周囲に配置された複数のリード1aとを有する図5に示すリードフレーム1を準備する(ステップS1)。
【0045】
なお、リードフレーム1においては、図2(b)、図3に示すように、タブ1bの裏面1d側がハーフエッチングによって薄く加工されており、さらに、タブ1bと一体に形成された吊りリード1eのステージ逃げ部1fがタブ1bより薄く形成されている(C<D)。
【0046】
一方、図1(b)に示す主面2bに半導体集積回路が形成された半導体チップ2を準備した後、半導体チップ2を供給し、その後、ステップS2に示すように、リードフレーム1のタブ1bのチップ支持面1cと半導体チップ2の裏面2cとを接合するダイボンディングを行う。
【0047】
すなわち、リードフレーム1のタブ1bにダイボンド材(例えば、銀ペーストなど)を介して主面2bを上方に向けて半導体チップ2を固定(搭載)するダイボンディング(チップマウントともいう)を行う。
【0048】
その後、ダイボンディング済みのリードフレーム1をワイヤボンディング装置のヒートステージ8上に搬送し、図6に示すように、前記リードフレーム1の吊りリード1eのステージ逃げ部1fとヒートステージ8とが接触しないようにヒートステージ8のフレーム支持面8aにリードフレーム1のタブ1bを配置する。
【0049】
つまり、吊りリード1eのステージ逃げ部1fがタブ1bより薄く形成されていることにより、ヒートステージ8のフレーム支持面8aにタブ1bを載置した際に、吊りリード1eのステージ逃げ部1fをヒートステージ8に接触しないようにすることができ、この状態で、半導体チップ2のパッド2aとこれに対応するリードフレーム1のリード1aとを金線などのワイヤ4によって接続するワイヤボンディングを行う(ステップS3)。
【0050】
その結果、このワイヤボンディングの際には、半導体チップ2を搭載したタブ1bがヒートステージ8上にしっかりと固定(搭載)されるため、ワイヤボンディングを安定して行うことができる。
【0051】
その後、ステップS4に示すように、モールド(ここでは、トランスファーモールド)による半導体チップ2の樹脂封止を行う。
【0052】
ここでは、各リード1aの被接続面1gが封止部3の裏面3aの周縁部に露出して並ぶように封止部3を形成する。
【0053】
その後、ステップS5に示すように、各リード1aおよび吊りリード1eをリードフレーム1から切断分離するリード切断(個片化)を行い、これにより、図1に示すQFN5を完成させる(ステップS6)。
【0054】
本実施の形態のQFN5(半導体装置)およびその製造方法によれば、以下のような作用効果が得られる。
【0055】
すなわち、タブ1bより薄いステージ逃げ部1fが、タブ1bと一体で、かつタブ1bから繋がった吊りリード1eに形成されたことにより、ワイヤボンディング時に、半導体チップ2が搭載されたタブ1bをヒートステージ8のフレーム支持面8aによって確実に支持することができる。
【0056】
これにより、ヒートステージ8のフレーム支持面8aによるタブ1bの固定をしっかりと行うことができ、したがって、ワイヤボンディングを安定して行うことができる。
【0057】
その結果、ワイヤボンディング性を向上させることができ、これにより、QFN5の信頼性を向上できる。
【0058】
また、ヒートステージ8のフレーム支持面8aとタブ1bとが確実に接触するため、リードフレーム1や半導体チップ2への熱伝導および超音波伝達を十分に行うことができ、これにより、ワイヤボンディング性を向上させることができる。
【0059】
その結果、QFN5の信頼性を向上できる。
【0060】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0061】
例えば、図7 に示す変形例の吊りリード1eのように、吊りリード1eのステージ逃げ部1fに、これより厚い肉厚部1iをヒートステージ8のフレーム支持面8aを避けるように設けてもよい。
【0062】
この場合、前記実施の形態と同様の作用効果に加えて、吊りリード1eが、ステージ逃げ部1fより厚い肉厚部1iを有するため、吊りリード1eの強度を高めることができ、その結果、タブ1bの反りを低減できる。
【0063】
また、前記実施の形態では、タブ1bを、これと一体で繋がるステージ逃げ部1fより厚くする場合について説明したが、タブ1bは、必ずしもステージ逃げ部1fより厚くしなくてもよい。
【0064】
すなわち、吊りリード1eにおけるステージ逃げ部1fの厚さは、タブ1bと同じであってもよく、また、タブ1bより薄くても、あるいは厚くてもよい(ステージ逃げ部1fがタブ1bより厚い場合は、図9に示すタブ連結部1jとしている)。
【0065】
そこで、図8に示す変形例の吊りリード1eは、そのステージ逃げ部1fをタブ1bと同じ厚さにして、さらに、ステージ逃げ部1fにおけるヒートステージ8と接触しない外側箇所に肉厚部1iを設けたものである。
【0066】
したがって、図8に示す変形例の吊りリード1eは、タブ1bと一体でこれと同じ厚さに形成されたステージ逃げ部1fと、ステージ逃げ部1fより厚い肉厚部1iと、肉厚部1iより厚く形成されるとともに図1(b)に示す封止部3の裏面3aに露出する露出部1hとからなり、ワイヤボンディング時には、吊りリード1eの肉厚部1iとヒートステージ8とが接触しないようにヒートステージ8のフレーム支持面8aにリードフレーム1(図5参照)のタブ1bを配置し、この状態でワイヤボンディングを行う。
【0067】
この場合、ステージ逃げ部1fがタブ1bと同じ厚さに形成されているため、ステージ逃げ部1fがヒートステージ8と接触してもタブ1bのヒートステージ8への安定した搭載を妨げることはなく、したがって、前記実施の形態の作用効果と同様にワイヤボンディング性を向上できるとともに、さらに、ステージ逃げ部1fに肉厚部1iがあるため、吊りリード1eの強度を高めてタブ1bの反りを低減することができる。
【0068】
また、前記実施の形態では、タブ1bの厚さや吊りリード1eのステージ逃げ部1fの厚さによってワイヤボンディング性を向上させる場合について説明したが、前記ワイヤボンディング性の向上は、ヒートステージ8側の形状によって行うことも可能である。
【0069】
そこで、図9に示す変形例は、吊りリード1eに前記実施の形態のようなステージ逃げ部1fを設けずに、ワイヤボンディング時に用いるヒートステージ8の形状によってタブ1bの搭載の安定化を図るものである。
【0070】
つまり、吊りリード1eにおいては、タブ1bと一体で、かつこれより厚いタブ連結部1jが形成されており、さらに、ヒートステージ8のフレーム支持面8aがタブ1bより小さい面積で形成されている。
【0071】
これにより、ワイヤボンディング時には、吊りリード1eのタブ連結部1jとヒートステージ8とが接触しないようにヒートステージ8のフレーム支持面8aにタブ1bを配置し、この状態でワイヤボンディングを行うことができる。
【0072】
その結果、図9に示す変形例のワイヤボンディングによっても前記実施の形態と同様の作用効果を得ることができる。
【0073】
また、前記実施の形態では、リード1aには曲げが形成されていない場合を説明したが、吊りリード1eを除くその他のリード1aには、パッケージ高さ方向に対しての曲げが形成されていてもよい。
【0074】
また、前記実施の形態では、半導体装置がペリフェラル形のQFN5の場合について説明したが、前記半導体装置は、図10の変形例のように、リード1aの被接続面1gに外部端子として半田ボール7aが設けられたボール端子パッケージ7などであってもよい。
【0075】
つまり、図10に示す変形例の半導体装置は、リード1aの被接続面1gに外部端子として半田ボール7aが設けられたボール端子パッケージ7であり、このような半導体装置においても、前記実施の形態で説明したQFN5と同様の作用効果を得ることができる。
【0076】
したがって、前記半導体装置は、リードフレーム1を用いて組み立てられる樹脂封止形で、かつワイヤボンディングタイプのもので、さらにワイヤボンディング時のリードフレーム1のタブ1bおよび吊りリード1eとヒートステージ8との関係が、図6〜図9に示すような関係となるものであれば、QFN5やボール端子パッケージ7以外の他の半導体装置であってもよい。
【0077】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0078】
(1).タブより薄いステージ逃げ部が吊りリードに形成されたことにより、ワイヤボンディング時に、ヒートステージのフレーム支持面によって半導体チップが搭載されたタブを確実に支持することができる。これにより、ワイヤボンディングを安定して行うことができ、ワイヤボンディング性を向上できる。その結果、半導体装置の信頼性を向上できる。
【0079】
(2).ヒートステージのフレーム支持面とタブとが確実に接触するため、リードフレームや半導体チップへの熱伝導および超音波伝達を十分に行うことができ、その結果、ワイヤボンディング性を向上できる。
【図面の簡単な説明】
【図1】(a),(b)は本発明の実施の形態の半導体装置(QFN)の構造の一例を示す図であり、(a)は外観斜視図、(b)は断面図である。
【図2】(a),(b)は図1に示すQFNのタブの構造をQFN内部を透過して示す図であり、(a)は平面図、(b)は(a)のA−A線に沿う断面図である。
【図3】図2(b)のB部の構造を拡大して示す拡大部分断面図である。
【図4】図1に示すQFNの製造方法における組み立て手順の一例を示す製造プロセスフロー図である。
【図5】図1に示すQFNの組み立てに用いられるリードフレームの構造の一例を示す部分平面図である。
【図6】図1に示すQFNの組み立てにおけるワイヤボンディング状態の一例を示す部分断面図である。
【図7】図1に示すQFNのタブ形状に対する変形例のタブ形状のリードフレームを用いた際のワイヤボンディング状態を示す部分断面図である。
【図8】図1に示すQFNのタブ形状に対する変形例のタブ形状のリードフレームを用いた際のワイヤボンディング状態を示す部分断面図である。
【図9】図1に示すQFNのワイヤボンディング状態に対する変形例のワイヤボンディング状態を示す部分断面図である。
【図10】図1に示すQFNに対する変形例の半導体装置の構造を示す断面図である。
【符号の説明】
1 リードフレーム
1a リード
1b タブ
1c チップ支持面
1d 裏面
1e 吊りリード
1f ステージ逃げ部
1g 被接続面
1h 露出部
1i 肉厚部
1j タブ連結部
2 半導体チップ
2a パッド(表面電極)
2b 主面
2c 裏面
3 封止部
3a 裏面(半導体装置実装側の面)
4 ワイヤ
5 QFN(半導体装置)
6 半田メッキ
7 ボール端子パッケージ(半導体装置)
7a 半田ボール
8 ヒートステージ
8a フレーム支持面[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor manufacturing technique, and more particularly to a technique effective when applied to improvement of wire bonding properties.
[0002]
[Prior art]
The technology described below has been studied by the present inventors in researching and completing the present invention, and the outline thereof is as follows.
[0003]
As a resin-encapsulated semiconductor device for miniaturization, there is a chip size called a CSP (Chip Size Package or Chip Scale Package) or QFN (Quad Flat Non-leaded Package) or a small semiconductor package slightly larger than the semiconductor chip. Has been developed.
[0004]
In QFN, a plurality of leads are arranged on the periphery of the back surface (surface on the semiconductor device mounting side) of the sealing portion so that the connected surface is exposed. A semiconductor package having such a structure is called a peripheral shape. It is.
[0005]
QFN has a structure in which a tab for supporting a semiconductor chip is exposed on the back surface of the sealing portion (hereinafter referred to as a tab exposure structure) and a structure in which the tab is embedded and not exposed in the sealing portion (hereinafter referred to as this). Is called a tab embedding structure).
[0006]
Among them, in the tab embedding structure, a method has been devised in which the back surface of the tab is thinly processed by half etching or pressing at the time of manufacturing the lead frame, thereby embedding the tab in the sealing portion.
[0007]
As for a semiconductor device having a tab embedded structure, for example, Japanese Patent Application Laid-Open No. 10-189830 describes the structure and manufacturing method thereof.
[0008]
[Problems to be solved by the invention]
However, in the semiconductor device (QFN) having the above-described tab embedded structure, when the back surface of the tab is thinly processed in the lead frame, the material distortion of the lead frame is taken into consideration around the tab so that the warpage of the tab is reduced. Processing will leave as many thick parts as possible.
[0009]
Therefore, the thickness of the suspension lead that supports the tab is larger than that of the tab.
[0010]
That is, the suspension lead is thicker than the tab.
[0011]
As a result, when the lead frame is arranged on the frame support surface of the heat stage of the wire bonding apparatus during wire bonding, the frame support surface of the heat stage and the suspension lead of the lead frame come into contact with each other. A gap is formed between the tab and the tab, so that the tab on which the semiconductor chip is mounted is not sufficiently fixed.
[0012]
As a result, there is a problem that wire bonding becomes unstable.
[0013]
In addition, since a gap is formed between the frame support surface of the heat stage and the tab of the lead frame so that they do not come into contact with each other, heat conduction and ultrasonic transmission to the lead frame and the semiconductor chip are insufficient, and wire bonding properties are improved. Decreasing becomes a problem.
[0014]
An object of the present invention is to improve the wire bonding property is to provide a semiconductor equipment to improve the reliability of the product.
[0015]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0016]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0017]
That is, the semiconductor device of the present invention includes a thin tab supporting a semiconductor chip, a sealing portion formed by sealing the semiconductor chip with a resin, and a stage relief formed integrally with the tab and thinner than this. A suspension lead that is formed thicker than the tab and exposed on a surface of the sealing portion on the semiconductor device mounting side and that extends straight to support the tab, and the sealing And a plurality of leads arranged with exposed surfaces exposed on the surface of the semiconductor device mounting side, and wires connecting the surface electrodes of the semiconductor chip and the corresponding leads.
[0018]
According to the present invention, the tab on which the semiconductor chip is mounted can be reliably supported by the frame support surface of the heat stage during wire bonding.
[0019]
Thereby, the fixing of the tab by the frame support surface of the heat stage can be performed firmly, and the wire bonding can be performed stably.
[0020]
As a result, the wire bonding property can be improved, and thereby the reliability of the semiconductor device can be improved.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0023]
1A and 1B are diagrams showing an example of the structure of a semiconductor device (QFN) according to an embodiment of the present invention. FIG. 1A is an external perspective view, FIG. 2B is a sectional view, and FIG. 2 is a tab of the QFN shown in FIG. FIG. 3A is a diagram showing the structure of FIG. 2 through the inside of the QFN, where FIG. 3A is a plan view, FIG. 3B is a cross-sectional view taken along the line A-A in FIG. FIG. 4 is an enlarged partial cross-sectional view showing an enlarged structure, FIG. 4 is a manufacturing process flow diagram showing an example of an assembly procedure in the method of manufacturing QFN shown in FIG. 1, and FIG. 5 is a diagram of a lead frame used for assembling the QFN shown in FIG. FIG. 6 is a partial cross-sectional view illustrating an example of a wire bonding state in the assembly of the QFN illustrated in FIG. 1.
[0024]
The semiconductor device shown in FIG. 1 is a resin-encapsulated and surface-mounted small semiconductor package. In this embodiment,
[0025]
As shown in FIG. 1B, the
[0026]
Further, the
[0027]
As a processing method for making the
[0028]
The detailed structure of the
[0029]
That is, the
[0030]
In other words, the
[0031]
The planar shape of the
[0032]
Further, the
[0033]
Here, in the
[0034]
Therefore, the lead frame 1 shown in FIG. 5 used for assembling the
[0035]
Note that the lead frame 1 shown in FIG. 5 shows only a package area corresponding to one
[0036]
The lead frame 1 is made of, for example, copper and has a thickness of about 0.15 to 0.2 mm.
[0037]
Therefore, the thickness of the exposed
[0038]
Here, as shown in FIG. 1B, the
[0039]
Further, the
[0040]
Further, the sealing
[0041]
Further, as shown in FIG. 1B, solder plating 6 for solder connection at the time of mounting on the mounting substrate is provided on the
[0042]
In place of the solder plating 6, palladium (Pd) plating or the like may be formed.
[0043]
Next, a method for manufacturing
[0044]
First, a thin plate-
[0045]
In the lead frame 1, as shown in FIG. 2B and FIG. 3, the
[0046]
On the other hand, after preparing the
[0047]
That is, die bonding (also referred to as chip mounting) is performed on the
[0048]
Thereafter, the lead frame 1 after die bonding is transported onto the
[0049]
That is, since the
[0050]
As a result, at the time of this wire bonding, the
[0051]
Thereafter, as shown in step S4, resin sealing of the
[0052]
Here, the sealing
[0053]
Thereafter, as shown in step S5, lead cutting (separation) for cutting and separating each lead 1a and suspension lead 1e from the lead frame 1 is performed, thereby completing the
[0054]
According to the QFN 5 (semiconductor device) and the manufacturing method thereof of the present embodiment, the following operational effects can be obtained.
[0055]
That is, the
[0056]
Accordingly, the
[0057]
As a result, wire bondability can be improved, and thereby the reliability of
[0058]
In addition, since the
[0059]
As a result, the reliability of
[0060]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
[0061]
For example, like the suspension lead 1e of the modification shown in FIG. 7, a thicker portion 1i thicker than this may be provided in the
[0062]
In this case, since the suspension lead 1e has a thicker portion 1i thicker than the
[0063]
Moreover, although the case where the
[0064]
That is, the thickness of the
[0065]
Therefore, in the suspension lead 1e of the modification shown in FIG. 8, the
[0066]
Therefore, the suspension lead 1e of the modification shown in FIG. 8 includes a
[0067]
In this case, since the
[0068]
In the above embodiment, the case where the wire bonding property is improved by the thickness of the
[0069]
Therefore, in the modification shown in FIG. 9, the mounting of the
[0070]
That is, the suspension lead 1e is formed with a tab connecting portion 1j that is integral with and thicker than the
[0071]
Thereby, at the time of wire bonding, the
[0072]
As a result, the same effect as that of the above-described embodiment can be obtained by the wire bonding of the modification shown in FIG.
[0073]
In the above embodiment, the case where the lead 1a is not bent has been described. However, the other leads 1a except the suspension lead 1e are bent in the package height direction. Also good.
[0074]
In the above embodiment, the case where the semiconductor device is a
[0075]
That is, the semiconductor device of the modification shown in FIG. 10 is the
[0076]
Therefore, the semiconductor device is a resin-sealed type that is assembled using the lead frame 1 and is of a wire bonding type. Further, the
[0077]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0078]
(1). Since the stage relief portion thinner than the tab is formed on the suspension lead, the tab on which the semiconductor chip is mounted can be surely supported by the frame support surface of the heat stage during wire bonding. Thereby, wire bonding can be performed stably and wire bonding property can be improved. As a result, the reliability of the semiconductor device can be improved.
[0079]
(2). Since the frame support surface of the heat stage and the tab are in reliable contact with each other, heat conduction and ultrasonic transmission to the lead frame and the semiconductor chip can be sufficiently performed, and as a result, wire bonding properties can be improved.
[Brief description of the drawings]
1A and 1B are diagrams showing an example of the structure of a semiconductor device (QFN) according to an embodiment of the present invention, FIG. 1A is an external perspective view, and FIG. 1B is a cross-sectional view; .
2A and 2B are views showing the structure of the QFN tab shown in FIG. 1 through the inside of the QFN. FIG. 2A is a plan view, and FIG. It is sectional drawing which follows A line.
FIG. 3 is an enlarged partial cross-sectional view showing an enlarged structure of a portion B in FIG.
4 is a manufacturing process flow chart showing an example of an assembling procedure in the method for manufacturing the QFN shown in FIG. 1. FIG.
5 is a partial plan view showing an example of the structure of a lead frame used for assembling the QFN shown in FIG. 1; FIG.
6 is a partial cross-sectional view showing an example of a wire bonding state in the assembly of QFN shown in FIG.
7 is a partial cross-sectional view showing a wire bonding state when a tab-shaped lead frame according to a modification of the QFN tab shape shown in FIG. 1 is used. FIG.
8 is a partial cross-sectional view showing a wire bonding state when a tab-shaped lead frame according to a modification of the QFN tab shape shown in FIG. 1 is used. FIG.
FIG. 9 is a partial cross-sectional view showing a modified wire bonding state with respect to the wire bonding state of QFN shown in FIG. 1;
10 is a cross-sectional view showing a structure of a semiconductor device according to a modification of QFN shown in FIG. 1;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Lead
4
6 Solder plating 7 Ball terminal package (semiconductor device)
Claims (2)
半導体チップを支持する薄板状のタブと、
前記半導体チップが樹脂封止されて形成された封止部と、
前記タブと一体でこれより薄く形成されたステージ逃げ部と、前記タブより厚く形成されるとともに前記封止部の半導体装置実装側の面に露出する露出部とを有し、前記タブを支持して真っ直ぐに延在する吊りリードと、
前記封止部の前記半導体装置実装側の面に被接続面が露出して配置された複数のリードと、
前記半導体チップの表面電極とこれに対応する前記リードとを接続するワイヤとを有することを特徴とする半導体装置。A resin-encapsulated semiconductor device,
A thin tab for supporting the semiconductor chip; and
A sealing portion formed by resin-sealing the semiconductor chip;
A stage relief formed integrally with the tab and thinner than the tab; and an exposed portion formed on the semiconductor device mounting side of the sealing portion while being thicker than the tab and supporting the tab. A hanging lead that extends straight and
A plurality of leads arranged to expose the connected surface on the surface of the sealing unit on the semiconductor device mounting side;
A semiconductor device comprising: a wire connecting the surface electrode of the semiconductor chip and the corresponding lead.
半導体チップを支持する薄板状のタブと、
前記半導体チップが樹脂封止されて形成された封止部と、
前記タブと一体でこれと同じ厚さに形成されたステージ逃げ部と、前記ステージ逃げ部より厚い肉厚部と、前記肉厚部より厚く形成されるとともに前記封止部の半導体装置実装側の面に露出する露出部とを有し、前記タブを支持して真っ直ぐに延在する吊りリードと、
前記封止部の前記半導体装置実装側の面に被接続面が露出して配置された複数のリードと、
前記半導体チップの表面電極とこれに対応する前記リードとを接続するワイヤとを有することを特徴とする半導体装置。A resin-encapsulated semiconductor device,
A thin tab for supporting the semiconductor chip; and
A sealing portion formed by resin-sealing the semiconductor chip;
A stage escape portion formed integrally with the tab and having the same thickness, a thicker portion thicker than the stage escape portion, and a thicker portion than the thick portion, and on the semiconductor device mounting side of the sealing portion A suspension lead having an exposed portion exposed on the surface, and extending straight to support the tab;
A plurality of leads arranged to expose the connected surface on the surface of the sealing unit on the semiconductor device mounting side;
A semiconductor device comprising: a wire connecting the surface electrode of the semiconductor chip and the corresponding lead.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000341493A JP3854459B2 (en) | 2000-11-09 | 2000-11-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000341493A JP3854459B2 (en) | 2000-11-09 | 2000-11-09 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002151624A JP2002151624A (en) | 2002-05-24 |
JP3854459B2 true JP3854459B2 (en) | 2006-12-06 |
Family
ID=18816225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000341493A Expired - Fee Related JP3854459B2 (en) | 2000-11-09 | 2000-11-09 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3854459B2 (en) |
-
2000
- 2000-11-09 JP JP2000341493A patent/JP3854459B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002151624A (en) | 2002-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3780122B2 (en) | Manufacturing method of semiconductor device | |
JP2017028333A (en) | Semiconductor device manufacturing method | |
WO2004004005A1 (en) | Semiconductor device and its manufacturing method | |
KR20030007040A (en) | A semiconductor device and method of manufacturing the same | |
JP2000294719A (en) | Lead frame, semiconductor device using the same, and manufacture thereof | |
JP3470111B2 (en) | Method for manufacturing resin-encapsulated semiconductor device | |
JP4547086B2 (en) | Semiconductor device | |
JP2000299423A (en) | Lead frame, semiconductor device using the same and manufacture thereof | |
JP3854459B2 (en) | Semiconductor device | |
US20040036151A1 (en) | Double leadframe-based packaging structure and manufacturing process thereof | |
JP3891772B2 (en) | Semiconductor device | |
JP2954108B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2003188332A (en) | Semiconductor device and its manufacturing method | |
JP2001267484A (en) | Semiconductor device and manufacturing method thereof | |
JP2001135767A (en) | Semiconductor device and method of manufacturing the same | |
JP4651218B2 (en) | Manufacturing method of semiconductor device | |
JP4357519B2 (en) | Semiconductor device | |
JP2002057244A (en) | Semiconductor device and manufacturing method therefor | |
JPH0855856A (en) | Semiconductor device and its manufacture | |
JP2002164496A (en) | Semiconductor device and method for manufacturing the same | |
JP4109995B2 (en) | Semiconductor device | |
JP3361917B2 (en) | Lead frame, semiconductor device, and method of manufacturing semiconductor device | |
JP2001110974A (en) | Semiconductor device and its manufacturing method | |
JP2001044351A (en) | Semiconductor device and manufacture thereof | |
JP2003007953A (en) | Resin-sealing semiconductor device and manufacturing method therefor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041117 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20041117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060908 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130915 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |