JP3852417B2

JP3852417B2 - Display device and projection display device

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Publication number: JP3852417B2
Application number: JP2003054577A
Authority: JP
Inventors: 淳一山下; 環原野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2006-11-29
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Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置およびその駆動方法に係り、特に水平駆動回路（水平スキャナ）にいわゆるクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置および投射型表示装置に関するものである。
【０００２】
【従来の技術】
表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いたアクティブマトリクス型液晶表示装置において、水平駆動回路（水平スキャナ部）に、点順次駆動方式が採用されている。
【０００３】
図１は、一般的な点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である（たとえば、特許文献１参照）。
【０００４】
この液晶表示装置（ＬＣＤパネル）１０は、図１に示すように、有効画素部（ＰＸＬＰ）１１、垂直スキャナ（ＶＳＣＮ）１２、水平スキャナ（ＨＳＣＮ）１３、第１のクロック生成回路（ＧＥＮ１：タイミングジェネレータ）１４、および第２のクロック生成回路（ＧＥＮ２）１５を主構成要素として有している。
なお、図２に示すように、垂直スキャナに関しては、画素部１１の一側部のみでなく、両側部に配置されることもあり、また、信号線のプリチャージ回路（ＰＲＣＧ）１６が設けられる。
【０００５】
画素部１１は、複数の画素ＰＸＬがｎ行ｍ列のマトリクス状に配列されている。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。
マトリクス状に配置された画素ＰＸＬの各々は、画素トランジスタである薄膜トランジスタ（ＴＦＴ；thin film transistor）１１と、このＴＦＴ１１のドレイン電極に画素電極が接続された液晶セルＬＣと、ＴＦＴ１１のドレイン電極に一方の電極が接続された保持容量Ｃs とから構成されている。
これら画素ＰＸＬの各々に対して、信号ラインＳＧＮＬ１〜ＳＧＮＬ４が各列ごとにその画素配列方向に沿って配線され、ゲートラインＧＴＬ１〜ＧＴＬ４が各行ごとにその画素配列方向に沿って配線されている。
画素ＰＸＬの各々において、ＴＦＴ１１のソース電極（または、ドレイン電極）が、対応する信号ラインＳＧＮＬ１〜ＳＧＮＬ４に各々接続されている。ＴＦＴ１１のゲート電極が、ゲートラインＧＴＬ１〜ＧＴＬ４にそれぞれ接続されている。液晶セルＬＣの対向電極および保持容量Ｃs の他方の電極は、各画素間で共通にＣs ラインＣｓＬ１に接続されている。このＣs ラインＣs Ｌ１には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
この画素部１１において、ゲートラインＧＴＬ１〜ＧＴＬ４の各一端は、画素部１１のたとえば図中、左側に配置された垂直スキャナ１２の各行の出力端に接続されている。
【０００６】
垂直スキャナ１２は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートラインＧＴＬ１〜ＧＴＬ４に接続された各画素ＰＸＬを行単位で順次選択する処理を行う。
すなわち、垂直スキャナ１２からゲートラインＧＴＬ１に対して走査パルスＳＰ１が与えられたときには１行目の各列の画素が選択され、ゲートラインＧＴＬ２に対して走査パルスＳＰ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲートラインＧＴＬ３，ＧＴＬ４に対して走査パルスＳＰ３，ＳＰ４が順に与えられる。
【０００７】
画素部１１のたとえば図中の上側には、水平スキャナ１３が配置されている。水平スキャナ１３は、入力される映像信号ＶＤＯを１Ｈ（Ｈは水平走査期間）ごとに順次サンプリングし、垂直スキャナ１２によって行単位で選択される各画素ＰＸＬに対して書き込む処理を行う。
水平スキャナ１３は、図１に示すように、クロックドライブ方式を採用しており、シフトレジスタ１３１、クロック抜き取りスイッチ群１３２、位相調整回路（ＰＡＣ；Phase Adjust Cirsuit）群１３３、およびサンプリングスイッチ群１３４を有している。
【０００８】
シフトレジスタ１３１は、画素部１１の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ段）１３１−１〜１３１−４を有し、第１のクロック生成回路１４により水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ１３１の各シフト段１３１−１〜１３１−４からは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ１〜ＳＦＴＰ４が順次出力される。
【０００９】
クロック抜き取りスイッチ群１３２は、画素部１１の画素列に対応した４個のスイッチ１３２−１〜１３２−４を有し、これらスイッチ１３２−１〜１３２−４の各一端が、第１のクロック生成回路１５によるクロックＤＣＫＸ，ＤＣＫを伝送するクロックラインＤＫＬ１，ＤＫＸＬ１に交互に接続されている。
すなわち、スイッチ１３２−１，１３２−３の各一端がクロックラインＤＫＸＬ１に、スイッチ１３２−２，１３２−４の各一端がクロックラインＤＫＬ１にそれぞれ接続されている。
クロック抜き取りスイッチ群１３２の各スイッチ１３２−１〜１３２−４には、シフトレジスタ１３１の各シフト段１３１−１〜１３１−４から順次出力されるシフトパルスＳＦＴＰ１〜ＳＦＴＰ４が与えられる。クロック抜き取りスイッチ群１３２の各スイッチ１３２−１〜１３２−４は、シフトレジスタ１３１の各シフト段１３１−１〜１３１−４からシフトパルスＳＦＴＰ１〜ＳＦＴＰ４が与えられると、これらシフトパルスＳＦＴＰ１〜ＳＦＴＰ４に応答して順にオン状態となることにより、互いに逆相の第２のクロックＤＣＫＸ，ＤＣＫを交互に抜き取る。
【００１０】
位相調整回路群１３３は、画素部１１の画素列に対応した４個の位相調整回路１３３−１〜１３３−４を有し、各位相調整回路１３３−１〜１３３−４でクロック抜き取りスイッチ群１３２の各スイッチ１３２−１〜１３２−４でそれぞれ抜き取られた第２のクロックＤＣＫＸ，ＤＣＫの位相調整した後、対応するサンプリングスイッチ群１３４のサンプリングスイッチに供給する。
【００１１】
サンプリングスイッチ群１３４は、画素部１１の画素列に対応した４個のサンプリングスイッチ１３４−１〜１３４−４を有し、これらのサンプリングスイッチ１３４−１〜１３４−４の各一端が映像信号ＶＤＯを入力するビデオラインＶＤＬ１に接続されている。各サンプリングスイッチ１３４−１〜１３４−４には、クロック抜き取りスイッチ群１３２の各スイッチ１３２−１〜１３２−４によって抜き取られ、位相調整回路群１３３で位相調整されたクロックＤＣＫＸ，ＤＣＫがサンプルホールドパルスＳＨＰ１〜ＳＨＰ４として与えられる。
サンプリングスイッチ群１３４の各サンプリングスイッチ１３４−１〜１３４−４は、サンプルホールドパルスＳＨＰ１〜ＳＨＰ４が与えられると、これらサンプルホールドパルスＳＨＰ１〜ＳＨＰ４に応答して順にオン状態となることにより、ビデオラインＶＤＬ１を通して入力される映像信号ＶＤＯを順次サンプリングし、画素部１１の信号ラインＳＧＮＬ１〜ＳＧＮＬ４に供給する。
【００１２】
また、第１のクロック生成回路１８は、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＶＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを生成し、垂直スタートパルスＶＳＴ、および垂直クロックＶＣＫ，ＶＣＫＸを垂直スキャナ１２に供給し、水平クロックＨＣＫ，ＨＣＫＸを水平スキャナ１３および第２のクロック生成回路１５に供給する。
【００１３】
第２のクロック生成回路１５は、第１のクロック生成回路１４で生成された水平クロック（第１のクロック）ＨＣＫ，ＨＣＫＸに対して周期が同じ（Ｔ１＝Ｔ２）でかつデューティ比が小さい互いに逆相の第２のクロックＤＣＫ，ＤＣＫＸを生成し、水平スキャナ１３に供給する。ここで、デューティ比とは、パルス波形において、パルス幅ｔとパルス繰り返し周期Ｔとの比である。
たとえば、図３（Ａ）〜（Ｄ）に示すように、水平クロックＨＣＫ，ＨＣＫＸのデューティ比（ｔ１／Ｔ１）が５０％であり、これよりもクロックＤＣＫ，ＤＣＫＸのデューティ比（ｔ２／Ｔ２）が小さく、即ちクロックＤＣＫ，ＤＣＫＸのパルス幅ｔ２が水平クロックＨＣＫ，ＨＣＫＸのパルス幅ｔ１よりも狭く設定さる。
【００１４】
上述した水平スキャナ１３では、シフトレジスタ１３１から順次出力されるシフトパルスＳＦＴＰ１〜ＳＦＴＰ４をサンプルホールドパルスとして用いるのではなく、シフトパルスＳＦＴＰ１〜ＳＦＴＰ４に同期して、互いに逆相のクロックＤＣＫＸ，ＤＣＫを交互に抜き取り、これらクロックＤＣＫＸ，ＤＣＫを位相調整回路を介してサンプルホールドパルスＳＨＰ１〜ＳＨＰとして用いるようにしている。これにより、サンプルホールドパルスＳＨＰ１〜ＳＨＰのばらつきを抑えることができる。その結果、サンプルホールドパルスＳＨＰ１〜ＳＨＰのばらつきに起因するゴーストを除去できる。
【００１５】
しかも、水平スキャナ１３においては、シフトレジスタ１３１のシフト動作の基準となる水平クロックＨＣＫＸ，ＨＣＫを抜き取ってサンプルホールドパルスとして用いるのではなく、水平クロックＨＣＫＸ，ＨＣＫに対して同じ周期でかつデューティ比の小さいクロックＤＣＫＸ，ＤＣＫを別途生成し、これらクロックＤＣＫＸ，ＤＣＫを抜き取ってサンプルホールドパルスＳＨＰ１〜ＳＨＰとして用いるようにしているので、水平駆動の際に、サンプリングパルス相互間での完全ノンオーバーラップサンプリングを実現できることから、オーバーラップサンプリングに起因する縦スジの発生を抑えることができる。
【００１６】
ここでたとえば、図４に示すように、隣接するＮ段目とＮ＋１段目でビデオ信号ＶＤＯの対応画素への書き込みを行う場合の動作について、図５（Ａ）〜（Ｄ）に関連付けて説明する。
この場合、たとえば、ビデオ信号ＶＤＯ、Ｎ段目の信号線ＳＧＮＬ−Ｎのドライブ信号ＤＲＶＰ−Ｎ、およびＮ＋１段目の信号線ＳＧＮＬ−Ｎ＋１のドライブパルスＤＲＶＰ−Ｎ＋１が、図５（Ａ）〜（Ｃ）に示すようなタイミング関係を有する場合、理想的には、Ｎ段目には白信号が、Ｎ＋１段目には黒信号が書き込まれ、図５（Ｄ）に示すような、ゴーストのない画像が得られる。
【００１７】
ところが、ＴＦＴを用いているＬＣＤにおいては、一般的にパネルエージングによるトランジスタの特性変化が生じる。この特性変化により、各トランジスタにてパルスの遅延が起こり、最終的にはサンプルホールドパルスＳＨＰがその初期状態に対してドリフトしてしまう。
このドリフトにより、ゴーストに対する最適なサンプルホールドポジションがずれてしまい、初期出荷時のサンプルホールドポジション設定値のままでは隣接段の映像信号をサンプルホールドしてしまい、ゴーストが発生してしまう。
具体的には、図６（Ａ）〜（Ｃ）に示すように、Ｎ段目の信号線ＳＧＮＬ−Ｎのドライブ信号ＤＲＶＰ−Ｎ、およびＮ＋１段目の信号線ＳＧＮＬ−Ｎ＋１のドライブパルスＤＲＶＰ−Ｎ＋１が、破線で示す初期状態からエージング後に、実線で示すように遅延してしまう。その結果として、図６（Ｄ）に示すように、Ｎ段目には黒信号が書き込まれてしまい、ゴーストＧＳＴが発生する。
【００１８】
このドリフトによるゴーストの発生を防止するために、モニタ回路（ダミースキャナ）を配置し、そのサンプリングスイッチの出力をパネル外部に出力し、その出力の初期状態からの位相の変化を外部ＩＣにてモニタし、位相の変化分をパネル入力のクロックへとフィードバックする対策が一般的になっている（たとえば、特許文献２、あるいは特許文献３参照）。
【００１９】
図７は、モニタ回路１７を設けた従来の液晶表示装置の構成例を示すブロック図である。図８は、図７のモニタ回路１７と周辺の水平スキャナ１３の一部の具体的な構成例を示す回路図である。
【００２０】
図８のモニタ回路１７は、水平スキャナ１３の第１段目、すなわち、水平スタートパルスＨＳＴが最初に入力されてシフト動作を開始する段に隣接して、配置されている。
モニタ回路１７は、水平スキャナ１３の各段の出力パルスの遅延量を揃えるために、水平スキャナ１３の各段の構成と同様に構成することが理想である。
図８のモニタ回路１７は、水平スタートパルスＨＳＴが入力され、シフトパルスＳＦＴＰ１７を出力するシフト段（Ｓ／Ｒ段）１７１と、第２のクロックＤＣＫＸをシフト段１７１によるシフトパルスＳＦＴＰ１７で抜き取るスイッチ１７２と、スイッチ１７１で抜き取られたクロックＤＣＬＸの位相を調整して相補的レベルをとる２信号からなるサンプルホールドパルスＳＨＰ１７を生成する位相調整回路１７３と、位相調整回路１７３によるサンプルホールドパルスＳＨＰ１７により第１端子と第２端子間の導通制御されるサンプリングスイッチ１７４を有している。
【００２１】
モニタ回路１７のサンプリングスイッチ１７４は、第１端子が接地され、他端がモニタラインＭＮＴＬ１の一端に接続されている。モニタラインＭＮＴＬ１の他端がＬＣＤパネル外部のフィードバックＩＣ１８に接続されている。
モニタラインＭＮＴＬ１は、パネル外部にてプルアップされており、外部のフィードバックＩＣ１８は、サンプリングスイッチ１７３が導通してモニタラインＭＮＴＬ１が接地レベルに遷移したタイミングから初期状態からの位相の変化をモニタし、位相の変化分をパネル入力のクロックへとフィードバックする。
なお、図８の例では、水平クロックＨＣＫＸ，ＨＣＫ等は、外部のフィードバックＩＣ１８で生成するように構成されている。
【００２２】
【特許文献１】
特願２００１−１０９４６０号
【特許文献２】
特開平１１−１１９７４６号公報
【特許文献３】
特開２０００−２９８４５９号公報
【００２３】
【発明が解決しようとする課題】
ところで、上述した点順次駆動方式を採用したアクティブマトリクス型液晶表示装置は、たとえば投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤパネルとして用いられる。そして、カラーの場合、色の３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応して３つのＬＣＤパネルが配置される。
この場合、光学系や光路等の関係から、一つのＬＣＤパネルでは、他のＬＣＤパネルと反転し、水平スキャナにおいて逆スキャンを行う必要がある。
そのため、ＬＣＤパネルは、適用に応じて、たとえば図１の図中左側からスキャンする機能に加えて、図中の右側からスキャン、すなわち逆スキャンする機能を併せ持つように構成される。
【００２４】
しかしながら、従来のモニタ回路（ダミースキャナ）を一つ配置する回路では、左右反転にてクロックの位相が反転する水平スキャナにおいて、一般的には水平スキャナ１３に設けられるシフトレジスタの個数が偶数であることから、以下の不利益がある。
【００２５】
図９（Ａ）〜（Ｋ）に示すように、左から右にスキャンするときは、たとえば図９（Ｂ）に示すように、水平クロックＨＣＫのパルス▲１▼、▲２▼、▲３▼の符号を付した場合に、水平クロックＨＣＫの第２番目のタイミング▲２▼で、かつ第２のクロックＤＣＫＸのタイミングで水平スキャナ１３の第１段目のサンプルホールドパルスＳＨＰ１とモニタ回路１７のサンプルホールドパルスＳＨＰ１７が略同一タイミングで生成され、問題なく画像表示が行われる。
【００２６】
これに対して、図１０（Ａ）〜（Ｋ）に示すように、右から左にスキャンするときは、たとえば図１０（Ｂ）に示すように、水平クロックＨＣＫのパルス▲１▼、▲２▼、▲３▼の符号を付した場合に、水平クロックＨＣＫの第１番目のタイミング▲１▼で、かつ第２のクロックＤＣＫＸのタイミングでモニタ回路１７のサンプルホールドパルスＳＨＰ１７が生成される。ＳＨＰ１はタイミング▲２▼で、かつ第１のクロックＤＣＫのタイミングで生成される。
すなわち、この場合、フィードバック用のサンプルホールドパルスＳＨＰ１７の位相が左右反転にて１パルス分変化してしまい、正確なフィードバックを行うことができなかった。このような場合、画が半分ずれてしまい、精度の高い画像表を行うことができない。
【００２７】
本発明の目的は、スキャン方向を反転でき、スキャン方向反転においてクロックの位相が反転する水平スキャナにおいても、出力電位変化の位相が変化することがなく、いずれのスキャン方向で動作しても精度の高い画像表示を実現できる表示装置および投射型表示装置を提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る表示装置は、複数の画素が行列状に配置され、各画素列ごとに信号ラインが配線された画素部と、第１電位に保持されたモニタラインと、少なくとも水平走査の基準となる互いに逆相のクロック信号および反転クロック信号を生成し、かつ、上記モニタラインの電位変化をモニタし、当該電位変化のタイミングの変化に基づいて少なくとも上記クロック信号および反転クロック信号の生成タイミングを補正する制御回路と、水平スキャナと、モニタ回路と、を有し、上記水平スキャナは、複数のシフト段が縦続接続され、切替信号に応じて初段から最終段に順にシフトする第１スキャン動作と最終段から初段に順にシフトする第２スキャン動作を切り替え可能で、上記第１スキャン動作時または第２スキャン動作時に、上記クロック信号および反転クロック信号に同期して各シフト段からシフトパルスを順次出力するシフトレジスタと、上記シフトレジスタの対応するシフト段から出力される上記シフトパルスに応答して上記クロック信号および反転クロック信号を交互に順次抜き取り、サンプルホールドパルスとして出力する第１のスイッチ群と、映像信号を上記第１のスイッチ群の各スイッチによるサンプルホールドパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給する第２のスイッチ群と、を含み、上記モニタ回路は、上記切替信号を受けて、当該切替信号が上記第１スキャン動作を指示している場合には、上記クロック信号および反転クロック信号のうち、上記水平スキャナにおけるシフトレジスタの初段シフト段が抜き取る信号と異なる信号を抜き取り、上記第２スキャン動作を指示している場合には、上記クロック信号および反転クロック信号のうち、上記水平スキャナにおけるシフトレジスタの最終シフト段が抜き取る信号と異なる信号を抜き取り、サンプルホールドパルスとして出力するセレクタ部と、上記セレクタ部によるサンプルホールドパルスに応答して上記モニタラインの電位を第２電位に設定する第３のスイッチと、を含む。
【００２９】
本発明の第２の観点に係る投射型表示装置は、第１電位に保持されたモニタラインと、少なくとも水平走査の基準となる互いに逆相のクロック信号および反転クロック信号を生成し、かつ、上記モニタラインの電位変化をモニタし、当該電位変化のタイミングの変化に基づいて少なくとも上記クロック信号および反転クロック信号の生成タイミングを補正する制御回路と、複数の画素が行列状に配置され、各画素列ごとに信号ラインが配線された画素部と、水平スキャナと、モニタ回路とを含む表示パネルと、上記表示パネルに光を照射する照射手段と、上記表示パネルを経た光をスクリーン上に投影する投影手段と、を有し、上記表示パネルの水平スキャナは、複数のシフト段が縦続接続され、切替信号に応じて初段から最終段に順にシフトする第１スキャン動作と最終段から初段に順にシフトする第２スキャン動作を切り替え可能で、上記第１スキャン動作時または第２スキャン動作時に、上記クロック信号および反転クロック信号に同期して各シフト段からシフトパルスを順次出力するシフトレジスタと、上記シフトレジスタの対応するシフト段から出力される上記シフトパルスに応答して上記クロック信号および反転クロック信号を交互に順次抜き取り、サンプルホールドパルスとして出力する第１のスイッチ群と、映像信号を上記第１のスイッチ群の各スイッチによるサンプルホールドパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給する第２のスイッチ群と、を含み、上記表示パネルのモニタ回路は、上記切替信号を受けて、当該切替信号が上記第１スキャン動作を指示している場合には、上記クロック信号および反転クロック信号のうち、上記水平スキャナにおけるシフトレジスタの初段シフト段が抜き取る信号と異なる信号を抜き取り、上記第２スキャン動作を指示している場合には、上記クロック信号および反転クロック信号のうち、上記水平スキャナにおけるシフトレジスタの最終シフト段が抜き取った信号と異なる信号を抜き取り、サンプルホールドパルスとして出力するセレクタ部と、上記セレクタ部によるサンプルホールドパルスに応答して上記モニタラインの電位を第２電位に設定する第３のスイッチと、を含む。
【００３０】
好適には、上記セレクタ部は、セレクトパルスを受けて上記クロック信号を抜き取り、サンプルホールドパルスとして上記第３のスイッチに出力する第４のスイッチと、上記セレクトパルスを受けて上記反転クロック信号を抜き取り、サンプルホールドパルスとして上記第３のスイッチに出力する第５のスイッチと、上記切替信号を受けて、当該切替信号が上記第１スキャン動作を指示している場合には、上記セレクトパルスを上記第４のスイッチに出力し、上記第２スキャン動作を指示している場合には、上記セレクトパルスを上記第５のスイッチに出力するセレクタとを有する。
【００３１】
好適には、上記第１スキャン動作および上記第２スキャン動作は、水平スタートパルスを受けて開始され、当該水平スタートパルスは、上記第１スキャン動作時には上記シフトレジスタの初段シフト段および上記モニタ回路に供給され、上記第２スキャン動作時には上記シフトレジスタの最終シフト段および上記モニタ回路に供給され、上記モニタ回路のセレクタは、上記切替信号に応じて上記水平スタートパルスを上記セレクトパルスとして上記第４のスイッチまたは第５のスイッチに供給する。
【００３２】
また、好適には、上記セレクタは、上記水平スタートパルスを上記セレクトパルスとして上記第４のスイッチに転送する第１の転送ラインと、上記水平スタートパルスを上記セレクトパルスとして上記第５のスイッチに転送する第２の転送ラインと、上記切替信号が上記第１スキャン動作を指示している場合に、上記第１の転送ラインを上記水平スタートパルスの供給ラインとを接続する第１のセレクトスイッチと、上記切替信号が上記第２スキャン動作を指示している場合に、上記第２の転送ラインを上記水平スタートパルスの供給ラインとを接続する第２のセレクトスイッチと、上記水平スタートパルスの供給ラインと非接続状態にある上記第１の転送ラインまたは上記第２の転送ラインを、当該第１の転送ラインまたは上記第２の転送ラインが接続される上記第４のスイッチまたは上記第５のスイッチを非導通状態に保持し得る電位に保持する電位設定手段とを有する。
【００３３】
また、上記水平スキャナのシフトレジスタにおけるシフト段の数は偶数である。
【００３４】
好適には、上記制御回路で生成されたクロック信号および反転クロック信号に基づいて、当該クロック信号および反転クロック信号に対して周期が同じでかつデューティ比が小さい第２のクロック信号および第２の反転クロック信号を生成し、上記水平スキャナ、およびモニタ回路に供給するクロック生成手段を有し、上記水平スキャナの第１スイッチ群の各スイッチ、および上記モニタ回路の第４のスイッチまたは第５のスイッチは、上記クロック生成手段による２のクロック信号または第２の反転クロック信号を抜き取る。
【００３５】
また、上記画素の表示エレメントが液晶セルである。
【００３６】
本発明によれば、たとえば制御回路において、水平走査の基準となる互いに逆相のクロック信号および反転クロック信号を生成が生成され、水平スキャナ、およびモニタ回路に供給される。
また、たとえば切替信号により第１スキャン動作またはこの第１スキャン動作とは逆方向にスキャンする第２スキャン動作が指定される。
第１スキャン動作が指定されると、たとえば水平スタートパルスがモニタ回路および水平スキャナのシフトレジスタにおける初段シフト段に供給される。
また、モニタ回路には切替信号が入力される。このとき、切替信号は第１スキャン動作を指示していることから、セレクタ部においては、供給された水平スタートパルスがセレクトパルスとして第４のスイッチに出力される。第４のスイッチでは、水平スキャナの初段シフト段が抜き取るべきクロック信号または反転クロック信号と異なる信号が抜き取られ、サンプルホールドパルスとして第３のスイッチに出力される。
第３のスイッチでは、セレクタ部の第４のスイッチによるサンプルホールドパルスに応答してモニタラインの電位が第１電位から第２電位（たとえば接地電位）に設定される。
水平スキャナにおいては、クロック信号および反転クロック信号に同期して各シフト段からシフトパルスが第１のスイッチ群の対応する各スイッチに順次出力される。
第１のスイッチ群においては、対応するシフト段から出力されるシフトパルスに応答してクロック信号および反転クロック信号が交互に順次抜き取られる。そして、抜き取られた信号がサンプルホールドパルスとして第２のスイッチ群の対応する各スイッチに出力される。
第２のスイッチ群においては、入力された映像信号が第１のスイッチ群の各スイッチによるサンプルホールドパルスに応答して順次サンプリングされて、画素部の対応する各信号ラインに供給される。
そして、制御回路において、モニタラインの電位変化がモニタされる。具体的には、制御回路では、モニタ回路の出力の初期状態からの位相の変化がモニタされ、位相に変化分を相殺するように、クロック信号および反転クロック信号の生成タイミングが補正される。
これにより、パネルエージング等でのトランジスタの特性変化による、サンプルホールドパルスのドリフトが補正される。
【００３７】
第２スキャン動作が指定されると、たとえば水平スタートパルスがモニタ回路および水平スキャナのシフトレジスタにおける最終シフト段に供給される。
また、モニタ回路には切替信号が入力される。このとき、切替信号は第２スキャン動作を指示していることから、セレクタ部においては、供給された水平スタートパルスがセレクトパルスとして第５のスイッチに出力される。第５のスイッチでは、水平スキャナの最終シフト段が抜き取るべきクロック信号または反転クロック信号と異なる信号が抜き取られ、サンプルホールドパルスとして第３のスイッチに出力される。
第３のスイッチでは、セレクタ部の第５のスイッチによるサンプルホールドパルスに応答してモニタラインの電位が第１電位から第２電位（たとえば接地電位）に設定される。
水平スキャナにおいては、クロック信号および反転クロック信号に同期して各シフト段からシフトパルスが第１のスイッチ群の対応する各スイッチに順次出力される。
第１のスイッチ群においては、対応するシフト段から出力されるシフトパルスに応答してクロック信号および反転クロック信号が交互に順次抜き取られる。そして、抜き取られた信号がサンプルホールドパルスとして第２のスイッチ群の対応する各スイッチに出力される。
第２のスイッチ群においては、入力された映像信号が第１のスイッチ群の各スイッチによるサンプルホールドパルスに応答して順次サンプリングされて、画素部の対応する各信号ラインに供給される。
そして、制御回路において、モニタラインの電位変化がモニタされる。具体的には、制御回路では、モニタ回路の出力の初期状態からの位相の変化がモニタされ、位相に変化分を相殺するように、クロック信号および反転クロック信号の生成タイミングが補正される。
これにより、パネルエージング等でのトランジスタの特性変化による、サンプルホールドパルスのドリフトが補正される。
このように、スキャン方向反転においてクロックの位相が反転する水平スキャナにおいても、出力電位変化の位相が変化することがなく、いずれのスキャン方向で動作しても精度の高い画像表示が実現される。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３９】
図１１は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。
【００４０】
この液晶表示装置２０は、図１１に示すように、有効画素部（ＰＸＬＰ）２１、垂直スキャナ（ＶＳＣＮ）２２、水平スキャナ（ＨＳＣＮ）２３、モニタ回路（ＭＮＴ）２４、クロック生成回路（ＧＥＮ）２５、およびタイミングジェネレータを含むフィードバック制御回路（ＦＤＢＣＩＣ）２６を主構成要素として有している。
なお、図１２に示すように、垂直スキャナに関しては、画素部２１の一側部（図中、左側部）のみでなく、両側部（図中、左側部および右側部）に配置されることもあり、また、信号線のプリチャージ回路（ＰＲＣＧ）２８が設けられる。そして、有効画素部（ＰＸＬＰ）２１、垂直スキャナ（ＶＳＣＮ）２２（２２−１，２２−２）、水平スキャナ（ＨＳＣＮ）２３、モニタ回路２４、クロック生成回路（ＧＥＮ）２５（およびプリチャージ回路２６）が表示パネル（ＬＣＤパネル）３０に実装される。
【００４１】
画素部２１は、複数の画素ＰＸＬがｎ行ｍ列のマトリクス状に配列されている。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。
マトリクス状に配置された画素ＰＸＬの各々は、画素トランジスタである薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃs ２１とから構成されている。
これら画素ＰＸＬの各々に対して、信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４が各列ごとにその画素配列方向に沿って配線され、ゲートラインＧＴＬ２１〜ＧＴＬ２４が各行ごとにその画素配列方向に沿って配線されている。
画素ＰＸＬの各々において、ＴＦＴ２１のソース電極（または、ドレイン電極）が、対応する信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４に各々接続されている。ＴＦＴ２１のゲート電極が、ゲートラインＧＴＬ２１〜ＧＴＬ２４にそれぞれ接続されている。液晶セルＬＣ２１の対向電極および保持容量Ｃs ２１の他方の電極は、各画素間で共通にＣs ラインＣｓＬ２１に接続されている。このＣs ラインＣs Ｌ２１には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
この画素部２１において、ゲートラインＧＴＬ２１〜ＧＴＬ２４の各一端は、画素部２１のたとえば図中、左側に配置された垂直スキャナ２２の各行の出力端に接続されている。
【００４２】
垂直スキャナ２２は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートラインＧＴＬ２１〜ＧＴＬ２４に接続された各画素ＰＸＬを行単位で順次選択する処理を行う。
すなわち、垂直スキャナ２２からゲートラインＧＴＬ２１に対して走査パルスＳＰ２１が与えられたときには１行目の各列の画素ＰＸＬが選択され、ゲートラインＧＴＬ２２に対して走査パルスＳＰ２２が与えられたときには２行目の各列の画素ＰＸＬが選択される。以下同様にして、ゲートラインＧＴＬ２３，ＧＴＬ２４に対して走査パルスＳＰ２３，ＳＰ２４が順に与えられる。
【００４３】
画素部２１のたとえば図中の上側には、水平スキャナ２３、およびモニタ回路（ダミースキャナ）２４が配置されている。
【００４４】
水平スキャナ２３は、入力される映像信号ＶＤＯを１Ｈ（Ｈは水平走査期間）ごとに順次サンプリングし、垂直スキャナ２２によって行単位で選択される各画素ＰＸＬに対して書き込む処理を行う。
水平スキャナ２３は、図１１に示すように、クロックドライブ方式を採用しており、シフトレジスタ２３１、クロック抜き取りスイッチ群２３２、位相調整回路（ＰＡＣ；Phase Adjust Cirsuit）群２３３、およびサンプリングスイッチ群２３４を有している。
【００４５】
シフトレジスタ２３１は、画素部２１の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ段）２３１−１〜２３１−４を有し、たとえば外部のフィードバック制御回路２６により水平スタートパルスＨＳＴが第１（初段）シフト段２３１−１または第４（最終）シフト段２３１−４に与えられると、互いに逆相の水平クロックＨＣＫおよび反転水平クロックＨＣＫＸ（以下、両者共、水平クロックという）に同期して第１シフト動作（通常シフト動作）または第２シフト動作（逆シフト動作）を行う。
これにより、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４からは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が順次出力される。
【００４６】
ここで、通常シフト動作とは、図１１中の左から右方向、すなわち、初段の第１シフト段２３１−１、第２シフト段２３１−２、第３シフト段２３１−３、第４シフト段２３１−４の順にスキャンしていくことをいう。
一方、逆シフト動作とは、図１１中の右から左方向、すなわち、第４シフト段２３１−４、第３シフト段２３１−３、第２シフト段２３１−２、第１シフト段２３１−１の順にスキャンしていくことをいう。
【００４７】
通常シフト動作と逆シフト動作は、外部から与えられるシフト方向切替信号ＲＧＴにより決定される。
たとえば、水平スキャナ２３のシフトレジスタ２３１は、シフト方向切替信号ＲＧＴをハイレベルで受けると通常シフト動作を行い、ローレベルで受けると逆シフト動作を行う。
【００４８】
シフトレジスタ２３１は、水平スタートパルスＨＳＴを受けてシフトパルスＳＦＴＰを第１シフト段２３１−１から第４シフト段２３１−４に向かう通常方向に伝搬させるか、第４シフト段２３１−４から第１シフト段２３１−１に向かう逆方向に伝搬させるかを切り替える切替回路２３１１，２３１２，２３１３が、各シフト段間に挿入されている。
具体的には、第１シフト段２３１−１と第２シフト段２３１−２間に切替回路２３１１が挿入され、第２シフト段２３１−２と第３シフト段２３１−３間に切替回路２３１２が挿入され、第３シフト段２３１−３と第４シフト段２３１−４間に切替回路２３１３が挿入されている。
各切替回路２３１１〜２３１３は、シフト方向切替信号ＲＧＴを受けて信号伝搬方向を通常方向または逆方向に切え替る。
【００４９】
図１３は、シフトレジスタのシフト段間に挿入される切替回路２３１１（〜２３１３）の構成例を示す回路図である。なお、図１３では、第１シフト段２３１−１と第２シフト段１３１−２間に挿入される切替回路２３１１を例に示しているが、他の切替回路３２１２，２３１３も同様の構成を有している。
【００５０】
切替回路２３１１は、図１３に示すように、転送ゲートＴＭ２３１−１，ＴＭ２３１−２、およびインバータＩＮＶ２３１を有している。
転送ゲートＴＭＧ２３１−１は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２３１−１とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２３１−１のソース・ドレイン同士を接続して第１端子Ｔ１および第２端子Ｔ２が構成されている。
ＮＭＯＳトランジスタＮＴ２３１−１のゲートが切替信号ＲＧＴの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ２３１−１のゲートが切替信号ＲＧＴをレベル反転させた信号ＲＧＴＸを出力するインバータＩＮＶ２３１の出力端子に接続されている。そして、第１端子Ｔ１が第１シフト段（左側シフト段）２３１−１の出力端子Ｏ１に接続され、第２端子Ｔ２が第２シフト段（右側シフト段）２３１−２の入力端子Ｉ１に接続されている。
【００５１】
転送ゲートＴＭＧ２３１−２は、ＰＭＯＳトランジスタＰＴ２３１−２とＮＭＯＳトランジスタＮＴ２３１−２のソース・ドレイン同士を接続して第１端子Ｔ１および第２端子Ｔ２が構成されている。
ＰＭＯＳトランジスタＰＴ２３１−２のゲートが切替信号ＲＧＴの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２３１−２のゲートが切替信号ＲＧＴをレベル反転させた信号ＲＧＴＸを出力するインバータＩＮＶ２３１の出力端子に接続されている。そして、第１端子Ｔ１が第１シフト段（左側シフト段）２３１−１の入力端子Ｉ１に接続され、第２端子Ｔ２が第２シフト段（右側シフト段）２３１−２の出力端子Ｏ１に接続されている。
【００５２】
このような構成を有する切替回路２３１１において、たとえば切替信号ＲＧＴがハイレベルで供給されると、インバータＩＮＶ２３１の出力信号ＲＧＴＸがローレベルとなり、転送ゲートＴＭＧ２３１−１のＰＭＯＳトランジスタＰＴ２３１−１およびＮＭＯＳトランジスタＮＴ２３１−１が導通する。
一方、転送ゲートＴＭＧ２３１−２のＰＭＯＳトランジスタＰＴ２３１−２およびＮＭＯＳトランジスタＮＴ２３１−２が非導通状態に保持される。
したがって、第１シフト段２３１−１の出力端子Ｏ１から出力された信号（水平スタートパルスＨＳＴ）が転送ゲートＴＭＧ２３１−１を通して第２シフト段２３１−２の入力端子Ｉ１に伝搬される。すなわち、通常シフト動作が行われる。
【００５３】
これに対して、切替信号ＲＧＴがローレベルで供給されると、インバータＩＮＶ２３１の出力信号ＲＧＴＸがハイレベルとなり、転送ゲートＴＭＧ２３１−１のＰＭＯＳトランジスタＰＴ２３１−１およびＮＭＯＳトランジスタＮＴ２３１−１が非導通状態に保持される。
一方、転送ゲートＴＭＧ２３１−２のＰＭＯＳトランジスタＰＴ２３１−２およびＮＭＯＳトランジスタＮＴ２３１−２が導通する。
したがって、第２シフト段２３１−２の出力端子Ｏ１から出力された信号（水平スタートパルスＨＳＴ）が転送ゲートＴＭＧ２３１−２を通して第１シフト段２３１−１の入力端子Ｉ１に伝搬される。すなわち、逆シフト動作が行われる。
【００５４】
なお、図１３の構成では、各切替回路にインバータＩＮＶ２３１を設けるように構成したが、切替信号ＲＧＴの入力段にインバータを設けて、その反転出力信号ＲＧＴＸを切替信号ＲＧＴとともに各切替回路に供給するように構成することも可能である。
【００５５】
クロック抜き取りスイッチ群２３２は、画素部２１の画素列に対応した４個のスイッチ２３２−１〜２３２−４を有し、これらスイッチ２３２−１〜２３２−４の各一端が、クロック生成回路２５による第２のクロックＤＣＫと第２の反転クロックＤＣＫＸを伝送するクロックラインＤＫＬ１，ＤＫＸＬ１に交互に接続されている。
すなわち、画素部２１の画素列の奇数列に対応したスイッチ２３２−１，２３２−３の各一端がクロックラインＤＫＸＬ２１に、画素部２１の画素列の偶数列に対応したスイッチ２３２−２，２３２−４の各一端がクロックラインＤＫＬ２１にそれぞれ接続されている。
クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４には、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４から順次出力されるシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が与えられる。
クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４は、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４からシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が与えられると、これらシフトパルスＳＦＴ２３Ｐ１〜ＳＦＴＰ２３４に応答して順にオン状態となることにより、互いに逆相のクロックＤＣＫＸ，ＤＣＫを交互に抜き取る。
【００５６】
位相調整回路群２３３は、画素部２１の画素列に対応した４個の位相調整回路２３３−１〜２３３−４を有し、各位相調整回路２３３−１〜２３３−４でクロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４でそれぞれ抜き取られたクロックＤＣＫＸ，ＤＣＫの位相調整した後、対応するサンプリングスイッチ群２３４のサンプリングスイッチに供給する。
【００５７】
サンプリングスイッチ群２３４は、画素部２１の画素列に対応した４個のサンプリングスイッチ２３４−１〜２３４−４を有し、これらのサンプリングスイッチ２３４−１〜２３４−４の各一端が映像信号ＶＤＯを入力するビデオラインＶＤＬ２１に接続されている。
各サンプリングスイッチ２３４−１〜２３４−４には、クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４によって抜き取られ、位相調整回路群２３３で位相調整されたクロックＤＣＫＸ，ＤＣＫがサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として与えられる。
サンプリングスイッチ群２３４の各サンプリングスイッチ２３４−１〜２３４−４は、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４が与えられると、これらサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４に応答して順にオン状態となることにより、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯを順次サンプリングし、画素部２１の信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４に供給する。
【００５８】
モニタ回路２４は、水平スキャナ２３の画素部２１の第１画素列に対応する、すなわち、水平スタートパルスＨＳＴが最初に入力されて第１シフト動作（通常シフト動作）を開始する第１シフト段２３１−１、抜き取りスイッチ２３２−１、位相調整回路２３３−１、およびサンプリングスイッチ２３４−１を含む第１段スキャナ部の図１１中左側に隣接して配置されている。
モニタ回路２４は、水平スキャナ２３の各段の出力パルスの遅延量を揃えるために、水平スキャナ２３の各段スキャナ部の抜き取りスイッチ２３２−１、位相調整回路２３３−１、およびサンプリングスイッチ２３４−１を含む構成と同様に構成されている。
【００５９】
具体的には、モニタ回路２４は、水平スタートパルスＨＳＴおよび切替信号ＲＧＴを受けて、切替信号ＲＧＴが第１スキャン動作を指示している場合には、水平スタートパルスＨＳＴをセレクトパルスとしてクロックＤＣＫ，ＤＣＫＸのうち、水平スキャナ２３におけるシフトレジスタ２３１の初段シフト段２３１−１が抜き取るクロックＤＣＫＸと異なるクロックＤＣＫを抜き取り、第２スキャン動作を指示している場合には、水平スタートパルスＨＳＴをセレクトパルスとしてクロックＤＣＫ，ＤＣＫＸのうち、水平スキャナ２３におけるシフトレジスタ２３１の最終シフト段２３１−４が抜き取るクロックＤＣＫ信号と異なるクロックＤＣＫＸを抜き取り、サンプルホールドパルスとして出力するセレクタ部２４１と、セレクタ部２４１で抜き取られたクロックＤＣＫまたはＤＣＫＸの位相を調整して相補的レベルをとる２信号からなるサンプルホールドパルスＳＨＰ２４１を生成する位相調整回路２４２と、位相調整回路２４２によるサンプルホールドパルスＳＨＰ２４１により第１端子Ｔ１と第２端子Ｔ２間の導通制御されるサンプリングスイッチ（第３のスイッチ）２４３を有している。
【００６０】
モニタ回路２４のサンプリングスイッチ２４３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレイン同士を接続したアナログスイッチからなり、第１端子Ｔ１が接地され、他端がモニタラインＭＮＴＬ２１の一端に接続されている。
モニタラインＭＮＴＬ２１は、ＬＣＤパネル外部でプルアップ抵抗Ｒ２１によりプルアップされており、他端側がバッファＢＦ２１を介してフィードバック制御回路２６の入力端子に接続されている。
【００６１】
モニタ回路２４のセレクタ部２４１は、セレクトパルスＳＬＰ２４１を受けてクロックＤＣＫを抜き取り、位相調整回路２４２に出力するスイッチ（第４のスイッチ）２４１１と、ＳＬＰ２４２を受けてクロックＤＣＫＸを抜き取り、位相調整回路２４２に出力するスイッチ（第５のスイッチ）２４１２と、水平スタートパルスＨＳＴおよび切替信号ＲＧＴを受けて、切替信号ＲＧＴが第１スキャン動作を指示している場合には、水平スタートパルスＨＳＴをセレクトパルスＳＬＰ２４１としてスイッチ２４１１に出力し、切替信号ＲＧＴが第２スキャン動作を指示している場合には、水平スタートパルスＨＳＴをセレクトパルスＳＬＰ２４２としてスイッチ２４１２に出力するセレクタ２４１３とを有している。
【００６２】
図１４は、本実施形態に係るモニタ回路のセレクタ部の具体的な構成例を示す回路図である。
【００６３】
セレクタ２４１３は、図１４に示すように、セレクトスイッチＳＷ２４１，ＳＷ２４２、ＮＭＯＳトランジスタＮＴ２４１，ＮＴ２４２、インバータＩＮＶ２４１〜ＩＮＶ２４６、水平スタートパルスＨＳＴの入力端子ＴHST 、切替信号ＲＧＴの入力端子ＴRGT 、および切替信号ＲＧＴの反転信号ＲＧＴＸの入力端子ＴRGTXを有している。
なお、図１４の構成で、切替信号ＲＧＴと切替信号ＲＧＴの反転信号ＲＧＴＸを外部から入力するように構成しているが、切替信号ＲＧＴのみを外部から入力し、インバータを介して切替信号ＲＧＴの反転信号ＲＧＴＸをセレクタ２４１３内部で生成するように構成することも可能である。
【００６４】
セレクトスイッチＳＷ２４１は、ＮＭＯＳトランジスタＮＴ２４１１とＰＭＯＳトランジスタＰＴ２４１１のソース・ドレイン同士を接続して第１端子Ｔ１および第２端子Ｔ２が構成されている。
セレクトスイッチＳＷ２４２は、ＮＭＯＳトランジスタＮＴ２４１２とＰＭＯＳトランジスタＰＴ２４１２のソース・ドレイン同士を接続して第１端子Ｔ１および第２端子Ｔ２が構成されている。
同様に、スイッチ（第４のスイッチ）２４１１は、ＮＭＯＳトランジスタＮＴ２４１１１とＰＭＯＳトランジスタＰＴ２４１１１のソース・ドレイン同士を接続して第１端子Ｔ１および第２端子Ｔ２が構成されている。
スイッチ（第５のスイッチ）２４１２は、ＮＭＯＳトランジスタＮＴ２４１２１とＰＭＯＳトランジスタＰＴ２４１２１のソース・ドレイン同士を接続して第１端子Ｔ１および第２端子Ｔ２が構成されている。
【００６５】
セレクトスイッチＳＷ２４１は、第１端子Ｔ１が水平スタートパルスＨＳＴの入力端子ＴHST に接続され、第２端子Ｔ２がインバータＩＮＶ２４１の入力端子に接続され、これらの接続ノードＮＤ２４１と接地ＧＮＤにＮＭＯＳトランジスタＮＴ２４１のソース・ドレインがそれぞれ接続されている。
セレクトスイッチＳＷ２４１のＮＭＯＳトランジスタＮＴ２４１１のゲートが切替信号ＲＧＴの入力端子ＴRGT に接続され、ＰＭＯＳトランジスタＰＴ２４１１のゲートおよびＮＭＯＳトランジスタＮＴ２４１のゲートが切替信号ＲＧＴの反転信号ＲＧＴＸの入力端子ＴRGTXに接続されている。
ノードＮＤ２４１に対してインバータＩＮＶ２４１〜ＩＮＶ２４３は直列に接続され、インバータＩＮＶ２４２の出力端子がスイッチ２４１１のＮＭＯＳトランジスタＮＴ２４１１１のゲートに接続され、インバータＩＮＶ２４３の出力端子がスイッチ２４１１のＰＭＯＳトランジスタＰＴ２４１１１のゲートに接続されている。
そして、ノードＮＤ２４１を含むセレクトスイッチＳＷ２４１の端子Ｔ２からスイッチ２４１１のＮＭＯＳトランジスタ２４１１１およびＮＭＯＳトランジスタＮＴ２４１１１に至る信号伝搬経路により第１の転送ラインＴＭＬ２４１が構成されている。
また、ＮＭＯＳトランジスタＮＴ２４１により、第２スキャン動作（逆スキャン動作）時に非選択状態にある第１の転送ラインＴＭＬ２４１の電位を、スイッチ２４１１が非導通状態に安定に保持可能な電位、すなわち、本実施形態では接地電位に設定する電位設定手段が構成されている。
【００６６】
セレクトスイッチＳＷ２４２は、第１端子Ｔ１が水平スタートパルスＨＳＴの入力端子ＴHST に接続され、第２端子Ｔ２がインバータＩＮＶ２４４の入力端子に接続され、これらの接続ノードＮＤ２４２と接地ＧＮＤにＮＭＯＳトランジスタＮＴ２４２のソース・ドレインがそれぞれ接続されている。
セレクトスイッチＳＷ２４２のＰＭＯＳトランジスタＰＴ２４１２のゲートが切替信号ＲＧＴの入力端子ＴRGT に接続され、ＮＭＯＳトランジスタＰＴ２４２１のゲートおよびＮＭＯＳトランジスタＮＴ２４２のゲートが切替信号ＲＧＴの反転信号ＲＧＴＸの入力端子ＴRGTXに接続されている。
ノードＮＤ２４２に対してインバータＩＮＶ２４４〜ＩＮＶ２４６は直列に接続され、インバータＩＮＶ２４５の出力端子がスイッチ２４１２のＮＭＯＳトランジスタＮＴ２４１２１のゲートに接続され、インバータＩＮＶ２４６の出力端子がスイッチ２４１２のＰＭＯＳトランジスタＰＴ２４１２１のゲートに接続されている。
そして、ノードＮＤ２４２を含むセレクトスイッチＳＷ２４２の端子Ｔ２からスイッチ２４１２のＮＭＯＳトランジスタ２４１２１およびＮＭＯＳトランジスタＮＴ２４１２１のゲートに至る信号伝搬経路により第２の転送ラインＴＭＬ２４２が構成されている。
また、ＮＭＯＳトランジスタＮＴ２４２により、第１スキャン動作（通常スキャン動作）時に非選択状態にある第２の転送ラインＴＭＬ２４２の電位を、スイッチ２４１２が非導通状態に安定に保持可能な電位、すなわち、本実施形態では接地電位に設定する電位設定手段が構成されている。
【００６７】
このような構成を有するセレクタ部２４１において、第１スキャン動作時には、切替信号ＲＧＴがハイレベルで、その反転信号ＲＧＴＸがローレベルで入力される。その結果、セレクトスイッチＳＷ２４１、およびＮＭＯＳトランジスタＮＴ２４２が導通状態となり、セレクトスイッチＳＷ２４２、およびＮＭＯＳトランジスタＮＴ２４１が非導通状態となる。
したがって、入力端子ＴHST から入力された一定期間ハイレベルの水平スタートパルスＨＳＴは、セレクトスイッチＳＷ２４１を通過し、インバータＩＮＶ２４２によりハイレベルでスイッチ２４１１のＮＭＯＳトランジスタＮＴ２４１１１に供給され、かつ、インバータＩＮＶ２４３によりローレベルでスイッチ２４１１のＰＭＯＳトランジスタＮＴ２４１１１に供給される。
これにより、スイッチ２４１１が一定期間導通状態となり、水平クロックＨＣＫが抜き取られ位相調整回路２４２に出力される。
また、このとき、ＮＭＯＳトランジスタＮＴ２４２が導通状態にあることから、ノードＮＤ２４２の電位は接地レベルに保持される。したがって、インバータＩＮＶ２４５によりローレベルに信号がスイッチ２４１２のＮＭＯＳトランジスタＮＴ２４１２１に供給され、かつ、インバータＩＮＶ２４６によりハイレベルの信号がスイッチ２４１２のＰＭＯＳトランジスタＮＴ２４１２１に供給される。その結果、スイッチ２４１２は非導通状態に安定に保持される。
【００６８】
一方、第２スキャン動作時には、切替信号ＲＧＴがローレベルで、その反転信号ＲＧＴＸがハイレベルで入力される。その結果、セレクトスイッチＳＷ２４１、およびＮＭＯＳトランジスタＮＴ２４２が非導通状態となり、セレクトスイッチＳＷ２４２、およびＮＭＯＳトランジスタＮＴ２４１が導通状態となる。
したがって、入力端子ＴHST から入力された一定期間ハイレベルの水平スタートパルスＨＳＴは、セレクトスイッチＳＷ２４２を通過し、インバータＩＮＶ２４５によりハイレベルでスイッチ２４１２のＮＭＯＳトランジスタＮＴ２４１２１に供給され、かつ、インバータＩＮＶ２４６によりローレベルでスイッチ２４１２のＰＭＯＳトランジスタＮＴ２４１２１に供給される。
これにより、スイッチ２４１２が一定期間導通状態となり、水平クロックＤＣＫＸが抜き取られ位相調整回路２４２に出力される。
また、このとき、ＮＭＯＳトランジスタＮＴ２４１が導通状態にあることから、ノードＮＤ２４１の電位は接地レベルに保持される。したがって、インバータＩＮＶ２４２によりローレベルに信号がスイッチ２４１１のＮＭＯＳトランジスタＮＴ２４１１１に供給され、かつ、インバータＩＮＶ２４３によりハイレベルの信号がスイッチ２４１１のＰＭＯＳトランジスタＮＴ２４１１１に供給される。その結果、スイッチ２４１１は非導通状態に安定に保持される。
【００６９】
以上のように、本実施形態においては、モニタ回路２４において、第１スキャン動作（通常スキャン動作）時と第２スキャン動作（逆スキャン動作）時とで、抜き取りスイッチ２４１１、２４１２で抜き取るクロックＤＣＫ，ＤＣＫＸを各々異なるクロックにしている。ここでは、第１スキャン動作時にクロックＤＣＫを抜き取り、第２スキャン動作時にクロックＤＣＫＸを抜き取っている。
【００７０】
クロック生成回路２５は、フィードバック制御回路２６で生成された水平クロック（第１のクロック）ＨＣＫ，ＨＣＫＸに対して周期が同じ（Ｔ１＝Ｔ２）でかつデューティ比が小さい互いに逆相の第２のクロックＤＣＫ，ＤＣＫＸを生成し、クロックラインＤＫＬ１，ＤＫＸＬ１を通してモニタ回路２４、および水平スキャナ２３に供給する。ここで、デューティ比とは、パルス波形において、パルス幅ｔとパルス繰り返し周期Ｔとの比である。
たとえば、図３（Ａ）〜（Ｄ）に示すように、水平クロックＨＣＫ，ＨＣＫＸのデューティ比（ｔ１／Ｔ１）が５０％であり、これよりもクロックＤＣＫ，ＤＣＫＸのデューティ比（ｔ２／Ｔ２）が小さく、即ちクロックＤＣＫ，ＤＣＫＸのパルス幅ｔ２が水平クロックＨＣＫ，ＨＣＫＸのパルス幅ｔ１よりも狭く設定さる。
【００７１】
フィードバック制御回路２６は、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＶＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを生成し、垂直スタートパルスＶＳＴ、および垂直クロックＶＣＫ，ＶＣＫＸを垂直スキャナ２２に供給し、水平クロックＨＣＫ，ＨＣＫＸを水平スキャナ２３、モニタ回路２４、およびクロック生成回路２５に供給する。
また、フィードバック制御回路２６は、水平スタートパルスＨＳＴを生成し、水平スキャナ２３のシフトレジスタ２３１の第１シフト段２３１−１および第２シフト段２３１−２およびモニタ回路２４のセレクタ２４１３に供給する。
さらに、フィードバック制御回路２６は、通常スキャン動作時または逆スキャン動作時に、モニタ回路２４のサンプリングスイッチ２４３が導通してモニタラインＭＮＴＬ２１が接地レベルに遷移したタイミングから初期状態からの位相の変化をモニタし、位相の変化分をパネル入力の水平クロックＨＣＫ，反転水平クロックＨＣＫＸのへとフィードバックし、サンプルホールドパルスＳＨＰがその初期状態に対してドリフトしてしまうことによるゴーストの発生を防止する制御を行う。
【００７２】
次に、上記構成による通常スキャン動作および逆スキャン動作について、図１５（Ａ）〜（Ｋ）および図１６（Ａ）〜（Ｋ）のタイミングチャートに関連付けて説明する。
【００７３】
まず、通常スキャン動作を図１５（Ａ）〜（Ｋ）のタイミングチャートに関連付けて説明する。
【００７４】
この場合、スキャン方向切替信号ＲＧＴがハイレベルに設定されて水平スキャナ２３のシフトレジスタ２３１およびモニタ回路２４のセレクタ２４１３に供給される（たとえばセレクタ２４１３には反転信号ＲＧＴＸも供給される）。
これにより、水平スキャナ２３のシフトレジスタ２３１におけるシフト段間に挿入された切替回路２３１１〜２３１３が左から右に信号を伝搬する経路が形成される。すなわち、第１シフト段２３１−１から第２シフト段２３１−２、第２シフト段２３１−２から第３シフト段２３１−３、第３シフト段２３１−３から第４シフト段２３１−４に水平スタートパルスＨＳＴが順にシフトされる信号伝搬経路が形成される。
【００７５】
この状態において、フィードバック制御回路２６において、図１５（Ａ）に示すような、水平スタートパルスＨＳＴが生成されて、水平スキャナ２３におけるシフトレジスタ２３１の第１シフト段２３１−１、並びにモニタ回路２４のセレクタ２４１３に供給される。
また、フィードバック制御回路２６においては、図１５（Ｂ），（Ｃ）に示すように、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸが生成されて、水平スキャナ２３におけるシフトレジスタ２３１の第１シフト段２３１−１〜第４シフト段２３１−４、並びにクロック生成回路２５に供給される。
クロック生成回路２５においては、図１５（Ｄ），（Ｅ）に示すように、フィードバック制御回路２６で生成された水平クロックＨＣＫ，ＨＣＫＸに対して周期が同じ（Ｔ１＝Ｔ２）でかつデューティ比が小さい互いに逆相のクロックＤＣＫ，ＤＣＫＸが生成され、クロックラインＤＫＬ１，ＤＫＸＬ１を通してモニタ回路２４、および水平スキャナ２３に供給される。
【００７６】
フィードバック制御回路２６においては、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する水平スタートパルスＨＳＴが生成され、垂直スキャナ２２に供給される。
【００７７】
そして、モニタ回路２４においては、水平スタートパルスＨＳＴ並びに切替信号ＲＧＴおよびその反転信号ＲＧＴＸを受けて、切替信号ＲＧＴが第１スキャン動作を指示するハイレベルであるこから、図１５（Ｆ）に示すように、水平スタートパルスＨＳＴがセレクトパルスＳＬＰ２４１としてスイッチ２４１１に出力され、水平スキャナ２３の第１シフト段２３１−１が抜き取るべきクロックＤＣＫＸと異なるクロックＤＣＫが抜き取られ、位相調整回路２４２で位相調整された後、図１５（Ｉ）に示すように、サンプルホールドパルスＳＨＰ２４１としてサンプリングスイッチ２４３に供給される。
これにより、サンプリングスイッチ２４３は、サンプルホールドパルスＳＨＰ２４１に応答してオン状態となり、ＬＣＤパネル外部でプルアップ抵抗Ｒ２１によりプルアップされていたモニタラインＭＮＴＬ２１が接地レベルに引き込まれ、そのレベル変化情報がバッファＢＦ２１を介してフィードバック制御回路２６の入力される。
【００７８】
そして、水平スキャナ２３のシフトレジスタ２３１において、外部のフィードバック制御回路２６により水平スタートパルスＨＳＴが供給された第１シフト段２３１−１では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、図１５（Ｇ）に示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３１が抜き取りスイッチ２３２−１に出力される。また、第１シフト段２３１−１から第２シフト段２３１−２にシフトパルスＳＦＴＰ２３１がシフトインされる。
第１シフト段２３１−１に対応した抜き取りスイッチ２３２−１では、シフトパルスＳＦＴＰ２３１に応答してオン状態となり、図１５（Ｅ），（Ｊ）に示すように、クロックラインＤＫＸＬ１に出力されたクロックＤＣＫＸが抜き取られ、位相調整回路２３３−１で位相調整された後、サンプルホールドパルスＳＨＰ２３１としてサンプリングスイッチ２３４−１に供給される。
これにより、サンプリングスイッチ２３４−１は、サンプルホールドパルスＳＨＰ２３１に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２１に供給される。
【００７９】
次に、第１シフト段２３１−１からシフトパルスＳＦＴＰ２３１がシフトインされた第２シフト段２３１−２では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、図１５（Ｈ）に示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３２が抜き取りスイッチ２３２−２に出力される。また、第２シフト段２３１−２から第３シフト段２３１−３にシフトパルスＳＦＴＰ２３２がシフトインされる。
第２シフト段２３１−２に対応した抜き取りスイッチ２３２−２では、シフトパルスＳＦＴＰ２３２に応答してオン状態となり、図１５（Ｄ），（Ｋ）に示すように、クロックラインＤＫＬ１に出力されたクロックＤＣＫが抜き取られ、位相調整回路２３３−２で位相調整された後、サンプルホールドパルスＳＨＰ２３２としてサンプリングスイッチ２３４−２に供給される。
これにより、サンプリングスイッチ２３４−２は、サンプルホールドパルスＳＨＰ２３２に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２２に供給される。
【００８０】
次に、第２シフト段２３１−２からシフトパルスＳＦＴＰ２３２がシフトインされた第３シフト段２３１−３では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３３が抜き取りスイッチ２３２−３に出力される。また、第３シフト段２３１−３から第４シフト段２３１−４にシフトパルスＳＦＴＰ２３３がシフトインされる。
第３シフト段２３１−３に対応した抜き取りスイッチ２３２−３では、シフトパルスＳＦＴＰ２３３に応答してオン状態となり、クロックラインＤＫＸＬ１に出力されたクロックＤＣＫＸが抜き取られ、位相調整回路２３３−３で位相調整された後、サンプルホールドパルスＳＨＰ２３３としてサンプリングスイッチ２３４−３に供給される。
これにより、サンプリングスイッチ２３４−３は、サンプルホールドパルスＳＨＰ２３３に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２３に供給される。
【００８１】
次に、第３シフト段２３１−３からシフトパルスＳＦＴＰ２３３がシフトインされた第４シフト段２３１−４では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３４が抜き取りスイッチ２３２−４に出力される。
第４シフト段２３１−４に対応した抜き取りスイッチ２３２−４では、シフトパルスＳＦＴＰ２３４に応答してオン状態となり、クロックラインＤＫＬ１に出力されたクロックＤＣＫが抜き取られ、位相調整回路２３３−４で位相調整された後、サンプルホールドパルスＳＨＰ２３４としてサンプリングスイッチ２３４−４に供給される。
これにより、サンプリングスイッチ２３４−４は、サンプルホールドパルスＳＨＰ２３４に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２４に供給される。
【００８２】
フィードバック制御回路２６では、通常スキャン動作時のモニタ回路２４のサンプリングスイッチ２４３が導通してモニタラインＭＮＴＬ２１が接地レベルに遷移したタイミングから初期状態からの位相の変化がモニタされる。
フィードバック制御回路２６では、モニタした位相の変化分がパネル入力のクロックＨＣＫ，ＨＣＫＸ等へとフィードバックされて適切なタイミングが設定される。これにより、サンプルホールドパルスＳＨＰがその初期状態に対してドリフトしてしまうことによるゴーストの発生が防止される。
【００８３】
以上のように、通常スキャン動作時には、モニタ回路２４においては、水平スタートパルスＨＳＴ並びに切替信号ＲＧＴおよびその反転信号ＲＧＴＸを受けて、セレクタ部２４１で水平スキャナ２３の第１シフト段２３１−１が抜き取るべきクロックＤＣＫＸと異なるクロックＤＣＫを抜き取られ、位相調整回路２４２で位相調整された後、サンプルホールドパルスＳＨＰ２４１としてサンプリングスイッチ２４３に供給されて、サンプリングスイッチ２４３がオン状態となる。また、水平スキャナ２３において、クロック抜き取りスイッチ群２３２の各スイッチ２３２−１〜２３２−４で、シフトレジスタ２３１の各シフト段２３１−１〜２３１−４からシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４が与えられると、これらシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４に応答して順にオン状態となることにより、互いに逆相のクロックＤＣＫＸ，ＤＣＫを交互に抜き取り、位相調整回路群２３３で位相調整されたクロックＤＣＫＸ，ＤＣＫがサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として与えられる。
そして、サンプリングスイッチ群２３４の各サンプリングスイッチ２３４−１〜２３４−４では、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４が与えられると、これらサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４に応答して順にオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯが順次サンプリングされ、画素部２１の信号ラインＳＧＮＬ２１〜ＳＧＮＬ２４に供給される。
すなわち、水平スキャナ２３の第１シフト段のサンプルホールドパルスＳＨＰ２３１とモニタ回路２４のサンプルホールドパルスＳＨＰ２４１が他のサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３３間の関係と略同一タイミングで生成され、問題なく画像表示が行われる。
【００８４】
次に、逆スキャン動作を図１６（Ａ）〜（Ｋ）のタイミングチャートに関連付けて説明する。
【００８５】
この場合、スキャン方向切替信号ＲＧＴがローレベルに設定されて水平スキャナ２３のシフトレジスタ２３１およびモニタ回路２４のセレクタ２４１３に供給される（たとえばセレクタ２４１３には反転信号ＲＧＴＸも供給される）。
これにより、水平スキャナ２３のシフトレジスタ２３１におけるシフト段間に挿入された切替回路２３１１〜２３１３が右から左に信号を伝搬する経路が形成される。すなわち、第４シフト段２３１−４から第３シフト段２３１−３、第３シフト段２３１−３から第２シフト段２３１−２、第２シフト段２３１−２から第１シフト段２３１−１にシフトパルスＳＦＴＰが順にシフトされる信号伝搬経路が形成される。
【００８６】
この状態において、フィードバック制御回路２６において、図１６（Ａ）に示すような、水平スタートパルスＨＳＴが生成されて、水平スキャナ２３におけるシフトレジスタ２３１の第４シフト段２３１−４、並びにモニタ回路２４のセレクタ２４１３に供給される。
また、フィードバック制御回路２６においては、図１６（Ｂ），（Ｃ）に示すように、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸが生成されて、水平スキャナ２３におけるシフトレジスタ２３１の第１シフト段２３１−１〜第４シフト段２３１−４、並びにクロック生成回路２５に供給される。
クロック生成回路２５においては、図１６（Ｄ），（Ｅ）に示すように、フィードバック制御回路２６で生成された水平クロックＨＣＫ，ＨＣＫＸに対して周期が同じ（Ｔ１＝Ｔ２）でかつデューティ比が小さい互いに逆相のクロックＤＣＫ，ＤＣＫＸが生成され、クロックラインＤＫＬ１，ＤＫＸＬ１を通してモニタ回路２４、および水平スキャナ２３に供給される。
【００８７】
フィードバック制御回路２６においては、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する水平スタートパルスＨＳＴが生成され、垂直スキャナ２２に供給される。
【００８８】
そして、モニタ回路２４においては、水平スタートパルスＨＳＴ並びに切替信号ＲＧＴおよびその反転信号ＲＧＴＸを受けて、切替信号ＲＧＴが第２スキャン動作を指示するハイレベルであるこから、図１６（Ｆ）に示すように、水平スタートパルスＨＳＴがセレクトパルスＳＬＰ２４２としてスイッチ２４１２に出力され、水平スキャナ２３の第４シフト段２３１−４が抜き取るべきクロックＤＣＫと異なるクロックＤＣＫＸが抜き取られ、位相調整回路２４２で位相調整された後、図１６（Ｉ）に示すように、サンプルホールドパルスＳＨＰ２４１としてサンプリングスイッチ２４３に供給される。
これにより、サンプリングスイッチ２４３は、サンプルホールドパルスＳＨＰ２４１に応答してオン状態となり、ＬＣＤパネル外部でプルアップ抵抗Ｒ２１によりプルアップされていたモニタラインＭＮＴＬ２１が接地レベルに引き込まれ、そのレベル変化情報がバッファＢＦ２１を介してフィードバック制御回路２６の入力される。
【００８９】
そして、水平スキャナ２３のシフトレジスタ２３１において、外部のフィードバック制御回路２６により水平スタートパルスＨＳＴが供給された第４シフト段２３１−４では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、図１６（Ｇ）に示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３４が抜き取りスイッチ２３２−４に出力される。また、第４シフト段２３１−４から第３シフト段２３１−３にシフトパルスＳＦＴＰ２３４がシフトインされる。
第４シフト段２３１−４に対応した抜き取りスイッチ２３２−４では、シフトパルスＳＦＴＰ２３４に応答してオン状態となり、図１６（Ｄ），（Ｊ）に示すように、クロックラインＤＫＬ１に出力されたクロックＤＣＫが抜き取られ、位相調整回路２３３−４で位相調整された後、サンプルホールドパルスＳＨＰ２３４としてサンプリングスイッチ２３４−４に供給される。
これにより、サンプリングスイッチ２３４−４は、サンプルホールドパルスＳＨＰ２３４に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２４に供給される。
【００９０】
次に、第４シフト段２３１−４からシフトパルスＳＦＴＰ２３４がシフトインされた第３シフト段２３１−３では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、図１６（Ｈ）に示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３３が抜き取りスイッチ２３２−３に出力される。また、第３シフト段２３１−３から第２シフト段２３１−２にシフトパルスＳＦＴＰ２３３がシフトインされる。
第３シフト段２３１−３に対応した抜き取りスイッチ２３２−３では、シフトパルスＳＦＴＰ２３３に応答してオン状態となり、図１６（Ｅ），（Ｋ）に示すように、クロックラインＤＫＬＸ１に出力されたクロックＤＣＫＸが抜き取られ、位相調整回路２３３−３で位相調整された後、サンプルホールドパルスＳＨＰ２３３としてサンプリングスイッチ２３４−３に供給される。
これにより、サンプリングスイッチ２３４−３は、サンプルホールドパルスＳＨＰ２３３に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２３に供給される。
【００９１】
次に、第３シフト段２３１−３からシフトパルスＳＦＴＰ２３３がシフトインされた第２シフト段２３１−２では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３２が抜き取りスイッチ２３２−２に出力される。また、第２シフト段２３１−２から第１シフト段２３１−１にシフトパルスＳＦＴＰ２３２がシフトインされる。
第２シフト段２３１−２に対応した抜き取りスイッチ２３２−２では、シフトパルスＳＦＴＰ２３２に応答してオン状態となり、クロックラインＤＫＬ１に出力されたクロックＤＣＫが抜き取られ、位相調整回路２３３−２で位相調整された後、サンプルホールドパルスＳＨＰ２３２としてサンプリングスイッチ２３４−２に供給される。
これにより、サンプリングスイッチ２３４−２は、サンプルホールドパルスＳＨＰ２３２に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２２に供給される。
【００９２】
次に、第２シフト段２３１−２からシフトパルスＳＦＴＰ２３２がシフトインされた第１シフト段２３１−１では、逆相の水平クロックＨＣＫ，ＨＣＫＸに同期して、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ２３１が抜き取りスイッチ２３２−１に出力される。
第１シフト段２３１−１に対応した抜き取りスイッチ２３２−１では、シフトパルスＳＦＴＰ２３１に応答してオン状態となり、クロックラインＤＫＸＬ１に出力されたクロックＤＣＫＸが抜き取られ、位相調整回路２３３−１で位相調整された後、サンプルホールドパルスＳＨＰ２３１としてサンプリングスイッチ２３４−１に供給される。
これにより、サンプリングスイッチ２３４−１は、サンプルホールドパルスＳＨＰ２３１に応答してオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯがサンプリングされ、画素部２１の信号ラインＳＧＮＬ２１に供給される。
【００９３】
フィードバック制御回路２６では、通常スキャン動作時のモニタ回路２４のサンプリングスイッチ２４３が導通してモニタラインＭＮＴＬ２１が接地レベルに遷移したタイミングから初期状態からの位相の変化がモニタされる。
フィードバック制御回路２６では、モニタした位相の変化分がパネル入力のクロックＨＣＫ，ＨＣＫＸ等へとフィードバックされて適切なタイミングが設定される。これにより、サンプルホールドパルスＳＨＰがその初期状態に対してドリフトしてしまうことによるゴーストの発生が防止される。
【００９４】
以上のように、逆スキャン動作時には、モニタ回路２４においては、水平スタートパルスＨＳＴ並びに切替信号ＲＧＴおよびその反転信号ＲＧＴＸを受けて、セレクタ部２４１で水平スキャナ２３の第４シフト段２３１−４が抜き取るべきクロックＤＣＫと異なるクロックＤＣＫＸを抜き取られ、位相調整回路２４２で位相調整された後、サンプルホールドパルスＳＨＰ２４１としてサンプリングスイッチ２４３に供給されて、サンプリングスイッチ２４３がオン状態となる。
また、水平スキャナ２３において、クロック抜き取りスイッチ群２３２の各スイッチ２３２−４〜２３２−１で、シフトレジスタ２３１の各シフト段２３４−１〜２３１−１からシフトパルスＳＦＴＰ２３４〜ＳＦＴＰ２３１が与えられると、これらシフトパルスＳＦＴＰ２３４〜ＳＦＴＰ２３１に応答して順にオン状態となることにより、互いに逆相のクロックＤＣＫ，ＤＣＫＸを交互に抜き取り、位相調整回路群２３３で位相調整されたクロックＤＣＫ，ＤＣＫＸがサンプルホールドパルスＳＨＰ２３４〜ＳＨＰ２３１として与えられる。
そして、サンプリングスイッチ群２３４の各サンプリングスイッチ２３４−４〜２３４−１では、サンプルホールドパルスＳＨＰ２３４〜ＳＨＰ２３１が与えられると、これらサンプルホールドパルスＳＨＰ２３４〜ＳＨＰ２３１に応答して順にオン状態となり、ビデオラインＶＤＬ２１を通して入力される映像信号ＶＤＯが順次サンプリングされ、画素部２１の信号ラインＳＧＮＬ２４〜ＳＧＮＬ２１に供給される。
すなわち、水平スキャナ２３の第１シフト段のサンプルホールドパルスＳＨＰ２３１とモニタ回路２４のサンプルホールドパルスＳＨＰ２４１が他のサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３３間の関係と略同一タイミングで生成され、問題なく画像表示が行われる。
すなわち、スキャン動作の左右反転時にクロックの位相が変化しても、出力の位相のそろったパルスを得ることができる。
【００９５】
以上説明したように、本実施形態によれば、水平スキャナ２３の一側部にモニタ回路２４を近接配置し、第１スキャン動作（通常スキャン動作）時には、水平スタートパルスＨＳＴを水平スキャナの初段のシフト段２３１−１およびモニタ回路２４のセレクタ２４１３に供給し、モニタ回路２４においては、水平スタートパルスＨＳＴ並びに切替信号ＲＧＴおよびその反転信号ＲＧＴＸを受けて、セレクタ部２４１で水平スキャナ２３の第１シフト段２３１−１が抜き取るべきクロックＤＣＫＸと異なるクロックＤＣＫを抜き取り、サンプルホールドパルスＳＨＰ２４１として出力し、サンプリングスイッチ２４４でサンプルホールドパルスに応答してプルアップされているモニタラインＭＮＴＬ２１の電位を接地電位に設定し、第２スキャン動作（逆スキャン動作時）には、モニタ回路２４においては、水平スタートパルスＨＳＴ並びに切替信号ＲＧＴおよびその反転信号ＲＧＴＸを受けて、セレクタ部２４１で水平スキャナ２３の第４シフト段２３１−４が抜き取るべきクロックＤＣＫと異なるクロックＤＣＫＸを抜き取り、サンプルホールドパルスＳＨＰ２４１として出力し、サンプリングスイッチ２４４でサンプルホールドパルスに応答してプルアップされているモニタラインＭＮＴＬ２１の電位を接地電位に設定するすることから、以下の効果を得ることができる。
すなわち、スキャン方向反転においてクロックの位相が反転する水平スキャナ（シフト段の個数が偶数）においても、出力電位変化の位相が変化することがなく、いずれのスキャン方向で動作しても高い精度でモニタすることができ、画が半分ずれてしまうようなことがなく、精度の高い画像表示を実現できる。
【００９６】
また、モニタ回路を水平スキャナ２３の両側部に設ける構成も可能であるが、この場合、両モニタ回路の出力がＡｌなどの配線にて接続する。両モニタ回路の出力においてＡｌの配線分の抵抗差を生じさせないためには、このＡｌ配線の線幅を１００μｍ程にする必要があり、レイアウト面積を大幅にとってしまい、今後の狭額縁化の上でも問題が生じる。
これに対して、本実施形態では、一つのモニタ回路を設けるのみでスキャン方向反転においてクロックの位相が反転する水平スキャナのスキャン動作を高精度にモニタできるこから、Ａｌ配線で接続する必要がなくレイアウトスペースを削減できてレイアウト上も有利であり、今後の狭額縁化にも十分対応することが可能である。
また、モニタ回路２４においてクロック抜き取り後の回路構成を他の水平スキャナと同一にすることで、遅延量も同一な出力パルスを得ることができる。
【００９７】
また、水平スキャナ２３では、シフトレジスタ２３１から順次出力されるシフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４をサンプルホールドパルスとして用いるのではなく、シフトパルスＳＦＴＰ２３１〜ＳＦＴＰ２３４に同期して、互いに逆相のクロックＤＣＫＸ，ＤＣＫを交互に抜き取り、これらクロックＤＣＫＸ，ＤＣＫを位相調整回路を介してサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として用いるようにしている。これにより、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４のばらつきを抑えることができる。その結果、サンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４のばらつきに起因するゴーストを除去できる。
【００９８】
しかも、水平スキャナ２３においては、シフトレジスタ２３１のシフト動作の基準となる水平クロックＨＣＫＸ，ＨＣＫを抜き取ってサンプルホールドパルスとして用いるのではなく、水平クロックＨＣＫＸ，ＨＣＫに対して同じ周期でかつデューティ比の小さいクロックＤＣＫＸ，ＤＣＫを別途生成し、これらクロックＤＣＫＸ，ＤＣＫを抜き取ってサンプルホールドパルスＳＨＰ２３１〜ＳＨＰ２３４として用いるようにしているので、水平駆動の際に、サンプリングパルス相互間での完全ノンオーバーラップサンプリングを実現できることから、オーバーラップサンプリングに起因する縦スジの発生を抑えることができる。
【００９９】
なお、本実施形態では、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、これをラッチした後アナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するディジタルインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
また、本実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
【０１００】
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、たとえば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
【０１０１】
第２実施形態
本第２の実施形態では、図１１の点順次駆動方式のアクティブマトリクス型液晶表示装置を表示パネル（ＬＣＤ）として適用可能な投写型液晶表示装置（液晶プロジェクタ）の構成例について説明する。
【０１０２】
以上の実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、投写型液晶表示装置（液晶プロジェクタ）の表示パネル、即ちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。
【０１０３】
図１７は、本発明に係る点順次駆動方式のアクティブマトリクス型液晶表示装置を表示パネル（ＬＣＤ）として適用可能な投写型液晶表示装置のシステム構成を示すブロック図である。
【０１０４】
本例に係る投写型液晶表示装置４０は、映像信号源（ＶＳＲＣ）４１、システムボード（ＳＹＳＢＲＤ）４２およびＬＣＤパネル（ＰＮＬ）４３を有する。
このシステム構成において、システムボード４２では、映像信号源４１から出力される映像信号に対して先述したサンプルホールドポジションの調整などの信号処理が行われる。システムボード４２には、図１１のタイミングジェネレータを含むフィードバック制御回路２６も搭載される。
そして、ＬＣＤパネル４３として、先述した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置が用いられる。また、カラーの場合には、ＬＣＤパネル４３がＲ（赤），Ｇ（緑），Ｂ（青）にそれぞれ対応して設けられる。
【０１０５】
図１８は、投写型カラー液晶表示装置の光学系の構成の一例を示す概略構成図である。
図１８の投写型カラー液晶表示装置の光学系４００において、光源４０１から発せられる白色光は、第１のビームスプリッタ４０２で特定の色成分、たとえば一番波長の短いＢ（青）の光成分のみが透過し、残りの色の光成分は反射される。第１のビームスプリッタ４０２を透過したＢの光成分は、ミラー４０３で光路が変更され、レンズ４０４を通してＢのＬＣＤパネル４０５Ｂに照射される。
第１のビームスプリッタ４０２で反射された光成分については、第２のビームスプリッタ４０６でたとえばＧ（緑）の光成分が反射され、Ｒ（赤）の光成分が透過する。第２のビームスプリッタ４０６で反射されたＧの光成分は、レンズ４０７を通してＧのＬＣＤパネル４０５Ｇに照射される。
第２のビームスプリッタ４０６を透過したＲの光成分は、ミラー４０８，４０９で光路が変更され、レンズ４１０を通してＲのＬＣＤパネル４０５Ｒに照射される。
ＬＣＤパネル４０５Ｒ，４０５Ｇ，４０５Ｂは各々、複数の画素がマトリクス状に配置されてなる第１の基板と、この第１の基板に対して所定の間隔をもって対向配置された第２の基板と、これら基板間に保持された液晶層と、各色に対応したフィルタ層とを有する。
これらＬＣＤパネル４０５Ｒ，４０５Ｇ，４０５Ｂを経たＲ，Ｇ，Ｂの各光は、クロスプリズム４１１で光合成される。そして、このクロスプリズム４１１から出射される合成光は、投射プリズム４１２によってスクリーン４１３に投射される。
【０１０６】
上記構成の投写型液晶表示装置において、ＬＣＤパネル４０５Ｒ，４０５Ｇ，４０５Ｂとして、先述した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置を用い、たとえばＬＣＤパネル４０５Ｒ，４０５Ｂが第１スキャン動作（通常スキャン動作）を、ＬＣＤパネル４０５Ｇが第２スキャン動作（逆スキャン動作）を行うようにスキャン方向切替信号ＲＧＴがハイレベルでＬＣＤパネル４０５Ｒ，４０５Ｂに供給され、ローレベルでＬＣＤパネル４０５Ｇに供給される。
これにより、スキャン動作の左右反転時にクロックの位相が変化しても、いずれのＬＣＤパネル４０５Ｒ，４０５Ｇ，４０５Ｂのモニタ回路２４から出力の位相のそろったパルスを得ることができる。
すなわち、スキャン方向反転においてクロックの位相が反転する水平スキャナにおいても、出力電位変化の位相が変化することがなく、いずれのスキャン方向で動作しても高い精度でモニタすることができ、画が半分ずれてしまうようなことがなく、精度の高い画像表示を実現できる。
また、本実施形態に係る液晶表示装置では水平駆動系において完全ノンオーバーラップサンプリングを実現していることから、オーバーラップサンプリングに起因する縦スジの発生を抑えることができるとともに、ゴーストマージンを上げることができるため、より高画質の画像表示を実現できる。
【０１０７】
なお、投写型液晶表示装置にはリアタイプとフロントタイプとがあり、一般的に、リアタイプの投写型液晶表示装置は動画用のプロジェクションＴＶとして、フロントタイプの投写型液晶表示装置はデータプロジェクタとして用いられているが、先述した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置はいずれのタイプにも適用可能である。また、ここでは、カラーの投写型液晶表示装置に適用した場合を例に採って説明したが、モノクロの投写型液晶表示装置にも同様に適用可能である。
【０１０８】
【発明の効果】
以上説明したように、本発明によれば、スキャン方向反転においてクロックの位相が反転する水平スキャナにおいても、出力電位変化の位相が変化することがなく、いずれのスキャン方向で動作しても高い精度でモニタすることができる。したがって、画が半分ずれてしまうようなことがなく、精度の高い画像表示を実現できる利点がある。
【０１０９】
また、一つのモニタ回路を設けるのみでスキャン方向反転においてクロックの位相が反転する水平スキャナのスキャン動作を高精度にモニタできるこから、レイアウトスペースを削減でき、今後の狭額縁化にも十分対応することが可能であるという利点がある。
【図面の簡単な説明】
【図１】一般的な点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である。
【図２】アクティブマトリクス型液晶表示装置の表示パネルの構成例を示すブロック図である。
【図３】水平クロックＨＣＫ，ＨＣＫＸとクロックＤＣＫ，ＤＣＫＸとのタイミング関係を示すタイミングチャートである。
【図４】図１の水平スキャナを中心とした動作を説明するための図である。
【図５】図１の水平スキャナを中心とした動作を説明するための波形図である。
【図６】図１の水平スキャナの課題を説明するための図である。
【図７】モニタ回路を設けた従来の液晶表示装置の構成例を示すブロック図である。
【図８】図７のモニタ回路と周辺の水平スキャナの一部の具体的な構成例を示す回路図である。
【図９】図８の回路の通常方向（図８中の左から右方向）にスキャンする場合の動作を説明するためのタイミングチャートである。
【図１０】図８の回路の逆方向（図８中の右から左方向）にスキャンする場合の動作、および課題を説明するためのタイミングチャートである。
【図１１】本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。
【図１２】図１１のアクティブマトリクス型液晶表示装置の表示パネルの構成例を示すブロック図である。
【図１３】シフトレジスタのシフト段間に挿入される切替回路の構成例を示す回路図である。
【図１４】本実施形態に係るモニタ回路のセレクタ部の具体的な構成例を示す回路図である。
【図１５】図１１の回路の通常スキャン動作を説明するためのタイミングチャートである。
【図１６】図１１の回路の逆スキャン動作を説明するためのタイミングチャートである。
【図１７】本発明に係る点順次駆動方式のアクティブマトリクス型液晶表示装置を表示パネル（ＬＣＤ）として適用可能な投写型液晶表示装置のシステム構成を示すブロック図である。
【図１８】本発明に係る点順次駆動方式のアクティブマトリクス型液晶表示装置を表示パネル（ＬＣＤ）として適用可能な投写型カラー液晶表示装置の光学系の構成の一例を示す概略構成図である。
【符号の説明】
２０…液晶表示装置、２１…有効画素部（ＰＸＬＰ）、２２…垂直スキャナ（ＶＳＣＮ）、２３…水平スキャナ（ＨＳＣＮ）、２４…モニタ回路（ＭＮＴ）、２５…クロック生成回路（ＧＥＮ）、２６…フィードバック制御回路（ＦＤＢＣＩＣ）、２７…プリチャージ回路（ＰＲＣＧ）、３０…表示パネル、４０…投写型液晶表示装置、４１…映像信号源（ＶＳＲＣ）、４２…システムボード（ＳＹＳＢＲＤ）、４３…ＬＣＤパネル（ＰＮＬ）４３、４００…光学系、４０１…光源、４０２…第１のビームスプリッタ、４０３，４０８，４０９…ミラー、４０４，４０７，４１０…レンズ、４０５Ｒ，４０５Ｇ，４０５Ｂ…ＬＣＤパネル、４０６…第２のビームスプリッタ、４１１…クロスプリズム、４１２…投射プリズム、４１３…スクリーン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device and a driving method thereof, and more particularly to a dot sequential drive type active matrix display device and a projection type display device employing a so-called clock drive method for a horizontal drive circuit (horizontal scanner).
[0002]
[Prior art]
In a display device, for example, an active matrix type liquid crystal display device using a liquid crystal cell as a pixel display element (electro-optical element), a dot sequential driving method is adopted for a horizontal driving circuit (horizontal scanner unit).
[0003]
FIG. 1 is a circuit diagram showing a configuration of an active matrix liquid crystal display device adopting a general dot sequential driving method (see, for example, Patent Document 1).
[0004]
As shown in FIG. 1, the liquid crystal display device (LCD panel) 10 includes an effective pixel unit (PXLP) 11, a vertical scanner (VSCN) 12, a horizontal scanner (HSCN) 13, and a first clock generation circuit (GEN1: timing). Generator) 14 and a second clock generation circuit (GEN2) 15 as main components.
As shown in FIG. 2, the vertical scanner may be arranged not only on one side of the pixel unit 11 but also on both sides, and a signal line precharge circuit (PRCG) 16 is provided. .
[0005]
The pixel unit 11 includes a plurality of pixels PXL arranged in a matrix of n rows and m columns. Here, in order to simplify the drawing, a case of a pixel array of 4 rows and 4 columns is shown as an example.
Each of the pixels PXL arranged in a matrix form a thin film transistor (TFT) 11 that is a pixel transistor, a liquid crystal cell LC in which the pixel electrode is connected to the drain electrode of the TFT 11, and one side to the drain electrode of the TFT 11. And a storage capacitor Cs to which the electrodes are connected.
For each of these pixels PXL, signal lines SGNL1 to SGNL4 are wired along the pixel arrangement direction for each column, and gate lines GTL1 to GTL4 are wired along the pixel arrangement direction for each row.
In each pixel PXL, the source electrode (or drain electrode) of the TFT 11 is connected to the corresponding signal line SGNL1 to SGNL4. The gate electrode of the TFT 11 is connected to each of the gate lines GTL1 to GTL4. The counter electrode of the liquid crystal cell LC and the other electrode of the storage capacitor Cs are connected to the Cs line CsL1 in common between the pixels. A predetermined DC voltage is applied as a common voltage Vcom to the Cs line Cs L1.
In the pixel unit 11, one end of each of the gate lines GTL <b> 1 to GTL <b> 4 is connected to an output end of each row of the vertical scanner 12 disposed on the left side of the pixel unit 11 in the drawing, for example.
[0006]
The vertical scanner 12 performs a process of sequentially selecting each pixel PXL connected to the gate lines GTL1 to GTL4 in units of rows by scanning in the vertical direction (row direction) every field period.
That is, when the scanning pulse SP1 is applied from the vertical scanner 12 to the gate line GTL1, the pixels in each column of the first row are selected, and when the scanning pulse SP2 is applied to the gate line GTL2, the second row. A pixel in each column is selected. Similarly, scan pulses SP3 and SP4 are sequentially applied to the gate lines GTL3 and GTL4.
[0007]
For example, a horizontal scanner 13 is disposed above the pixel unit 11 in the drawing. The horizontal scanner 13 sequentially samples the input video signal VDO every 1H (H is a horizontal scanning period), and performs processing of writing to each pixel PXL selected in units of rows by the vertical scanner 12.
As shown in FIG. 1, the horizontal scanner 13 employs a clock drive system, and includes a shift register 131, a clock extraction switch group 132, a phase adjustment circuit (PAC) group 133, and a sampling switch group 134. Have.
[0008]
The shift register 131 includes four shift stages (S / R stages) 131-1 to 131-4 corresponding to the pixel columns (four columns in this example) of the pixel unit 11, and includes a first clock generation circuit. When the horizontal start pulse HST is given by 14, the shift operation is performed in synchronization with the horizontal clocks HCK and HCKX having opposite phases. Thus, shift pulses SFTP1 to SFTP4 having the same pulse width as the cycles of the horizontal clocks HCK and HCKX are sequentially output from the shift stages 131-1 to 131-4 of the shift register 131.
[0009]
The clock extraction switch group 132 includes four switches 132-1 to 132-4 corresponding to the pixel columns of the pixel unit 11, and one end of each of the switches 132-1 to 132-4 is a first clock generator. The circuit 15 is alternately connected to clock lines DKL1 and DKXL1 for transmitting clocks DCKX and DCK.
That is, one end of each of the switches 132-1 and 132-3 is connected to the clock line DKXL1, and one end of each of the switches 132-2 and 132-4 is connected to the clock line DKL1.
Shift pulses SFTP1 to SFTP4 sequentially output from the shift stages 131-1 to 131-4 of the shift register 131 are applied to the switches 132-1 to 132-4 of the clock extraction switch group 132, respectively. When the shift pulses SFTP1 to SFTP4 are given from the shift stages 131-1 to 131-4 of the shift register 131, the switches 132-1 to 132-4 of the clock extraction switch group 132 respond to the shift pulses SFTP1 to SFTP4. The second clocks DCKX and DCK having opposite phases are alternately extracted by sequentially turning on.
[0010]
The phase adjustment circuit group 133 includes four phase adjustment circuits 133-1 to 133-4 corresponding to the pixel columns of the pixel unit 11, and each of the phase adjustment circuits 133-1 to 133-4 has a clock extraction switch group 132. After the phases of the second clocks DCKX and DCK extracted by the respective switches 132-1 to 132-4 are adjusted, they are supplied to the sampling switches of the corresponding sampling switch group 134.
[0011]
The sampling switch group 134 includes four sampling switches 134-1 to 134-4 corresponding to the pixel columns of the pixel unit 11, and one end of each of the sampling switches 134-1 to 134-4 receives the video signal VDO. It is connected to the input video line VDL1. The sampling switches 134-1 to 134-4 receive the clocks DCKX and DCK extracted by the switches 132-1 to 132-4 of the clock extraction switch group 132 and phase-adjusted by the phase adjustment circuit group 133 as sample hold pulses. Given as SHP1 to SHP4.
When the sample hold pulses SHP1 to SHP4 are given, the sampling switches 134-1 to 134-4 of the sampling switch group 134 are sequentially turned on in response to the sample hold pulses SHP1 to SHP4, whereby the video line VDL1. The video signal VDO input through the signal is sequentially sampled and supplied to the signal lines SGNL1 to SGNL4 of the pixel unit 11.
[0012]
The first clock generation circuit 18 also includes a vertical start pulse VST for instructing the start of vertical scanning, vertical clocks VCK and VCKX having opposite phases as a reference for vertical scanning, and a vertical start pulse VST for instructing the start of horizontal scanning. , Generating horizontal clocks HCK and HCKX having opposite phases as horizontal scanning references, supplying a vertical start pulse VST and vertical clocks VCK and VCKX to the vertical scanner 12, and supplying the horizontal clocks HCK and HCKX to the horizontal scanner 13 and 2 is supplied to the second clock generation circuit 15.
[0013]
The second clock generation circuit 15 has the same period (T1 = T2) as the horizontal clocks (first clocks) HCK and HCKX generated by the first clock generation circuit 14 and has a small duty ratio and are opposite to each other. Phase second clocks DCK and DCKX are generated and supplied to the horizontal scanner 13. Here, the duty ratio is a ratio between the pulse width t and the pulse repetition period T in the pulse waveform.
For example, as shown in FIGS. 3A to 3D, the duty ratio (t1 / T1) of the horizontal clocks HCK and HCKX is 50%, and the duty ratio of the clocks DCK and DCKX (t2 / T2) is higher than this. Is smaller, that is, the pulse width t2 of the clocks DCK and DCKX is set narrower than the pulse width t1 of the horizontal clocks HCK and HCKX.
[0014]
In the horizontal scanner 13 described above, the shift pulses SFTP1 to SFTP4 sequentially output from the shift register 131 are not used as sample hold pulses, but clocks DCKX and DCK having opposite phases are alternately synchronized with the shift pulses SFTP1 to SFTP4. These clocks DCKX and DCK are used as sample hold pulses SHP1 to SHP via a phase adjustment circuit. Thereby, the dispersion | variation in the sample hold pulses SHP1-SHP can be suppressed. As a result, it is possible to remove ghosts caused by variations in the sample hold pulses SHP1 to SHP.
[0015]
In addition, the horizontal scanner 13 does not extract the horizontal clocks HCKX and HCK, which are the reference for the shift operation of the shift register 131, and use them as sample hold pulses, but has the same cycle and duty ratio as the horizontal clocks HCKX and HCK. Since small clocks DCKX and DCK are separately generated, and these clocks DCKX and DCK are extracted and used as sample hold pulses SHP1 to SHP, complete non-overlapping sampling between sampling pulses is performed during horizontal driving. Since this can be realized, it is possible to suppress the occurrence of vertical stripes due to overlap sampling.
[0016]
Here, for example, as shown in FIG. 4, the operation when the video signal VDO is written to the corresponding pixel at the Nth and N + 1th stages adjacent to each other will be described with reference to FIGS. To do.
In this case, for example, the video signal VDO, the drive signal DRVP-N of the N-th stage signal line SGNL-N, and the drive pulse DRVP-N + 1 of the (N + 1) -th stage signal line SGNL-N + 1 are shown in FIGS. In the case of the timing relationship shown in FIG. 5C, ideally, a white signal is written in the Nth stage and a black signal is written in the N + 1th stage, and there is no ghost as shown in FIG. An image is obtained.
[0017]
However, in LCDs using TFTs, transistor characteristics generally change due to panel aging. Due to this characteristic change, a pulse delay occurs in each transistor, and eventually the sample hold pulse SHP drifts with respect to its initial state.
Due to this drift, the optimum sample hold position with respect to the ghost shifts, and if the sample hold position set value at the time of initial shipment is maintained, the video signal at the adjacent stage is sampled and held, and a ghost is generated.
Specifically, as shown in FIGS. 6A to 6C, the drive signal DRVP-N of the Nth signal line SGNL-N and the drive pulse DRVP− of the N + 1th signal line SGNL-N + 1. N + 1 is delayed as indicated by the solid line after aging from the initial state indicated by the broken line. As a result, as shown in FIG. 6D, a black signal is written in the Nth stage, and a ghost GST occurs.
[0018]
In order to prevent the occurrence of ghost due to drift, a monitor circuit (dummy scanner) is arranged, the output of the sampling switch is output to the outside of the panel, and the change in phase from the initial state of the output is monitored by an external IC However, a countermeasure for feeding back the phase change to the panel input clock has become common (see, for example, Patent Document 2 or Patent Document 3).
[0019]
FIG. 7 is a block diagram showing a configuration example of a conventional liquid crystal display device provided with a monitor circuit 17. FIG. 8 is a circuit diagram showing a specific configuration example of a part of the monitor circuit 17 and the peripheral horizontal scanner 13 of FIG.
[0020]
The monitor circuit 17 in FIG. 8 is arranged adjacent to the first stage of the horizontal scanner 13, that is, the stage where the horizontal start pulse HST is first input and the shift operation is started.
The monitor circuit 17 is ideally configured in the same manner as the configuration of each stage of the horizontal scanner 13 in order to align the delay amount of the output pulse of each stage of the horizontal scanner 13.
The monitor circuit 17 in FIG. 8 receives a horizontal start pulse HST, outputs a shift pulse SFTP17, a shift stage (S / R stage) 171, and a switch 172 that extracts the second clock DCKX by the shift pulse SFTP17 generated by the shift stage 171. A phase adjustment circuit 173 that generates a sample hold pulse SHP17 composed of two signals that take a complementary level by adjusting the phase of the clock DCLX extracted by the switch 171, and a first sample hold pulse SHP17 by the phase adjustment circuit 173. A sampling switch 174 whose conduction is controlled between the terminal and the second terminal is provided.
[0021]
The sampling switch 174 of the monitor circuit 17 has a first terminal grounded and the other end connected to one end of the monitor line MNTL1. The other end of the monitor line MNTL1 is connected to a feedback IC 18 outside the LCD panel.
The monitor line MNTL1 is pulled up outside the panel, and the external feedback IC 18 monitors the phase change from the initial state from the timing when the sampling switch 173 is turned on and the monitor line MNTL1 transitions to the ground level. The amount of phase change is fed back to the panel input clock.
In the example of FIG. 8, the horizontal clocks HCKX, HCK and the like are configured to be generated by an external feedback IC 18.
[0022]
[Patent Document 1]
Japanese Patent Application No. 2001-109460
[Patent Document 2]
Japanese Patent Laid-Open No. 11-119746
[Patent Document 3]
JP 2000-298459 A
[0023]
[Problems to be solved by the invention]
By the way, the active matrix type liquid crystal display device adopting the above-described dot sequential driving method is used as a display panel of a projection type liquid crystal display device (liquid crystal projector), that is, an LCD panel. In the case of color, three LCD panels are arranged corresponding to each of the three primary colors R (red), G (green), and B (blue).
In this case, due to the relationship between the optical system and the optical path, it is necessary to reverse one LCD panel with the other LCD panel and perform reverse scanning in the horizontal scanner.
For this reason, the LCD panel is configured to have a function of scanning from the right side in the drawing, that is, a reverse scanning function in addition to the function of scanning from the left side in the drawing of FIG.
[0024]
However, in a circuit in which one conventional monitor circuit (dummy scanner) is arranged, in a horizontal scanner in which the phase of the clock is inverted by left-right inversion, the number of shift registers provided in the horizontal scanner 13 is generally an even number. Therefore, there are the following disadvantages.
[0025]
As shown in FIGS. 9A to 9K, when scanning from left to right, for example, as shown in FIG. 9B, pulses (1), (2), (3) of the horizontal clock HCK. The first sample hold pulse SHP1 of the horizontal scanner 13 and the sample of the monitor circuit 17 at the second timing {circle over (2)} of the horizontal clock HCK and at the timing of the second clock DCKX. The hold pulse SHP17 is generated at substantially the same timing, and image display is performed without any problem.
[0026]
On the other hand, as shown in FIGS. 10A to 10K, when scanning from right to left, for example, as shown in FIG. 10B, pulses (1) and (2) of the horizontal clock HCK. When the symbols ▼ and (3) are attached, the sample hold pulse SHP17 of the monitor circuit 17 is generated at the first timing (1) of the horizontal clock HCK and at the timing of the second clock DCKX. SHP1 is generated at timing (2) and at the timing of the first clock DCK.
That is, in this case, the phase of the sample hold pulse SHP17 for feedback is changed by one pulse due to left-right inversion, and accurate feedback cannot be performed. In such a case, the image is shifted by half, and a highly accurate image table cannot be performed.
[0027]
The object of the present invention is that even in a horizontal scanner that can invert the scan direction and in which the phase of the clock is inverted in the scan direction inversion, the phase of the output potential change does not change, and the accuracy does not change even if operated in any scan direction An object of the present invention is to provide a display device and a projection display device that can realize high image display.
[0028]
[Means for Solving the Problems]
In order to achieve the above object, a display device according to a first aspect of the present invention includes a pixel portion in which a plurality of pixels are arranged in a matrix and signal lines are wired for each pixel column, and is held at a first potential. Generating a monitor signal and an inverted clock signal that are at least opposite to each other as a reference for horizontal scanning, and monitoring a potential change of the monitor line, and at least based on a change in timing of the potential change The horizontal scanner includes a control circuit that corrects the generation timing of the clock signal and the inverted clock signal, a horizontal scanner, and a monitor circuit. The horizontal scanner has a plurality of shift stages connected in cascade, and from the first stage according to a switching signal. The first scan operation that sequentially shifts to the last stage and the second scan operation that sequentially shifts from the last stage to the first stage can be switched. In response to the shift pulse output from the shift stage corresponding to the shift register and the shift register that sequentially outputs the shift pulse from each shift stage in synchronization with the clock signal and the inverted clock signal during the second scan operation. The first switch group that sequentially extracts the clock signal and the inverted clock signal and outputs them as a sample hold pulse, and sequentially samples the video signal in response to the sample hold pulse by each switch of the first switch group. And a second switch group for supplying to each corresponding signal line of the pixel portion, and the monitor circuit receives the switching signal and the switching signal instructs the first scan operation. In this case, of the clock signal and the inverted clock signal, the horizontal scanner When the second scanning operation is instructed by extracting a signal different from the signal extracted by the first shift stage of the first register, the last shift stage of the shift register in the horizontal scanner is extracted from the clock signal and the inverted clock signal. A selector unit that extracts a signal different from the signal and outputs it as a sample hold pulse; and a third switch that sets the potential of the monitor line to a second potential in response to the sample hold pulse by the selector unit.
[0029]
A projection display device according to a second aspect of the present invention generates a monitor line held at a first potential, a clock signal and an inverted clock signal that are at least opposite to each other as a reference for horizontal scanning, and A control circuit that monitors the potential change of the monitor line and corrects at least the generation timing of the clock signal and the inverted clock signal based on the change in timing of the potential change, and a plurality of pixels are arranged in a matrix, and each pixel column A display panel including a pixel portion to which a signal line is wired, a horizontal scanner, and a monitor circuit, irradiation means for irradiating light on the display panel, and projection for projecting light that has passed through the display panel on a screen The horizontal scanner of the display panel has a plurality of shift stages connected in cascade, and is shifted in order from the first stage to the last stage according to a switching signal. The first scan operation can be switched to the second scan operation that sequentially shifts from the last stage to the first stage, and each shift stage is synchronized with the clock signal and the inverted clock signal during the first scan operation or the second scan operation. And a shift register that sequentially outputs shift pulses and a clock signal and an inverted clock signal that are alternately extracted in response to the shift pulse output from the corresponding shift stage of the shift register and output as a sample hold pulse. A first switch group, and a second switch group that sequentially samples a video signal in response to a sample hold pulse by each switch of the first switch group and supplies the video signal to each corresponding signal line of the pixel unit, The monitor circuit of the display panel receives the switching signal and performs the switching When the signal indicates the first scan operation, a signal different from the signal extracted by the first shift stage of the shift register in the horizontal scanner is extracted from the clock signal and the inverted clock signal, and the second scan operation is performed. A selector unit that extracts a signal different from the signal extracted by the last shift stage of the shift register in the horizontal scanner from the clock signal and the inverted clock signal, and outputs the signal as a sample hold pulse; And a third switch for setting the potential of the monitor line to a second potential in response to a sample hold pulse by the selector unit.
[0030]
Preferably, the selector unit receives the select pulse and extracts the clock signal, and outputs the sample switch as a sample hold pulse to the third switch, and receives the select pulse and extracts the inverted clock signal. In response to the fifth switch output to the third switch as the sample hold pulse and the switching signal, and the switching signal indicates the first scan operation, the select pulse is transmitted to the third switch. And a selector for outputting the select pulse to the fifth switch when the second scan operation is instructed.
[0031]
  Preferably, the first scan operation and the second scan operation are started in response to a horizontal start pulse, and the horizontal start pulse is sent to the first stage shift stage of the shift register and the monitor circuit during the first scan operation. Is supplied to the last shift stage of the shift register and the monitor circuit during the second scan operation, and the selector of the monitor circuit uses the horizontal start pulse as the select pulse in response to the switching signal. Switch or fifth switchInSupply.
[0032]
  Preferably, the selector transfers the horizontal start pulse as the select pulse to the fourth switch, and transfers the horizontal start pulse as the select pulse to the fifth switch. A first select switch that connects the first transfer line to the horizontal start pulse supply line when the switching signal indicates the first scan operation; A second select switch for connecting the second transfer line to the horizontal start pulse supply line; and a horizontal start pulse supply line when the switching signal indicates the second scan operation. The first transfer line or the second transfer line in the disconnected state is connected to the first transfer line or the second transfer line. Above-in is connected fourth switch or the fifth nonconductive switchInPotential setting means for holding the potential to be held.
[0033]
The number of shift stages in the shift register of the horizontal scanner is an even number.
[0034]
  Preferably, based on the clock signal and the inverted clock signal generated by the control circuit, the second clock signal and the second inverted signal having the same period and a small duty ratio with respect to the clock signal and the inverted clock signal. Clock generation means for generating a clock signal and supplying the clock signal to the horizontal scanner and the monitor circuit. Each switch of the first switch group of the horizontal scanner, and the fourth switch or the fifth switch of the monitor circuit, 2 clock signals by the clock generating meansOrThe second inverted clock signal is extracted.
[0035]
The display element of the pixel is a liquid crystal cell.
[0036]
According to the present invention, for example, in a control circuit, generation of a clock signal and an inverted clock signal that are opposite in phase to each other as a reference for horizontal scanning is generated and supplied to a horizontal scanner and a monitor circuit.
Further, for example, the first scan operation or the second scan operation for scanning in the direction opposite to the first scan operation is designated by the switching signal.
When the first scan operation is designated, for example, a horizontal start pulse is supplied to the first stage shift stage in the monitor circuit and the shift register of the horizontal scanner.
A switching signal is input to the monitor circuit. At this time, since the switching signal instructs the first scan operation, the supplied horizontal start pulse is output to the fourth switch as a select pulse in the selector unit. In the fourth switch, a signal different from the clock signal or the inverted clock signal to be extracted by the first shift stage of the horizontal scanner is extracted and output to the third switch as a sample hold pulse.
In the third switch, the potential of the monitor line is set from the first potential to the second potential (for example, ground potential) in response to the sample hold pulse by the fourth switch of the selector unit.
In the horizontal scanner, a shift pulse is sequentially output from each shift stage to each corresponding switch of the first switch group in synchronization with the clock signal and the inverted clock signal.
In the first switch group, the clock signal and the inverted clock signal are alternately extracted sequentially in response to the shift pulse output from the corresponding shift stage. Then, the extracted signal is output as a sample hold pulse to each corresponding switch of the second switch group.
In the second switch group, the input video signals are sequentially sampled in response to sample and hold pulses by the respective switches of the first switch group, and are supplied to the corresponding signal lines of the pixel portion.
In the control circuit, the potential change of the monitor line is monitored. Specifically, the control circuit monitors a change in phase from the initial state of the output of the monitor circuit, and corrects the generation timing of the clock signal and the inverted clock signal so as to cancel out the change in the phase.
Thereby, the drift of the sample hold pulse due to the change in the characteristics of the transistor due to panel aging or the like is corrected.
[0037]
When the second scan operation is designated, for example, a horizontal start pulse is supplied to the final shift stage in the monitor circuit and the shift register of the horizontal scanner.
A switching signal is input to the monitor circuit. At this time, since the switching signal instructs the second scan operation, the supplied horizontal start pulse is output to the fifth switch as a select pulse in the selector unit. In the fifth switch, a signal different from the clock signal or the inverted clock signal to be extracted by the final shift stage of the horizontal scanner is extracted and output to the third switch as a sample hold pulse.
In the third switch, the potential of the monitor line is set from the first potential to the second potential (for example, ground potential) in response to the sample hold pulse by the fifth switch of the selector unit.
In the horizontal scanner, a shift pulse is sequentially output from each shift stage to each corresponding switch of the first switch group in synchronization with the clock signal and the inverted clock signal.
In the first switch group, the clock signal and the inverted clock signal are alternately extracted sequentially in response to the shift pulse output from the corresponding shift stage. Then, the extracted signal is output as a sample hold pulse to each corresponding switch of the second switch group.
In the second switch group, the input video signals are sequentially sampled in response to sample and hold pulses by the respective switches of the first switch group, and are supplied to the corresponding signal lines of the pixel portion.
In the control circuit, the potential change of the monitor line is monitored. Specifically, the control circuit monitors a change in phase from the initial state of the output of the monitor circuit, and corrects the generation timing of the clock signal and the inverted clock signal so as to cancel out the change in the phase.
Thereby, the drift of the sample hold pulse due to the change in the characteristics of the transistor due to panel aging or the like is corrected.
As described above, even in a horizontal scanner in which the clock phase is inverted in the scan direction inversion, the phase of the output potential change does not change, and a high-precision image display is realized regardless of the scan direction.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0039]
FIG. 11 is a circuit diagram showing a configuration example of a dot sequential drive type active matrix liquid crystal display device according to an embodiment of the present invention using, for example, a liquid crystal cell as a pixel display element (electro-optical element).
[0040]
As shown in FIG. 11, the liquid crystal display device 20 includes an effective pixel portion (PXLP) 21, a vertical scanner (VSCN) 22, a horizontal scanner (HSCN) 23, a monitor circuit (MNT) 24, and a clock generation circuit (GEN) 25. , And a feedback control circuit (FDBCIC) 26 including a timing generator as a main component.
As shown in FIG. 12, the vertical scanner may be arranged not only on one side (left side in the figure) of the pixel unit 21 but also on both sides (left side and right side in the figure). In addition, a signal line precharge circuit (PRCG) 28 is provided. The effective pixel portion (PXLP) 21, vertical scanner (VSCN) 22 (22-1 and 22-2), horizontal scanner (HSCN) 23, monitor circuit 24, clock generation circuit (GEN) 25 (and precharge circuit 26). ) Is mounted on the display panel (LCD panel) 30.
[0041]
In the pixel unit 21, a plurality of pixels PXL are arranged in a matrix of n rows and m columns. Here, in order to simplify the drawing, a case of a pixel array of 4 rows and 4 columns is shown as an example.
Each of the pixels PXL arranged in a matrix form a thin film transistor (TFT) 21 that is a pixel transistor, a liquid crystal cell LC 21 having a pixel electrode connected to the drain electrode of the TFT 21, and a drain electrode of the TFT 21. And a storage capacitor Cs 21 to which the electrodes are connected.
For each of these pixels PXL, signal lines SGNL21 to SGNL24 are wired along the pixel arrangement direction for each column, and gate lines GTL21 to GTL24 are wired along the pixel arrangement direction for each row.
In each pixel PXL, the source electrode (or drain electrode) of the TFT 21 is connected to the corresponding signal lines SGNL21 to SGNL24. The gate electrode of the TFT 21 is connected to each of the gate lines GTL21 to GTL24. The counter electrode of the liquid crystal cell LC21 and the other electrode of the storage capacitor Cs21 are connected to the Cs line CsL21 in common among the pixels. A predetermined DC voltage is applied as a common voltage Vcom to the Cs line Cs L21.
In the pixel unit 21, one end of each of the gate lines GTL <b> 21 to GTL <b> 24 is connected to the output end of each row of the vertical scanner 22 disposed on the left side of the pixel unit 21 in the drawing, for example.
[0042]
The vertical scanner 22 performs a process of sequentially selecting each pixel PXL connected to the gate lines GTL21 to GTL24 in units of rows by scanning in the vertical direction (row direction) every field period.
That is, when the scanning pulse SP21 is applied from the vertical scanner 22 to the gate line GTL21, the pixel PXL in each column of the first row is selected, and when the scanning pulse SP22 is applied to the gate line GTL22, the second row. The pixels PXL in each column are selected. Similarly, scanning pulses SP23 and SP24 are sequentially applied to the gate lines GTL23 and GTL24.
[0043]
For example, a horizontal scanner 23 and a monitor circuit (dummy scanner) 24 are arranged above the pixel unit 21 in the drawing.
[0044]
The horizontal scanner 23 sequentially samples the input video signal VDO every 1H (H is a horizontal scanning period), and performs processing of writing to each pixel PXL selected in units of rows by the vertical scanner 22.
As shown in FIG. 11, the horizontal scanner 23 employs a clock drive system, and includes a shift register 231, a clock extraction switch group 232, a phase adjustment circuit (PAC) group 233, and a sampling switch group 234. Have.
[0045]
The shift register 231 includes four shift stages (S / R stages) 231-1 to 231-4 corresponding to the pixel columns (four columns in this example) of the pixel unit 21, for example, an external feedback control circuit 26, when the horizontal start pulse HST is applied to the first (first stage) shift stage 231-1 or the fourth (final) shift stage 231-4, the horizontal clock HCK and the inverted horizontal clock HCKX (hereinafter, both of which are opposite to each other). The first shift operation (normal shift operation) or the second shift operation (reverse shift operation) is performed in synchronization with the horizontal clock.
Thus, shift pulses SFTP231 to SFTP234 having the same pulse width as the cycles of the horizontal clocks HCK and HCKX are sequentially output from the shift stages 231-1 to 231-4 of the shift register 231.
[0046]
Here, the normal shift operation is from left to right in FIG. 11, that is, the first shift stage 231-1, the second shift stage 231-2, the third shift stage 231-3, and the fourth shift stage in the first stage. Scanning in the order of 231-4.
On the other hand, the reverse shift operation is the right to left direction in FIG. 11, that is, the fourth shift stage 231-4, the third shift stage 231-3, the second shift stage 231-2, and the first shift stage 231-1. Scanning in this order.
[0047]
The normal shift operation and the reverse shift operation are determined by a shift direction switching signal RGT given from the outside.
For example, the shift register 231 of the horizontal scanner 23 performs a normal shift operation when receiving the shift direction switching signal RGT at a high level, and performs a reverse shift operation when receiving it at a low level.
[0048]
The shift register 231 receives the horizontal start pulse HST and propagates the shift pulse SFTP in the normal direction from the first shift stage 231-1 to the fourth shift stage 231-4, or from the fourth shift stage 231-4 to the first. Switching circuits 2311, 2312 and 2313 for switching whether to propagate in the reverse direction toward the shift stage 231-1 are inserted between the shift stages.
Specifically, a switching circuit 2311 is inserted between the first shift stage 231-1 and the second shift stage 231-2, and a switching circuit 2312 is inserted between the second shift stage 231-2 and the third shift stage 231-3. The switching circuit 2313 is inserted between the third shift stage 231-3 and the fourth shift stage 231-4.
Each of the switching circuits 2311 to 2313 receives the shift direction switching signal RGT and switches the signal propagation direction to the normal direction or the reverse direction.
[0049]
FIG. 13 is a circuit diagram illustrating a configuration example of the switching circuit 2311 (˜2313) inserted between the shift stages of the shift register. In FIG. 13, the switching circuit 2311 inserted between the first shift stage 231-1 and the second shift stage 131-2 is shown as an example, but the other switching circuits 3212 and 2313 have the same configuration. is doing.
[0050]
As shown in FIG. 13, the switching circuit 2311 has transfer gates TM231-1, TM231-2 and an inverter INV231.
The transfer gate TMG231-1 has a first terminal T1 and a second terminal T2 that connect the sources and drains of a p-channel MOS (PMOS) transistor PT231-1 and an n-channel MOS (NMOS) transistor NT231-1. Yes.
The gate of the NMOS transistor NT231-1 is connected to the supply line of the switching signal RGT, and the gate of the PMOS transistor PT231-1 is connected to the output terminal of the inverter INV231 that outputs the signal RGTX obtained by inverting the level of the switching signal RGT. The first terminal T1 is connected to the output terminal O1 of the first shift stage (left shift stage) 231-1, and the second terminal T2 is connected to the input terminal I1 of the second shift stage (right shift stage) 231-2. Has been.
[0051]
The transfer gate TMG231-2 connects the sources and drains of the PMOS transistor PT231-2 and NMOS transistor NT231-2 to form a first terminal T1 and a second terminal T2.
The gate of the PMOS transistor PT231-2 is connected to the supply line of the switching signal RGT, and the gate of the NMOS transistor NT231-2 is connected to the output terminal of the inverter INV231 that outputs the signal RGTX obtained by inverting the level of the switching signal RGT. The first terminal T1 is connected to the input terminal I1 of the first shift stage (left shift stage) 231-1, and the second terminal T2 is connected to the output terminal O1 of the second shift stage (right shift stage) 231-2. Has been.
[0052]
In the switching circuit 2311 having such a configuration, for example, when the switching signal RGT is supplied at a high level, the output signal RGTX of the inverter INV231 becomes a low level, and the PMOS transistor PT231-1 and the NMOS transistor NT231 of the transfer gate TMG231-1 -1 conducts.
On the other hand, the PMOS transistor PT231-2 and the NMOS transistor NT231-2 of the transfer gate TMG231-2 are held in a non-conductive state.
Therefore, the signal (horizontal start pulse HST) output from the output terminal O1 of the first shift stage 231-1 is propagated to the input terminal I1 of the second shift stage 231-2 through the transfer gate TMG231-1. That is, a normal shift operation is performed.
[0053]
On the other hand, when the switching signal RGT is supplied at a low level, the output signal RGTX of the inverter INV231 becomes a high level, and the PMOS transistor PT231-1 and the NMOS transistor NT231-1 of the transfer gate TMG231-1 become non-conductive. Retained.
On the other hand, the PMOS transistor PT231-2 and the NMOS transistor NT231-2 of the transfer gate TMG231-2 become conductive.
Therefore, the signal (horizontal start pulse HST) output from the output terminal O1 of the second shift stage 231-2 is propagated to the input terminal I1 of the first shift stage 231-1 through the transfer gate TMG231-2. That is, a reverse shift operation is performed.
[0054]
In the configuration of FIG. 13, the inverter INV231 is provided in each switching circuit. However, an inverter is provided in the input stage of the switching signal RGT, and the inverted output signal RGTX is supplied to each switching circuit together with the switching signal RGT. It is also possible to configure as described above.
[0055]
The clock extraction switch group 232 includes four switches 232-1 to 232-4 corresponding to the pixel columns of the pixel unit 21, and one end of each of the switches 232-1 to 232-4 is formed by the clock generation circuit 25. The clock lines DKL1 and DKXL1 that transmit the second clock DCK and the second inverted clock DCKX are alternately connected.
That is, one end of each of the switches 232-1 and 232-3 corresponding to the odd columns of the pixel columns of the pixel unit 21 is connected to the clock line DKXL21, and the switches 232-2 and 232 corresponding to the even columns of the pixel columns of the pixel unit 21 are connected. Each end of 4 is connected to the clock line DKL21.
Shift pulses SFTP231 to SFTP234 that are sequentially output from the shift stages 231-1 to 231-4 of the shift register 231 are applied to the switches 232-1 to 232-4 of the clock extraction switch group 232, respectively.
The switches 232-1 to 232-4 of the clock extraction switch group 232 respond to the shift pulses SFT23P1 to SFTP234 when the shift pulses SFTP231 to SFTP234 are given from the shift stages 231-1 to 231-4 of the shift register 231. Then, the clocks DCKX and DCK having opposite phases are alternately extracted by sequentially turning on.
[0056]
The phase adjustment circuit group 233 includes four phase adjustment circuits 233-1 to 233-4 corresponding to the pixel columns of the pixel unit 21, and each phase adjustment circuit 233-1 to 233-4 has a clock extraction switch group 232. After the phases of the clocks DCKX and DCK extracted by the switches 232-1 to 232-4 are adjusted, they are supplied to the sampling switches of the corresponding sampling switch group 234.
[0057]
The sampling switch group 234 has four sampling switches 234-1 to 234-4 corresponding to the pixel columns of the pixel unit 21, and one end of each of these sampling switches 234-1 to 234-4 receives the video signal VDO. It is connected to an input video line VDL21.
The sampling switches 234-1 to 234-4 receive the clocks DCKX and DCK extracted by the switches 232-1 to 232-4 of the clock extraction switch group 232 and phase-adjusted by the phase adjustment circuit group 233 as sample hold pulses. It is given as SHP231 to SHP234.
When the sample hold pulses SHP231 to SHP234 are given, the sampling switches 234-1 to 234-4 of the sampling switch group 234 are sequentially turned on in response to the sample hold pulses SHP231 to SHP234, whereby the video line VDL21. Are sequentially sampled and supplied to the signal lines SGNL21 to SGNL24 of the pixel unit 21.
[0058]
The monitor circuit 24 corresponds to the first pixel column of the pixel unit 21 of the horizontal scanner 23, that is, the first shift stage 231 that starts the first shift operation (normal shift operation) when the horizontal start pulse HST is input first. -1, the extraction switch 232-1, the phase adjustment circuit 233-1, and the sampling switch 234-1 are arranged adjacent to the left side in FIG.
The monitor circuit 24 adjusts the output pulse delay amount of each stage of the horizontal scanner 23, the extraction switch 232-1 of each stage scanner section of the horizontal scanner 23, the phase adjustment circuit 233-1, and the sampling switch 234-1. It is comprised similarly to the structure containing.
[0059]
Specifically, the monitor circuit 24 receives the horizontal start pulse HST and the switching signal RGT, and when the switching signal RGT instructs the first scan operation, the monitor circuit 24 uses the horizontal start pulse HST as the select pulse to generate the clocks DCK, Of the DCKX, when the clock DCKX different from the clock DCKX extracted by the first shift stage 231-1 of the shift register 231 in the horizontal scanner 23 is extracted and the second scan operation is instructed, the horizontal start pulse HST is selected as the select pulse. Of the clocks DCK and DCKX, a selector unit 241 that extracts a clock DCKX different from the clock DCK signal extracted by the final shift stage 231-4 of the shift register 231 in the horizontal scanner 23 and outputs it as a sample hold pulse, and a selector unit 24 The phase adjustment circuit 242 that generates a sample hold pulse SHP241 having two complementary signals by adjusting the phase of the clock DCK or DCKX extracted in step 1 and the first terminal T1 by the sample hold pulse SHP241 by the phase adjustment circuit 242 And a sampling switch (third switch) 243 whose conduction is controlled between the first terminal T2 and the second terminal T2.
[0060]
The sampling switch 243 of the monitor circuit 24 is an analog switch in which the sources and drains of the PMOS transistor and the NMOS transistor are connected to each other, the first terminal T1 is grounded, and the other end is connected to one end of the monitor line MNTL21.
The monitor line MNTL21 is pulled up by a pullup resistor R21 outside the LCD panel, and the other end is connected to the input terminal of the feedback control circuit 26 via the buffer BF21.
[0061]
The selector unit 241 of the monitor circuit 24 receives the select pulse SLP 241 and extracts the clock DCK and outputs it to the phase adjustment circuit 242 (fourth switch) 2411 and receives the SLP 242 and extracts the clock DCKX and outputs the phase adjustment circuit 242. In response to a switch (fifth switch) 2412 to be output to, a horizontal start pulse HST and a switching signal RGT, and when the switching signal RGT instructs the first scan operation, the horizontal start pulse HST is selected as the select pulse SLP241. And a selector 2413 that outputs the horizontal start pulse HST as the select pulse SLP242 to the switch 2412 when the switch signal RGT instructs the second scan operation.
[0062]
FIG. 14 is a circuit diagram illustrating a specific configuration example of the selector unit of the monitor circuit according to the present embodiment.
[0063]
As shown in FIG. 14, the selector 2413 includes select switches SW241 and SW242, NMOS transistors NT241 and NT242, inverters INV241 to INV246, an input terminal THST for a horizontal start pulse HST, an input terminal TRGT for a switching signal RGT, and a switching signal RGT. It has an input terminal TRGTX for the inverted signal RGTX.
In the configuration of FIG. 14, the switching signal RGT and the inverted signal RGTX of the switching signal RGT are input from the outside. However, only the switching signal RGT is input from the outside, and the switching signal RGT of the switching signal RGT is input via the inverter. It is also possible to configure so that the inverted signal RGTX is generated inside the selector 2413.
[0064]
The select switch SW241 has a first terminal T1 and a second terminal T2 that connect the sources and drains of the NMOS transistor NT2411 and the PMOS transistor PT2411.
The select switch SW242 has a first terminal T1 and a second terminal T2 that connect the sources and drains of the NMOS transistor NT2412 and the PMOS transistor PT2412.
Similarly, the switch (fourth switch) 2411 connects the source and drain of the NMOS transistor NT24111 and the PMOS transistor PT24111 to form a first terminal T1 and a second terminal T2.
The switch (fifth switch) 2412 connects the source and drain of the NMOS transistor NT24121 and the PMOS transistor PT24121 to form a first terminal T1 and a second terminal T2.
[0065]
In the select switch SW241, the first terminal T1 is connected to the input terminal THST of the horizontal start pulse HST, the second terminal T2 is connected to the input terminal of the inverter INV241, the source of the NMOS transistor NT241 is connected to the connection node ND241 and the ground GND.・ Drains are connected to each other.
The gate of the NMOS transistor NT2411 of the select switch SW241 is connected to the input terminal TRGT of the switching signal RGT, and the gate of the PMOS transistor PT2411 and the gate of the NMOS transistor NT241 are connected to the input terminal TRGTX of the inverted signal RGTX of the switching signal RGT.
The inverters INV241 to INV243 are connected in series to the node ND241, the output terminal of the inverter INV242 is connected to the gate of the NMOS transistor NT24111 of the switch 2411, and the output terminal of the inverter INV243 is connected to the gate of the PMOS transistor PT24111 of the switch 2411. ing.
The first transfer line TML241 is configured by a signal propagation path from the terminal T2 of the select switch SW241 including the node ND241 to the NMOS transistor 24111 and the NMOS transistor NT24111 of the switch 2411.
Further, the NMOS transistor NT241 can maintain the potential of the first transfer line TML241 in the non-selected state during the second scan operation (reverse scan operation), that is, the potential at which the switch 2411 can stably hold the non-conductive state, that is, the present embodiment. In the embodiment, potential setting means for setting the ground potential is configured.
[0066]
In the select switch SW242, the first terminal T1 is connected to the input terminal THST of the horizontal start pulse HST, the second terminal T2 is connected to the input terminal of the inverter INV244, the source of the NMOS transistor NT242 is connected to the connection node ND242 and the ground GND.・ Drains are connected to each other.
The gate of the PMOS transistor PT2412 of the select switch SW242 is connected to the input terminal TRGT of the switching signal RGT, and the gate of the NMOS transistor PT2421 and the gate of the NMOS transistor NT242 are connected to the input terminal TRGTX of the inverted signal RGTX of the switching signal RGT.
The inverters INV244 to INV246 are connected in series to the node ND242, the output terminal of the inverter INV245 is connected to the gate of the NMOS transistor NT24121 of the switch 2412, and the output terminal of the inverter INV246 is connected to the gate of the PMOS transistor PT24121 of the switch 2412. ing.
The second transfer line TML242 is configured by a signal propagation path from the terminal T2 of the select switch SW242 including the node ND242 to the gates of the NMOS transistor 24121 and the NMOS transistor NT24121 of the switch 2412.
Further, the NMOS transistor NT242 allows the switch 2412 to stably hold the potential of the second transfer line TML242 that is in the non-selected state during the first scan operation (normal scan operation), that is, this embodiment. In the embodiment, potential setting means for setting the ground potential is configured.
[0067]
  In the selector unit 241 having such a configuration, the switching signal RGT is input at the high level and the inverted signal RGTX is input at the low level during the first scan operation. As a result, the select switch SW241 and the NMOS transistor NT242 are turned on, and the select switch SW242 and the NMOS transistor NT241 are turned off.
  Therefore, the horizontal start pulse HST that is high level for a certain period input from the input terminal THST passes through the select switch SW241, is supplied to the NMOS transistor NT24111 of the switch 2411 at high level by the inverter INV242, and is also low level by the inverter INV243. Is supplied to the PMOS transistor NT24111 of the switch 2411.
  As a result, the switch 2411 becomes conductive for a certain period, the horizontal clock HCK is extracted, and the phase is adjusted.circuitIt is output to 242.
  At this time, since the NMOS transistor NT242 is in a conductive state, the potential of the node ND242 is held at the ground level. Accordingly, the inverter INV245 supplies a low level signal to the NMOS transistor NT24121 of the switch 2412, and the inverter INV246 supplies a high level signal to the PMOS transistor NT24121 of the switch 2412. As a result, the switch 2412 is stably held in the non-conductive state.
[0068]
  On the other hand, during the second scan operation, the switching signal RGT is input at a low level and the inverted signal RGTX is input at a high level. As a result, the select switch SW241 and the NMOS transistor NT242 are turned off, and the select switch SW242 and the NMOS transistor NT241 are turned on.
  Therefore, the horizontal start pulse HST that is high level for a certain period input from the input terminal THST passes through the select switch SW242, is supplied to the NMOS transistor NT24121 of the switch 2412 at high level by the inverter INV245, and is also low level by the inverter INV246. Is supplied to the PMOS transistor NT24121 of the switch 2412.
  As a result, the switch 2412 becomes conductive for a certain period, and the horizontal clock DCKX is extracted and the phase is adjusted.circuitIt is output to 242.
  At this time, since the NMOS transistor NT241 is in a conductive state, the potential of the node ND241 is held at the ground level. Accordingly, the inverter INV242 supplies a low level signal to the NMOS transistor NT24111 of the switch 2411, and the inverter INV243 supplies a high level signal to the PMOS transistor NT24111 of the switch 2411. As a result, the switch 2411 is stably held in the non-conductive state.
[0069]
As described above, in the present embodiment, in the monitor circuit 24, the clock DCK, which is extracted by the extraction switches 2411 and 2412 during the first scan operation (normal scan operation) and the second scan operation (reverse scan operation). DCKX is set to a different clock. Here, the clock DCK is extracted during the first scan operation, and the clock DCKX is extracted during the second scan operation.
[0070]
The clock generation circuit 25 is a second clock having the same period (T1 = T2) as the horizontal clocks (first clocks) HCK and HCKX generated by the feedback control circuit 26 and having a low duty ratio and opposite phases. DCK and DCKX are generated and supplied to the monitor circuit 24 and the horizontal scanner 23 through the clock lines DKL1 and DKXL1. Here, the duty ratio is a ratio between the pulse width t and the pulse repetition period T in the pulse waveform.
For example, as shown in FIGS. 3A to 3D, the duty ratio (t1 / T1) of the horizontal clocks HCK and HCKX is 50%, and the duty ratio of the clocks DCK and DCKX (t2 / T2) is higher than this. Is smaller, that is, the pulse width t2 of the clocks DCK and DCKX is set narrower than the pulse width t1 of the horizontal clocks HCK and HCKX.
[0071]
The feedback control circuit 26 includes a vertical start pulse VST for instructing the start of vertical scanning, vertical clocks VCK and VCKX having opposite phases as a reference for vertical scanning, a vertical start pulse VST for instructing the start of horizontal scanning, and a reference for horizontal scanning. The horizontal clocks HCK and HCKX having opposite phases to each other are generated, the vertical start pulse VST and the vertical clocks VCK and VCKX are supplied to the vertical scanner 22, and the horizontal clocks HCK and HCKX are supplied to the horizontal scanner 23, the monitor circuit 24, and the clock. This is supplied to the generation circuit 25.
Further, the feedback control circuit 26 generates a horizontal start pulse HST and supplies it to the first shift stage 231-1 and the second shift stage 231-2 of the shift register 231 of the horizontal scanner 23 and the selector 2413 of the monitor circuit 24.
Further, the feedback control circuit 26 monitors the change in phase from the initial state from the timing when the sampling switch 243 of the monitor circuit 24 is turned on and the monitor line MNTL21 transits to the ground level during the normal scan operation or the reverse scan operation. The phase change is fed back to the panel input horizontal clock HCK and the inverted horizontal clock HCKX, and control is performed to prevent the occurrence of a ghost due to the drift of the sample hold pulse SHP with respect to its initial state.
[0072]
Next, the normal scan operation and the reverse scan operation with the above configuration will be described with reference to the timing charts of FIGS. 15A to 15K and FIGS.
[0073]
First, the normal scanning operation will be described with reference to the timing charts of FIGS.
[0074]
In this case, the scan direction switching signal RGT is set to a high level and supplied to the shift register 231 of the horizontal scanner 23 and the selector 2413 of the monitor circuit 24 (for example, the inverted signal RGTX is also supplied to the selector 2413).
As a result, a path is formed through which the switching circuits 2311 to 2313 inserted between the shift stages in the shift register 231 of the horizontal scanner 23 propagate the signal from left to right. That is, from the first shift stage 231-1 to the second shift stage 231-2, from the second shift stage 231-2 to the third shift stage 231-3, and from the third shift stage 231-3 to the fourth shift stage 231-4. A signal propagation path in which the horizontal start pulse HST is sequentially shifted is formed.
[0075]
In this state, the feedback control circuit 26 generates a horizontal start pulse HST as shown in FIG. 15A, and the first shift stage 231-1 of the shift register 231 in the horizontal scanner 23 and the monitor circuit 24. It is supplied to the selector 2413.
In the feedback control circuit 26, as shown in FIGS. 15B and 15C, horizontal clocks HCK and HCKX having opposite phases are generated, and the first shift stage 231 of the shift register 231 in the horizontal scanner 23 is generated. −1 to the fourth shift stage 231-4 and the clock generation circuit 25.
In the clock generation circuit 25, as shown in FIGS. 15D and 15E, the horizontal clocks HCK and HCKX generated by the feedback control circuit 26 have the same period (T1 = T2) and the duty ratio. Small mutually opposite clocks DCK and DCKX are generated and supplied to the monitor circuit 24 and the horizontal scanner 23 through the clock lines DKL1 and DKXL1.
[0076]
  In the feedback control circuit 26, a vertical start pulse VST for instructing the start of vertical scanning, vertical clocks VCK and VCKX having opposite phases as a reference for vertical scanning, and a command for starting the horizontal scanning are instructed.HorizontalStart pulseHSTAre generated and supplied to the vertical scanner 22.
[0077]
Then, the monitor circuit 24 receives the horizontal start pulse HST, the switching signal RGT and its inverted signal RGTX, and the switching signal RGT is at a high level for instructing the first scan operation, so that as shown in FIG. The horizontal start pulse HST is output to the switch 2411 as the select pulse SLP 241, and a clock DCK different from the clock DCKX to be extracted by the first shift stage 231-1 of the horizontal scanner 23 is extracted and phase-adjusted by the phase adjustment circuit 242. After that, as shown in FIG. 15I, the sample hold pulse SHP241 is supplied to the sampling switch 243.
As a result, the sampling switch 243 is turned on in response to the sample hold pulse SHP241, the monitor line MNTL21 pulled up by the pullup resistor R21 outside the LCD panel is pulled to the ground level, and the level change information is buffered. The feedback control circuit 26 is input via the BF21.
[0078]
In the shift register 231 of the horizontal scanner 23, the first shift stage 231-1 to which the horizontal start pulse HST is supplied by the external feedback control circuit 26 is synchronized with the reverse-phase horizontal clocks HCK and HCKX in FIG. As shown in (G), a shift pulse SFTP 231 having the same pulse width as the period of the horizontal clocks HCK and HCKX is output to the extraction switch 232-1. Further, the shift pulse SFTP 231 is shifted in from the first shift stage 231-1 to the second shift stage 231-2.
The extraction switch 232-1 corresponding to the first shift stage 231-1 is turned on in response to the shift pulse SFTP231, and as shown in FIGS. 15E and 15J, the clock output to the clock line DKXL1. After DCKX is extracted and phase-adjusted by the phase adjustment circuit 233-1, it is supplied to the sampling switch 234-1 as the sample hold pulse SHP231.
Accordingly, the sampling switch 234-1 is turned on in response to the sample hold pulse SHP231, and the video signal VDO input through the video line VDL21 is sampled and supplied to the signal line SGNL21 of the pixel unit 21.
[0079]
Next, in the second shift stage 231-2 in which the shift pulse SFTP 231 is shifted in from the first shift stage 231-1, as shown in FIG. 15H in synchronization with the reverse phase horizontal clocks HCK and HCKX. A shift pulse SFTP 232 having the same pulse width as that of the horizontal clocks HCK and HCKX is output to the extraction switch 232-2. Further, the shift pulse SFTP232 is shifted in from the second shift stage 231-2 to the third shift stage 231-3.
The extraction switch 232-2 corresponding to the second shift stage 231-2 is turned on in response to the shift pulse SFTP232, and the clock outputted to the clock line DKL1 as shown in FIGS. After the DCK is extracted and phase-adjusted by the phase adjustment circuit 233-2, it is supplied to the sampling switch 234-2 as the sample hold pulse SHP 232.
Accordingly, the sampling switch 234-2 is turned on in response to the sample hold pulse SHP232, and the video signal VDO input through the video line VDL21 is sampled and supplied to the signal line SGNL22 of the pixel unit 21.
[0080]
Next, in the third shift stage 231-3 in which the shift pulse SFTP232 is shifted in from the second shift stage 231-2, the period of the horizontal clocks HCK and HCKX is the same as that of the horizontal clocks HCK and HCKX having opposite phases. A shift pulse SFTP233 having a pulse width is output to the extraction switch 232-3. Further, the shift pulse SFTP233 is shifted in from the third shift stage 231-3 to the fourth shift stage 231-4.
The extraction switch 232-3 corresponding to the third shift stage 231-3 is turned on in response to the shift pulse SFTP233, the clock DCKX output to the clock line DKXL1 is extracted, and the phase adjustment circuit 233-3 adjusts the phase. After that, the sample hold pulse SHP233 is supplied to the sampling switch 234-3.
Accordingly, the sampling switch 234-3 is turned on in response to the sample hold pulse SHP233, and the video signal VDO input through the video line VDL21 is sampled and supplied to the signal line SGNL23 of the pixel unit 21.
[0081]
Next, in the fourth shift stage 231-4 to which the shift pulse SFTP233 is shifted in from the third shift stage 231-3, the period of the horizontal clocks HCK and HCKX is the same as that of the horizontal clocks HCK and HCKX having opposite phases. A shift pulse SFTP234 having a pulse width is output to the extraction switch 232-4.
The extraction switch 232-4 corresponding to the fourth shift stage 231-4 is turned on in response to the shift pulse SFTP234, the clock DCK output to the clock line DKL1 is extracted, and the phase adjustment circuit 233-4 adjusts the phase. After that, the sample hold pulse SHP234 is supplied to the sampling switch 234-4.
As a result, the sampling switch 234-4 is turned on in response to the sample hold pulse SHP 234, and the video signal VDO input through the video line VDL 21 is sampled and supplied to the signal line SGNL 24 of the pixel unit 21.
[0082]
In the feedback control circuit 26, the change in phase from the initial state is monitored from the timing when the sampling switch 243 of the monitor circuit 24 in the normal scanning operation is turned on and the monitor line MNTL21 transitions to the ground level.
In the feedback control circuit 26, the monitored phase change is fed back to the panel input clocks HCK, HCKX, etc., and an appropriate timing is set. As a result, the generation of a ghost due to the drift of the sample hold pulse SHP with respect to its initial state is prevented.
[0083]
As described above, during the normal scan operation, the monitor circuit 24 receives the horizontal start pulse HST, the switching signal RGT and its inverted signal RGTX, and the selector unit 241 extracts the first shift stage 231-1 of the horizontal scanner 23. A clock DCK different from the power clock DCKX is extracted and phase-adjusted by the phase adjustment circuit 242, and then supplied to the sampling switch 243 as a sample hold pulse SHP241, and the sampling switch 243 is turned on. Further, in the horizontal scanner 23, when the switches 232-1 to 232-4 of the clock extraction switch group 232 are supplied with the shift pulses SFTP231 to SFTP234 from the shift stages 231-1 to 231-4 of the shift register 231, these are provided. By sequentially turning on in response to the shift pulses SFTP231 to SFTP234, the clocks DCKX and DCK having opposite phases are alternately extracted, and the clocks DCKX and DCK whose phases are adjusted by the phase adjustment circuit group 233 are sampled and held pulses SHP231 to SHP231. Provided as SHP234.
When the sample hold pulses SHP231 to SHP234 are given to the sampling switches 234-1 to 234-4 of the sampling switch group 234, the sampling switches 234-1 to 234-4 are sequentially turned on in response to the sample hold pulses SHP231 to SHP234, and passed through the video line VDL21. The input video signal VDO is sequentially sampled and supplied to the signal lines SGNL21 to SGNL24 of the pixel unit 21.
That is, the sample hold pulse SHP231 of the first shift stage of the horizontal scanner 23 and the sample hold pulse SHP241 of the monitor circuit 24 are generated at substantially the same timing as the relationship between the other sample hold pulses SHP231 to SHP233, and the image display is performed without any problem. Is called.
[0084]
Next, the reverse scan operation will be described with reference to the timing charts of FIGS.
[0085]
In this case, the scan direction switching signal RGT is set to a low level and supplied to the shift register 231 of the horizontal scanner 23 and the selector 2413 of the monitor circuit 24 (for example, the inverted signal RGTX is also supplied to the selector 2413).
As a result, a path is formed through which the switching circuits 2311 to 2313 inserted between the shift stages in the shift register 231 of the horizontal scanner 23 propagate the signal from right to left. That is, the fourth shift stage 231-4 to the third shift stage 231-3, the third shift stage 231-3 to the second shift stage 231-2, and the second shift stage 231-2 to the first shift stage 231-1. A signal propagation path in which the shift pulse SFTP is sequentially shifted is formed.
[0086]
In this state, the feedback control circuit 26 generates a horizontal start pulse HST as shown in FIG. 16A, and the fourth shift stage 231-4 of the shift register 231 in the horizontal scanner 23 and the monitor circuit 24. It is supplied to the selector 2413.
In the feedback control circuit 26, as shown in FIGS. 16B and 16C, horizontal clocks HCK and HCKX having opposite phases are generated, and the first shift stage 231 of the shift register 231 in the horizontal scanner 23 is generated. −1 to the fourth shift stage 231-4 and the clock generation circuit 25.
In the clock generation circuit 25, as shown in FIGS. 16D and 16E, the horizontal clocks HCK and HCKX generated by the feedback control circuit 26 have the same period (T1 = T2) and the duty ratio. Small mutually opposite clocks DCK and DCKX are generated and supplied to the monitor circuit 24 and the horizontal scanner 23 through the clock lines DKL1 and DKXL1.
[0087]
  In the feedback control circuit 26, a vertical start pulse VST for instructing the start of vertical scanning, vertical clocks VCK and VCKX having opposite phases as a reference for vertical scanning, and a command for starting the horizontal scanning are instructed.HorizontalStart pulseHSTAre generated and supplied to the vertical scanner 22.
[0088]
Then, the monitor circuit 24 receives the horizontal start pulse HST, the switching signal RGT and its inverted signal RGTX, and the switching signal RGT is at a high level instructing the second scan operation, so that it is shown in FIG. The horizontal start pulse HST is output to the switch 2412 as the select pulse SLP242, the clock DCKX different from the clock DCK to be extracted by the fourth shift stage 231-4 of the horizontal scanner 23 is extracted, and the phase is adjusted by the phase adjustment circuit 242. After that, as shown in FIG. 16I, the sample hold pulse SHP241 is supplied to the sampling switch 243.
As a result, the sampling switch 243 is turned on in response to the sample hold pulse SHP241, the monitor line MNTL21 pulled up by the pullup resistor R21 outside the LCD panel is pulled to the ground level, and the level change information is buffered. The feedback control circuit 26 is input via the BF21.
[0089]
In the fourth shift stage 231-4 to which the horizontal start pulse HST is supplied from the external feedback control circuit 26 in the shift register 231 of the horizontal scanner 23, in synchronization with the reverse-phase horizontal clocks HCK and HCKX, FIG. As shown in (G), a shift pulse SFTP234 having the same pulse width as the horizontal clocks HCK and HCKX is output to the extraction switch 232-4. Further, the shift pulse SFTP234 is shifted in from the fourth shift stage 231-4 to the third shift stage 231-3.
The extraction switch 232-4 corresponding to the fourth shift stage 231-4 is turned on in response to the shift pulse SFTP234, and the clock output to the clock line DKL1 as shown in FIGS. After the DCK is extracted and phase-adjusted by the phase adjustment circuit 233-4, it is supplied to the sampling switch 234-4 as a sample hold pulse SHP234.
As a result, the sampling switch 234-4 is turned on in response to the sample hold pulse SHP 234, and the video signal VDO input through the video line VDL 21 is sampled and supplied to the signal line SGNL 24 of the pixel unit 21.
[0090]
Next, in the third shift stage 231-3 in which the shift pulse SFTP234 is shifted in from the fourth shift stage 231-4, as shown in FIG. 16 (H) in synchronization with the reverse-phase horizontal clocks HCK and HCKX. A shift pulse SFTP233 having the same pulse width as the horizontal clocks HCK and HCKX is output to the extraction switch 232-3. Further, the shift pulse SFTP233 is shifted in from the third shift stage 231-3 to the second shift stage 231-2.
The extraction switch 232-3 corresponding to the third shift stage 231-3 is turned on in response to the shift pulse SFTP 233, and the clock output to the clock line DKLX 1 as shown in FIGS. After DCKX is extracted and phase-adjusted by the phase adjustment circuit 233-3, it is supplied as a sample hold pulse SHP 233 to the sampling switch 234-3.
Accordingly, the sampling switch 234-3 is turned on in response to the sample hold pulse SHP233, and the video signal VDO input through the video line VDL21 is sampled and supplied to the signal line SGNL23 of the pixel unit 21.
[0091]
Next, in the second shift stage 231-2 in which the shift pulse SFTP 233 is shifted in from the third shift stage 231-3, the same period as the horizontal clocks HCK and HCKX is synchronized with the opposite-phase horizontal clocks HCK and HCKX. A shift pulse SFTP 232 having a pulse width is output to the extraction switch 232-2. Further, the shift pulse SFTP232 is shifted in from the second shift stage 231-2 to the first shift stage 231-1.
The extraction switch 232-2 corresponding to the second shift stage 231-2 is turned on in response to the shift pulse SFTP232, the clock DCK output to the clock line DKL1 is extracted, and the phase adjustment circuit 233-2 adjusts the phase. After that, the sample hold pulse SHP232 is supplied to the sampling switch 234-2.
Accordingly, the sampling switch 234-2 is turned on in response to the sample hold pulse SHP232, and the video signal VDO input through the video line VDL21 is sampled and supplied to the signal line SGNL22 of the pixel unit 21.
[0092]
Next, in the first shift stage 231-1 in which the shift pulse SFTP232 is shifted in from the second shift stage 231-2, the period of the horizontal clocks HCK and HCKX is the same as that of the horizontal clocks HCK and HCKX having opposite phases. A shift pulse SFTP 231 having a pulse width is output to the extraction switch 232-1.
The extraction switch 232-1 corresponding to the first shift stage 231-1 is turned on in response to the shift pulse SFTP231, the clock DCKX output to the clock line DKXL1 is extracted, and the phase adjustment circuit 233-1 adjusts the phase. After that, the sample hold pulse SHP231 is supplied to the sampling switch 234-1.
Accordingly, the sampling switch 234-1 is turned on in response to the sample hold pulse SHP231, and the video signal VDO input through the video line VDL21 is sampled and supplied to the signal line SGNL21 of the pixel unit 21.
[0093]
In the feedback control circuit 26, the change in phase from the initial state is monitored from the timing when the sampling switch 243 of the monitor circuit 24 in the normal scanning operation is turned on and the monitor line MNTL21 transitions to the ground level.
In the feedback control circuit 26, the monitored phase change is fed back to the panel input clocks HCK, HCKX, etc., and an appropriate timing is set. As a result, the generation of a ghost due to the drift of the sample hold pulse SHP with respect to its initial state is prevented.
[0094]
As described above, during the reverse scan operation, the monitor circuit 24 receives the horizontal start pulse HST, the switching signal RGT and its inverted signal RGTX, and the selector unit 241 extracts the fourth shift stage 231-4 of the horizontal scanner 23. A clock DCKX different from the power clock DCK is extracted and phase-adjusted by the phase adjustment circuit 242, and then supplied to the sampling switch 243 as a sample hold pulse SHP241, and the sampling switch 243 is turned on.
In the horizontal scanner 23, when the switches 232-4 to 232-1 of the clock extraction switch group 232 receive the shift pulses SFTP234 to SFTP231 from the shift stages 234-1 to 231-1 of the shift register 231, these are provided. By sequentially turning on in response to the shift pulses SFTP234 to SFTP231, the clocks DCK and DCKX having opposite phases are alternately extracted, and the clocks DCK and DCKX whose phases are adjusted by the phase adjustment circuit group 233 are sampled and held by pulses SHP234 to SHP234. It is given as SHP231.
When the sample hold pulses SHP234 to SHP231 are given to the sampling switches 234-4 to 234-1 of the sampling switch group 234, the sampling switches 234-4 to 234-1 are sequentially turned on in response to the sample hold pulses SHP234 to SHP231, and pass through the video line VDL21. The input video signal VDO is sequentially sampled and supplied to the signal lines SGNL24 to SGNL21 of the pixel unit 21.
That is, the sample hold pulse SHP231 of the first shift stage of the horizontal scanner 23 and the sample hold pulse SHP241 of the monitor circuit 24 are generated at substantially the same timing as the relationship between the other sample hold pulses SHP231 to SHP233, and the image display is performed without any problem. Is called.
In other words, even if the clock phase changes during the horizontal reversal of the scan operation, pulses with the same output phase can be obtained.
[0095]
As described above, according to the present embodiment, the monitor circuit 24 is disposed close to one side of the horizontal scanner 23, and during the first scan operation (normal scan operation), the horizontal start pulse HST is sent to the first stage of the horizontal scanner. This is supplied to the shift stage 231-1 and the selector 2413 of the monitor circuit 24, and the monitor circuit 24 receives the horizontal start pulse HST, the switching signal RGT and its inverted signal RGTX, and the selector unit 241 performs the first shift of the horizontal scanner 23. The clock DCK different from the clock DCKX to be extracted by the stage 231-1 is extracted and output as the sample hold pulse SHP241, and the potential of the monitor line MNTL21 pulled up in response to the sample hold pulse by the sampling switch 244 is set to the ground potential. Second scan In the operation (during reverse scan operation), the monitor circuit 24 receives the horizontal start pulse HST, the switching signal RGT and its inverted signal RGTX, and the selector unit 241 extracts the fourth shift stage 231-4 of the horizontal scanner 23. Since the clock DCKX different from the power clock DCK is extracted and output as the sample hold pulse SHP241, the potential of the monitor line MNTL21 pulled up in response to the sample hold pulse is set by the sampling switch 244 to the ground potential. The effect of can be obtained.
In other words, even in a horizontal scanner (the number of shift stages is an even number) whose clock phase is inverted in the scan direction inversion, the phase of the output potential change does not change, and it can be monitored with high accuracy regardless of the scan direction. Therefore, the image is not shifted by half and a highly accurate image display can be realized.
[0096]
In addition, a configuration in which monitor circuits are provided on both sides of the horizontal scanner 23 is possible, but in this case, the outputs of both monitor circuits are connected by wiring such as Al. In order not to cause a resistance difference for the Al wiring in the outputs of both monitor circuits, it is necessary to make the width of the Al wiring about 100 μm, which greatly increases the layout area, and also in the future narrowing the frame. Problems arise.
On the other hand, in this embodiment, the scan operation of the horizontal scanner in which the clock phase is inverted in the scan direction inversion can be monitored with high accuracy only by providing one monitor circuit. The layout space can be reduced and the layout is advantageous, and it is possible to cope with the future narrowing of the frame.
Further, by making the circuit configuration after extracting the clock in the monitor circuit 24 the same as that of other horizontal scanners, an output pulse having the same delay amount can be obtained.
[0097]
The horizontal scanner 23 does not use the shift pulses SFTP231 to SFTP234 sequentially output from the shift register 231 as sample hold pulses, but alternately uses clocks DCKX and DCK having opposite phases in synchronization with the shift pulses SFTP231 to SFTP234. These clocks DCKX and DCK are used as sample and hold pulses SHP231 to SHP234 via a phase adjustment circuit. Thereby, the dispersion | variation in the sample hold pulses SHP231-SHP234 can be suppressed. As a result, ghosts caused by variations in the sample hold pulses SHP231 to SHP234 can be removed.
[0098]
In addition, the horizontal scanner 23 does not extract the horizontal clocks HCKX and HCK that serve as a reference for the shift operation of the shift register 231 and use them as sample hold pulses, but has the same cycle and a duty ratio with respect to the horizontal clocks HCKX and HCK. Since small clocks DCKX and DCK are separately generated, and these clocks DCKX and DCK are extracted and used as sample hold pulses SHP231 to SHP234, complete non-overlapping sampling between sampling pulses is performed in horizontal driving. Since this can be realized, it is possible to suppress the occurrence of vertical stripes due to overlap sampling.
[0099]
In the present embodiment, an analog video signal is input, and this is sampled and applied to a liquid crystal display device equipped with an analog interface driving circuit that drives each pixel in a dot-sequential manner. Can be applied to a liquid crystal display device equipped with a digital interface drive circuit that takes the input and latches it, converts it into an analog video signal, samples the analog video signal, and drives each pixel in a dot sequence It is.
In the present embodiment, the case where the present invention is applied to an active matrix liquid crystal display device using a liquid crystal cell as a display element (electro-optical element) of each pixel has been described as an example. It is not limited, but an active matrix display using a dot sequential drive system that employs a clock drive system in a horizontal drive circuit, such as an active matrix EL display device using an electroluminescence (EL) element as a display element of each pixel. Applicable to all devices.
[0100]
In addition to the well-known 1H inversion driving method and the dot inversion driving method, the dot sequential driving method has the same polarity in the pixel arrangement after the video signal is written, and the left and right pixels adjacent to each other. There is a so-called dot line inversion driving method in which video signals having opposite polarities are simultaneously written in two rows separated by odd numbers between adjacent pixel columns, for example, pixels in two upper and lower rows so that the pixels have opposite polarities.
[0101]
Second embodiment
In the second embodiment, a configuration example of a projection type liquid crystal display device (liquid crystal projector) to which the dot matrix driving type active matrix liquid crystal display device of FIG. 11 can be applied as a display panel (LCD) will be described.
[0102]
The dot matrix driving type active matrix liquid crystal display device according to the above embodiment can be used as a display panel of a projection type liquid crystal display device (liquid crystal projector), that is, an LCD (liquid crystal display) panel.
[0103]
FIG. 17 is a block diagram showing a system configuration of a projection type liquid crystal display device to which the dot matrix driving type active matrix liquid crystal display device according to the present invention can be applied as a display panel (LCD).
[0104]
The projection-type liquid crystal display device 40 according to this example includes a video signal source (VSRC) 41, a system board (SYSBRD) 42, and an LCD panel (PNL) 43.
In this system configuration, the system board 42 performs signal processing such as adjustment of the sample hold position described above on the video signal output from the video signal source 41. A feedback control circuit 26 including the timing generator of FIG. 11 is also mounted on the system board 42.
As the LCD panel 43, the dot matrix driving type active matrix liquid crystal display device according to the above-described embodiment is used. In the case of color, the LCD panel 43 is provided corresponding to each of R (red), G (green), and B (blue).
[0105]
FIG. 18 is a schematic configuration diagram showing an example of the configuration of the optical system of the projection type color liquid crystal display device.
In the optical system 400 of the projection type color liquid crystal display device shown in FIG. Are transmitted, and the light components of the remaining colors are reflected. The B light component transmitted through the first beam splitter 402 is changed in optical path by the mirror 403 and irradiated to the B LCD panel 405B through the lens 404.
For the light component reflected by the first beam splitter 402, for example, the G (green) light component is reflected by the second beam splitter 406, and the R (red) light component is transmitted. The G light component reflected by the second beam splitter 406 is applied to the G LCD panel 405G through the lens 407.
The R light component transmitted through the second beam splitter 406 has its optical path changed by mirrors 408 and 409, and is irradiated onto the R LCD panel 405 R through the lens 410.
Each of the LCD panels 405R, 405G, and 405B includes a first substrate in which a plurality of pixels are arranged in a matrix, a second substrate that is opposed to the first substrate with a predetermined interval, and these It has a liquid crystal layer held between the substrates and a filter layer corresponding to each color.
The R, G, and B lights that have passed through the LCD panels 405R, 405G, and 405B are combined by a cross prism 411. The combined light emitted from the cross prism 411 is projected onto the screen 413 by the projection prism 412.
[0106]
In the projection type liquid crystal display device configured as described above, the dot-sequential driving type active matrix liquid crystal display device according to the above-described embodiment is used as the LCD panels 405R, 405G, and 405B. The scan direction switching signal RGT is supplied to the LCD panels 405R and 405B at a high level and supplied to the LCD panel 405G at a low level so that the LCD panel 405G performs the second scan operation (reverse scan operation). Is done.
As a result, even if the phase of the clock changes during the horizontal reversal of the scanning operation, pulses with the same phase of output can be obtained from the monitor circuit 24 of any LCD panel 405R, 405G, 405B.
That is, even in a horizontal scanner where the clock phase is inverted in the scan direction inversion, the phase of the output potential change does not change, and it can be monitored with high accuracy regardless of the scan direction, and the image is halved. A highly accurate image display can be realized without being shifted.
In addition, since the liquid crystal display device according to the present embodiment realizes complete non-overlap sampling in the horizontal drive system, generation of vertical stripes due to overlap sampling can be suppressed and a ghost margin can be increased. Therefore, higher quality image display can be realized.
[0107]
There are two types of projection type liquid crystal display devices: a rear type and a front type. Generally, a rear type projection type liquid crystal display device is a projection TV for moving images, and a front type projection type liquid crystal display device is a data projector. Although being used, the dot matrix driving type active matrix liquid crystal display device according to the above-described embodiment can be applied to any type. Further, here, the case where the present invention is applied to a color projection type liquid crystal display device has been described as an example, but the present invention can be similarly applied to a monochrome projection type liquid crystal display device.
[0108]
【The invention's effect】
As described above, according to the present invention, even in a horizontal scanner in which the phase of the clock is inverted in the scan direction inversion, the phase of the output potential change does not change, and the high accuracy can be achieved regardless of the scan direction. Can be monitored. Therefore, there is an advantage that a highly accurate image display can be realized without the image being shifted by half.
[0109]
In addition, it is possible to monitor the scanning operation of a horizontal scanner that reverses the clock phase in the scan direction inversion with a single monitor circuit with high accuracy, thus reducing the layout space and sufficiently supporting future narrower frames. There is an advantage that it is possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an active matrix liquid crystal display device adopting a general dot sequential driving method.
FIG. 2 is a block diagram illustrating a configuration example of a display panel of an active matrix liquid crystal display device.
FIG. 3 is a timing chart showing a timing relationship between horizontal clocks HCK and HCKX and clocks DCK and DCKX.
4 is a diagram for explaining an operation centering on the horizontal scanner of FIG. 1; FIG.
5 is a waveform diagram for explaining an operation centering on the horizontal scanner of FIG. 1; FIG.
6 is a diagram for explaining a problem of the horizontal scanner in FIG. 1. FIG.
FIG. 7 is a block diagram illustrating a configuration example of a conventional liquid crystal display device provided with a monitor circuit.
8 is a circuit diagram showing a specific example of the configuration of a part of the monitor circuit of FIG. 7 and a peripheral horizontal scanner.
9 is a timing chart for explaining an operation when scanning is performed in a normal direction (from left to right in FIG. 8) of the circuit of FIG. 8;
10 is a timing chart for explaining operations and problems when scanning in the reverse direction (right to left in FIG. 8) of the circuit of FIG. 8;
FIG. 11 is a circuit diagram illustrating a configuration example of a dot-sequential driving type active matrix liquid crystal display device according to an embodiment of the present invention.
12 is a block diagram illustrating a configuration example of a display panel of the active matrix liquid crystal display device of FIG.
FIG. 13 is a circuit diagram showing a configuration example of a switching circuit inserted between shift stages of the shift register.
FIG. 14 is a circuit diagram showing a specific configuration example of a selector unit of the monitor circuit according to the present embodiment.
15 is a timing chart for explaining a normal scan operation of the circuit of FIG.
16 is a timing chart for explaining the reverse scan operation of the circuit of FIG.
FIG. 17 is a block diagram showing a system configuration of a projection type liquid crystal display device to which the dot matrix driving type active matrix liquid crystal display device according to the present invention can be applied as a display panel (LCD).
FIG. 18 is a schematic configuration diagram showing an example of the configuration of an optical system of a projection type color liquid crystal display device to which the dot matrix driving type active matrix liquid crystal display device according to the present invention can be applied as a display panel (LCD).
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 20 ... Liquid crystal display device, 21 ... Effective pixel part (PXLP), 22 ... Vertical scanner (VSCN), 23 ... Horizontal scanner (HSCN), 24 ... Monitor circuit (MNT), 25 ... Clock generation circuit (GEN), 26 ... Feedback control circuit (FDCBIC), 27 ... Precharge circuit (PRCG), 30 ... Display panel, 40 ... Projection type liquid crystal display device, 41 ... Video signal source (VSRC), 42 ... System board (SYSBRD), 43 ... LCD panel (PNL) 43, 400 ... optical system, 401 ... light source, 402 ... first beam splitter, 403, 408, 409 ... mirror, 404, 407, 410 ... lens, 405R, 405G, 405B ... LCD panel, 406 ... first 2 beam splitters, 411 ... cross prism, 412 ... projection prism, 413 ... screen Down.

Claims

A pixel portion in which a plurality of pixels are arranged in a matrix and a signal line is wired for each pixel column;
A monitor line held at a first potential;
A clock signal and an inverted clock signal that are at least opposite to each other as a reference for horizontal scanning are generated, and a change in the potential of the monitor line is monitored. A control circuit for correcting the signal generation timing;
A horizontal scanner,
A monitor circuit;
The horizontal scanner
A plurality of shift stages are connected in cascade, and a first scan operation that sequentially shifts from the first stage to the last stage and a second scan operation that sequentially shifts from the last stage to the first stage can be switched according to a switching signal. Or a shift register that sequentially outputs shift pulses from each shift stage in synchronization with the clock signal and the inverted clock signal during the second scan operation;
A first switch group that alternately and sequentially extracts the clock signal and the inverted clock signal in response to the shift pulse output from the corresponding shift stage of the shift register, and outputs the sample signal as a sample hold pulse;
A second switch group that sequentially samples a video signal in response to a sample hold pulse by each switch of the first switch group and supplies the video signal to a corresponding signal line of the pixel unit,
The monitor circuit is
When the switching signal indicates the first scan operation in response to the switching signal, the clock signal and the inverted clock signal are different from the signals extracted by the first shift stage of the shift register in the horizontal scanner. If the signal is extracted and the second scan operation is instructed, a signal different from the signal extracted by the last shift stage of the shift register in the horizontal scanner is extracted from the clock signal and the inverted clock signal, and the sample hold pulse is extracted. A selector part that outputs as
And a third switch for setting the potential of the monitor line to a second potential in response to a sample hold pulse by the selector unit.

The selector unit receives a select pulse, extracts the clock signal, and outputs a sample hold pulse to the third switch;
A fifth switch that receives the select pulse, extracts the inverted clock signal, and outputs it to the third switch as a sample hold pulse;
When the switch signal is received and the first switch operation is instructed, the select pulse is output to the fourth switch, and the second scan operation is instructed. The display device according to claim 1, further comprising: a selector that outputs the select pulse to the fifth switch.

The first scan operation and the second scan operation are started in response to a horizontal start pulse, and the horizontal start pulse is supplied to the first shift stage of the shift register and the monitor circuit during the first scan operation. At the time of the second scan operation, it is supplied to the final shift stage of the shift register and the monitor circuit,
The monitor circuit selector, the display device according to claim 2, wherein supplied to the fourth switch or fifth switch the horizontal start pulse as said select pulse in response to the switching signal.

The selector includes a first transfer line for transferring the horizontal start pulse as the select pulse to the fourth switch;
A second transfer line for transferring the horizontal start pulse as the select pulse to the fifth switch;
When the switching signal that has been instructed to the first scanning operation, a first select switch the first transfer line which connects the supply line of the horizontal start pulse,
When the switching signal that has been instructed to the second scanning operation, a second select switch the second transfer line which connects the supply line of the horizontal start pulse,
The fourth switch to which the first transfer line or the second transfer line connected to the horizontal start pulse supply line is connected to the first transfer line or the second transfer line. or display device of claim 3 having the potential setting means for holding a potential capable of holding the fifth switch non-conductive.

The display device according to claim 1, wherein the number of shift stages in the shift register of the horizontal scanner is an even number.

The display device according to claim 1, wherein the display element of the pixel is a liquid crystal cell.

A monitor line held at a first potential;
A clock signal and an inverted clock signal that are at least opposite to each other as a reference for horizontal scanning are generated, and a change in the potential of the monitor line is monitored. A control circuit for correcting the signal generation timing;
A display panel including a pixel portion in which a plurality of pixels are arranged in a matrix and a signal line is wired for each pixel column, a horizontal scanner, and a monitor circuit;
Irradiating means for irradiating the display panel with light;
Projecting means for projecting light that has passed through the display panel onto a screen,
The horizontal scanner of the above display panel
A plurality of shift stages are connected in cascade, and a first scan operation that sequentially shifts from the first stage to the last stage and a second scan operation that sequentially shifts from the last stage to the first stage can be switched according to a switching signal. Or a shift register that sequentially outputs shift pulses from each shift stage in synchronization with the clock signal and the inverted clock signal during the second scan operation;
A first switch group that alternately and sequentially extracts the clock signal and the inverted clock signal in response to the shift pulse output from the corresponding shift stage of the shift register, and outputs the sample signal as a sample hold pulse;
A second switch group that sequentially samples a video signal in response to a sample hold pulse by each switch of the first switch group and supplies the video signal to a corresponding signal line of the pixel unit,
The monitor circuit of the display panel is
When the switching signal indicates the first scan operation in response to the switching signal, the clock signal and the inverted clock signal are different from the signals extracted by the first shift stage of the shift register in the horizontal scanner. If the signal is extracted and the second scan operation is instructed, a signal different from the signal extracted by the last shift stage of the shift register in the horizontal scanner is extracted from the clock signal and the inverted clock signal, and the sample hold pulse is extracted. A selector part that outputs as
And a third switch for setting the potential of the monitor line to a second potential in response to a sample hold pulse by the selector unit.

The selector unit receives a select pulse, extracts the clock signal, and outputs a sample hold pulse to the third switch;
A fifth switch that receives the select pulse, extracts the inverted clock signal, and outputs it to the third switch as a sample hold pulse;
When the switch signal is received and the switch signal instructs the first scan operation, the select pulse is output to the fourth switch and the second scan operation is indicated. The projection display device according to claim 7 , further comprising: a selector that outputs the select pulse to the fifth switch.

The first scan operation and the second scan operation are started in response to a horizontal start pulse, and the horizontal start pulse is supplied to the first shift stage of the shift register and the monitor circuit during the first scan operation. At the time of the second scan operation, it is supplied to the final shift stage of the shift register and the monitor circuit,
The projection display device according to claim 8 , wherein the selector of the monitor circuit supplies the horizontal start pulse as the select pulse to the fourth switch or the fifth switch in response to the switching signal.

The selector includes a first transfer line for transferring the horizontal start pulse as the select pulse to the fourth switch;
A second transfer line for transferring the horizontal start pulse as the select pulse to the fifth switch;
A first select switch for connecting the first transfer line to the horizontal start pulse supply line when the switching signal indicates the first scan operation;
A second select switch for connecting the second transfer line to the horizontal start pulse supply line when the switching signal indicates the second scan operation;
The fourth switch to which the first transfer line or the second transfer line connected to the horizontal start pulse supply line is connected to the first transfer line or the second transfer line. or projection display device according to claim 9, further comprising a potential setting means for holding a potential capable of holding the fifth switch non-conductive.

The projection display device according to claim 7 , wherein the number of shift stages in the shift register of the horizontal scanner is an even number.

The projection display device according to claim 7 , wherein the display element of each pixel of the pixel unit is a liquid crystal cell.