JP3849342B2

JP3849342B2 - Electro-optical device manufacturing method, electro-optical device, and projector

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Publication number: JP3849342B2
Application number: JP10973399A
Authority: JP
Inventors: 正夫村出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-04-16
Filing date: 1999-04-16
Publication date: 2006-11-22
Anticipated expiration: 2019-04-16
Also published as: JP2000305109A

Description

【０００１】
【発明の属する技術分野】
本発明は、電気光学装置の製造方法及び電気光学装置の技術分野に属し、特に基板と画素電極との間に、薄膜トランジスタ（Thin Film Transistor:以下適宜、ＴＦＴと称す）、薄膜ダイオード（Thin Film Diode:以下適宜、ＴＦＤと称す）等の画素スイッチング用素子やこれに接続されるデータ線、走査線、容量線などの配線等が層間絶縁膜を介して積層形成される形式の電気光学装置の製造方法及び電気光学装置の技術分野に属する。
【０００２】
【背景技術】
従来この種の電気光学装置は、一対の基板間に液晶等の電気光学物質が挟持されてなり、一方の基板には、マトリクス状に複数の画素電極が設けられる。ここで、画素電極表面に段差や凹凸があったのでは、液晶の配向不良等による表示不良を招く。より詳細には、このような段差や凹凸は画素電極表面に設けられる配向膜表面の段差や凹凸となって、そのラビング処理時におけるラビングむらを招き、当該ラビング処理により規定される液晶の配向不良が引き起こされて、最終的には画像表示品質の低下を招くのである。通常は、このような段差や凹凸によるラビングむらを最小限に抑えるために、画素部における装置構成に依存して決まる最も大きい段差（例えば、データ線に沿った段差）に沿ってラビング処理が施される。但し、このようにラビング処理を施すと、特に３枚の電気光学装置を３枚のライトバルブとして組み合わせて用いる複板式カラープロジェクタの場合には、３つの光を合成するために３枚のライトバルブのうちの１枚を反転させて使用するため、１枚のライトバルブでは視認不可能な程度のラビングむらによる色むらが、３枚のライトバルブを組み合わせることで増長されて視認可能な程度の色むらとなってしまう事態を招く。
【０００３】
このため、一方の基板上において画素電極の下地膜となる最上層の層間絶縁膜の表面を平坦化することが好ましい。即ち、最上層の層間絶縁膜を平坦化すれば、基本的にラビングむらを低減できる。更に、前述した複板式カラープロジェクタの場合にも、反転して使用される１枚のライトバルブとそれ以外の２枚のライトバルブとの間で、ラビングむらの傾向を同じにできるラビング方向を選択可能となるため、前述した光合成時における表示むらの増長作用を抑えることも可能となる。これに加えて、段差のない配向膜を設ければ、良好な垂直配向も可能となり高コントラストの表示に繋がる。
【０００４】
そこで従来は、最上層の層間絶縁膜の表面を、例えば有機ＳＯＧ（Spin On Glass）や有機ポリイミド膜等の有機膜をスピンコートした平坦化膜から形成したりする。
【０００５】
【発明が解決しようとする課題】
しかしながら、有機膜をスピンコートする技術による平坦化の場合には、装置使用時の光による有機膜の劣化が顕著であるという根本的な問題点がある。特に強い光を用いるプロジェクタ用途の場合などには、この問題点は非常に深刻化してしまう。
【０００６】
そこで、半導体製造装置の技術分野等で用いられているＣＭＰ（Chemical Mechanical Polishing）処理等の研磨技術を応用して、この種の電気光学装置における層間絶縁膜の平坦化を図ることが考えられる。
【０００７】
しかしながら、この種の電気光学装置における層間絶縁膜に対してＣＭＰ処理の如き研磨を施すと、研磨時に層間絶縁膜にクラックが生じて、不良品率が上昇してしまうという問題点がある。更に、マザー基板の中央付近と周辺付近とで研磨量が相異なってしまうため、均一な膜厚制御を行うことが困難となり、最終的に一定品質の装置を製造することが困難となるという問題点もある。特に、高精細な電気光学装置になると、駆動周波数が非常に高くなると共に配線ピッチが微細化されるため、画像信号を供給するためのデータ線には、一般に低抵抗で時定数の小さいＡｌ（アルミニウム）膜を用いる必要がある。しかるに、Ａｌは低融点金属であるため、当該データ線形成後には、５００℃以上の熱処理はできないので、一般にこれより高い温度による熱焼成が十分に施された緻密な層間絶縁膜を形成できない。この結果、緻密でない層間絶縁膜に対して研磨を施さざるを得ないため、上述した研磨時にクラックが生じたり、信頼性を劣化させたり、均一な膜厚制御が困難である点は実用上非常に深刻な問題点となる。
【０００８】
本発明は上述の問題点に鑑みなされたものであり、比較的容易に画素電極を平坦化可能であると共に平坦化処理に伴う製造歩留まりの低下を抑制可能である、高品位の画像表示が可能な電気光学装置の製造方法及び該方法により製造された電気光学装置を提供することを課題とする。
【０００９】
【課題を解決するための手段】
本発明の電気光学装置の製造方法は上記課題を解決するために、基板上に画素スイッチング用素子を形成する工程と、該画素スイッチング用素子の上方に一の層間絶縁膜を形成する工程と、該一の層間絶縁膜を平坦化する工程と、該平坦化された一の層間絶縁膜上にデータ線を形成する工程と、該データ線上に他の層間絶縁膜を形成する工程と、該他の層間絶縁膜上に画素電極を形成する工程とを含み、前記他の層間絶縁膜を形成する工程においては、前記データ線の有無に起因して前記他の層間絶縁膜に段差が形成され、前記画素電極を形成する工程では、前記データ線と前記画素電極とが重ならないように、前記段差の低い側に前記画素電極を形成することを特徴とする。
【００１０】
本発明の電気光学装置の製造方法によれば、先ず、基板上に、例えばＴＦＴ素子、ＴＦＤ素子等の画素スイッチング用素子が形成され、この画素スイッチング用素子の上方に、一の層間絶縁膜が形成される。従ってこの時点で、基板及び一の層間絶縁膜の間に存在する画素スイッチング用素子やその配線などにより、一の層間絶縁膜の表面には段差が生じている。続いて、一の層間絶縁膜が平坦化される。次に、平坦化された一の層間絶縁膜上に、一のコンタクトホールを介して画素スイッチング用素子の一の端子（例えば、ＴＦＴにおけるソース）に接続されるように、データ線が形成される。次に、データ線上に他の層間絶縁膜が形成される。最後に、このように形成された他の層間絶縁膜上に、他のコンタクトホールを介して画素スイッチング用素子の他の端子（例えば、ＴＦＴにおけるドレイン）に接続されるように画素電極が形成される。
【００１１】
このように、一の層間絶縁膜を平坦化した後に、Ａｌ等の（時定数に優れているが）低融点の金属からデータ線を形成する場合にも、一の層間絶縁膜に対しては、当該データ線を構成する材料の融点とは無関係に熱処理を施すことが可能となる。即ち、データ線を形成する以前に実施される熱焼成により、緻密な一の層間絶縁膜を形成することが可能となる。この結果、緻密な一の層間絶縁膜を研磨等により平坦化しても、研磨等によりクラックが生じる可能性が低減され、最終的に装置良品率を向上できる。また、緻密な一の層間絶縁膜を平坦化するので、マザー基板の中央付近と周辺付近とでの研磨量の差も低減され、平坦化後における一の層間絶縁膜の膜厚をマザー基板面内で均一化できる。
【００１２】
以上の結果、本発明の電気光学装置の製造方法によれば、比較的容易に画素電極を平坦化可能であり、高精細な電気光学装置に対応すべく時定数に優れた材料をデータ線に用いつつ、平坦化処理に伴う製造歩留まりの低下を抑制可能である。この結果、段差の殆どない画素電極を用いて、特に高精細な画像表示が可能な電気光学装置を製造できる。
【００１３】
本発明の電気光学装置の製造方法の一の態様では、前記平坦化する工程は、研磨処理により平坦化する工程を含む。
【００１４】
この態様によれば、一の層間絶縁膜は、研磨処理により平坦化される。この際特に、データ線を形成する以前に実施される熱焼成により形成可能な緻密な一の層間絶縁膜を、研磨処理により平坦化しても、研磨によりクラックが生じる可能性が低減される。また、緻密な一の層間絶縁膜を研磨処理により平坦化するので、マザー基板の中央付近と周辺付近とでの研磨量の差も低減される。
【００１５】
この態様では、研磨処理は、ＣＭＰ（Chemical Mechanical Polishing）処理であってもよい。
【００１６】
この場合には特に、熱焼成により形成可能な緻密な一の層間絶縁膜を、ＣＭＰ処理により平坦化しても、クラックが生じる可能性が低減される。
【００１７】
本発明の電気光学装置の製造方法の他の態様では、前記一の層間絶縁膜は、シリコン酸化膜からなる。
【００１８】
この態様によれば、当該シリコン酸化膜からなる一の層間絶縁膜に対して熱焼成を実施することにより、緻密な一の層間絶縁膜を形成することが可能となる。更に、このようにシリコン酸化膜からなる一の層間絶縁膜は、研磨処理等によるクラック発生を低減しつつ良好に平坦化可能である。
【００１９】
この態様では、前記一の層間絶縁膜を形成する工程は、ＴＥＯＳ（テトラエトキシオルソシリケート）を原料として前記シリコン酸化膜を形成する工程を含んでもよい。
【００２０】
このようにすれば、ＴＥＯＳを原料としてシリコン酸化膜からなる一の層間絶縁膜が形成される。ＴＥＯＳを原料とすれば、熱焼成を実施することにより緻密となる一の層間絶縁膜を、非常に厚く積むことも可能となる。このため、画素スイッチング用素子等の存在に起因した段差が比較的大きくても、当該一の層間絶縁膜を用いて十分に平坦化することが可能となる。
【００２１】
本発明の電気光学装置の製造方法の他の態様では、前記一の層間絶縁膜を形成する工程と前記平坦化する工程との間に、前記一の層間絶縁膜に対し７００℃以上の熱処理を施す工程を更に含む。
【００２２】
この態様によれば、ＴＥＯＳを原料としてシリコン酸化膜からなる一の層間絶縁膜が形成された後、当該一の層間絶縁膜に対し７００℃以上の熱処理が施される。即ち、ＴＥＯＳを原料とするシリコン酸化膜に対して７００℃以上の熱焼成を施すことにより、非常に緻密な膜が得られる。また、この熱処理及び平坦化の後にデータ線は形成されるので、７００℃以上の熱処理により溶解するような材料からデータ線を形成しても何ら問題は生じない。
【００２３】
本発明の電気光学装置の製造方法の他の態様では、前記データ線を平面的に見て少なくとも部分的に覆う非光透過膜を形成する工程を更に含む。
【００２４】
この態様によれば、データ線を平面的に見て少なくとも部分的に覆う非光透過膜が形成される。このような非光透過膜は、当該電気光学装置の積層構造における、基板と画素スイッチング用素子との間、画素スイッチング用素子と一の層間絶縁膜との間、一の層間絶縁膜と他の層間絶縁膜との間、基板に対向する対向基板上などに形成されてよい。このように形成された非光透過膜により、一の層間絶縁膜上に形成されたデータ線の有無に起因した段差による、データ線に沿った画像表示領域における光抜け等の表示不良個所を、当該非光透過膜により隠せる。この結果、高コントラストの画像表示が可能となる。
【００２５】
この非光透過膜を形成する態様では、前記画素スイッチング用素子を形成する工程と前記画素電極を形成する工程との間において前記非光透過膜を形成する工程と同時に且つ導電性を有する前記非光透過膜と同一膜から、前記画素電極と前記画素スイッチング用素子とを電気的に接続するための導電膜を形成する工程を更に含んでもよい。
【００２６】
このようにすれば、上述した非光透過膜を形成する工程と同時に且つ非光透過膜と同一膜から、画素電極と画素スイッチング用素子の他の端子（例えば、ＴＦＴのドレイン）とを接続するための導電膜が形成される。即ち、導電膜により、画素電極と画素スイッチング用素子の他の端子とを中継可能となるので、深いコンタクトホールで直接両者を接続する場合と比較して、コンタクトホールの開孔が容易となり且つコンタクトホールの小径化も可能となる。従って特に、平坦化される一の層間絶縁膜を厚く積んだ場合にも、当該コンタクトホールの開孔が問題となることはない。
【００２７】
この非光透過膜を形成する態様では、前記非光透過膜を形成する工程と同時に且つ前記非光透過膜と同一膜から、前記画素スイッチング用素子を構成する薄膜トランジスタの少なくともチャネル領域並びに該チャネル領域及びドレイン領域の接合部を平面的に見て覆う遮光膜を形成する工程を更に含んでもよい。
【００２８】
このようにすれば、上述した非光透過膜を形成する工程と同時に且つ非光透過膜と同一膜から、画素スイッチング用素子を構成する薄膜トランジスタの少なくともチャネル領域並びに該チャネル領域及びドレイン領域の接合部を平面的に見て覆う遮光膜が形成される。即ち、遮光膜により、チャネル領域及び接合部における光電効果による薄膜トランジスタの光によるリーク電流を防止可能となる。
【００２９】
この非光透過膜を形成する態様では、前記非光透過膜を形成する工程では、前記非光透過膜と前記画素電極とが平面的に見て少なくとも部分的に重なるように前記非光透過膜を形成してもよい。
【００３０】
このようにすれば、非光透過膜と画素電極とが平面的に見て少なくとも部分的に重なるので、当該重なった非光透過膜により各画素の開口領域の輪郭を少なくとも部分的に規定できる。
【００３１】
この場合特に、前記データ線を形成する工程及び前記画素電極を形成する工程では、前記データ線と前記画素電極とが平面的に見て少なくとも部分的に重ならないように前記データ線と前記画素電極とを形成してもよい。
【００３２】
このようにすれば、データ線と画素電極とが平面的に見て少なくとも部分的に重ならないので、データ線と画素電極とが他の層間絶縁膜を介して対向することにより発生する寄生容量（例えば、ＴＦＴにおけるソース及びドレイン間における寄生容量）を極く小さくできる。この結果、ゴーストやムラの発生を防ぐことで、画質向上を図れる。
【００３３】
本発明の電気光学装置の製造方法の他の態様では、前記平坦化する工程と前記データ線を形成する工程との間に、前記一のコンタクトホールを開孔すると同時に前記データ線を形成する際のアラインメントマークとなる開孔部を開孔する工程を更に含む。
【００３４】
この態様によれば、平坦化された一の層間絶縁膜に対して、一のコンタクトホールが開孔される時に、データ線を形成する際のアラインメントマークとなる開孔部も同時に開孔される。即ち、平坦化された一の層間絶縁膜にはアラインメントマークが開孔されており、Ａｌ膜等が全面に形成された時点で、当該アラインメントマークに対応してＡｌ膜等に窪みができるので、これを位置決め基準として、データ線を形成可能となる。
【００３５】
本発明の電気光学装置の製造方法の他の態様では、前記データ線の膜厚と前記画素電極の膜厚がほぼ等しいことを特徴とする。
【００３６】
この態様によれば、データ線の膜厚と画素電極の膜厚とがほぼ相殺できるので、配向膜の表面をほぼ平坦にすることができる。
【００３７】
本発明の電気光学装置は上記課題を解決するために、基板上に、画素スイッチング用素子と、該画素スイッチング用素子の上方に形成され且つ平坦化された一の層間絶縁膜と、該一の層間絶縁膜上に形成されたデータ線と、該データ線上に形成された他の層間絶縁膜と、該他の層間絶縁膜上に形成された画素電極とを備え、前記他の層間絶縁膜には、前記データ線の有無に起因して段差が形成されており、前記画素電極は、前記データ線と重ならないように前記段差の低い側に形成されていることを特徴とする。
【００３８】
本発明の電気光学装置によれば、一の層間絶縁膜は、画素スイッチング用素子の上方に形成されており、平坦化されている。データ線は、一の層間絶縁膜上に形成されており、一のコンタクトホールを介して画素スイッチング用素子の一の端子に接続されている。画素電極は、他の層間絶縁膜上に形成されており、他のコンタクトホールを介して画素スイッチング用素子の他の端子に接続されている。
【００３９】
従って、本発明の電気光学装置は、上述した本発明の電気光学装置の製造方法により好適に製造可能であり、比較的低コストであり且つ装置信頼性が高く、特に高精細な画像表示が可能となる。
【００４０】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【００４１】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００４２】
（第１実施形態）
本発明の第１実施形態における電気光学装置の構成について、図１から図４を参照して説明する。図１は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、図２は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図であり、図４は、図２のＢ−Ｂ’断面図である。尚、図３及び図４においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４３】
図１において、本実施形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極９ａと当該画素電極９ａを制御するためのＴＦＴ３０がマトリクス状に複数形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例として液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に、容量線３ｂとの間で蓄積容量７０を付加する。
【００４４】
図２において、電気光学装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介して例えばポリシリコン膜からなる半導体層１ａのうち後述のソース領域に電気接続されている。画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気接続されている。また、半導体層１ａのうち図中右下がりの斜線領域で示したチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置された画素スイッチング用ＴＦＴ３０が設けられている。
【００４５】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って図中上方に突出した突出部とを有する。
【００４６】
次に図３の断面図に示すように、電気光学装置は、透明な一方の基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される透明な他方の基板の一例を構成する対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００４７】
他方、対向基板２０には、その全面に渡って対向電極（共通電極）２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００４８】
ＴＦＴアレイ基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００４９】
対向基板２０には、更に図３に示すように、各画素の非開口領域に、一般にブラックマスク或いはブラックマトリクスと称される第２遮光膜２３が設けられている。このため、対向基板２０の側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’に侵入することはない。更に、第２遮光膜２３は、コントラストの向上、カラーフィルタを形成した場合における色材の混色防止などの機能を有する。
【００５０】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材（スペーサ）が混入されている。
【００５１】
更に、ＴＦＴアレイ基板１０と複数の画素スイッチング用ＴＦＴ３０との間には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。下地絶縁膜１２は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。
【００５２】
本実施形態では、半導体層１ａを高濃度ドレイン領域１ｅから延設して第１蓄積容量電極１ｆとし、これに対向する容量線３ｂの一部を第２蓄積容量電極とし、ゲート絶縁膜を含んだ絶縁薄膜２を走査線３ａに対向する位置から延設してこれらの電極間に挟持された第１誘電体膜とすることにより、蓄積容量７０が構成されている。
【００５３】
図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁薄膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つがコンタクトホール８を介して接続されている。また、走査線３ａ及び容量線３ｂの上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第１層間絶縁膜４が形成されている。更に、データ線６ａ及び第１層間絶縁膜４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第２層間絶縁膜７が形成されている。前述の画素電極９ａは、このように構成された第２層間絶縁膜７の上面に設けられている。
【００５４】
図４に示すように、図３で左右に相隣接する画素電極９ａの間隙に位置する各画素の非開口領域には、データ線６ａが設けられており、データ線６ａにより各画素の開口領域の輪郭のうちデータ線６ａに沿った部分が規定されており、且つデータ線６ａにより当該非開口領域における光抜けが防止されている。また、データ線６ａの下には、蓄積容量７０が形成されており、非開口領域の有効利用が図られている。
【００５５】
本実施形態では特に、図３及び図４に示すように、第１層間絶縁膜４は、その上面が平坦化されており、第１層間絶縁膜４の下方に位置するＴＦＴ３０、蓄積容量７０、走査線３ａ及び容量線３ｂの存在による第１層間絶縁膜４の下地表面の段差を吸収するように構成されている。即ち、第１層間絶縁膜４は、後述の製造工程において、先ず当該下地表面の段差以上の厚みに積まれ、熱焼成処理を経て、ＣＭＰ法等の研磨処理により、当初最も低かった部分が研磨されるまで研磨され、更に走査線３ａや容量線３ｂが露出しない程度の厚みまで研磨されることにより、表面がほぼ完全に平らとなるように形成されている。そして、このように平坦化された第１層間絶縁膜４上に、コンタクトホール５を介してＴＦＴ３０の高濃度ソース領域１ｄに接続されるように、データ線６ａが形成されている。
【００５６】
特にこのような製造工程において、第１層間絶縁膜４を平坦化した後に、第１層間絶縁膜４に対して、データ線６ａを構成する低融点金属であるＡｌの融点とは無関係に、７００℃以上の熱処理（熱焼成）が施されているため、第１層間絶縁膜４は緻密な絶縁膜として構成されている。この結果、第１層間絶縁膜４を研磨処理により平坦化する際に、クラックが生じる可能性が低減され、最終的に高い装置良品率が実現されている。また、緻密な第１層間絶縁膜４が平坦化されるため、マザー基板の中央付近と周辺付近とでの研磨量の差も低減されており、平坦化後における第１層間絶縁膜４の膜厚は、マザー基板面内で均一化されている。
【００５７】
以上の結果、本実施形態によれば、時定数に優れたＡｌ等の低融点金属材料からデータ線６ａを構成しつつも、この融点と無関係な高温の熱焼成処理が施されることにより緻密化された第１層間絶縁膜４における平坦化処理に伴う製造歩留まりの低下が抑制されており、最終的に低コストで高精細な電気光学装置が実現されている。
【００５８】
更に、このように第１層間絶縁膜４が平坦化されおり、段差の殆どない画素電極９ａ上に形成された配向膜１６に対しラビング処理を施せばよいので、そのラビング方向は段差方向による制約を受けなくて済む。このため特に、液晶層５０としてＴＮ（Twisted Nematic）液晶を用いた際に、データ線６ａの方向（図２で上下方向）に対して４５度の方向にラビングすることにより、前述した複板式カラープロジェクタにおいても、反転して使用される１枚のライトバルブとそれ以外の２枚のライトバルブとの間で明視方向を同じにできるので、３枚のライトバルブを組み合わせることで色むらが増長される事態を防ぐことも可能となる。また、このような構成を持つ電気光学装置をＶＡ(Vertically Aligned)モードの液晶装置に適用すれば、段差の殆どない画素電極９ａにより高精度の垂直配向を得ることができる。
【００５９】
以上説明した第１実施形態では、画素スイッチング用ＴＦＴ３０は、好ましくは図３に示したようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
【００６０】
尚、本実施形態の各コンタクトホール（８及び５）の平面形状は、円形や四角形或いはその他の多角形状等でもよいが、円形は特にコンタクトホールの周囲の層間絶縁膜等におけるクラック防止に役立つ。そして、良好な電気接続を得るために、ドライエッチング後にウエットエッチングを行って、これらのコンタクトホールに夫々若干のテーパをつけることが好ましい。
【００６１】
（第１実施形態の製造プロセス）
次に、以上のような構成を持つ第１実施形態における電気光学装置を構成するＴＦＴアレイ基板側の製造プロセスについて、図５を参照して説明する。尚、図５は各工程におけるＴＦＴアレイ基板側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図である。
【００６２】
先ず図５の工程（ａ）に示すように、薄膜形成技術を用いて、ＴＦＴアレイ基板１０上に、ＴＦＴ３０及び蓄積容量７０を形成する。
【００６３】
より具体的には、先ず石英基板、ハードガラス基板、シリコン基板等のＴＦＴアレイ基板１０を用意し、この上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなり、膜厚が約５００〜２０００ｎｍの下地絶縁膜１２を形成する。次に、下地絶縁膜１２の上に、減圧ＣＶＤ等によりアモルファスシリコン膜を形成しアニール処理を施すことにより、ポリシリコン膜を固相成長させる。或いは、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜を直接形成する。次に、このポリシリコン膜に対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、図２に示した如き第1蓄積容量電極１ｆを含む所定パターンを有する半導体層１ａを形成する。次に、熱酸化すること等により、ＴＦＴ３０のゲート絶縁膜と共に蓄積容量形成用の第１誘電体膜を含む絶縁薄膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁薄膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。次に、減圧ＣＶＤ法等によりポリシリコン膜を約１００〜５００ｎｍの厚さに堆積し、更にＰ（リン）を熱拡散して、このポリシリコン膜を導電化した後、フォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａ及び容量線３ｂを形成する。尚、走査線３ａ及び容量線３ｂは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。次に、低濃度及び高濃度の２段階で不純物イオンをドープすることにより、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを含む、ＬＤＤ構造の画素スイッチング用ＴＦＴ３０を形成する。
【００６４】
尚、図５の工程（ａ）と並行して、ＴＦＴから構成されるデータ線駆動回路、走査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺部に形成してもよい。
【００６５】
次に図５の工程（ｂ）に示すように、走査線３ａ、容量線３ｂ、絶縁薄膜２及び下地絶縁膜１２からなる積層体における段差のある上面を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜４’（研磨処理後に第２層間絶縁膜４となる膜）を形成する。続いて、層間絶縁膜４’に対して、７００℃以上の温度で熱焼成を施す。層間絶縁膜４’の膜厚は、このような積層体上面の段差を吸収するのに十分な厚みに設定される。本実施形態では特に、７００℃以上の熱焼成を行うため、２０００ｎｍ程度の比較的厚い絶縁膜であっても、緻密であり次に行われる研磨処理に対してクラックが発生し難い良質の絶縁膜が得られる。尚、この熱焼成と並行して或いは相前後して、半導体層１ａを活性化するために約１０００℃のアニール処理を行ってもよい。
【００６６】
次に図５の工程（ｃ）に示すように、層間絶縁膜４’をＣＭＰ法等の研磨処理により平坦化する。具体的には、例えば研磨プレート上に固定された研磨パッド上に、シリカ粒を含んだ液状のスラリー（化学研磨液）を流しつつ、スピンドルに固定した基板表面（層間絶縁膜４’の側）を、回転接触させることにより、層間絶縁膜４’の表面を研磨する。そして、走査線３ａ及び容量線３ｂが露出する前に、時間管理により或いは適当なストッパ層をＴＦＴアレイ基板１０上の所定位置に形成しておくことにより、研磨処理をストップ（停止）する。この結果、膜厚が約５００〜１５００ｎｍであると共に上面が平坦化された第１層間絶縁膜４が完成する。
【００６７】
次に図５の工程（ｄ）に示すように、データ線６ａと半導体層１ａの高濃度ソース領域１ｄを電気接続するためのコンタクトホール５を研磨処理により研磨された第１層間絶縁膜４及び絶縁薄膜２に開孔する。また、走査線３ａや容量線３ｂを基板周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により開孔することができる。続いて、第１層間絶縁膜４の上に、スパッタリング処理等により、Ａｌ等の低抵抗金属膜や金属シリサイド膜を約１００〜５００ｎｍの厚さに堆積した後、フォトリソグラフィ工程及びエッチング工程等により、所定パターンのデータ線６ａを形成する。
【００６８】
次に図５の工程（ｅ）に示すように、データ線６ａ上に第２層間絶縁膜７が形成され、画素電極９ａと高濃度ドレイン領域１ｅとを電気接続するためのコンタクトホール８を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより形成する。続いて、第２層間絶縁膜７の上に、スパッタリング処理等により、ＩＴＯ膜等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積し、更にフォトリソグラフィ工程及びエッチング工程等により、画素電極９ａを形成する。尚、当該電気光学装置を反射型として用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【００６９】
以上のように本実施形態の製造方法によれば、第１層間絶縁膜４を平坦化した後に、データ線６ａを形成するため、データ線６ａの材料である時定数に優れたＡｌ等が、低融点金属であるのも拘わらず、この融点と無関係である高温で第１層間絶縁膜４に対して熱焼成を十分に施すことができる。即ち、データ線６ａを形成する工程（ｄ）以前に実施される工程（ｂ）における熱焼成により、緻密な第１層間絶縁膜４を形成することが可能とされている。この結果、工程（ｃ）において、第１層間絶縁膜４を研磨処理しても、クラックが生じる可能性が低減され、最終的に装置良品率を向上できる。また、緻密な第１層間絶縁膜４を平坦化するので、マザー基板の中央付近と周辺付近とでの研磨量の差も低減され、平坦化後における第１層間絶縁膜４の膜厚をマザー基板面内で均一化できる。更に、第１層間絶縁膜４は、欠陥の少ない緻密な膜で形成できるため、研磨処理時に発生する水分を浸透して、ＴＦＴ３０等の特性を劣化させることがないため、高信頼性を実現できる。特に、本製造方法によれば、平坦化処理としてＣＭＰ法等の研磨処理を施せばよいので、従来の製造方法と比べても工程増によるコスト高を殆ど招かなくて済む。
【００７０】
以上説明した本実施形態の製造方法では特に、第２層間絶縁膜は、酸化シリコン膜から形成するのが好ましい。このように形成すれば、酸化シリコン膜からなる層間絶縁膜４’に対して熱焼成を実施することにより、緻密な第１層間絶縁膜４を形成することが可能となる。更に、このような酸化シリコン膜を、ＴＥＯＳを原料として形成するのがより好ましい。このようにＴＥＯＳを原料としてシリコン酸化膜からなる層間絶縁膜４’を形成すれば、熱焼成を実施することにより緻密となる層間絶縁膜４’を、非常に厚く（例えば、２０００ｎｍ程度まで）積むことも可能となる。このため、ＴＦＴ３０等の存在に起因した段差が大きくても（例えば、１０００ｎｍ以上あっても）、図５の工程（ｂ）及び（ｃ）におけて層間絶縁膜４’を用いて十分に平坦化することが可能となる。特にこのように工程（ｂ）で層間絶縁膜４’を厚く積めば、工程（ｃ）においてＣＭＰ処理等による平坦化処理を時間管理により停止する方式を採用しても、層間絶縁膜４’が過剰研磨により突き抜けてしまう可能性も低減できる。加えて、このようにＴＥＯＳを原料としてシリコン酸化膜からなる層間絶縁膜４’を形成する場合には、７００℃以上の熱焼成を施せば、非常に緻密であり研磨処理によりクラックし難い極めて良好な絶縁膜を得ることが出来る。
【００７１】
以上説明した本実施形態の製造方法では、図５の工程（ｄ）においてデータ線６ａを形成する前にコンタクトホール５を開孔すると同時にデータ線６ａを形成する際のアラインメントマークとなる開孔部をＴＦＴアレイ基板１０上の所定位置に開孔することが好ましい。ただし、平坦化された第１層間絶縁膜４上に、スパッタリング等によりＡｌ薄膜等が全面に形成された時点では、当該Ａｌ薄膜等が非光透過性であり且つその表面が平坦では、Ａｌ薄膜等の下に位置する配線等とデータ線６ａとの位置関係決めが不可能となる。しかるに、このように平坦化された第２層間絶縁膜４の所定位置にアラインメントマーク（開孔部）を開孔しておけば、Ａｌ薄膜等が全面に形成された時点で、当該アラインメントマークに対応してＡｌ薄膜等に窪みができる。この結果、これの窪みを位置決め基準として、データ線６ａを形成可能となるので便利である。しかも、係るアラインメントマークを、コンタクトホール５と同時に開孔すれば、アラインメントマーク専用の開孔工程を必要としないため、製造工程上極めて有利である。
【００７２】
（第２実施形態）
本発明の第２実施形態における電気光学装置の構成について、図６から図８を参照して説明する。図６は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図７は、図６のＣ−Ｃ’断面図であり、図８は、図６のＤ−Ｄ’断面図である。尚、図７及び図８においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。尚、図６から図８に示した第２実施形態において図２から図４に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。
【００７３】
第２実施形態では、第１実施形態と比べて、以下の点が異なり、その他の構成については第１実施形態の場合と同様である。
【００７４】
即ち図６及び図７に示すように、上下に相隣接する画素電極９ａ間の間隙における走査線３ａに沿った領域（図６中右下がりの粗い斜線で示した領域）には夫々、島状の導電層（以下、第１バリア層と称す）８０ａが設けられており、画素電極９ａは、第１バリア層８０ａを中継して、コンタクトホール８ａ及び８ｂを介して高濃度ドレイン領域１ｅに電気接続されている。更に図６及び図８に示すように、左右に相隣接する画素電極９ａ間の間隙におけるデータ線６ａに沿った領域（図６中右下がりの粗い斜線で示した領域）には夫々、第２バリア層８０ｂが設けられており、第２バリア層８０ｂと容量線３ｂとがコンタクトホール８ｃを介して接続されている。
【００７５】
また、図６から図８に示すように、第２実施形態では、第１蓄積容量電極１ｆに対向する容量線３ｂの一部を第２蓄積容量電極とし、ゲート絶縁膜を含んだ絶縁薄膜２を走査線３ａに対向する位置から延設してこれらの電極間に挟持された第１誘電体膜とすることにより、第１蓄積容量７０ａが構成されている。他方、第２蓄積容量電極と対向する第１バリア層８０ａの一部を第３蓄積容量電極とし、これらの電極間に第２誘電体膜８１を設けることにより、第２蓄積容量７０ｂが構成されている。そして、これら第１蓄積容量７０ａ及び第２蓄積容量７０ｂがコンタクトホール８ａを介して並列接続されて蓄積容量７０が構成されている。このように第２蓄積容量７０ｂを構成する第２誘電体膜８１は、酸化シリコン膜、窒化シリコン膜等でもよいし、多層膜から構成してもよい。一般にゲート絶縁膜等の絶縁薄膜２を形成するのに用いられる各種の公知技術（減圧ＣＶＤ法、プラズマＣＶＤ法、熱酸化法等）により、第２誘電体膜８１を形成可能である。
【００７６】
以上のように、第２実施形態では高濃度ドレイン領域１ｅと画素電極９ａとを第１バリア層８０ａを中継して電気接続するので、画素電極９ａからドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、コンタクトホール８ａ及びコンタクトホール８ｂの径を夫々小さくできる。
【００７７】
このような第１バリア層８０ａ及び第２バリア層８０ｂは、例えば高融点金属であるＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｂ（鉛）のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成するようにする。これにより、コンタクトホール８ｂを介して第1バリア層８０ａ及び画素電極９ａ間で良好な電気接続がとれる。
【００７８】
また特に図６及び図８に示すように、データ線６ａを平面的に見て少なくとも部分的に覆う遮光性の第２バリア層８０ｂが設けられているので、第２層間絶縁膜４上に形成されたデータ線６ａの有無に起因した段差による、データ線６ａに沿った画像表示領域における光抜け等の表示不良個所を、当該第２バリア層８０ｂにより隠せる。この結果、高コントラストの画像表示が可能となる。同様に、走査線３ａ及び容量線３ｂに沿った画像表示領域における光抜け等の表示不良個所を、第１バリア層８０ａにより隠せる。これらの結果、高コントラストの画像表示が可能となる。更に、第１バリア層８０ａと第２バリア層８０ｂとは、同一膜から同時に製造可能であるので、製造工程上有利である。特に、図６及び図８に示したように、第２バリア層８０ｂと画素電極９ａとが平面的に見て少なくとも部分的に重なるように形成されているため、当該重なった第２バリア層８０ｂにより各画素の開口領域の左右の輪郭を少なくとも部分的に規定できる。
【００７９】
尚、第２実施形態の電気光学装置を製造する場合には、上述の第１実施形態の電気光学装置を製造する方法における図５の工程（ａ）と工程（ｂ）との間に、第２誘電体膜８１を、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜から約２００ｎｍ以下の比較的薄い厚さに堆積し、これにコンタクトホール８ａ及び８ｃを反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより開孔する。更に、この上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜をスパッタリングにより堆積して、５０〜５００ｎｍ程度の膜厚の導電膜を形成し、これにフォトリソグラフィ工程及びエッチング工程等を施すことにより、第１バリア層８０ａ及び第２バリア層８０ｂを形成すればよい。
【００８０】
加えて、このように第１バリア層８０ａ及び第２バリア層８０ｂを形成する際に、これらと同一層から研磨処理に対するストッパ層をＴＦＴアレイ基板１０上の所定位置に形成してもよい。このようにストッパ層を形成しておけば、時間管理でなくストッパ層によりＣＭＰ処理の停止制御を行える。尚、この場合のストッパ層表面の検出は、例えばストッパ層が露出した際の摩擦係数の変化を検出する摩擦検出式、ストッパ層が露出した際に発生する振動を検出する振動検出式、ストッパ層が露出した際の反射光量の変化を検出する光学式により行えばよい。
【００８１】
（第３実施形態）
本発明の第３実施形態における電気光学装置の構成について、図９を参照して説明する。図９は、第１実施形態における図２のＢ−Ｂ’断面に対応するＴＦＴアレイ基板側部分の断面図である。また、図９においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。尚、図９に示した第３実施形態において図４に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。
【００８２】
図９において、第３実施形態では、第１実施形態と比べて、ＴＦＴアレイ基板１０上におけるデータ線６ａに対向する位置に第１遮光膜１１ａが設けられている点が異なる。また、このようにＴＦＴアレイ基板１０上に形成される第１遮光膜１１ａは、ＴＦＴ３０の少なくともチャネル領域１ａ’並びに該チャネル領域１ａ’及び低濃度ドレイン領域１ｃの接合部を平面的に見て覆う位置に設けられてもよい。このようにすれば、第１遮光膜１１ａにより、チャネル領域１ａ’及び接合部における光電効果によるＴＦＴ３０の特性劣化を防止可能となる。特にこのように第１遮光膜１１ａをＴＦＴアレイ基板１０とＴＦＴ３０との間に形成すれば、ＴＦＴアレイ基板１０側からの戻り光等の光に対する遮光が可能となる。また図９に示したように、第１遮光膜１１ａの縁と画素電極９ａの縁とが平面的に見て若干重なるように且つデータ線６ａの縁と画素電極９ａの縁とが平面的に見て重ならないように、これらの第１遮光膜１１ａ、画素電極９ａ及びデータ線６ａが平面レイアウトされている。即ち、図９において、データ線６ａの幅Ｗ１、左右に相隣接する画素電極９ａの間隔Ｗ２及び第１遮光膜１１ａの幅Ｗ３について、Ｗ１≦Ｗ２＜Ｗ３の関係が成立するようにこれらが設けられている。その他の構成については第１実施形態の場合と同様である。
【００８３】
この結果、第３実施形態によれば、画素電極９ａと重なる第１遮光膜１１ａにより各画素の開口領域の左右の輪郭を規定できる。同時に、データ線６ａと画素電極９ａとが重ならないので、両者が第３層間絶縁膜７を介して対向することにより発生する寄生容量、即ち、ＴＦＴ３０におけるソース及びドレイン間における寄生容量を極く小さくできる。更に、第２層間絶縁膜４上に形成されたデータ線６ａの有無に起因した段差を、画素電極９ａの有無により相殺できる。特に、図９において、データ線６ａの膜厚Ｄ１と画素電極９ａの膜厚Ｄ２とを等しくすれば、両者をほぼ完全に相殺できるので、配向膜１６の表面を非常に平坦にできる。尚、データ線６ａと画素電極９ａとの間に光が透過可能な間隙が空くが、この間隙は第１遮光膜１１ａにより隠されている。このため、データ線６ａと画素電極９ａとの間にで光抜け等の表示不良は生じない。また、このように構成すれば、対向基板２０側に第２遮光膜２３（図３参照）を設けないで済む。
【００８４】
第３実施形態の電気光学装置を製造する場合には、上述の第１実施形態の電気光学装置を製造する方法における図５の工程（ａ）において、ＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタリング、フォトリソグラフィ及びエッチングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の所定パターンの第１遮光膜１１ａを形成すればよい。
【００８５】
尚、第１遮光膜１１ａは、例えば走査線３ａやデータ線６ａ下に延設されて、定電位線に電気接続されてもよい。このように構成すれば、第１遮光膜１１ａに対向配置されるデータ線６ａやＴＦＴ３０に対し第１遮光膜１１ａの電位変動が悪影響を及ぼすことはない。この場合、定電位線としては、当該電気光学装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位線、接地電源、対向電極２１に供給される定電位線等が挙げられる。また、第１遮光膜１１ａの平面レイアウトとしては、データ線６ａ及び走査線３ａに沿って格子状でも良いし、データ線６ａやＴＦＴ３０を覆うように島状でもよい。
【００８６】
（第４実施形態）
本発明の第４実施形態における電気光学装置の構成について、図１０を参照して説明する。図１０は、第２実施形態における図６のＤ−Ｄ’断面に対応するＴＦＴアレイ基板側部分の断面図である。また、図１０においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。尚、図１０に示した第４実施形態において図８に示した第２実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。
【００８７】
図１０において、第４実施形態では、第２実施形態と比べて、遮光性の第２バリア層８０ｂの縁と画素電極９ａの縁とが平面的に見て若干重なるように且つデータ線６ａの縁と画素電極９ａの縁とが平面的に見て重ならないように、これらの第２バリア層８０ｂ、画素電極９ａ及びデータ線６ａが平面レイアウトされている。即ち、図１０において、データ線６ａの幅Ｗ１、左右に相隣接する画素電極９ａの間隔Ｗ２及びバリア層８０ｂの幅Ｗ４について、Ｗ１≦Ｗ２＜Ｗ４の関係が成立するようにこれらが設けられている。その他の構成については第２実施形態の場合と同様である。
【００８８】
この結果、第４実施形態によれば、画素電極９ａと重なる第２バリア層８０ｂにより各画素の開口領域の左右の輪郭を規定できる。同時に、データ線６ａと画素電極９ａとが重ならないので、両者が第３層間絶縁膜７を介して対向することにより発生する寄生容量、即ち、ＴＦＴ３０におけるソース及びドレイン間における寄生容量を極く小さくできる。更に、第２層間絶縁膜４上に形成されたデータ線６ａの有無に起因した段差を、画素電極９ａの有無により相殺できる。特に、図１０において、データ線６ａの膜厚Ｄ１と画素電極９ａの膜厚Ｄ２とを等しくすれば、両者を完全に相殺できるので、配向膜１６の表面を非常に平坦にできる。尚、データ線６ａと画素電極９ａとの間に光が透過可能な間隙が空くが、この間隙は第２バリア層８０ｂにより隠されている。このため、データ線６ａと画素電極９ａとの間にで光抜け等の表示不良は生じない。また、このように構成すれば、対向基板２０側に第２遮光膜２３（図３参照）を設けないで済む。
【００８９】
第４実施形態の電気光学装置の製造方法については、第２実施形態の場合とほぼ同様であるのでその説明は省略する。
【００９０】
（電気光学装置の全体構成）
以上のように構成された各実施形態における電気光学装置の全体構成を図１１及び図１２を参照して説明する。尚、図１１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１２は、図１２のＨ−Ｈ’断面図である。
【００９１】
図１１において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えば第２遮光膜２３と同じ或いは異なる材料から成る画像表示領域の周辺を規定する額縁としての第３遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路１０１の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図１２に示すように、図１１に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【００９２】
以上図１から図１２を参照して説明した各実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮモード、ＶＡモード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００９３】
以上説明した各実施形態における電気光学装置は、プロジェクタに適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー電気光学装置に各実施形態における電気光学装置を適用できる。更に、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【００９４】
本発明は、上述した各実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置の製造方法或いは電気光学装置もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】第１実施形態の電気光学装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】第１実施形態の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】第１実施形態の電気光学装置の製造プロセスを順を追って示す工程図である。
【図６】第２実施形態の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図７】図６のＣ−Ｃ’断面図である。
【図８】図６のＤ−Ｄ’断面図である。
【図９】第３実施形態の電気光学装置の図２のＢ−Ｂ’断面に対応する個所における断面図である。
【図１０】第４実施形態の電気光学装置の図６のＤ−Ｄ’断面に対応する個所における断面図である。
【図１１】各実施形態の電気光学装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１２】図１１のＨ−Ｈ’断面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１蓄積容量電極
２…絶縁薄膜
３ａ…走査線
３ｂ…容量線
４…第１層間絶縁膜
５…コンタクトホール
６ａ…データ線
７…第２層間絶縁膜
８…コンタクトホール
８ａ…コンタクトホール
８ｂ…コンタクトホール
８ｃ…コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１１ａ…第１遮光膜
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
２３…第２遮光膜
３０…画素スイッチング用ＴＦＴ
５０…液晶層
７０…蓄積容量
７０ａ…第１蓄積容量
７０ｂ…第２蓄積容量
８０ａ…第１バリア層
８０ｂ…第２バリア層
８１…第２誘電体膜[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to a technical field of a method for manufacturing an electro-optical device and an electro-optical device, and in particular, between a substrate and a pixel electrode, a thin film transistor (hereinafter referred to as a TFT as appropriate), a thin film diode (Thin Film Diode). Manufacturing of an electro-optical device of a type in which pixel switching elements such as TFD) and the like, data lines, scanning lines, capacitance lines, etc. connected thereto are laminated via an interlayer insulating film It belongs to the technical field of methods and electro-optical devices.
[0002]
[Background]
Conventionally, in this type of electro-optical device, an electro-optical material such as liquid crystal is sandwiched between a pair of substrates, and one substrate is provided with a plurality of pixel electrodes in a matrix. Here, if there are steps or irregularities on the surface of the pixel electrode, display failure due to liquid crystal alignment failure or the like is caused. More specifically, such a step or unevenness becomes a step or unevenness on the surface of the alignment film provided on the surface of the pixel electrode, resulting in uneven rubbing during the rubbing process, and poor liquid crystal alignment defined by the rubbing process. As a result, the image display quality is ultimately lowered. Normally, in order to minimize rubbing unevenness due to such steps and unevenness, rubbing processing is performed along the largest step (for example, a step along the data line) determined depending on the device configuration in the pixel portion. Is done. However, when the rubbing process is performed in this way, particularly in the case of a double-plate color projector using three electro-optical devices in combination as three light valves, three light valves are used to synthesize three lights. Since one of these is reversed and used, the color unevenness due to rubbing unevenness that is invisible to one light valve is increased by combining three light valves, and the color is visible Invite the situation to become uneven.
[0003]
For this reason, it is preferable to planarize the surface of the uppermost interlayer insulating film serving as the base film of the pixel electrode on one substrate. That is, rubbing unevenness can be basically reduced by flattening the uppermost interlayer insulating film. Furthermore, even in the case of the above-described multi-plate color projector, a rubbing direction is selected so that the tendency of uneven rubbing can be the same between one light valve used in reverse and the other two light valves. Therefore, it is possible to suppress the above-described display unevenness increasing action during photosynthesis. In addition, if an alignment film without a step is provided, good vertical alignment is possible, leading to high contrast display.
[0004]
Therefore, conventionally, the surface of the uppermost interlayer insulating film is formed from a planarizing film obtained by spin-coating an organic film such as an organic SOG (Spin On Glass) or an organic polyimide film.
[0005]
[Problems to be solved by the invention]
However, in the case of flattening by a technique of spin-coating an organic film, there is a fundamental problem that the deterioration of the organic film due to light during use of the apparatus is remarkable. In particular, in the case of a projector application using strong light, this problem becomes very serious.
[0006]
In view of this, it is conceivable to apply a polishing technique such as CMP (Chemical Mechanical Polishing) used in the technical field of a semiconductor manufacturing apparatus to planarize an interlayer insulating film in this type of electro-optical device.
[0007]
However, if polishing such as CMP is performed on the interlayer insulating film in this type of electro-optical device, there is a problem in that the interlayer insulating film cracks during polishing and the defective product rate increases. Furthermore, since the polishing amount is different between the vicinity of the center and the periphery of the mother substrate, it is difficult to perform uniform film thickness control, and finally it is difficult to manufacture a device of constant quality. There is also a point. In particular, in a high-definition electro-optical device, the drive frequency becomes very high and the wiring pitch is miniaturized. Therefore, a data line for supplying an image signal generally has a low resistance and a small time constant. Aluminum) film must be used. However, since Al is a low-melting-point metal, heat treatment at 500 ° C. or higher cannot be performed after the data line is formed, so that it is generally impossible to form a dense interlayer insulating film that is sufficiently fired at a higher temperature. As a result, since it is necessary to polish an interlayer insulating film that is not dense, it is practically very difficult that cracks occur during the above-described polishing, reliability is deteriorated, and uniform film thickness control is difficult. It becomes a serious problem.
[0008]
The present invention has been made in view of the above-described problems, and can display a high-quality image that can relatively easily flatten the pixel electrode and suppress a decrease in manufacturing yield caused by the flattening process. An object of the present invention is to provide a method for manufacturing an electro-optical device and an electro-optical device manufactured by the method.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, a method for manufacturing an electro-optical device according to the present invention includes a step of forming a pixel switching element on a substrate, a step of forming an interlayer insulating film above the pixel switching element, A step of planarizing the one interlayer insulating film, a step of forming a data line on the planarized one interlayer insulating film, a step of forming another interlayer insulating film on the data line, and the other Forming a pixel electrode on the interlayer insulating film, and in the step of forming the other interlayer insulating film, a step is formed in the other interlayer insulating film due to the presence or absence of the data line, In the step of forming the pixel electrode, the pixel electrode is formed on the lower side of the step so that the data line and the pixel electrode do not overlap.
[0010]
According to the method of manufacturing an electro-optical device of the present invention, first, a pixel switching element such as a TFT element or a TFD element is formed on a substrate, and an interlayer insulating film is formed above the pixel switching element. It is formed. Therefore, at this point, a step is generated on the surface of the one interlayer insulating film due to the pixel switching element and its wiring existing between the substrate and the one interlayer insulating film. Subsequently, the one interlayer insulating film is planarized. Next, a data line is formed on the flattened interlayer insulating film so as to be connected to one terminal (for example, a source in the TFT) of the pixel switching element through one contact hole. . Next, another interlayer insulating film is formed on the data line. Finally, a pixel electrode is formed on the other interlayer insulating film thus formed so as to be connected to another terminal (for example, a drain in the TFT) of the pixel switching element through another contact hole. The
[0011]
Thus, even when a data line is formed from a low melting point metal such as Al (although excellent in time constant) after flattening one interlayer insulating film, The heat treatment can be performed regardless of the melting point of the material constituting the data line. In other words, a dense interlayer insulating film can be formed by thermal baking performed before forming the data line. As a result, even if the dense interlayer insulating film is flattened by polishing or the like, the possibility of cracks due to polishing or the like is reduced, and the yield rate of the apparatus can be improved finally. In addition, since one dense interlayer insulating film is planarized, the difference in polishing amount between the vicinity of the center of the mother substrate and the vicinity of the mother substrate is reduced, and the thickness of the one interlayer insulating film after planarization is reduced to the surface of the mother substrate. Can be made uniform within.
[0012]
As a result, according to the electro-optical device manufacturing method of the present invention, the pixel electrode can be flattened relatively easily, and a material excellent in time constant for the high-definition electro-optical device is used for the data line. While being used, it is possible to suppress a decrease in manufacturing yield associated with the planarization process. As a result, an electro-optical device capable of displaying a particularly high-definition image can be manufactured using pixel electrodes having almost no step.
[0013]
In one aspect of the method for manufacturing the electro-optical device according to the aspect of the invention, the flattening step includes a flattening step by a polishing process.
[0014]
According to this aspect, the one interlayer insulating film is planarized by the polishing process. At this time, in particular, even if a dense interlayer insulating film that can be formed by thermal baking performed before forming the data lines is planarized by polishing treatment, the possibility of cracking due to polishing is reduced. In addition, since one dense interlayer insulating film is planarized by a polishing process, a difference in polishing amount between the vicinity of the center of the mother substrate and the vicinity of the periphery is also reduced.
[0015]
In this aspect, the polishing process may be a CMP (Chemical Mechanical Polishing) process.
[0016]
In this case, in particular, even if a dense interlayer insulating film that can be formed by thermal baking is planarized by CMP treatment, the possibility of occurrence of cracks is reduced.
[0017]
In another aspect of the method of manufacturing the electro-optical device according to the aspect of the invention, the one interlayer insulating film is made of a silicon oxide film.
[0018]
According to this aspect, it is possible to form a dense one interlayer insulating film by performing thermal baking on the one interlayer insulating film made of the silicon oxide film. Further, the one interlayer insulating film made of the silicon oxide film can be satisfactorily flattened while reducing the occurrence of cracks due to polishing treatment or the like.
[0019]
In this aspect, the step of forming the one interlayer insulating film may include a step of forming the silicon oxide film using TEOS (tetraethoxyorthosilicate) as a raw material.
[0020]
In this way, one interlayer insulating film made of a silicon oxide film is formed using TEOS as a raw material. When TEOS is used as a raw material, it is possible to stack a very thick interlayer insulating film that becomes dense by thermal baking. For this reason, even if a step due to the presence of a pixel switching element or the like is relatively large, it is possible to sufficiently planarize using the one interlayer insulating film.
[0021]
In another aspect of the method of manufacturing the electro-optical device according to the aspect of the invention, the heat treatment at 700 ° C. or more is performed on the one interlayer insulating film between the step of forming the one interlayer insulating film and the step of planarizing. The method further includes the step of applying.
[0022]
According to this aspect, after one interlayer insulating film made of a silicon oxide film is formed using TEOS as a raw material, the one interlayer insulating film is subjected to heat treatment at 700 ° C. or higher. That is, a very dense film can be obtained by subjecting a silicon oxide film made of TEOS as a raw material to heat baking at 700 ° C. or higher. Further, since the data line is formed after the heat treatment and planarization, there is no problem even if the data line is formed from a material that can be dissolved by heat treatment at 700 ° C. or higher.
[0023]
In another aspect of the method of manufacturing the electro-optical device according to the aspect of the invention, the method further includes a step of forming a non-light-transmitting film that at least partially covers the data line when viewed in plan.
[0024]
According to this aspect, the non-light-transmitting film that covers at least a part of the data line when viewed in plan is formed. Such a non-light-transmitting film is formed between the substrate and the pixel switching element, between the pixel switching element and the one interlayer insulating film, between the one interlayer insulating film and the other in the stacked structure of the electro-optical device. It may be formed on an opposing substrate facing the substrate between the interlayer insulating films. Due to the non-light-transmitting film formed in this manner, display defects such as light leakage in the image display area along the data line due to a step due to the presence or absence of the data line formed on one interlayer insulating film, It can be hidden by the non-light transmissive film. As a result, high-contrast image display is possible.
[0025]
In this aspect of forming the non-light transmissive film, the non-light transmissive film is formed simultaneously with the step of forming the non-light transmissive film between the step of forming the pixel switching element and the step of forming the pixel electrode. The method may further include forming a conductive film for electrically connecting the pixel electrode and the pixel switching element from the same film as the light transmission film.
[0026]
In this case, the pixel electrode and the other terminal of the pixel switching element (for example, the drain of the TFT) are connected simultaneously with the step of forming the non-light transmissive film and from the same film as the non-light transmissive film. A conductive film is formed. That is, since the conductive film can relay the pixel electrode and the other terminal of the pixel switching element, the contact hole can be easily opened and contacted as compared with the case where the two are directly connected by a deep contact hole. The diameter of the hole can be reduced. Therefore, in particular, even when one interlayer insulating film to be planarized is stacked thick, the opening of the contact hole does not cause a problem.
[0027]
In this aspect of forming the non-light transmissive film, at least the channel region of the thin film transistor constituting the pixel switching element and the channel region simultaneously with the step of forming the non-light transmissive film and from the same film as the non-light transmissive film And a step of forming a light shielding film that covers the junction of the drain region in plan view.
[0028]
According to this configuration, at least the channel region of the thin film transistor constituting the pixel switching element and the junction between the channel region and the drain region from the same film as the non-light transmissive film simultaneously with the above-described step of forming the non-light transmissive film. A light-shielding film is formed covering and covering the surface. That is, the light shielding film can prevent leakage current due to light from the thin film transistor due to the photoelectric effect in the channel region and the junction.
[0029]
In the aspect of forming the non-light transmissive film, in the step of forming the non-light transmissive film, the non-light transmissive film and the pixel electrode are at least partially overlapped when seen in a plan view. May be formed.
[0030]
In this way, the non-light-transmitting film and the pixel electrode overlap at least partially when viewed in a plane, so that the outline of the opening region of each pixel can be defined at least partially by the overlapped non-light-transmitting film.
[0031]
In this case, in particular, in the step of forming the data line and the step of forming the pixel electrode, the data line and the pixel electrode are arranged so that the data line and the pixel electrode do not overlap at least partially when seen in a plan view. And may be formed.
[0032]
In this way, since the data line and the pixel electrode do not overlap at least partially when seen in a plan view, the parasitic capacitance generated when the data line and the pixel electrode face each other through another interlayer insulating film ( For example, the parasitic capacitance between the source and drain in the TFT can be made extremely small. As a result, image quality can be improved by preventing the occurrence of ghosts and unevenness.
[0033]
In another aspect of the method of manufacturing the electro-optical device according to the aspect of the invention, when the first contact hole is formed and the data line is formed at the same time between the flattening step and the data line forming step. The method further includes a step of opening an opening portion serving as an alignment mark.
[0034]
According to this aspect, when one contact hole is opened in the flattened interlayer insulating film, the opening portion that becomes the alignment mark when forming the data line is also opened at the same time. . That is, an alignment mark is opened in the flattened interlayer insulating film, and when the Al film or the like is formed on the entire surface, a depression is formed in the Al film or the like corresponding to the alignment mark. With this as a positioning reference, a data line can be formed.
[0035]
In another aspect of the method of manufacturing the electro-optical device according to the aspect of the invention, the film thickness of the data line is substantially equal to the film thickness of the pixel electrode.
[0036]
According to this aspect, the film thickness of the data line and the film thickness of the pixel electrode can be substantially offset, so that the surface of the alignment film can be made substantially flat.
[0037]
In order to solve the above problems, an electro-optical device of the present invention has a pixel switching element on a substrate, a single interlayer insulating film formed above the pixel switching element and planarized, and the one A data line formed on the interlayer insulating film; another interlayer insulating film formed on the data line; and a pixel electrode formed on the other interlayer insulating film; Has a step formed due to the presence or absence of the data line, and the pixel electrode is formed on the lower side of the step so as not to overlap the data line.
[0038]
According to the electro-optical device of the present invention, the one interlayer insulating film is formed above the pixel switching element and is planarized. The data line is formed on one interlayer insulating film and is connected to one terminal of the pixel switching element through one contact hole. The pixel electrode is formed on another interlayer insulating film, and is connected to another terminal of the pixel switching element via another contact hole.
[0039]
Therefore, the electro-optical device of the present invention can be suitably manufactured by the above-described method of manufacturing the electro-optical device of the present invention, is relatively low cost, has high device reliability, and can display a particularly high-definition image. It becomes.
[0040]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0042]
(First embodiment)
The configuration of the electro-optical device according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is an equivalent circuit of various elements and wirings in a plurality of pixels formed in a matrix that constitutes an image display area of the electro-optical device, and FIG. 2 is formed of data lines, scanning lines, pixel electrodes, and the like. 3 is a plan view of a plurality of adjacent pixel groups of the TFT array substrate, FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. 2, and FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. . In FIGS. 3 and 4, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0043]
In FIG. 1, a plurality of pixels formed in a matrix that forms an image display area of the electro-optical device according to the present embodiment includes a plurality of pixel electrodes 9 a and a plurality of TFTs 30 for controlling the pixel electrodes 9 a in a matrix. The data line 6 a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 serving as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written to the liquid crystal as an example of the electro-optical material via the pixel electrode 9a are between the counter electrodes (described later) formed on the counter substrate (described later). Is held for a certain period. The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, incident light cannot pass through the liquid crystal part according to the applied voltage. In the normally black mode, incident light passes through the liquid crystal part according to the applied voltage. Light that has a contrast corresponding to the image signal is emitted from the electro-optical device as a whole. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added between the capacitor line 3b and the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode.
[0044]
In FIG. 2, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix on the TFT array substrate of the electro-optical device. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each boundary. The data line 6a is electrically connected to a source region described later in the semiconductor layer 1a made of, for example, a polysilicon film through the contact hole 5. The pixel electrode 9 a is electrically connected to a drain region described later in the semiconductor layer 1 a through the contact hole 8. In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ indicated by the hatched region in the lower right portion of the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, the pixel switching TFT 30 in which the scanning line 3a is opposed to the channel region 1a ′ as a gate electrode is provided at each intersection of the scanning line 3a and the data line 6a.
[0045]
The capacitor line 3b has a main line portion extending substantially linearly along the scanning line 3a, and a protruding portion protruding upward in the drawing along the data line 6a from a location intersecting the data line 6a.
[0046]
Next, as shown in the cross-sectional view of FIG. 3, the electro-optical device includes a TFT array substrate 10 that constitutes an example of one transparent substrate and a counter member that constitutes an example of the other transparent substrate disposed opposite thereto. And a substrate 20. The TFT array substrate 10 is made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO (Indium Tin Oxide) film. The alignment film 16 is made of an organic thin film such as a polyimide thin film.
[0047]
On the other hand, the counter substrate 20 is provided with a counter electrode (common electrode) 21 over the entire surface thereof, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 20. ing. The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0048]
The TFT array substrate 10 is provided with a pixel switching TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0049]
Further, as shown in FIG. 3, the counter substrate 20 is provided with a second light shielding film 23 generally called a black mask or a black matrix in a non-opening region of each pixel. For this reason, the incident light does not enter the channel region 1a ′ of the semiconductor layer 1a of the pixel switching TFT 30 from the counter substrate 20 side. Furthermore, the second light-shielding film 23 has functions of improving contrast and preventing color mixture of color materials when a color filter is formed.
[0050]
Between the TFT array substrate 10 and the counter substrate 20, which are configured as described above and are arranged so that the pixel electrode 9 a and the counter electrode 21 face each other, an electro-optic substance is placed in a space surrounded by a seal material described later. Liquid crystal, which is an example, is sealed and a liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials (spacers) such as glass fibers or glass beads are mixed.
[0051]
Further, a base insulating film 12 is provided between the TFT array substrate 10 and the plurality of pixel switching TFTs 30. The base insulating film 12 is formed on the entire surface of the TFT array substrate 10, thereby preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 or dirt remaining after cleaning. Have The base insulating film 12 is, for example, a highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), or BPSG (boron phosphorus silicate glass), a silicon oxide film, or a nitride. It consists of a silicon film or the like.
[0052]
In the present embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to serve as the first storage capacitor electrode 1f, and a part of the capacitor line 3b facing the second storage capacitor electrode serves as the second storage capacitor electrode, and includes the gate insulating film. The storage capacitor 70 is configured by extending the insulating thin film 2 from a position facing the scanning line 3a to form a first dielectric film sandwiched between these electrodes.
[0053]
In FIG. 3, the pixel switching TFT 30 has an LDD (Lightly Doped Drain) structure, and includes a scanning line 3a, a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, and scanning. Insulating thin film 2 including a gate insulating film that insulates line 3a from semiconductor layer 1a, data line 6a, low concentration source region 1b and low concentration drain region 1c of semiconductor layer 1a, high concentration source region 1d of semiconductor layer 1a, and high A concentration drain region 1e is provided. A corresponding one of the plurality of pixel electrodes 9 a is connected to the high-concentration drain region 1 e through the contact hole 8. A first interlayer insulating film 4 is formed on the scanning line 3a and the capacitor line 3b. The first interlayer insulating film 4 includes the contact hole 5 leading to the high concentration source region 1d and the contact hole 8 leading to the high concentration drain region 1e. Yes. Furthermore, on the data line 6a and the first interlayer insulating film 4, a second interlayer insulating film 7 in which a contact hole 8 to the high concentration drain region 1e is formed is formed. The aforementioned pixel electrode 9a is provided on the upper surface of the second interlayer insulating film 7 thus configured.
[0054]
As shown in FIG. 4, a data line 6a is provided in the non-opening region of each pixel located in the gap between the pixel electrodes 9a adjacent to each other in the right and left in FIG. 3, and the opening region of each pixel is provided by the data line 6a. A portion along the data line 6a in the outline is defined, and light leakage in the non-opening region is prevented by the data line 6a. In addition, a storage capacitor 70 is formed under the data line 6a so as to effectively use the non-opening region.
[0055]
Particularly in the present embodiment, as shown in FIGS. 3 and 4, the first interlayer insulating film 4 has a flat upper surface, and the TFT 30, the storage capacitor 70, and the like located below the first interlayer insulating film 4, It is configured to absorb a step on the base surface of the first interlayer insulating film 4 due to the presence of the scanning line 3a and the capacitance line 3b. That is, in the manufacturing process described later, the first interlayer insulating film 4 is first stacked with a thickness equal to or greater than the level difference of the underlying surface, and after the thermal baking process, the initially lowest part is polished by a polishing process such as a CMP method. The surface is polished so that the scanning line 3a and the capacitance line 3b are not exposed, and the surface is formed to be almost completely flat. A data line 6a is formed on the first interlayer insulating film 4 thus planarized so as to be connected to the high concentration source region 1d of the TFT 30 through the contact hole 5.
[0056]
In particular, in such a manufacturing process, after the first interlayer insulating film 4 is flattened, the first interlayer insulating film 4 is not affected by the melting point of Al, which is a low melting point metal constituting the data line 6a. Since the heat treatment (thermal firing) at a temperature of 0 ° C. or higher is performed, the first interlayer insulating film 4 is configured as a dense insulating film. As a result, when the first interlayer insulating film 4 is planarized by the polishing process, the possibility of cracks is reduced, and a high device yield rate is finally realized. Further, since the dense first interlayer insulating film 4 is planarized, the difference in polishing amount between the vicinity of the center of the mother substrate and the vicinity of the mother substrate is reduced, and the film of the first interlayer insulating film 4 after the planarization is reduced. The thickness is uniform in the mother substrate surface.
[0057]
As a result of the above, according to the present embodiment, the data line 6a is made of a low melting point metal material such as Al having an excellent time constant, and a high-temperature thermal firing process independent of the melting point is performed, so that the denseness is achieved. The reduction in manufacturing yield due to the planarization process in the first interlayer insulating film 4 is suppressed, and a low-cost and high-definition electro-optical device is finally realized.
[0058]
Further, since the first interlayer insulating film 4 is flattened in this way and the alignment film 16 formed on the pixel electrode 9a having almost no step may be rubbed, the rubbing direction is restricted by the step direction. You do n’t have to. For this reason, in particular, when a TN (Twisted Nematic) liquid crystal is used as the liquid crystal layer 50, the above-mentioned double-plate type color is rubbed in a direction of 45 degrees with respect to the direction of the data line 6a (vertical direction in FIG. 2). Even in a projector, the clear vision direction can be made the same between one light valve that is used in reverse and the other two light valves, so color unevenness is increased by combining three light valves. It is also possible to prevent the situation. Further, when the electro-optical device having such a configuration is applied to a VA (Vertically Aligned) mode liquid crystal device, high-precision vertical alignment can be obtained by the pixel electrode 9a having almost no step.
[0059]
In the first embodiment described above, the pixel switching TFT 30 preferably has an LDD structure as shown in FIG. 3, but does not implant impurity ions into the low concentration source region 1b and the low concentration drain region 1c. Even if it is a self-aligned TFT that has a structure and implants impurity ions at a high concentration using a gate electrode consisting of a part of the scanning line 3a as a mask to form a high concentration source and drain region in a self-aligned manner. Good. In this embodiment, only one gate electrode of the pixel switching TFT 30 is arranged between the high concentration source region 1d and the high concentration drain region 1e. However, two or more gate electrodes are provided between these gate electrodes. You may arrange. If the TFT is configured with dual gates or triple gates or more in this way, leakage current at the junction between the channel and the source and drain regions can be prevented, and the off-time current can be reduced.
[0060]
The planar shape of each contact hole (8 and 5) of this embodiment may be a circle, a rectangle, or other polygonal shape, but the circle is particularly useful for preventing cracks in the interlayer insulating film around the contact hole. In order to obtain good electrical connection, it is preferable that wet etching is performed after dry etching to slightly taper these contact holes.
[0061]
(Manufacturing process of the first embodiment)
Next, a manufacturing process on the TFT array substrate side constituting the electro-optical device according to the first embodiment having the above-described configuration will be described with reference to FIG. FIG. 5 is a process diagram showing each layer on the TFT array substrate side in each process corresponding to the AA ′ cross section of FIG.
[0062]
First, as shown in step (a) of FIG. 5, the TFT 30 and the storage capacitor 70 are formed on the TFT array substrate 10 by using a thin film formation technique.
[0063]
More specifically, first, a TFT array substrate 10 such as a quartz substrate, a hard glass substrate, or a silicon substrate is prepared, and a TEOS gas, TEB (tetraethyl boat, etc.) is formed thereon by, for example, atmospheric pressure or reduced pressure CVD. Rate) gas, TMOP (tetra-methyl-oxy-phosphate) gas, etc., and composed of silicate glass film such as NSG, PSG, BSG, BPSG, silicon nitride film, silicon oxide film, etc. A base insulating film 12 having a thickness of ˜2000 nm is formed. Next, an amorphous silicon film is formed on the base insulating film 12 by low pressure CVD or the like and annealed to grow a polysilicon film in a solid phase. Alternatively, a polysilicon film is directly formed by a low pressure CVD method or the like without passing through an amorphous silicon film. Next, a semiconductor layer 1a having a predetermined pattern including the first storage capacitor electrode 1f as shown in FIG. 2 is formed by subjecting this polysilicon film to a photolithography process, an etching process, and the like. Next, the insulating thin film 2 including the first dielectric film for forming the storage capacitor is formed together with the gate insulating film of the TFT 30 by thermal oxidation or the like. As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the insulating thin film 2 has a thickness of about 20 to 150 nm, preferably about 30. The thickness is ˜100 nm. Next, a polysilicon film is deposited to a thickness of about 100 to 500 nm by a low pressure CVD method, and P (phosphorus) is further thermally diffused to make the polysilicon film conductive, followed by a photolithography process and an etching process. Thus, the scanning lines 3a and the capacitor lines 3b having a predetermined pattern as shown in FIG. 2 are formed. The scanning line 3a and the capacitor line 3b may be formed of a metal alloy film such as a refractory metal or metal silicide, or may be a multilayer wiring combined with a polysilicon film or the like. Next, a pixel having an LDD structure including the low concentration source region 1b, the low concentration drain region 1c, the high concentration source region 1d, and the high concentration drain region 1e by doping impurity ions in two steps of low concentration and high concentration. A switching TFT 30 is formed.
[0064]
In parallel with the step (a) of FIG. 5, peripheral circuits such as a data line driving circuit and a scanning line driving circuit constituted by TFTs may be formed in the peripheral portion on the TFT array substrate 10.
[0065]
Next, as shown in step (b) of FIG. 5, for example, normal pressure or reduced pressure is applied so as to cover the stepped upper surface of the laminate composed of the scanning line 3 a, the capacitor line 3 b, the insulating thin film 2, and the base insulating film 12. Using a CVD method, TEOS gas, or the like, an interlayer insulating film 4 ′ made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like (becomes the second interlayer insulating film 4 after the polishing process). Film). Subsequently, the interlayer insulating film 4 ′ is thermally baked at a temperature of 700 ° C. or higher. The film thickness of the interlayer insulating film 4 ′ is set to a thickness sufficient to absorb such a step on the upper surface of the stacked body. Particularly in this embodiment, since the heat baking is performed at 700 ° C. or higher, even a relatively thick insulating film of about 2000 nm is dense and is a high-quality insulating film that is difficult to generate cracks in the subsequent polishing process. Is obtained. In parallel with or in parallel with this thermal firing, an annealing treatment at about 1000 ° C. may be performed in order to activate the semiconductor layer 1a.
[0066]
Next, as shown in step (c) of FIG. 5, the interlayer insulating film 4 ′ is planarized by a polishing process such as a CMP method. Specifically, for example, the surface of the substrate (interlayer insulating film 4 ′ side) fixed to the spindle while flowing a liquid slurry (chemical polishing liquid) containing silica particles on a polishing pad fixed on the polishing plate. The surface of the interlayer insulating film 4 ′ is polished by rotating the substrate. Then, before the scanning line 3a and the capacitor line 3b are exposed, the polishing process is stopped (stopped) by time management or by forming an appropriate stopper layer at a predetermined position on the TFT array substrate 10. As a result, the first interlayer insulating film 4 having a film thickness of about 500 to 1500 nm and a flattened upper surface is completed.
[0067]
Next, as shown in step (d) of FIG. 5, the first interlayer insulating film 4 obtained by polishing the contact hole 5 for electrically connecting the data line 6a and the high-concentration source region 1d of the semiconductor layer 1a and A hole is opened in the insulating thin film 2. Further, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings (not shown) in the peripheral region of the substrate can be formed by the same process as the contact holes 5. Subsequently, a low resistance metal film such as Al or a metal silicide film is deposited on the first interlayer insulating film 4 by a sputtering process or the like to a thickness of about 100 to 500 nm, and then by a photolithography process, an etching process, or the like. A data line 6a having a predetermined pattern is formed.
[0068]
Next, as shown in step (e) of FIG. 5, a second interlayer insulating film 7 is formed on the data line 6a, and a contact hole 8 for electrically connecting the pixel electrode 9a and the high concentration drain region 1e is formed. It is formed by dry etching such as reactive ion etching or reactive ion beam etching or wet etching. Subsequently, a transparent conductive thin film such as an ITO film is deposited on the second interlayer insulating film 7 by a sputtering process or the like to a thickness of about 50 to 200 nm, and further, a pixel is formed by a photolithography process, an etching process, and the like. The electrode 9a is formed. When the electro-optical device is used as a reflection type, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0069]
As described above, according to the manufacturing method of the present embodiment, since the data line 6a is formed after the first interlayer insulating film 4 is planarized, Al or the like, which is a material of the data line 6a, has excellent time constant. Despite being a low melting point metal, the first interlayer insulating film 4 can be sufficiently fired at a high temperature that is independent of the melting point. That is, it is possible to form the dense first interlayer insulating film 4 by thermal baking in the step (b) performed before the step (d) of forming the data line 6a. As a result, even if the first interlayer insulating film 4 is polished in the step (c), the possibility of cracking is reduced, and the yield rate of the device can be improved finally. Further, since the dense first interlayer insulating film 4 is planarized, the difference in polishing amount between the vicinity of the center of the mother substrate and the vicinity of the mother substrate is reduced, and the thickness of the first interlayer insulating film 4 after the planarization is reduced to the mother. Uniform in the substrate surface. Furthermore, since the first interlayer insulating film 4 can be formed of a dense film with few defects, it does not permeate moisture generated during the polishing process and does not deteriorate the characteristics of the TFT 30 and the like, so that high reliability can be realized. . In particular, according to the present manufacturing method, it is only necessary to perform a polishing process such as a CMP method as the flattening process, so that it is possible to hardly increase the cost due to an increase in the number of steps as compared with the conventional manufacturing method.
[0070]
Particularly in the manufacturing method of the present embodiment described above, the second interlayer insulating film is preferably formed of a silicon oxide film. If formed in this way, it is possible to form a dense first interlayer insulating film 4 by performing thermal baking on the interlayer insulating film 4 ′ made of a silicon oxide film. Furthermore, it is more preferable to form such a silicon oxide film using TEOS as a raw material. When the interlayer insulating film 4 ′ made of a silicon oxide film is formed using TEOS as a raw material in this way, the interlayer insulating film 4 ′ that becomes dense by thermal baking is stacked very thick (for example, up to about 2000 nm). It is also possible. For this reason, even if the level difference due to the presence of the TFT 30 or the like is large (for example, 1000 nm or more), it is sufficiently flat using the interlayer insulating film 4 ′ in the steps (b) and (c) of FIG. Can be realized. In particular, if the interlayer insulating film 4 ′ is stacked thickly in the step (b) as described above, the interlayer insulating film 4 ′ can be formed even if a method of stopping the planarization processing by CMP processing or the like by time management is adopted in the step (c). The possibility of penetration through excessive polishing can also be reduced. In addition, in the case of forming the interlayer insulating film 4 ′ made of a silicon oxide film using TEOS as a raw material in this way, if it is heat-fired at 700 ° C. or higher, it is very fine and hardly cracked by the polishing process. An insulating film can be obtained.
[0071]
In the manufacturing method of the present embodiment described above, the contact hole 5 is formed before the data line 6a is formed in the step (d) of FIG. 5, and at the same time, the opening portion that serves as an alignment mark when the data line 6a is formed. Are preferably opened at predetermined positions on the TFT array substrate 10. However, when the Al thin film or the like is formed on the entire surface of the flattened first interlayer insulating film 4 by sputtering or the like, the Al thin film or the like is non-light-transmitting and the surface thereof is flat. Therefore, it is impossible to determine the positional relationship between the data line 6a and the wiring located below. However, if an alignment mark (opening portion) is opened at a predetermined position of the second interlayer insulating film 4 flattened in this way, when the Al thin film or the like is formed on the entire surface, the alignment mark Correspondingly, a depression is made in the Al thin film. As a result, the data line 6a can be formed using this depression as a positioning reference, which is convenient. In addition, if such an alignment mark is opened simultaneously with the contact hole 5, an opening process dedicated to the alignment mark is not required, which is extremely advantageous in terms of the manufacturing process.
[0072]
(Second Embodiment)
The configuration of the electro-optical device according to the second embodiment of the invention will be described with reference to FIGS. 6 is a plan view of a plurality of adjacent pixel groups of a TFT array substrate on which data lines, scanning lines, pixel electrodes, and the like are formed, and FIG. 7 is a cross-sectional view taken along the line CC ′ of FIG. 8 is a cross-sectional view taken along the line DD ′ of FIG. In FIGS. 7 and 8, the scales of the respective layers and members are different in order to make each layer and each member recognizable on the drawings. In the second embodiment shown in FIGS. 6 to 8, the same reference numerals are given to the same components as those in the first embodiment shown in FIGS. 2 to 4, and the description thereof is omitted.
[0073]
The second embodiment is different from the first embodiment in the following points, and other configurations are the same as those in the first embodiment.
[0074]
That is, as shown in FIGS. 6 and 7, the regions along the scanning line 3a in the gaps between the pixel electrodes 9a adjacent to each other in the vertical direction (regions indicated by the slanted diagonal lines in FIG. 6) are island-shaped. The conductive layer (hereinafter referred to as the first barrier layer) 80a is provided, and the pixel electrode 9a relays the first barrier layer 80a to the high-concentration drain region 1e via the contact holes 8a and 8b. It is connected. Further, as shown in FIGS. 6 and 8, the regions along the data lines 6a in the gaps between the pixel electrodes 9a adjacent to each other on the left and right (regions indicated by the slanted diagonal lines in FIG. 6) are respectively second. A barrier layer 80b is provided, and the second barrier layer 80b and the capacitor line 3b are connected via the contact hole 8c.
[0075]
Further, as shown in FIGS. 6 to 8, in the second embodiment, a part of the capacitor line 3b facing the first storage capacitor electrode 1f is used as the second storage capacitor electrode, and the insulating thin film 2 including the gate insulating film is used. The first storage capacitor 70a is configured by extending from the position facing the scanning line 3a and forming a first dielectric film sandwiched between these electrodes. On the other hand, a part of the first barrier layer 80a facing the second storage capacitor electrode is used as a third storage capacitor electrode, and the second dielectric film 81 is provided between these electrodes, whereby the second storage capacitor 70b is configured. ing. The first storage capacitor 70a and the second storage capacitor 70b are connected in parallel through the contact hole 8a to form the storage capacitor 70. As described above, the second dielectric film 81 constituting the second storage capacitor 70b may be a silicon oxide film, a silicon nitride film, or the like, or a multilayer film. The second dielectric film 81 can be formed by various known techniques (low pressure CVD method, plasma CVD method, thermal oxidation method, etc.) generally used for forming the insulating thin film 2 such as a gate insulating film.
[0076]
As described above, in the second embodiment, the high-concentration drain region 1e and the pixel electrode 9a are electrically connected via the first barrier layer 80a, so that one contact hole is opened from the pixel electrode 9a to the drain region. Compared to the case, the diameters of the contact hole 8a and the contact hole 8b can be reduced.
[0077]
The first barrier layer 80a and the second barrier layer 80b are made of, for example, refractory metals Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pb (lead). ) Including a simple metal, an alloy, a metal silicide, or the like. As a result, good electrical connection can be established between the first barrier layer 80a and the pixel electrode 9a via the contact hole 8b.
[0078]
In particular, as shown in FIGS. 6 and 8, a light-shielding second barrier layer 80b that covers at least a part of the data line 6a in plan view is provided, so that it is formed on the second interlayer insulating film 4. The second barrier layer 80b can hide display defects such as light leakage in the image display area along the data line 6a due to a step caused by the presence or absence of the data line 6a. As a result, high-contrast image display is possible. Similarly, display defects such as light leakage in the image display area along the scanning lines 3a and the capacitance lines 3b can be hidden by the first barrier layer 80a. As a result, high-contrast image display is possible. Furthermore, the first barrier layer 80a and the second barrier layer 80b can be manufactured simultaneously from the same film, which is advantageous in the manufacturing process. In particular, as shown in FIGS. 6 and 8, since the second barrier layer 80b and the pixel electrode 9a are formed so as to overlap at least partially when viewed in a plan view, the overlapped second barrier layer 80b. Thus, the left and right contours of the opening area of each pixel can be defined at least partially.
[0079]
When the electro-optical device according to the second embodiment is manufactured, the process between the step (a) and the step (b) in FIG. 5 in the method for manufacturing the electro-optical device according to the first embodiment described above is performed. A two-dielectric film 81 is deposited from a high-temperature silicon oxide film (HTO film) or silicon nitride film to a relatively thin thickness of about 200 nm or less by a low pressure CVD method, a plasma CVD method, or the like, and contact holes 8a and 8c are formed in this. Opening is performed by dry etching such as reactive ion etching or reactive ion beam etching or wet etching. Further, a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo and Pb or a metal silicide is deposited thereon by sputtering to form a conductive film having a thickness of about 50 to 500 nm. The first barrier layer 80a and the second barrier layer 80b may be formed by performing a photolithography process, an etching process, and the like.
[0080]
In addition, when the first barrier layer 80a and the second barrier layer 80b are formed in this way, a stopper layer for the polishing process may be formed at a predetermined position on the TFT array substrate 10 from the same layer. If the stopper layer is formed in this manner, the CMP process stop control can be performed by the stopper layer instead of the time management. The detection of the stopper layer surface in this case is, for example, a friction detection type that detects a change in the friction coefficient when the stopper layer is exposed, a vibration detection type that detects vibration that occurs when the stopper layer is exposed, and a stopper layer What is necessary is just to carry out by the optical system which detects the change of the amount of reflected light when the is exposed.
[0081]
(Third embodiment)
The configuration of the electro-optical device according to the third embodiment of the invention will be described with reference to FIG. FIG. 9 is a cross-sectional view of the TFT array substrate side portion corresponding to the BB ′ cross section of FIG. 2 in the first embodiment. Further, in FIG. 9, the scales are different for each layer and each member so that each layer and each member can be recognized in the drawing. In the third embodiment shown in FIG. 9, the same components as those in the first embodiment shown in FIG. 4 are denoted by the same reference numerals, and the description thereof is omitted.
[0082]
In FIG. 9, the third embodiment is different from the first embodiment in that a first light-shielding film 11a is provided on the TFT array substrate 10 at a position facing the data line 6a. The first light shielding film 11a formed on the TFT array substrate 10 in this way covers at least the channel region 1a ′ of the TFT 30 and the junction between the channel region 1a ′ and the low concentration drain region 1c in plan view. It may be provided at a position. In this way, the first light-shielding film 11a can prevent the deterioration of the characteristics of the TFT 30 due to the photoelectric effect in the channel region 1a ′ and the junction. In particular, if the first light shielding film 11a is formed between the TFT array substrate 10 and the TFT 30 in this manner, light such as return light from the TFT array substrate 10 side can be shielded. Further, as shown in FIG. 9, the edge of the first light-shielding film 11a and the edge of the pixel electrode 9a are slightly overlapped when viewed in a plane, and the edge of the data line 6a and the edge of the pixel electrode 9a are planarly formed. The first light shielding film 11a, the pixel electrode 9a, and the data line 6a are laid out in a plane so as not to overlap. That is, in FIG. 9, the width W1 of the data line 6a, the interval W2 between the pixel electrodes 9a adjacent to the left and right, and the width W3 of the first light shielding film 11a are provided so that the relationship of W1 ≦ W2 <W3 is established. It has been. Other configurations are the same as those in the first embodiment.
[0083]
As a result, according to the third embodiment, the left and right contours of the opening area of each pixel can be defined by the first light shielding film 11a overlapping the pixel electrode 9a. At the same time, since the data line 6a and the pixel electrode 9a do not overlap each other, the parasitic capacitance generated when the two are opposed via the third interlayer insulating film 7, that is, the parasitic capacitance between the source and the drain in the TFT 30, is extremely small. it can. Further, the step caused by the presence or absence of the data line 6a formed on the second interlayer insulating film 4 can be canceled by the presence or absence of the pixel electrode 9a. In particular, in FIG. 9, if the film thickness D1 of the data line 6a and the film thickness D2 of the pixel electrode 9a are made equal, the two can be almost completely offset, so that the surface of the alignment film 16 can be made very flat. A gap through which light can be transmitted is formed between the data line 6a and the pixel electrode 9a, but this gap is hidden by the first light shielding film 11a. For this reason, display defects such as light leakage do not occur between the data line 6a and the pixel electrode 9a. Further, with this configuration, it is not necessary to provide the second light-shielding film 23 (see FIG. 3) on the counter substrate 20 side.
[0084]
When the electro-optical device according to the third embodiment is manufactured, Ti and Cr are formed on the entire surface of the TFT array substrate 10 in step (a) of FIG. 5 in the method for manufacturing the electro-optical device according to the first embodiment. A first metal having a predetermined pattern with a thickness of about 100 to 500 nm, preferably about 200 nm, is formed by sputtering, photolithography, and etching on a metal alloy film such as metal, such as W, Ta, Mo, and Pb, or metal silicide. The light shielding film 11a may be formed.
[0085]
For example, the first light shielding film 11a may be extended below the scanning line 3a or the data line 6a and electrically connected to the constant potential line. With this configuration, the potential fluctuation of the first light shielding film 11a does not adversely affect the data lines 6a and the TFTs 30 that are arranged to face the first light shielding film 11a. In this case, as the constant potential line, a constant potential line such as a negative power source or a positive power source supplied to a peripheral circuit (for example, a scanning line driving circuit, a data line driving circuit, etc.) for driving the electro-optical device, grounding Examples thereof include a power source and a constant potential line supplied to the counter electrode 21. The planar layout of the first light shielding film 11a may be a lattice shape along the data lines 6a and the scanning lines 3a, or may be an island shape so as to cover the data lines 6a and the TFTs 30.
[0086]
(Fourth embodiment)
The configuration of the electro-optical device according to the fourth embodiment of the invention will be described with reference to FIG. FIG. 10 is a cross-sectional view of the TFT array substrate side portion corresponding to the DD ′ cross section of FIG. 6 in the second embodiment. In FIG. 10, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing. In the fourth embodiment shown in FIG. 10, the same components as those in the second embodiment shown in FIG. 8 are denoted by the same reference numerals, and the description thereof is omitted.
[0087]
In FIG. 10, in the fourth embodiment, as compared with the second embodiment, the edge of the light-shielding second barrier layer 80b and the edge of the pixel electrode 9a are slightly overlapped in plan view, and the data line 6a The second barrier layer 80b, the pixel electrode 9a, and the data line 6a are laid out in a plane so that the edge and the edge of the pixel electrode 9a do not overlap in plan view. That is, in FIG. 10, the width W1 of the data line 6a, the interval W2 between the pixel electrodes 9a adjacent to the left and right, and the width W4 of the barrier layer 80b are provided so that a relationship of W1 ≦ W2 <W4 is established. Yes. Other configurations are the same as those in the second embodiment.
[0088]
As a result, according to the fourth embodiment, the left and right contours of the opening area of each pixel can be defined by the second barrier layer 80b overlapping the pixel electrode 9a. At the same time, since the data line 6a and the pixel electrode 9a do not overlap each other, the parasitic capacitance generated when the two are opposed via the third interlayer insulating film 7, that is, the parasitic capacitance between the source and the drain in the TFT 30, is extremely small. it can. Further, the step caused by the presence or absence of the data line 6a formed on the second interlayer insulating film 4 can be canceled by the presence or absence of the pixel electrode 9a. In particular, in FIG. 10, if the film thickness D1 of the data line 6a and the film thickness D2 of the pixel electrode 9a are made equal to each other, the two can be completely canceled, so that the surface of the alignment film 16 can be made very flat. A gap through which light can be transmitted is formed between the data line 6a and the pixel electrode 9a, but this gap is hidden by the second barrier layer 80b. For this reason, display defects such as light leakage do not occur between the data line 6a and the pixel electrode 9a. Further, with this configuration, it is not necessary to provide the second light-shielding film 23 (see FIG. 3) on the counter substrate 20 side.
[0089]
Since the manufacturing method of the electro-optical device according to the fourth embodiment is substantially the same as that of the second embodiment, the description thereof is omitted.
[0090]
(Overall configuration of electro-optical device)
The overall configuration of the electro-optical device according to each embodiment configured as described above will be described with reference to FIGS. 11 and 12. FIG. 11 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side together with the components formed thereon, and FIG. 12 is a cross-sectional view taken along line HH ′ of FIG.
[0091]
In FIG. 11, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and an image display region made of, for example, the same or different material as the second light-shielding film 23 in parallel with the inner side. A third light-shielding film 53 is provided as a frame that defines the periphery of. In a region outside the sealing material 52, a data line driving circuit 101 and an external circuit connection terminal 102 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing along one side of the TFT array substrate 10. A scanning line driving circuit 104 that drives the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the image display area. For example, an odd-numbered data line supplies an image signal from a data line driving circuit disposed along one side of the image display area, and an even-numbered data line extends along the opposite side of the image display area. You may make it supply an image signal from the arrange | positioned data line drive circuit. If the data lines 6a are driven in a comb-like shape in this way, the occupied area of the data line driving circuit 101 can be expanded, so that a complicated circuit can be configured. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display area. In addition, at least one corner of the counter substrate 20 is provided with a conductive material 106 for electrical connection between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 12, the counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG. 11 is fixed to the TFT array substrate 10 by the sealing material 52. On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104 and the like, a sampling circuit for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines A precharge circuit for supplying a precharge signal of a predetermined voltage level in advance to the image signal to 6a, an inspection circuit for inspecting quality, defects, etc. of the electro-optical device during manufacture or at the time of shipment are formed. Also good.
[0092]
In each of the embodiments described above with reference to FIGS. 1 to 12, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, on a TAB (Tape Automated Bonding) substrate. The mounted LSI for driving may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. Further, on the side on which the projection light of the counter substrate 20 enters and the side on which the emission light of the TFT array substrate 10 exits, for example, an operation mode such as TN mode, VA mode, PDLC (Polymer Dispersed Liquid Crystal) mode, Depending on the normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction.
[0093]
Since the electro-optical device in each embodiment described above is applied to a projector, three electro-optical devices are respectively used as RGB light valves, and each light valve has a dichroic mirror for RGB color separation. The light of each color resolved through the light enters as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a where the second light shielding film 23 is not formed. In this way, the electro-optical device according to each embodiment can be applied to a direct-view or reflective color electro-optical device other than the liquid crystal projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, a bright electro-optical device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that produces RGB colors by using interference of light may be formed by depositing several layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color electro-optical device can be realized.
[0094]
The present invention is not limited to each of the above-described embodiments, and can be appropriately changed without departing from the spirit or concept of the invention that can be read from the claims and the entire specification. An optical device manufacturing method or an electro-optical device is also included in the technical scope of the present invention.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like provided in a plurality of matrix pixels that form an image display area in the electro-optical device according to the first embodiment.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, and the like are formed in the electro-optical device according to the first embodiment.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
4 is a cross-sectional view taken along the line BB ′ of FIG.
FIGS. 5A and 5B are process diagrams sequentially illustrating a manufacturing process of the electro-optical device according to the first embodiment. FIGS.
6 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, and the like are formed in the electro-optical device according to the second embodiment. FIG.
7 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 8 is a cross-sectional view taken along the line DD ′ of FIG.
FIG. 9 is a cross-sectional view of the electro-optical device according to the third embodiment at a location corresponding to the BB ′ cross section of FIG.
10 is a cross-sectional view of a portion corresponding to a DD ′ cross section of FIG. 6 of an electro-optical device according to a fourth embodiment.
FIG. 11 is a plan view of the TFT array substrate in the electro-optical device according to each embodiment, as viewed from the counter substrate side, together with each component formed thereon.
12 is a cross-sectional view taken along the line HH ′ of FIG.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b ... low concentration source region
1c: low concentration drain region
1d ... High concentration source region
1e ... High concentration drain region
1f: first storage capacitor electrode
2… Insulating thin film
3a ... scan line
3b ... Capacity line
4. First interlayer insulating film
5 ... Contact hole
6a ... Data line
7. Second interlayer insulating film
8 ... Contact hole
8a ... Contact hole
8b ... Contact hole
8c ... Contact hole
9a: Pixel electrode
10 ... TFT array substrate
11a ... 1st light shielding film
12 ... Underlying insulating film
16 ... Alignment film
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
23. Second light shielding film
30 ... TFT for pixel switching
50 ... Liquid crystal layer
70 ... Storage capacity
70a ... first storage capacity
70b ... second storage capacity
80a ... 1st barrier layer
80b ... second barrier layer
81. Second dielectric film

Claims

Forming a pixel switching element on a substrate;
Forming an interlayer insulating film above the pixel switching element;
Planarizing the one interlayer insulating film;
Forming a data line on the planarized interlayer insulating film;
Forming another interlayer insulating film on the data line;
Forming a pixel electrode on the other interlayer insulating film,
In the step of forming the other interlayer insulating film, a step is formed in the other interlayer insulating film due to the presence or absence of the data line,
In the step of forming the pixel electrode, the pixel electrode is formed on the lower side of the step so as not to overlap the data line and the pixel electrode.

2. The method according to claim 1, further comprising a step of performing a heat treatment at 700 ° C. or more on the one interlayer insulating film between the step of forming the one interlayer insulating film and the step of planarizing. Manufacturing method of the electro-optical device.

3. The method of manufacturing an electro-optical device according to claim 2, wherein the thickness of the one interlayer insulating film before the planarization is 2000 nm.

4. The method of manufacturing an electro-optical device according to claim 1, further comprising a step of forming a non-light-transmitting film that at least partially covers the data line when viewed in plan. 5.

Simultaneously with the step of forming a non-light transmissive film between the step of forming the pixel switching element and the step of forming the pixel electrode, and from the same film as the non-light transmissive film having conductivity, the pixel electrode and 5. The method of manufacturing an electro-optical device according to claim 1, further comprising a step of forming a conductive film for electrically connecting the pixel switching element.

Simultaneously with the step of forming the non-light-transmitting film and from the same film as the non-light-transmitting film, at least the channel region of the thin film transistor constituting the pixel switching element and the junction between the channel region and the drain region are viewed in plan view. 6. The method for manufacturing an electro-optical device according to claim 1, further comprising a step of forming a light shielding film to cover.

2. The step of forming a non-light transmissive film includes forming the non-light transmissive film so that the non-light transmissive film and the pixel electrode are at least partially overlapped when viewed in a plan view. The method for manufacturing an electro-optical device according to claim 6.

A step of opening the one contact hole between the flattening step and the data line forming step and simultaneously opening an opening portion serving as an alignment mark when forming the data line; The method of manufacturing an electro-optical device according to claim 1, further comprising:

The method of manufacturing an electro-optical device according to claim 1, wherein a light shielding film is formed at a position facing the data line on the substrate.

The light shielding film is formed so as to cover at least a channel region of a thin film transistor constituting the pixel switching element and a junction between the channel region and the drain region when viewed in a plan view. A method for manufacturing an electro-optical device.

The light shielding film is arranged such that the edge of the light shielding film and the edge of the pixel electrode overlap in plan view, and the edge of the data line and the edge of the pixel electrode do not overlap in plan view. The method of manufacturing an electro-optical device according to claim 9, wherein the electro-optical device is formed.

The method of manufacturing an electro-optical device according to claim 1, wherein a film thickness of the data line and a film thickness of the pixel electrode are substantially equal.

On the board
A pixel switching element;
An interlayer insulating film formed above the pixel switching element and planarized;
A data line formed on the one interlayer insulating film;
Another interlayer insulating film formed on the data line;
A pixel electrode formed on the other interlayer insulating film,
In the other interlayer insulating film, a step is formed due to the presence or absence of the data line,
The electro-optical device, wherein the pixel electrode is formed on the lower side of the step so as not to overlap the data line.

The electro-optical device according to claim 13, further comprising an alignment film formed on the pixel electrode.

A projector comprising the electro-optical device manufactured by the method for manufacturing an electro-optical device according to claim 1.