JP3731276B2

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Publication number: JP3731276B2
Application number: JP04813197A
Authority: JP
Inventors: 信久片岡; 亮司林; 隆雄中島; 真三宅
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 2006-01-05
Anticipated expiration: 2017-03-03
Also published as: JPH10247953A

Description

【０００１】
【発明の属する技術分野】
この発明は、受信信号から生成されたベースバンド信号を可変利得アンプにより増幅する構成の受信機において、このベースバンド信号に含まれる受信回路固有の直流オフセット電圧成分の影響を排除する受信機に関する。
【０００２】
【従来の技術】
今日、無線通信システムにおける受信機は、小形化、軽量化が進んでいる。小形で軽量な受信機として、ダイレクトコンバージョン受信機と呼ばれる受信機がある。ダイレクトコンバージョン受信機は、アンテナを介して受信されたＲＦ（Radio Frequency）信号を、ＩＦ（Intermediate Frequency）信号に変換することなく、ベースバンド信号に直接変換することから、ＩＦ信号に対する増幅、フィルタリング等の処理が不要となり、その分、所要部品が低減できて受信機の小形化、軽量化が図れるという利点がある。
【０００３】
図１０は、“ベースバンドＡＧＣを用いたダイレクトコンバージョン受信機”，添谷みゆき、上野隆、鶴見博史著、電子情報通信学会春季大会Ｂ−３２２、１９９３．に記載された従来のダイレクトコンバージョン受信機の構成図である。
【０００４】
図１０中、１はアンテナ、２はアンプ、３はバンドパスフィルタ、４ａ、４ｂはミクサであり、バンドパスフィルタ３の出力信号は２分岐されて、それぞれミクサ４ａ、４ｂの一方の入力端子に入力されるようになっている。
【０００５】
６ａ、６ｂはローパスフィルタ、８ａ、８ｂは可変利得アンプで、ローパスフィルタ６ａ、６ｂの出力信号はそれぞれ可変利得アンプ８ａ、８ｂの一方の入力端子に入力されるようになっている。
【０００６】
さらに、１０ａ、１０ｂはＡ／Ｄ変換器、１２はデータ判定器、１３は入力された信号の位相をπ／２移相する移相器、１４はキャリア発振器であり、キャリア発振器１４の出力信号（キャリア信号）は２分岐されてそれぞれミクサ４ａの一方の入力端子と、移相器１３に入力されるようになっている。また、移相器１３の出力信号（π／２移相された信号）は、ミクサ４ｂの一方の入力端子に入力されるようになっている。
【０００７】
１５は可変利得アンプ８ａ、８ｂを制御するための利得制御電圧生成器であり、利得制御電圧生成器１５には、Ａ／Ｄ変換器１０a、１０ｂの出力信号が入力されると共に、利得制御電圧生成器１５からの出力信号（制御電圧）がそれぞれ可変利得アンプ８ａ、８ｂの入力端子にそれぞれ入力されるようになっている。
【０００８】
次に、このように構成された従来のダイレクトコンバージョン受信機の動作について図１０を参照して説明する。
【０００９】
アンテナ１を介して受信されたベースバンド信号を含むＲＦ（R０adio Frequency）信号は、アンプ２に入力されてある予め定められた固定増幅率で増幅される。そして、アンプ２の出力信号は、バンドパスフィルタ３に入力されて不要な周波数成分が除去される。
【００１０】
さらに、バンドパスフィルタ３の出力信号は、２分岐されて、一方の信号はミクサ４ａに入力され、ミクサ４ａでキャリア発振器１４からの後述するような出力信号（キャリア信号）と乗積される。
【００１１】
ここで、キャリア発振器１４は、アンテナ１を介して受信された信号と同一周波数のキャリア信号を出力している。従って、ミクサ４ａの出力信号（乗積された信号）には、ベースバンド信号とキャリア信号の周波数（キャリア周波数）の２倍の周波数の信号とが含まれている。
【００１２】
一方、バンドパスフィルタ３から出力され２分岐された他方の信号は、ミクサ４ｂに入力されて移相器１３の出力信号と乗積される。ミクサ４ｂの出力信号は、後述するように、ローパスフィルタ６ｂに入力されてベースバンド信号が取り出される。
【００１３】
ローパスフィルタ６ａ、６ｂは、ミクサ４ａ、４ｂの出力信号から、不要なキャリア周波数の２倍の周波数信号を除去して、それぞれベースバンド信号のみを出力する。
【００１４】
ローパスフィルタ６ａ、６ｂから出力されたベースバンド信号は、それぞれ可変利得アンプ８ａ、８ｂに入力されて、それぞれＡ／Ｄ変換器１０ａ、１０ｂに入力するために予め定められた適正なある振幅まで増幅される。
【００１５】
可変利得アンプ８ａ、８ｂの出力信号は、それぞれＡ／Ｄ変換器１０ａ、１０ｂによりディジタル信号に変換される。Ａ／Ｄ変換器１０ａ、１０ｂの出力信号はそれぞれ２分岐され、分岐された一方の信号は共にデータ判定器１２に入力される。
【００１６】
そして、データ判定器１２ではそれら２つの入力に基づいて出力されるべきデジタルデータが判定され、その判定結果として、データ判定器１２から復調データが出力される。
【００１７】
また、Ａ／Ｄ変換器１０ａ、１０ｂからそれぞれ出力されてさらに分岐され、データ判定器１２に入力されない他方の信号は、共に利得制御電圧生成器１５に入力され、利得制御電圧生成器１５は、それら入力信号に基づいて、可変利得アンプ８ａ、８ｂの利得を制御するための制御信号となる制御電圧を決定して可変利得アンプ８ａ、８ｂに出力する。
【００１８】
そして、可変利得アンプ８ａ、８ｂは、いずれも利得制御電圧生成器１５の制御信号（制御電圧）に対応して利得（増幅率）を変化させる。
【００１９】
この場合、利得制御電圧生成器１５は、Ａ／Ｄ変換器１０ａ、１０ｂからそれぞれ出力されてさらに分岐された信号である入力信号に基づいて、入力信号が予め定められた規定値未満である場合には、可変利得８ａ、８ｂの利得が増加するような制御信号（制御電圧）を出力し、逆に、この規定値を越える場合には、可変利得アンプ８ａ、８ｂの利得が減少するような制御電圧を出力する。
【００２０】
このようにして、可変利得アンプ８ａからＡ／Ｄ変換器１０ａに、また可変利得アンプ８ｂからＡ／Ｄ変換器１０ｂにそれぞれ出力される信号が常に一定の振幅になるようにしている。
【００２１】
従来のダイレクトコンバージョン受信機はこのように構成されており、ダイレクトコンバージョン受信機を、特に、陸上の移動体通信に使用する場合では、基地局と移動体との距離が大きく変わることにより受信信号電力が大きく変化し、さらに、フェージングによっても受信信号電力が大きく変化するので、Ａ／Ｄ変換器１０ａ、１０ｂの入力信号振幅を一定にするために可変利得アンプ８ａ、８ｂの利得の増幅率を、例えば８０（ｄＢ）という大きな値にする必要がある。
【００２２】
しかしながら、実際は、ローパスフィルタ６ａ、６ｂの内部や、可変利得アンプ８ａ、８ｂの内部では、この回路固有の直流のオフセット電圧成分（以下、ＤＣオフセットという）が発生し、可変利得アンプ８ａ、８ｂの入力点には、ローパスフィルタ６ａ、６ｂで発生するＤＣオフセットと、可変利得アンプ８ａ、８ｂの内部で発生するDCオフセットが存在している。
【００２３】
一般に、これらＤＣオフセットの量は僅かではあるが、ベースバンド信号を増幅する可変利得アンプ８ａ、８ｂの最大利得が大きい場合は、これらＤＣオフセットが大きく増幅されて可変利得アンプ８ａ、８ｂから出力され、Ａ／Ｄ変換器１０ａ、１０ｂにそれぞれ入力されるベースバンド信号には大きく増幅されたＤＣオフセットが含まれる。
【００２４】
そして、Ａ／Ｄ変換器１０ａ、１０ｂへの入力信号にそれぞれ含まれる増幅されたＤＣオフセットは、後段のデータ判定器１２におけるデータ判定の際に、データの誤判定の原因となりビット誤り率特性が劣化するという問題点がある。
【００２５】
例えば、可変利得アンプ８ａ、８ｂの入力端のＤＣオフセットが僅かに１００（μＶ）であったとしても、最大利得が８０（ｄＢ）（真数で表すと１０^80/20＝１０⁴）の場合は、
１００μＶ ×１０⁴＝１（Ｖ）（１）
となるので、最大利得時では、Ａ／Ｄ変換器１０ａ、１０ｂに入力されるベースバンド信号には、ＤＣオフセットの影響のない本来であれば、数ｍＶであるはずなのに、１（Ｖ）という非常に大きなＤＣオフセットが含まれる。
【００２６】
また、“倍周波デジタル移相復調方式のダイレクトコンバージョン受信機”、三村政博、大庭基、長谷川誠、牧本三夫、横崎克司著、電子情報通信学会春季大会Ｂ−２１１、１９９１．に示された、従来のダイレクトコンバージョン受信機を図１１に示す。
【００２７】
図１１中、前出した従来例に対する新たな構成として、１１ａ、１１ｂはそれぞれハイパスフィルタであり、可変利得アンプ８ａ、８ｂの出力はそれぞれハイパスフィルタ１１ａ、１１ｂに入力され、ハイパスフィルタ１１ａ、１１ｂの出力はＡ／Ｄ変換器１０ａ、１０ｂに入力されるようになっている。
【００２８】
このような、ダイレクトコンバージョン受信機では、可変利得アンプ８ａとＡ／Ｄ変換器１０ａとの間に挿入したハイパスフィルタ１１ａと、可変利得アンプ８ｂとＡ／Ｄ変換器１０ｂとの間に挿入したハイパスフィルタ１１ｂとによって、それぞれＤＣオフセットが除去される。
【００２９】
しかしながら、図１１に示したダイレクトコンバージョン受信機では、以下に述べるとおり、変調方式によってはベースバンド信号のスペクトルの一部が削除されてしまうという問題点がある。
【００３０】
図１１に示したダイレクトコンバージョン受信機は、送信信号が周波数偏移変調（frequency shift keying、以下、ＦＳＫ変調という）と呼ばれる変調方式により変調されている場合のダイレクトコンバージョン受信機の構成である。
【００３１】
ＦＳＫ変調の場合、ローパスフィルタ６ａ、６ｂから出力されるベースバンド信号のスペクトルは、例えば数kHzの周波数近傍にのみ存在し、０Ｈｚ近傍には存在しない。
【００３２】
従って、数kHz未満のカットオフ周波数に設定したハイパスフィルタ１１ａ、１１ｂにより、ＤＣオフセット（０Ｈｚの信号）と数kHz未満の低域周波数成分とを同時に除去しても、ビット誤り率特性は劣化せず問題はない。
【００３３】
しかし、近年の移動体通信において主に採用されている位相偏移変調（phase shift keying、以下、ＰＳＫ変調という）と呼ばれる変調方式により送信信号が変調される場合は、ローパスフィルタ６ａ、６ｂから出力されるベースバンド信号のスペクトルは、０Ｈｚまで連続して存在する。
【００３４】
従って、ハイパスフィルタ１１ａ、１１ｂは、ＤＣオフセットの成分のみならずベースバンド信号の低域周波数成分をも同時に除去してしまい、ベースバンド信号が歪んでビット誤り率特性が劣化する。
【００３５】
以上のように、従来のダイレクトコンバージョン受信機は、受信信号電力が大きく変動する通信システムに使用する場合には、大きく増幅されたＤＣオフセットのためビット誤り率特性が劣化するという問題点がある。
【００３６】
また、ＤＣオフセットの成分を除去する従来の方式では、低域周波数成分を削除してしまうので、ＰＳＫ変調波を受信する場合にはベースバンド信号のスペクトルの一部をも削除してしまうという問題点があった。
【００３７】
【発明が解決しようとする課題】
この発明はかかる問題点を解決するためになされたもので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることを目的とする。
【００３８】
【課題を解決するための手段】
この発明に係る受信機は、位相変移変調されたラジオ信号を受信してベースバンド信号を生成すると共に前記ラジオ信号の電力に応じて前記ベースバンド信号を増幅する受信機において、信号を受信する受信回路固有の直流オフセット電圧を前記ベースバンド信号を増幅する手段と少なくとも同等な手段を用いて出力する直流オフセット電圧出力手段と、受信回路が受信した受信信号から生成され受信回路固有の直流オフセット電圧成分を含んだベースバンド信号から直流オフセット電圧出力手段が出力した直流オフセット電圧成分を相殺し出力する直流オフセット電圧相殺手段とを備えたものである。
【００３９】
また、直流オフセット電圧出力手段は、非通話状態での直流オフセット電圧相殺手段の出力に基づいて受信回路固有の直流オフセット電圧成分の大きさを定める直流オフセット電圧制御回路を含むようにしたものである。
【００４０】
また、直流オフセット電圧出力手段は、非通話状態での第１の直流オフセット電圧相殺手段の出力と非通話状態での第２の直流オフセット電圧相殺手段の出力との平均値に基づいて受信回路固有の直流オフセット電圧成分の大きさを定める直流オフセット電圧制御回路を含むようにしたものである。
【００４１】
また、直流オフセット電圧制御回路は、直流オフセット相殺手段の出力結果をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力を平滑化する平滑化回路と、平滑化回路の出力電圧中から受信回路固有の直流オフセット電圧成分の影響を排除する大きさに直流オフセット電圧の大きさを算出する直流オフセット電圧計算回路と、タイミング制御回路から出力されるスルー信号に基づいて直流オフセット電圧計算回路が算出する直流オフセット電圧を出力すると共にタイミング制御回路から出力されるホールド信号に基づいて直流オフセット電圧計算回路が最後に算出した直流オフセット電圧を保持して出力するホールド回路と、ホールド回路の出力をＤ／Ａ変換するＤ／Ａ変換器とで構成されたものである。
【００４２】
また、直流オフセット電圧制御回路は、直流オフセット相殺手段の出力結果の正負を判定する判定回路と、判定回路が出力する正負の判定結果の数を計数して正又は負のいずれかの計数値が予め定められた数に達した場合にその達した方の判定結果を出力して再び計数をやり直すランダムフォークフィルタと、ランダムフォークフィルタの出力に基づいて受信回路固有の直流オフセット電圧成分を相殺する大きさに直流オフセット電圧の大きさを定める電圧調節回路と、タイミング制御回路から出力されるスルー信号に基づいて電圧調整回路が定めた直流オフセット電圧を出力すると共にタイミング制御回路から出力されるホールド信号に基づいて電圧調整回路が最後に定めた直流オフセット電圧を保持して出力するホールド回路と、ホールド回路の出力をＤ／Ａ変換するＤ／Ａ変換器とで構成されたものである。
【００４３】
また、タイミング制御回路は、電源投入直後から予め定められた時刻までの間にスルー信号を出力するようにしたものである。
【００４４】
また、タイミング制御回路は、非通話時にホールド信号を出力するようにしたものである。
【００４５】
また、直流オフセット電圧出力手段を、受信回路固有の直流オフセット電圧成分を相殺する予め求められた電圧を発生する固定電圧発生手段としたものである。
【００４６】
【発明の実施の形態】
実施の形態１．
図１は、実施の形態１に係る受信機（ダイレクトコンバージョン受信機）の構成図である。
図１中、前記従来例に対する新たな構成として、１６ａ、１６ｂは減算器、１８ａ、１８ｂは可変利得アンプであり、即ち可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂは全て同様な特性を有する素子で構成され、いずれも１つの利得を決定するためのある入力信号（印加電圧）に基づいて利得が決定されるようになっている。
【００４７】
減算器１６ａ、１６ｂは、それぞれ可変利得アンプ８ａ、８ｂの出力信号（増幅されたベースバンド信号）から、可変利得アンプ１８ａ、１８ｂの出力信号（以下、レプリカＤＣオフセットという）を減算した信号を出力するようになっている。
【００４８】
２０ａ、２０ｂはオフセット電圧制御回路であり、オフセット電圧制御回路２０ａ、２０ｂは、共に減算器１６ａ、１６ｂの出力信号をそれぞれ入力して、減算器１６ａ、１６ｂの出力信号に含まれる増幅されたＤＣオフセットを検出し、これらのＤＣオフセットを０に相殺するような電圧Ｅ_a 、Ｅ_b をそれぞれ出力すると共に、後述するタイミング制御回路の出力信号であるタイミング信号に基づいて、これらの電圧Ｅ_a 、Ｅ_b をそれぞれ保持するようになっている。
【００４９】
また、２２は電圧発生器であり、電圧発生器２２は、可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂが全て最大利得で動作させるための予め設定された電圧を発生するようになっている。
【００５０】
２３は選択スイッチであり、タイミング制御回路２４が出力するＨ_i レベル又はＬ_o レベルのタイミング信号に基づいて、利得制御電圧生成器１５の出力信号である出力電圧（端子Ａ）と、電圧発生器２２の出力信号である出力電圧（端子Ｂ）のいずれか一方を、可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂの利得（増幅率）を決めるための電圧取り込み元として選択するようになっている。
【００５１】
そして、選択スイッチ２３で選択された出力電圧は、可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂにそれぞれ入力されて、可変利得アンプ８ａ、８ｂは共に印加電圧に基づいた利得でローパスフィルタ６ａ、６ｂの出力であるベースバンド信号をそれぞれ増幅して出力するようになっている。
【００５２】
また、選択スイッチ２３が選択した端子に基づいて、可変利得アンプ１８ａ、１８ｂも印加電圧に基づいた利得で、オフセット電圧制御回路２０ａ、２０ｂの出力である電圧Ｅ_a 、Ｅ_b をそれぞれ増幅して出力するようになっている。
【００５３】
可変利得アンプ１８ａ、１８ｂと、オフセット電圧制御回路２０ａ、２０ｂにより、減算器１６ａ、１６ｂの出力信号中に含まれる増幅されたＤＣオフセットを検出し、このＤＣオフセットを０に相殺するレプリカＤＣオフセットを生成するレプリカＤＣオフセット生成手段１００を構成している。
【００５４】
さらに、減算器１６ａ、１６ｂにより、前述したレプリカＤＣオフセットを用いてこれらＤＣオフセットを０に相殺する処理を行うＤＣオフセット相殺手段１０１を構成している。
【００５５】
そして、タイミング制御回路２４は、Ｈ_i レベル又はＬ_o レベルのタイミング信号を出力して、これら手段の動作タイミングを切り換え制御するようになっている。
【００５６】
次に、このように構成された実施の形態１に係る受信機の動作を図１乃至図４を参照して説明する。
【００５７】
この受信機は、まず、電源ＯＮ直後（受信機の起動直後）の非受信状態において、可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂを最大利得（即ち、固定した利得）で動作させて、受信機の内部、前述したような例えば可変利得アンプ８ａ、８ｂの入力点で既に発生していてこの回路固有のＤＣオフセットを０に相殺するための電圧、即ち、電圧Ｅ_a、Ｅ_bをそれぞれ求める動作を行う（図２のステップ１）。
【００５８】
次に、これら電圧Ｅ_a、Ｅ_bを求めた後、通常の受信動作での利得制御電圧生成器１５が行うこれらアンプの利得の制御において、電圧Ｅ_a、Ｅ_bに基づいてこの回路固有のＤＣオフセットをそれぞれ相殺する動作をそれぞれ行う（図２のステップ２）。
【００５９】
これら２つの動作は、タイミング制御回路２４から出力されるタイミング信号に基づいて切り換えられる。
【００６０】
図１において、始めに、電源がＯＮになって受信機が起動すると、タイミング制御回路２４はＨ_iレベルのタイミング信号を選択スイッチ２３に出力する。
【００６１】
選択スイッチ２３は、タイミング制御回路２４のこの出力信号（Ｈ_i レベルのタイミング信号）に基づいて、可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂそれぞれの利得を定めるための制御電圧の取り込み元を電圧発生器２２が接続された端子Ｂとして選択する。
【００６２】
従って、端子Ｂが選択されて電圧Ｅ_a、Ｅ_bを決定する場合では、可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂは全て最大利得（即ち、固定した利得）で動作させられる。
【００６３】
ここで、例えばこれらアンプの最大利得を全て８０（ｄＢ）、可変利得アンプ８ａ、８ｂの入力点において既に発生しているこの回路固有のＤＣオフセットがそれぞれ１００（μＶ）であるとすれば、これらアンプが全て最大利得で動作させられる場合は前出した式（１）より、１（Ｖ）のＤＣオフセットが可変利得アンプ８ａ、８ｂの出力信号中にそれぞれ増幅されて含まれている。
【００６４】
可変利得アンプ１８ａ、１８ｂも最大利得８０（ｄＢ）で動作させられているので、オフセット電圧制御回路２０ａ、２０ｂは、可変利得アンプ８ａ、８ｂ、１８ａ、１８ｂが全て最大利得で動作させられている場合に、可変利得アンプ１８ａ、１８ｂから出力されるそれぞれのレプリカＤＣオフセットによって、可変利得アンプ８ａ、８ｂの出力信号中に含まれているこの回路固有の増幅されたＤＣオフセットを相殺するよう、演算器１６ａ、１６ｂの出力信号中にそれぞれ含まれる増幅されたＤＣオフセットを検出して、これら与えようとする電圧Ｅ_a、Ｅ_bをそれぞれ求める。
【００６５】
そして、これら電圧Ｅ_a、Ｅ_bは、タイミング制御回路２４から出力されるタイミング信号の出力により受信機が通常の受信状態になる際に、オフセット電圧制御回路２０ａ、２０ｂそれぞれに保持（ホールド）させる。
【００６６】
上述したように電圧電圧Ｅ_a、Ｅ_bを求めた後、タイミング制御回路２４はＬ_o レベルのタイミング信号を出力して選択スイッチ２３を端子Ｂから端子Ａへ切り換えて、受信機を通常の受信状態にする。
【００６７】
Ｈ_i レベルのタイミング信号からＬ_o レベルのタイミング信号への切り換えは、受信機が起動してＨ_iレベルのタイミング信号を出力した後、予め定められた一定の短時間経過後に行うようにする。
従って、上述した電圧Ｅ_a、Ｅ_bは受信機起動後の短時間で算出される。
【００６８】
受信機の起動時において、電源がＯＮになる毎に上述した電圧Ｅ_a、Ｅ_bを求める動作をこのような短時間で行うことで、温度変化などによる回路固有のＤＣオフセットの発生量が電源ＯＮの毎に異なる場合であっても、可変利得アンプ８ａ、８ｂの出力信号に含まれる増幅されたＤＣオフセットを新たに求めたレプリカＤＣオフセットによって相殺することができる。
【００６９】
上述したこれら動作を図２乃至図４を参照してより具体的に説明する。
図３は、図１から取り出したオフセット電圧制御回路２０ａ周辺の構成図である。オフセット電圧制御回路２０ｂもオフセット電圧制御回路２０ａと同様な構成であり同様な動作をするので、両者を代表してオフセット電圧制御回路２０ａについて説明する。
【００７０】
実施の形態１に係るオフセット電圧制御回路２０ａの具体的な構成としては、例えば図４に掲げるものが考えられる。
【００７１】
図４中、２０１ａはＡ／Ｄ変換器であり、減算器１６ａの出力信号を入力してＡ／Ｄ変換する。２０２ａは平滑化回路であり、Ａ／Ｄ変換器２０１ａの出力信号を平滑化（平均化）して雑音の影響を低減し、減算器１６ａの出力信号中に含まれる増幅されたＤＣオフセットを高精度で検出するものである。
【００７２】
２０３ａはオフセット電圧計算回路であり、平滑化回路２０２ａから出力された増幅されたＤＣオフセットを入力し、このＤＣオフセットを０に相殺するために必要なレプリカＤＣオフセットの基となる電圧Ｅ_aを計算して出力するようになっている。
【００７３】
２０４ａはホールド回路であり、タイミング制御回路２４からの出力信号（タイミング信号）がＨ_i レベル（スルー信号）の場合は入力信号をそのまま素通しして出力するが、このタイミング信号がＬ_o レベル（ホールド信号）に変化した場合にその時刻の直前の入力信号（電圧）を保持（ホールド）し、このＬ_o レベル信号の受信中はその保持（ホールド）した電圧を出力し続けるようになっている。
【００７４】
２０５ａはＤ／Ａ変換器であり、ホールド回路２０４ａの出力、即ち、オフセット電圧計算回路２０３ａにより計算された値（デジタル値）をアナログ電圧に変換して出力するようになっている。
【００７５】
このように構成されたオフセット電圧制御回路２０ａでは、オフセット電圧計算回路２０３ａは、以下のようにして電圧Ｅ_aを算出する。
【００７６】
電源ＯＮとなって受信機が起動した状態において、ベースバンド信号中に含まれるＤＣオフセットがｘ_a （Ｖ）であり、可変利得アンプ１８ａが電圧発生器２２の出力に基づいた最大利得８０（ｄＢ）（真数で表すと１０^80/20＝１０⁴）の固定した利得で動作させられ、オフセット電圧制御回路２０ａがａ_a （Ｖ）の電圧を出力している場合に、減算器１６ａの出力信号に含まれるＤＣオフセットがΔ_a （Ｖ）であるとすれば、式（２）が成立する。
Δ_a ＝ｘ_a −１０⁴・ａ_a （２）
【００７７】
ここで、オフセット電圧計算回路２０３ａが、検出されたＤＣオフセットを０に相殺する電圧としてＥ_a （Ｖ）を算出して、オフセット電圧制御回路２０ａからａ_a（Ｖ）の電圧に代えてＥ_a （Ｖ）を出力することでΔａ（Ｖ）を０に相殺するから、この状態では式（３）が成立する。
Δ_a ＝ｘ_a −１０⁴・Ｅ_a ＝０（３）
【００７８】
式（２）、（３）を用いてｘａを消去すると、式（４）が得られる。
Ｅ_a ＝Δ_a ／１０⁴＋ａ_a （４）
【００７９】
電源ＯＮとなって受信機が起動した状態で、オフセット電圧制御回路２０ａからの出力電圧がａ_a （Ｖ）の場合、減算器１６ａの出力信号に含まれる増幅されたＤＣオフセットであるΔ_a （Ｖ）が検出されれば、オフセット電圧計算回路２０３ａは、減算器１６ａの出力信号に含まれる増幅されたＤＣオフセットを０に相殺する電圧Ｅ_a （Ｖ）を、式（４）を用いて計算により求めることができる。さらに、オフセット電圧計算回路２０３ａは、ホールド回路２０４ａを介してその計算で求めた電圧Ｅ_a （Ｖ）を出力する。
【００８０】
このように実施の形態１に係る受信機は、電源がＯＮとなって受信機が起動した直後から予め定められたある短い一定時間内に、可変利得アンプ８ａ、１８ａの利得を最大利得に固定して動作させ、回路内部で発生しているこの回路固有のＤＣオフセットを０に相殺するために必要な電圧Ｅ_a を上述した処理によって決定する。
【００８１】
そして、この起動後の一定時間が経過すると、タイミング制御回路２４からはＨ_i レベルのタイミング信号（スルー信号）に代えてＬ_o レベルのタイミング信号（ホールド信号）が出力され、この受信機は電圧Ｅ_a を求める状態から通常の受信状態に切り替わる。
【００８２】
タイミング制御回路２４から出力されるタイミング信号がＨ_iレベルからＬ_oレベルに切り替わった時点で、ホールド回路２０４ａはこのタイミング信号に基づいてオフセット電圧計算回路２０３ａにより計算された電圧Ｅ_a を通常の受信状態で用いる電圧として保持（ホールド）する。
【００８３】
また、ホールド回路２８ａは、このＬ_o レベルのタイミング信号を受信している間は、この保持している電圧Ｅ_a を出力し続け、新たな電圧Ｅ_a の算出は行わない。
【００８４】
従って、通常の受信状態では、可変利得アンプ１８ａには既に前述のように求められてホールド回路２０４に保持されている電圧Ｅ_a （Ｖ）が常に印加されている。
【００８５】
通常の受信状態に移行することにより、アンテナ１を介して受信される受信信号の電力変化に応じて、利得電圧生成器１５からの制御信号に基づいて可変利得アンプ８ａの利得も変化し、可変利得アンプ８ａの出力信号であるベースバンド信号にもその利得に応じて増幅された回路内部で発生しているこの回路固有の増幅されたＤＣオフセットが含まれる。
【００８６】
ところで、可変利得アンプ１８ａは、可変利得アンプ８ａと同様な構成を有し、かつ前記従来例のように利得電圧生成器１５からの制御信号に基づいて、可変利得アンプ８ａと同一の利得で動作しているので、可変利得アンプ１８ａから出力されるレプリカＤＣオフセットはその利得の変化に応じて増減するが、それは可変利得アンプ８ａにより増幅されたこの回路固有のＤＣオフセットを０に相殺できる量である。
【００８７】
従って、この回路固有の増幅されたＤＣオフセットの成分は、上述した電圧Ｅ_a を可変利得アンプ１８ａで増幅したものを用いて減算器１６ａにおいて０に相殺されるので、通常の受信状態では、利得制御電圧生成器１５が出力する制御信号に基づいて可変利得アンプ８ａ、１８ａの利得が変化しても、減算器１６ａの出力、即ち、Ａ／Ｄ変換器１０ａへの入力信号の振幅はＤＣオフセットの影響が排除された一定値に保たれる。
【００８８】
なお、電圧Ｅ_a を可変利得アンプ８ａの入力点で減算することで、可変利得アンプ８ａの入力点においてＤＣオフセットを０に相殺する構成も考えられる。
【００８９】
しかし、一般に、可変利得アンプの内部で発生するＤＣオフセットは利得と共に変化するので、電圧Ｅ_a を可変利得アンプ８ａの入力点で減算する構成では、ローパスフィルタ６ａ内部で発生するＤＣオフセットは除去できるが、可変利得アンプ８ａ内部で発生して利得と共に変化するＤＣオフセットまでは除去できない。
【００９０】
これに対し、実施の形態１の構成では、電圧Ｅ_a を可変利得アンプ１８ａで増幅してから可変利得アンプ８ａの出力信号から減算するように構成しているので、可変利得アンプ１８ａに可変利得アンプ８ａと同等なアンプ素子を用いることで、可変利得アンプ８ａ、１８ａの内部で発生するＤＣオフセット量が利得の変化に対応して変化するので、利得がどのように変化しても、ローパスフィルタ６ａから出力されるＤＣオフセットと共に可変利得アンプ８ａ内部で発生するＤＣオフセットをも０に相殺できる。
【００９１】
従って、上記実施の形態１によれば、ベースバンド信号からレプリカＤＣオフセットを減算しているだけであるから、従来の構成のように、ベースバンド信号のスペクトルが削られることなく、ＤＣオフセットを除去できる。また、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【００９２】
なお、上述した説明では、オフセット電圧制御回路２０ａの入力信号を減算器１６ａの出力信号として説明したが、Ａ／Ｄ変換器１０ａの出力信号としても良い。
この場合は、オフセット電圧制御回路２０ａにおけるＡ／Ｄ変換器２０１ａは、Ａ／Ｄ変換器１０ａにより代用されるので、構成が簡易になる。
【００９３】
ところで、電圧Ｅ_a 、Ｅ_b を設定する動作は、図２で説明したような電源がＯＮとなって受信機が起動された直後の一定時間内に行うだけではなく、通常の受信状態における非受信時に行っても良い。
【００９４】
即ち、電源ＯＮ直後の受信機の起動後に行う前述した電圧Ｅ_a 、Ｅ_b の設定動作を、図５に示すような動作タイミングで、受信器の受信状態の合間の非受信状態においても断続的に行ってもよい。
【００９５】
近年の移動体通信システムでは、時分割により同一周波数を複数のユーザが使用する形態が取られ、通信は割り当てられたタイムスロットのみで行うので通信の空き時間が存在する。
【００９６】
この通信の空き時間を利用して、電圧Ｅ_a 、Ｅ_b の設定動作を断続的に行う。この処理には、温度変動等によりベースバンド信号に含まれるＤＣオフセット量が変化した場合であっても、レプリカＤＣオフセットがその変化に柔軟に追随できるという利点がある。
【００９７】
なお、後述する実施の形態２乃至３の場合も同様に、受信器の受信状態の合間の非受信状態においてレプリカＤＣオフセットを断続的に求めるようにしてもよい。
【００９８】
実施の形態２．
実施の形態１で図１に示したオフセット電圧制御回路２０ａ、２０ｂの構成としては、図４に示した構成の他に以下に述べるような構成を採用してレプリカＤＣオフセットを発生させても良い。
【００９９】
図５は実施の形態２に係る受信機（ダイレクトコンバージョン受信機）中のオフセット電圧制御回路２０ａの構成図である。オフセット電圧制御回路２０ａ、２０ｂは同様な構成なので、ここでも実施の形態１と同様に両者を代表してオフセット電圧制御回路２０ａについて説明する。
【０１００】
図５中、実施の形態２における新たな構成として、２０６ａは減算器１６ａの出力信号を入力して、その入力信号の正負を判別し、その正負に応じて２値の信号、「１」又は「０」のいずれかを出力する比較器である。
【０１０１】
また、２０７ａは比較器２０６ａからの出力信号を平滑化（平均化）すると共に、それら出力信号「１」、「０」の出力数をそれぞれカウントしていずれか一方のカウント数が予め定められたあるしきい値を越えた場合にそのカウント数に先に達した方の出力信号を出力すると共に、そのカウントをリセットして再度カウント動作を行うランダムウォークフィルタ（以下、ＲＷＦという）。
【０１０２】
さらに、２０８ａはＲＷＦ２０７ａの出力信号に基づいてＤＣオフセットを０に相殺するための電圧を増加、減少させる制御を行う電圧制御回路である。
【０１０３】
このように構成されたオフセット電圧制御回路２０ａは、前記実施の形態１と同様に電源がＯＮになって受信機が起動すると、選択スイッチ２３はタイミング制御回路２４からのＨ_i レベルのタイミング信号に基づいて端子Ｂを選択するので、以下に示すような電圧Ｅ_a を算出する動作を行う。
【０１０４】
減算器１６ａの出力信号は、比較器２０６ａに入力されて、その正負が判別される。比較器２０６ａは、入力信号が正の場合に「１」の信号を、負の場合に「０」の信号を出力するものとすれば、減算器１６ａの出力信号中に増幅された正のＤＣオフセットが存在する場合は、比較器２０６ａの出力信号中には「１」の信号が多く含まれる。
【０１０５】
逆に、減算器１６の出力信号中に負のＤＣオフセットが存在する場合には、比較器２０６ａの出力信号中には「０」の信号が多く含まれている。
【０１０６】
比較器２０６ａの出力は、ＲＷＦ２０７ａに入力され平滑化（平均化）されて雑音の影響が低減される。それと共に、ＲＷＦ２０７ａは、図示しない内部カウンタを用いて、入力信号中の「１」の数のカウントが、「０」の数のカウントより先にある予め定められたあるしきい値以上になった場合に「１」を出力して内部カウンタをリセットする。
【０１０７】
逆に、入力信号中の「０」の数のカウントが、「１」の数のカウントより先にある予め定められたあるしきい値以上になった場合に「０」を出力して内部カウンタをリセットする動作を繰り返す。
【０１０８】
従って、減算器１６ａからの出力信号中に例えば正のＤＣオフセットが含まれている場合、比較器２０６ａからの出力信号中には前述のように「１」の信号が多く含まれるので、ＲＷＦ２０７ａからは「１」の信号が出力される。
【０１０９】
電圧制御回路２０８ａは、ＲＷＦ２０７ａの出力が「１」である場合は、減算器１６ａの出力信号中にはまだ相殺されていないＤＣオフセットが多く含まれていることから、出力値（ＤＣオフセットを相殺する電圧）を増加させる。
【０１１０】
逆に、ＲＷＦ２０７ａの出力が「０」である場合には、減算器１６ａの出力信号中ではＤＣオフセットが相殺され過ぎていることからこの出力値を減少させる。
【０１１１】
電圧制御回路２０８ａからの出力電圧は、ホールド回路２０４ａを介してＤ／Ａ変換器２０５ａに入力されてアナログ電圧に変換され、可変利得アンプ１８ａに入力される。そして、さらに可変利得アンプ１８ａにより増幅されて、減算器１６ａにおいて増幅されたベースバンド信号から減算される。
【０１１２】
従って、減算器１６ａの出力信号中に正のＤＣオフセットが存在する場合には、ＲＷＦ２０７ａからの出力が「１」の信号となるので、電圧制御回路２０８ａは出力値を増加させ、その結果、Ｄ／Ａ変換器２０６ａの出力も増加し、可変利得アンプ１８ａの出力が増加する。
即ち、ベースバンド信号から減算されるレプリカＤＣオフセット量が増加して、ベースバンド信号に含まれる正のＤＣオフセットが０に近づく。
【０１１３】
一方、減算器１６ａの出力信号中に負のＤＣオフセットが存在する場合も上記の場合と同様、この場合は、比較器２０５ａからは「０」が、ＲＷＦ２０７ａからは「０」がそれぞれ出力され、電圧制御回路２０８ａは出力値を減少させて、その結果、Ｄ／Ａ変換器２０５ａからの出力も減少し、可変利得アンプ１８ａからの出力が減少する。
【０１１４】
即ち、可変利得アンプ８ａからの出力であるベースバンド信号から減算されるレプリカＤＣオフセットが減少して、ベースバンド信号に含まれる負のＤＣオフセットが０に近づく。
【０１１５】
上述したこれら処理は、実施の形態１と同様に、タイミング制御回路２４からＨｉレベルの信号が出力されている間、即ち、受信機が起動した後の短時間に繰り返されることによって、増幅されたベースバンド信号に含まれる増幅されたＤＣオフセットの成分は０に収束する。
【０１１６】
そして、この起動後の一定時間が経過すると、タイミング制御回路２４から出力されるタイミング信号はＨ_i レベルからＬ_o レベルに切り替えられ、この受信機はレプリカＤＣオフセットを求める状態から通常の受信状態（ＤＣオフセットを０に相殺する状態）に切り替わる。
【０１１７】
通常の受信状態に切り替わった後の動作（電圧電圧Ｅ_a 、Ｅ_b の保持、ＤＣオフセットの相殺等の動作）は実施の形態１と同様なのでその説明は省略する。
【０１１８】
このように、図５に示した構成によっても、図３に示した構成と同様に、可変利得アンプ８ａの出力である増幅されたベースバンド信号に含まれるＤＣオフセットの影響を排除できる。
【０１１９】
従って、上記実施の形態２によれば、ベースバンド信号からレプリカＤＣオフセットを減算しているだけであるから、従来の構成のように、ベースバンド信号のスペクトルが削られることなく、ＤＣオフセットを除去できる。また、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１２０】
なお、上述した説明では、オフセット電圧制御回路２０ａの入力信号を減算器１６ａの出力信号として説明したが、Ａ／Ｄ変換器１０ａの出力信号としても良い。
即ち、Ａ／Ｄ変換器１０ａからの出力信号のMSB（most significant bit）は、減算器１６ａの出力の正負に応じて「１」、「０」の値となり、比較器２０６ａからの出力と同一なので、比較器２０６ａが不要となり構成が簡易になる。
【０１２１】
実施の形態３．
実施の形態１、２において、非受信状態でのレプリカＤＣオフセットの生成及び通常の受信状態でのＤＣオフセットの０への相殺は以下に示すような構成で行ってもよい。
【０１２２】
図６は、実施の形態３に係る受信機（ダイレクトコンバージョン受信機）の構成図である。
図６中、実施の形態３では実施例１、２において２つ用いていた可変利得アンプ１８ａ、１８ｂを１つの可変利得アンプ１８としてまとめ、また、オフセット電圧制御回路２０ａ、２０ｂも１つのオフセット電圧制御回路２０としてまとめてそれぞれ構成している。
【０１２３】
また、３４は平均電圧検出器であり、減算器１６ａ、１６ｂの出力信号（出力電圧）を入力して、これら信号の平均電圧を出力するようになっている。
そして、オフセット電圧制御回路２０は、平均電圧検出器３４からの出力を入力して、実施の形態１、２と同様に平均電圧検出器３４からの出力が０に相殺するよう、出力電圧Ｅを制御するようになっている。
【０１２４】
図８は、図７から取り出したオフセット電圧制御回路２０周辺の構成図である。実施の形態３に係るオフセット電圧制御回路２０の具体的な構成としては、例えば実施の形態１（図４）乃至実施の形態２（図５）において既に説明したものが考えられる。
ここでは説明の便宜上、オフセット電圧制御回路２０の内部構成が、具体的に図３（実施の形態１）に示したものを例として取り上げ、図３乃至図７を参照して説明する。
【０１２５】
このような実施の形態３に係る受信機のオフセット電圧制御回路２０では、以下のようにして電圧Ｅが算出される。
【０１２６】
電源ＯＮとなって受信機が起動した後は、平均電圧検出器３４は減算器１６ａ、１６ｂの出力を入力して、これら入力信号の平均電圧を出力している。
即ち、減算器１６ａの出力をΔ_a 、減算器１６ｂの出力をΔ_b 、平均電圧検出器３４の出力をΔとすると、平均電圧検出器３４は式（５）に従ってΔを計算して出力する。
Δ＝（Δ_a ＋Δ_b ）／２（５）
そして、平均電圧検出器３４の出力は、オフセット電圧制御回路２０に入力される。
【０１２７】
電源ＯＮとなって受信機が起動した段階において、減算器１６ａ、１６ｂに入力される２つのベースバンド信号中に含まれるＤＣオフセットがそれぞれｘ_a 、ｘ_b （Ｖ）であり、可変利得アンプ１８が電圧発生器２２の出力に基づいた最大利得８０（ｄＢ）（真数で表すと１０^80/20＝１０⁴）の固定した利得で動作させられ、オフセット電圧制御回路２０がａ（Ｖ）の電圧を出力している場合に、減算器１６ａ、１６ｂの出力信号中に含まれるＤＣオフセットがそれぞれΔ_a 、Δ_b （Ｖ）であるとすれば、式（６）が成立する。
Δ_a ＝ｘ_a −１０⁴ ・ａ
Δ_b ＝ｘ_b −１０⁴ ・ａ（６）
【０１２８】
ここで、ｘ_a ＝ｘ_b と仮定すると、式（６）よりΔ_a ＝Δ_b となる。
そこで、
ｘ＝ｘ_a ＝ｘ_b 、 Δ＝Δ_a ＝Δ_b （７）
とおくと、式（８）が成り立つ。
Δ＝ｘ−１０⁴ ・ａ（８）
【０１２９】
ここで、オフセット電圧計算回路が、検出されたＤＣオフセットを０に相殺する電圧としてＥ（Ｖ）を算出して、オフセット電圧制御回路２０からａ（Ｖ）の電圧に代えてＥ（Ｖ）を出力してΔ（Ｖ）を０に相殺するから、この状態では式（９）が成立する。
Δ＝ｘ−１０⁴ ・Ｅ＝０（９）
【０１３０】
式（８）、（９）を用いてxを消去すると、式（１０）が得られる。
Ｅ＝Δ／１０⁴ ＋ａ（１０）
【０１３１】
オフセット電圧制御回路２０内のオフセット電圧計算回路は、オフセット電圧制御回路２０の出力電圧がａ（Ｖ）の場合のＤＣオフセットである電圧Δ（Ｖ）の値を用いて、レプリカＤＣオフセットとなる電圧Ｅ（Ｖ）を式（１０）により計算する。
【０１３２】
電源がＯＮとなって受信機が起動した段階で、オフセット電圧制御回路２０からの出力電圧がａ（Ｖ）の場合、平均電圧検出器３４の出力電圧（減算器１６ａ、１６ｂの出力電圧の平均値）であるＤＣオフセットの平均値Δ（Ｖ）が検出されれば、オフセット電圧計算回路は、減算器１６ａ、１６ｂの出力に含まれる増幅されたＤＣオフセットを０に相殺する電圧Ｅ（Ｖ）を式（１０）を用いて計算により求めることができる。
【０１３３】
さらに、オフセット電圧計算回路は、ホールド回路２０４ａ、Ｄ／Ａ変換回路２０５ａを介してその計算値を可変利得アンプ１８に出力する。
【０１３４】
このように実施の形態３に係る受信機は、実施の形態１と同様に、受信機が電源ＯＮとなって起動した直後から予め定められたある短い一定時間内に、可変利得アンプ８、１８の利得を最大利得に固定して動作させ、回路内部で発生しているこの回路固有のＤＣオフセットを０に相殺するために必要な電圧Ｅを上述した処理によって決定する。
【０１３５】
そして、この起動後の一定時間が経過すると、タイミング制御回路２４からはＨ_i レベルのタイミング信号に代えてＬ_o レベルのタイミング信号が出力され、この受信機はレプリカＤＣオフセットを求める状態から通常の受信状態に切り替わる。
【０１３６】
タイミング制御回路２４から出力されるタイミング信号がＨ_i レベルからＬ_oレベルに切り替わった時点で、実施の形態１と同様に、オフセット電圧制御回路２０のホールド回路はタイミング信号の受信に基づいてオフセット電圧計算回路により計算された電圧Ｅ（Ｖ）を通常の受信状態で用いる電圧として保持（ホールド）する。
【０１３７】
また、このホールド回路は、このＨ_i レベルのタイミング信号を受信している間は、この保持された電圧Ｅ（Ｖ）が可変利得アンプ１８に与えられる。
【０１３８】
そして、可変利得アンプ１８から出力されるレプリカＤＣオフセットが減算器１６ａ、１６ｂにそれぞれ与えられることで、前述したようなこの回路固有のＤＣオフセットは減算器１６ａ、１６ｂにおいてそれぞれ実施の形態１と同様に相殺することができる。
【０１３９】
上述した説明は、可変利得アンプ８ａ、８ｂから出力される各々のベースバンド信号に含まれるＤＣオフセットがそれぞれ等しく（ｘ_a＝ｘ_b ）、式（７）の仮定が成立することを前提としている。
【０１４０】
この場合は、式（１０）により計算された電圧Ｅ（Ｖ）をＤ／Ａ変換器を介して出力させれば、減算器１６ａ、１６ｂの出力信号中のＤＣオフセットは完全に０に相殺できる。
【０１４１】
しかし、一般には、素子の特性のばらつき等により、厳密にはｘ_a＝ｘ_b という仮定は成立しない場合が多いので、実施の形態３の構成では、減算器１６ａ、１６ｂの出力のＤＣオフセットは厳密には０に相殺できない。
【０１４２】
しかし、ｘ_aとｘ_b との値に大きな差がなければ、ＤＣオフセットは非常に小さな値にすることができ、実用上問題はない。
【０１４３】
例えば、ｘ_a ＝１（Ｖ）、ｘ_b ＝０．９（Ｖ）の場合について考察すると以下のようになる。
可変利得アンプ１８の最大利得を８０（ｄＢ）（真数で表すと１０^80/20＝１０⁴）、ａ＝５０（μＶ）の場合は、Δ_a、Δ_bは式（６）より、
Δ_a＝１−１０⁴×５０×１０^-6＝０．５（Ｖ）
Δ_b ＝０．９−１０⁴×５０×１０^-6＝０．４（Ｖ）
である。
【０１４４】
一方、平均電圧検出器３４出力は、
Δ＝（Δ_a ＋Δ_b ）／２＝０．４５（Ｖ）（５）
である。
【０１４５】
従って、オフセット電圧制御回路２０内のオフセット電圧計算回路が式（１０）により電圧Ｅ（Ｖ）を計算すると、
Ｅ＝０．４５／１０⁴ ＋５０×１０^-6＝９５（μＶ）（８）
となる。
【０１４６】
従って、オフセット電圧制御回路２０の出力は９５（μＶ）となるので、減算器１６ａ、１６ｂの出力信号に含まれる増幅されたＤＣオフセットはそれぞれ、１−１０⁴×９５×１０^-6＝０．０５（Ｖ）
０．９−１０⁴ ×９５×１０^-6＝−０．０５（Ｖ）（１４）
となって、十分に小さな値に低減される。
【０１４７】
オフセット電圧制御回路２０の構成は、図５に示すような構成のものであっても良いことは実施の形態２の説明から明らかである。この場合も、減算器１６ａ、１６ｂの出力信号に含まれる増幅されたＤＣオフセットは十分に小さな値に制御することができる。
【０１４８】
このように、実施の形態３では、準同期検波された可変利得アンプ８ａ、８ｂの出力である２つの増幅されたベースバンド信号に含まれる増幅されたＤＣオフセットの値の平均値に基づいてレプリカＤＣオフセットを生成するように構成しているので、この構成は、可変利得アンプ８ａ、８ｂの各出力のＤＣオフセットの量に大きな差異がない場合に適用できる。
【０１４９】
従って、上記実施の形態３によれば、ベースバンド信号からレプリカＤＣオフセットを減算しているだけであるから、従来の構成のように、ベースバンド信号のスペクトルが削られることなく、ＤＣオフセットを除去できる。また、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１５０】
また、実施の形態１、２において２個必要であったレプリカＤＣオフセットを出力する可変利得アンプと、オフセット電圧制御回路をそれぞれ１個に削減してまとめて構成することで、回路構成を簡易にできるという利点がある。
【０１５１】
実施の形態４．
例えば、減算器１６ａ、１６ｂの入力点での増幅されたＤＣオフセットがそれぞれ予め分かっていれば、可変利得アンプ１８ａ、１８ｂの入力点にこれらＤＣオフセットをそれぞれ０に相殺するための電源をそれぞれ与えることで、減算器１６ａ、１６ｂの出力信号からＤＣオフセットの影響を排除するようにしてもよい。
【０１５２】
図８は、実施の形態４に係る受信機（ダイレクトコンバージョン受信機）の構成図である。
図８に示す受信機では、電圧制御回路２０ａ、２０ｂに代えて、それぞれのＤＣオフセットを０に相殺する固定電圧を発生する固定電圧発生器３６ａ、３６ｂを設けてある。
【０１５３】
固定電圧発生器３６ａ、３６ｂの出力電圧は、受信機の製造過程において、受信機が通常の受信状態の場合の減算器１６ａ、１６ｂの出力信号に含まれるこの回路固有のＤＣオフセットを予め調べて、それぞれのＤＣオフセットを０に相殺するように電圧Ｅ_a、Ｅ_b をそれぞれ決定する。
【０１５４】
実施の形態１乃至２では計算によりレプリカＤＣオフセットとなる電圧Ｅ_a、Ｅ_b を求めていたが、この場合では、受信機の製造過程で予め固定して設定したレプリカＤＣオフセットを与えているので、実施の形態１乃至２に比べて温度影響に対するＤＣオフセットの変動への追随は柔軟でないが、オフセット電圧制御回路を必要としないので回路構成が簡易になるという利点がある。
【０１５５】
また、図９は、実施の形態３の構成が実施の形態１乃至２の構成を簡易にしたことに対応して、１つの可変利得アンプ１８と１つの固定レプリカＤＣオフセット発生器３６によって図８の回路構成を簡易に構成したものである。
【０１５６】
固定電圧発生器３６の出力電圧は、受信機の製造過程において、受信機が通常の受信状態の場合の減算器１６ａ、１６ｂの出力信号に含まれるこの回路固有のＤＣオフセットの平均を０に相殺するように電圧Ｅを決定する。
【０１５７】
従って、上記実施の形態４によれば、ベースバンド信号からレプリカＤＣオフセットを減算しているだけであるから、従来の構成のように、ベースバンド信号のスペクトルが削られることなく、ＤＣオフセットを除去できる。また、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１５８】
また、実施の形態３では計算により電圧Ｅを求めていたが、ここでは、受信機の製造過程で予め固定設定した電圧を与えているので、実施の形態３に比べ温度影響に対するＤＣオフセットの変動への追随は柔軟でないが、２つのベースバンド信号に含まれるＤＣオフセット量がほぼ等しい場合には、オフセット電圧制御回路を必要とせず、図９の構成が適用できるので回路構成が簡易になるという利点がある。
【０１５９】
【発明の効果】
この発明によれば、位相変移変調されたラジオ信号を受信してベースバンド信号を生成すると共に前記ラジオ信号の電力に応じて前記ベースバンド信号を増幅する受信機において、信号を受信する受信回路固有の直流オフセット電圧を前記ベースバンド信号を増幅する手段と少なくとも同等な手段を用いて出力する直流オフセット電圧出力手段と、受信回路が受信した受信信号から生成され受信回路固有の直流オフセット電圧成分を含んだベースバンド信号から直流オフセット電圧出力手段が出力した直流オフセット電圧成分を相殺し出力する直流オフセット電圧相殺手段とを備えたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１６０】
また、直流オフセット電圧出力手段は、非通話状態での直流オフセット電圧相殺手段の出力に基づいて受信回路固有の直流オフセット電圧成分の大きさを定める直流オフセット電圧制御回路を含むようにしたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１６１】
また、直流オフセット電圧出力手段は、非通話状態での第１の直流オフセット電圧相殺手段の出力と非通話状態での第２の直流オフセット電圧相殺手段の出力との平均値に基づいて受信回路固有の直流オフセット電圧成分の大きさを定める直流オフセット電圧制御回路を含むようにしたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１６２】
また、直流オフセット電圧制御回路は、直流オフセット相殺手段の出力結果をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力を平滑化する平滑化回路と、平滑化回路の出力電圧中から受信回路固有の直流オフセット電圧成分の影響を排除する大きさに直流オフセット電圧の大きさを算出する直流オフセット電圧計算回路と、タイミング制御回路から出力されるスルー信号に基づいて直流オフセット電圧計算回路が算出する直流オフセット電圧を出力すると共にタイミング制御回路から出力されるホールド信号に基づいて直流オフセット電圧計算回路が最後に算出した直流オフセット電圧を保持して出力するホールド回路と、ホールド回路の出力をＤ／Ａ変換するＤ／Ａ変換器とで構成されたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１６３】
また、直流オフセット電圧制御回路は、直流オフセット相殺手段の出力結果の正負を判定する判定回路と、判定回路が出力する正負の判定結果の数を計数して正又は負のいずれかの計数値が予め定められた数に達した場合にその達した方の判定結果を出力して再び計数をやり直すランダムフォークフィルタと、ランダムフォークフィルタの出力に基づいて受信回路固有の直流オフセット電圧成分を相殺する大きさに直流オフセット電圧の大きさを定める電圧調節回路と、タイミング制御回路から出力されるスルー信号に基づいて電圧調整回路が定めた直流オフセット電圧を出力すると共にタイミング制御回路から出力されるホールド信号に基づいて電圧調整回路が最後に定めた直流オフセット電圧を保持して出力するホールド回路と、ホールド回路の出力をＤ／Ａ変換するＤ／Ａ変換器とで構成されたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１６４】
また、タイミング制御回路は、電源投入直後から予め定められた時刻までの間にスルー信号を出力するようにしたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１６５】
また、タイミング制御回路は、非通話時にホールド信号を出力するようにしたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【０１６６】
また、直流オフセット電圧出力手段を、受信回路固有の直流オフセット電圧成分を相殺する予め求められた電圧を発生する固定電圧発生手段としたので、受信機から出力されるべき復調データのデータ判定の際にデータ誤り判定の原因となるベースバンド信号に含まれる受信機の回路内部で発生するこの回路固有のオフセット電圧を排除することのできる受信機を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る受信機の説明図である。
【図２】実施の形態１に係る受信機の説明図である。
【図３】実施の形態１に係る受信機の説明図である。
【図４】実施の形態１に係る受信機の説明図である。
【図５】実施の形態２に係る受信機の説明図である。
【図６】実施の形態３に係る受信機の説明図である。
【図７】実施の形態３に係る受信機の説明図である。
【図８】実施の形態４に係る受信機の説明図である。
【図９】実施の形態４に係る受信機の説明図である。
【図１０】従来のダイレクトコンバージョン受信機の説明図である。
【図１１】従来のダイレクトコンバージョン受信機の説明図である。
【符号の説明】
１６ａ、１６ｂ減算器、１８、１８ａ、１８ｂ可変利得アンプ、
２０、２０ａ、２０ｂオフセット電圧制御回路、２２電圧発生器、
２３選択スイッチ、２４タイミング制御回路、
２０１ａＡ／Ｄ変換器、２０２ａ平滑化回路、
２０３ａオフセット電圧計算回路、２０４ａホールド回路、
２０５ａＤ／Ａ変換器、２０６ａ比較器、
２０７ａランダムウォークフィルタ、２０８ａ電圧制御回路、
３４平均電圧検出器、３６、３６ａ、３６ｂ、固定電圧発生器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a receiver configured to amplify a baseband signal generated from a received signal by a variable gain amplifier, and to eliminate the influence of a DC offset voltage component specific to a receiving circuit included in the baseband signal.
[0002]
[Prior art]
Today, receivers in wireless communication systems are becoming smaller and lighter. As a small and lightweight receiver, there is a receiver called a direct conversion receiver. A direct conversion receiver directly converts an RF (Radio Frequency) signal received via an antenna into a baseband signal without converting it into an IF (Intermediate Frequency) signal. Therefore, there is an advantage that the required parts can be reduced and the receiver can be reduced in size and weight.
[0003]
FIG. 10 shows “direct conversion receiver using baseband AGC”, Miyuki Soetani, Takashi Ueno, Hiroshi Tsurumi, IEICE Spring Conference B-322, 1993. 1 is a configuration diagram of a conventional direct conversion receiver described in 1).
[0004]
In FIG. 10, 1 is an antenna, 2 is an amplifier, 3 is a band-pass filter, 4a and 4b are mixers, and the output signal of the band-pass filter 3 is branched into two and is connected to one input terminal of each of the mixers 4a and 4b. It is designed to be entered.
[0005]
6a and 6b are low-pass filters, 8a and 8b are variable gain amplifiers, and the output signals of the low-pass filters 6a and 6b are inputted to one input terminals of the variable gain amplifiers 8a and 8b, respectively.
[0006]
Further, 10a and 10b are A / D converters, 12 is a data decision unit, 13 is a phase shifter that shifts the phase of the input signal by π / 2, 14 is a carrier oscillator, and an output signal of the carrier oscillator 14 (Carrier signal) is branched into two and is input to one input terminal of the mixer 4 a and the phase shifter 13. The output signal of the phase shifter 13 (the signal shifted by π / 2) is input to one input terminal of the mixer 4b.
[0007]
Reference numeral 15 denotes a gain control voltage generator for controlling the variable gain amplifiers 8a and 8b. The gain control voltage generator 15 is supplied with output signals of the A / D converters 10a and 10b and gain control voltage. Output signals (control voltages) from the generator 15 are input to the input terminals of the variable gain amplifiers 8a and 8b, respectively.
[0008]
Next, the operation of the conventional direct conversion receiver configured as described above will be described with reference to FIG.
[0009]
An RF (R0adio Frequency) signal including a baseband signal received via the antenna 1 is amplified at a predetermined fixed amplification factor input to the amplifier 2. The output signal of the amplifier 2 is input to the band pass filter 3 to remove unnecessary frequency components.
[0010]
Further, the output signal of the band pass filter 3 is branched into two, and one of the signals is input to the mixer 4a and is multiplied by an output signal (carrier signal) as described later from the carrier oscillator 14 by the mixer 4a.
[0011]
Here, the carrier oscillator 14 outputs a carrier signal having the same frequency as the signal received via the antenna 1. Therefore, the output signal (multiplied signal) of the mixer 4a includes a baseband signal and a signal having a frequency twice the frequency of the carrier signal (carrier frequency).
[0012]
On the other hand, the other signal branched from the bandpass filter 3 is input to the mixer 4b and multiplied with the output signal of the phase shifter 13. As will be described later, the output signal of the mixer 4b is input to a low-pass filter 6b to extract a baseband signal.
[0013]
The low-pass filters 6a and 6b remove a frequency signal that is twice the unnecessary carrier frequency from the output signals of the mixers 4a and 4b, and output only baseband signals, respectively.
[0014]
The baseband signals output from the low-pass filters 6a and 6b are input to the variable gain amplifiers 8a and 8b, respectively, and are amplified to a predetermined appropriate amplitude for input to the A / D converters 10a and 10b, respectively. Is done.
[0015]
The output signals of the variable gain amplifiers 8a and 8b are converted into digital signals by the A / D converters 10a and 10b, respectively. The output signals of the A / D converters 10a and 10b are each branched into two, and one of the branched signals is input to the data determination unit 12.
[0016]
The data determiner 12 determines digital data to be output based on these two inputs, and the data determiner 12 outputs demodulated data as the determination result.
[0017]
The other signals that are output from the A / D converters 10a and 10b and further branched and not input to the data decision unit 12 are both input to the gain control voltage generator 15, and the gain control voltage generator 15 Based on these input signals, a control voltage serving as a control signal for controlling the gain of the variable gain amplifiers 8a and 8b is determined and output to the variable gain amplifiers 8a and 8b.
[0018]
The variable gain amplifiers 8 a and 8 b both change the gain (amplification factor) corresponding to the control signal (control voltage) of the gain control voltage generator 15.
[0019]
In this case, the gain control voltage generator 15 has a case where the input signal is less than a predetermined value based on the input signal that is a signal branched from the A / D converters 10a and 10b. Output a control signal (control voltage) that increases the gains of the variable gains 8a and 8b, and conversely, if this specified value is exceeded, the gains of the variable gain amplifiers 8a and 8b decrease. Outputs control voltage.
[0020]
In this way, the signal output from the variable gain amplifier 8a to the A / D converter 10a and from the variable gain amplifier 8b to the A / D converter 10b is always set to a constant amplitude.
[0021]
The conventional direct conversion receiver is configured in this way, and when the direct conversion receiver is used for mobile communication on land, the received signal power is greatly changed by the distance between the base station and the mobile. Since the received signal power also changes greatly due to fading, the gain amplification factors of the variable gain amplifiers 8a and 8b are set to make the input signal amplitudes of the A / D converters 10a and 10b constant. For example, the value needs to be as large as 80 (dB).
[0022]
However, in reality, a DC offset voltage component (hereinafter referred to as DC offset) specific to this circuit is generated inside the low-pass filters 6a and 6b and the variable gain amplifiers 8a and 8b, and the variable gain amplifiers 8a and 8b At the input point, there are a DC offset generated in the low-pass filters 6a and 6b and a DC offset generated in the variable gain amplifiers 8a and 8b.
[0023]
Generally, although the amount of these DC offsets is small, when the maximum gain of the variable gain amplifiers 8a and 8b for amplifying the baseband signal is large, these DC offsets are greatly amplified and output from the variable gain amplifiers 8a and 8b. The baseband signals respectively input to the A / D converters 10a and 10b include a greatly amplified DC offset.
[0024]
The amplified DC offset included in each of the input signals to the A / D converters 10a and 10b causes a data misjudgment at the time of data judgment in the subsequent data judgment unit 12, and has a bit error rate characteristic. There is a problem of deterioration.
[0025]
For example, even if the DC offset of the input terminals of the variable gain amplifiers 8a and 8b is only 100 (μV), the maximum gain is 80 (dB) (10 ^80/20 = 10 ^Four )In the case of,
100 μV × 10 ^Four = 1 (V) (1)
Therefore, at the time of the maximum gain, the baseband signal input to the A / D converters 10a and 10b is 1 (V) although it should be several mV if not originally affected by the DC offset. A very large DC offset is included.
[0026]
“Double-frequency digital phase-shifting demodulation direct conversion receiver”, Masahiro Mimura, Motoi Ohba, Makoto Hasegawa, Miomoto Maki, Koji Yokozaki, IEICE Spring Meeting B-211, 1991. FIG. 11 shows a conventional direct conversion receiver shown in FIG.
[0027]
In FIG. 11, 11a and 11b are high-pass filters as new configurations with respect to the conventional example described above, and the outputs of the variable gain amplifiers 8a and 8b are respectively input to the high-pass filters 11a and 11b. The output is input to the A / D converters 10a and 10b.
[0028]
In such a direct conversion receiver, a high-pass filter 11a inserted between the variable gain amplifier 8a and the A / D converter 10a, and a high-pass inserted between the variable gain amplifier 8b and the A / D converter 10b. The DC offset is removed by the filter 11b.
[0029]
However, the direct conversion receiver shown in FIG. 11 has a problem that a part of the spectrum of the baseband signal is deleted depending on the modulation method as described below.
[0030]
The direct conversion receiver shown in FIG. 11 has a configuration of a direct conversion receiver when a transmission signal is modulated by a modulation method called frequency shift keying (hereinafter referred to as FSK modulation).
[0031]
In the case of FSK modulation, the spectrum of the baseband signal output from the low-pass filters 6a and 6b exists only in the vicinity of a frequency of several kHz, for example, and does not exist in the vicinity of 0 Hz.
[0032]
Therefore, even if the DC offset (0 Hz signal) and the low frequency component of less than several kHz are simultaneously removed by the high-pass filters 11a and 11b set to a cutoff frequency of less than several kHz, the bit error rate characteristics are deteriorated. There is no problem.
[0033]
However, when the transmission signal is modulated by a modulation method called phase shift keying (hereinafter referred to as PSK modulation), which is mainly used in recent mobile communications, it is output from the low-pass filters 6a and 6b. The spectrum of the baseband signal is continuously present up to 0 Hz.
[0034]
Therefore, the high-pass filters 11a and 11b simultaneously remove not only the DC offset component but also the low-frequency component of the baseband signal, and the baseband signal is distorted to deteriorate the bit error rate characteristics.
[0035]
As described above, when the conventional direct conversion receiver is used in a communication system in which the received signal power greatly fluctuates, there is a problem that the bit error rate characteristic is deteriorated due to a greatly amplified DC offset.
[0036]
Further, in the conventional method of removing the DC offset component, the low frequency component is deleted, and therefore, when receiving a PSK modulated wave, a part of the spectrum of the baseband signal is also deleted. There was a point.
[0037]
[Problems to be solved by the invention]
The present invention has been made to solve such a problem, and in the circuit of a receiver included in a baseband signal that causes a data error determination when determining data of demodulated data to be output from the receiver. It is an object of the present invention to obtain a receiver capable of eliminating the generated offset voltage inherent in the circuit.
[0038]
[Means for Solving the Problems]
A receiver according to the present invention receives a phase shift modulated radio signal to generate a baseband signal and amplifies the baseband signal in accordance with the power of the radio signal. DC offset voltage output means for outputting a DC offset voltage specific to the circuit using means equivalent to at least the means for amplifying the baseband signal, and DC offset voltage component specific to the reception circuit generated from the received signal received by the receiving circuit DC offset voltage canceling means for canceling and outputting the DC offset voltage component output from the DC offset voltage output means from the baseband signal including the signal.
[0039]
The DC offset voltage output means includes a DC offset voltage control circuit that determines the magnitude of the DC offset voltage component specific to the receiving circuit based on the output of the DC offset voltage canceling means in the non-calling state. .
[0040]
The DC offset voltage output means is unique to the receiving circuit based on the average value of the output of the first DC offset voltage canceling means in the non-calling state and the output of the second DC offset voltage canceling means in the non-calling state. A DC offset voltage control circuit for determining the magnitude of the DC offset voltage component is included.
[0041]
The DC offset voltage control circuit includes an A / D converter for A / D converting the output result of the DC offset canceling means, a smoothing circuit for smoothing the output of the A / D converter, and an output of the smoothing circuit. DC offset voltage calculation circuit that calculates the magnitude of the DC offset voltage to a level that eliminates the influence of the DC offset voltage component unique to the receiver circuit from the voltage, and the DC offset voltage based on the through signal output from the timing control circuit A hold circuit that outputs the DC offset voltage calculated by the calculation circuit and holds and outputs the DC offset voltage calculated last by the DC offset voltage calculation circuit based on the hold signal output from the timing control circuit; A D / A converter that D / A converts the output.
[0042]
The DC offset voltage control circuit counts the number of positive / negative determination results output from the determination circuit and the determination circuit that determines whether the output result of the DC offset canceling means is positive or negative, and the positive or negative count value is A random fork filter that outputs the result of determination when it reaches a predetermined number and repeats counting again, and a large amount that cancels the DC offset voltage component specific to the receiver circuit based on the output of the random fork filter In addition, the voltage adjustment circuit that determines the magnitude of the DC offset voltage and the DC offset voltage determined by the voltage adjustment circuit based on the through signal output from the timing control circuit and the hold signal output from the timing control circuit Based on the hold circuit that holds and outputs the DC offset voltage that the voltage regulator circuit last determined based on the The output of the circuit is obtained is composed of a D / A converter for converting D / A.
[0043]
The timing control circuit outputs a through signal between immediately after turning on the power and a predetermined time.
[0044]
The timing control circuit outputs a hold signal during non-calling.
[0045]
Further, the DC offset voltage output means is a fixed voltage generation means for generating a voltage determined in advance that cancels out the DC offset voltage component unique to the receiving circuit.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a configuration diagram of a receiver (direct conversion receiver) according to the first embodiment.
In FIG. 1, 16a and 16b are subtractors, 18a and 18b are variable gain amplifiers, that is, the variable gain amplifiers 8a, 8b, 18a and 18b are all elements having similar characteristics. In any case, the gain is determined based on a certain input signal (applied voltage) for determining one gain.
[0047]
The subtractors 16a and 16b output signals obtained by subtracting the output signals (hereinafter referred to as replica DC offsets) of the variable gain amplifiers 18a and 18b from the output signals (amplified baseband signals) of the variable gain amplifiers 8a and 8b, respectively. It is supposed to be.
[0048]
Reference numerals 20a and 20b denote offset voltage control circuits. The offset voltage control circuits 20a and 20b both receive the output signals of the subtractors 16a and 16b, respectively, and amplify DC included in the output signals of the subtractors 16a and 16b. Voltage E that detects the offset and cancels these DC offsets to zero _a , E _b And the voltage E based on a timing signal which is an output signal of a timing control circuit described later. _a , E _b Is to hold each.
[0049]
Reference numeral 22 denotes a voltage generator. The voltage generator 22 generates a preset voltage for operating the variable gain amplifiers 8a, 8b, 18a, and 18b with the maximum gain.
[0050]
Reference numeral 23 denotes a selection switch, which is output by the timing control circuit 24. _i Level or L _o Based on the level timing signal, one of the output voltage (terminal A) as the output signal of the gain control voltage generator 15 and the output voltage (terminal B) as the output signal of the voltage generator 22 is changed to a variable gain. The amplifier 8a, 8b, 18a, 18b is selected as a voltage acquisition source for determining the gain (amplification factor).
[0051]
Then, the output voltage selected by the selection switch 23 is input to the variable gain amplifiers 8a, 8b, 18a, and 18b, respectively. The output baseband signal is amplified and output.
[0052]
Further, based on the terminal selected by the selection switch 23, the variable gain amplifiers 18a and 18b also have a gain based on the applied voltage, and the voltage E that is the output of the offset voltage control circuits 20a and 20b. _a , E _b Are amplified and output.
[0053]
The variable gain amplifiers 18a and 18b and the offset voltage control circuits 20a and 20b detect the amplified DC offset included in the output signals of the subtractors 16a and 16b, and a replica DC offset that cancels this DC offset to zero. The replica DC offset generation means 100 to generate is comprised.
[0054]
Further, the DC offset canceling means 101 is configured to perform a process of canceling these DC offsets to zero using the above-described replica DC offsets by the subtractors 16a and 16b.
[0055]
The timing control circuit 24 _i Level or L _o A level timing signal is output to control switching of the operation timing of these means.
[0056]
Next, the operation of the receiver according to the first embodiment configured as described above will be described with reference to FIGS.
[0057]
The receiver first operates the variable gain amplifiers 8a, 8b, 18a, and 18b at the maximum gain (that is, a fixed gain) in a non-reception state immediately after the power is turned on (immediately after starting the receiver). , A voltage for canceling out the DC offset inherent in the circuit and already occurring at the input points of the variable gain amplifiers 8a and 8b, for example, the voltage E, as described above. _a , E _b The operation for obtaining each is performed (step 1 in FIG. 2).
[0058]
Next, these voltages E _a , E _b In the gain control of these amplifiers performed by the gain control voltage generator 15 in the normal reception operation, the voltage E _a , E _b Based on the above, an operation for canceling out the DC offset specific to this circuit is performed (step 2 in FIG. 2).
[0059]
These two operations are switched based on a timing signal output from the timing control circuit 24.
[0060]
In FIG. 1, first, when the power is turned on and the receiver is activated, the timing control circuit 24 _i A level timing signal is output to the selection switch 23.
[0061]
The selection switch 23 outputs the output signal (H _i On the basis of the level timing signal), the control voltage capturing source for determining the gain of each of the variable gain amplifiers 8a, 8b, 18a, 18b is selected as the terminal B to which the voltage generator 22 is connected.
[0062]
Therefore, terminal B is selected and voltage E _a , E _b Is determined, the variable gain amplifiers 8a, 8b, 18a, and 18b are all operated at the maximum gain (ie, fixed gain).
[0063]
Here, for example, assuming that the maximum gains of these amplifiers are all 80 (dB) and the DC offsets inherent to the circuit already generated at the input points of the variable gain amplifiers 8a and 8b are 100 (μV), respectively. When all the amplifiers are operated at the maximum gain, the DC offset of 1 (V) is amplified and included in the output signals of the variable gain amplifiers 8a and 8b, respectively, according to the above equation (1).
[0064]
Since the variable gain amplifiers 18a and 18b are also operated at a maximum gain of 80 (dB), the variable gain amplifiers 8a, 8b, 18a and 18b are all operated at the maximum gain in the offset voltage control circuits 20a and 20b. In some cases, the respective replica DC offsets output from the variable gain amplifiers 18a, 18b are operated so as to cancel out the amplified DC offset inherent in the circuit contained in the output signals of the variable gain amplifiers 8a, 8b. Voltage E to be detected by detecting the amplified DC offset included in the output signals of the devices 16a and 16b. _a , E _b For each.
[0065]
And these voltages E _a , E _b Is held by the offset voltage control circuits 20a and 20b when the receiver enters a normal reception state by the output of the timing signal output from the timing control circuit 24.
[0066]
As described above, the voltage voltage E _a , E _b , The timing control circuit 24 _o A level timing signal is output, and the selector switch 23 is switched from the terminal B to the terminal A, so that the receiver is in a normal reception state.
[0067]
H _i L from the level timing signal _o Switching to a level timing signal is activated when the receiver is activated _i After the level timing signal is output, it is performed after a predetermined short time has elapsed.
Therefore, the voltage E described above _a , E _b Is calculated in a short time after activation of the receiver.
[0068]
When the receiver is started up, the voltage E described above every time the power is turned on. _a , E _b In such a short time, the output signal of the variable gain amplifiers 8a and 8b is included in the output signal of the variable gain amplifiers 8a and 8b even if the amount of DC offset inherent to the circuit due to temperature change differs every time the power is turned on. The amplified DC offset can be canceled by the newly obtained replica DC offset.
[0069]
These operations described above will be described more specifically with reference to FIGS.
FIG. 3 is a configuration diagram around the offset voltage control circuit 20a extracted from FIG. Since the offset voltage control circuit 20b has the same configuration as the offset voltage control circuit 20a and operates similarly, the offset voltage control circuit 20a will be described as a representative of both.
[0070]
As a specific configuration of the offset voltage control circuit 20a according to the first embodiment, for example, the one shown in FIG. 4 can be considered.
[0071]
In FIG. 4, 201a is an A / D converter, which inputs the output signal of the subtractor 16a and performs A / D conversion. A smoothing circuit 202a smoothes (averages) the output signal of the A / D converter 201a to reduce the influence of noise, and increases the amplified DC offset included in the output signal of the subtractor 16a. It detects with accuracy.
[0072]
An offset voltage calculation circuit 203a receives the amplified DC offset output from the smoothing circuit 202a and inputs a voltage E as a base of a replica DC offset necessary to cancel the DC offset to zero. _a Is calculated and output.
[0073]
Reference numeral 204a denotes a hold circuit, and an output signal (timing signal) from the timing control circuit 24 is H. _i In the case of level (through signal), the input signal is passed through and output as it is, but this timing signal is L _o When the level (hold signal) is changed, the input signal (voltage) immediately before that time is held (held). _o While the level signal is being received, the held voltage is continuously output.
[0074]
A D / A converter 205a converts the output of the hold circuit 204a, that is, the value (digital value) calculated by the offset voltage calculation circuit 203a into an analog voltage and outputs the analog voltage.
[0075]
In the offset voltage control circuit 20a configured as described above, the offset voltage calculation circuit 203a performs the voltage E as follows. _a Is calculated.
[0076]
When the power is on and the receiver is activated, the DC offset included in the baseband signal is x _a (V), and the variable gain amplifier 18a has a maximum gain of 80 (dB) based on the output of the voltage generator 22 (10 ^80/20 = 10 ^Four The offset voltage control circuit 20a is operated with a fixed gain of _a When the voltage of (V) is output, the DC offset included in the output signal of the subtractor 16a is Δ _a If it is (V), Formula (2) will be materialized.
Δ _a = X _a -10 ^Four ・ A _a (2)
[0077]
Here, the offset voltage calculation circuit 203a uses E as a voltage to cancel the detected DC offset to zero. _a (V) is calculated and the offset voltage control circuit 20a to a _a E instead of the voltage of (V) _a Since Δa (V) is canceled by 0 by outputting (V), Equation (3) is established in this state.
Δ _a = X _a -10 ^Four ・ E _a = 0 (3)
[0078]
When xa is eliminated using equations (2) and (3), equation (4) is obtained.
E _a = Δ _a / 10 ^Four + A _a (4)
[0079]
With the receiver turned on with the power turned on, the output voltage from the offset voltage control circuit 20a is a _a In the case of (V), Δ is an amplified DC offset included in the output signal of the subtractor 16a. _a If (V) is detected, the offset voltage calculation circuit 203a cancels the amplified DC offset included in the output signal of the subtractor 16a to zero. _a (V) can be obtained by calculation using equation (4). Further, the offset voltage calculation circuit 203a receives the voltage E obtained by the calculation via the hold circuit 204a. _a (V) is output.
[0080]
As described above, the receiver according to Embodiment 1 fixes the gains of the variable gain amplifiers 8a and 18a to the maximum gain within a short predetermined time immediately after the power is turned on and the receiver is started. The voltage E required to cancel the circuit-specific DC offset generated inside the circuit to zero. _a Is determined by the processing described above.
[0081]
When a certain period of time has elapsed after the start-up, the timing control circuit 24 outputs H _i L instead of level timing signal (through signal) _o A level timing signal (hold signal) is output, and the receiver receives a voltage E _a Is switched from the state of requesting to the normal reception state.
[0082]
The timing signal output from the timing control circuit 24 is H _i L from level _o At the time of switching to the level, the hold circuit 204a uses the voltage E calculated by the offset voltage calculation circuit 203a based on this timing signal. _a Is held as a voltage used in a normal reception state.
[0083]
In addition, the hold circuit 28a has the L _o While the level timing signal is being received, the held voltage E _a And continue to output a new voltage E _a Is not calculated.
[0084]
Therefore, in the normal reception state, the variable gain amplifier 18a already has the voltage E already obtained as described above and held in the hold circuit 204. _a (V) is always applied.
[0085]
By shifting to the normal reception state, the gain of the variable gain amplifier 8a also changes based on the control signal from the gain voltage generator 15 according to the power change of the reception signal received via the antenna 1, and is variable. The baseband signal that is the output signal of the gain amplifier 8a also includes an amplified DC offset unique to this circuit that is generated inside the circuit amplified according to the gain.
[0086]
Incidentally, the variable gain amplifier 18a has the same configuration as the variable gain amplifier 8a, and operates with the same gain as the variable gain amplifier 8a based on the control signal from the gain voltage generator 15 as in the conventional example. Therefore, the replica DC offset output from the variable gain amplifier 18a increases or decreases in accordance with the change in the gain, but this is an amount that can cancel the DC offset inherent to this circuit amplified by the variable gain amplifier 8a to zero. is there.
[0087]
Therefore, this circuit-specific amplified DC offset component is the voltage E described above. _a Is subtracted to 0 by the subtractor 16a using the signal amplified by the variable gain amplifier 18a. Therefore, in the normal reception state, the variable gain amplifiers 8a and 18a are controlled based on the control signal output from the gain control voltage generator 15. Even if the gain changes, the output of the subtractor 16a, that is, the amplitude of the input signal to the A / D converter 10a is maintained at a constant value from which the influence of the DC offset is eliminated.
[0088]
Voltage E _a Can be subtracted at the input point of the variable gain amplifier 8a to cancel the DC offset to zero at the input point of the variable gain amplifier 8a.
[0089]
However, in general, since the DC offset generated inside the variable gain amplifier changes with gain, the voltage E _a Is subtracted at the input point of the variable gain amplifier 8a, the DC offset generated in the low-pass filter 6a can be removed, but the DC offset generated in the variable gain amplifier 8a and changing with the gain cannot be removed.
[0090]
On the other hand, in the configuration of the first embodiment, the voltage E _a Is amplified by the variable gain amplifier 18a and then subtracted from the output signal of the variable gain amplifier 8a. Therefore, by using an amplifier element equivalent to the variable gain amplifier 8a for the variable gain amplifier 18a, the variable gain amplifier Since the amount of DC offset generated inside 8a and 18a changes corresponding to the change in gain, it is generated inside variable gain amplifier 8a together with the DC offset output from low-pass filter 6a, regardless of how the gain changes. The DC offset to be canceled can be offset to zero.
[0091]
Therefore, according to the first embodiment, since the replica DC offset is only subtracted from the baseband signal, the DC offset is removed without reducing the spectrum of the baseband signal as in the conventional configuration. it can. Further, it is possible to eliminate an offset voltage unique to this circuit generated inside the receiver circuit included in the baseband signal that causes a data error determination when determining the demodulated data to be output from the receiver. A receiver can be obtained.
[0092]
In the above description, the input signal of the offset voltage control circuit 20a has been described as the output signal of the subtractor 16a, but may be the output signal of the A / D converter 10a.
In this case, since the A / D converter 201a in the offset voltage control circuit 20a is substituted by the A / D converter 10a, the configuration is simplified.
[0093]
By the way, voltage E _a , E _b 2 may be performed not only within a certain period of time immediately after the power is turned on and the receiver is activated as described with reference to FIG. 2, but also during non-reception in a normal reception state.
[0094]
That is, the voltage E described above after the receiver is started immediately after the power is turned on. _a , E _b This setting operation may be intermittently performed in the non-reception state between the reception states of the receiver at the operation timing as shown in FIG.
[0095]
In recent mobile communication systems, a mode is used in which a plurality of users use the same frequency by time division, and communication is performed only in assigned time slots, so there is a communication idle time.
[0096]
Using this communication idle time, voltage E _a , E _b Perform the setting operation intermittently. This processing has an advantage that even if the DC offset amount included in the baseband signal changes due to temperature fluctuation or the like, the replica DC offset can flexibly follow the change.
[0097]
Similarly, in the case of Embodiments 2 to 3 to be described later, the replica DC offset may be obtained intermittently in the non-reception state between the reception states of the receiver.
[0098]
Embodiment 2. FIG.
As the configuration of the offset voltage control circuits 20a and 20b shown in FIG. 1 in the first embodiment, a replica DC offset may be generated by adopting the configuration described below in addition to the configuration shown in FIG. .
[0099]
FIG. 5 is a configuration diagram of the offset voltage control circuit 20a in the receiver (direct conversion receiver) according to the second embodiment. Since the offset voltage control circuits 20a and 20b have the same configuration, the offset voltage control circuit 20a will be described as a representative of both as in the first embodiment.
[0100]
In FIG. 5, as a new configuration in the second embodiment, 206a inputs the output signal of the subtractor 16a, determines whether the input signal is positive or negative, and outputs a binary signal “1” or “1” or It is a comparator that outputs any one of “0”.
[0101]
In addition, the output signal from the comparator 206a is smoothed (averaged) 207a, and the number of outputs of the output signals “1” and “0” is counted, and one of the counts is predetermined. When a certain threshold value is exceeded, a random walk filter (hereinafter referred to as RWF) that outputs the output signal that reaches the count number first, resets the count, and performs the count operation again.
[0102]
Further, 208a is a voltage control circuit that performs control to increase or decrease the voltage for canceling the DC offset to 0 based on the output signal of the RWF 207a.
[0103]
In the offset voltage control circuit 20a configured in this way, when the power source is turned on and the receiver is activated as in the first embodiment, the selection switch 23 receives the H from the timing control circuit 24. _i Since terminal B is selected based on the level timing signal, voltage E as shown below _a The operation of calculating is performed.
[0104]
The output signal of the subtracter 16a is input to the comparator 206a, and the positive / negative is discriminated. If the comparator 206a outputs a "1" signal when the input signal is positive and a "0" signal when the input signal is negative, the comparator 206a is positive DC amplified in the output signal of the subtractor 16a. When there is an offset, many signals of “1” are included in the output signal of the comparator 206a.
[0105]
Conversely, when there is a negative DC offset in the output signal of the subtractor 16, the output signal of the comparator 206a contains many "0" signals.
[0106]
The output of the comparator 206a is input to the RWF 207a and smoothed (averaged) to reduce the influence of noise. At the same time, the RWF 207a uses an internal counter (not shown) to count the number of “1” s in the input signal equal to or greater than a predetermined threshold value that precedes the count of the number of “0”. In this case, “1” is output to reset the internal counter.
[0107]
Conversely, when the count of the number “0” in the input signal becomes equal to or greater than a predetermined threshold value that precedes the count of the number “1”, “0” is output and the internal counter Repeat the operation to reset.
[0108]
Therefore, when the output signal from the subtractor 16a includes, for example, a positive DC offset, the output signal from the comparator 206a includes many signals of “1” as described above. Outputs a signal of “1”.
[0109]
When the output of the RWF 207a is “1”, the voltage control circuit 208a includes a large number of DC offsets that have not yet been canceled in the output signal of the subtractor 16a. Increase voltage).
[0110]
On the other hand, when the output of the RWF 207a is “0”, the DC offset is excessively canceled in the output signal of the subtractor 16a, so that the output value is decreased.
[0111]
The output voltage from the voltage control circuit 208a is input to the D / A converter 205a via the hold circuit 204a, converted into an analog voltage, and input to the variable gain amplifier 18a. Then, it is further amplified by the variable gain amplifier 18a and subtracted from the baseband signal amplified by the subtractor 16a.
[0112]
Therefore, when there is a positive DC offset in the output signal of the subtractor 16a, the output from the RWF 207a becomes a signal of “1”, so that the voltage control circuit 208a increases the output value. The output of the / A converter 206a also increases, and the output of the variable gain amplifier 18a increases.
That is, the replica DC offset amount subtracted from the baseband signal increases, and the positive DC offset included in the baseband signal approaches zero.
[0113]
On the other hand, when a negative DC offset is present in the output signal of the subtractor 16a, as in the above case, “0” is output from the comparator 205a and “0” is output from the RWF 207a. The voltage control circuit 208a decreases the output value. As a result, the output from the D / A converter 205a also decreases, and the output from the variable gain amplifier 18a decreases.
[0114]
That is, the replica DC offset subtracted from the baseband signal, which is the output from the variable gain amplifier 8a, decreases, and the negative DC offset included in the baseband signal approaches zero.
[0115]
Similar to the first embodiment, the above-described processes are amplified by being repeated while the Hi level signal is output from the timing control circuit 24, that is, in a short time after the receiver is activated. The amplified DC offset component included in the baseband signal converges to zero.
[0116]
Then, after a certain period of time has elapsed since startup, the timing signal output from the timing control circuit 24 is H _i L from level _o The receiver is switched to a level, and the receiver switches from a state for obtaining a replica DC offset to a normal reception state (a state in which the DC offset is canceled to 0).
[0117]
Operation after switching to the normal reception state (voltage voltage E _a , E _b Since the operations such as holding and DC offset cancellation are the same as those in the first embodiment, description thereof will be omitted.
[0118]
As described above, the configuration shown in FIG. 5 can also eliminate the influence of the DC offset included in the amplified baseband signal that is the output of the variable gain amplifier 8a, similarly to the configuration shown in FIG.
[0119]
Therefore, according to the second embodiment, since the replica DC offset is only subtracted from the baseband signal, the DC offset is removed without reducing the spectrum of the baseband signal as in the conventional configuration. it can. Further, it is possible to eliminate an offset voltage unique to this circuit generated inside the receiver circuit included in the baseband signal that causes a data error determination when determining the demodulated data to be output from the receiver. A receiver can be obtained.
[0120]
In the above description, the input signal of the offset voltage control circuit 20a has been described as the output signal of the subtractor 16a, but may be the output signal of the A / D converter 10a.
That is, the MSB (Most Significant Bit) of the output signal from the A / D converter 10a becomes “1” and “0” according to the positive / negative of the output of the subtractor 16a, and is the same as the output from the comparator 206a. Therefore, the comparator 206a is unnecessary and the configuration is simplified.
[0121]
Embodiment 3 FIG.
In the first and second embodiments, the generation of the replica DC offset in the non-reception state and the cancellation of the DC offset in the normal reception state to 0 may be performed with the following configuration.
[0122]
FIG. 6 is a configuration diagram of a receiver (direct conversion receiver) according to the third embodiment.
In FIG. 6, in the third embodiment, the variable gain amplifiers 18a and 18b used in the first and second embodiments are combined as one variable gain amplifier 18, and the offset voltage control circuits 20a and 20b also have one offset voltage. The control circuit 20 is configured as a whole.
[0123]
Reference numeral 34 denotes an average voltage detector which receives the output signals (output voltages) of the subtractors 16a and 16b and outputs the average voltage of these signals.
Then, the offset voltage control circuit 20 inputs the output from the average voltage detector 34 and sets the output voltage E so that the output from the average voltage detector 34 cancels out to zero as in the first and second embodiments. It comes to control.
[0124]
FIG. 8 is a configuration diagram around the offset voltage control circuit 20 extracted from FIG. As a specific configuration of the offset voltage control circuit 20 according to the third embodiment, for example, those already described in the first embodiment (FIG. 4) to the second embodiment (FIG. 5) can be considered.
Here, for convenience of explanation, the internal configuration of the offset voltage control circuit 20 will be specifically described by taking the example shown in FIG. 3 (Embodiment 1) as an example, and will be described with reference to FIGS.
[0125]
In the receiver offset voltage control circuit 20 according to the third embodiment, the voltage E is calculated as follows.
[0126]
After the power is turned on and the receiver is activated, the average voltage detector 34 inputs the outputs of the subtracters 16a and 16b and outputs the average voltage of these input signals.
That is, the output of the subtracter 16a is expressed as Δ _a , The output of the subtractor 16b is Δ _b When the output of the average voltage detector 34 is Δ, the average voltage detector 34 calculates Δ according to the equation (5) and outputs it.
Δ = (Δ _a + Δ _b ) / 2 (5)
The output of the average voltage detector 34 is input to the offset voltage control circuit 20.
[0127]
At the stage when the power is turned on and the receiver is activated, the DC offsets included in the two baseband signals input to the subtractors 16a and 16b are x _a , X _b (V) and the variable gain amplifier 18 has a maximum gain of 80 (dB) based on the output of the voltage generator 22 (10 ^80/20 = 10 ^Four ), And the offset voltage control circuit 20 outputs the voltage a (V), the DC offsets included in the output signals of the subtracters 16a and 16b are Δ _a , Δ _b If it is (V), Formula (6) will be materialized.
Δ _a = X _a -10 ^Four ・ A
Δ _b = X _b -10 ^Four ・ A (6)
[0128]
Where x _a = X _b Assuming that Δ from the equation (6) _a = Δ _b It becomes.
Therefore,
x = x _a = X _b , Δ = Δ _a = Δ _b (7)
Then, equation (8) is established.
Δ = x−10 ^Four ・ A (8)
[0129]
Here, the offset voltage calculation circuit calculates E (V) as a voltage that cancels the detected DC offset to 0, and replaces the voltage of a (V) from the offset voltage control circuit 20 with E (V). Since Δ (V) is output and canceled out to 0, Equation (9) is established in this state.
Δ = x−10 ^Four ・ E = 0 (9)
[0130]
When x is deleted using Equations (8) and (9), Equation (10) is obtained.
E = Δ / 10 ^Four + A (10)
[0131]
The offset voltage calculation circuit in the offset voltage control circuit 20 uses the value of the voltage Δ (V), which is a DC offset when the output voltage of the offset voltage control circuit 20 is a (V), as a voltage that becomes a replica DC offset. E (V) is calculated by equation (10).
[0132]
When the output voltage from the offset voltage control circuit 20 is a (V) at the stage where the power supply is turned on and the receiver is started, the output voltage of the average voltage detector 34 (the average of the output voltages of the subtractors 16a and 16b) If the average value Δ (V) of the DC offset is detected, the offset voltage calculation circuit cancels the amplified DC offset included in the outputs of the subtracters 16a and 16b to zero (E (V)). Can be obtained by calculation using equation (10).
[0133]
Further, the offset voltage calculation circuit outputs the calculated value to the variable gain amplifier 18 via the hold circuit 204a and the D / A conversion circuit 205a.
[0134]
As described above, in the receiver according to the third embodiment, similarly to the first embodiment, the variable gain amplifiers 8 and 18 are set within a short predetermined time immediately after the receiver is turned on and started. The voltage E necessary for canceling out the DC offset inherent in the circuit to zero is determined by the above-described processing.
[0135]
When a certain period of time has elapsed after the start-up, the timing control circuit 24 outputs H _i L instead of level timing signal _o A level timing signal is output, and the receiver switches from a state for obtaining a replica DC offset to a normal reception state.
[0136]
The timing signal output from the timing control circuit 24 is H _i L from level _o At the time of switching to the level, as in the first embodiment, the hold circuit of the offset voltage control circuit 20 uses the voltage E (V) calculated by the offset voltage calculation circuit based on the reception of the timing signal in the normal reception state. The voltage to be used is held.
[0137]
In addition, this hold circuit has this H _i While the level timing signal is received, the held voltage E (V) is supplied to the variable gain amplifier 18.
[0138]
Then, the replica DC offset output from the variable gain amplifier 18 is given to the subtracters 16a and 16b, respectively. Thus, the DC offset unique to the circuit as described above is the same as that of the first embodiment in the subtracters 16a and 16b, respectively. Can be offset.
[0139]
In the above description, the DC offsets included in the baseband signals output from the variable gain amplifiers 8a and 8b are equal (x _a = X _b ), Assuming that the assumption of Equation (7) holds.
[0140]
In this case, the DC offset in the output signals of the subtractors 16a and 16b can be completely canceled by zero by outputting the voltage E (V) calculated by the equation (10) through the D / A converter. .
[0141]
However, generally speaking, due to variations in element characteristics, etc., strictly speaking, x _a = X _b In many cases, the DC offset of the outputs of the subtracters 16a and 16b cannot be strictly offset to zero in the configuration of the third embodiment.
[0142]
But x _a And x _b If there is no great difference between the values, the DC offset can be made very small, and there is no practical problem.
[0143]
For example, x _a = 1 (V), x _b Considering the case of = 0.9 (V) is as follows.
The maximum gain of the variable gain amplifier 18 is 80 (dB) (10 ^80/20 = 10 ^Four ), If a = 50 (μV), Δ _a , Δ _b From equation (6)
Δ _a = 1-10 ^Four × 50 × 10 ^-6 = 0.5 (V)
Δ _b = 0.9-10 ^Four × 50 × 10 ^-6 = 0.4 (V)
It is.
[0144]
On the other hand, the output of the average voltage detector 34 is
Δ = (Δ _a + Δ _b ) /2=0.45 (V) (5)
It is.
[0145]
Therefore, when the offset voltage calculation circuit in the offset voltage control circuit 20 calculates the voltage E (V) by the equation (10),
E = 0.45 / 10 ^Four + 50 × 10 ^-6 = 95 (μV) (8)
It becomes.
[0146]
Accordingly, since the output of the offset voltage control circuit 20 is 95 (μV), the amplified DC offset included in the output signals of the subtracters 16a and 16b is 1-10, respectively. ^Four × 95 × 10 ^-6 = 0.05 (V)
0.9-10 ^Four × 95 × 10 ^-6 = -0.05 (V) (14)
Thus, the value is reduced to a sufficiently small value.
[0147]
It is apparent from the description of the second embodiment that the configuration of the offset voltage control circuit 20 may be that shown in FIG. Also in this case, the amplified DC offset included in the output signals of the subtracters 16a and 16b can be controlled to a sufficiently small value.
[0148]
As described above, in the third embodiment, the replica is based on the average value of the amplified DC offset values included in the two amplified baseband signals that are the outputs of the quasi-synchronized variable gain amplifiers 8a and 8b. Since it is configured to generate a DC offset, this configuration can be applied when there is no significant difference in the amount of DC offset of each output of the variable gain amplifiers 8a and 8b.
[0149]
Therefore, according to the third embodiment, since the replica DC offset is only subtracted from the baseband signal, the DC offset is removed without reducing the spectrum of the baseband signal as in the conventional configuration. it can. Further, it is possible to eliminate an offset voltage unique to this circuit generated inside the receiver circuit included in the baseband signal that causes a data error determination when determining the demodulated data to be output from the receiver. A receiver can be obtained.
[0150]
In addition, the circuit configuration can be simplified by reducing the number of variable gain amplifiers that output two replica DC offsets required in the first and second embodiments and the offset voltage control circuit to one. There is an advantage that you can.
[0151]
Embodiment 4 FIG.
For example, if the amplified DC offsets at the input points of the subtractors 16a and 16b are known in advance, power supplies for canceling these DC offsets to 0 are respectively applied to the input points of the variable gain amplifiers 18a and 18b. Thus, the influence of the DC offset may be excluded from the output signals of the subtracters 16a and 16b.
[0152]
FIG. 8 is a configuration diagram of a receiver (direct conversion receiver) according to the fourth embodiment.
In the receiver shown in FIG. 8, instead of the voltage control circuits 20a and 20b, fixed voltage generators 36a and 36b for generating fixed voltages that cancel out the respective DC offsets to zero are provided.
[0153]
The output voltages of the fixed voltage generators 36a and 36b are obtained by checking in advance the circuit-specific DC offset included in the output signals of the subtractors 16a and 16b when the receiver is in a normal reception state during the manufacturing process of the receiver. , Voltage E to cancel each DC offset to zero _a , E _b Respectively.
[0154]
In the first and second embodiments, a voltage E that becomes a replica DC offset by calculation _a , E _b However, in this case, since a replica DC offset that is fixed and set in advance in the manufacturing process of the receiver is given, it is possible to follow the fluctuation of the DC offset with respect to the temperature effect as compared with the first and second embodiments. Is not flexible, but does not require an offset voltage control circuit, and therefore has the advantage of simplifying the circuit configuration.
[0155]
9 corresponds to the fact that the configuration of the third embodiment simplifies the configuration of the first and second embodiments, and one variable gain amplifier 18 and one fixed replica DC offset generator 36 are used. The circuit configuration is simply configured.
[0156]
In the manufacturing process of the receiver, the output voltage of the fixed voltage generator 36 cancels the average of the DC offset inherent in this circuit included in the output signals of the subtractors 16a and 16b when the receiver is in a normal reception state to zero. The voltage E is determined as follows.
[0157]
Therefore, according to the fourth embodiment, since the replica DC offset is only subtracted from the baseband signal, the DC offset is removed without cutting the spectrum of the baseband signal as in the conventional configuration. it can. Further, it is possible to eliminate an offset voltage unique to this circuit generated inside the receiver circuit included in the baseband signal that causes a data error determination when determining the demodulated data to be output from the receiver. A receiver can be obtained.
[0158]
Further, the voltage E is obtained by calculation in the third embodiment, but here, since the voltage fixed in advance is given in the manufacturing process of the receiver, the fluctuation of the DC offset with respect to the temperature effect is compared with the third embodiment. 9 is not flexible, but when the DC offset amounts included in the two baseband signals are substantially equal, the offset voltage control circuit is not required, and the configuration of FIG. 9 can be applied, thereby simplifying the circuit configuration. There are advantages.
[0159]
【The invention's effect】
According to the present invention, in a receiver that receives a phase shift modulated radio signal and generates a baseband signal and amplifies the baseband signal according to the power of the radio signal, it is specific to the receiving circuit that receives the signal. A DC offset voltage output means for outputting the DC offset voltage of the baseband signal using means equivalent to at least the means for amplifying the baseband signal, and a DC offset voltage component generated from the received signal received by the receiving circuit and unique to the receiving circuit. DC offset voltage canceling means that cancels and outputs the DC offset voltage component output by the DC offset voltage output means from the baseband signal, so that a data error occurs when determining the demodulated data to be output from the receiver. This circuit occurs inside the receiver circuit included in the baseband signal that causes the judgment. It is possible to obtain a receiver capable of eliminating the intrinsic offset voltage.
[0160]
The DC offset voltage output means includes a DC offset voltage control circuit that determines the magnitude of the DC offset voltage component specific to the receiving circuit based on the output of the DC offset voltage canceling means in the non-calling state. A receiver capable of eliminating the circuit-specific offset voltage generated inside the receiver circuit included in the baseband signal that causes a data error determination when determining the demodulated data to be output from the receiver. Obtainable.
[0161]
The DC offset voltage output means is unique to the receiving circuit based on the average value of the output of the first DC offset voltage canceling means in the non-calling state and the output of the second DC offset voltage canceling means in the non-calling state. Since a DC offset voltage control circuit that determines the magnitude of the DC offset voltage component of the signal is included, it is included in the baseband signal that causes data error determination when determining the demodulated data to be output from the receiver. It is possible to obtain a receiver capable of eliminating the circuit-specific offset voltage generated inside the receiver circuit.
[0162]
The DC offset voltage control circuit includes an A / D converter for A / D converting the output result of the DC offset canceling means, a smoothing circuit for smoothing the output of the A / D converter, and an output of the smoothing circuit. DC offset voltage calculation circuit that calculates the magnitude of the DC offset voltage to a level that eliminates the influence of the DC offset voltage component unique to the receiver circuit from the voltage, and the DC offset voltage based on the through signal output from the timing control circuit A hold circuit that outputs the DC offset voltage calculated by the calculation circuit and holds and outputs the DC offset voltage calculated last by the DC offset voltage calculation circuit based on the hold signal output from the timing control circuit; Demodulated data to be output from the receiver because it is configured with a D / A converter that D / A converts the output The circuit-specific offset voltage generated in the circuit of a receiver included in the baseband signal that causes data error determination in data judgment can be obtained receiver capable of eliminating.
[0163]
The DC offset voltage control circuit counts the number of positive / negative determination results output from the determination circuit and the determination circuit that determines whether the output result of the DC offset canceling means is positive or negative, and the positive or negative count value is A random fork filter that outputs the result of determination when it reaches a predetermined number and repeats counting again, and a large amount that cancels the DC offset voltage component specific to the receiver circuit based on the output of the random fork filter In addition, the voltage adjustment circuit that determines the magnitude of the DC offset voltage and the DC offset voltage determined by the voltage adjustment circuit based on the through signal output from the timing control circuit and the hold signal output from the timing control circuit Based on the hold circuit that holds and outputs the DC offset voltage that the voltage regulator circuit last determined based on the Since it is configured with a D / A converter that performs D / A conversion on the output of the circuit, reception included in a baseband signal that causes data error determination when determining data of demodulated data to be output from the receiver It is possible to obtain a receiver capable of eliminating the circuit-specific offset voltage generated inside the circuit of the machine.
[0164]
In addition, since the timing control circuit outputs a through signal between immediately after the power is turned on and until a predetermined time, the cause of data error determination at the time of data determination of demodulated data to be output from the receiver Thus, it is possible to obtain a receiver capable of eliminating the circuit-specific offset voltage generated in the receiver circuit included in the baseband signal.
[0165]
In addition, since the timing control circuit outputs a hold signal during non-calling, the receiver included in the baseband signal that causes data error determination when determining data of demodulated data to be output from the receiver Thus, it is possible to obtain a receiver capable of eliminating the inherent offset voltage generated in the circuit.
[0166]
In addition, since the DC offset voltage output means is a fixed voltage generation means for generating a predetermined voltage that cancels the DC offset voltage component specific to the receiving circuit, the data of the demodulated data to be output from the receiver is determined. Thus, it is possible to obtain a receiver that can eliminate an offset voltage unique to this circuit generated in the receiver circuit included in the baseband signal that causes data error determination.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a receiver according to a first embodiment.
FIG. 2 is an explanatory diagram of a receiver according to the first embodiment.
FIG. 3 is an explanatory diagram of a receiver according to the first embodiment.
4 is an explanatory diagram of a receiver according to Embodiment 1. FIG.
FIG. 5 is an explanatory diagram of a receiver according to the second embodiment.
6 is an explanatory diagram of a receiver according to Embodiment 3. FIG.
7 is an explanatory diagram of a receiver according to Embodiment 3. FIG.
FIG. 8 is an explanatory diagram of a receiver according to the fourth embodiment.
FIG. 9 is an explanatory diagram of a receiver according to the fourth embodiment.
FIG. 10 is an explanatory diagram of a conventional direct conversion receiver.
FIG. 11 is an explanatory diagram of a conventional direct conversion receiver.
[Explanation of symbols]
16a, 16b subtractor, 18, 18a, 18b variable gain amplifier,
20, 20a, 20b offset voltage control circuit, 22 voltage generator,
23 selection switch, 24 timing control circuit,
201a A / D converter, 202a smoothing circuit,
203a offset voltage calculation circuit, 204a hold circuit,
205a D / A converter, 206a comparator,
207a random walk filter, 208a voltage control circuit,
34 Average voltage detector, 36, 36a, 36b, fixed voltage generator.

Claims

In a receiver that receives a phase shift modulated radio signal to generate a baseband signal and amplifies the baseband signal in accordance with the power of the radio signal,
DC offset voltage output means for outputting a DC offset voltage specific to the receiving circuit for receiving the signal using means equivalent to at least the means for amplifying the baseband signal operating at the same gain ;
DC offset voltage canceling means for canceling and outputting the DC offset voltage component output from the DC offset voltage output means from the baseband signal generated from the received signal received by the receiving circuit and including the DC offset voltage component specific to the receiving circuit. And a receiver.

The DC offset voltage output means includes a DC offset voltage control circuit that determines the magnitude of the DC offset voltage component specific to the receiving circuit based on the output of the DC offset voltage canceling means in a non-calling state. As described in the receiver.

The DC offset voltage output means is a direct current specific to the receiving circuit based on the average value of the output of the first DC offset voltage canceling means in the non-calling state and the output of the second DC offset voltage canceling means in the non-calling state. 2. The receiver according to claim 1, further comprising a DC offset voltage control circuit that determines a magnitude of the offset voltage component.

The DC offset voltage control circuit includes an A / D converter that performs A / D conversion on the output result of the DC offset canceling means, a smoothing circuit that smoothes the output of the A / D converter, and an output of the smoothing circuit A DC offset voltage calculation circuit for calculating the magnitude of the DC offset voltage so as to eliminate the influence of the DC offset voltage component specific to the receiving circuit from the voltage, and the DC offset based on the through signal output from the timing control circuit A hold circuit that outputs a DC offset voltage calculated by the voltage calculation circuit and holds and outputs the DC offset voltage calculated last by the DC offset voltage calculation circuit based on a hold signal output from the timing control circuit; 3. A D / A converter for D / A converting the output of the hold circuit, The receiver according to.

The DC offset voltage control circuit counts the number of positive / negative determination results output from the determination circuit for determining the positive / negative of the output result of the DC offset cancellation means, and determines whether the positive or negative count value is in advance. A random fork filter that outputs the determination result of the reached one when it reaches a predetermined number and starts counting again, and a magnitude that cancels the DC offset voltage component specific to the receiving circuit based on the output of the random fork filter In addition, a voltage adjustment circuit for determining the magnitude of the DC offset voltage, and a DC offset voltage determined by the voltage adjustment circuit based on a through signal output from the timing control circuit and a hold output from the timing control circuit A hold circuit for holding and outputting the DC offset voltage last determined by the voltage adjustment circuit based on a signal A receiver according to claim 2 or 3, characterized in that the output of the hold circuit constituted by a D / A converter for converting D / A.

6. The receiver according to claim 4, wherein the timing control circuit outputs a through signal immediately after the power is turned on until a predetermined time.

The receiver according to claim 4, wherein the timing control circuit outputs a hold signal during non-calling.

2. The receiver according to claim 1, wherein the DC offset voltage output means is a fixed voltage generation means for generating a predetermined voltage that cancels a DC offset voltage component specific to the receiving circuit.