JP3730886B2 - 駆動回路及び液晶表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、駆動回路に関し、特に、容量負荷の駆動に好適な駆動回路に関する。
【０００２】
【従来の技術】
この発明に関連する技術の刊行物として、
（１）文献（H.Tsuchi,N.Ikeda,H.Hayama,"A New Low Power TFT-LCD Dirver for Portable Devices," SID 00 DIGEST PP146〜149）、
（２）特開２０００−３３８４６１号公報
等が参照される。
【０００３】
図２４は、液晶表示装置の映像デジタルデータを駆動する駆動回路の構成の一例を示す図である（文献（１）のＦｉｇｕｒｅ１．参照）。
【０００４】
図２４に示すバッファは、アナログバッファ単体ではフルレンジ出力できない場合でも、二つのアナログバッファ回路（単に、「バッファ回路」という）を切替え、フルレンジ出力を可能としたものである。なおフルレンジ出力とは駆動回路の電源電圧範囲のほぼ全領域での出力を意味する。図２４を参照すると、第１のバッファ回路１０１０は、入力端子１００１に固定端が接続され、第１、第２の切替用端子を有する第１の切替スイッチ１０４１と、第１の切替スイッチ１０４１の切替用の第１端子と高位側電源ＶＤＤとの間に直列形態に接続されてなる第１の定電流源１０１３と、第１のスイッチ１０４１の第１端子にソースが接続され、ゲートとドレインが接続されているＰチャネルＭＯＳトランジスタ１０１１と、ＰチャネルＭＯＳトランジスタ１０１１のドレインと低位側電圧源ＶＳＳ間に接続されている第２の定電流源１０１４と、出力端子１００２に固定端が接続され第１、第２の切替用端子を有する第２の切替スイッチ１０４２と、第２の切替スイッチ１０４２の切替用の第１端子と高位側電源ＶＤＤとの間に直列形態に接続されている第３の定電流源１０１５と、第２の切替スイッチ１０４２の第１端子にソースが接続され、ＰチャネルＭＯＳトランジスタ１０１１のゲートにゲートが接続され、ドレインが低位側電圧源ＶＳＳに接続されているＰチャネルＭＯＳトランジスタ１０１２と、を備えている。
【０００５】
第２のバッファ回路１０２０は、入力端子１００１に固定端が接続された第１の切替スイッチ１０４１の切替用の第２端子と低位側電源ＶＳＳとの間に直列形態に接続されてなる第４の定電流源１０２３と、第１のスイッチ１０４１の第２端子にソースが接続され、ゲートとドレインが接続されているＮチャネルＭＯＳトランジスタ１０２１と、ＮチャネルＭＯＳトランジスタ１０２１のドレインと高位側電源ＶＤＤ間に接続されている第５の定電流源１０２４と、出力端子１００２に固定端が接続された第２の切替スイッチ１０４２の切替用の第２端子と低位側電源ＶＳＳとの間に直列形態に接続されている第６の定電流源１０２５と、第２の切替スイッチ１０４２の第２端子にソースが接続され、ＮチャネルＭＯＳトランジスタ１０２１のゲートにゲートが接続され、ドレインが高位側電圧源ＶＤＤに接続されているＮチャネルＭＯＳトランジスタ１０２２と、を備えている。
【０００６】
さらに出力端子１００２と高位側電源ＶＤＤ間のスイッチ１０３１と、出力端子１００２と低位側電源ＶＳＳ間のスイッチ１０３２とからなり、出力端子１００２を予備放電、予備充電する予備充放電回路１０３０（プリチャージ回路）を備えている。
【０００７】
図２５は、６ビットデジタルデータドライバの構成を示しており（文献（１）のＦｉｇｕｒｅ３．参照）、シフトレジスタ１１００、データレジスタ１１１０、ラッチ１１２０、レベルシフト回路１１３０、Ｒ−ＤＡＣ１１６０（基準電圧発生回路１１５０とＲＯＭデコーダ１１４０）、ニュー（Ｎｅｗ）バッファ１１７０を備えている。ニューバッファ１１７０は図２４の構成からなる。アナログ電圧は、ＲＯＭデコーダ１１４０からニューバッファ１１７０に供給され、ＲＧＢ各６ビットのデータの上位各１ビット（Ｄ００，Ｄ１０，Ｄ２０）がＲＯＭデコーダ１１４０からニューバッファ１１７０に供給され、この１ビットに基づき、プリチャージ回路１０３０は、データ線を適切な電源電圧（ＶＤＤ、ＶＳＳ）を供給し、スイッチ１０４１、１０４２を選択し、バッファの回路１０１０又は回路１０２０を選択する。
【０００８】
図２４に示した駆動回路は、コモン反転駆動方式（対向電極Ｖcomの電圧を反転する駆動方式）の液晶表示回路に適用すると、低消費電力となり、例えば携帯電話端末などモバイル端末の液晶表示装置の駆動回路として好適である。また、フルレンジ出力の駆動回路を用いることにより電源電圧を下げて更に低消費電力化を行うことができる。すなわち、図２４の駆動回路は、第１のバッファ回路１０１０、第２のバッファ回路１０２０を切り替えて、フルレンジ出力を行うことのできる駆動回路である。
【０００９】
第１のバッファ回路１０１０、第２のバッファ回路１０２０は、それぞれ、トランジスタの閾値電圧Ｖｔｈによって、動作範囲に制約が存在しており、バッファ回路１０１０とバッファ回路１０２０の切替は、バッファ回路１０１０とバッファ回路１０２０がともに動作する電圧範囲内（Vlim1〜Vlim2）で、駆動切替を行わなければならない。
【００１０】
周囲温度等、条件が一定の場合、映像デジタルデータに応じて、バッファ回路１０１０とバッファ回路１０２０を切替えて駆動を行うことができる。
【００１１】
以下では、本発明の理解のために、図６を参照して、液晶表示パネルのデータ線の駆動用に図２４に示した駆動回路を用いた場合のバッファ回路１０１０、１０２０の切替えについて説明しておく。
【００１２】
図６（Ａ）は、コモン反転駆動（液晶表示装置の対向電極の電位Ｖcomを高位側電源電圧と低位側電源電圧に切り替える）における液晶ガンマ特性(階調と信号電圧)と、駆動回路の動作範囲（標準）を説明するための図である。なお同図を含む以下の同様の図において、階調は映像デジタルデータと１対１に関連付けられており、極性に対応した２つのアナログ電圧をもつものとする。図６（Ｂ）は、コモン反転駆動における液晶ガンマ特性と駆動回路の動作範囲（ガンマ変調時）を説明するための図である。
【００１３】
第１アナログバッファ（図２４のバッファ回路１０１０に対応）の動作範囲は、電圧２Ｖ〜５Ｖ（階調２４〜６３）、第２アナログバッファ（図２４のバッファ回路１０２０）の動作範囲は、電圧０Ｖ〜３Ｖ（階調２４〜６３）であり、駆動切替可能範囲は電圧２Ｖ〜３Ｖであり、例えば映像デジタルデータの上位１ビットを用いて階調３２で、第１アナログバッファと第２アナログバッファの動作を切替えても、切替時の電圧（映像デジタルデータに対応した入力電圧）は、正極性、負極性それぞれで第１アナログバッファと第２アナログバッファとがともに動作可能な範囲内にあるため、階調に対応したアナログ電圧を出力することができる。
【００１４】
よって、図６（Ａ）に示すような、液晶のガンマ特性（階調、電圧の特性）である場合、映像デジタルデータの上位１ビットにより３２階調を境に、第１アナログバッファと第２アナログバッファを切替えることができる。
【００１５】
しかしながら、図６（Ｂ）を示すように、ガンマ特性を変調する場合、正極性の特性（実線）において３２階調の電圧は、第１アナログバッファ（図２４のバッファ回路１０１０に対応）の動作範囲外であり、負極性の特性（破線）において３２階調の電圧は、第２アナログバッファ（図２４のバッファ回路１０２０に対応）の動作範囲外であり、３２階調で、切替ることができなくなる。すなわち、第１アナログバッファの動作範囲は、電圧２Ｖ〜５Ｖ（階調４８〜６３）、第２アナログバッファの動作範囲は、電圧０Ｖ〜３Ｖ（階調４８〜６３）であり、３２階調で第１アナログバッファと第２アナログバッファを切替えると、正極性では階調３２〜４８の間で第１アナログバッファの出力は電圧Ｖｌｉｍ１に固定され、負極性では階調３２〜４８の間で第２アナログバッファの出力は電圧Ｖｌｉｍ２に固定される。すなわち階調３２〜４８の間では、当該階調に対応する映像デジタル信号が入力されても、階調に対応したアナログ電圧が出力されず、いわゆる階調に飛びが生じる。なお図６（Ｂ）では正極性と負極性でほぼ同様のガンマ特性の変調を行う場合の例を示しているが、極性により異なる変調も起こりうることは容易に理解できる。
【００１６】
モバイル端末等では、広い温度動作条件での動作に対応するために、温度に対してのガンマ特性の変調により表示品質を維持したり、電源電圧を変調する等して電力消費を抑える等、様々な変調が必要とされる。この場合、映像デジタルデータ（階調データ）に応じた固定切替はできない、という問題点がある。
【００１７】
【発明が解決しようとする課題】
したがって、この発明が解決しようとする課題は、動作範囲として、少なくとも高位側電位の範囲を有する第１のバッファ回路と少なくとも低位側電位の範囲を有する第２のバッファ回路とを駆動切替範囲で確実に行えるようにした駆動回路並びに該駆動回路を備えた液晶表示装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、その一つのアスペクトによれば、出力負荷を駆動する駆動回路において、入力信号電圧が入力される一の入力端子に入力端が共通に接続され、出力端子に出力端が共通に接続される二つのバッファ回路であって、動作範囲として、少なくとも高位側電位の範囲を有する第１のバッファ回路と、少なくとも低位側電位の範囲を有する第２のバッファ回路と、を備え、前記第１のバッファ回路と前記第２のバッファ回路の切替えを判断するための基準データであって、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる範囲内の電圧に対応した基準データを記憶保持する記憶部と、入力されたデータ信号と基準データとを比較する比較部と、が付加され、前記第１のバッファ回路と前記第２バッファ回路は、前記比較部の比較結果信号と制御信号に基づき、その動作と停止が制御される。
【００１９】
本発明は、その別のアスペクトによれば、入力信号電圧が入力される一の入力端子に入力端が共通に接続され、出力端が一の出力端子に共通に接続される二つのバッファ回路であって、高位側電源電位にその動作範囲が及び第１のバッファ回路と、低位側電源電位にその動作範囲が及び第２のバッファ回路と、を備え、入力されるデジタルデータと信号電圧との関係に対応して、低位側電源電位からの特性を規定する正極性、高位側電源電位からの特性を規定する負極性のそれぞれについて、前記第１のバッファ回路と前記第２のバッファ回路の切替えを判断するための基準データであって、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる駆動切替可能範囲内の電圧に対応した、正極性、負極性の基準データを記憶保持する記憶部を備え、極性を特定する極性信号を入力し、前記極性信号の値に基づき正極性又は負極性の基準データを選択する選択部と、入力されたデジタルデータと、前記選択部から出力される基準データとを比較する比較部と、をさらに備え、前記第１のバッファ回路と前記第２バッファ回路は、前記比較部の比較結果信号と制御信号に基づき、その動作と停止が制御される。
【００２０】
さらに別のアスペクトによれば、本発明に係る駆動回路は、入力信号電圧が入力される一の入力端子に入力端が共通に接続され、出力端子に出力端が共通に接続される二つのバッファ回路であって、動作範囲として、少なくとも高位側電位の範囲を有する第１のバッファ回路と、少なくとも低位側電位の範囲を有する第２のバッファ回路と、を備え、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる電圧範囲に対応した基準電圧を発生する基準電圧発生手段と、前記基準電圧発生手段から出力される基準電圧と、前記入力信号電圧とを比較する比較部と、を備え、前記第１のバッファ回路と前記第２バッファ回路は、前記比較部の比較結果信号と制御信号に基づき、その動作と停止が制御される。
【００２１】
本発明において、前記制御信号が、動作を指示している場合において、前記比較部の比較結果信号が、前記入力信号電圧が前記基準電圧と等しいもしくは前記基準電圧より高いことを示す値の場合、前記第１のバッファ回路を動作状態とし、前記第２バッファ回路を停止させ、前記比較部の比較結果信号が、前記入力信号電圧が前記基準電圧よりも低いことを示す値の場合、前記第２バッファ回路を動作状態とし、前記第１のバッファ回路を停止させる、構成とされている。
【００２２】
さらに別のアスペクトによれば、液晶表示装置は、第１、第２の参照電圧間に直列形態に接続されている複数の抵抗を備え、各タップから階調電圧を生成する階調発生手段と、デジタルデータ信号を入力し前記階調発生手段の出力電圧から対応する電圧を選択出力するデコード回路を備え、上記した本発明に係る駆動回路は前記デコード回路の出力を入力し、出力負荷をなすデータ線を駆動する。
【００２３】
【発明の実施の形態】
発明の実施の形態について説明する。本発明は、個々のアナログバッファでは、フルレンジ出力できなくても、二つのバッファを切替え、フルレンジ出力が可能な駆動回路において、さまざまな変調に対しても、二つのバッファの最適な方を選択して、常に正常な駆動を可能としている。すなわち、様々な条件の変調を複数のステップに分け、各変調ステップごとに、二つのバッファを、切替える階調に対応したデジタルデータを記憶したデーブルを設けておき、このテーブルのデータを基準データとし、映像デジタルデータと比較し、比較結果に基づき、最適なバッファを選択する。
【００２４】
様々な条件の変調に対して、二つのバッファの切替可能範囲内にある電圧を基準電圧とし、選択された階調電圧と基準電圧を比較し、その大小に応じて二つのバッファのうち最適な一方を選択する。
【００２５】
本発明に係る駆動回路は、その一実施の形態において、容量負荷等の出力負荷を駆動する駆動回路において、入力信号電圧（Ｖｉｎ）が入力される一の入力端子（１）に入力端が共通に接続され、出力端子（２）に出力端が共通に接続される二つのアナログバッファ回路であって、動作範囲として、少なくとも高位側電位の範囲を有する第１のバッファ回路（１３）と、少なくとも低位側電位の範囲を有する第２のバッファ回路（１４）と、を備え、第１、第２のバッファ回路（１３、１４）の切替えを判断するための基準データであって、第１、第２のバッファ回路（１３、１４）がともに動作可能とされる範囲内の電圧に対応した基準データを記憶保持する記憶部（３）と、入力されたデータ信号と、基準データとを比較する比較部（５）と、が付加されている。第１、第２のバッファ回路（１３、１４）は、比較部（５）の比較結果信号（ＰＮ）と制御信号に基づき、その動作と停止が制御される構成とされている。
【００２６】
あるいは、本発明は、その好ましい一実施の形態において、入力信号電圧が入力される一の入力端子に入力端が共通に接続され、出力端が一の出力端子に共通に接続される二つのバッファ回路であって、高位側電源電位にその動作範囲が及ぶ第１のバッファ回路（１３）と、低位側電源電位にその動作範囲が及ぶ第２のバッファ回路（１４）とを備え、階調と信号電圧に関する特性の標準状態及び変調時のそれぞれに対して、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる範囲内の入力信号電圧に対応した基準データを記憶保持する記憶部（３）と、変調を特定する変調情報に基づき、標準又は変調に対応した基準データを選択出力する選択部（４）と、入力されたデータと前記選択部から出力される基準データとを比較する比較部（５）と、前記比較部の比較結果信号と制御信号に基づき、前記第１のバッファ回路と前記第２バッファ回路は、動作と停止を制御する構成とされている。
【００２７】
記憶部（３）は、入力されるデジタルデータ（映像デジタルデータ）と信号電圧との関係に対応して、低位側電源電位からの特性を規定する正極性、高位側電源電位からの特性を規定する負極性のそれぞれについて、第１、第２のバッファ回路の切替えを判断するための基準データであって、第１、第２のバッファ回路がともに動作可能とされる駆動切替可能範囲内（図４参照）の電圧に対応した、正極性、負極性の基準データを記憶保持する記憶部（３ａ、３ｂ）を備えている。
【００２８】
選択部（４）は、極性を特定する極性信号（ＰＯＬ）を入力し、前記極性信号の値に基づき正極性又は負極性の基準データを選択する。
【００２９】
記憶部（３ａ）は、好ましくは、階調と信号電圧に関するガンマ特性の標準時及び変調時のそれぞれに対して、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる範囲内の入力信号電圧に対応した、正極性の基準データを記憶保持する。
【００３０】
記憶部（３ｂ）は、好ましくは、階調と信号電圧に関するガンマ特性の標準時及び変調時のそれぞれに対して、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる駆動切替可能範囲内の電圧に対応した、負極性の基準データを記憶保持する。
【００３１】
選択部（４）は、極性を特定する極性信号（ＰＯＬ）に基づき、記憶部（３ａ、３ｂ）の一方を選択し、変調を特定する変調情報に基づき、標準又は変調に対応した基準データを選択出力する。
【００３２】
記憶部（３ａ）に、ガンマ特性の変調種別に応じて規定される正極性の基準データを複数記憶保持しておき、記憶部（３ｂ）に、変調種別に応じて規定される負極性の基準データを複数記憶保持しておき、選択部（４）において、極性信号に基づき、記憶部（３ａ、３ｂ）の一方を選択し、変調情報に基づき、変調種別に応じた基準データを選択出力するようにしてもよい。
【００３３】
制御信号が、動作を指示している場合において、比較部（５）の比較結果信号が、前記入力されたデータが前記基準データに等しいもしくは前記基準データより大であることを示す値の場合、第１のバッファ回路（１３）を動作状態とし、第２バッファ回路（１４）を停止させ、比較部の比較結果信号が、前記入力されたデータが前記基準データより小であることを示す場合、第２バッファ回路（１４）を動作状態とし、第１のバッファ回路（１３）を停止させる。
【００３４】
本発明の実施の形態において、極性信号（ＰＯＬ）は、液晶表示装置の対向電極の共通電位（Ｖcom）の反転駆動における極性を示す論理値とされている。
【００３５】
この実施の形態において、記憶部（３）と、選択部（４）とが、駆動回路の外部に設けられており、前記駆動回路とは電気的に接続される構成とされていてもよい。なお、記憶部（３）はレジスタのほか、ＲＯＭあるいは、書き込み可能なＥＥＰＲＯＭ等不揮発性に半導体記憶装置であってよい。
【００３６】
図３を参照すると、この実施の形態において、第１、第２の参照電圧間に直列形態に接続されている複数の抵抗（Ｒ０、Ｒ１、…、Ｒｎ）を備え、各タップから階調電圧を生成する階調発生手段（２００）と、デジタルデータ信号を入力し前記階調発生手段（２００）の出力電圧から対応する電圧を選択出力するデコード回路（３００）を備え、本発明に係る駆動回路は、デコード回路（３００）の出力を入力し、出力負荷を駆動する。記憶部（３）、選択部（４）を、駆動回路の複数個に対して、共通に一つ備え、駆動回路は、好ましくは、比較部（５）を内蔵している。
【００３７】
本発明は、別の実施の形態において、図７を参照すると、入力信号電圧Ｖｉｎが入力される一の入力端子（１）に入力端が共通に接続され、出力端子（２）に出力端が共通に接続される二つのアナログバッファ回路であって、動作範囲として、少なくとも高位側電位の範囲を有する第１のバッファ回路（１３）と、少なくとも低位側電位の範囲を有する第２のバッファ回路（１４）と、を備え、第１、第２のバッファ回路と前記第２のバッファ回路がともに動作可能とされる電圧範囲に対応した基準電圧Ｖｉｎ２を発生する基準電圧発生手段（１１）と、基準電圧発生手段（１１）から出力される基準電圧Ｖｉｎ２と、入力信号電圧Ｖｉｎ（＝Ｖｉｎ１）とを比較する比較部（１２）と、を備え、第１、第２のバッファ回路は、比較部（１２）の比較結果信号（ＶＯ）と制御信号に基づき、その動作と停止が制御される。制御信号が、動作を指示している場合において、比較部（１２）の比較結果信号（ＶＯ）が、入力信号電圧Ｖｉｎが基準電圧以上であることを示す値の場合、第１のバッファ回路（１３）を動作状態とし、第２バッファ回路（１４）を停止させ、比較部（１２）の比較結果信号が、入力信号電圧Ｖｉｎが基準電圧Ｖｉｎ２よりも低いことを示す値の場合、第２バッファ回路（１４）を動作状態とし、第１のバッファ回路（１３）を停止させる、構成とされている。
【００３８】
この実施の形態においては、比較器（１２）の比較結果信号（ＶＯ）と制御信号とを入力とし、前記制御信号がアクティブのときに、前記比較結果信号の論理演算結果を、前記第１のバッファ回路に出力する第１の論理回路（図１６の２２）と、比較器（１２）の比較結果信号（ＶＯ）を反転した信号と制御信号とを入力とし、制御信号がアクティブのときに、前記比較結果信号の反転信号の論理演算結果を、前記第２バッファ回路に出力する第２の論理回路（図１６の２３）と、を備えた構成としてもよい。
【００３９】
この実施の形態において、液晶表示装置は、図９を参照すると、第１、第２の参照電圧間に直列形態に接続されている複数の抵抗（Ｒ０、Ｒ１、…、Ｒｎ）を備え各タップから階調電圧を生成する階調発生手段（２００）と、デジタルデータ信号を入力し階調発生手段（２００）の出力電圧から対応する電圧を選択出力するデコード回路（３００）を備え、本発明に係る駆動回路は、デコード回路（３００）の出力を入力し、出力負荷を駆動する。基準電圧発生手段（１１）を、駆動回路の複数個に対して共通に一つ備え、駆動回路は、好ましくは、比較器（１２）を内蔵している。
【００４０】
この実施の形態において、比較器（１２）は、図１０を参照すると、入力信号電圧Ｖｉｎ（＝Ｖｉｎ１）と基準電圧Ｖｉｎ２を差動入力する差動増幅回路と、前記差動増幅回路の出力にスイッチを介して接続される保持回路と、を備えている。保持回路は、差動増幅回路の一の出力端にスイッチ（１１３）を介して接続されるフリップフロップ回路からなる。フリップフロップは、スイッチ（１１３）に入力端が接続されている第１のインバータ（１１１）と、第１のインバータの出力端に入力端が接続されている第２のインバータ（１１２）と、前記第２のインバータの出力端と前記第１のインバータの入力端との間に接続されているスイッチ（１１４）を備え、第２のインバータ（１１２）の信号が比較結果信号（ＶＯ）として出力され、差動増幅回路が動作時、スイッチ（１１３）をオン状態とし、前記差動増幅回路の出力を受けてラッチする際に、スイッチ（１１３）をオフし、スイッチ（１１４）をオンする。
【００４１】
差動増幅回路は、差動対に駆動する電流源（１０５）と電源間に設けられるスイッチ（１０８）と、差動対の出力を受ける出力段トランジスタ（１０６）の電源パスに挿入されているスイッチ（１０９）と、を備え、比較動作時にのみこれらのスイッチがオンされ、低消費電力化が図られている。
【００４２】
差動増幅回路が動作時、スイッチ（１０８、１０９、１１３）をオン状態とし、差動増幅回路の出力を受けてラッチする際に、スイッチ（１０８、１０９、１１３）をオフし、スイッチ（１１４）をオンする制御が行われる。
【００４３】
この実施の形態において、比較器のフリップフロップは、図１２を参照すると、スイッチ（１１３）を介して、差動増幅回路の前記出力段トランジスタの出力端に接続される第１のクロックドインバータ（１１１）と、第１のクロックドインバータの出力端に入力端が接続されている第２のクロックドインバータ（１１２）と、を備え、第２のクロックドインバータ（１１２）の出力端が前記第１のクロックドインバータ（１１１）の入力端に接続され、第２のクロックドインバータの出力端の信号（ＶＯ）、及び／又は前記第１のクロックドインバータの出力端の信号が、比較結果信号として出力され、差動増幅回路が動作時、（１０８、１０９、１１３）をすべてオン状態とし、前記差動増幅回路の出力を受けてラッチする際に、（１０８、１０９、１１３）をオフする制御が行われる、構成とされている。第２のクロックドインバータ（１１２）の出力端の負荷容量（Ｃ２）の容量値が、前記第１のクロックドインバータ（１１）の出力端の負荷容量（Ｃ１）の容量値よりも大とされている。
【００４４】
この実施の形態において、図１７、図１８を参照すると、第１のバッファ回路（１３）は、低位側電源（ＶＳＳ）と出力端子（２）に接続されるソースフォロワ構成のトランジスタ（４１２）と、入力信号電圧を入力し前記ソースフォロワ構成のトランジスタ（４１２）にゲートバイアス電圧を供給する第１のゲートバイアス制御手段（トランジスタ４１１、電流源４１４、４１３、スイッチ５５１、５５２）と、出力端子（２）を充電する手段（５５０）と、を備えている。
【００４５】
第２のバッファ回路（１４）は、高位側電源（ＶＤＤ）と出力端子（２）に接続されるソースフォロワ構成のトランジスタ（４２２）と、入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段（トランジスタ４２１、電流源４２４、４２３、スイッチ５６１、５６１）と、出力端子（２）を放電する手段（５６０）と、を備えている。
【００４６】
この実施の形態において、図１９、図２０を参照すると、第１のバッファ回路（１３）は、ＮチャネルＭＯＳトランジスタ対（３１３、３１４）からなる差動対を備え、入力端子（１）が非反転入力端に接続され、出力端子（２）が反転入力端に接続されてなる差動増幅回路よりなる第１のボルテージフォロワ回路で構成され、第２のバッファ回路（１４）は、ＰチャネルのＭＯＳトランジスタ対（３２３、３２４）からなる差動対を備え、入力端子（１）が非反転入力端に接続され、出力端子（２）が反転入力端に接続されてなる差動増幅回路よりなる第２のボルテージフォロワ回路で構成されている。出力端子（２）を充電、放電する手段（１５）を備えている。
【００４７】
より詳細には、第１のバッファ回路（１３）は、ＮチャネルＭＯＳトランジスタ対（３１３、３１４）からなる差動対と、前記差動対の出力と高位側電源間に接続される負荷回路（３１１、３１２）と、前記差動対を駆動する電流源（３１５）と、前記電流源と低電位電源間の電流パスをオン及びオフ制御する第１のスイッチ（５１１）と、を備えた差動段と、前記差動対の出力を入力とし、出力が前記出力端子に接続されているＭＯＳトランジスタ（３１６）と、出力端子（２）と低位側電源間に接続されている電流源（３１７）及びスイッチ（５１２）と、を有する出力段と、を備え、差動対のＭＯＳトランジスタ対（３１３、３１４）のゲートには入力端子（１）と出力端子（２）が接続されている。第２のバッファ回路（１４）は、ＰチャネルＭＯＳトランジスタ対からなる差動対（３２３、３２４）と、前記差動対の出力と低位側電源間に接続される負荷回路（３２１、３２２）と、前記差動対を駆動する電流（３２５）源と、電流源と高電位電源間の電流パスをオン及びオフ制御するスイッチ（５２１）と、を備えた差動段と、差動対の出力を入力とし、出力が前記出力端子に接続されているＭＯＳトランジスタ（３２６）と、出力端子（２）と低位側電源間に接続されている電流源（３２７）及びスイッチ（５２２）と、を有する出力段と、を備え、前記差動対のＭＯＳトランジスタ対（３２３、３２４）のゲートには前記入力端子（１）と前記出力端子（２）が接続されている。
【００４８】
この実施の形態において、図２１、図２２を参照すると、第１のバッファ回路（１３）は、ＮチャネルＭＯＳトランジスタ対（３１３、３１４）からなる差動対を備え、入力端子（１）が非反転入力端に接続され、前記出力端子（２）が反転入力端に接続されてなる差動増幅回路よりなる第２のボルテージフォロワ回路と、低位側電源と出力端子に接続されるソースフォロワ構成のトランジスタ（４１２）と、入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段（トランジスタ４１１、電流源４１４、４１３、スイッチ５５１、５５２）とを備えている。第２のバッファ回路（１４）は、ＰチャネルのＭＯＳトランジスタ対（３２３、３２４）からなる差動対を備え、段前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなる第２のボルテージフォロワ回路よりなり、高位側電源と前記出力端子に接続されるソースフォロワ構成のトランジスタ（４２２）と、入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段（トランジスタ４２１、電流源４２４、４２３、スイッチ５６１、５６１）と、を備えている。
【００４９】
この実施の形態において、基準電圧発生手段（１１）は、第１、第２の参照電圧の間に接続されている複数の抵抗素子（Ｒ１、Ｒ２）と、スイッチ（１２０）を備え、スイッチ（１２０）がオン状態のとき、抵抗の接続点から、第１、第２のバッファ回路の動作範囲の重なりで規定される駆動切替範囲内の電圧が基準電圧として出力される。なお複数の抵抗素子（Ｒ１、Ｒ２）としては、ダイオード接続したトランジスタ等を用いてもよい。
【００５０】
【実施例】
上記した実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明に係る駆動回路の一実施例の構成を示す図である。図１を参照すると、この実施例の駆動回路は、階調と電圧特性の変調の種別毎（標準時も含んでもよいことは勿論である）に、第１、第２のアナログバッファ回路１３、１４を切り替える階調に対応する基準データ（正極性基準データ、負極性基準データ）を格納する正極性基準データテーブル３ａ、負極性基準データテーブル３ｂを備えたレジスタ３と、正極性基準データテーブル３ａと負極性基準データテーブル３ｂの出力を入力し、極性信号ＰＯＬに基づき、一方を選択し、変調情報に基づき変調に対応した基準データを選択出力する選択部４と、入力される映像デジタルデータと、選択部４の出力を比較する比較部５と、比較部５の比較結果出力と、制御信号を入力し、動作、停止が制御され、入力端子１に入力端が共通に接続され、出力端が、出力端子２に共通に接続されている、正極性、負極性駆動用の第１、第２のアナログバッファ回路１３、１４と、を備えている。正極性基準データテーブル３ａ、負極性基準データテーブル３ｂのデータは、映像デジタルデータと、そのビット幅、２進表示形式は同一とされる。比較器５は、二つのデジタルデータの大小関係を比較する公知のデジタルコンパレータよりなる。入力端子１には比較部５に入力される映像デジタルデータに対応したアナログ電圧が入力される。
【００５１】
任意の変調ステップにおいて、変調ステップに対応した基準データ（正極性、負極性）を、極性信号ＰＯＬに応じて選択部４で選択し、選択された基準データと映像デジタルデータを比較部５で比較し、映像デジタルデータに対応した階調が切替階調よりも、低位か高位かを判別し、比較部５から出力される判別信号ＰＮにより、第１、第２のアナログバッファ回路１３、１４の一方を選択して駆動する。制御信号は、第１、第２のアナログバッファ回路１３、１４の動作制御を行う。極性信号ＰＯＬは、Ｖｃｏｍ反転駆動制御において、Ｖｃｏｍ電圧が低位側電位（正極駆動）、高位側電位（負極駆動）であるかによってＨｉｇｈ、Ｌｏｗレベルとされる。
【００５２】
図２は、図１の回路の制御動作を示す図である。制御信号がＬｏｗレベルのとき、第１、第２のアナログバッファ回路１３、１４は比較部５の出力ＰＮに関係なく動作が停止（非活性化）される。制御信号がＨｉｇｈレベルのとき、比較部５の出力ＰＮがＨｉｇｈレベルのとき、第１のアナログバッファ回路１３が動作し、第２のアナログバッファ回路１４が停止（非活性化）される。
【００５３】
制御信号がＨｉｇｈレベルのとき、比較部５の出力ＰＮがＬｏｗレベルのとき、第２のアナログバッファ回路１４が動作し、第１のアナログバッファ回路１３が停止（非活性化）される。
【００５４】
図３は、本発明の一実施例の駆動回路を、多出力駆動回路に適用した構成を示す図である。この多出力駆動回路は、例えば液晶表示装置のデータ線の駆動に用いられる。図３を参照すると、この多出力駆動回路は、参照電圧として例えば電源Ｖ１と電源Ｖ２間に複数の抵抗素子Ｒ０〜Ｒｎが直列に接続されて抵抗ストリングを構成し、抵抗ストリングのタップから、極性に対応したアナログ電圧を出力する階調電圧発生手段２００を備えている。階調電圧発生手段２００からの階調電圧（アナログ電圧）は、デコーダ３００に入力され、デコーダ３００は、映像デジタル信号を入力し、映像デジタル信号に対応する階調電圧を選択出力し、駆動回路１００に入力される。なお階調電圧発生手段２００は、電源Ｖ１と電源Ｖ２がそれぞれ固定電圧とし、階調数の２倍の抵抗ストリングのタップから極性に対応したアナログ電圧を出力する構成でもよく、また電源Ｖ１と電源Ｖ２を極性反転と同期して電位レベルを反転させ、階調数と同数の抵抗ストリングのタップから極性に対応したアナログ電圧を出力する構成としてもよい。
【００５５】
駆動回路１００は、図１を参照して説明した前記実施例の構成からなり、第１、第２のアナログバッファ回路１３、１４、比較部５を備え、レジスタ３と比較部４は、駆動回路１００に共通に備えている。
【００５６】
図４は、コモン反転駆動における液晶のガンマ特性と駆動回路の動作範囲の一例を示す図である。正極性動作時のガンマ特性を実線（極性信号ＰＯＬ＝Ｈ）、負極性動作時のガンマ特性を破線（極性信号ＰＯＬ＝Ｌ）で表し、駆動切替電圧Ｖｃが駆動切替可能範囲Ｖｌｉｍ１、Ｖｌｉｍ２の範囲内にあるように、正極性基準データ、負極性基準データがレジスタ３に格納されている。すなわち、この実施例によれば、第１アナログバッファ回路１３と第２のアナログバッファ回路１４の切替えは、変調の種別ごとに、駆動切替可能範囲Ｖｌｉｍ１、Ｖｌｉｍ２内の電圧Ｖｃに対応する基準データを設けている。図４の例（標準状態とする）では、駆動切替電圧Ｖｃを正極性と負極性で共通とし、極性ごとに電圧Ｖｃに最も近い階調Ｍ、Ｎ（正極性は階調Ｍ、負極性は階調Ｎ）に対応するデジタルデータを標準状態の基準データとして予め設定している。そして、入力される映像デジタルデータが、基準データと等しいもしくは基準データより大の値となるときに第１アナログバッファ回路１３を動作させ、基準データより小の値となるときに第２のアナログバッファ回路１４を動作させる。
【００５７】
一方、比較例として、図６（Ａ）、（Ｂ）を参照すると、第１アナログバッファ（図１のバッファ回路１３に対応）と第２アナログバッファ（図１のバッファ回路１４に対応）の動作切替えを、０〜６３階調のうち、例えば映像デジタルデータの上位１ビットにより階調３２で行う場合、図６（Ａ）では、階調３２に対応する信号電圧（入力される階調電圧）は、第１アナログバッファ、第２アナログバッファの駆動切替可能範囲（Ｖｌｉｍ１、Ｖｌｉｍ２）内で切替が可能であるが、変調が行われた図６（Ｂ）では、階調３２に対応する信号電圧は駆動切替可能範囲（Ｖｌｉｍ１、Ｖｌｉｍ２）外となり、正極性では階調３２〜４８の間で第１アナログバッファの出力は電圧Ｖｌｉｍ１に固定され、負極性では階調３２〜４８の間で第２アナログバッファの出力は電圧Ｖｌｉｍ２に固定される。すなわち階調３２〜４８の間では、当該階調に対応する映像デジタル信号が入力されても、階調に対応したアナログ電圧が出力されず、いわゆる階調に飛びが生じる。これに対して、本発明によれば、第１アナログバッファと第２アナログバッファの動作切替えを駆動切替可能範囲（Ｖｌｉｍ１、Ｖｌｉｍ２）内の電圧で行っており、すなわち変調ごとに、切替え時の階調データは可変される制御が行われ、階調とび等は生じない。
【００５８】
図５は、図４のガンマ特性をもつ変調ステップ時におけるタイミングチャートを示す図である。図５を参照すると、時刻（タイミング）ｔ１では、極性信号ＰＯＬがＨｉｇｈレベルとなり、基準データは正極性データＤＭ（階調Ｍに対応するデータ）となり、階調１６に対する映像デジタルデータＤ１６と比較され、比較部出力ＰＮはＨｉｇｈレベルからＬｏｗレベルとなり、第１のアナログバッファ回路１３から第２のアナログバッファ回路１４に切替えられ、第２のアナログバッファ回路１４が動作する。
【００５９】
時刻ｔ２では極性信号ＰＯＬがＬｏｗレベルとなり、基準データは負極性データＤＮ（階調Ｎに対応するデータ）となり、階調１６に対する映像デジタルデータＤ１６と比較され、比較部出力ＰＮはＨｉｇｈレベルとなり、第１のアナログバッファ回路１３が選択される。
【００６０】
時刻ｔ３において極性信号ＰＯＬがＨｉｇｈレベルとなり、基準データは正極性データ（ＤＭ）となり、階調４０に対する映像デジタルデータＤ４０と比較され、比較部出力ＰＮはＨｉｇｈレベルとなり、第１のアナログバッファ回路１４が選択されて動作する。
【００６１】
時刻ｔ４では極性信号ＰＯＬがＬｏｗレベルとなり、基準データは負極性データ（ＤＮ）となり、階調４０に対する映像デジタルデータＤ４０と比較され、比較部出力ＰＮはＨｉｇｈレベルとなり、第１のアナログバッファ回路１３が選択される。
【００６２】
時刻ｔ５において極性信号ＰＯＬがＨｉｇｈレベルとなり、基準データは正極性データ（ＤＭ）となり、階調６３に対する映像デジタルデータＤ６３と比較され、比較部出力ＰＮはＨｉｇｈレベルとなり、第１のアナログバッファ回路１４が選択されて動作する。
【００６３】
時刻ｔ６では極性信号ＰＯＬがＬｏｗレベルとなり、基準データは負極性データ（ＤＮ）となり、階調６３に対する映像デジタルデータＤ６３と比較され、比較部出力ＰＮはＨｉｇｈレベルとなり、第１のアナログバッファ回路１３が選択される。
【００６４】
図７は、本発明の別の実施例の構成を示す図である。図７を参照すると、基準電圧発生手段１１と、基準電圧発生手段１１の出力電圧と、入力信号電圧Ｖｉｎ（＝Ｖｉｎ１）を比較する比較器１２と、比較器１２の出力と、制御信号を入力し、動作、停止が制御され、入力端子１に入力端が共通に接続され、出力端が、出力端子２に共通に接続されている、正極性、負極性駆動用の第１、第２のアナログバッファ回路１３、１４と、を備えている。
【００６５】
基準電圧発生手段１１は、様々な変調ステップ毎に、第１、第２のアナログバッファ１３、１４が切替駆動できる基準電圧Ｖｃを生成する。すなわち、基準電圧Ｖｃは第１、第２のアナログバッファ１３、１４がともに動作可能な電圧範囲内に設ける。
【００６６】
比較器１２では、映像デジタルデータにより選択された階調電圧Ｖｉｎを基準電圧Ｖｃと比較し、その大小に応じて第１、第２のアナログバッファ１３、１４の一方を選択して駆動する。制御信号は、基準電圧発生手段１１、比較器１２、第１、第２のアナログバッファ回路１３、１４の動作を制御し、必要時以外、動作は停止される。なお、比較器１２の比較処理の遅延時間分、入力信号電圧Ｖｉｎを遅延回路（図示されない）で遅延させて第１、第２のアナログバッファ回路１３、１４に供給する構成としてもよいことは勿論である。
【００６７】
図８は、図７の構成の制御動作を示す図である。制御信号がＬｏｗレベルのとき、第１、第２のアナログバッファ回路１３、１４は動作を停止（非活性化）される。制御信号がＨｉｇｈレベルのとき、比較器１２の出力がＨｉｇｈレベルのとき、第１のアナログバッファ回路１３が動作し、第２のアナログバッファ回路１４が停止（非活性化）される。
【００６８】
制御信号がＨｉｇｈレベルのとき、比較部１２の出力がＬｏｗレベルのとき、第２のアナログバッファ回路１４が動作し、第１のアナログバッファ回路１３が停止（非活性化）される。
【００６９】
図９は、図７に示した駆動回路を多出力駆動回路に適用した図である。多出力駆動回路は、例えば液晶表示装置のデータ線の駆動に用いられる。図９を参照すると、この多出力駆動回路は、参照電圧として例えば電源Ｖ１と電源Ｖ２間に抵抗Ｒ１〜Ｒｎが複数接続され抵抗ストリングを構成し、抵抗ストリングのタップから、極性に対応したアナログ電圧を出力する階調電圧発生手段２００を備えている。階調電圧発生手段２００からの階調電圧（アナログ電圧）は、デコーダ３００に入力され、デコーダ３００は、映像デジタル信号を入力し、映像デジタル信号に対応する階調電圧を選択出力し、駆動回路１００に入力される。なお階調電圧発生手段２００は、電源Ｖ１と電源Ｖ２がそれぞれ固定電圧とし、階調数の２倍の抵抗ストリングのタップから極性に対応したアナログ電圧を出力する構成でもよく、また電源Ｖ１と電源Ｖ２を極性反転と同期して電位レベルを反転させ、階調数と同数の抵抗ストリングのタップから極性に対応したアナログ電圧を出力する構成としてもよい。
駆動回路１００は、図７を参照して説明した前記実施例の構成からなり、第１、第２のアナログバッファ回路１３、１４、比較器１２を備え、基準電圧発生手段１１は、駆動回路１００に共通に備えている。
【００７０】
図１０は、図７に示した実施例における比較器１２の構成の一例を示す図である。図１０を参照すると、この比較器１２は、ソースが共通接続され、定電流源１０５の一端に接続され、差動対を構成するＰチャネルＭＯＳトランジスタ１０３、１０４を備え、ＰチャネルＭＯＳトランジスタ１０３、１０４のゲートには、階調電圧（入力信号電圧Ｖｉｎ）、基準電圧が入力され、ＰチャネルＭＯＳトランジスタ１０３、１０４のドレインは、カレントミラー回路を構成するＮチャネルＭＯＳトランジスタ１０１、１０２（トランジスタ１０２が入力側、トランジスタ１０１が出力側）に接続されている。定電流源１０５の他端はスイッチ１０８を介して高位側電源ＶＤＤに接続されている。
【００７１】
ＰチャネルＭＯＳトランジスタ１０３のドレインは、ソースが低位側電源ＶＳＳに接続され、ドレインが、定電流源１０７の一端に接続されたＮチャネルＭＯＳトランジスタ１０６のゲートに接続されており、定電流源１０７の他端はスイッチ１０９をを介して高位側電源ＶＤＤに接続されている。
【００７２】
ＮチャネルＭＯＳトランジスタ１０６のドレインはスイッチ１１３の一端に接続され、スイッチ１１３（トランスファスイッチ）の他端は、入力と出力を互いに接続した二つのインバータよりなるフリップフロップに接続されている。すなわち、スイッチ１１３（トランスファスイッチ）の他端は、インバータ１１１の入力端に接続され、インバータ１１１の出力端は、インバータ１１２の入力端に接続され、インバータ１１２の出力端は、スイッチ１１４を介してインバータ１１１の入力端に接続されている。インバータ１１１、１１２の出力端は、出力ＶＯＢ、ＶＯとして取り出される。
【００７３】
図１１は、図１０にその回路構成を示した比較器１２の動作を説明するタイミング図である。制御信号により、スイッチ１０８、１０９、１１３がオン、スイッチ１１４がオフのとき、差動増幅回路が活性化し、比較結果が、フリップフロップに伝達される。
【００７４】
図１０の比較器１２の回路動作について説明する。はじめに、スイッチ１０８、１０９、スイッチ１１３がオンとされ、スイッチ１１４がオフとされ、差動回路が動作し、階調電圧と基準電圧の電圧比較が行われる。階調電圧Ｖｉｎ１の方が基準電圧Ｖｉｎ２よりも低いときは、トランジスタ１０３の方が、トランジスタ１０４よりも、多くのドレイン電流が流れ、ＮチャネルＭＯＳトランジスタ１０６のゲート電圧が増大し、トランジスタ１０５のドレインと定電流源１０７の接続点電位が低電位レベルとなる。Ｖｉｎの方が基準電圧Ｖｉｎ２よりも高いときは、トランジスタ１０４の方に多くのドレイン電流が流れ、ＮチャネルＭＯＳトランジスタ１０６のゲート電圧が減少し、トランジスタ１０５のドレインと定電流源１０７の接続点電位が高電位レベルとなる。差動回路の出力は、スイッチ１１３を介して、インバータ１１１に入力される（このときスイッチ１１４はオフ）。
【００７５】
スイッチ１１３がオフし（スイッチ１０８、１０９もオフする）、スイッチ１１４がオンし、インバータ２段によるフリップフロップが構成され、インバータ１１１の入力データ（比較結果）がラッチされ、ＶＯとして出力される。
【００７６】
図１２は、本発明の一実施例の比較器１２の別の構成を示す図である。この回路は、図１０の比較器よりも低消費電力とされる。
【００７７】
図１２において、差動回路の構成は、図１１に示したものと同様である。フリップフロップにおいて、インバータ１１１の電源パスの高位側電源ＶＤＤとの間にスイッチ１１５Ｐ、低位側電源ＶＳSとの間にスイッチ１１５Ｎが設けられており、インバータ１１２の電源パスの高位側電源ＶＤＤの間にスイッチ１１６Ｐ、低位側電源ＶＳＳとの間に１１６Ｎが設けられており、図１１のスイッチ１１４が削除されている。インバータ１１１の出力の寄生容量Ｃ１、インバータ１１２の出力の寄生容量Ｃ２の蓄積電荷を利用して記憶動作をしている。容量Ｃ２は容量Ｃ１よりも大とされる。インバータ１１１による容量Ｃ１の充放電の期間は、インバータ１１２による容量Ｃ２の充放電の期間よりも短時間とされ、フリップフロップは安定動作する。
【００７８】
図１３は、図１２の回路の動作を示すタイミング図である。１出力期間の最初の期間で、スイッチ１０８、１０９、１１３がオンし、差動回路の比較結果がフリップフロップのインバータ１１１の入力端にまで伝達され、その期間、スイッチ１１５Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎはオフとされる。次に、スイッチ１０８、１０９、１１３がオフし、スイッチ１１５Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎはオンし、フリップフロップがデータを記憶する。
【００７９】
なお、インバータ１１２の負荷容量Ｃ２とインバータ１１１の負荷容量Ｃ１について、Ｃ２＞Ｃ１とすることで、誤動作を防ぐことができる。すなわち、インバータ１１１の出力負荷に充電、放電による信号の立ち上り、立下り時間はインバータ１１２よりも短く設定され、フリップフロップは安定動作する。
【００８０】
スイッチ１１３がオンとされている時点で、差動比較回路の出力が、容量Ｃ２を充電、又は放電し、比較器の出力Ｖ０は、スイッチ１１３がオフする時刻ｔ１の前に値を変化させている。
なお図１２の比較器は、定電流源１０５、１０７で制御される電流を十分小さく抑えた場合、スイッチ１０８、１０９、１１３がオンしている期間のインバータ１１１の入力電位変化が緩やかとなる場合があるが、スイッチ１１５Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎがオフとなっているためインバータ１１１、１１２の貫通電流は生じない。そしてインバータ１１１の入力電位がＨｉｇｈ又はＬｏｗに安定後にスイッチ１０８、１０９、１１３をオフし、スイッチ１１５Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎをオンすれば、インバータ１１１、１１２は速やかに動作し、貫通電流による消費電力のロスなく比較器を動作させることができるため、低消費電力化が実現できる。また図１２には記載されていないが、比較器の出力ＶＯが入力される回路の電源パスにスイッチを設け、スイッチ１１５Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎと同期して制御すれば更によい。一方、図１０の比較器では、定電流源１０５、１０７で制御される電流を十分小さく抑えた場合、インバータ１１１、１１２の貫通電流による消費電力のロスが増し、十分な低消費電力を実現できない。
【００８１】
図１４は、図１２に示した回路構成のトランジスタレベルの構成の一例を示す図である。図１４を参照すると、図１２の定電流源１０５、１０７は、ゲートにバイアス電圧ＢＩＡＳＰが供給されるＰチャネルＭＯＳトランジスタで構成されており、図１２のスイッチ１０８、１０９は、ゲートに制御信号ＳＣ１Ｂ（ＳＣ１の反転信号）供給されるＰチャネルＭＯＳトランジスタで構成されている。
【００８２】
また図１４を参照すると、図１２のスイッチ１１３は、ＣＭＯＳトランスファゲートよりなり、ＰチャネルＭＯＳトランジスタ１１３Ｐのゲートには、制御信号ＳＣ１Ｂが供給され、ＮチャネルＭＯＳトランジスタ１１３Ｎのゲートには、制御信号ＳＣ１が供給される。スイッチ１１３は制御信号ＳＣ１がＨｉｇｈのときオンする。
【００８３】
インバータ１１１は、クロックドインバータよりなり、ゲートが共通接続され、ドレインが共通接続され、ＣＭＯＳ（complementary MOS）インバータを構成するＰチャネルＭＯＳトランジスタ１１１Ｐ及びＮチャネルＭＯＳトランジスタ１１１Ｎと、ソースが電源ＶＤＤに接続され、ゲートが制御信号ＳＣ１に接続され、ドレインがＰチャネルＭＯＳトランジスタ１１１Ｐのソースに接続されたＰチャネルＭＯＳトランジスタ１１５Ｐと、ゲートが制御信号ＳＣ１Ｂに接続され、ドレインがＮチャネルＭＯＳトランジスタ１１１Ｎのソースに接続されたＮチャネルＭＯＳトランジスタ１１５Ｎからなる。
【００８４】
インバータ１１２は、クロックドインバータよりなり、ゲートが共通接続され、ドレインが共通接続され、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ１１２Ｐ及びＮチャネルＭＯＳトランジスタ１１２Ｎと、ソースが電源ＶＤＤに接続され、ゲートが制御信号ＳＣ１に接続され、ドレインがＰチャネルＭＯＳトランジスタ１１２Ｐのソースに接続されたＰチャネルＭＯＳトランジスタ１１６Ｐと、ゲートが制御信号ＳＣ１Ｂに接続され、ドレインがＮチャネルＭＯＳトランジスタ１１２Ｎのソースに接続されたＮチャネルＭＯＳトランジスタ１１６Ｎからなる。
【００８５】
図１５は、図１４に示した比較器のタイミング動作を示す図である。一出力期間の最初の期間（ｔ０〜ｔ１）において、制御信号ＳＣ１がＨｉｇｈレベル（オン）とされ（ＳＣ１ＢはＬｏｗレベル）、つづいてＬｏｗレベルとされる（ＳＣ１ＢはＨｉｇｈレベル）。制御信号ＳＣ１がＨｉｇｈレベルで、差動回路が活性化し、スイッチ１３はオンとされ、インバータ１１、１２は非活性状態とされ、制御信号ＳＣ１がＬｏｗレベルでスイッチ１３はオフし、インバータ１１、１２が活性化する。
【００８６】
図１６は、本発明の別の実施例の構成を示す図である。図１６（ａ）を参照すると、この回路は、基準電圧発生手段１１、比較器１２、第１のアナログバッファ回路１３、第２のアナログバッファ回路１４、を備え、比較器１２の出力ＶＯと制御信号ＳＣ０を入力とするＮＡＮＤ回路２２と、比較器１２の出力ＶＯをインバータ２４で反転した信号と制御信号ＳＣ０を入力とするＮＡＮＤ回路２３を備え、ＮＡＮＤ回路２２、ＮＡＮＤ回路２３の出力が第１のアナログバッファ回路１３、第２のアナログバッファ回路１４に制御信号として供給される。
【００８７】
なお、制御信号のＳＣ１は、図１４に示した比較器１２の動作を制御する信号である。
【００８８】
図１６（ｂ）は、図の動作を説明するためのタイミング図である。ＳＣ０は制御信号、ＶＯは比較器１２の出力である。ＳＣ０がＬｏｗレベルのとき、ＮＡＮＤ２２，２３の出力はＨｉｇｈレベルであり、ＳＣ０がＨｉｇｈレベルのとき、ＮＡＮＤ２２はＶＯの反転信号を出力し，ＮＡＮＤ２３はＶＯを出力する。
【００８９】
図１７は、図１に示した構成において、アナログバッファ回路１３、１４の構成の一例を示す図である。図１７を参照すると、第１のアナログバッファ回路１３は、入力端子１と高位側電源ＶＤＤ間に直列に接続された定電流源４１３、及びスイッチ５５１と、入力端子１にソースが接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタ４１１と、ＰチャネルＭＯＳトランジスタ４１１のドレインと低位側電源ＶＳＳ間に直列に接続された定電流源４１４、及びスイッチ５５２と、出力端子２と高位側電源ＶＤＤ間に直列に接続された定電流源４１５、及びスイッチ５５４と、出力端子２にソースが接続され、ＰチャネルＭＯＳトランジスタ４１１のゲートにゲートが共通接続され、ドレインがスイッチ５５３を介して低位側電源ＶＳＳに接続されたＰチャネルＭＯＳトランジスタ４１２と、を備え、電流源４１５とスイッチ５５４の直列回路と並列に、出力端子２と高位側電源ＶＤＤ間にはスイッチ５５０が接続されている。
【００９０】
第２のアナログバッファ回路１４は、入力端子１と低位側電源ＶＳＳ間に直列に接続された定電流源４２３、及びスイッチ５６１と、入力端子１にソースが接続され、ゲートとドレインが接続されたＮチャネルＭＯＳトランジスタ４２１と、ＮチャネルＭＯＳトランジスタ４２１のドレインと高位側電源ＶＤＤ間に直列に接続された定電流源４２４、及びスイッチ５６２と、出力端子２と低位側電源ＶＳＳ間に直列に接続された定電流源４２５、及びスイッチ５６４と、出力端子２にソースが接続され、ＮチャネルＭＯＳトランジスタ４２１のゲートにゲートが共通接続され、ドレインがスイッチ５６３を介して高位側電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタ４２２とを備え、電流源４２５とスイッチ５６４の直列回路と並列に、出力端子２と低位側電源ＶＳＳ間にはスイッチ５６０が接続されている。
【００９１】
第１のアナログバッファ回路１３の動作の一例を以下に説明する。制御信号により、スイッチ５５０がオンし、スイッチ５５１、５５２、５５３、５５４がオフとされ、つづいてスイッチ５５１、５５２がオン状態とされ、つづいてスイッチ５５０をオフ、スイッチ５５３、５５４がオンとされる制御が行われる。
【００９２】
スイッチ５５１、５５２がオンとされると、トランジスタ４１１の作用により、トランジスタ４１１、４１２の共通ゲート電位ＶＧ１は入力信号電圧Ｖｉｎからトランジスタ４１１のゲート・ソース間電圧Ｖｇｓ１だけずれた電圧となり、
ＶＧ１＝Ｖｉｎ＋Ｖｇｓ１ …（１）
で表される。なおゲート・ソース間電圧Ｖｇｓはソースに対するゲートの電位で表す。
【００９３】
このとき、トランジスタはドレイン・ソース間電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの間に固有のＶＩ特性を有し、トランジスタ４１１のゲート・ソース間電圧Ｖｇｓ１は、トランジスタ４１１のＩｄｓ−Ｖｇｓ特性と電流源４１４で制御される電流Ｉ１によって一意に定まる。
【００９４】
トランジスタ４１１のドレイン・ソース間電流がＩ１（電流源４１４の電流値）となる時のゲート・ソース間電圧をＶｇｓ１（Ｉ１）とすると、トランジスタ１のゲート電圧Ｖ１は、
ＶＧ１＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１） …（２）
で安定となる。
【００９５】
トランジスタ４１２のゲートに電圧ＶＧ１が印加されると、出力電圧Ｖｏｕｔは電圧ＶＧ１からトランジスタ４１２のゲート・ソース間電圧Ｖｇｓ２だけずれた電圧となり、
Ｖｏｕｔ＝ＶＧ１−Ｖｇｓ２ …（３）
で表される。出力電圧Ｖｏｕｔはトランジスタ４１２のドレイン・ソース間電流がＩ３（電流源４１５の電流値）と等しくなるところで安定する。このときのトランジスタ４１２のゲート・ソース間電圧Ｖｇｓ２は、トランジスタ４１２のＩｄｓ−Ｖｇｓ特性と電流Ｉ３により、Ｖｇｓ２（Ｉ３）となり、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＧ１−Ｖｇｓ２（Ｉ３） …（４）
で安定となる。
【００９６】
上式（２）と（４）から、入力信号電圧Ｖｉｎが一定のときの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３） …（５）
となる。
【００９７】
このとき、出力電圧範囲は、電源電圧ＶＤＤと電源電圧ＶＳＳの電圧範囲から少なくともトランジスタ４１２のゲート・ソース間電圧Ｖｇｓ２（Ｉ３）の電圧差だけ狭い電圧範囲となる。ここでトランジスタ４１１、４１２のそれぞれのゲート・ソース間電圧Ｖｇｓ１（Ｉ１）、Ｖｇｓ２（Ｉ３）が等しくなるように電流源４１４と４１５の電流Ｉ１、Ｉ３を制御すれば、式（５）より出力電圧Ｖｏｕｔは入力信号電圧Ｖｉｎと等しい電圧となる。また、トランジスタの特性変動が生じても、
Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３）
が変化しないようなトランジスタ４１１、４１２の素子サイズ及び電流Ｉ１，Ｉ３を設定することで、トランジスタの特性変動によらずに、高精度の電圧出力が可能である。
【００９８】
具体的には、トランジスタ４１１、４１２の素子サイズ及び電流Ｉ１、Ｉ３をそれぞれ等しく設定する、あるいはトランジスタ４１１、４１２のチャネル長を揃えて、チャネル幅比に応じて電流Ｉ１、Ｉ３を設定する等を行うことで、トランジスタの閾値電圧変動によらない電圧出力が可能である。また、電流源４１３の電流Ｉ２を電流源４１４の電流Ｉ１と等しくなるように制御すれば、入力信号電圧Ｖｉｎを供給する外部回路の電流供給能力が低い場合でも、バッファ回路を容易に動作させることができる。なお、電流源４１３がない場合でもバッファ回路は動作可能であるが、その場合は入力信号電圧Ｖｉｎを供給する外部回路に十分な電流供給能力が必要となる。
【００９９】
また、第１のアナログバッファ回路１３の動作では、一出力期間の前半に、スイッチ５５０の制御により出力端子２を電圧ＶＤＤに充電しておくことにより、任意の入力信号電圧Ｖｉｎに対してトランジスタ４１２をソースフォロワ動作させ、出力端子２を上式（５）で表される電圧に速やかに駆動することができる。
【０１００】
なお、トランジスタ４１２のソースフォロワ動作による電流供給能力は、トランジスタ４１２のゲート・ソース間電圧が閾値電圧に近づくにつれて低下するが、最低でも電流Ｉ３の電流供給能力をもつ。したがって電流Ｉ３を調整することで、バッファ回路の駆動能力や消費電流を変化させることができる。以上のようにバッファ回路は、簡単な構成で高い駆動能力をもつことができ、トランジスタの特性変動を考慮してトランジスタ４２１、４２２の素子サイズ及び電流Ｉ１，Ｉ３を設定することで、トランジスタの特性変動によらずに、高精度な電圧出力を実現できる。
【０１０１】
第２のアナログバッファ回路１４の動作の一例を以下に説明する。制御信号により、スイッチ５６０がオンし、スイッチ５６１、５６２、５６３、５６４がオフとされ、つづいてスイッチ５６１、５６２がオン状態とされ、つづいてスイッチ５６０をオフ、スイッチ５６３、５６４がオンとされる制御が行われる。
【０１０２】
スイッチ５６１、５６２がオンとされると、トランジスタ４２１の作用により、トランジスタ４２１、４２２の共通ゲート電位ＶＧ２は入力信号電圧Ｖｉｎからトランジスタ４２１のゲート・ソース間電圧Ｖｇｓ３だけずれた電圧となり、
ＶＧ２＝Ｖｉｎ＋Ｖｇｓ３ …（１）’
で表される。
【０１０３】
このとき、トランジスタはドレイン・ソース間電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの間に固有のＶＩ特性を有し、トランジスタ４２１のゲート・ソース間電圧Ｖｇｓ３は、トランジスタ４２１のＩｄｓ−Ｖｇｓ特性と電流Ｉによって一意に定まる。
【０１０４】
トランジスタ４２１のドレイン・ソース間電流がＩ４（電流源４２４の電流値）となる時のゲート・ソース間電圧をＶｇｓ３（Ｉ４）とすると、トランジスタ１のゲート電圧ＶＧ２は、
ＶＧ２＝Ｖｉｎ＋Ｖｇｓ３（Ｉ４） …（２）’
で安定となる。
【０１０５】
トランジスタ４２２のゲートに電圧ＶＧ２が印加されると、出力電圧Ｖｏｕｔは電圧ＶＧ２からトランジスタ４２２のゲート・ソース間電圧Ｖｇｓ４だけずれた電圧となり、
Ｖｏｕｔ＝ＶＧ２−Ｖｇｓ４ …（３） ’
で表される。
【０１０６】
そして、出力電圧Ｖｏｕｔはトランジスタ４２２のドレイン・ソース間電流がＩ５（電流源４２５の電流値）と等しくなるところで安定する。このときのトランジスタ４２２のゲート・ソース間電圧Ｖｇｓ４は、トランジスタ４２２のＩｄｓ−Ｖｇｓ特性と電流Ｉ５により、Ｖｇｓ４（Ｉ５）となり、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＧ２−Ｖｇｓ４（Ｉ５）…（４）’
で安定となる。
【０１０７】
上式（２）’と上式（４）’より、入力信号電圧Ｖｉｎが一定のときの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ３（Ｉ４）−Ｖｇｓ４（Ｉ５）…（５）’
となる。
【０１０８】
このとき、出力電圧範囲は、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳの電圧範囲から少なくともトランジスタ４２２のゲート・ソース間電圧Ｖｇｓ４（Ｉ５）の電圧差だけ狭い電圧範囲となる。ここでトランジスタ４２１、４２２のそれぞれのゲート・ソース間電圧Ｖｇｓ３（Ｉ４）、Ｖｇｓ４（Ｉ５）が等しくなるように電流源４２４と４２５の電流Ｉ４、Ｉ５を制御することで、上式（５）’より出力電圧Ｖｏｕｔは入力信号電圧Ｖｉｎと等しい電圧となる。また、トランジスタの特性変動が生じても、
Ｖｇｓ３（Ｉ４）−Ｖｇｓ４（Ｉ５）が変化しないようなトランジスタ４２１、４２２の素子サイズ及び電流Ｉ４、Ｉ５を設定することで、トランジスタの特性変動によらない高精度の電圧出力が可能である。具体的には、トランジスタ４２１、４２２の素子サイズ及び電流Ｉ４、Ｉ５をそれぞれ等しく設定したり、またはトランジスタ４２１、４２２のチャネル長を揃えて、チャネル幅比に応じて電流Ｉ４，Ｉ５を設定する等を行うことで、トランジスタの閾値電圧変動によらない電圧出力が可能である。また、電流源４２３の電流Ｉ６を電流源４２４の電流Ｉ４と等しくなるように制御することで、入力信号電圧Ｖｉｎを供給する外部回路の電流供給能力が低い場合でも、バッファ回路を容易に動作させることができる。なお、電流源４２３がない場合でもバッファ回路は動作可能であるが、その場合は入力信号電圧Ｖｉｎを供給する外部回路に十分な電流供給能力が必要となる。
【０１０９】
また、第２のアナログバッファ回路１４の動作では、一出力期間の前半に、スイッチ５６０の制御により出力端子２を電圧ＶＳＳに放電しておくことにより、任意の入力信号電圧Ｖｉｎに対してトランジスタ４２２をソースフォロワ動作させ、出力端子２を上式（５）’で表される電圧に速やかに駆動することができる。
【０１１０】
なお、トランジスタ４２２のソースフォロワ動作による電流供給能力は、トランジスタ４２２のゲート・ソース間電圧が閾値電圧に近づくにつれて低下するが、最低でも電流Ｉ５の電流供給能力をもつ。したがって電流Ｉ５を調整することで、バッファ回路の駆動能力や消費電流を変化させることができる。以上のようにバッファ回路は、簡単な構成で高い駆動能力をもつことができ、トランジスタの特性変動を考慮してトランジスタ４２１、４２２の素子サイズ及び電流Ｉ４，Ｉ５を設定すれば、トランジスタの特性変動によらない高精度出力を実現できる。
【０１１１】
図１８は、図７に示した実施例における第１、第２のアナログバッファ回路１３、１４の構成の一例を示す図である。図１７を参照して説明したものと同じ構成、動作であるため説明は省略する。
【０１１２】
図１９は、図１に示した実施例における第１、第２のアナログバッファ回路１３、１４の構成の一例を示す図である。この回路構成では、第１、第２のアナログバッファ回路１３、１４を、差動増幅回路を用いたボルテージフォロワで構成し、出力端子２の予備放電、予備充電を行うプリチャージ手段１５を備えている。
【０１１３】
図１９を参照すると、第１のアナログバッファ回路１３は、差動段と出力段から構成されている。差動段は、ＰチャネルＭＯＳトランジスタ３１１、３２２よりなるカレントミラー回路と、互いにサイズが等しいＮチャネルＭＯＳトランジスタよりなる差動対３１３、３１４と、定電流回路３１５と、スイッチ５１１を備えて構成されている。より詳細には、ソースが共通接続され、定電流源３１５の一端に接続され、ゲートが、入力端子１（Ｖｉｎ）、出力端子２（Ｖｏｕｔ）にそれぞれ接続され差動対をなすＮチャネルＭＯＳトランジスタ３１３、３１４と、ソースが高位側電源ＶＤＤに接続され、ゲートがＰチャネルＭＯＳトランジスタ３１２のゲートに接続され、ドレインがＮチャネルＭＯＳトランジスタ３１３のドレインに接続されたＰチャネルＭＯＳトランジスタ３１１（カレントミラー回路の電流出力側トランジスタをなす）と、ソースが高位側電源ＶＤＤに接続され、ドレインとゲートが接続されてＮチャネルＭＯＳトランジスタ３１４のドレインに接続されたＰチャネルＭＯＳトランジスタ３１２（カレントミラー回路の電流入力側トランジスタ）と、定電流源３１５の他端と低位側電源ＶＳＳとの間に接続されるスイッチ５１１と、を備えている。差動対をなすＮチャネルＭＯＳトランジスタ３１３、３１４は、サイズが等しい。ＮチャネルＭＯＳトランジスタ３１３のドレインを出力端とする。
【０１１４】
また出力段は、ソースが出力端子２に接続され、差動回路の出力電圧（ＮチャネルＭＯＳトランジスタ３１３のドレイン電圧）がゲートに入力され、ドレインが高位側電源ＶＤＤに接続されるＰチャネルＭＯＳトランジスタ３１６を備え、出力端子２と低位側電源ＶＳＳ間に接続された電流源３１７と、スイッチ５１２を備えている。なお、ＰチャネルＭＯＳトランジスタ３１６は、昇圧回路をドレインに接続したNチャネルＭＯＳトランジスタで置き換えてもよい。なお差動回路の出力端と出力端子２の間に出力を安定させるための位相補償容量を設けてもよい。
【０１１５】
スイッチ５１１、５１２は、制御端子が制御信号に接続されてオン、オフ制御され、スイッチがオフのときに電流が遮断され動作が停止される。各スイッチは電流を遮断する配置であれば、図１９と異なる配置でもよい。
【０１１６】
第２のアナログバッファ回路１４は、ＮチャネルＭＯＳトランジスタ３２１、３２２よりなるカレントミラー回路と、互いにサイズが等しいＰチャネルＭＯＳトランジスタよりなる差動対３２３、３２４と、定電流回路３２５とを備えて構成されている。より詳細には、ソースが共通接続され、定電流源３２５の一端に接続され、ゲートが、入力端子１（Ｖｉｎ）、出力端子２（Ｖｏｕｔ）にそれぞれ接続され差動対をなすＰチャネルＭＯＳトランジスタ３２３、３２４と、ソースが低位側電源ＶＳＳに接続され、ゲートがＮチャネルＭＯＳトランジスタ３２２のゲートに接続され、ドレインがＰチャネルＭＯＳトランジスタ３２３のドレインに接続されたＮチャネルＭＯＳトランジスタ３２１（カレントミラー回路の電流出力側トランジスタをなす）と、ソースが低位側電源ＶＳＳに接続され、ドレインとゲートが接続されてＰチャネルＭＯＳトランジスタ３２４のドレインに接続されたＮチャネルＭＯＳトランジスタ３２２（カレントミラー回路の電流入力側トランジスタ）と、定電流源３２５の他端と高位側側電源ＶＤＤとの間に接続されるスイッチ５２１と、を備えている。差動対をなすＰチャネルＭＯＳトランジスタ３２３、３２４は、サイズが等しい。ＰチャネルＭＯＳトランジスタ３２３のドレインを出力端とする。
【０１１７】
また出力段は、ソースが出力端子２に接続され、差動回路の出力電圧（ＰチャネルＭＯＳトランジスタ３２３のドレイン電圧）がゲートに入力され、ドレインが低位側電源ＶＤＤに接続されるＮチャネルＭＯＳトランジスタ３２６を備え、出力端子２と高位側電源ＶＤＤ間に接続された電流源３２７と、スイッチ５２２を備えている。なお、ＮチャネルＭＯＳトランジスタ３２６は、降圧回路をドレインに接続したＰチャネルＭＯＳトランジスタで置き換えてもよい。なお差動回路の出力端と出力端子２の間に出力を安定させるための位相補償容量を設けてもよい。
【０１１８】
スイッチ５２１、５２２は、制御端子が制御信号に接続されてオン、オフ制御され、スイッチがオフのときに電流が遮断され動作が停止される。各スイッチは電流を遮断する配置であれば、図１９と異なる配置でもよい。
【０１１９】
プリチャージ手段１５は、低電位データの出力時に出力端子２を予備充電し、高電位データ出力時、出力端子２を予備放電する。好ましくは、プリチャージ手段１５の予備充電電圧及び予備放電電圧を、第１のアナログバッファ回路１３と第２のアナログバッファ回路１４がともに動作可能な電圧範囲内に設けた駆動切替電圧Ｖｃ付近に設定すれば、第１のアナログバッファ回路１３は充電動作による駆動となり、第２のアナログバッファ回路１４は放電動作による駆動となり、ともに高速動作が可能となる。
【０１２０】
図２０は、図７の構成において、第１、第２のアナログバッファ回路１３、１４を図１９に示した構成とした例を示す図である。第２のアナログバッファ回路１３、１４の構成、動作は、図１９を参照して説明したものと同じであり、ここでは、その説明は省略する。
【０１２１】
図２１は、図１に示した実施例における第１、第２のアナログバッファ回路１３、１４のさらに別の構成例を示す図である。
【０１２２】
図２１を参照すると、第１のアナログバッファ回路１３は、差動段と出力段とを備えたボルテージフォロワ構成の差動増幅回路３１０と、ソースフォロワ放電手段４１０とを備えて構成される。第２のバッファ１４は、差動段と出力段とを備えたボルテージフォロワ構成の差動増幅回路３２０と、ソースフォロワ充電手段４２０とを備えて構成される。
【０１２３】
第１のアナログバッファ回路１３の差動回路３１０は、定電流源３１５、スイッチ５１１、差動対ＮチャネルＭＯＳトランジスタ３１３、３１４、カレントミラー回路３１１、３１２と、差動段の出力電圧をゲートに受けるＰチャネルＭＯＳトランジスタ３１６よりなり、ＰチャネルＭＯＳトランジスタ３１６のソースが高位側電源ＶＤＤに接続され、ドレインが出力端子２に接続され、差動対のＮチャネルＭＯＳトランジスタ３１３、３１４のゲートは、入力端子１、出力端子２に接続されている。この差動回路は、図１９のバッファ回路の差動回路と基本的に同一の構成である（ただし、放電作用を行う電流源３１７、スイッチ５１２は備えていない）。
【０１２４】
ソースフォロワ放電手段４１０は、入力端子１と高位側電源ＶＤＤ間に直列に接続された定電流源４１３、及びスイッチ５５１と、入力端子１にソースが接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタ４１１と、ＰチャネルＭＯＳトランジスタ４１１のドレインと低位側電源ＶＳＳ間に直列に接続された定電流源４１４、及びスイッチ５５２と、出力端子２と高位側電源ＶＤＤ間に直列に接続された定電流源４１５、及びスイッチ５５４と、出力端子２のソースが接続され、ＰチャネルＭＯＳトランジスタ４１１のゲートにゲートが共通接続され、ドレインがスイッチ５５３を介して低位側電源ＶＳＳに接続されたＰチャネルＭＯＳトランジスタ４１２と、を備えている。
【０１２５】
第２のアナログバッファ回路１４の差動回路３２０は、定電流源３２５、スイッチ５２１、差動対ＰチャネルＭＯＳトランジスタ３２３、３２４、カレントミラー回路３２１、３２２と、差動段の出力電圧をゲートに受けるＮチャネルＭＯＳトランジスタ３２６よりなり、ＮチャネルＭＯＳトランジスタ３２６のソースが高位側電源ＶＤＤに接続され、ドレインが出力端子２に接続され、差動対のＰチャネルＭＯＳトランジスタ３２３、３２４のゲートは、入力端子１、出力端子２に接続されている。この差動回路は、図１９のバッファ回路の差動回路と基本的に同一の構成である（ただし、充電作用を行う電流源３２７、スイッチ５２２は備えていない）。
ソースフォロワ放電手段４２０は、入力端子１と低位側電源ＶＳＳ間に直列に接続された定電流源４２３、及びスイッチ５６１と、入力端子１にソースが接続され、ゲートとドレインが接続されたＮチャネルＭＯＳトランジスタ４２１と、ＮチャネルＭＯＳトランジスタ４２１のドレインと高位側電源ＶＤＤ間に直列に接続された定電流源４２４、及びスイッチ５６２と、出力端子２と低位側電源ＶＳＳ間に直列に接続された定電流源４２５、及びスイッチ５６４と、出力端子２のソースが接続され、ＮチャネルＭＯＳトランジスタ４２１のゲートにゲートが共通接続され、ドレインがスイッチ５６３を介して高位側電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタ４２２と、を備えている。
【０１２６】
本実施例においては、ボルテージフォロワ回路（差動増幅回路）に、出力電圧を安定させる作用をもつソースフォロワ構成回路を組合せたことにより、位相補償手段（位相補償容量）を不要とし、低消費電力で高速駆動が可能となる。
【０１２７】
第１のアナログバッファ回路１３は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの二つの入力により充電作用を生じて出力電圧Ｖｏｕｔを引き上げることのできるボルテージフォロワ構成の差動増幅回路３１０と、差動増幅回路３１０とは独立した動作で入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差に応じてトランジスタのソースフォロワ動作による放電作用を生じるソースフォロワ放電手段４１０とを備えている。
差動増幅回路３１０は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの二つの電圧差に応じて動作する差動段と、差動段の出力に応じて放電作用を生じる充電手段(トランジスタ３１６)とを備えている。差動増幅回路３１０は、ＶｉｎとＶｏｕｔとの電圧差に応じて動作し、出力電圧Ｖｏｕｔが電圧Ｖｉｎよりも低い場合に充電作用により出力電圧Ｖｏｕｔを電圧Ｖｉｎに引き上げる。
【０１２８】
差動増幅回路３１０は、位相補償手段を設けないことにより高速動作可能であるが、帰還型の構成では回路素子の寄生容量等により、出力電圧Ｖｏｕｔの変化が充電作用に反映されるまでのわずかな応答遅延があり、オーバーシュート（過充電）を生じる場合がある。
【０１２９】
一方、ソースフォロワ放電手段４１０は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に応じた放電能力をもち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも高い場合に、トランジスタ４１２のソースフォロワ動作による放電作用により出力電圧Ｖｏｕｔを電圧Ｖｉｎまで引き下げることができる。
【０１３０】
ソースフォロワ放電手段４１０は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が大きいときは放電能力も高く、電圧差が小さくなるにつれて放電能力も小さくなるため、放電作用による出力電圧Ｖｏｕｔの変化は電圧Ｖｉｎに近づくにつれて緩やかになる。そのため、ソースフォロワ放電手段４１０は、出力電圧Ｖｏｕｔを電圧Ｖｉｎに速やかに変化させるとともに、電圧Ｖｉｎに安定させる作用をもつ。
【０１３１】
すなわち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも低い場合において、出力電圧Ｖｏｕｔは差動増幅回路３１０により高速に電圧Ｖｉｎに引き上げられ、このときにオーバーシュート（過充電）を生じても、ソースフォロワ放電手段４１０により、速やかに所望の電圧まで引き下げられて安定な出力となる。
【０１３２】
一方、出力電圧Ｖｏｕｔが所望の電圧よりも高い場合では、差動増幅回路３１０は動作せず、出力電圧Ｖｏｕｔは、ソースフォロワ放電手段４１０により、ＶｉｎとＶｏｕｔの電圧差に応じたソースフォロワ放電作用により所望の電圧まで引き下げられて安定な出力となる。
【０１３３】
また、ボルテージフォロワ構成の差動増幅回路３１０は、位相補償容量をもたないことにより、回路素子の寄生容量等によるわずかな応答遅延しかないため、オーバーシュートを生じた場合でも、十分小さいレベルに抑えられる。そのため、出力電圧の安定化を容易にしている。さらに位相補償容量をもたないことにより、位相補償容量を充放電するための電流を不要とし、消費電流を抑えて低消費電力化を図ることができる。
【０１３４】
このように、差動回路３１０とソースフォロワ放電手段４１０の組合せにより、充電時においては、高速充電とともに出力電圧Ｖｏｕｔを入力信号電圧Ｖｉｎと等しい電圧に高速安定させることができる。
【０１３５】
第２のアナログバッファ回路１４は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの二つの入力により放電作用を生じて出力電圧Ｖｏｕｔを引き下げることのできるボルテージフォロワ構成の差動増幅回路３２０と、差動増幅回路３２０とは独立した動作で入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差に応じてトランジスタのソースフォロワ動作による充電作用を生じるソースフォロワ充電手段４２０とを備えている。
【０１３６】
差動増幅回路３２０は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの二つの電圧差に応じて動作する差動段と、差動段の出力に応じて放電作用を生じる放電手段(トランジスタ３２６)とを備えている。差動増幅回路３２０は、ＶｉｎとＶｏｕｔとの電圧差に応じて動作し、出力電圧Ｖｏｕｔが電圧Ｖｉｎよりも高い場合に放電作用により出力電圧Ｖｏｕｔを電圧Ｖｉｎに引き下げる。
【０１３７】
差動増幅回路３２０は、位相補償手段を設けない構成としたことにより高速に動作可能であるが、帰還型の構成では回路素子の寄生容量等により、出力電圧Ｖｏｕｔの変化が充電作用に反映されるまでのわずかな応答遅延があり、アンダーシュート（過放電）を生じる場合がある。
【０１３８】
一方、ソースフォロワ充電手段４２０は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に応じた充電能力をもち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも低い場合に、トランジスタのソースフォロワ動作による充電作用により出力電圧Ｖｏｕｔを電圧Ｖｉｎまで引き上げることができる。
【０１３９】
ソースフォロワ充電手段４２０は、入力信号電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が大きいときは充電能力も高く、電圧差が小さくなるにつれて充電能力も小さくなるため、充電作用による出力電圧Ｖｏｕｔの変化は電圧Ｖｉｎに近づくにつれて緩やかになる。そのため、ソースフォロワ充電手段４２０は、出力電圧Ｖｏｕｔを電圧Ｖｉｎに速やかに変化させるとともに、電圧Ｖｉｎに安定させる作用をもつ。
【０１４０】
すなわち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも高い場合において、出力電圧Ｖｏｕｔは差動増幅回路３２０により高速に電圧Ｖｉｎに引き下げられ、このときにアンダーシュート（過放電）を生じても、ソースフォロワ充電手段４２０により、速やかに所望の電圧まで引き上げられて安定な出力となる。
【０１４１】
一方、出力電圧Ｖｏｕｔが所望の電圧よりも低い場合では、差動増幅回路３２０は動作せず、出力電圧Ｖｏｕｔは、ソースフォロワ充電手段４２０により、ＶｉｎとＶｏｕｔの電圧差に応じたソースフォロワ充電作用により所望の電圧まで引き上げられて安定な出力となる。
【０１４２】
また、ボルテージフォロワ構成の差動増幅回路３２０は、位相補償容量をもたないことにより、回路素子の寄生容量等によるわずかな応答遅延しかないため、アンダーシュートを生じても十分小さいレベルに抑えられる。そのため、出力電圧の安定化を容易にしている。さらに位相補償容量をもたないことにより、位相補償容量を充放電するための電流を不要とし、消費電流を抑えて低消費電力化を図ることができる。
【０１４３】
このように、差動増幅回路３２０とソースフォロワ放電手段４２０の組合せにより、放電時においては、高速放電とともに出力電圧Ｖｏｕｔを入力信号電圧Ｖｉｎと等しい電圧に高速安定させることができる。
また、図２１の駆動回路において、低電位データの出力時に出力端子２を予備充電し、高電位データ出力時、出力端子２を予備放電するプリチャージ手段を設けてもよい。好ましくは、プリチャージ手段の予備充電電圧及び予備放電電圧を、第１のアナログバッファ回路１３と第２のアナログバッファ回路１４がともに動作可能な電圧範囲内に設けた駆動切替電圧Ｖｃ付近に設定すれば、第１のアナログバッファ回路１３は差動増幅回路３１０の充電動作による駆動となり、第２のアナログバッファ回路１４は差動増幅回路３２０の放電動作による駆動となり、ともに高速動作が可能となる。
【０１４４】
図２２は、図７の実施例において、第１、第２のアナログバッファ回路１３、１４の構成を、図２１に示した構成としたものである。
【０１４５】
図２３（ａ）は、図７に示した実施例における基準電圧発生手段１１の構成を模式的に示す図である。ＶＤＤとＶＳＳ間にスイッチ１２０と分圧用の抵抗Ｒ１、Ｒ２が接続され、分圧値Ｖｉｎ２が出力される。このＶｉｎ２（基準電圧）は、図２３（ｂ）に示すように、第１、第２のアナログバッファ回路１３、１４の動作範囲の重なり範囲に対応する駆動切替可能範囲（第１の）内の電圧とされる。抵抗Ｒ１、Ｒ２は、トランジスタ、ダイオード等の能動素子を用いて構成してもよいことは勿論である。
【０１４６】
なお、上記図面を参照して説明したアナログバッファ回路１３、１４の回路構成として、各実施例のそれぞれの回路を組合せて用いてもよいことは勿論である。また本発明に係る駆動回路は、液晶表示装置のデータラインドライバにその適用が限られるものでない。すなわち、高電位側と低電位側の二つのバッファ回路の切替えを両バッファ回路がともに動作する電圧範囲で確実に行う構成とし、高精度なフルレンジ電圧出力を実現しており、任意の用途の高精度電圧出力バッファ回路に適用できる。
【０１４７】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、特許請求の範囲の請求項の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に上記実施例において、２つの極性に関する説明は、アクティブマトリクス型液晶表示装置のデータ線駆動回路に好適な例として挙げたものであり、極性切替を必要としないアクティブマトリクス型有機ＥＬ表示装置のデータ線駆動回路等に適用する場合には、２つの極性の一方のみ常時活性とし、他方を非活性として用いることにより容易に適用できることはいうまでもない。更には非活性部分を取り除いて用いてもよい。
【０１４８】
【発明の効果】
以上説明したように本発明の駆動回路によれば、表示素子特性の変調時等に、変調種別によらず、常に、第１、第２のバッファ回路が動作する電圧範囲内で、切替えを行うことができ、アクティブマトリクス型表示装置のデータ線の駆動回路に用いた場合に、階調飛び等の発生を回避することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の駆動回路の構成を示す図である。
【図２】図１の本発明の一実施例の駆動回路の動作を説明するための図である。
【図３】図１の本発明の一実施例の駆動回路を複数有する多出力駆動回路の構成を示す図である。
【図４】本発明の駆動回路における駆動切替電圧を説明するための図である。
【図５】図１の本発明の一実施例の駆動回路の動作を説明するためのタイミング図である。
【図６】比較例として従来の駆動回路における駆動切替電圧を説明するための図であり、（Ａ）は、コモン反転駆動における液晶ガンマ特性と駆動回路の動作範囲（標準）を示す図であり、（Ｂ）は、コモン反転駆動における液晶ガンマ特性と駆動回路の動作範囲（変調）を示す図である。
【図７】本発明の他の実施例の駆動回路の構成を示す図である。
【図８】図７の本発明の他の実施例の駆動回路の動作を説明するための図である。
【図９】図７の本発明の他の実施例の駆動回路を複数有する多出力駆動回路の構成を示す図である。
【図１０】図７の本発明の他の実施例の駆動回路の比較器の構成の一例を示す図である。
【図１１】図１０の比較器の動作を説明する図である。
【図１２】図７の本発明の他の実施例の駆動回路の比較器の構成の一例を示す図である。
【図１３】図１２の比較器の動作を説明する図である。
【図１４】図１２の本発明の他の実施例の駆動回路の比較器の構成の一例を示す図である。
【図１５】図１４の比較器の動作を説明する図である。
【図１６】（ａ）は図７の本発明の他の実施例の駆動回路の構成例を示す図であり、（ｂ）は、動作を説明する図である。
【図１７】図１の本発明の一実施例の駆動回路におけるアナログバッファ回路の構成の一例を示す図である。
【図１８】図７の本発明の他の実施例の駆動回路におけるアナログバッファ回路の構成の一例を示す図である。
【図１９】図１の本発明の一実施例の駆動回路におけるアナログバッファ回路の構成の他の例を示す図である。
【図２０】図７の本発明の他の実施例の駆動回路におけるアナログバッファ回路の構成の他の例を示す図である。
【図２１】図１の本発明の一実施例の駆動回路におけるアナログバッファ回路の構成の他の例を示す図である。
【図２２】図７の本発明の他の実施例の駆動回路におけるアナログバッファ回路の構成の他の例を示す図である。
【図２３】図７の本発明の他の実施例の駆動回路における基準電圧派生手段の構成の一例を示す図である。
【図２４】文献１（H.Tsuchi,N.Ikeda,H.Hayama,"A New Low Power TFT-LCD Dirver for Portable Devices," SID 00 DIGEST PP146〜149）に記載されるバッファの構成を示す図である。
【図２５】文献１に記載されるデジタルデータラインドライバの構成を示す図である。
【符号の説明】
１ 入力端子
２ 出力端子
３ レジスタ
３ａ 正極性基準データテーブル
３ｂ 負極性基準データテーブル
４ 選択部
５ 比較部
１１ 基準電圧発生手段
１２ 比較部
１３ 第１のアナログバッファ回路
１４ 第２のアナログバッファ回路
１５ プリチャージ手段（予備充電放電手段）
２２、２３ ＮＡＮＤ
２４ インバータ
１００ 駆動回路
１０１、１０２、１１３Ｎ ＮチャネルＭＯＳトランジスタ
１０３、１０４、１１３Ｐ ＰチャネルＭＯＳトランジスタ
１０５、１０７ 電流源（電流制御回路）
１０８、１０９、１１３、１１４、１１５Ｐ、１１５Ｎ、１１６Ｐ、１１６Ｎ
スイッチ
１１１、１１２ インバータ
１２０ スイッチ
２００ 階調電圧発生手段
３００ デコーダ
４００ 出力端子群
４１１、４１２ ＰチャネルＭＯＳトランジスタ
４２１、４２２ ＮチャネルＭＯＳトランジスタ
４１３、４１４、４１５、４２３、４２４、４２５ 電流源（電流制御回路）
５５０、５５２、５５３、５５１、５５４、５６０、５６２、５６３、５６４スイッチ
３１１、３１２、３２３、３２４、３１６ ＰチャネルＭＯＳトランジスタ
３１３、３１４、３２１、３２２、３２６ ＮチャネルＭＯＳトランジスタ
５１１、５１２、５２１、５２２ スイッチ
１００１ 入力端子
１００２ 出力端子
１０１０、１０２０ バッファ回路
１０１１、１０１２ ＰチャネルＭＯＳトランジスタ
１０２１、１０２２ ＮチャネルＭＯＳトランジスタ
１０１３、１０１４、１０１５、１０２３、１０２４、１０２５ 電流源（電流制御回路）
１０３０ 予備充放電回路
１０３１、１０３２、１０４１、１０４２ スイッチ
１１００ シフトレジスタ
１１１０ データレジスタ
１１２０ データラッチ
１１３０ レベルシフタ
１１４０ ＲＯＭデコーダ
１１５０ 規準電圧発生器
１１６０ Ｒ―ＤＡＣ
１１７０ ニューバッファ

Claims (46)

1. 出力負荷を駆動する駆動回路において、
   入力信号電圧が入力される一の入力端子に入力端が共通に接続され、一の出力端子に出力端が共通に接続される二つのバッファ回路であって、動作範囲として、少なくとも高位側電位の範囲を有する第１のバッファ回路と、少なくとも低位側電位の範囲を有する第２のバッファ回路と、を備え、
   前記第１のバッファ回路と前記第２のバッファ回路の動作の切替えを選択するための基準データを記憶保持する記憶部と、
   入力されたデータ信号と、前記基準データとを比較する比較部と、
   を有し、
   前記比較部の比較結果信号と制御信号とに基づき、前記第１のバッファ回路と前記第２バッファ回路を、動作可能範囲において、動作と停止の切替えを制御する手段を備えている、ことを特徴とする駆動回路。
2. 前記基準データは、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる範囲内の電圧に対応したデータに対応している、ことを特徴とする請求項１記載の駆動回路。
3. 入力信号電圧が入力される一の入力端子に入力端が共通に接続され、一の出力端子に出力端が共通に接続される二つのバッファ回路であって、高位側電源電位にその動作範囲が及ぶ第１のバッファ回路と、低位側電源電位にその動作範囲が及ぶ第２のバッファ回路と、を備え、
   入力されるデジタルデータと信号電圧との関係に対応し、予め定められた基準電圧信号からの特性を規定する第１、第２の極性ごとに、前記第１のバッファ回路と前記第２のバッファ回路の動作の切替えを判断するための第１、第２の極性の基準データをそれぞれ記憶保持する記憶部を備え、
   極性を特定する極性信号を入力し、前記極性信号の値に基づき前記第１の極性又は第２の極性の基準データの一方を選択する選択部と、
   入力されたデジタルデータと、前記選択部から出力される基準データとを比較する比較部と、
   前記比較部の比較結果信号と制御信号とに基づき、前記第１のバッファ回路と前記第２バッファ回路を、動作可能範囲において、動作と停止の切替えを制御する手段と、
   を備えている、ことを特徴とする駆動回路。
4. 前記第１の極性又は第２の極性の基準データは、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる範囲内の電圧に対応したデータに対応している、ことを特徴とする請求項３記載の駆動回路。
5. 入力信号電圧が入力される一の入力端子に入力端が共通に接続され、出力端が一の出力端子に共通に接続される二つのバッファ回路であって、高位側電源電位にその動作範囲が及ぶ第１のバッファ回路と、低位側電源電位にその動作範囲が及ぶ第２のバッファ回路と、
   を備え、
   階調と信号電圧に関する特性の標準状態及び変調時のそれぞれに対して、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる範囲内の入力信号電圧に対応した基準データを記憶保持する記憶部と、
   変調を特定する変調情報に基づき、標準又は変調に対応した基準データを選択出力する選択部と、
   入力されたデータと前記選択部から出力される基準データとを比較する比較部と、
   前記比較部の比較結果信号と制御信号に基づき、前記第１のバッファ回路と前記第２バッファ回路は、動作と停止を制御する手段と、
   を備えている、ことを特徴とする駆動回路。
6. 前記記憶部が、変調種別に応じて規定される基準データを複数記憶保持しており、
   前記選択部において、入力された変調情報に基づき、変調種別に応じた基準データを選択出力する、ことを特徴とする請求項５記載の駆動回路。
7. 入力信号電圧が入力される一の入力端子に入力端が共通に接続され、出力端が一の出力端子に共通に接続される二つのバッファ回路であって、高位側電源電位にその動作範囲が及ぶ第１のバッファ回路と、低位側電源電位にその動作範囲が及ぶ第２のバッファ回路と、
   を備え、
   階調と信号電圧に関する特性の標準状態及び変調時のそれぞれに対して、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる範囲内の入力信号電圧に対応した、正極性の基準データを記憶保持する第１の記憶部と、
   階調と信号電圧に関する特性の標準状態及び変調時のそれぞれに対して、前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる駆動切替可能範囲内の電圧に対応した、負極性の基準データを記憶保持する第２の記憶部と、
   極性を特定する極性信号に基づき前記第１、第２の記憶部の一方を選択し、変調を特定する変調情報に基づき、標準又は変調に対応した基準データを選択出力する選択部と、
   入力されたデータと前記選択部から出力される基準データとを比較する比較部と、
   前記比較部の比較結果信号と制御信号に基づき、前記第１のバッファ回路と前記第２バッファ回路は、動作と停止を制御する手段と、
   を備えている、ことを特徴とする駆動回路。
8. 前記第１の記憶部が、変調種別に応じて規定される正極性の基準データを複数記憶保持しており、
   前記第２の記憶部が、変調種別に応じて規定される負極性の基準データを複数記憶保持しており、
   前記選択部において、前記極性信号に基づき、前記第１の記憶部と前記第２の記憶部の一方を選択し、入力された変調情報に基づき、変調種別に応じた基準データを選択出力する、ことを特徴とする請求項７記載の駆動回路。
9. 前記制御信号が、動作を指示する値である場合において、前記比較部の比較結果信号が、前記入力されたデータが前記基準データに等しいもしくは前記基準データより大であることを示す値である場合、前記第１のバッファ回路を動作状態とし、前記第２バッファ回路を停止させ、
   前記比較部の比較結果信号が、前記入力されたデータが前記基準データより小であることを示す値である場合、前記第２バッファ回路を動作状態とし、前記第１のバッファ回路を停止させる、構成とされている、ことを特徴とする請求項１乃至７のいずれか一に記載の駆動回路。
10. 前記極性信号が、液晶表示装置の対向電極の共通電位（Ｖcom）の反転駆動における極性を示す論理値とされている、ことを特徴とする請求項７又は８に記載の駆動回路。
11. 前記第１の記憶部と、前記第２の記憶部と、前記選択部との少なくとも一つが、前記駆動回路の外部に設けられ前記駆動回路と電気的に接続される構成とされている、ことを特徴とする請求項７記載の駆動回路。
12. 第１、第２の参照電圧間に直列形態に接続されている複数の抵抗を備え、各タップから階調電圧を生成する階調電圧発生手段と、
    デジタルデータ信号を入力し前記階調電圧発生手段の出力電圧から対応する電圧を選択出力するデコード回路を備え、
    前記デコード回路の出力を入力し、出力負荷を駆動する駆動回路であって、請求項２乃至７のいずれか一に記載の前記駆動回路を複数備え、
    前記第１及び第２の記憶部、前記選択部を、前記駆動回路の所定個数に対して、共通に少なくとも一つ備えている、ことを特徴とする駆動回路。
13. 出力負荷を駆動する駆動回路において、
    入力信号電圧が入力される一の入力端子に入力端が共通に接続され、一の出力端子に出力端が共通に接続される二つのバッファ回路であって、動作範囲として、少なくとも高位側電位の範囲を有する第１のバッファ回路と、少なくとも低位側電位の範囲を有する第２のバッファ回路と、を備え、
    前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる電圧範囲に対応した基準電圧を発生する基準電圧発生手段と、
    前記基準電圧発生手段から出力される基準電圧と、前記入力信号電圧とを比較する比較部と、
    前記比較部の比較結果信号と制御信号に基づき、前記第１のバッファ回路と前記第２バッファ回路を、動作可能範囲において、動作と停止を制御する手段と、
    を備えている、ことを特徴とする駆動回路。
14. 前記制御信号が、動作を指示する値である場合において、前記比較部の比較結果信号が、前記入力信号電圧が前記基準電圧と等しいもしくは前記基準電圧より高いことを示す値である場合、前記第１のバッファ回路を動作状態とし、前記第２バッファ回路を停止させ、
    前記比較部の比較結果信号が、前記入力信号電圧が前記基準電圧よりも低いことを示す値である場合、前記第２バッファ回路を動作状態とし、前記第１のバッファ回路を停止させる、構成とされている、ことを特徴とする請求項１３記載の駆動回路。
15. 入力信号電圧が入力される一の入力端子に入力端が共通に接続され、一の出力端子に出力端が共通に接続される二つのバッファ回路であって、高位側電源電位に動作範囲が及ぶ第１のバッファ回路と、低位側電源電位に動作範囲が及ぶ第２のバッファ回路と、
    を備え、
    前記第１のバッファ回路と前記第２のバッファ回路がともに動作可能とされる電圧範囲の基準電圧を発生する基準電圧発生手段と、
    前記基準電圧発生手段から出力される基準電圧と、入力信号電圧とを比較する比較部と、
    前記比較器の比較結果信号と制御信号とを入力とし、前記制御信号がアクティブのときに、前記比較結果信号の論理演算結果を、前記第１のバッファ回路に出力する第１の論理回路と、
    前記比較器の比較結果信号を反転した信号と前記制御信号とを入力とし、前記制御信号がアクティブのときに、前記比較結果信号の反転信号の論理演算結果を、前記第２バッファ回路に出力する第２の論理回路と、
    を備えている、ことを特徴とする駆動回路。
16. 前記基準電圧発生手段が前記駆動回路の外部に設けられている、ことを特徴とする請求項１５記載の駆動回路。
17. 第１、第２の参照電圧間に直列形態に接続されている複数の抵抗を備え各タップから階調電圧を生成する階調電圧発生手段と、
    デジタルデータ信号を入力し前記階調電圧発生手段の出力電圧から対応する電圧を選択出力するデコード回路を備え、
    前記デコード回路の出力を入力し、出力負荷を駆動する駆動回路であって、請求項１３又は１５記載の前記駆動回路を複数備え、
    前記基準電圧発生手段が、前記駆動回路の所定個数に対して共通に少なくとも一つ設けられている、ことを特徴とする駆動回路。
18. 前記比較器が、前記入力信号電圧と前記基準電圧を差動入力する差動増幅回路と、
    前記差動増幅回路の出力にスイッチを介して接続される保持回路と、
    を備えている、ことを特徴とする請求項１３又は１５記載の駆動回路。
19. 前記比較器が、
    前記入力信号電圧と前記基準電圧とを差動入力する差動増幅回路と、
    前記差動増幅回路の一の出力端に第１のスイッチを介して接続されるフリップフロップ回路と、
    を備え、
    前記フリップフロップが、
    前記第１のスイッチに入力端が接続されている第１のインバータと、
    前記第１のインバータの出力端に入力端が接続されている第２のインバータと、
    前記第２のインバータの出力端と前記第１のインバータの入力端との間に接続されている第２のスイッチを備え、
    前記第２のインバータの出力信号が比較結果信号として出力され、
    前記差動増幅回路が動作時、前記第１のスイッチをオン状態とし、前記差動増幅回路の出力を受けてラッチする際に、前記第１のスイッチをオフし、前記第２のスイッチをオン状態とする制御が行われる、ことを特徴とする請求項１３又は１５記載の駆動回路。
20. 前記比較器が、
    入力信号電圧と前記基準電圧を差動入力する差動増幅回路と、
    フリップフロップ回路と、
    を備え、
    前記差動増幅回路が、
    前記入力信号電圧と前記基準電圧とを差動入力とする差動対と、
    前記差動対を駆動する電流源の電源パスに挿入されている第１のスイッチと、
    前記差動対の出力を受ける出力段トランジスタと、
    前記出力段トランジスタの電源パスに挿入されている第２のスイッチと、
    を備え、
    前記フリップフロップが、
    第３のスイッチを介して、前記出力段トランジスタの出力端に入力端が接続される第１のインバータと、
    前記第１のインバータの出力端に入力端が接続されている第２のインバータと、
    前記第２のインバータの出力端と前記第１のインバータの入力端間に接続されている第４のスイッチと、
    を備え、
    前記第２のインバータの出力端の信号、及び／又は、前記第１のインバータの出力端の信号が比較結果信号として出力され、
    前記差動増幅回路が動作時、前記第１、第２、第３のスイッチをすべてオン状態とし、
    前記差動増幅回路の出力を受けて前記フリップフロップが前記出力をラッチする際に、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチをオフし、前記第４のスイッチをオン状態とする制御が行われる、構成とされている、ことを特徴とする請求項１３又は１５記載の駆動回路。
21. 前記比較器が、
    入力信号電圧と前記基準電圧を差動入力する差動増幅回路と、
    フリップフロップ回路と、
    を備え、
    前記差動増幅回路が、
    前記入力信号電圧と前記基準電圧を差動入力とする差動対と、
    前記差動対を駆動する電流源の電源パスに挿入されている第１のスイッチと、
    前記差動対の出力を受ける出力段トランジスタと、
    前記出力段トランジスタの電源パスに挿入されている第２のスイッチと、
    を備え、
    前記フリップフロップが、
    第３のスイッチを介して、前記出力段トランジスタの出力端に接続される第１のクロックドインバータと、
    前記第１のクロックドインバータの出力端に入力端が接続されている第２のクロックドインバータと、
    を備え、
    前記第２のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、
    前記第２のクロックドインバータの出力端の信号、及び／又は前記第１のクロックドインバータの出力端の信号が、比較結果信号として出力され、
    前記差動増幅回路が動作時、前記第１、第２、第３のスイッチをすべてオン状態とし、前記差動増幅回路の出力を受けてラッチする際に、前記第１，第２、第３のスイッチをオフする制御が行われる、構成とされている、ことを特徴とする請求項１３又は１５記載の駆動回路。
22. 前記比較器が、
    入力信号電圧と前記基準電圧を差動入力する差動増幅回路と、
    フリップフロップ回路と、
    を備え、
    前記差動増幅回路が、
    前記入力信号電圧と前記基準電圧を差動入力とする差動対と、
    前記差動対を駆動する電流源の電流パスに挿入されている第１のスイッチと、
    前記差動対の出力を受ける出力段トランジスタと、
    前記出力段トランジスタの電源パスに挿入されている第２のスイッチと、
    を備え、
    前記フリップフロップが、
    第３のスイッチを介して、前記出力段トランジスタの出力端に入力端が接続される第１のクロックドインバータであって、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタのソースと前記高位側電源間に接続される第４のスイッチと、前記ＣＭＯＳインバータを構成するＮチャネルＭＯＳトランジスタのソースと低位側電源間に接続される第５のスイッチと、を備えた第１のクロックドインバータと、
    前記第１のクロックドインバータの出力端に入力端が接続されている第２のクロックドインバータであって、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタのソースと高位側電源間に接続される第６のスイッチと、ＣＭＯＳインバータを構成するＮチャネルＭＯＳトランジスタのソースと低位側電源間に接続される第７のスイッチを備えた第２のクロックドインバータと、
    前記第２のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、
    前記第２のクロックドインバータの出力端の信号、又は、前記第１、第２のクロックドインバータの出力端の信号が比較結果信号として出力され、
    前記差動増幅回路が動作時、前記第１、第２、第３のスイッチをオン状態とし、前記差動増幅回路の出力を受けてラッチする際に、前記第１、第２、第３のスイッチをオフし、前記第４、第５、第６、第７のスイッチをオンする、ことを特徴とする請求項１３又は１５記載の駆動回路。
23. 前記第２のクロックドインバータの出力端の負荷容量の容量値が、前記第１のクロックドインバータの出力端の負荷容量の容量値よりも大とされている、ことを特徴とする請求項２１又は２２記載の駆動回路。
24. 前記第１のバッファ回路が、低位側電源と前記出力端子間に接続されるソースフォロワ構成のトランジスタと、
    入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、
    前記出力端子を予備充電する手段と、を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
25. 前記第２のバッファ回路が、高位側電源と前記出力端子間に接続されるソースフォロワ構成のトランジスタと、
    入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、
    前記出力端子を予備放電する手段と、を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
26. 前記第１のバッファ回路が、低位側電源と前記出力端子間に接続されるソースフォロワ構成の第１のトランジスタと、
    前記入力信号電圧を入力し前記ソースフォロワ構成の第１のトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、
    前記出力端子を充電する手段と、
    を備え、
    前記第２のバッファ回路が、高位側電源と前記出力端子間に接続されるソースフォロワ構成の第２のトランジスタと、
    前記入力信号電圧を入力し前記ソースフォロワ構成のトランジスタに第２のゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、
    前記出力端子を予備放電する手段と、
    を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
27. 前記第１のバッファ回路が、前記入力端子と高位側電源間に直列形態に接続されている第１の電流源、及び第１のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第１導電型の第１のＭＯＳトランジスタと、
    前記第１のＭＯＳトランジスタのドレインと低位側電源間に直列形態に接続されている第２の電流源、及び第２のスイッチと、
    前記出力端子と前記高位側電源間に直列形態に接続されている第３の電流源、及び第３のスイッチと、
    前記出力端子にソースが接続され、前記第１のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第４スイッチを介して低位側電源に接続されている第１導電型の第２のＭＯＳトランジスタと、
    を備え、
    前記出力端子と前記高位側電源間には前記出力端子の充電制御用の第５のスイッチを備えている、ことを特徴とする請求項請求項１、２、３、９、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
28. 前記第２のバッファ回路が、前記入力端子と低位側電源間に直列形態に接続されている第４の電流源、及び第６のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第２導電型の第３のＭＯＳトランジスタと、
    前記第３のＭＯＳトランジスタのドレインと高位側電源間に直列形態に接続されている第５の電流源、及び第７のスイッチと、
    前記出力端子と前記低位側電源間に直列形態に接続されている第６の電流源、及び第８のスイッチと、
    前記出力端子にソースが接続され、前記第３のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第９スイッチを介して前記高位側電源に接続されている第２導電型の第４のＭＯＳトランジスタと、
    を備え、
    前記出力端子と前記低位側電源間には前記出力端子の放電制御用の第１０のスイッチを備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
29. 前記第１のバッファ回路が、前記入力端子と高位側電源間に直列に接続されている第１の電流源、及び第１のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第１導電型の第１のＭＯＳトランジスタと、
    前記第１のＭＯＳトランジスタのドレインと低位側電源間に直列に接続されている第２の電流源、及び第２のスイッチと、
    前記出力端子と前記高位側電源間に直列に接続されている第３の電流源、及び第３のスイッチと、
    前記出力端子にソースが接続され、前記第１のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第４スイッチを介して低位側電源に接続されている第１導電型の第２のＭＯＳトランジスタと、
    を備え、
    前記出力端子と前記高位側電源間には前記出力端子の充電用の第５のスイッチを備え、
    前記第２のバッファ回路が、前記入力端子と低位側電源間に直列に接続されている第４の電流源、及び第６のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第２導電型の第３のＭＯＳトランジスタと、
    前記第３のＭＯＳトランジスタのドレインと高位側電源間に直列に接続されている第５の電流源、及び第７のスイッチと、
    前記出力端子と前記低位側電源間に直列に接続されている第６の電流源、及び第８のスイッチと、
    前記出力端子にソースが接続され、前記第３のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第９スイッチを介して前記高位側電源に接続されている第２導電型の第４のＭＯＳトランジスタと、
    を備え、
    前記出力端子と前記低位側電源間には前記出力端子の放電制御用の第１０のスイッチを備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
30. 前記第１のバッファ回路が、第２導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなるボルテージフォロワ回路を含んで構成されている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
31. 前記第２のバッファ回路が、第１導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなるボルテージフォロワ回路を含んで構成されている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
32. 前記第１のバッファ回路が、第２導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなる第１のボルテージフォロワ回路を含んで構成されており、
    前記第２のバッファ回路が、第１導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなる第２のボルテージフォロワ回路を含んで構成されている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
33. 前記出力端子を予備充電、及び、予備放電する手段を備えている、ことを特徴とする請求項３０、３１、３２のいずれか一に記載の駆動回路。
34. 前記第１のバッファ回路が、
    第２導電型のＭＯＳトランジスタ対からなる差動対と、
    前記差動対の出力と高位側電源間に接続される負荷回路と、
    前記差動対を駆動する電流源と、前記電流源と低電位電源間の電流パスをオン及びオフ制御する第１のスイッチと、
    を備えた差動段と、
    前記差動対の一の出力を入力とし、出力が前記出力端子に接続されているＭＯＳトランジスタと、
    前記出力端子と低位側電源間に接続されている電流源、及びスイッチと、
    を備え、
    前記差動対のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
35. 前記第２のバッファ回路が、
    第１導電型のＭＯＳトランジスタ対からなる差動対と、
    前記差動対の出力と低位側電源間に接続される負荷回路と、
    前記差動対を駆動する電流源と、
    前記電流源と高電位電源間の電流パスをオン及びオフ制御するスイッチと、
    を備えた差動段と、
    前記差動対の一の出力を入力とし、出力が前記出力端子に接続されているＭＯＳトランジスタと、
    前記出力端子と低位側電源間に接続されている電流源、及びスイッチと、
    を備え、
    前記差動対のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
36. 前記第１のバッファ回路が、
    第２導電型の第１、第２のＭＯＳトランジスタからなる第１の差動対と、
    前記差動対の出力と高位側電源間に接続される第１の負荷回路と、
    前記第１の差動対を駆動する第１の電流源と、
    前記第１の電流源と低電位電源間の電流パスをオン及びオフ制御する第１のスイッチと、を備えた第１の差動段と、
    前記第１の差動対の一の出力を入力とし、出力が前記出力端子に接続されている第３のＭＯＳトランジスタと、
    前記出力端子と低位側電源間に接続されている第２の電流源及び第２のスイッチと、
    を備え、
    前記第１の差動対のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されており、
    前記第２のバッファ回路が、
    第１導電型の第４、第５のＭＯＳトランジスタ対からなる第２の差動対と、
    前記第２の差動対の出力と低位側電源間に接続される第２の負荷回路と、
    前記第２の差動対を駆動する第３の電流源と、
    前記第３の電流源と高電位電源間の電流パスをオン及びオフ制御する第３のスイッチと、を備えた第２の差動段と、
    前記第２の差動対の一の出力を入力とし、出力が前記出力端子に接続されている第６のＭＯＳトランジスタと、
    前記出力端子と低位側電源間に接続されている第４の電流源及び第４のスイッチと、
    を備え、
    前記第２の差動対のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
37. 前記出力端子を予備充電、及び予備放電する手段を備えている、ことを特徴とする請求項３４、３５、３６のいずれか一に記載の駆動回路。
38. 前記第１のバッファ回路が、
    第２導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなるボルテージフォロワ回路と、
    低位側電源と前記出力端子に接続されるソースフォロワ構成のトランジスタと、
    前記入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、
    を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
39. 前記第２のバッファ回路が、
    第１導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなるボルテージフォロワ回路よりなり、
    高位側電源と前記出力端子に接続されるソースフォロワ構成のトランジスタと、
    前記入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
40. 前記第１のバッファ回路が、第２導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなる第１のボルテージフォロワ回路と、
    低位側電源と前記出力端子に接続されるソースフォロワ構成の第１のトランジスタと、
    前記入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段を備え、
    前記第２のバッファ回路が、第１導電型のＭＯＳトランジスタ対からなる差動対を備え、前記入力端子が非反転入力端に接続され、前記出力端子が反転入力端に接続されてなる差動増幅回路よりなるボルテージフォロワ回路よりなり、
    高位側電源と前記出力端子に接続されるソースフォロワ構成のトランジスタと、
    前記入力信号電圧を入力し前記ソースフォロワ構成のトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
41. 前記出力端子を予備充電、予備放電する手段を備えたことを特徴とする請求項３８、３９、４０のいずれか一に記載の駆動回路。
42. 前記第１のバッファ回路が、
    第２導電型の第１、第２のＭＯＳトランジスタ対からなる差動対と、
    前記差動対の出力と高位側電源間に接続される能動負荷回路と、
    前記差動対を駆動する第１の電流源と、
    前記第１の電流源と低電位電源間の電流パスをオン及びオフ制御する第１のスイッチと、を備えた差動段と、
    前記差動対の出力を入力とし、出力が前記出力端子に接続されている第３のＭＯＳトランジスタと、
    を備え、前記第１、第２のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されており、
    前記入力端子と高位側電源間に直列に接続されている第２の電流源、及び第２のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第１導電型の第４のＭＯＳトランジスタと、
    前記第４のＭＯＳトランジスタのドレインと低位側電源間に直列形態に接続されている第３の電流源、及び第３のスイッチと、
    前記出力端子と前記高位側電源間に直列形態に接続されている第４の電流源、及び第４のスイッチと、
    前記出力端子にソースが接続され、前記第４のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第５スイッチを介して低位側電源に接続されている第１導電型の第５のＭＯＳトランジスタと、
    を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
43. 前記第２のバッファ回路が、
    第１導電型の第６、第７のＭＯＳトランジスタ対からなる差動対と、
    前記差動対の出力と低位側電源間に接続される能動負荷回路と、
    前記差動対を駆動する第５の電流源と、
    前記第５の電流源と高電位電源間の電流パスをオン及びオフ制御する第６のスイッチと、を備えた差動段と、
    前記差動対の出力を入力とし、出力が前記出力端子に接続されている第８のＭＯＳトランジスタと、
    を備え、前記第６、第７のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されており、
    前記入力端子と低位側電源間に直列に接続されている第６の電流源、及び第７のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第２導電型の第９のＭＯＳトランジスタと、
    前記第９のＭＯＳトランジスタのドレインと高位側電源間に直列形態に接続されている第７の電流源、及び第８のスイッチと、
    前記出力端子と前記低位側電源間に直列形態に接続されている第８の電流源、及び第９のスイッチと、
    前記出力端子にソースが接続され、前記第９のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第１０スイッチを介して高位側電源に接続されている第１導電型の第１０のＭＯＳトランジスタと、
    を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
44. 前記第１のバッファ回路が、
    第２導電型の第１、第２のＭＯＳトランジスタ対からなる差動対と、
    前記差動対の出力と高位側電源間に接続される能動負荷回路と、
    前記差動対を駆動する第１の電流源と、
    前記第１の電流源と低電位電源間の電流パスをオン及びオフ制御する第１のスイッチと、を備えた第１の差動段と、
    前記第１の差動対の一の出力を入力とし、出力が前記出力端子に接続されている第３のＭＯＳトランジスタと、
    を備え、前記第１、第２のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されおり、
    前記入力端子と前記高位側電源間に直列形態に接続されている第２の電流源、及び第２のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第１導電型の第４のＭＯＳトランジスタと、
    前記第４のＭＯＳトランジスタのドレインと前記低位側電源間に直列形態に接続されている第３の電流源、及び第３のスイッチと、
    前記出力端子と前記高位側電源間に直列形態に接続されている第４の電流源、及び第４のスイッチと、
    前記出力端子にソースが接続され、前記第４のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第５スイッチを介して低位側電源に接続されている第１導電型の第５のＭＯＳトランジスタと、
    を備え、
    前記第２のバッファ回路が、
    第１導電型の第６、第７のＭＯＳトランジスタ対からなる第２の差動対と、
    前記第２の差動対の出力と低位側電源間に接続される能動負荷回路と、
    前記第２の差動対を駆動する第５の電流源と、
    前記第５の電流源と高電位電源間の電流パスをオン及びオフ制御する第６のスイッチと、を備えた第２の差動段と、
    前記第２の差動対の一の出力を入力とし、出力が前記出力端子に接続されている第８のＭＯＳトランジスタと、
    を備え、前記第６、第７のＭＯＳトランジスタ対のゲートには前記入力端子と前記出力端子が接続されており、
    前記入力端子と低位側電源間に直列形態に接続されている第６の電流源、及び第７のスイッチと、
    前記入力端子にソースが接続され、ゲートとドレインが接続されている第２導電型の第９のＭＯＳトランジスタと、
    前記第９のＭＯＳトランジスタのドレインと高位側電源間に直列形態に接続されている第７の電流源、及び第８のスイッチと、
    前記出力端子と前記低位側電源間に直列形態に接続されている第８の電流源、及び第９のスイッチと、
    前記出力端子にソースが接続され、前記第９のＭＯＳトランジスタのゲートにゲートが共通接続され、ドレインが第１０スイッチを介して高位側電源に接続されている第１導電型の第１０のＭＯＳトランジスタと、
    を備えている、ことを特徴とする請求項１、２、３、４、５、６、７、１３、１５のいずれか一に記載の駆動回路。
45. 前記基準電圧発生手段が、第１、第２の参照電圧の間に接続されている複数の抵抗と、スイッチを備え、前記スイッチがオン状態のとき、前記抵抗の接続点から、前記第１、第２のバッファ回路の動作範囲の重なりで規定される駆動切替範囲内の電圧が出力される、ことを特徴とする請求項１３又は１５に記載の駆動回路。
46. 請求項１乃至４５のいずれか一に記載の駆動回路を、データ線の駆動に用いてなることを特徴とする液晶表示装置。

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