JP3730607B2 - 差動データドライバー回路 - Google Patents
差動データドライバー回路 Download PDFInfo
- Publication number
- JP3730607B2 JP3730607B2 JP2002250274A JP2002250274A JP3730607B2 JP 3730607 B2 JP3730607 B2 JP 3730607B2 JP 2002250274 A JP2002250274 A JP 2002250274A JP 2002250274 A JP2002250274 A JP 2002250274A JP 3730607 B2 JP3730607 B2 JP 3730607B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- delay
- differential
- differential data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0286—Provision of wave shaping within the driver
- H04L25/0288—Provision of wave shaping within the driver the shape being matched to the transmission line
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0282—Provision for current-mode coupling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高速シリアルデータ伝送システムに係り、特に送信側の差動データドライバー回路に関するもので、例えば3.2Gbps 程度のデータを取り扱うルータや、ＬＳＩチップ間のデータ伝送を行う実装基板などの高速シリアルデータ伝送システムで使用されるものである。
【０００２】
【従来の技術】
高速シリアルデータ伝送システムにおける受信側(Receiver)での差動データ信号のアイパターン(Eye Pattern) を確保するために、送信側(Transmitter) の差動データドライバー回路にプリエンファシス(Pre-Emphasis)と呼ばれる技術がよく用いられる。このプリエンファシスとは、データ送信側の半導体装置のパッケージやデータ伝送線路の特性により減衰してしまう信号の周波数成分を、送信側のデータドライバー回路で予め強めることで、受信側での信号振幅を広げ、アイパターンを確保する技術である。
【０００３】
図６は、従来の高速シリアルデータ伝送システムの送信側の差動データドライバー回路の基本構成を示す。
【０００４】
この差動データドライバー回路は、駆動電流値を徐々に大きくするための２個のプリドライバー回路(Pre-Driver)61,62 と、遅延回路(Delay) 60と、大電流で駆動するための最終段のドライバー回路(Driver)63とから構成される。最終段のドライバー回路63は、２個のプリドライバー回路61,62 の出力信号からプリエンファシス波形信号を生成するために、２つの入力信号の減算を行ってプリエンファシス波形信号を生成する減算回路(Subtraction) が用いられている。
【０００５】
図６の差動データドライバー回路において、差動(Positive, Negative) の入力信号（Input ）は２つの経路に分けられる。一方の経路は、データをそのまま後段に伝達する第１の経路(Main Signal Path)であり、他方の経路は、データを強めるための信号を伝達する第２の経路(Emphasis Signal Path)である。
【０００６】
第１の経路(Main Signal Path)では、データ信号は第１のプリドライバー回路61によってバッファリングされ、電流値を徐々に大きくしながら最終段のドライバー回路63に入力される。
【０００７】
第２の経路(Emphasis Signal Path)では、データ信号は遅延回路60によって一定時間の遅延が追加された後、第２のプリドライバー回路62によってバッファリングされてデータを強めるための信号となり、最終段のドライバー回路63に入力される。つまり、第２の経路(Emphasis Signal Path)を伝達するデータ信号は、第１の経路(Main Signal Path)を伝達するデータ信号に比べて、遅延回路60による遅延時間分だけ遅れて最終段のドライバー回路63に入力されることになる。
【０００８】
上記したように２つのプリドライバー回路61,62 の出力信号は、最終段のドライバー回路63に入力され、ここで、２つのデータ信号の減算が行われてプリエンファシス波形を有する差動の出力信号（Output）となる。
【０００９】
図７は、図６中の減算回路63の回路例を示す。
【００１０】
図７に示す二入力減算回路は、一方の差動データ信号(Main Signal) を入力とし、定電流源I1に接続されたMOS ソース結合型の第１の差動回路(Main Driver)と、他方の差動データ信号(Emphasis Signal) を入力とし、定電流源I2に接続されたMOS ソース結合型の第２の差動回路(Emphasis Driver) から構成されている。上記第１の差動回路(Main Driver) と第２の差動回路(Emphasis Driver) は、負荷抵抗R1,R2 を共有させ、各出力の正(Positive)負(Negative)を逆対応させて接続することにより、電流的に減算した出力信号を生成する。
【００１１】
このように一方のデータ信号(Main Signal) から他方のデータ信号(Emphasis Signal) を減算することにより、データの"High"から"Low" 、または"Low" から"High"への変化点を検出し、伝送線路などによって減衰してしまう信号の周波数成分を強めるようにしている。
【００１２】
図８は、図７に示した二入力減算回路の減算処理によるプリエンファシスの概念を説明するために、その動作例を示す信号波形図である。
【００１３】
図８において、I1は図７中のMain Signal 用の第１の差動回路(Main Driver)を駆動する電流であり、I2は図７中のEmphasis Signal 用の第２の差動回路(Emphasis Driver) を駆動する電流であり、データの変化点から遅延時間Delay の期間は、２つの差動回路(Main Driver) 、(Emphasis Driver) の各出力電流が強め合うように動作し、I1+I2 の電流で駆動される。上記とは逆に、データの変化点から遅延時間Delay を経過した後から次のデータの変化点までの期間は、２つの差動回路(Main Driver) 、(Emphasis Driver) の各出力電流が打ち消し合うように動作し、I1-I2 の電流で駆動される。
【００１４】
ここで、第２の経路(Emphasis Signal Path)を伝達するデータ信号(Emphasis Signal) に与えられる遅延時間Delay は、データの変化点を検出するためだけではなく、データをプリエンファシスする期間を決めている。
【００１５】
図９（ａ）および（ｂ）は、それぞれ図６中の遅延回路60の従来例を示す。
【００１６】
図９（ａ）は、複数のバッファ回路(Buffer)もしくは反転回路(Inverter)が縦続接続されてなるバッファライン(Buffer Line) である。
【００１７】
このバッファラインは、遅延素子(Delay Element) としてバッファ回路(Buffer)もしくは反転回路を縦続し、その遅延素子による伝播遅延を利用するものであり、遅延素子の段数で遅延時間を設定する。但し、その遅延時間は、使用トランジスタの製造ばらつきや、温度、電源電圧に依存する。
【００１８】
図９（ｂ）は、クロック信号CLK で駆動されるＤ型フリップフロップ回路(D-FF)である。
【００１９】
このD-FFは、クロック信号CLK として入力信号のデータレート(Data Rate) と同じ周波数を用いると、クロック信号CLK の周期もしくはその半分の期間だけ信号を保持することによって遅延させるものである。
【００２０】
しかし、図９（ａ）および（ｂ）のどちらの回路にしても、遅延時間Delay は回路構成に依存するので、設計時点でどれだけ遅延するかが決まる。つまり、データをプリエンファシスする期間は設計時点で固定となる。
【００２１】
しかし、データをプリエンファシスする期間の最適値は、伝送線路の長さ、外部環境など様々な条件に依存する。よって、遅延時間が設計時点で決まってしまう従来の差動データドライバー回路では、最適なプリエンファシス期間を実現することは難しい。
【００２２】
【発明が解決しようとする課題】
上記したように従来の差動データドライバー回路は、データをプリエンファシスする期間が設計時点で決まってしまうので、伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現することが難しいという問題があった。
【００２３】
本発明は上記の問題点を解決すべくなされたもので、高速シリアルデータ伝送システムにおける伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現でき、受信側での信号振幅を広げることが可能になる差動データドライバー回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の差動データドライバー回路は、差動データ信号が入力する第１のプリドライバー回路と、前記差動データ信号が入力し、制御信号に応じて遅延時間が可変であるプリエンファシス用の可変遅延回路と、前記可変遅延回路の出力信号が入力する第２のプリドライバー回路と、前記第１のプリドライバー回路の出力信号と前記第２のプリドライバー回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力する出力段ドライバー回路とを具備し、前記プリエンファシス用の可変遅延回路は、それぞれ差動データ信号が入力し、それぞれの信号遅延量が互いに異なる２個のサブ遅延回路と、前記２個のサブ遅延回路の各出力信号が入力し、それぞれの混合割合を制御信号に応じて制御することによって、２つの入力信号のうちの任意の一方を選択して出力する信号選択機能、もしくは、２つの入力信号を所望の割合で混合して出力する信号混合機能を有する信号選択・混合回路とを有することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る高速シリアルデータ伝送システムの送信側の差動データドライバー回路を示すブロック図である。
【００２７】
この差動データドライバー回路は、図６を参照して前述した従来の差動データドライバー回路と比べて、プリエンファシス用の遅延回路として、遅延時間が固定である基本となるメイン遅延回路(Main Delay)10と制御信号に応じて遅延時間が可変である付加的な可変遅延回路(Variable Delay)20が縦続接続されている点が異なり、その他は同じである。
【００２８】
即ち、図１に示す差動データドライバー回路は、駆動電流値を徐々に大きくするための２個のプリドライバー回路(Pre-Driver)61,62 と、信号に遅延を付加する遅延回路(Delay) 60と、大電流で駆動するための出力段ドライバー回路(Driver)63とから構成される。最終段のドライバー回路63は、２個のプリドライバー回路61,62 の出力信号からプリエンファシス波形信号を生成するために、図７を参照して前述したように、２つの入力信号の減算を行ってプリエンファシス波形信号を生成する減算回路(Subtraction) が用いられている。
【００２９】
図１の差動データドライバー回路において、差動(Positive, Negative) の入力信号（Input ）は２つの経路に分けられる。一方の経路は、データをそのまま後段に伝達する第１の経路(Main Signal Path)であり、他方の経路は、データを強めるための信号を伝達する第２の経路(Emphasis Signal Path)である。
【００３０】
第１の経路(Main Signal Path)では、データ信号は第１のプリドライバー回路61によってバッファリングされ、電流値を徐々に大きくしながら最終段のドライバー回路63に入力される。
【００３１】
第２の経路(Emphasis Signal Path)では、データ信号は遅延量が可変の遅延回路60によって所望の遅延が追加された後、第２のプリドライバー回路62によってバッファリングされてデータを強めるための信号となり、最終段のドライバー回路63に入力される。つまり、第２の経路(Emphasis Signal Path)を伝達するデータ信号は、第１の経路(Main Signal Path)を伝達するデータ信号に比べて、遅延回路60による遅延時間分だけ遅れて最終段のドライバー回路63に入力されることになる。
【００３２】
上記したように２つのプリドライバー回路61,62 の出力信号は、最終段のドライバー回路63に入力され、ここで、２つのデータ信号の減算が行われてプリエンファシス波形を有する差動の出力信号（Output）となる。
【００３３】
したがって、図１の差動データドライバー回路においては、第２の経路(Emphasis Signal Path)は、可変遅延回路(Variable Delay)20が挿入されており、データ信号に最適な遅延を付与できるので、最適なプリエンファシス期間を実現することが可能になる。
【００３４】
図２は、図１中のメイン遅延回路10と可変遅延回路20の一例を示す。
【００３５】
メイン遅延回路(Main Delay)10は、図９で示したような従来の遅延回路と同様に構成されるが、その遅延時間は、可変遅延回路(Variable Delay)20により付加される遅延時間分に見合うだけ少なく設定されたものとする。
【００３６】
可変遅延回路(Variable Delay)20は、差動の入力信号（データ）が２分岐された各信号がそれぞれ対応して入力し、それぞれの信号遅延量が互いに異なる２個のサブ遅延回路(Sub Delay) 21,22 と、この２個のサブ遅延回路(Sub Delay) 21,22 の各出力信号が入力し、それぞれの混合割合を外部制御信号(Time Control)に応じて制御することによって、２つの入力信号のうちの任意の一方を選択して出力する信号選択(MUX) 機能、もしくは、２つの入力信号を所望の割合で混合して出力する信号混合(MIX) 機能を有する信号選択／混合（MUX or MIX）回路23から構成される。これらのサブ遅延回路回路21,22 と信号選択／混合回路23は、例えば定電流で駆動される電流動作回路(CML) により構成される。
【００３７】
図３は、図１に示した差動データドライバー回路の動作の一例を示す。
【００３８】
次に、図３を参照しながら、図２中に示した可変遅延回路20の動作（遅延量の変化）および図１に示した回路の動作について説明する。
【００３９】
図２に示した第２の経路(Emphasis Signal Path)の差動入力信号（データ）は、まず、基本となる遅延回路(Main Delay)10である一定時間の遅延(D_Main ≧０)が付加された後、可変遅延回路(Variable Delay)20に入力される。
【００４０】
可変遅延回路(Variable Delay)20においては、差動の入力信号が２つの経路に分岐される。そして、分岐された各信号は２個のサブ遅延回路21,22 にそれぞれ対応して入力され、それぞれ異なる時間の遅延(D1 ≧０、D2＞０、D1＜D2) が付加されて差動遅延信号(S1_P,S1_N) 、(S2_P,S2_N) になり、信号選択／混合回路23に入力される。この信号選択／混合回路23は、２つの入力信号を外部制御信号(Time Control)に応じて択一的に選択し、あるいは所望の割合で混合して出力し、その動作に際して遅延(D3 ＞０) を付与する。これにより、可変遅延回路20は、差動の入力信号に対して所望の遅延(D_variable) =D (D1 ≦D ≦D2) + D3を付与する。
【００４１】
したがって、第２の経路(Emphasis Signal Path)を通過する差動信号に対して図２に示した回路による全遅延(D_Total) は、D_total = D_Main + D_Variable = D_Main +D (D1 ≦D ≦D2) + D3になる。
【００４２】
ここで、D = D1の場合に、D_total は最小値(Minimum Delay) になり、D = D2の場合に、D_total は最大値(Maximum Delay) になり、D1＜D ＜D2の場合に、D_total は中間値になる。そして、上記D_total が最小値、最大値、中間値の場合にそれぞれ対応して、プリエンファシス期間が最小、最大、中間になる。
【００４３】
次に、図２中の２個のサブ遅延回路21,22 および信号選択／混合回路23の具体例について詳細に説明する。これらの回路は、それぞれ例えば定電流で駆動される電流動作回路(CML) から構成されている。
【００４４】
図４は、図２中の２個のサブ遅延回路21,22 のうちの１個を代表的に取り出して一例を示す。
【００４５】
このサブ遅延回路は、差動の入力信号（データ）を入力とし、定電流源I に接続されたMOS ソース結合型の差動回路により構成されている。
【００４６】
図５は、図２中の信号選択・混合回路23の一例を示す。
【００４７】
この信号選択・混合回路は、一方の差動遅延信号(S1_P,S1_N) を入力とし、外部制御信号(Time Control)に応じて制御される第１の可変電流源IM1 に接続されたMOS ソース結合型の第１の差動回路と、他の差動遅延信号(S2_P,S2_N) を入力とし、外部制御信号(Time Control)に応じて制御される第２の可変電流源IM2 に接続されたMOS ソース結合型の第２の差動回路から構成されている。
【００４８】
そして、上記第１の差動回路と第２の差動回路は、負荷抵抗R1,R2 を共有させ、各出力信号の正(Positive)負(Negative)を対応させて接続することにより、外部制御信号(Time Control)に応じて２つの差動遅延信号(S1_P,S1_N) 、(S2_P,S2_N) の任意の一方を選択し、もしくは、２つの信号を所望の割合で混合して出力する。この際、２つの可変電流源IM1 ，IM2 の電流の流し方の設定次第で、信号選択(MUX) 機能と信号混合(MIX) 機能を実現することができる。
【００４９】
即ち、第１の可変電流源IM1 の駆動電流IM1 ，第２の可変電流源IM2 の駆動電流IM2 の設定によって以下のような動作をする。ここで、IM1 ＋IM2 ＝I ＝constantの関係があるとする。
【００５０】
(A) IM1 ＝I 、IM2 ＝０の場合には、D_Total は最小(D_min) となる。
(B) IM1 ＝０、IM2 ＝I の場合には、D_Total は最大(D_max) となる。
(C) IM1 ＝i 、IM2 ＝I-i の場合には、D_Total はD_min 〜D_max の間でIM1とIM2 の大小関係に応じて制御される。
【００５１】
換言すれば、図２中の信号選択・混合回路23は、上記(A) 、(B) のようにIM1とIM2 のどちらか一方しか流さないように制御する場合には、信号選択（MUX ）回路として動作し、上記(C) のようにIM1 とIM2 をIM1 ＋IM2 ＝I を満たしながら制御する場合には、信号混合(MIX) 回路として動作する。
【００５２】
【発明の効果】
上述したように本発明の差動データドライバー回路によれば、高速シリアルデータ伝送システムにおける伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現でき、受信側での信号振幅を広げることがができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高速シリアルデータ伝送システムの送信側の差動データドライバー回路を示すブロック図。
【図２】図１中のメイン遅延回路と可変遅延回路の一例を示すブロック図。
【図３】図１に示した差動データドライバー回路の動作の一例を示す信号波形図。
【図４】図２中の２個のサブ遅延回路のうちの１個を代表的に取り出して一例を示す回路図。
【図５】図２中の信号選択・混合回路の一例を示す回路図。
【図６】従来の高速シリアルデータ伝送システムの送信側の差動データドライバー回路の基本構成を示すブロック図。
【図７】図６中の二入力減算回路の一例を示す回路図。
【図８】図７の二入力減算回路の減算処理によるプリエンファシスの概念を説明するためにその動作例を示す信号波形図。
【図９】図６中の遅延回路の従来例を示す回路図。
【符号の説明】
10…メイン遅延回路(Main Delay)、
20…可変遅延回路(Variable Delay)、
61,62 …プリドライバー回路(Pre-Driver)、
60…遅延回路(Delay) 、
63…ドライバー回路(Driver)。
【発明の属する技術分野】
本発明は、高速シリアルデータ伝送システムに係り、特に送信側の差動データドライバー回路に関するもので、例えば3.2Gbps 程度のデータを取り扱うルータや、ＬＳＩチップ間のデータ伝送を行う実装基板などの高速シリアルデータ伝送システムで使用されるものである。
【０００２】
【従来の技術】
高速シリアルデータ伝送システムにおける受信側(Receiver)での差動データ信号のアイパターン(Eye Pattern) を確保するために、送信側(Transmitter) の差動データドライバー回路にプリエンファシス(Pre-Emphasis)と呼ばれる技術がよく用いられる。このプリエンファシスとは、データ送信側の半導体装置のパッケージやデータ伝送線路の特性により減衰してしまう信号の周波数成分を、送信側のデータドライバー回路で予め強めることで、受信側での信号振幅を広げ、アイパターンを確保する技術である。
【０００３】
図６は、従来の高速シリアルデータ伝送システムの送信側の差動データドライバー回路の基本構成を示す。
【０００４】
この差動データドライバー回路は、駆動電流値を徐々に大きくするための２個のプリドライバー回路(Pre-Driver)61,62 と、遅延回路(Delay) 60と、大電流で駆動するための最終段のドライバー回路(Driver)63とから構成される。最終段のドライバー回路63は、２個のプリドライバー回路61,62 の出力信号からプリエンファシス波形信号を生成するために、２つの入力信号の減算を行ってプリエンファシス波形信号を生成する減算回路(Subtraction) が用いられている。
【０００５】
図６の差動データドライバー回路において、差動(Positive, Negative) の入力信号（Input ）は２つの経路に分けられる。一方の経路は、データをそのまま後段に伝達する第１の経路(Main Signal Path)であり、他方の経路は、データを強めるための信号を伝達する第２の経路(Emphasis Signal Path)である。
【０００６】
第１の経路(Main Signal Path)では、データ信号は第１のプリドライバー回路61によってバッファリングされ、電流値を徐々に大きくしながら最終段のドライバー回路63に入力される。
【０００７】
第２の経路(Emphasis Signal Path)では、データ信号は遅延回路60によって一定時間の遅延が追加された後、第２のプリドライバー回路62によってバッファリングされてデータを強めるための信号となり、最終段のドライバー回路63に入力される。つまり、第２の経路(Emphasis Signal Path)を伝達するデータ信号は、第１の経路(Main Signal Path)を伝達するデータ信号に比べて、遅延回路60による遅延時間分だけ遅れて最終段のドライバー回路63に入力されることになる。
【０００８】
上記したように２つのプリドライバー回路61,62 の出力信号は、最終段のドライバー回路63に入力され、ここで、２つのデータ信号の減算が行われてプリエンファシス波形を有する差動の出力信号（Output）となる。
【０００９】
図７は、図６中の減算回路63の回路例を示す。
【００１０】
図７に示す二入力減算回路は、一方の差動データ信号(Main Signal) を入力とし、定電流源I1に接続されたMOS ソース結合型の第１の差動回路(Main Driver)と、他方の差動データ信号(Emphasis Signal) を入力とし、定電流源I2に接続されたMOS ソース結合型の第２の差動回路(Emphasis Driver) から構成されている。上記第１の差動回路(Main Driver) と第２の差動回路(Emphasis Driver) は、負荷抵抗R1,R2 を共有させ、各出力の正(Positive)負(Negative)を逆対応させて接続することにより、電流的に減算した出力信号を生成する。
【００１１】
このように一方のデータ信号(Main Signal) から他方のデータ信号(Emphasis Signal) を減算することにより、データの"High"から"Low" 、または"Low" から"High"への変化点を検出し、伝送線路などによって減衰してしまう信号の周波数成分を強めるようにしている。
【００１２】
図８は、図７に示した二入力減算回路の減算処理によるプリエンファシスの概念を説明するために、その動作例を示す信号波形図である。
【００１３】
図８において、I1は図７中のMain Signal 用の第１の差動回路(Main Driver)を駆動する電流であり、I2は図７中のEmphasis Signal 用の第２の差動回路(Emphasis Driver) を駆動する電流であり、データの変化点から遅延時間Delay の期間は、２つの差動回路(Main Driver) 、(Emphasis Driver) の各出力電流が強め合うように動作し、I1+I2 の電流で駆動される。上記とは逆に、データの変化点から遅延時間Delay を経過した後から次のデータの変化点までの期間は、２つの差動回路(Main Driver) 、(Emphasis Driver) の各出力電流が打ち消し合うように動作し、I1-I2 の電流で駆動される。
【００１４】
ここで、第２の経路(Emphasis Signal Path)を伝達するデータ信号(Emphasis Signal) に与えられる遅延時間Delay は、データの変化点を検出するためだけではなく、データをプリエンファシスする期間を決めている。
【００１５】
図９（ａ）および（ｂ）は、それぞれ図６中の遅延回路60の従来例を示す。
【００１６】
図９（ａ）は、複数のバッファ回路(Buffer)もしくは反転回路(Inverter)が縦続接続されてなるバッファライン(Buffer Line) である。
【００１７】
このバッファラインは、遅延素子(Delay Element) としてバッファ回路(Buffer)もしくは反転回路を縦続し、その遅延素子による伝播遅延を利用するものであり、遅延素子の段数で遅延時間を設定する。但し、その遅延時間は、使用トランジスタの製造ばらつきや、温度、電源電圧に依存する。
【００１８】
図９（ｂ）は、クロック信号CLK で駆動されるＤ型フリップフロップ回路(D-FF)である。
【００１９】
このD-FFは、クロック信号CLK として入力信号のデータレート(Data Rate) と同じ周波数を用いると、クロック信号CLK の周期もしくはその半分の期間だけ信号を保持することによって遅延させるものである。
【００２０】
しかし、図９（ａ）および（ｂ）のどちらの回路にしても、遅延時間Delay は回路構成に依存するので、設計時点でどれだけ遅延するかが決まる。つまり、データをプリエンファシスする期間は設計時点で固定となる。
【００２１】
しかし、データをプリエンファシスする期間の最適値は、伝送線路の長さ、外部環境など様々な条件に依存する。よって、遅延時間が設計時点で決まってしまう従来の差動データドライバー回路では、最適なプリエンファシス期間を実現することは難しい。
【００２２】
【発明が解決しようとする課題】
上記したように従来の差動データドライバー回路は、データをプリエンファシスする期間が設計時点で決まってしまうので、伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現することが難しいという問題があった。
【００２３】
本発明は上記の問題点を解決すべくなされたもので、高速シリアルデータ伝送システムにおける伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現でき、受信側での信号振幅を広げることが可能になる差動データドライバー回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の差動データドライバー回路は、差動データ信号が入力する第１のプリドライバー回路と、前記差動データ信号が入力し、制御信号に応じて遅延時間が可変であるプリエンファシス用の可変遅延回路と、前記可変遅延回路の出力信号が入力する第２のプリドライバー回路と、前記第１のプリドライバー回路の出力信号と前記第２のプリドライバー回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力する出力段ドライバー回路とを具備し、前記プリエンファシス用の可変遅延回路は、それぞれ差動データ信号が入力し、それぞれの信号遅延量が互いに異なる２個のサブ遅延回路と、前記２個のサブ遅延回路の各出力信号が入力し、それぞれの混合割合を制御信号に応じて制御することによって、２つの入力信号のうちの任意の一方を選択して出力する信号選択機能、もしくは、２つの入力信号を所望の割合で混合して出力する信号混合機能を有する信号選択・混合回路とを有することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る高速シリアルデータ伝送システムの送信側の差動データドライバー回路を示すブロック図である。
【００２７】
この差動データドライバー回路は、図６を参照して前述した従来の差動データドライバー回路と比べて、プリエンファシス用の遅延回路として、遅延時間が固定である基本となるメイン遅延回路(Main Delay)10と制御信号に応じて遅延時間が可変である付加的な可変遅延回路(Variable Delay)20が縦続接続されている点が異なり、その他は同じである。
【００２８】
即ち、図１に示す差動データドライバー回路は、駆動電流値を徐々に大きくするための２個のプリドライバー回路(Pre-Driver)61,62 と、信号に遅延を付加する遅延回路(Delay) 60と、大電流で駆動するための出力段ドライバー回路(Driver)63とから構成される。最終段のドライバー回路63は、２個のプリドライバー回路61,62 の出力信号からプリエンファシス波形信号を生成するために、図７を参照して前述したように、２つの入力信号の減算を行ってプリエンファシス波形信号を生成する減算回路(Subtraction) が用いられている。
【００２９】
図１の差動データドライバー回路において、差動(Positive, Negative) の入力信号（Input ）は２つの経路に分けられる。一方の経路は、データをそのまま後段に伝達する第１の経路(Main Signal Path)であり、他方の経路は、データを強めるための信号を伝達する第２の経路(Emphasis Signal Path)である。
【００３０】
第１の経路(Main Signal Path)では、データ信号は第１のプリドライバー回路61によってバッファリングされ、電流値を徐々に大きくしながら最終段のドライバー回路63に入力される。
【００３１】
第２の経路(Emphasis Signal Path)では、データ信号は遅延量が可変の遅延回路60によって所望の遅延が追加された後、第２のプリドライバー回路62によってバッファリングされてデータを強めるための信号となり、最終段のドライバー回路63に入力される。つまり、第２の経路(Emphasis Signal Path)を伝達するデータ信号は、第１の経路(Main Signal Path)を伝達するデータ信号に比べて、遅延回路60による遅延時間分だけ遅れて最終段のドライバー回路63に入力されることになる。
【００３２】
上記したように２つのプリドライバー回路61,62 の出力信号は、最終段のドライバー回路63に入力され、ここで、２つのデータ信号の減算が行われてプリエンファシス波形を有する差動の出力信号（Output）となる。
【００３３】
したがって、図１の差動データドライバー回路においては、第２の経路(Emphasis Signal Path)は、可変遅延回路(Variable Delay)20が挿入されており、データ信号に最適な遅延を付与できるので、最適なプリエンファシス期間を実現することが可能になる。
【００３４】
図２は、図１中のメイン遅延回路10と可変遅延回路20の一例を示す。
【００３５】
メイン遅延回路(Main Delay)10は、図９で示したような従来の遅延回路と同様に構成されるが、その遅延時間は、可変遅延回路(Variable Delay)20により付加される遅延時間分に見合うだけ少なく設定されたものとする。
【００３６】
可変遅延回路(Variable Delay)20は、差動の入力信号（データ）が２分岐された各信号がそれぞれ対応して入力し、それぞれの信号遅延量が互いに異なる２個のサブ遅延回路(Sub Delay) 21,22 と、この２個のサブ遅延回路(Sub Delay) 21,22 の各出力信号が入力し、それぞれの混合割合を外部制御信号(Time Control)に応じて制御することによって、２つの入力信号のうちの任意の一方を選択して出力する信号選択(MUX) 機能、もしくは、２つの入力信号を所望の割合で混合して出力する信号混合(MIX) 機能を有する信号選択／混合（MUX or MIX）回路23から構成される。これらのサブ遅延回路回路21,22 と信号選択／混合回路23は、例えば定電流で駆動される電流動作回路(CML) により構成される。
【００３７】
図３は、図１に示した差動データドライバー回路の動作の一例を示す。
【００３８】
次に、図３を参照しながら、図２中に示した可変遅延回路20の動作（遅延量の変化）および図１に示した回路の動作について説明する。
【００３９】
図２に示した第２の経路(Emphasis Signal Path)の差動入力信号（データ）は、まず、基本となる遅延回路(Main Delay)10である一定時間の遅延(D_Main ≧０)が付加された後、可変遅延回路(Variable Delay)20に入力される。
【００４０】
可変遅延回路(Variable Delay)20においては、差動の入力信号が２つの経路に分岐される。そして、分岐された各信号は２個のサブ遅延回路21,22 にそれぞれ対応して入力され、それぞれ異なる時間の遅延(D1 ≧０、D2＞０、D1＜D2) が付加されて差動遅延信号(S1_P,S1_N) 、(S2_P,S2_N) になり、信号選択／混合回路23に入力される。この信号選択／混合回路23は、２つの入力信号を外部制御信号(Time Control)に応じて択一的に選択し、あるいは所望の割合で混合して出力し、その動作に際して遅延(D3 ＞０) を付与する。これにより、可変遅延回路20は、差動の入力信号に対して所望の遅延(D_variable) =D (D1 ≦D ≦D2) + D3を付与する。
【００４１】
したがって、第２の経路(Emphasis Signal Path)を通過する差動信号に対して図２に示した回路による全遅延(D_Total) は、D_total = D_Main + D_Variable = D_Main +D (D1 ≦D ≦D2) + D3になる。
【００４２】
ここで、D = D1の場合に、D_total は最小値(Minimum Delay) になり、D = D2の場合に、D_total は最大値(Maximum Delay) になり、D1＜D ＜D2の場合に、D_total は中間値になる。そして、上記D_total が最小値、最大値、中間値の場合にそれぞれ対応して、プリエンファシス期間が最小、最大、中間になる。
【００４３】
次に、図２中の２個のサブ遅延回路21,22 および信号選択／混合回路23の具体例について詳細に説明する。これらの回路は、それぞれ例えば定電流で駆動される電流動作回路(CML) から構成されている。
【００４４】
図４は、図２中の２個のサブ遅延回路21,22 のうちの１個を代表的に取り出して一例を示す。
【００４５】
このサブ遅延回路は、差動の入力信号（データ）を入力とし、定電流源I に接続されたMOS ソース結合型の差動回路により構成されている。
【００４６】
図５は、図２中の信号選択・混合回路23の一例を示す。
【００４７】
この信号選択・混合回路は、一方の差動遅延信号(S1_P,S1_N) を入力とし、外部制御信号(Time Control)に応じて制御される第１の可変電流源IM1 に接続されたMOS ソース結合型の第１の差動回路と、他の差動遅延信号(S2_P,S2_N) を入力とし、外部制御信号(Time Control)に応じて制御される第２の可変電流源IM2 に接続されたMOS ソース結合型の第２の差動回路から構成されている。
【００４８】
そして、上記第１の差動回路と第２の差動回路は、負荷抵抗R1,R2 を共有させ、各出力信号の正(Positive)負(Negative)を対応させて接続することにより、外部制御信号(Time Control)に応じて２つの差動遅延信号(S1_P,S1_N) 、(S2_P,S2_N) の任意の一方を選択し、もしくは、２つの信号を所望の割合で混合して出力する。この際、２つの可変電流源IM1 ，IM2 の電流の流し方の設定次第で、信号選択(MUX) 機能と信号混合(MIX) 機能を実現することができる。
【００４９】
即ち、第１の可変電流源IM1 の駆動電流IM1 ，第２の可変電流源IM2 の駆動電流IM2 の設定によって以下のような動作をする。ここで、IM1 ＋IM2 ＝I ＝constantの関係があるとする。
【００５０】
(A) IM1 ＝I 、IM2 ＝０の場合には、D_Total は最小(D_min) となる。
(B) IM1 ＝０、IM2 ＝I の場合には、D_Total は最大(D_max) となる。
(C) IM1 ＝i 、IM2 ＝I-i の場合には、D_Total はD_min 〜D_max の間でIM1とIM2 の大小関係に応じて制御される。
【００５１】
換言すれば、図２中の信号選択・混合回路23は、上記(A) 、(B) のようにIM1とIM2 のどちらか一方しか流さないように制御する場合には、信号選択（MUX ）回路として動作し、上記(C) のようにIM1 とIM2 をIM1 ＋IM2 ＝I を満たしながら制御する場合には、信号混合(MIX) 回路として動作する。
【００５２】
【発明の効果】
上述したように本発明の差動データドライバー回路によれば、高速シリアルデータ伝送システムにおける伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現でき、受信側での信号振幅を広げることがができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高速シリアルデータ伝送システムの送信側の差動データドライバー回路を示すブロック図。
【図２】図１中のメイン遅延回路と可変遅延回路の一例を示すブロック図。
【図３】図１に示した差動データドライバー回路の動作の一例を示す信号波形図。
【図４】図２中の２個のサブ遅延回路のうちの１個を代表的に取り出して一例を示す回路図。
【図５】図２中の信号選択・混合回路の一例を示す回路図。
【図６】従来の高速シリアルデータ伝送システムの送信側の差動データドライバー回路の基本構成を示すブロック図。
【図７】図６中の二入力減算回路の一例を示す回路図。
【図８】図７の二入力減算回路の減算処理によるプリエンファシスの概念を説明するためにその動作例を示す信号波形図。
【図９】図６中の遅延回路の従来例を示す回路図。
【符号の説明】
10…メイン遅延回路(Main Delay)、
20…可変遅延回路(Variable Delay)、
61,62 …プリドライバー回路(Pre-Driver)、
60…遅延回路(Delay) 、
63…ドライバー回路(Driver)。
Claims (5)
- 差動データ信号が入力する第１のプリドライバー回路と、
前記差動データ信号が入力し、制御信号に応じて遅延時間が可変であるプリエンファシス用の可変遅延回路と、
前記可変遅延回路の出力信号が入力する第２のプリドライバー回路と、
前記第１のプリドライバー回路の出力信号と前記第２のプリドライバー回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力する出力段ドライバー回路とを具備し、
前記プリエンファシス用の可変遅延回路は、
それぞれ差動データ信号が入力し、それぞれの信号遅延量が互いに異なる２個のサブ遅延回路と、前記２個のサブ遅延回路の各出力信号が入力し、それぞれの混合割合を制御信号に応じて制御することによって、２つの入力信号のうちの任意の一方を選択して出力する信号選択機能、もしくは、２つの入力信号を所望の割合で混合して出力する信号混合機能を有する信号選択・混合回路とを有することを特徴とする差動データドライバー回路。 - 前記サブ遅延回路は、差動データ信号がゲートに入力する２個のMOSトランジスタのソース結合ノードに定電流回路が接続され、前記２個のMOSトランジスタのドレイン側に負荷回路が接続されて構成された差動回路により構成されていることを特徴とする請求項１記載の差動データドライバー回路。
- 前記信号選択・混合回路は、
第１の差動データ信号がゲートに入力する２個のMOSトランジスタのソース結合ノードに第１の電流回路が接続され、前記２個のMOSトランジスタのドレイン側に負荷回路が接続されて構成された第１の差動回路と、
前記第１の差動データ信号に対して時間差を有する第２の差動データ信号がゲートに入力する２個のMOSトランジスタのソース結合ノードに第２の電流回路が接続され、前記２個のMOSトランジスタのドレイン側に前記負荷回路が共通に接続されることによって出力部が前記第１の差動回路に対して並列接続された第２の差動回路
とにより構成されていることを特徴とする請求項１記載の差動データドライバー回路。 - 前記第１の電流回路の電流値と前記第２の電流回路の電流値のいずれか一方または両方を前記制御信号に応じて制御可能であることを特徴とする請求項３記載の差動データドライバー回路。
- 請求項１乃至４のいずれか１項記載の差動データドライバー回路は高速シリアルデータ伝送システムの送信側の最終段に使用され、
前記制御信号は、前記高速シリアルデータ伝送システムの実使用状態における受信側のアイパターンをモニターした結果によって制御されることを特徴とする差動データドライバー回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002250274A JP3730607B2 (ja) | 2002-08-29 | 2002-08-29 | 差動データドライバー回路 |
| US10/649,734 US6897685B2 (en) | 2002-08-29 | 2003-08-28 | Differential data transmitter |
| CNB031577814A CN1256807C (zh) | 2002-08-29 | 2003-08-29 | 差动数据发送器及差动数据收发装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002250274A JP3730607B2 (ja) | 2002-08-29 | 2002-08-29 | 差動データドライバー回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004088693A JP2004088693A (ja) | 2004-03-18 |
| JP2004088693A5 JP2004088693A5 (ja) | 2005-01-20 |
| JP3730607B2 true JP3730607B2 (ja) | 2006-01-05 |
Family
ID=32057142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002250274A Expired - Fee Related JP3730607B2 (ja) | 2002-08-29 | 2002-08-29 | 差動データドライバー回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6897685B2 (ja) |
| JP (1) | JP3730607B2 (ja) |
| CN (1) | CN1256807C (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307446B1 (en) | 2003-01-07 | 2007-12-11 | Altera Corporation | Integrated circuit output driver circuitry with programmable preemphasis |
| US6940302B1 (en) * | 2003-01-07 | 2005-09-06 | Altera Corporation | Integrated circuit output driver circuitry with programmable preemphasis |
| KR100643605B1 (ko) * | 2004-08-16 | 2006-11-10 | 삼성전자주식회사 | 적응형 프리 엠퍼시스 장치, 데이터 통신용 송신기,데이터 통신용 송수신 장치 및 적응형 프리 엠퍼시스 방법 |
| US7522670B2 (en) * | 2005-02-03 | 2009-04-21 | International Business Machines Corporation | Digital transmission circuit and method providing selectable power consumption via single-ended or differential operation |
| JP2007036848A (ja) | 2005-07-28 | 2007-02-08 | Ricoh Co Ltd | ドライバ回路 |
| JP4832020B2 (ja) | 2005-07-28 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | プリエンファシス回路 |
| KR100643606B1 (ko) | 2005-08-12 | 2006-11-10 | 삼성전자주식회사 | 저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법 |
| JP4680003B2 (ja) | 2005-08-23 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 出力バッファ回路 |
| KR100788221B1 (ko) | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 디엠파시스 기능을 갖는 출력 버퍼 회로 |
| KR100788224B1 (ko) | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 출력 버퍼 회로 |
| JP4680004B2 (ja) | 2005-08-23 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | デエンファシス機能を有する出力バッファ回路 |
| KR100688567B1 (ko) | 2005-08-25 | 2007-03-02 | 삼성전자주식회사 | 슬루 레이트 조절이 가능한 버퍼를 구비하는 프리 엠퍼시스회로 |
| JP4756965B2 (ja) * | 2005-09-13 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 出力バッファ回路 |
| US8115515B2 (en) * | 2006-03-28 | 2012-02-14 | Honeywell International Inc. | Radiation hardened differential output buffer |
| US7692563B2 (en) * | 2006-04-27 | 2010-04-06 | Panasonic Corporation | Multiple differential transmission system including signal transmitter and signal receiver connected via three signal lines |
| US7327814B1 (en) | 2006-06-05 | 2008-02-05 | Integrated Device Technology, Inc. | Amplitude and bandwidth pre-emphasis of a data signal |
| US7449919B2 (en) * | 2006-06-30 | 2008-11-11 | Intel Corporation | Driver circuit bias control |
| KR101398637B1 (ko) * | 2006-08-03 | 2014-06-20 | 삼성전자주식회사 | 슬루 레이트를 제어할 수 있는 차동 드라이버 |
| KR100862233B1 (ko) * | 2007-01-04 | 2008-10-09 | 한국과학기술원 | 지연 시간을 가변할 수 있는 탭 지연선을 구비하는 프리엠퍼시스 출력 회로 |
| US8228096B2 (en) * | 2007-03-02 | 2012-07-24 | Kawasaki Microelectronics, Inc. | Circuit and method for current-mode output driver with pre-emphasis |
| JP2008301337A (ja) * | 2007-06-01 | 2008-12-11 | Nec Electronics Corp | 入出力回路 |
| JP5098617B2 (ja) * | 2007-12-12 | 2012-12-12 | 横河電機株式会社 | プリエンファシス回路 |
| JP4990123B2 (ja) * | 2007-12-28 | 2012-08-01 | 株式会社日立製作所 | 出力バッファ回路及び伝送方法 |
| JP5540479B2 (ja) * | 2008-08-26 | 2014-07-02 | 株式会社リコー | ドライバ回路 |
| KR101030957B1 (ko) * | 2008-12-29 | 2011-04-28 | 주식회사 실리콘웍스 | 차동전류 구동 방식의 인터페이스 시스템 |
| US20120021640A1 (en) * | 2009-05-14 | 2012-01-26 | Panasonic Corporation | Communication cable |
| JPWO2011045832A1 (ja) * | 2009-10-14 | 2013-03-04 | 株式会社アドバンテスト | 差動ドライバ回路およびそれを用いた試験装置 |
| CN101777910B (zh) * | 2010-01-08 | 2012-10-17 | 无锡中星微电子有限公司 | 一种延迟锁相环 |
| JP5488331B2 (ja) * | 2010-08-18 | 2014-05-14 | 富士通株式会社 | 駆動回路、光送信装置、駆動方法および光送信方法 |
| JP2012044396A (ja) | 2010-08-18 | 2012-03-01 | Fujitsu Ltd | 駆動回路および光送信装置 |
| JP2012049784A (ja) * | 2010-08-26 | 2012-03-08 | Renesas Electronics Corp | 出力バッファ回路及び半導体装置 |
| CN102164103B (zh) * | 2010-12-15 | 2013-12-25 | 烽火通信科技股份有限公司 | 一种可编程差动连续时间预加重驱动器 |
| US9088276B2 (en) * | 2011-05-31 | 2015-07-21 | Ati Technologies Ulc | Pre-emphasis control circuit for adjusting the magnitude of a signal over a period according to a fraction of a bit-time |
| US8736306B2 (en) * | 2011-08-04 | 2014-05-27 | Micron Technology, Inc. | Apparatuses and methods of communicating differential serial signals including charge injection |
| JP5747766B2 (ja) * | 2011-09-27 | 2015-07-15 | 富士通株式会社 | 信号整形回路および光送信装置 |
| KR101958394B1 (ko) * | 2011-11-08 | 2019-03-14 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP5910081B2 (ja) | 2011-12-28 | 2016-04-27 | 富士通株式会社 | エンファシス回路 |
| JP2014039214A (ja) * | 2012-08-20 | 2014-02-27 | Lapis Semiconductor Co Ltd | データ受信回路及び半導体装置 |
| JP5954118B2 (ja) | 2012-10-30 | 2016-07-20 | 富士通株式会社 | 発光素子駆動回路及び発光装置 |
| JP6036210B2 (ja) | 2012-11-19 | 2016-11-30 | 富士通株式会社 | エンファシス信号生成回路 |
| US9722545B2 (en) | 2013-03-04 | 2017-08-01 | Mitsubishi Electric Corporation | Emphasis circuit |
| US9419736B2 (en) * | 2013-03-15 | 2016-08-16 | Gigoptix-Terasquare Korea Co., Ltd. | Low-power CML-less transmitter architecture |
| CN104380676B (zh) | 2013-04-26 | 2017-10-24 | 松下知识产权经营株式会社 | 信号传输装置、信号传输系统、信号传输方法以及计算机装置 |
| JP6281196B2 (ja) | 2013-07-19 | 2018-02-21 | 富士通株式会社 | 位相補償回路、エンファシス信号生成回路および位相補償方法 |
| JP6340799B2 (ja) | 2014-01-21 | 2018-06-13 | 富士通株式会社 | エンファシス信号生成回路 |
| JP6264056B2 (ja) | 2014-01-22 | 2018-01-24 | 富士通株式会社 | クロックデータリカバリー回路及びその方法 |
| JP6206212B2 (ja) | 2014-01-23 | 2017-10-04 | 富士通株式会社 | タイミング信号発生回路 |
| US9379743B2 (en) * | 2014-07-30 | 2016-06-28 | Intel Corporation | Method and apparatus for signal edge boosting |
| US9553742B1 (en) * | 2015-09-15 | 2017-01-24 | Inphi Corporation | Method and apparatus for independent rise and fall waveform shaping |
| CN107800654B (zh) * | 2016-08-31 | 2021-09-21 | 美国莱迪思半导体公司 | 具有合并的馈通电容和前馈均衡的线路驱动器装置 |
| US9654310B1 (en) * | 2016-11-19 | 2017-05-16 | Nxp Usa, Inc. | Analog delay cell and tapped delay line comprising the analog delay cell |
| US11388032B1 (en) * | 2021-01-19 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for pre-emphasis control |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264745A (en) * | 1992-08-28 | 1993-11-23 | Advanced Micro Devices, Inc. | Recovering phase and data from distorted duty cycles caused by ECL-to-CMOS translator |
| JP3143277B2 (ja) | 1993-07-21 | 2001-03-07 | 株式会社日立製作所 | 差動型ｍｏｓ伝送回路 |
-
2002
- 2002-08-29 JP JP2002250274A patent/JP3730607B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-28 US US10/649,734 patent/US6897685B2/en not_active Expired - Fee Related
- 2003-08-29 CN CNB031577814A patent/CN1256807C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1256807C (zh) | 2006-05-17 |
| US20040113656A1 (en) | 2004-06-17 |
| US6897685B2 (en) | 2005-05-24 |
| CN1489289A (zh) | 2004-04-14 |
| JP2004088693A (ja) | 2004-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3730607B2 (ja) | 差動データドライバー回路 | |
| US7528635B2 (en) | Multitap fractional baud period pre-emphasis for data transmission | |
| US7486112B2 (en) | Output buffer circuit with de-emphasis function | |
| US7733128B2 (en) | Transmitting apparatus | |
| JP3573701B2 (ja) | 出力バッファ回路 | |
| US6956407B2 (en) | Pre-emphasis circuitry and methods | |
| US7038521B2 (en) | Voltage level shifting circuit with improved switching speed | |
| US8659329B2 (en) | Pre-emphasis circuit and differential current signaling system having the same | |
| JPH09214314A (ja) | ドライバ回路装置 | |
| JP2007251469A (ja) | 出力バッファ回路と差動出力バッファ回路並びに伝送方法 | |
| JP2007081608A (ja) | 出力バッファ回路 | |
| US6188244B1 (en) | Hysteresis input buffer | |
| US7952388B1 (en) | Semiconductor device | |
| US9118321B2 (en) | Differential output buffer having mixing and output stages | |
| US20090261880A1 (en) | Semiconductor integrated circuit device | |
| US7973681B2 (en) | High speed, low power non-return-to-zero/return-to-zero output driver | |
| JP2006177898A (ja) | 半導体装置および半導体装置のテスト方法 | |
| JP4454013B2 (ja) | 差動出力回路 | |
| US6956400B2 (en) | Converter from ECL to CMOS and network element for transmitting signals | |
| US6741657B1 (en) | Circuit arrangement for transmitting pulses via a transmission path | |
| JP2009273125A (ja) | 出力回路 | |
| JP4992927B2 (ja) | シリアルパラレル変換装置 | |
| US7199616B2 (en) | Method and apparatus to generate break before make signals for high speed TTL driver | |
| US6853229B2 (en) | Circuit for transforming a single ended signal into a differential mode signal | |
| JP4790132B2 (ja) | 低電力可変ベース駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040220 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050726 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051006 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131014 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |