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JP3718706B2 - デルタ・シグマ変調装置 - Google Patents

デルタ・シグマ変調装置 Download PDF

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JP3718706B2 JP2003366836A JP2003366836A JP3718706B2 JP 3718706 B2 JP3718706 B2 JP 3718706B2 JP 2003366836 A JP2003366836 A JP 2003366836A JP 2003366836 A JP2003366836 A JP 2003366836A JP 3718706 B2 JP3718706 B2 JP 3718706B2
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    • H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers

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Description

本発明は音声や通信分野等で使用されるデルタ・シグマ型アナログ・ディジタル（ＡＤ）変換器に適用されるデルタ・シグマ変調装置に関するものである。さらに特定的には、この発明は２段以上のデルタ・シグマ変調器をカスケード接続したデルタ・シグマ変調装置に関するものである。
従来、しばしばデルタ・シグマ型ＡＤ変換器と称せられるオーバーサンプリング型ＡＤ変換器は周知となっている。デルタ・シグマ型ＡＤ変換器は、アナログ信号を極めて高いオーバーサンプリング・レートでディジタル化すると同時に、ノイズを高い周波数領域へ押しやるノイズシェーピングを遂行し、ノイズシェーピング後にディジタルフィルタ処理を行う。これによって、デルタ・シグマ型ＡＤ変換器は、デルタ・シグマ変調器の量子化出力よりも高い有効分解能を実現できる。その後、デシメーションを用いて有効サンプリングレートがナイキスト・レートに戻される。
図２は一般的なカスケード型のデルタ・シグマＡＤ変換器を示すブロック図である。図２において、Ａ１，Ａ２，Ａ３はそれぞれデルタ・シグマ変調器を示している。このデルタ・シグマ変調器Ａ１，Ａ２，Ａ３は、１次もしくは２次のデルタ・シグマ変調器で構成され、相互にカスケード接続されていて、１段目のデルタ・シグマ変調器Ａ１に外部からアナログ入力ＡＩＮが供給される。
１次もしくは２次のデルタ・シグマ変調器は安定であることが知られている。そのため、１次もしくは２次の複数個のデルタ・シグマ変調器をカスケード接続し、結果として高次の変調器を使うことによって、ノイズシェーピングの効果を増し、通過域のノイズレベルを下げることが行われる。
Δ１，Δ２はデルタ・シグマ変調器Ａ１，Ａ２の出力信号をそれぞれ微分する微分器を示している。Ｆは１段目のデルタ・シグマ変調器Ａ１の出力信号から微分器Δ１，Δ２の出力信号を減じる加算器を示している。ＤＦは加算器Ｆの出力信号に対してデシメーション処理を行うディジタルデシメーションフィルタを示し、ＴはディジタルデシメーションフィルタＤＦの出力信号を遅延させる遅延器を示している。遅延器Ｄからディジタル出力ＤＯＵＴが得られる。
このように、微分器Δ１，Δ２と加算器Ｆとを設けて、１段目のデルタ・シグマ変調器Ａ１の出力信号と、２段目と３段目のデルタ・シグマ変調器Ａ２，Ａ３の出力信号の微分信号とを加算合成するようにしている。これによって、前段のデルタ・シグマ変調器Ａ１の量子化ノイズを消去し、最終段の量子化ノイズＡ３を高い周波数域へ押しやり、その後ディジタルデシメーションフィルタＤＦにて、高周波側に追いやられたノイズを落とすようにしている。その結果、高い信号対ノイズ比を実現することができる。
図３は先行技術のデルタ・シグマ変調装置の一例を示すブロック図である。このデルタ・シグマ変調装置は、２次のデルタ・シグマ変調器（ノイズシェーピング回路）を２段縦続接続した構成を有している。この技術については、特許文献１、特許文献２などに記載がある。
図３において、符号１は入力端子を示し、符号３，６，１４，１７，２６，２８はそれぞれ加算器を示し、符号５，７，１６，１８はそれぞれ積分器を示し、８，１９はそれぞれ量子化器を示し、符号１００，１０１はそれぞれディジタル・アナログ（ＤＡ）変換器を示している。符号１１，１２，１３，２１，２２，２５はそれぞれ演算器を示し、符号９，１０はそれぞれ遅延器を示し、符号２３，２４はそれぞれ微分器を示している。符号２７は出力端子を示している。
加算器３は、入力端子１から加えられるアナログ信号からＤＡ変換器１００から出力されるアナログ信号を減じる。積分器５は、加算器３から出力されるアナログ信号を積分する。加算器６は、積分器５から出力されるアナログ信号からＤＡ変換器１００から出力されるアナログ信号を減じる。積分器７は、加算器６から出力されるアナログ信号を積分する。量子化器８は、積分器７から出力されるアナログ信号に対応したディジタル信号を出力する。ＤＡ変換器１００は、量子化器８のディジタル出力信号に応じたアナログ信号を出力して加算器３，６へ入力する。演算器１１は、量子化器８から加算器３へのアナログ帰還量を決めるもので、ＤＡ変換器１００のアナログ出力信号をａ１倍して加算器３に入力する。演算器１２は、量子化器８から加算器６へのアナログ帰還量を決めるもので、ＤＡ変換器１００のアナログ出力信号をａ２倍して加算器６に入力する。加算器２８は、積分器７から出力されるアナログ信号からＤＡ変換器１００から出力されるアナログ信号を減じる。以上の構成で、１段目のデルタ・シグマ変調器Ａ１が構成される。
演算器１３は加算器２８から出力されるアナログ信号を１／ｃ倍して出力するスケーリングを行う。加算器１４は、演算器１３から出力されるアナログ信号からＤＡ変換器１０１から出力されるアナログ信号を減じる。積分器１６は、加算器１４から出力されるアナログ信号を積分する。加算器１７は、積分器１６から出力されるアナログ信号からＤＡ変換器１０１から出力されるアナログ信号を減じる。積分器１８は、加算器１７から出力されるアナログ信号を積分する。量子化器１９は、積分器１８から出力されるアナログ信号に対応したディジタル信号を出力する。ＤＡ変換器１０１は、量子化器１９のディジタル出力信号に応じたアナログ信号を出力して加算器１４，１７へ入力する。演算器２１は、量子化器１９から加算器１４へのアナログ帰還量を決めるもので、ＤＡ変換器１０１のアナログ出力信号をａ３倍して加算器１４に入力する。演算器２２は、量子化器１９から加算器１７へのアナログ帰還量を決めるもので、ＤＡ変換器１０１のアナログ出力信号をａ４倍して加算器１７に入力する。以上の構成で、２段目のデルタ・シグマ変調器Ａ２が構成される。
遅延器９，１０は、縦続接続されていて、量子化器８のディジタル出力信号を２クロック分遅延させる。微分器２３，２４は、縦続接続されていて、量子化器１９のアナログ出力信号を各々微分する。以上の構成で、微分器Δ１が構成されている。
演算器２５は、微分器Δ１の出力信号に対してｃ倍して出力するスケーリングを行う。
加算器２６は、遅延器１０の出力信号と演算器２５の出力信号とを加算して出力端子２７へ供給する。
以上の構成において、デルタ・シグマ変調装置は、以下のように動作する。すなわち、入力端子１に加えられたアナログ入力信号から、ＤＡ変換器１００のアナログ出力信号を演算器１１でａ１倍した信号が、加算器３によって減じられる。加算器３のアナログ出力信号は、積分器５によって積分される。
積分器５のアナログ出力信号から、ＤＡ変換器１００のアナログ出力信号を演算器１２でａ２倍した信号が、加算器６によって減じられる。加算器６のアナログ出力信号は、積分器７によって積分される。
積分器７の出力信号は、量子化器８によってアナログ・ディジタル変換され、遅延器９，１０を通して加算器２６へ入力される。
積分器７の出力信号から、ＤＡ変換器１００のアナログ出力信号が加算器２８で減じられる。これによって、量子化器１の量子化ノイズのみが次段のデルタ・シグマ変調器（２次ノイズシェーピング変調器）に加えられる。このとき、加算器２８の出力信号は演算器１３によってスケーリングされる。すなわち、加算器２８の出力信号は演算器１３によって電圧レベルが１／ｃ倍（ｃ＞１）に縮小される。
そして、演算器１３でスケーリングされたアナログ信号から、ＤＡ変換器１０１のアナログ出力信号を演算器２１でａ３倍した信号が、加算器１４によって減じられる。加算器１４のアナログ出力信号は、積分器１６によって積分される。
積分器１６のアナログ出力信号から、ＤＡ変換器１０１のアナログ出力信号を演算器２２でａ４倍した信号が、加算器１７によって減じられる。加算器１７のアナログ出力信号は、積分器１８によって積分される。
積分器１８の出力信号は、量子化器１９によってアナログ・ディジタル変換され、微分器２３，２４で微分された後、スケーリングを行う演算器２５でｃ倍されて、加算器２６へ入力される。
そして、加算器２６において、遅延器９，１０の出力信号と演算器２５の出力信号とが加算されて、出力端子２７より出力される。
ここで、入力端子１から量子化器８の出力までは２次のデルタ・シグマ変調器Ａ１を構成している。また、演算器１３の入力から量子化器１９の出力までは２次のデルタ・シグマ変調器Ａ２を構成している。
このデルタ・シグマ変調器Ａ１の入力をＸ、出力をｙ１、デルタ・シグマ変調器Ａ２の出力をｙ２、量子化器８の量子化ノイズをＥ１、量子化器１９の量子化ノイズをＥ２、演算器１１，２１の利得係数ａ１，ａ２の値をそれぞれ１、演算器１２，２２の利得係数ａ２，ａ４の値をそれぞれ２とすると、デルタ・シグマ変調器Ａ１の出力ｙ１は以下の式（１）で表される。
ｙ1＝Z-2X＋（１−Z-1）2E1 ………（１）
一方、量子化器１９の出力ｙ２は、以下の式（２）で表される。
ｙ2＝−Z-2E1/C＋（１−Z-1）2E2 ………（２）
また、スケーリングファクタを構成する演算器２５の出力ｙ３は、以下の式（３）で表される。
ｙ3＝−（１−Z-1）2Z-2E1＋C（１−Z-1）4E2 ………（３）
したがって、出力端子２７に現れる出力ｙは、以下の式（４）で表されることになる。
ｙ＝Z-4X＋C（１−Z-1）4E2 ………（４）
当業者にはよく知られているように、出力の量子化ノイズは、後段の量子化器１９の量子化ノイズについて４次の高周波域への整形がなされたものだけとなる。
図４は他の先行技術を示すブロック図である。この例に関しては特許文献３に記載されている。詳しい説明は省略するが、図３との違いは、１段目のデルタ・シグマ変調器Ａ１を２段目のデルタ・シグマ変調器Ａ２にカスケード接続する際の加算器２８を削除し、その代わりにディジタル加算器２９Ａを設け、ディジタル加算器２９Ａにて加算器２８と同様の処理を行うようにしたものである。このことによって、キャパシタの数を減らし、製造コストの削減を図ることができる。
特公平０８−０２８６６６号公報 米国特許第５，０６１，９２８号明細書 特開平０７−２０２７０７号公報
従来、カスケード接続型のデルタ・シグマ変調器では、良好な分解能を達成するためには、各デルタ・シグマ変調器の特性が厳密に一致していることが必要とされている。特にアナログ部品の特性の整合が厳密に行われていない場合には、消去されない量子化ノイズが通過帯域内に漏れるという不都合がおきる。
デルタ・シグマ変調器のアナログ回路は、一般的にスイッチドキャパシタ回路が使われることが多く、コンデンサのミスマッチなどによって特性が劣化することが知られている。このような特性の劣化を抑制するため、つまりマージンを多くとるため、デルタ・シグマ変調器の次数を多くするということが行われる。
以下図３をもとに、説明する。入力をＸ、量子化器８の出力をｙ１とすると、以下の式（５）が成り立つ。
ｙ1＝｛Z-2X＋(１−Z-1)2E1｝/｛１＋(a2-2)Z-1＋(1＋a1-a2)Z-2｝
………（５）
さらに量子化器１９の出力をｙ２とすると、以下の式（６）が成り立つ。
ｙ2＝｛-Z-2E1/C＋(１−Z-1)2E2｝/｛１＋（a4-2）Z-1＋(1＋a3-a4)Z-2｝
………（６）
したがって、加算器２６の出力ｙは、以下の式（７）で表される。
ｙ＝Z-2ｙ1＋C（１−Z-1）2ｙ2
＝｛Z-4X＋Z-2(１−Z-1)2E1｝/｛１＋(a2-2)Z-1＋(1＋a1-a2)Z-2｝
＋(1-Z-1)2｛-Z-2E1＋C(１−Z-1)2E2｝/｛１＋（a4-2）Z-1＋(1＋a3-a4)Z-2｝
………（７）
ここで、量子化ノイズE1の項の係数ｋ＝Δｙ/ΔE1に着目すると、式（８）が得られる。
ｋ＝Z-3(１−Z-1)2[(a4-a2)+(a3-a1-a4+a2) Z-1]/
[１＋(a2-2)Z-1＋(1＋a1-a2)Z-2]｛１＋（a4-2）Z-1＋(1＋a3-a4)Z-2｝
………（８）
ここで、a4=a2＝２、a3=a1＝１の時、ｋはゼロとなり、（７）式は（４）式と一致する。しかしながら、今、仮にa4-a2=a3-a1=ΔAとすると、式（９）のようになる。
ｋ＝ΔAZ-3(１−Z-1)2/
[１＋(a2-2)Z-1＋(1＋a1-a2)Z-2]｛１＋（a4-2）Z-1＋(1＋a3-a4)Z-2｝
……（９）
したがって、本来４次のノイズシェーピングの効果を期待したにもかかわらず、量子化ノイズＥ１が減衰された２次のノイズシェーピングしかされず、特性は劣化することが理解される。このことは図４においても同様である。
本発明は、デルタ・シグマ変調装置において、前段の量子化器のノイズは完全にはディジタル回路で除去されないことを前提に、前段の量子化ノイズを後段で必要十分にノイズシェーピングすることができるデルタ・シグマ変調装置を提供することを目的とする。
本発明の他の目的は、できるだけアナログ加算器、ディジタル加算器の数を減らし、前段の量子化ノイズを最小化することができるデルタ・シグマ変調装置を提供することである。
本発明のさらに他の目的は、各段の変調器のミスマッチがあったとしても、そのことによる全体特性への影響を軽減し量子化ノイズの低減を図ることを目的とするものである。
上記課題を解決するために、第１の発明のデルタ・シグマ変調装置は、第１のデルタ・シグマ変調器と第２のデルタ・シグマ変調器と信号合成器とを備えている。
第１のデルタ・シグマ変調器は、第１および第２の加算器と、第１および第２の積分器と、第１の量子化器と、第１のＤＡ変換器とを含む。第２のデルタ・シグマ変調器は、第３および第４の加算器と、第３および第４の積分器と、第２の量子化器と、第２のＤＡ変換器とを含む。信号合成器は、第１のデルタ・シグマ変調器の出力信号と第２のデルタ・シグマ変調器の出力信号を合成する。
第１の加算器は、外部から入力されるアナログ入力信号から第１のＤＡ変換器のアナログ出力信号を減じる。第１の積分器は、第１の加算器のアナログ出力信号を積分する。第２の加算器は、第１の積分器のアナログ出力信号から第１のＤＡ変換器のアナログ出力信号を減じる。第２の積分器は、第２の加算器のアナログ出力信号を積分する。第１の量子化器は、第２の積分器のアナログ出力信号に応じたディジタル信号を出力する。第１のＤＡ変換器は、第１の量子化器のディジタル出力信号に応じたアナログ信号を出力して第１および第２の加算器へ入力する。
第３の加算器は、第２の積分器のアナログ出力信号から第２のＤＡ変換器のアナログ出力信号と第４の積分器のアナログ出力信号とを減じる。第３の積分器は、第３の加算器のアナログ出力信号を積分する。第４の加算器は、第３の積分器のアナログ出力信号から第２のＤＡ変換器の出力信号を減じる。第４の積分器は、第４の加算器のアナログ出力信号を積分する。第２の量子化器は、第４の積分器のアナログ出力信号に応じたディジタル信号を出力する。第２のＤＡ変換器は、第２の量子化器のディジタル出力信号に応じたアナログ信号を出力して第３および第４の加算器へ入力する。
信号合成器は、第１の量子化器のディジタル出力信号を遅延した信号と、第２の量子化器のディジタル出力信号を微分しスケーリングした信号とを加算して出力する。
上記の構成においては、第１の量子化器から第１の加算器へ入力されるアナログ信号の帰還量と前記第２の量子化器から第３の加算器へ入力されるアナログ信号の帰還量とが同じであることが好ましい。このように構成すると、ＳＮＲが良好となる。もし同じなければ、例えば図１０に示すように、ΔＡがゼロではなく、初段の量子化器のノイズが最終出力に多く漏れるため、ＳＮＲが悪化する。
この構成によれば、先行する２次のデルタ・シグマ変調器の量子化器の入力を直接次段のノッチ特性付きの２次のデルタ・シグマ変調器に接続し、初段の量子化器のノイズを最小化した４次ノイズシェーピングする。これによって高ＳＮ比を実現可能とする。また、カスケード型の欠点でもある各段の変調器の不一致に対する特性劣化を軽減するとともに、コストの低減も実現することができる。
また、後段のデルタ・シグマ変調器にノッチ特性があるので、同じ次数であっても、ノッチ点を最適に選べば、ノッチのないものに比べて、より高いＳＮＲを得ることが可能である。
第２の発明のデルタ・シグマ変調装置は、第１のデルタ・シグマ変調器と、第２のデルタ・シグマ変調器と、信号合成器とを備えている。
第１のデルタ・シグマ変調器は、第１および第２の加算器と、第１および第２の積分器と、第１の量子化器と、第１のＤＡ変換器とを含む。
第２のデルタ・シグマ変調器は、第３および第４の加算器と、第３および第４の積分器と、第２の量子化器と、第２のＤＡ変換器とを含む。
信号合成器は、第１のデルタ・シグマ変調器の出力信号と第２のデルタ・シグマ変調器の出力信号を合成する。
第１の加算器は、外部から入力されるアナログ入力信号から第１のＤＡ変換器のアナログ出力信号を減じる。第１の積分器は、第１の加算器のアナログ出力信号を積分する。第２の加算器は、第１の積分器のアナログ出力信号から第１のＤＡ変換器のアナログ出力信号を減じる。第２の積分器は、第２の加算器のアナログ出力信号を積分する。第１の量子化器は、第２の積分器のアナログ出力信号に応じたディジタル信号を出力する。第１のＤＡ変換器は、第１の量子化器のディジタル出力信号に応じたアナログ信号を出力して第１および第２の加算器へ入力する。
第３の加算器は、第２の積分器のアナログ出力信号から第２のＤＡ変換器のアナログ出力信号を減じる。第３の積分器は、第３の加算器のアナログ出力信号を積分する。第４の加算器は、第３の積分器のアナログ出力信号から第２のＤＡ変換器の出力信号を減じる。第４の積分器は、第４の加算器のアナログ出力信号を積分する。第２の量子化器は、第４の積分器のアナログ出力信号に応じたディジタル信号を出力する。第２のＤＡ変換器は、第２の量子化器のディジタル出力信号に応じたアナログ信号を出力して第３および第４の加算器へ入力する。
信号合成器は、第１の量子化器のディジタル出力信号を遅延した信号と、第２の量子化器のディジタル出力信号を微分しスケーリングした信号とを加算して出力する。
上記の構成においては、第１の量子化器から第１の加算器へ入力されるアナログ信号の帰還量と前記第２の量子化器から第３の加算器へ入力されるアナログ信号の帰還量とが同じであることが好ましい。
この構成によれば、先行する２次のデルタ・シグマ変調器の量子化器の入力を直接次段の２次のデルタ・シグマ変調器に接続し、初段の量子化器のノイズもノイズを最小化した四次ノイズシェーピングすることによって高ＳＮ比を実現可能とする。また、カスケード型の欠点でもある各段の変調器の不一致に対する特性劣化を軽減するとともに、コストの低減も実現するこ異なるのかよくわかりません。大変御手数ですが、この点について、補充説明をお願いしますとができる。
以上のように、本発明によれば、複数のデルタ・シグマ変調器をカスケード接続するデルタ・シグマ変調装置において、先行する２次のデルタ・シグマ変調器の量子化器の入力を直接次段の２次のデルタ・シグマ変調器に接続し、最初の量子化器のノイズもノイズを最小化した４次ノイズシェーピングすることによって高ＳＮ比を実現可能とするデルタ・シグマ変調装置を提供することができる。また、カスケード型の欠点でもある各段の変調器の不一致に対する特性劣化を軽減するとともに、コストの低減も実現することができるデルタ・シグマ変調装置を提供できる。
以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１のデルタ・シグマ変調装置の構成を示すブロック図である。このデルタ・シグマ変調装置は、２次のデルタ・シグマ変調器（ノイズシェーピング回路）を２段縦続接続した構成を有している。以下図をもとに説明する。
図１において、符号１は入力端子を示し、符号２，４，１３，１５はそれぞれ演算器を示し、符号３，６，１４，１７，２６はそれぞれ加算器を示し、符号５，７，１６，１８はそれぞれ積分器を示し、８，１９はそれぞれ量子化器を示し、符号１００，１０１はそれぞれディジタル・アナログ（ＤＡ）変換器を示している。符号１１，１２，２０，２１，２２，２５はそれぞれ演算器を示し、符号９，１０はそれぞれ遅延器を示し、符号２３，２４はそれぞれ微分器を示している。符号２７は出力端子を示している。
加算器３は、入力端子１から加えられるアナログ信号からＤＡ変換器１００から出力されるアナログ信号を減じる。積分器５は、加算器３から出力されるアナログ信号を積分する。加算器６は、積分器５から出力されるアナログ信号からＤＡ変換器１００から出力されるアナログ信号を減じる。積分器７は、加算器６から出力されるアナログ信号を積分する。量子化器８は、積分器７から出力されるアナログ信号に対応したディジタル信号を出力する。ＤＡ変換器１００は、量子化器８のディジタル出力信号に応じたアナログ信号を出力して加算器３，６へ入力する。演算器２は、入力端子１から加えられるアナログ信号に対してスケーリングを行うもので、上記アナログ信号をｂ１倍して加算器３に入力する。演算器１１は、量子化器８から加算器３へのアナログ帰還量を決めるもので、ＤＡ変換器１００のアナログ出力信号をａ１倍して加算器３に入力する。演算器４は、加算器３から出力されるアナログ信号に対してスケーリングを行うもので、上記アナログ信号をｃ１倍して積分回路５に入力する。演算器１２は、量子化器８から加算器６へのアナログ帰還量を決めるもので、ＤＡ変換器１００のアナログ出力信号をａ２倍して加算器６に入力する。以上の構成で、１段目のデルタ・シグマ変調器Ａ１が構成される。
演算器１３は加算器２８から出力されるアナログ信号に対してスケーリングを行うもので、上記アナログ信号をｂ２倍して加算器１４へ入力する。加算器１４は、演算器１３から出力されるアナログ信号からＤＡ変換器１０１から出力されるアナログ信号と積分器１８から出力されるアナログ信号とを減じる。積分器１６は、加算器１４から出力されるアナログ信号を積分する。加算器１７は、積分器１６から出力されるアナログ信号からＤＡ変換器１０１から出力されるアナログ信号を減じる。積分器１８は、加算器１７から出力されるアナログ信号を積分する。量子化器１９は、積分器１８から出力されるアナログ信号に対応したディジタル信号を出力する。ＤＡ変換器１０１は、量子化器１９のディジタル出力信号に応じたアナログ信号を出力して加算器１４，１７へ入力する。演算器１５は、加算器１４から出力されるアナログ信号に対してスケーリングを行うもので、上記アナログ信号をｃ２倍して積分回路１６に入力する。演算器２１は、量子化器１９から加算器１４へのアナログ帰還量を決めるもので、ＤＡ変換器１０１のアナログ出力信号をａ３倍して加算器１４に入力する。演算器２２は、量子化器１９から加算器１７へのアナログ帰還量を決めるもので、ＤＡ変換器１０１のアナログ出力信号をａ４倍して加算器１７に入力する。演算器２０は、積分器１８から加算器１４への帰還量を決めるもので、積分器１８のアナログ出力信号をｇ２倍して加算器１４に入力する。以上の構成で、２段目のノッチ特性を有するデルタ・シグマ変調器Ａ２が構成される。
遅延器９，１０は、縦続接続されていて、量子化器８のディジタル出力信号を２クロック分遅延させる。微分器２３，２４は、縦続接続されていて、量子化器１９のアナログ出力信号を各々微分する。以上の構成で、微分器Δ１が構成されている。
演算器２５は、微分器Δ１の出力信号に対して１／（ｂ２ｃ２）倍して出力するスケーリングを行う。
加算器２６は、図２の加算器Ｆに相当し、遅延器１０の出力信号と演算器２５の出力信号とを加算して出力端子２７へ供給する。
以上の構成において、デルタ・シグマ変調装置は、以下のように動作する。すなわち、初段のデルタ・シグマ変調器Ａ１では、入力端子１に加えられたアナログ入力信号を演算器２でｂ１倍した信号から、ＤＡ変換器１００のアナログ出力信号を演算器１１でａ１倍した信号が、加算器３によって減じられる。加算器３のアナログ出力信号は、演算器４にてｃ１倍された後、積分器５によって積分される。
積分器５のアナログ出力信号から、ＤＡ変換器１００のアナログ出力信号を演算器１２でａ２倍した信号が、加算器６によって減じられる。加算器６のアナログ出力信号は、積分器７によって積分される。
積分器７の出力信号は、量子化器８によってアナログ・ディジタル変換され、遅延器９，１０を通して加算器２６へ入力される。
積分器７の出力信号が次段のデルタ・シグマ変調器（２次ノイズシェーピング変調器）Ａ２に加えられる。このとき、積分器７の出力信号は演算器１３によってスケーリングされる。すなわち、加算器２８の出力信号は演算器１３によって電圧レベルがｂ２倍される。
そして、演算器１３でスケーリングされたアナログ信号から、ＤＡ変換器１０１のアナログ出力信号を演算器２１でａ３倍した信号と、積分器１８のアナログ出力信号を演算器２０でｇ２倍した信号とが、加算器１４によって減じられる。加算器１４のアナログ出力信号は、演算器１５によってｃ２倍された後、積分器１６によって積分される。
積分器１６のアナログ出力信号から、ＤＡ変換器１０１のアナログ出力信号を演算器２２でａ４倍した信号が、加算器１７によって減じられる。加算器１７のアナログ出力信号は、積分器１８によって積分される。
積分器１８の出力信号は、量子化器１９によってアナログ・ディジタル変換され、微分器２３，２４で微分された後、スケーリングを行う演算器２５で１／（ｂ２・ｃ２）倍されて、加算器２６へ入力される。
そして、加算器２６において、遅延器９，１０の出力信号と演算器２５の出力信号とが加算されて、出力端子２７より出力される。
上記したように、入力端子１から量子化器８の出力までは２次のデルタ・シグマ変調器Ａ１を構成している。また、演算器１３の入力から量子化器１９の出力まではノッチ特性を有する２次のデルタ・シグマ変調器Ａ２を構成している。
このデルタ・シグマ変調器Ａ１の入力をＸ、出力をｙ１、デルタ・シグマ変調器Ａ２の出力をｙ２、量子化器８の量子化ノイズをＥ１、量子化器１９の量子化ノイズをＥ２、演算器１１,１２,２１,２２の利得係数をａ１,ａ２,ａ３,ａ４、演算器２,４,１３,１５,２０の値をｂ１,ｃ１,ｂ２,ｃ２,g２とすると、デルタ・シグマ変調器Ａ１の出力ｙ１は、以下の式（１０）で表される。
ｙ１＝k1Z-2X/D1(Z)＋N1(Z)E1/D1(Z) ………（１０）
ここで、k1、N1(Z)、D1(Z)は以下の式(１１)、（１２）、（１３）で表される。
k1=b1c1 ………（１１）
N1(Z)=(1-Z-1)2 ………（１２）
D1(Z)=1-(2-a2)Z-1+(1-a2+a1c1)Z-2 ………（１３）
一方、デルタ・シグマ変調器Ａ２の出力（量子化器１９の出力）ｙ２は以下の式（１４）で表される。
ｙ2＝k2Z-2(y1-E1)/D2(Z)＋N2(Z)E2/D2(Z) ………（１４）
ここで、k2、N2(Z)、D2(Z)は以下の式(１５)、（１６）、（１７）で表される。
k2=b2c2 ………（１５）
N2(Z)=(1-Z-1)2＋c2g2 ………（１６）
D2(Z)=1-(2-a4)Z-1+(1+c2g2-a4+a3c2)Z-2 ………（１７）
したがって、出力端子２７に現れる出力ｙは、以下の式（１８）で表されることになる。
ｙ＝k1Z-4(1+N1(Z)/D2(Z))X/D1(Z)＋N1(Z)N2(Z)E2/D2(Z)+
Z-2N1(Z)/(D1(Z)D2(Z)*[D2(Z)-D1(Z)+N1(Z)]*E1 ………（１８）
ここで、上記の式（１８）の第１項は信号成分を表している。従来例ではＸの係数は理想状態では１である。ところが、本発明ではk１=１であっても、N１(Z)/[D１(Z)D２(Z)]の項のため、Ｘの係数は基本的に１にはならない。しかしながら、N１(Z)/[D１(Z)D２(Z)]の項は、必要なオーバーサンプリング率をとれば通過帯域内ではほぼゼロにすることが可能である。
また、第２項のN１(Z)N２(Z)/D２(Z)は第２の量子化器１９のノイズシェーピング特性を示す。
また、第３項は量子化ノイズE１のノイズシェーピング特性を示す。
ここで、D２(Z)−D１(Z)+N１(Z)のゼロ点とN２(Z)のゼロ点が同じとなる時に通過帯域内のノイズは最小化される。そのため、本発明は、このことを１つの目的とするものである。
図５に２次のノッチ特性付きのデルタ・シグマ変調器の例を示す。図５の各構成要素は、図１に示したデルタ・シグマ変調器Ａ１と同じである。また、符号Ｘ３は入力を示し、ｙ２は出力を示している。
デルタ・シグマ変調器の入力をｙ１、量子化器１９のノイズＥ２、出力をｙ２とすると、デルタ・シグマ変調器の出力ｙ２は以下の式（１４）で表される。
ｙ2＝k2Z-2(y1-E1)/D2(Z)＋N2(Z)E2/D2(Z) ………（１４）
ここで、k2、N2(Z)、D2(Z)は以下の式（１５）、（１６）、（１７）で示される。
k2=b2c2 ………（１５）
N2(Z)=(1-Z-1)2＋c2g2 ………（１６）
D2(Z)=1-(2-a4)Z-1+(1+c2g2-a4+a3c2)Z-2 ………（１７）
また、N2(Z)はｆ0=√(c2g2)/2π＊fsの周波数でゼロ点をもつ。ここで、fsはサンプリング周波数である。
したがって、通過帯域内のノイズを最小にするｆ0が存在する。例えば、積分器１８から演算器２０を介して加算器１４に帰還する経路を有し、かつＤＡ変換器１００から加算器３へ入力されるアナログ信号の帰還量とＤＡ変換器１０１から加算器１４へ入力されるアナログ信号の帰還量とが同じである場合（請求項２）は、
D2(Z)−D1(Z)+N1(Z)＝(a4-a2)Z-1+(c2g2-a4+a2+a3c2-a1c1)Z-2+(1-Z-1)2
………（１９）
となる。ここで、a4=a2, a3=a1, c2=c1 の時、式(１９)は、N2(Z)と同じゼロ点を持ち、この時、通過帯域内のノイズを最小とすることができる。
ここで、２つのデルタ・シグマ変調器に誤差がある場合について考える。簡単のため、
a4-a2=a3-a1=ΔA
c2=c1=c
とする。この場合、
N3(Z)=D2(Z)−D1(Z)+N1(Z)＝[1+(ΔA-2)Z-1+(cg2+ΔA(c-1)+1)]Z-2 ………（２０）
となる。この式（２０）から明らかなように、この項もデルタ・シグマ変調器に誤差があっても２次のノイズシェーピングがなされており、E１の量子化ノイズE１は結果として
N1(Z)N3(Z)/D1(Z)/D2(Z)
で表されるような４次のノイズシェーピングが施される。つまり、４次のノイズシェーピングを達成するためには、ＤＡ変換器１００から加算器３へ入力されるアナログ信号の帰還量とＤＡ変換器１０１から加算器１４へ入力されるアナログ信号の帰還量とが同じである必要はなく、多少差があってもよい。
図１０において、先行技術の構成でΔA＝０．０１の場合の量子化器８の量子化ノイズＥ１の特性を実線Ｓ２で示す。同図において、本発明の実施の形態の構成でΔA＝０．０１の場合の量子化器８の量子化ノイズＥ１の特性を破線Ｓ１で示す。破線Ｓ１と実線Ｓ２とを比較すると、明らかに本発明の方が量子化ノイズＥ１の影響が軽減されていることが理解される。
なお、長破線Ｓ３は量子化器１９の量子化ノイズＥ２の特性を示している。
したがって、従来の構成の構成に比べて、明らかに、特性の劣化は緩和される。
このことを、もう１つの目的としている。
図８（ａ），（ｂ）に本発明のデルタ・シグマ変調装置における量子化ノイズのスペクトラムを示す。量子化ノイズのゼロ点は、原点と、通過域の０．７〜０．８ぐらいの点とにあり、通過域のノイズを最小化することができる。
なお、図８において、ｆｓはサンプリング周波数を示し、ＯＳＲはオーバーサンプリング率（Over Sampling Ratio）のことである。ｆｓ／２＊ＯＳＲは実際にサンプリングされた周波数の1/2までの周波数を示している。ｆｂは通過帯域周波数を示す。周波数の単位はHzである。
また、図８（ｂ）では、通過域ｆｂは０〜２４ｋHzである。図ではノッチ点は１９ｋHzで、この時１９／２４＝０．７９程度となり、上記のように、０．７〜０．８くらいの点といっている。
図９は本発明の実施の形態のデルタ・シグマ変調装置による理想的なＳＮＲ（信号対ノイズ比）を示す。縦軸はＳＮ比（ｄＢ）を示し、横軸は入力信号レベル（ｄＢＦＳ）を示している。ＦＳはフルスケール（Full Scale）の略である。
さらに、本発明は、アナログの加算器や、ディジタルの加算器の数を従来のものに比べて、減らしている。例えば従来例では、加算器の数は６個であるのに対して、本発明では５個となって１個削減されている。アナログ加算器の減少は各変調器のミスマッチの減少を促すと同時に、容量の削減を通して、コストの削減となる。
また、ディジタル加算器の数の減少も演算語長の減少とともに、コスト削減につながる。
図６に積分器と量子化器の一例を示す。図６において、符号３０Ｂは電圧Ｖｉｎの入力端子を示し、符号２９Ｂは正の基準電圧＋ＶＲＥＦを入力する基準電圧端子を示し、符号３２Ｂは負の基準電圧−ＶＲＥＦを入力する基準電圧端子を示す。また、符号３４Ｂはサンプリングコンデンサ（容量値Ｃｓ）を示し、符号３３Ｂ,３６Ｂは量子化器からの帰還容量（容量値Ｃｒ）を示し、５５Ｂは積分容量（容量値Ｃｉ）を示している。また、符号５７Ｂは積分用オペアンプを示し、符号８は量子化器を示している。符号６０Ｂはコモン電圧を示し、符号４２Ｂ，４３Ｂ，４４Ｂ，５３Ｂ，３７Ｂ，３８Ｂ，３９Ｂ，４０Ｂ，５０Ｂ，５１Ｂ，５２Ｂ，４９Ｂはスイッチを示している。各スイッチ４２Ｂ，４３Ｂ，４４Ｂ，５３Ｂ，３７Ｂ，３８Ｂ，３９Ｂ，５０Ｂ，５１Ｂ，５２Ｂは、図１１に示すクロックφ１，φ１ｄ，φ２，φ２ｄによってオンオフが切り換わる。スイッチ４０Ｂ，４９Ｂは量子化器の出力値Ａ１０，Ｂ１０に応じてオンオフが切り換わる。
なお、量子化器８の出力値Ａ１０、Ｂ１０は、入力ＶｉｎのＰＤＭ（パルス密度変調）波としてとりだされる。
入力端子３０Ｂから電圧Ｖｉｎが与えられると、サンプリング期間（クロックφ１ｄのハイ期間）において、サンプリングコンデンサ３４Ｂに電荷がチャージされる。そして、積分期間（クロックφ２ｄのハイ期間）において、その電荷が積分容量５５Ｂに転送される。同様にクロックφ１ｄのハイ期間に帰還容量３３Ｂ，３６Ｂに蓄えられた電荷は量子化器８からの出力値Ａ１０，Ｂ１０の値に応じて、クロックφ２ｄのハイ期間にオペアンプ５７Ｂの入力部でサンプリングコンデンサ３４Ｂの電荷に対して加算されて、積分容量５５Ｂに転送される。この時、サンプリングコンデンサ３４Ｂ，帰還容量３３Ｂ，３６Ｂ，積分容量５５Ｂは製造バラツキなどがあり、必ずしも比率が一定に保たれるわけではない。また、各段のデルタ・シグマ変調器間の相対値の不一致も存在するため、理想特性を出すことは難しい。このことが、カスケード接続型のデルタ・シグマ変調器の場合、深刻な影響を特性に及ぼす。本発明の大きな目的の１つはこのことに対する特性劣化の影響を軽減することである。本発明の構成によれば、この特性劣化の影響を軽減することが可能となる。
なお、上記の各段のデルタ・シグマ変調器間の相対値の不一致というのは、容量比などによって決まる伝達関数の係数が、製造バラツキなどによって理想からずれ、１段目の伝達関数と、２段目の伝達関数の相対的な関係が理想からずれることを意味している。
また、φ１，φ２はノンオーバーラッピングパルスである。そして、φ１，φ２によって動作するスイッチは、ＣｓやＣｒに蓄えられた電荷を、確実に、積分容量Ｃｉに電荷を伝えるためのスイッチである。φ１ｄ，φ２ｄはφ１，φ２から少しおくれたパルスであり、このことによってより確実に電荷の漏れを防ぐことができる。
図７には、全差動型のデルタ・シグマ変調器における積分器と量子化器の一例を示す。全差動型のデルタ・シグマ変調器は歪や、同相ノイズの除去などに有利である。以下図７をもとに説明する。
図７において、符号８は量子化器を示している。符号３０Ｃは正相入力電圧Ｖｉｎｐが加えられる正相入力端子を示している。符号３１Ｃは逆相入力電圧Ｖｉｎｎが加えられる逆相入力端子を示している。符号２９Ｃは正の基準電圧＋ＶＲＥＦが加えられる正相基準電圧端子を示し、符号３２Ｃは負の基準電圧−ＶＲＥＦが加えられる逆相基準電圧端子を示している。符号３４Ｃ，３５Ｃはサンプリングコンデンサ（容量Ｃｓ）を示し、符号３３Ｃ，３６Ｃは量子化器８からの帰還容量（容量Ｃｒ）を示し、符号５５Ｃ，５６Ｃは積分容量（容量Ｃｓ）を示している。符号５７Ｃは積分用オペアンプを示している。符号３７Ｃ〜５４Ｃ，５８Ｃ，５９Ｃはそれぞれスイッチを示している。
正相入力端子３０Ｃおよび逆相入力端子３１Ｃに正相入力電圧Ｖｉｎｐおよび逆相入力電圧Ｖｉｎｎが与えられると、サンプリング期間φ１ｄにサンプリングコンデンサ３４Ｃ，３５Ｃに電荷がチャージされ、積分期間φ２ｄにその電荷がそれぞれ積分容量５５Ｃ，５６Ｃに転送される。同様に、サンプリング期間φ１ｄに帰還容量３３Ｃ，３６Ｃに蓄えられた電荷は量子化器８からの値Ａ１０もしくはＢ１０に応じて積分期間φ２ｄにオペアンプ５７Ｃの入力部で、サンプリングコンデンサ３４Ｃ，３５Ｃにチャージされた電荷と加算され、積分容量５５Ｃ，５６Ｃに転送される。
この時、容量３３Ｃ，３４Ｃ，３５Ｃ，３６Ｃ，５５Ｃ，５７Ｃは製造バラツキなどで、必ずしも比率が一定に保たれるわけではなく、また、各段の変調器間の相対値の不一致も存在するため、理想特性を出すことは難しい。このことが、カスケード接続型のデルタ・シグマ変調器の場合、深刻な影響を特性に及ぼす。本発明の大きな目的の１つはこのことに対する特性劣化の影響を軽減することである。本発明の構成によれば、この特性劣化の影響を軽減することが可能となる。
なお、φ１，φ２はノンオーバーラッピングパルスである。そして、φ１，φ２によって動作するスイッチは、ＣｓやＣｒに蓄えられた電荷を、確実に、積分容量Ｃｉに電荷を伝えるためのスイッチである。φ１ｄ，φ２ｄはφ１，φ２から少しおくれたパルスであり、このことによってより確実に電荷の漏れを防ぐことができる。
図１の構成において、第２の積分器からの帰還のないものも、本発明に含まれる。つまり、演算器２０による帰還経路が省かれたものも、本発明に含まれる。この状態は、式(２０)でg２=０の場合であり、ノッチ特性は有しない（請求項３参照）。この時も、後段の量子化器１９の量子化ノイズは４次の高周波域への整形がなされる。
式（２０）において、Ｄ１(Z)＝Ｄ２(Z)、Ｎ１(Z)＝Ｎ２(Z)とすると、構成としてはもっとも簡単なものとなるが、量子化器１も、量子化器２も同じ４次のノイズシェーピングをかけることができる（請求項４参照）。
上記したように、ノッチ特性を有していないものも、本発明に含まれるが、ノッチ特性のない本発明の構成（図１から演算器２０を省いたもの）と、従来例（図３）の構成とを比べたときに、従来例図３の加算器２８が不要となっている。
デルタ・シグマ変調器は、上記の実施の形態では、２次構成であったが、３次以上の構成であってもよい。
本発明にかかるデルタ・シグマ変調装置は、先行する２次のデルタ・シグマ変調器の量子化器の入力を直接次段のノッチ付き２次のデルタ・シグマ変調器に接続し、初段の量子化器のノイズを最小化した四次ノイズシェーピングすることによって高ＳＮ比を実現可能とするデルタ・シグマ変調装置を提供することができ、またカスケード型の欠点でもある各段の変調器の不一致に対する特性劣化を軽減するとともに、コストの低減も実現することができるデルタ・シグマ変調装置を提供できるという効果を有し、音声や通信分野等で使用されるデルタ・シグマ型アナログ・ディジタル（ＡＤ）変換器等として有用である。
本発明の実施の形態におけるデルタ・シグマ変調装置の構成を示すブロック図である。 デルタ・シグマ変調装置の先行技術を示すブロック図である。 デルタ・シグマ変調装置の先行技術の具体的な回路構成の第１の例を示すブロック図である。 デルタ・シグマ変調装置の先行技術の具体的な回路構成の第２の例を示すブロック図である。 ２次ノッチ特性を有するデルタ・シグマ変調器の構成を示すブロック図である。 積分器と量子化器の第１の具体例を示す回路図である。 積分器と量子化器の第２の具体例を示す回路図である。 本発明のデルタ・シグマ変調装置における量子化ノイズのスペクトラムを示す特性図である。 本発明のデルタ・シグマ変調装置における理想的なＳＮ比を示す特性図である。 本発明および先行技術のデルタ・シグマ変調装置における量子化ノイズのスペクトラムを示す特性図である。 図６の積分器の動作を示すタイムチャートである。
符号の説明
１ 入力端子
２,４,１１,１２,１３,１５,２０,２１,２２,２５ 演算器
１００,１０１ ＤＡ変換器
３,６,１４,１７,２６,２８,２９Ａ,Ｆ 加算器
５,７,１６,１８ 積分器
８,１９ 量子化器
９,１０ 遅延器
２３,２４,Δ１,Δ２ 微分器
２７ 出力端子
２９Ｂ，３２Ｂ 基準電圧端子
３０Ｂ 入力端子
２９Ｃ 正相基準電圧端子
３２Ｃ 逆相基準電圧端子
３０Ｃ 正相入力端子
３１Ｃ 逆相入力端子
３４Ｂ，３４Ｃ,３５Ｃ サンプリング容量
３３Ｂ，３６Ｂ，３３Ｃ,３６Ｃ 帰還容量
５５Ｂ，５５Ｃ,５６Ｃ 積分容量
３７Ｂ,３８Ｂ,３９Ｂ,４０Ｂ,４２Ｂ,４３Ｂ スイッチ
４４Ｂ,４９Ｂ，５０Ｂ,５１Ｂ,５２Ｂ,５３Ｂ スイッチ
３７Ｃ,３８Ｃ,３９Ｃ,４０Ｃ,４１Ｃ,４２Ｃ スイッチ
４３Ｃ,４４Ｃ,４５Ｃ,４６Ｃ,４７Ｃ,４８Ｃ,４９Ｃ スイッチ
５０Ｃ,５１Ｃ,５２Ｃ,５３Ｃ,５４Ｃ,５８Ｃ,５９Ｃ スイッチ
６０Ｂ，６０Ｃ 接地端子
５７Ｂ，５７Ｃ オペアンプ

Claims (4)

  1. 第１および第２の加算器と、第１および第２の積分器と、第１の量子化器と、第１のＤＡ変換器とを含む第１のデルタ・シグマ変調器と、
    第３および第４の加算器と、第３および第４の積分器と、第２の量子化器と、第２のＤＡ変換器とを含む第２のデルタ・シグマ変調器と、
    前記第１のデルタ・シグマ変調器の出力信号と前記第２のデルタ・シグマ変調器の出力信号を合成する信号合成器とを備え、
    前記第１の加算器は、外部から入力されるアナログ入力信号から前記第１のＤＡ変換器のアナログ出力信号を減じ、
    前記第１の積分器は、前記第１の加算器のアナログ出力信号を積分し、
    前記第２の加算器は、前記第１の積分器のアナログ出力信号から前記第１のＤＡ変換器のアナログ出力信号を減じ、
    前記第２の積分器は、前記第２の加算器のアナログ出力信号を積分し、
    前記第１の量子化器は、前記第２の積分器のアナログ出力信号に応じたディジタル信号を出力し、
    前記第１のＤＡ変換器は、前記第１の量子化器のディジタル出力信号に応じたアナログ信号を出力して前記第１および第２の加算器へ入力し、
    前記第３の加算器は、前記第２の積分器のアナログ出力信号から前記第２のＤＡ変換器のアナログ出力信号と前記第４の積分器のアナログ出力信号とを減じ、
    前記第３の積分器は、前記第３の加算器のアナログ出力信号を積分し、
    前記第４の加算器は、前記第３の積分器のアナログ出力信号から前記第２のＤＡ変換器の出力信号を減じ、
    前記第４の積分器は、前記第４の加算器のアナログ出力信号を積分し、
    前記第２の量子化器は、前記第４の積分器のアナログ出力信号に応じたディジタル信号を出力し、
    前記第２のＤＡ変換器は、前記第２の量子化器のディジタル出力信号に応じたアナログ信号を出力して前記第３および第４の加算器へ入力し、
    前記信号合成器は、前記第１の量子化器のディジタル出力信号を遅延した信号と、前記第２の量子化器のディジタル出力信号を微分しスケーリングした信号とを加算して出力することを特徴とするデルタ・シグマ変調装置。
  2. 第１の量子化器から前記第１の加算器へ入力されるアナログ信号の帰還量と前記第２の量子化器から前記第３の加算器へ入力されるアナログ信号の帰還量とが同じである請求項１記載のデルタ・シグマ変調装置。
  3. 第１および第２の加算器と、第１および第２の積分器と、第１の量子化器と、第１のＤＡ変換器とを含む第１のデルタ・シグマ変調器と、
    第３および第４の加算器と、第３および第４の積分器と、第２の量子化器と、第２のＤＡ変換器とを含む第２のデルタ・シグマ変調器と、
    前記第１のデルタ・シグマ変調器の出力信号と前記第２のデルタ・シグマ変調器の出力信号を合成する信号合成器とを備え、
    前記第１の加算器は、外部から入力されるアナログ入力信号から前記第１のＤＡ変換器のアナログ出力信号を減じ、
    前記第１の積分器は、前記第１の加算器のアナログ出力信号を積分し、
    前記第２の加算器は、前記第１の積分器のアナログ出力信号から前記第１のＤＡ変換器のアナログ出力信号を減じ、
    前記第２の積分器は、前記第２の加算器のアナログ出力信号を積分し、
    前記第１の量子化器は、前記第２の積分器のアナログ出力信号に応じたディジタル信号を出力し、
    前記第１のＤＡ変換器は、前記第１の量子化器のディジタル出力信号に応じたアナログ信号を出力して前記第１および第２の加算器へ入力し、
    前記第３の加算器は、前記第２の積分器のアナログ出力信号から前記第２のＤＡ変換器のアナログ出力信号を減じ、
    前記第３の積分器は、前記第３の加算器のアナログ出力信号を積分し、
    前記第４の加算器は、前記第３の積分器のアナログ出力信号から前記第２のＤＡ変換器の出力信号を減じ、
    前記第４の積分器は、前記第４の加算器のアナログ出力信号を積分し、
    前記第２の量子化器は、前記第４の積分器のアナログ出力信号に応じたディジタル信号を出力し、
    前記第２のＤＡ変換器は、前記第２の量子化器のディジタル出力信号に応じたアナログ信号を出力して前記第３および第４の加算器へ入力し、
    前記信号合成器は、前記第１の量子化器のディジタル出力信号を遅延した信号と、前記第２の量子化器のディジタル出力信号を微分しスケーリングした信号とを加算して出力することを特徴とするデルタ・シグマ変調装置。
  4. 第１の量子化器から前記第１の加算器へ入力されるアナログ信号の帰還量と前記第２の量子化器から前記第３の加算器へ入力されるアナログ信号の帰還量とが同じである請求項３記載のデルタ・シグマ変調装置。
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