JP3712083B2 - 内部電源電位供給回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、所定の負荷に内部電源電位を供給する内部電源電位供給回路に関する。
【０００２】
【従来の技術】
図９８は従来の半導体装置における内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１を介して内部電源電位ＶＣＩとして負荷１１に与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として内部電源電位ＶＣＩを受け、その比較結果に基づく制御信号Ｓ１をＰＭＯＳトランジスタＱ１のゲートに与える。
【０００３】
このような構成において、内部電源電位ＶＣＩが基準電位Ｖrefに対して低い電位になった場合はコンパレータ１の制御信号Ｓ１は低電位側に振れ、ＰＭＯＳトランジスタＱ１がより強くオンし、外部電源電位ＶＣＥからの電流供給能力が増大するのため、低下した内部電源電位ＶＣＩを上昇させようとして働く。逆に、内部電源電位ＶＣＩが基準電位Ｖrefに対して高い電位になった場合はコンパレータ１の制御信号Ｓ１は高電位側に振れ、ＰＭＯＳトランジスタがより弱くオンし、外部電源電位ＶＣＥからの電流供給能力がストップするので上昇した内部電源電位ＶＣＩをこれ以上上昇させまいとする。ここで、コンパレータ１の内部構成は、カレントミラーを用いた差動増幅器等で構成されれば良い。このように、内部電源電位供給回路は、基準電位Ｖrefと等しい電位の内部電源電位ＶＣＩを供給することができる。
【０００４】
図９９は、従来の半導体装置における他の内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１を介して内部電源電位ＶＣＩとして負荷１１に与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＶＣＩを受ける。
【０００５】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１１及び抵抗Ｒ１２を介して接地される。そして、内部電源電位ＶＣＩを抵抗Ｒ１１及び抵抗Ｒ１２で分圧した電圧が分圧内部電源電位ＤＶＣＩとしてコンパレータ１の正入力に与えられる。
【０００６】
この場合の利点は、コンパレータ１の動作点を自由に選ぶことができるので、内部電源電位ＶＣＩと外部電源電位ＶＣＥの設定条件にかかわらず、コンパレータ１の特性を良好に保つことができる。図９８の構成であれば、外部電源電位ＶＣＥに対して、内部電源電位ＶＣＩとの差が小さいとコンパレータ１の特性が劣化し、動作遅延や内部電源電位ＶＣＩの一時的な低下幅が大きくなる。
【０００７】
図９９のような構成においては、一定の基準電位Ｖrefのもとでは、安定的に内部電源電位ＶＣＩを供給することができる。
【０００８】
図１００は図９９で示した構成の問題点を指摘したグラフである。図１００は、（Ｒ１１＋Ｒ１２）／Ｒ１２＝３／２の場合を示している。図１００に示すように、基準電位Ｖrefが外部電源電位ＶＣＥの変化に追従して上昇する区間Ｔ１１を設定した場合、この区間Ｔ１１において、内部電源電位ＶＣＩも外部電源電位ＶＣＥの変化に対して追随して上昇するが、外部電源電位ＶＣＥの上昇に伴い内部電源電位ＶＣＩは外部電源電位ＶＣＥに近接する傾向を示し、内部電源電位ＶＣＩが必要以上に上昇しすぎ、その結果、消費電流の増大や、信頼性低下を引き起こす危険性があるという問題点があった。
【０００９】
また、抵抗Ｒ１１及び抵抗Ｒ１２はそれぞれその抵抗値が固定であるため、内部電源電位ＶＣＩが固定されてしまうという問題点があった。
【００１０】
【発明が解決しようとする課題】
このように、従来の内部電源電位供給回路においては、外部電源電位の変動に伴い、回路の性能劣化を招き、精度良く内部電源電位を可変に供給することができないという問題点があった。
【００１１】
この発明は上記問題点を解決するためになされたもので、内部電源電位を精度良くあるいは可変に供給することができる内部電源電位供給回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１、請求項２、請求項３、請求項５、請求項９及び請求項１０記載の内部電源電位供給回路は、所定の負荷に内部電源電位を供給する回路であって、一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを少なくとも備えて構成される。
【００１３】
また、請求項１０記載の内部電源電位供給回路は、前記抵抗成分は抵抗制御信号を受け、前記抵抗制御信号に基づきその抵抗値が変化するように構成している。
【００１８】
また、請求項１記載の内部電源電位供給回路のように、前記電流供給手段は、前記抵抗成分の他端と固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、活性状態時に、前記抵抗成分の他端と前記固定電位との間に第２の部分電流を供給する第２の部分電流供給手段とを備え、前記第２の部分電流供給手段は電流制御信号を受け、前記電流制御信号に基づき活性／非活性が制御されてもよい。
【００１９】
また、請求項２記載の内部電源電位供給回路のように、前記電流供給手段は、前記抵抗成分の他端と前記固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、活性状態時に、前記外部電源電位と抵抗成分の他端との間に第２の部分電流を供給する第２の部分電流供給手段とを備え、前記第２の部分電流供給手段は電流制御信号を受け、該電流制御信号に基づき活性／非活性が制御されるように構成してもよい。
【００２６】
また、請求項３記載の内部電源電位供給回路のように、前記比較回路は、少なくとも１つのトランジスタより構成され、前記少なくとも１つのトランジスタの平面構造は、活性領域と、前記活性領域上に少なくとも一部が設けられ、所定の方向に所定距離を隔てて形成される第１及び第２の部分制御電極領域とを有する制御電極領域とを備え、前記第１及び第２の部分制御電極領域間に位置する前記活性領域が一方電極領域として規定され、前記第１及び第２の部分制御電極領域それぞれに隣接し、前記一方電極領域と反対方向に位置する前記活性領域が第１及び第２の他方電極領域として規定され、前記制御電極領域、一方電極領域並びに第１及び第２の他方電極領域とにより、前記少なくとも１つのトランジスタを構成してもよい。
【００２８】
この発明に係る請求項４記載の半導体装置は、接地レベルと異なる外部電源電圧を受けるリードフレームと、第１のワイヤを介して接続される第１のパッドと、前記第１のパッドと分離して形成され、前記第１のワイヤとは異なる第２のワイヤを介して前記リードフレームに接続される第２のパットと、所定の負荷に内部電源電位を供給する内部電源電位供給回路とを備え、前記内部電源電位供給回路は、前記第１のパッドを介して第１の外部電源を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、前記内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備え、前記比較回路は前記第２のパッドを介して第２の外部電源をさらに受け、前記第２の外部電源を駆動電源としている。
【００３７】
また、請求項５記載の内部電源電位供給回路のように、一端に外部電源電位を受け、他端から所定の電流を供給する基準電位設定用電流供給手段と、一端が前記基準電位設定用電流供給手段の他端に接続され、他端が前記固定電位に接続される基準電位設定用抵抗成分とをさらに備え、前記基準電位設定用抵抗成分は、各々が一端から他端にかけて並列に接続された複数の基準電位設定用部分抵抗性素子からなり、前記複数の基準電位設定用部分抵抗性素子のうち少なくとも１つの基準電位設定用部分抵抗性素子に対応して設けられ、前記少なくとも１つの基準電位設定用部分抵抗性素子の有効／無効を選択する基準電位設定用抵抗選択手段をさらに備え、前記基準電位設定用抵抗成分の一端より得られる電位を前記基準電位として前記比較回路に与えるようにしてもよい。
【００３８】
この発明に係る請求項６記載の内部電源電位供給回路は、少なくとも１つの負荷に内部電源電位を供給する回路であって、一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記少なくとも１つの負荷に付与する内部電源電位付与手段と、前記内部電源電位付与手段が供給する内部電源電位に関連した関連内部電源電位と、前記少なくとも１つの負荷に関連した関連負荷電位とを受け、両者のうち、固定電位との電位差が小さい方を比較電位として出力する比較電位選択手段と前記比較電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備えて構成される。
【００３９】
また、請求項７記載の内部電源電位供給回路のように、前記少なくとも１つのの負荷は、第１の負荷及び第２の負荷を含み、前記第１の負荷に対応して設けられ、一端が前記内部電源電位付与手段の他端に接続される第１の抵抗成分と、前記第１の負荷に対応して設けられ、前記第１の抵抗成分の他端と前記固定電位との間に所定の電流を供給する第１の電流供給手段と、前記第２の負荷に対応して設けられ、一端が前記内部電源電位付与手段の他端に接続され、前記第１の抵抗成分と同一の抵抗値を有する第２の抵抗成分と、前記第２の負荷に対応して設けられ、前記第２の抵抗成分の他端と前記固定電位との間に前記所定の電流を供給する第２の電流供給手段とをさらに備え、前記関連内部電源電位は第１の抵抗成分の他端より得られる第１の分圧内部電源電位を含み、前記関連負荷電位は前記第２の抵抗成分の他端より得られる第２の分圧内部電源電位を含むように構成してもよい。
【００４０】
また、請求項８記載の内部電源電位供給回路のように、前記関連内部電源電位は前記内部電源電位供給手段の他端の電位に関連した出力時関連内部電源電位を含み、前記関連負荷電位は前記少なくとも１つの負荷が実際に受ける電位に関連した実関連負荷電位を含んで構成してもよい。
【００４１】
また、請求項９記載の内部電源電位供給回路のように、前記所定の負荷が実際に受ける電位である実負荷電位に基づき、前記抵抗制御信号を出力する抵抗制御信号出力手段をさらに備えてもよい。
【００４２】
また、請求項１０記載の内部電源電位供給回路のように、前記所定の負荷が実際に受ける電位である実負荷電位に基づき、前記所定の電流の電流量を制御する電流制御手段をさらに備えてもよい。
【００５４】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜基本構成＞
図１はこの発明の実施の形態１である内部電源電位供給回路の基本構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【００５５】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端と接地レベルとの間に電流源２が設けられる。そして、抵抗Ｒ１の他端であるノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【００５６】
このような構成において、分圧内部電源電位ＤＣＩは、内部電源電位ＶＣＩが電流源２による電流Ｉ２の電流量と抵抗Ｒ１の抵抗値とで決定する電位分低下した値となる。したがって、電流源２が常に一定の電流Ｉ２を引き抜いている状態であれば、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差は常に一定となり、外部電源電位ＶＣＥによる依存性はなくなる。
【００５７】
図２は実施の形態１の基本構成の動作を示すグラフである。内部電源電位ＶＣＩと基準電位Ｖrefとの電位差ΔＶ１は一定になるため、同図に示すように、基準電位Ｖrefが外部電源電位ＶＣＥの変化に追従して上昇する区間Ｔ１２を設定した場合、この区間Ｔ１２において、外部電源電位ＶＣＥの上昇に関係なく内部電源電位ＶＣＩと外部電源電位ＶＣＥとの電位差ΔＶ２が一定となる。
【００５８】
このように、実施の形態１の基本構成の内部電源電位供給回路は、外部電源電位ＶＣＥに対して常に一定の電位差を有する、常に安定した内部電源電位ＶＣＩを供給することができる。
【００５９】
＜第１の態様＞
図３は、この発明の実施の形態１の第１の態様の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【００６０】
ＰＭＯＳトランジスタＱ１のドレインはＰＭＯＳトランジスタＱ２のソースに接続され、ＰＭＯＳトランジスタＱ２のドレインは電流Ｉ２を供給する電流源２を介して接地される。そして、ＰＭＯＳトランジスタＱ２のドレインであるノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【００６１】
一方、外部電源電位ＶＣＥ，接地レベル間に、電流Ｉ３を供給する定電流源３及びＰＭＯＳトランジスタＱ３が設けられ、ＰＭＯＳトランジスタＱ３のソースは接地される。そして、ＰＭＯＳトランジスタＱ３のソースであるノードＮ２より得られる固定電圧Ｖ３がＰＭＯＳトランジスタＱ２のゲートに付与される。
【００６２】
このような構成において、ＰＭＯＳトランジスタＱ３のゲートには、固定電位Ｖ３が付与されており、ＰＭＯＳトランジスタＱ３は一定のオン抵抗でオン状態を維持する。
【００６３】
このように、実施の形態１の第１の態様の内部電源電位供給回路は、実施の形態１の抵抗Ｒ１に換えてＰＭＯＳトランジスタＱ２を構成した場合を示すものであり、実施の形態１と同様の働きをし同様な効果を奏する。
【００６４】
なお、固定電位Ｖ３としては、図３の構成に限定されず、例えば、ＧＮＤレベルのような、外部から供給される電位でも、内部で発生される電位でも良い。
【００６５】
＜第２の態様＞
図４は実施の形態１の第２の態様である内部電源電位供給回路の構成を示す回路図である。第２の態様は第１の態様の電流源３及びＰＭＯＳトランジスタＱ３からなる固定電圧Ｖ３を発生する回路に置き換えて制御電圧Ｖ４を発生する制御回路４を設けた構成である。他の構成は実施の形態１と同様である。
【００６６】
制御回路４は、温度、外部電源電位ＶＣＥ、環境等を制御パラメータとして、制御パラメータに基づき、制御電圧Ｖ４をＰＭＯＳトランジスタＱ２のゲートに出力する。
【００６７】
そして、この制御電圧Ｖ４が変化した分だけ、ＰＭＯＳトランジスタＱ２の抵抗状態が変化するため、分圧内部電源電位ＤＣＩが変化する。本構成の場合、ＰＭＯＳトランジスタＱ２を抵抗性素子として利用しているため、制御電圧Ｖ４が上昇する方向は、ＰＭＯＳトランジスタＱ２による分圧抵抗が増大する方向となり、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差が大きくなる。つまり、基準電位Ｖrefが同じ場合、制御電圧Ｖ４が上昇すれば、もとの状態に比べて内部電源電位ＶＣＩは上昇することとなる。制御電圧Ｖ４が降下した場合は、この逆となる。
【００６８】
図５は制御回路４の一具体例を示した回路図である。同図に示すように、制御回路４は、外部電源電位ＶＣＥ，接地レベル間に設けられる電流源３及び抵抗Ｒ２から構成される。そして、電流源３と抵抗Ｒ２との間のノードＮ２より得られる電位が制御電圧Ｖ４となる。抵抗Ｒ２はその抵抗値が温度依存性を有し、温度上昇とともに抵抗値が上昇する。
【００６９】
このような構成において、その抵抗値に温度依存を有する抵抗Ｒ２に電流源３からの電流を流し込んで発生する制御回路４の制御電圧Ｖ４がＰＭＯＳトランジスタＱ２に与えられる。
【００７０】
ここで、温度が上昇すると、図６に示すように、ＰＭＯＳトランジスタＱ２のゲート電位が上昇し、それにしたがってＰＭＯＳトランジスタＱ２のオン抵抗値が上昇する。このＰＭＯＳトランジスタＱ２に電流源２による電流Ｉ２が流れているため、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差が大きくなる。この時、基準電位Ｖrefが一定であれば、図６に示すように、内部電源電位ＶＣＩが上昇する。
【００７１】
この作用は、高温での内部回路動作の遅延補償などに用いられる。高温では、トランジスタのパフォーマンスが低下するため、通常、回路動作スピードが低下する。これを、リカバリするため、内部電源電位ＶＣＩを上昇させれば、内部電源電位ＶＣＩを受けて動作する（負荷１１中の）トランジスタのパフォーマンスは向上し、動作遅延の増加を抑えることができる。
【００７２】
＜第３の態様＞
図７は、実施の形態１の第３の態様を示す回路図である。第３の態様は第１の態様の電流源３及びＰＭＯＳトランジスタＱ３からなる固定電圧Ｖ３を発生する回路に置き換えて制御電圧Ｖ６を発生するゲート電位発生回路６及び制御回路５を設けた構成である。他の構成は実施の形態１と同様である。
【００７３】
ゲート電位発生回路６は制御回路５からの制御信号Ｓ５に基づき、制御電圧Ｖ６をＰＭＯＳトランジスタＱ２のゲート電位として出力する。したがって、第３の態様は、第２の態様と同様に、基準電位Ｖrefが一定の場合に、制御電圧Ｖ６によって、内部電源電位ＶＣＩを変化させることができる。
【００７４】
図８はゲート電位発生回路６の具体例を示した回路図である。同図に示すように、ゲート電位発生回路６は、外部電源電位ＶＣＥ，接地レベル間に直列に設けられる電流源３、抵抗Ｒ２１及び抵抗Ｒ２２から構成される。そして、抵抗Ｒ２１の一端から他端にかけてＮＭＯＳトランジスタＱ４が設けられ、ＮＭＯＳトランジスタＱ４のゲートに制御信号Ｓ５が付与される。
【００７５】
図９は図８で示した回路の動作を示すタイミング図である。同図に示すように、期間Ｔ１以外の通常の期間は、制御信号Ｓ５を“Ｈ”に設定して、ＮＭＯＳトランジスタＱ４をオンさせることにより、抵抗Ｒ２１を無効にして、通常時の制御電圧Ｖ６で内部電源電位ＶＣＩを設定する。そして、期間Ｔ１中に、制御信号Ｓ５を“Ｌ”に設定して、ＮＭＯＳトランジスタＱ４をオフさせることにより、抵抗Ｒ２１を有効にし制御電圧Ｖ６を上昇させて、内部電源電位ＶＣＩを上昇させる。なお、図９に示すように、基準電位Ｖrefは一定である。
【００７６】
上記した作用は、高速での内部回路動作の遅延補償などに用いられる。高速動作では、内部電源電位ＶＣＩを受けて動作する（負荷１１の）内部回路の動作電流が増大し、それに伴い内部電源電位ＶＣＩが一時的にドロップし、内部回路のトランジスタのパフォーマンスが低下するため、通常、回路動作スピードが低下する。
【００７７】
これを、リカバリするため、内部電源電位ＶＣＩを上昇させて内部回路のトランジスタのパフォーマンスを向上させることにおり、内部回路の動作遅延を抑えることができる。図８の回路では、高速動作の必要な時期に制御信号Ｓ５を“Ｌ”レベルにして高速モードにすることにより、ＰＭＯＳトランジスタＱ２のゲート電位を上昇させ、内部電源電位ＶＣＩを上昇させている。
【００７８】
＜＜実施の形態２＞＞
図１０は、この発明の実施の形態２の内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【００７９】
ＰＭＯＳトランジスタＱ１のドレインと電流Ｉ２を供給する電流源２の一端との間に、７段直列接続のＰＭＯＳトランジスタＱ１１〜Ｑ１７が介挿される。そして、ＰＭＯＳトランジスタＱ１１〜Ｑ１７それぞれのソース，ドレイン間にスイッチＳＷ１〜ＳＷ７が設けられる。ＰＭＯＳトランジスタＱ１１〜Ｑ１７のゲートに固定電圧ＶＥ１が与えられる。この固定電圧ＶＥ１は、外部電源電位ＶＣＥと接地レベルとの間の中間電位でも良いし、接地レベルでも良い。スイッチＳＷ１〜ＳＷ７はそれぞれオン時に対応のトランジスタのソース，ドレイン間を短絡して、そのトランジスタを無効にし、オフ時に対応のトランジスタを有効にする。電流源２の他端は接地レベルに接続される。
【００８０】
そして、ＰＭＯＳトランジスタＱ１７のドレインと電流源２の一端との間のノードＮ３より得られる電位が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【００８１】
このような構成の実施の形態２の内部電源電位供給回路は、スイッチＳＷ１〜ＳＷ７の中でオン状態にするスイッチの個数により、ＰＭＯＳトランジスタＱ１１〜Ｑ１７のうち、有効となるＰＭＯＳトランジスタの段数が決定される。したがって、有効とされたＰＭＯＳトランジスタを抵抗性素子として電流が流れることにより、電位ドロップが発生し、この電位ドロップ分だけ分圧内部電源電位ＤＣＩは内部電源電位ＶＣＩよりも低い電位となる。
【００８２】
図１０の例では、４個のスイッチＳＷ１〜ＳＷ４がオン状態にあり、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１４のソース，ドレイン間を短絡して、抵抗として働かないように無効にしている。逆に３個のスイッチＳＷ５〜ＳＷ７がオフして、ＰＭＯＳトランジスタＱ１５〜Ｑ１７を抵抗性素子として有効にしている。
【００８３】
スイッチＳＷ１〜ＳＷ７をオフさせる数が増加すれば、有効にするＰＭＯＳトランジスタの段数が増加して、その抵抗値が増大するため、内部電源電位ＶＣＩは上昇し、逆にスイッチＳＷ１〜ＳＷ７をオンさせる数が増加すれば、有効にするＰＭＯＳトランジスタの段数が減少して、その抵抗値が減少するため、内部電源電位ＶＣＩは低下する。このように、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７のトータルな抵抗値をスイッチＳＷ１〜ＳＷ７のオン／オフにより可変設定することにより、内部電源電位ＶＣＩを自由に変化させることができる。
【００８４】
図１１は、図１０の回路のスイッチＳＷ１〜ＳＷ７の第１の具体例を示す回路図である。同図に示すように、スイッチＳＷ１〜ＳＷ７をＰＭＯＳトランジスタＱ２１〜Ｑ２７により構成している。
【００８５】
ＰＭＯＳトランジスタＱ２１〜Ｑ２７はスイッチ信号ＳＳ１〜ＳＳ７をゲートに受ける。そして、ＰＭＯＳトランジスタＱ２１〜Ｑ２７はそれぞれＰＭＯＳトランジスタＱ１１〜Ｑ１７に対して並列に接続される。
【００８６】
スイッチ信号ＳＳ１〜ＳＳ７はＤＣ的に固定された信号であり、スイッチ信号ＳＳｉ（ｉ＝１〜７のいずれか）が“Ｈ”のとき、ＰＭＯＳトランジスタＱ２ｉがオフして、対応のＰＭＯＳトランジスタＱ１ｉを有効にし、スイッチ信号ＳＳｉが“Ｌ”のとき、ＰＭＯＳトランジスタＱ２ｉがオンして、対応のＰＭＯＳトランジスタＱ１ｉを無効にする。
【００８７】
図１２は、図１０の回路のスイッチＳＷ１〜ＳＷ７の第２の具体例を示す回路図である。同図に示すように、スイッチＳＷ１〜ＳＷ７をＰＭＯＳトランジスタＱ２１〜Ｑ２７により構成している。
【００８８】
ＰＭＯＳトランジスタＱ２１〜Ｑ２７は時系列信号ＳＴ１〜ＳＴ７をゲートに受ける。そして、ＰＭＯＳトランジスタＱ２１〜２７はそれぞれＰＭＯＳトランジスタＱ１１〜Ｑ１７に対して並列に接続される。
【００８９】
時系列信号ＳＴ１〜ＳＴ７は時間の経過とともに変化する信号であり、時系列信号ＳＴｉ（ｉ＝１〜７のいずれか）が“Ｈ”の期間は、ＰＭＯＳトランジスタＱ２ｉがオフして、対応のＰＭＯＳトランジスタＱ１ｉを有効にし、時系列信号ＳＴｉが“Ｌ”の期間は、ＰＭＯＳトランジスタＱ２ｉがオンして、対応のＰＭＯＳトランジスタＱ１ｉを無効にする。
【００９０】
＜＜実施の形態３＞＞
図１３はこの発明に実施の形態３による内部電源電位供給回路を示す回路図である。同図に示すように、電流源２に加えて、ノードＮ３，接地レベル間にもう一つの電流源７が設けられ、この電流源７は制御信号Ｓ７により活性／非活性が制御される。電流源７は活性状態時にノードＮ３から接地レベルにかけて電流Ｉ７を供給する。なお、他の構成は図１１で示した実施の形態２の第１の具体例と同様である。
【００９１】
このような構成において、実施の形態２の第１の具体例と同様、スイッチ信号ＳＳ１〜ＳＳ７により、ＰＭＯＳトランジスタＱ１のドレインとノードＮ３との間の抵抗値を決定する。
【００９２】
そして、制御信号Ｓ７により電流源７を活性／非活性を制御して、ＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を決定する。すなわち、電流源７の活性状態時はその電流量は電流Ｉ２と電流Ｉ７との電流量の和となり、電流源７の非活性状態時の電流量は電流Ｉ２の電流量となる。
【００９３】
本構成では、分圧内部電源電位ＤＣＩと内部電源電位ＶＣＩとの間の電位ドロップを変化させるために、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を変化させている。スイッチ信号ＳＳ１〜ＳＳ７及び固定電圧ＶＥ１が固定電圧で、抵抗性素子による抵抗値が同じ場合、そこに流す電流値が変化すれば、その両端に生じる電位差（ＶＣＩ−ＤＣＩ）は変化する。この時、一定の基準電位Ｖrefがコンパレータ１に入力されていれば、内部電源電位ＶＣＩは抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量の上昇に伴い上昇することになる。
【００９４】
このように、実施の形態３の内部電源電位供給回路は、抵抗性素子に流れる電流量を可変制御することにより、内部電源電位ＶＣＩを変化させることができる。なお、電流源７を活性／非活性を制御する制御信号Ｓ７は、ＤＣ的に実現されても良いし、時系列的に実現されてもよい。
【００９５】
なお、電流源７は、通常、非活性態で特別な場合に活性状態にしてもよく、逆に通常、活性状態で特別な場合に非活性状態にしてもよ。後者の場合には、通常動作時に比べ、特別な場合に引き抜き電流の大きさが減少することとなり、内部電源電位ＶＣＩは低下する。この動作は、例えば、ＤＲＡＭにおけるセルフリフレッシュモードのように高速性を要求しない動作モード時に内部電源電位ＶＣＩを下げて動作させたい場合などに有効である。内部電源電位ＶＣＩを低下させて動作させることにより、消費電流を減少させることができる。
【００９６】
抵抗性素子を流れる基準電流を増やしたり減少させたりして電位を制御する工夫は他のシステムにも応用できる。例えば、ＤＲＡＭの基板電位発生における動作制御などにも有効である。すなわち、基板電位と基準電位Ｖrefとを比較して、基板電位が設定値よりもずれていれば基板電位が設定値に近接するように動作させる制御を行うことが考えられる。この場合、基準電位Ｖrefを変化させたり、抵抗性素子を流れる基準電流を変化させたりすることにより、ＤＣ的にもしくは、一時的に設定電位を変化させることができる。
【００９７】
この動作は、例えば、ＤＲＡＭのセルフリフレッシュ動作において基板電位を浅く設定してメモリセルのリテンション特性を向上させ、リフレッシュ期間を長期化させることで、セルフリフレッシュモード動作中の消費電流を減少させることができる。これが可能であるのは、通常動作に比べ、セルフリフレッシュ動作期間は発生するノイズが少なく、安定的であるので、基板電位を浅く設定しても差し支えないからである。
【００９８】
逆に基板電位を深くしたい場合もある。例えば、ＤＲＡＭのメモリセルリテンション特性を調査する試験において、基板電位を通常よりも深く設定して、リテンション特性を劣化する方向に加速して試験時間を短くしたい場合等にも利用できる。
【００９９】
＜＜実施の形態４＞＞
図１４はこの発明に実施の形態４による内部電源電位供給回路を示す回路図である。同図に示すように、電流源２とは別に、外部電源電位ＶＣＥ，ノードＮ３間にもう一つの電流源８が設けられ、この電流源８は制御信号Ｓ８により活性／非活性が制御される。電流源８は活性状態時に外部電源電位ＶＣＥからノードＮ３にかけて電流Ｉ８を供給する。なお、他の構成は図１１で示した実施の形態２の第１の具体例と同様である。
【０１００】
このような構成において、実施の形態２の第１の具体例と同様、スイッチ信号ＳＳ１〜ＳＳ７により、ＰＭＯＳトランジスタＱ１のドレインとノードＮ３との間の抵抗値を決定する。
【０１０１】
そして、制御信号Ｓ８により電流源８を活性／非活性を制御して、ＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を決定する。すなわち、電流源８の活性状態時はその電流量は電流Ｉ２から電流Ｉ８の電流量を差し引いた電流量となり、電流源８の非活性状態時の電流量は電流Ｉ２の電流量となる。
【０１０２】
実施の形態４の構成では、実施の形態３と同様、分圧内部電源電位ＤＣＩと内部電源電位ＶＣＩとの間の電位ドロップを変化させるために、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を変化させている。スイッチ信号ＳＳ１〜ＳＳ７及び固定電圧ＶＥ１が固定電圧で、抵抗性素子による抵抗値が同じ場合、そこに流す電流値が変化すれば、その両端に生じる電位差（ＶＣＩ−ＤＣＩ）は変化する。この時、一定の基準電位Ｖrefがコンパレータ１に入力されていれば、内部電源電位ＶＣＩは抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量の減少に伴い下降することになる。
【０１０３】
このように、実施の形態４の内部電源電位供給回路は、抵抗性素子に流れる電流量を可変制御することにより、内部電源電位ＶＣＩを変化させることができる。なお、電流源８を活性／非活性を制御する制御信号Ｓ８は、ＤＣ的に実現されても良いし、時系列的に実現されてもよい。
【０１０４】
＜＜実施の形態５＞＞
図１５は、この発明の実施の形態５による内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、活性状態時に、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力しする。コンパレータ１は、制御信号ＳＣ１を受け、制御信号ＳＣ１が活性化を指示する“Ｈ”のとき、活性状態となり、制御信号ＳＣ１が非活性を指示する“Ｌ”のとき、非活性状態となり、制御信号Ｓ１の出力を停止する。
【０１０５】
ＰＭＯＳトランジスタＱ１のドレインはＰＭＯＳトランジスタＱ２のソースに接続され、ＰＭＯＳトランジスタＱ２のドレインにＮＭＯＳトランジスタＱ４のドレインが接続され、ＮＭＯＳトランジスタＱ４のソースが電流Ｉ２を供給する電流源２を介して接地される。そして、ＰＭＯＳトランジスタＱ２のドレインとＮＭＯＳトランジスタＱ４のドレインとの間のノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。また、ＰＭＯＳトランジスタＱ２のゲートには固定電圧ＶＥ２が与えられる。
【０１０６】
ＮＭＯＳトランジスタＱ４は制御信号ＳＣ１が“Ｈ”のときオンし、“Ｌ”のときオフする。ＮＭＯＳトランジスタＱ４のオン状態時にオン抵抗は無視できるレベルである。
【０１０７】
このような構成において、制御信号ＳＣ１が“Ｈ”のとき、分圧内部電源電位ＤＣＩは、内部電源電位ＶＣＩが電流源２による電流Ｉ２の電流量とＰＭＯＳトランジスタＱ２のオン抵抗の抵抗値とで決定する電位分低下した値となる。したがって、電流源２が常に一定の電流Ｉ２を引き抜いている状態であれば、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差は常に一定となり、外部電源電位ＶＣＥによる依存性はなくなる。
【０１０８】
そして、制御信号ＳＣ１が“Ｌ”のとき、コンパレータ１は非活性状態となり、内部電源電位供給回路は動作を停止する。このとき、ＮＭＯＳトランジスタＱ４がオフし、外部電源電位ＶＣＥ，接地レベル間を遮断して、貫通電流を防止し、消費電流を減少させることができる。また、コンパレータ１の非活性状態時には、コンパレータ１自身の消費電流を減少させることもできる。
【０１０９】
＜＜実施の形態６＞＞
図１６はこの発明の実施の形態６の内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１を介して内部電源電位ＶＣＩとして負荷１１に与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受ける。
【０１１０】
ＰＭＯＳトランジスタＱ１のドレインはＰＭＯＳトランジスタＱ２のソースに接続され、ＰＭＯＳトランジスタＱ２のドレインが電流Ｉ２を供給する電流源２を介して接地される。そして、ＰＭＯＳトランジスタＱ２のドレインと電流源２との間のノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【０１１１】
一方、内部電源電位ＶＣＩを受ける負荷１１は配線抵抗Ｒ３の一端に接続され、配線抵抗Ｒ３の他端は接地される。この配線抵抗Ｒ３の他端であるノードＮ４より得られる電位Ｖ１１がＰＭＯＳトランジスタＱ２のゲートに与えられる。
【０１１２】
実施の形態６の構成では、抵抗性素子であるＰＭＯＳトランジスタＱ２のオン抵抗値を負荷１１側の電位Ｖ１１により変更できる。すなわち、負荷１１の電源線の配線抵抗Ｒ３を利用して、変化させるようにしている。
【０１１３】
負荷１１が動作して、電流が流れると、その電流により、一時的に接地レベルが浮き上がる。これは接地レベル側の配線抵抗Ｒ３に電流が流れ込むために発生する電位差である。この電位差を電位Ｖ１１としてＰＭＯＳトランジスタＱ２のゲートに与えている。したがって、負荷１１が消費する電流が大きければ大きいほど生じる電位Ｖ１１は大きくなる。
【０１１４】
実施の形態６の内部電源電位供給回路は、配線抵抗Ｒ３より得られる電位Ｖ１１を抵抗性素子であるＰＭＯＳトランジスタＱ２のゲート電位として与えている。
【０１１５】
したがって、実施の形態６の内部電源電位供給回路は、負荷１１が大電流を消費する場合に自動的に電位Ｖ１１が上昇することにより、抵抗性素子の抵抗値が増大して、内部電源電位ＶＣＩを押し上げて負荷１１中の内部回路の動作遅延を抑えることができる。なお、配線抵抗Ｒ３としては、寄生的な電源線抵抗を利用しても良いし、抵抗性素子を用いてもよい。
【０１１６】
＜＜実施の形態７＞＞
図１７は、この発明の実施の形態７である内部電源電位供給回路を示す回路図である。同図に示すように、実施の形態７は、第１の内部電源電位供給回路１５及び第２の内部電源電位供給回路１６から構成される。第１の内部電源電位供給回路１５の内部構成は、図１５で示した実施の形態５の内部電源電位供給回路と同様であるため、説明を省略する。
【０１１７】
第２の内部電源電位供給回路１６は、コンパレータ１０、ＰＭＯＳトランジスタＱ１０、ＰＭＯＳトランジスタＱ２０及び電流源２０から構成される。外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１０のソースに接続され、ＰＭＯＳトランジスタＱ１０のドレインより内部電源電位ＶＣＩ２が負荷１１に付与される。このＰＭＯＳトランジスタＱ１０のゲートにコンパレータ１０から制御信号Ｓ１０が与えられる。コンパレータ１０は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩ２を受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩ２との比較結果に基づき制御信号Ｓ１０を出力する。
【０１１８】
ＰＭＯＳトランジスタＱ１０のドレインはＰＭＯＳトランジスタＱ２０のソースに接続され、ＰＭＯＳトランジスタＱ２０のドレインが電流Ｉ２０を供給する電流源２０を介して接地される。そして、ＰＭＯＳトランジスタＱ２０のドレインであるノードＮ５より得られる電圧が分圧内部電源電位ＤＣＩ２としてコンパレータ１０の正入力に与えられる。また、ＰＭＯＳトランジスタＱ２０のゲートには固定電圧ＶＥ３が与えられる。
【０１１９】
なお、第２の内部電源電位供給回路１６のＰＭＯＳトランジスタＱ１０のトランジスタサイズは、ＰＭＯＳトランジスタＱ１のトランジスタサイズの数十〜１００分の一に設定される。また、電流源２０が供給する電流Ｉ２０も電流源２が供給する電流Ｉ２の電流量よりも十分小さく設定される。
【０１２０】
したがって、第１の内部電源電位供給回路１５は動作時（活性状態時）の消費電流が比較的大きく、内部電源電位ＶＣＩ用の供給電流も大きい。一方、第２の内部電源電位供給回路１６は動作時の消費電流が比較的少なく、内部電源電位ＶＣＩ２用の供給電流も少ない。
【０１２１】
このような構成において、負荷１１を有するチップが通常動作を行わない非活性状態のとき、制御信号ＳＣ１を“Ｌ”にし、第１の内部電源電位供給回路１５を非活性状態にして、第２の内部電源電位供給回路１６によって供給される内部電源電位ＶＣＩ２のみを負荷１１に付与する。チップが非活性状態の時は第２の内部電源電位供給回路１６によって供給される内部電源電位ＶＣＩ２で十分である。
【０１２２】
このとき、第１の内部電源電位供給回路１５は、外部電源電位ＶＣＥ，接地レベル間を遮断して、貫通電流を防止し、消費電流を減少させることができる。また、コンパレータ１自身も非活性状態となり、消費電流を減少させることができる。したがって、低消費電力動作を実現することができる。
【０１２３】
一方、チップが通常動作を行う活性状態のとき、制御信号ＳＣ１を“Ｈ”にして、第２の内部電源電位供給回路１６が供給する内部電源電位ＶＣＩ２と、第１の内部電源電位供給回路１５が供給する内部電源電位ＶＣＩとを合成した電位を負荷１１に与えるようにする。チップの活性状態時には、負荷１１の消費電流は大きく、第２の内部電源電位供給回路１６の内部電源電位ＶＣＩ２用の電流量では十分な供給量が得られない。したがって、第１の内部電源電位供給回路１５を活性化させて、内部電源電位ＶＣＩ用に十分な電流量を得るようにする。
【０１２４】
このようにチップの状況に応じて、第１の内部電源電位供給回路１５を非活性状態にして、第２の内部電源電位供給回路１６のみで内部電源電位ＶＣＩ２を供給したり、第１の内部電源電位供給回路１５を活性状態にして、第１及び第２の内部電源電位供給回路１５及び１６により内部電源電位ＶＣＩ及びＶＣＩ２の合成電位を供給したりすることができる。
【０１２５】
＜＜実施の形態８＞＞
図１８は、この発明の実施の形態８である内部電源電位供給回路を示す回路図である。同図に示すように、第１の内部電源電位供給回路１５のＰＭＯＳトランジスタＱ２のドレインとノードＮ１との間にＰＭＯＳトランジスタＱ７と抵抗Ｒ４とが並列に介挿される。ＰＭＯＳトランジスタＱ７はゲートに制御信号Ｓ７を受ける。なお、他の構成は図１７で示した実施の形態７と同様である。
【０１２６】
実施の形態８の内部電源電位供給回路は基本的に実施の形態７と同様な動作を行う。さらに、第１の内部電源電位供給回路１５内のＰＭＯＳトランジスタＱ７を制御信号Ｓ７によってオン／オフさせることにより、抵抗Ｒ４を無効／有効にして、抵抗性素子の抵抗値を変化させることができる。すなわち、ＰＭＯＳトランジスタＱ７のオン時は抵抗性素子はＰＭＯＳトランジスタＱ１のみとなり、ＰＭＯＳトランジスタＱ１のオン抵抗値が抵抗性素子の抵抗値となり、ＰＭＯＳトランジスタＱ７のオフ時は、ＰＭＯＳトランジスタＱ１のオン抵抗値に抵抗Ｒ４の抵抗値を加えた抵抗値が抵抗性素子の抵抗値となる。
【０１２７】
したがって、チップが活性化されて、動作状態にあり、大電流を消費するような場合に内部電源電位ＶＣＩが低下して、負荷１１の内部回路の動作遅延が増大するようなことを避けたい場合には、制御信号Ｓ７を“Ｈ”レベルして、予備の抵抗性素子である抵抗Ｒ４を有効にして、抵抗性素子のトータルの抵抗値を増大させ、内部電源電位ＶＣＩを上昇させることができる。
【０１２８】
＜＜実施の形態９＞＞
図１９は、この発明の実施の形態９である内部電源電位供給回路を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ２のゲートには固定電位発生回路９から発生される固定電位Ｖ９が付与される。なお、他の構成は図１７で示した実施の形態７と同様である。
【０１３０】
実施の形態９の内部電源電位供給回路は基本的に実施の形態７と同様な動作を行う。さらに、第１の内部電源電位供給回路１５において固定電位発生回路９より出力される固定電位Ｖ９により抵抗性素子であるＰＭＯＳトランジスタＱ２のオン抵抗値を変化させ、内部電源電位ＶＣＩを変化させることができる。なお、固定電位発生回路９の具体的な構成としては、例えば、図８で示したゲート電位発生回路６の内部構成が考えられる。
【０１３１】
＜＜実施の形態１０＞＞
図２０は、この発明の実施の形態１０である内部電源電位供給回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ４のソースと接地レベル間にＮＭＯＳトランジスタＱ５及び電流源１７がさらに介挿される。なお、他の構成は図１７で示した実施の形態７と同様である。
【０１３２】
ＮＭＯＳトランジスタＱ５のドレインはＮＭＯＳトランジスタＱ４のソースに接続され、ＮＭＯＳトランジスタＱ５のソースが電流源１７を介して接地される。電流源１７は、電流Ｉ２と並列にノードＮ１，接地レベル間に電流Ｉ１７を供給する。ＮＭＯＳトランジスタＱ５は制御信号Ｓ５によりオン／オフする。
【０１３３】
実施の形態１０の内部電源電位供給回路は基本的に実施の形態７と同様な動作を行う。さらに、第１の内部電源電位供給回路１５において制御信号Ｓ５の“Ｈ”，“Ｌ”によって、ＰＭＯＳトランジスタＱ２を流れる電流量を電流Ｉ２と電流Ｉ７の電流量の和にしたり、電流Ｉ２のみにしたりすることができる。
【０１３４】
図２１は、実施の形態１０の構成における動作時の内部電源電位ＶＣＩの状況を示すグラフである。第１の内部電源電位供給回路１５を活性化させている期間中の期間Ｔ３に、制御信号Ｓ５を“Ｈ”にして、ＰＭＯＳトランジスタＱ２を流れる電流量を電流Ｉ２と電流Ｉ７との和に設定することにより、内部電源電位ＶＣＩを上昇させることができる。
【０１３５】
例えば、チップが大電流を消費して、内部電源電位ＶＣＩが一時的に低下する。この一時的に低下した内部電源電位ＶＣＩは他の回路の動作に影響を与え、回路の動作速度を低下させる原因の一つとなる。そこで、そのような状態が発生する場合には、制御信号Ｓ５を“Ｈ”にすることでＰＭＯＳトランジスタＱ２を流れる引き抜き電流にさらに増加させて、内部電源電位ＶＣＩを上昇させる。この上昇分で、回路動作に伴う内部電源電位の低下分を補償することができ、負荷１１の内部回路は安定した回路動作を得ることができる。
【０１３６】
＜＜実施の形態１１＞＞
図２２は、この発明の実施の形態１１による内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０１３８】
一方、外部電源電位ＶＣＥ，接地レベル間に電流源１８、抵抗Ｒ２３及びＲ２４が介挿され、抵抗Ｒ２３の両端にはＮＭＯＳトランジスタＱ８のドレイン，ソースがそれぞれ接続され、ＮＭＯＳトランジスタＱ８のゲートに制御信号Ｓ８が付与される。そして、電流源１８と抵抗Ｒ２３との間のノードＮ６より得られる電位が基準電位Ｖrefとなる。制御信号Ｓ８が“Ｈ”のとき、ＮＭＯＳトランジスタＱ８がオンしノードＮ６，接地レベルとの間の抵抗値は抵抗Ｒ２４のみで決定し、制御信号Ｓ８が“Ｌ”のときにＮＭＯＳトランジスタＱ８がオフし、ノードＮ６，接地レベルとの間の抵抗値は抵抗Ｒ２３の抵抗値と抵抗Ｒ２４の抵抗値との和で決定する。
【０１３９】
このような構成の実施の形態１１の内部電源電位供給回路は、基準電位Ｖrefを時系列で変化させることができる。したがって、基準電位Ｖrefを変化させることにより、内部電源電位ＶＣＩを変化させることができる。例えば、チップが大電流を消費して、内部電源電位ＶＣＩが一時的に低下する。そして、一時的に低下した内部電源電位ＶＣＩを受ける負荷１１内の内部回路の動作に影響を与え、この内部回路の動作速度を低下させる原因の一つとなる。
【０１４０】
そこで、そのような状態が発生する場合には、図２３の期間Ｔ２に示すように、制御信号Ｓ８を“Ｌ”にすることにより、ノードＮ６，接地レベル間の抵抗値を増加させ、基準電位Ｖrefを上昇させる。この上昇分で、回路動作に伴う内部電源電位低下分を補償することができ、安定した回路動作を得ることができる。
【０１４１】
＜＜実施の形態１２＞＞
図２４は、この発明の実施の形態１２による内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として内部電源電位ＶＣＩを受け、基準電位Ｖrefと内部電源電位ＶＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０１４２】
さらに、外部電源電位ＶＣＥと内部電源電位ＶＣＩとの間にＰＭＯＳトランジスタＱ６が介挿される。そして、ＰＭＯＳトランジスタＱ６のゲートにはレベル判定回路１２の制御電位Ｖ１２が与えられる。
【０１４３】
レベル判定回路１２は外部電源電位ＶＣＥの電位変動を検出し、外部電源電位ＶＣＥが所定電位より低い場合には、“Ｌ”の制御電位Ｖ１２を出力してＰＭＯＳトランジスタＱ６を強くオンさせて内部電源電位ＶＣＩが外部電源電位ＶＣＥに等しくなるように制御する。
【０１４４】
外部電源電位ＶＣＥが低下し、常に基準電位Ｖrefが内部電源電位ＶＣＩを上回るようになると、コンパレータ１が、常にドライバトランジスタＱ１をオンさせる側にスイッチングする。しかしながら、コンパレータ１の出力は“Ｌ”にフルスイングせず、アナログ的に変化するため、負荷１１を有するチップが大電流を消費した場合に、内部電源電位ＶＣＩが一時的に低下し、図２５に示すように電位ドロップΔＶＤが発生する。この一時的に低下した内部電源電位ＶＣＩは、内部電源電位ＶＣＩを受ける内部回路の動作に影響を与え、内部回路の動作速度を低下させる原因の一つとなる。そこで、そのような状態が発生する場合には、レベル判定回路１２により、ドライバトランジスタであるＰＭＯＳトランジスタＱ６を即時オンさせる。
【０１４５】
その結果、外部電源電位ＶＣＥが低くなっている場合でも、図２６に示すように、内部電源電位ＶＣＩを強制的に外部電源電位ＶＣＥとして与えることができる。
【０１４６】
図２７は、レベル判定回路１２の内部構成の一例を示す回路図である。同図に示すように、外部電源電位ＶＣＥ，接地レベル間に抵抗Ｒ５及び抵抗Ｒ６が介挿され、抵抗Ｒ５，抵抗Ｒ６間の分圧電位ＤＶ１がコンパレータ１９の正入力に与えられる。一方、外部電源電位ＶＣＥ，接地レベル間に電流源１３，可変抵抗Ｒ７及び抵抗Ｒ８が介挿される。そして、可変抵抗Ｒ７の両端にはＮＭＯＳトランジスタＱ９のドレイン，ソースがそれぞれ接続され、ＮＭＯＳトランジスタＱ９のゲートにチューニング信号ＴＵが付与される。そして、電流源１３，可変抵抗Ｒ７間の電位が分圧電位ＤＶ２としてコンパレータ１９の負入力に与えられる。
【０１４７】
分圧電位ＤＶ２はチューニング信号ＴＵによりＮＭＯＳトランジスタＱ９をオン／オフを制御したり、可変抵抗Ｒ７の抵抗値を変更したりして、可変に設定することができる。この分圧電位ＤＶ２は、外部電源電位ＶＣＥが所定の電位よりも高い場合は、ＤＶ１＞ＤＶ２を満足するように設定される。
【０１４８】
コンパレータ１９の出力はバッファ１４を介して、レベル判定回路１２の制御電位Ｖ１２としてＰＭＯＳトランジスタＱ６（図２４参照）のゲートに与えれる。
【０１４９】
このような構成のレベル判定回路１２は、外部電源電位ＶＣＥが所定の電位以上を維持している期間は、分圧電位ＤＶ１が分圧電位ＤＶ２を上回っており、コンパレータ１９の出力がバッファ１４の論理閾値を上回り、バッファ１４から“Ｈ”レベルにフルスイングした信号を制御電位Ｖ１２として出力し、外部電源電位ＶＣＥが低下し、分圧電位ＤＶ１が分圧電位ＤＶ２を下回ると、コンパレータ１９の出力がバッファ１４の論理閾値を下回り、バッファ１４より“Ｌ”レベルにフルスイングした信号が制御電位Ｖ１２が出力される。
【０１５０】
図２８は、実施の形態１２の動作を示すタイミング図である。同図に示すように、この構成による内部電位変化を示す図である。同図に示すように、外部電源電位ＶＣＥが電位ＶＲを下回っている期間Ｔ２１は、ＤＶ１＜ＤＶ２であるため、制御電位Ｖ１２は“Ｌ”となり、内部電源電位ＶＣＩは外部電源電位ＶＣＥに完全一致する。一方、外部電源電位ＶＣＥが所定の電位ＶＲを上回っている期間Ｔ２２は、ＤＶ１＞ＤＶ２であるため、制御電位Ｖ１２は“Ｈ”（外部電源電位ＶＣＥ）となり、コンパレータ１により内部電源電位ＶＣＩが制御される。
【０１５１】
＜＜実施の形態１３＞＞
＜第１の態様＞
図２９はこの発明の実施の形態１３の第１の態様の内部電源電位供給回路を示す回路図である。同図に示すように、ノードＮ１はスイッチＳＷ１１の一端に接続され、スイッチＳＷ１１の他端は外部端子に接続される。スイッチＳＷ１１は選択信号ＳＭ１に基づきオン，オフする。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５２】
このような構成において、選択信号ＳＭ１によりスイッチＳＷ１１をオンさせると、分圧内部電源電位ＤＣＩを外部端子を介して外部からモニタすることができる。外部からモニタさせる具体的な方法としては、外部端子をボンディングパッドを介して外部に接続する等が考えられる。なお、スイッチＳＷ１１はＭＯＳトランジスタで構成してもよい。
【０１５３】
＜第２の態様＞
図３０はこの発明の実施の形態１３の第２の態様の内部電源電位供給回路を示す回路図である。同図に示すように、基準電位Ｖrefとコンパレータ１の負入力との間に設けられるノードＮ７はスイッチＳＷ１２の一端に接続され、スイッチＳＷ１２の他端は外部端子に接続される。スイッチＳＷ１２は選択信号ＳＭ２に基づきオン，オフする。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５４】
このような構成において、選択信号ＳＭ２によりスイッチＳＷ１２をオンさせると、基準電位Ｖrefを外部端子を介して外部からモニタすることができる。なお、スイッチＳＷ１２はＭＯＳトランジスタで構成してもよい。
【０１５５】
＜第３の態様＞
図３１はこの発明の実施の形態１３の第３の態様の内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩが付与されるノードＮ８はスイッチＳＷ１３の一端に接続され、スイッチＳＷ１３の他端は外部端子に接続される。スイッチＳＷ１３は選択信号ＳＭ３に基づきオン，オフする。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５６】
このような構成において、選択信号ＳＭ３によりスイッチＳＷ１３をオンさせると、内部電源電位ＶＣＩを外部端子を介して外部からモニタすることができる。なお、スイッチＳＷ１３はＭＯＳトランジスタで構成してもよい。
【０１５７】
＜第４の態様＞
図３２はこの発明の実施の形態１３の第４の態様の内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩが付与されるノードＮ８はスイッチＳＷ１４Ａの一端に接続され、スイッチＳＷ１４Ａの他端は外部端子に接続される。一方、スイッチＳＷ１４Ｂは一端にチップ内の他の信号ＳＥを受け、他端は上記外部端子に接続される。
【０１５８】
スイッチＳＷ１４Ａは選択信号ＳＭ４に基づきオン，オフする。スイッチＳＷ１４Ｂは反転選択信号バーＳＭ４に基づきオン，オフする。反転選択信号バーＳＭ４は選択信号ＳＭ４を受けるインバータ２８から出力される。スイッチＳＷ１４ＡとスイッチＳＷ１４Ｂとは、一方がオンするとき、他方がオフするようにスイッチング動作を行う。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５９】
このような構成において、選択信号ＳＭ４によりスイッチＳＷ１４Ａをオンさせ、スイッチＳＷ１４Ｂをオフさせると、内部電源電位ＶＣＩを外部端子を介して外部からモニタすることができ、選択信号ＳＭ４によりスイッチＳＷ１４ＢをオンさせスイッチＳＷ１４Ａをオフさせると、他の信号ＳＥを外部端子を介して出力することができる。
【０１６０】
＜第５の態様＞
図３３はこの発明の実施の形態１３の第５の態様の内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩが付与されるノードＮ８はスイッチＳＷ１５の一端に接続され、スイッチＳＷ１５の他端は外部端子に接続される。スイッチＳＷ１５は選択信号ＳＭ５に基づきオン，オフする。また、外部端子は他の回路の入力部であるＰＭＯＳトランジスタＱ４１のゲートにも接続される。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１６１】
このような構成において、選択信号ＳＭ５によりスイッチＳＷ１５をオンさせると、内部電源電位ＶＣＩを外部端子を介して外部からモニタすることができ、選択信号ＳＭ５によりスイッチＳＷ１５をオフさせると、外部からの入力信号を外部端子を介してＰＭＯＳトランジスタＱ４１のゲートに与えることができる。
【０１６２】
実施の形態１３の第５の形態では、通常は外部信号の入力用の外部端子をスイッチＳＷ１５の他端を接続し、必要に応じて入力用の外部端子を内部電源電位ＶＣＩのモニタ端子として利用することができる。
【０１６３】
＜＜実施の形態１４＞＞
図３４はこの発明の実施の形態１４である内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩを付与するノードＮ８と外部電源電位ＶＣＥとの間にＰＭＯＳトランジスタＱ４２が介挿される。ＰＭＯＳトランジスタＱ４２のゲートには時系列信号ＳＴ１０が付与される。なお、なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１６４】
図３５は実施の形態１４の動作を示すタイミング図である。同図に示すように、行アドレスストローブ信号バーＲＡＳや列アドレスストローブ信号バーＣＡＳのような活性化信号が活性状態（“Ｌ”アクティブ）になる所定期間のみ、時系列信号ＳＴ１０を“Ｌ”に立ち上げ、ＰＭＯＳトランジスタＱ４２をオンさせ、外部電源電位ＶＣＥをそのまま内部電源電位ＶＣＩとして与えることにより、負荷１１への電流供給量を増加させ、負荷１１の内部回路が消費する電流を十分に供給することができる。
【０１６５】
＜＜実施の形態１５＞＞
図３６は、この発明の実施の形態１５である内部電源電位供給回路のコンパレータ１を構成するトランジスタのレイアウト構成を示す平面図である。
【０１６６】
コンパレータ１は、非常にセンシティブであり、少しの配置の変化などで、アンバランスが生じる。これを防止するために、図３６のようなレイアウトが考えられる。活性領域３０上に、図３６のＸ方向に距離Ｄ１の空間を隔てた２つの部分ゲート電極領域３１Ａ及び３１Ｂからなる四角状のゲート電極領域３１を設ける。ゲート電極領域３１，３１は距離Ｄ２間隔で設けられる。
【０１６７】
そして、ゲート電極領域３１の部分ゲート電極領域３１Ａと部分ゲート電極領域３１Ｂとの間の活性領域３０をドレイン領域３４とし、このドレイン領域上にドレイン側コンタクト３３Ａを設けている。一方、ドレイン領域と反対方向に部分ゲート電極領域３１Ａ及び３１Ｂそれぞれに隣接した位置にある活性領域３０をそれぞれ第１及び第２のソース領域とし、第１及び第２のソース領域上に共通ソースコンタクト３３Ｂを設けている。なお、３２は配線領域である。
【０１６８】
したがって、ゲート電極領域３１と、部分ゲート電極領域３１Ａ，３１Ｂ内のドレイン領域３４と、ゲート電極領域３１の両側にあるソース領域３５とにより１つのトランジスタを構成することができる。また、このトランジスタは、部分ゲート電極領域３１Ａとドレイン領域３４と部分ゲート電極領域３１Ａに隣接したソース領域３５とからなる第１の部分トランジスタと、部分ゲート電極領域３１Ｂとドレイン領域３４と部分ゲート電極領域３１Ｂに隣接したソース領域３５とからなる第２の部分トランジスタとを直列に接続し、第１及び第２の部分トランジスタのゲートが共有されている構成と等価になる。
【０１６９】
このようにレイアウト形成すると、ゲート電極領域３１に対するコンタクト３３Ａ，３３ＢのＸ方向の位置が多少ズレても、一つのトランジスタにおいて、ゲート電極領域３１とドレイン側コンタクト３３Ａとの距離（部分ゲート電極領域３１Ａとドレイン側コンタクト３３Ａとの距離と部分ゲート電極領域３１Ｂとドレイン側コンタクト３３Ａとの距離の和）はＤ１で一定であり、ゲート電極領域３１とソース側コンタクト３３Ｂとの距離（部分ゲート電極領域３１Ａとソース側コンタクト３３Ｂとの距離と部分ゲート電極領域３１Ｂとソース側コンタクト３３Ｂとの距離の和）はＤ２で一定である。
【０１７０】
すなわち、マスクの位置ズレ等により、ドレイン領域３４及びソース領域３５に対するドレイン側及びソース側コンタクト３３Ａ及び３３Ｂの位置がＸ方向にそってズレた場合でも、そのズレは第１の部分トランジスタと第２の部分トランジスタとの間で相殺されるため、上記トランジスタの性能に変化が生じることはない。
【０１７１】
このように、マスクずれ等により、ゲート電極領域３１に対するコンタクト３３Ａ，３３ＢのＸ方向の位置が多少ズレても、トランジスタ性能は変化しないため、高精度なトランジスタを形成することができる。
【０１７２】
なお、図３７に示すように、ゲート電極領域３１の一部が活性領域３０の境界上に形成されるように構成してもよく、図３８に示すように、ゲート電極領域３１の一部が切断されていおり、四角状でない構成でもよいのは勿論である。
【０１７３】
＜＜実施の形態１６＞＞
図３９は、この発明の実施の形態１６である内部電源電位供給回路のコンパレータ部等の電源のとり方の原理を示す説明図である。
【０１７４】
ここで、論理回路４１，論理回路４３等はＣＭＯＳロジックで構成できるところが多く、そのような部分の回路に供給される電源電位は、内部電源電位ＶＣＩのような比較的低い電源電位でも構わない。これは、消費電力削減の意味からも効果がある。したがって、論理回路４１，論理回路４３等の電源電位は内部電源電位ＶＣＩで十分である。
【０１７５】
一方、コンパレータなどのアナログ回路４２は、電源電位が低いと動作速度が非常に遅くなったり、誤動作を起こす可能性があるので、より高い電位に設定して動作のスピードアップをはかることが望ましい。したがって、アナログ回路４２の電源電位としては、外部電源電位ＶＣＥや、昇圧電位ＶＰ等の高電位ＶＣＨなどを用いる方がよい。
【０１７６】
＜第１の態様＞
そこで、この考え方を内部電源電位供給回路に適用すると、図４０に示すように、ドライバトランジスタであるＰＭＯＳトランジスタＱ１の電源は大電流を供給させる必要があることから、外部電源電位ＶＣＥで良い。一方、コンパレータ１については、大電流を流す必要が特になく、また、動作速度を向上させるために外部電源電位ＶＣＥより高電位で電流量の小さい高電位ＶＣＨの方が望ましい。
【０１７７】
例えば、図４２に示すような構成が考えられる。図４２の構成では、外部電源電位ＶＣＥが付与されるフレーム５０から、ワイヤＬ１、パッド５１、電源配線５２を介して、ドライバトランジスタ領域５３に外部電源電位ＶＣＥを付与し、一方、フレーム５０をワイヤＬ２、パッド５４、電源配線５５、他の回路領域５６を介して高電位発生回路領域５７に接続し、高電位発生回路領域５７からコンパレータ領域５８に高電位ＶＣＨを付与するようにしている。
【０１７８】
＜第２の態様＞
また、図４１のように、同電位ではあるが独立した外部電源電位ＶＣＥ１，ＶＣＥ２をそれぞれコンパレータ１，ＰＭＯＳトランジスタＱ１に供給するように構成してもよい。このように構成すると、コンパレータ１はＰＭＯＳトランジスタＱ１の影響を受けることはない。
【０１７９】
例えば、図４３に示すような構成が考えられる。図４３の構成では、外部電源電位ＶＣＥが付与されるフレーム５０から、ワイヤＬ１、パッド５１、電源配線５２を介してドライバトランジスタ領域５３に外部電源電位ＶＣＥを付与し、一方、フレーム５０にワイヤＬ１とは独立したワイヤＬ２を接続し、このワイヤＬ２、パッド５４、電源配線５５を介してコンパレータ領域５８にも外部電源電位ＶＣＥを付与している。
【０１８０】
＜＜実施の形態１７＞＞
図４４はこの発明の実施の形態１７である昇圧電位発生システムの構成を示すブロック図である。同図に示すように、内部電源電位用基準電位発生回路２１の基準電位Ｖ２１がコンパレータ２２の正入力に付与される。この基準電位Ｖ２１は実施の形態１〜１４で述べた構成の内部電源電位供給回路から出力される内部電源電位ＶＣＩに比例して変動する電位である。
【０１８１】
一方、昇圧電位発生回路２３は制御信号Ｓ２５に基づき昇圧電位ＶＰを分圧回路２４に出力する。分圧回路２４は昇圧電位ＶＰを分圧して分圧昇圧電位ＤＶＰをコンパレータ２２の負入力に付与する。
【０１８２】
また、分圧回路２４は分圧昇圧電位ＤＶＰをコンパレータ２７の負入力にも付与する。そして、リミッタ用基準電位発生回路２６はリミット電圧Ｖ２６をコンパレータ２７の正入力に付与する。このリミット電圧Ｖ２６は昇圧電位ＶＰが所定の高電位以上になったときに、はじめて分圧昇圧電位ＤＶＰが上回るレベルに設定され、内部電源電位ＶＣＩの変動の影響を受けない。
【０１８３】
制御信号発生回路２５はコンパレータ２２の出力とコンパレータ２７の出力とを受け、これらの出力に基づき制御信号Ｓ２５として昇圧電位発生回路２３に出力する。制御信号発生回路２５はコンパレータ２７の出力の論理レベルが“Ｈ”のとき、コンパレータ２２の出力を制御信号Ｓ２５として出力し、コンパレータ２７の出力の論理レベルが“Ｌ”のとき、コンパレータ２７の出力を制御信号Ｓ２５として出力する。
【０１８４】
このような構成において、図４５に示すように、リミット電圧Ｖ２６が分圧昇圧電位ＤＶＰを上回る期間Ｔ４においては、コンパレータ２７の出力の論理レベルが“Ｈ”となり、制御信号Ｓ２５としてコンパレータ２２の出力を昇圧電位発生回路２３に与えられることにより、コンパレータ２２の制御下で、昇圧電位ＶＰは内部電源電位ＶＣＩから所定電位高い電位で制御される。
【０１８５】
一方、分圧昇圧電位ＤＶＰがリミット電圧Ｖ２６を上回る期間Ｔ５においては、コンパレータ２７の出力の論理レベルが“Ｌ”となり、制御信号Ｓ２５としてコンパレータ２７の出力を昇圧電位発生回路２３に与えられることにより、コンパレータ２７の制御下で、昇圧電位ＶＰは所定の高電位の状態を維持する。
【０１８６】
実施の形態１７の昇圧電位発生システムは、ワード線のレベル設定等に用いる昇圧電位ＶＰを内部電源電位ＶＣＩの変化に伴い変化させることを主目的としている。この時、昇圧電位ＶＰは内部電源電位ＶＣＩから、ある所定電位分だけ、電位差をおいて変化する（図４５の期間Ｔ４）。さらに、外部電源電位ＶＣＥが必要以上に高くなり、これに伴い内部電源電位ＶＣＩも上昇した時に、昇圧電位ＶＰが所定の高電位以上は上昇しないように制限することができる（図４５の期間Ｔ５）。その結果、外部電源電位ＶＣＥの上昇に伴う、デバイスの破壊を防止することができる。
【０１８７】
＜＜実施の形態１８＞＞
＜第１の態様＞
図４６はこの発明の実施の形態１８の第１の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０１８８】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端と接地レベルとの間に電流源２が設けられる。そして、抵抗Ｒ１の他端であるノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。スイッチＳＷ２１は選択信号ＳＭ２１に基づきオン／オフする。
【０１８９】
さらに、ＰＭＯＳトランジスタＱ１のドレインはスイッチＳＷ２１を介して抵抗Ｒ１１の一端に接続され、抵抗Ｒ１１の他端はノードＮ１に接続される。
【０１９０】
図４７は実施の形態１８の第１の態様の動作を示すタイミング図である。同図に示すように、選択信号ＳＭ２１が“Ｌ”のときスイッチＳＷ２１はオフし、内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の電位差は抵抗Ｒ１の抵抗値で決定され、選択信号ＳＭ２１が“Ｈ”のときスイッチＳＷ２１はオンし、内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の電位差は抵抗Ｒ１及び抵抗Ｒ１１の並列合成抵抗値で決定される。したがって、選択信号ＳＭ２１が“Ｈ”の期間の内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の抵抗値は、“Ｌ”の期間の内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の抵抗値より低くなるため、“Ｌ”の期間より内部電源電位ＶＣＩは低下する。
【０１９１】
このように、実施の形態１８の第１の態様は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２１のオン／オフにより、抵抗Ｒ１及び抵抗Ｒ１１によるトータルな抵抗値を変化させて内部電源電位ＶＣＩを可変に設定することができる。
【０１９２】
＜第２の態様＞
図４８は、この発明の実施の形態１８の第２の態様である内部電源電位供給回路を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ４１の一端に接続されるとともに、スイッチＳＷ２４を介して抵抗Ｒ４１の他端に接続される。
【０１９３】
抵抗Ｒ４１の他端とノードＮ１との間に、直列に接続された抵抗Ｒ４２及びＲ４３と、直列に接続されたスイッチＳＷ２５及び抵抗Ｒ４４とが並列に接続される。スイッチＳＷ２４及びＳＷ２５はそれぞれ選択信号ＳＭ２４及びＳＭ２５に基づきオン、オフする。なお、他の構成は第１の態様と同様である。
【０１９４】
このような構成において、選択信号ＳＭ２４は通常、スイッチＳＷ２４にオンを指示するように固定されており、抵抗Ｒ４１の抵抗値が内部電源電位ＶＣＩの発生に寄与しない状態になっているが、スイッチＳＷ２４にオフを指示するように選択信号ＳＭ２４を変更すれば、抵抗Ｒ４１の抵抗値が有効になり、内部電源電位ＶＣＩはより高い側にシフトする。また、スイッチＳＷ２４及びＳＷ２５を共にオン状態にして、内部電源電位ＶＣＩを発生させるのに抵抗Ｒ４４を寄与させることにより、内部電源電位ＶＣＩのレベルを低下させることもできる。
【０１９５】
このように、実施の形態１８の第２の態様は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２４及びＳＷ２５のオン／オフにより、抵抗Ｒ４１〜抵抗Ｒ４４によるトータルな抵抗値を変化させて内部電源電位ＶＣＩを可変に変化させることができ、その変更範囲は第１の態様よりも大きい。
【０１９６】
＜第３の態様＞
図４９は、この発明の実施の形態１８の第３の態様である内部電源電位供給回路を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ４５の一端、スイッチＳＷ２６を介して抵抗Ｒ４５の他端及びスイッチＳＷ２７を介して抵抗Ｒ４８の一端に接続される。
【０１９７】
抵抗Ｒ４５の他端とノードＮ１との間に抵抗Ｒ４６及びＲ４７が直列に介挿される。スイッチＳＷ２６及びＳＷ２７はそれぞれ選択信号ＳＭ２６及びＳＭ２７に基づきオン、オフする。
【０１９８】
さらに、ノードＮ１と接地レベルとの間に設けられる電流源２の代わりに、抵抗Ｒ４９〜Ｒ５２及びスイッチＳＷ２８及びＳＷ２９が設けられる。ノードＮ１は抵抗Ｒ４９の一端に接続されるとともにスイッチＳＷ２８を介して抵抗Ｒ４９の他端に接続される。抵抗Ｒ４９の他端と接地レベルとの間に、スイッチＳＷ２９及び抵抗Ｒ５０と、抵抗Ｒ５１及び抵抗Ｒ５２とが並列に接続される。スイッチＳＷ２８及びＳＷ２９はそれぞれ選択信号ＳＭ２８及びＳＭ２９に基づきオン、オフする。なお、他の構成は第１の態様と同様である。
【０１９９】
このような構成のＰＭＯＳトランジスタＱ１のドレインとノードＮ１間において、選択信号ＳＭ２６は通常、スイッチＳＷ２６にオンを指示するように固定されており、抵抗Ｒ４５の抵抗値が内部電源電位ＶＣＩの発生に寄与しない状態になっているが、スイッチＳＷ２６にオフを指示するように選択信号ＳＭ２６を変更すれば、抵抗Ｒ４５の抵抗値が有効になり、内部電源電位ＶＣＩはより高い側にシフトする。また、スイッチＳＷ２６及びＳＷ２７を共にオン状態にして、内部電源電位ＶＣＩを発生させるのに抵抗Ｒ４４のみを寄与させることにより、内部電源電位ＶＣＩのレベルを低下させることもできる。
【０２００】
一方、ノードＮ１，接地レベル間において、選択信号ＳＭ２８は通常、スイッチＳＷ２８にオンを指示するように固定されており、抵抗Ｒ４９の抵抗値が内部電源電位ＶＣＩの発生に寄与しない状態になっているが、スイッチＳＷ２８にオフを指示するように選択信号ＳＭ２８を変更すれば、抵抗Ｒ４９の抵抗値が有効になり、ノードＮ１から引き抜く電流量が上昇するため、内部電源電位ＶＣＩはより低い側にシフトする。また、スイッチＳＷ２８及びＳＷ２９を共にオン状態にして、抵抗Ｒ５０のみを寄与させることにより、ノードＮ１から引き抜く電流量が減少するため、内部電源電位ＶＣＩのレベルを低下させることもできる。
【０２０１】
このように、実施の形態１８の第３の態様は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２６〜ＳＷ２９のオン／オフにより、ＰＭＯＳトランジスタＱ１のドレイン，ノードＮ１間の抵抗値及びノードＮ１，接地レベル間の抵抗値をそれぞれ変化させて内部電源電位ＶＣＩを可変に変化させることができ、その変更範囲は第１の態様よりも大きく、その精度は第１及び第２の態様よりも高い。したがって、ユーザーからの多様な要望に対応可能な内部電源電位ＶＣＩを設定することができる。
【０２０２】
＜＜実施の形態１９＞＞
図５０及び図５１はこの発明の実施の形態１９である内部電源電位供給回路の構成を示す回路図である。図５０に示すように、外部電源電位ＶＣＥとノードＮ５０との間に電流源１０１が設けられ、ノードＮ５０は抵抗Ｒ３１の一端に接続されるとともに、スイッチＳＷ２２を介して抵抗Ｒ３１の他端に接続される。抵抗Ｒ３１の他端は抵抗Ｒ３２及びＲ３３を介して接地される。また、ノードＮ５０はスイッチＳＷ２３及び抵抗Ｒ３４を介して接地される。そして、ノードＮ５０より得られる電圧が基準電位Ｖref′として、コンパレータ１の負入力に付与される。なお、他の構成は図１で示した実施の形態１の構成と同様である。
【０２０３】
このような構成において、選択信号ＳＭ２２は通常、スイッチＳＷ２２にオンを指示するように固定されており、抵抗Ｒ３１の抵抗値が基準電位Ｖref′の発生に寄与しない状態になっているが、スイッチＳＷ２２にオフを指示するように選択信号ＳＭ２２を変更すれば、抵抗Ｒ３１の抵抗値が有効になり、基準電位Ｖref′はより高い側にシフトし、その結果、内部電源電位ＶＣＩはより高い側にシフトする。また、スイッチＳＷ２２及びＳＷ２３を共にオン状態にして、抵抗Ｒ３４を寄与させることにより、基準電位Ｖref′を低下させて内部電源電位ＶＣＩのレベルを低下させることもできる。
【０２０４】
このように、実施の形態１９の内部電源電位供給回路は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２２及びＳＷ２３のオン／オフにより、抵抗Ｒ３１〜抵抗Ｒ３４によるトータルな抵抗値を変化させて、基準電位Ｖref′を変化に基づき内部電源電位ＶＣＩを可変に変化させることができる。
【０２０５】
＜＜実施の形態２０＞＞
＜第１の態様＞
図５２はこの発明の実施の形態２０の第１の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩ及び内部電源電位ＶＣＩ２が負荷１１及び１１１にそれぞれ付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として最小値出力電圧Ｖ６１を受け、基準電位Ｖrefと最小値出力電圧Ｖ６１との比較結果に基づき制御信号Ｓ１を出力する。
【０２０６】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１の一端及び抵抗Ｒ９１の一端に接続され、抵抗Ｒ１の他端と接地レベルとの間に電流源２が設けられるとともに、抵抗Ｒ９１の他端と接地レベルとの間に電流源１０２が設けられる。そして、抵抗Ｒ１の他端であるノードＮ１より得られる分圧内部電源電位ＤＣＩと、抵抗Ｒ９１の他端であるノードＮ９１より得られる第２の分圧内部電源電位ＤＣＩ２とが最小値選択回路６１に与えられる。なお、抵抗Ｒ９１の抵抗値及び電流源１０２の電流Ｉ１０２は、抵抗Ｒ１の抵抗値及び電流Ｉ２の電流量と同一に設定される。
【０２０７】
最小値選択回路６１は分圧内部電源電位ＤＣＩと第２の分圧内部電源電位ＤＣＩ２とを受け、両者のうち電位の低い方を最小値出力電圧Ｖ６１としてコンパレータ１の正入力に付与する。
【０２０８】
このような構成にすると、分圧内部電源電位ＤＣＩと第２の分圧内部電源電位ＤＣＩ２のうち、常に電位の低い方に基づき、コンパレータ１の制御信号Ｓ１が決定されるため、負荷１１及び負荷１１１のうちより電流を消費する負荷に対応する分圧内部電源電位ＤＣＩ（ＤＣＩ２）を安定状態にするように制御できる。
【０２０９】
＜第２の態様＞
図５３はこの発明の実施の形態２０の第２の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２１０】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として最小値出力電圧Ｖ６１を受け、基準電位Ｖrefと最小値出力電圧Ｖ６１との比較結果に基づき制御信号Ｓ１を出力する。
【０２１１】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ１を介して最小値選択回路６１に付与され、内部電源電位ＶＣＩ′は抵抗Ｒ６２を介して最小値選択回路６１に付与される。抵抗Ｒ６２の抵抗値により負荷１１への充電時間を調整することができる。
【０２１２】
最小値選択回路６１は内部電源電位ＶＣＩと内部電源電位ＶＣＩ′とを受け、両者のうち電位の低い方を最小値出力電圧Ｖ６１としてコンパレータ１の正入力に付与する。
【０２１３】
このような構成にすると、内部電源電位ＶＣＩと内部電源電位ＶＣＩ′のうち、常に電位の低い方に基づき、コンパレータ１の制御信号Ｓ１が決定されるため、内部電源電位ＶＣＩ′を安定状態にするように制御できる。
【０２１４】
例えば、外部電源電位ＶＣＥの低下に伴う影響は内部電源電位ＶＣＩの方に先に現れるため、最小値選択回路６１は内部電源電位ＶＣＩを最小値出力電圧Ｖ６１として選択する。また、抵抗Ｒ６１や負荷１１の影響により内部電源電位ＶＣＩ′が低下した場合は最小値選択回路６１は内部電源電位ＶＣＩ′を最小値出力電圧Ｖ６１として選択する。
【０２１５】
＜第３の態様＞
図５４はこの発明の実施の形態２０の第３の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２１６】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として最小値出力電圧Ｖ６１を受け、基準電位Ｖrefと最小値出力電圧Ｖ６１との比較結果に基づき制御信号Ｓ１を出力する。
【０２１７】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ１及び電流源２を介して接地され、内部電源電位ＶＣＩ′は抵抗Ｒ６２、抵抗Ｒ９１及び電流源１０２を介して接地される。そして、抵抗Ｒ１の他端であるノードＮ１より得られる分圧内部電源電位ＤＣＩと、抵抗Ｒ９１の他端であるノードＮ９１より得られる分圧内部電源電位ＤＣＩ′とが最小値選択回路６１に与えられる。なお、抵抗Ｒ９１の抵抗値及び電流源１０２の電流Ｉ１０２は、抵抗Ｒ１の抵抗値及び電流Ｉ２の電流量と同一に設定される。また、抵抗Ｒ６２の抵抗値により負荷１１への充電時間を調整することができる。
【０２１８】
最小値選択回路６１は分圧内部電源電位ＤＣＩと分圧内部電源電位ＤＣＩ′とを受け、両者のうち電位の低い方を最小値出力電圧Ｖ６１としてコンパレータ１の正入力に付与する。
【０２１９】
例えば、外部電源電位ＶＣＥの低下に伴う影響は内部電源電位ＶＣＩの方に先に現れるため、最小値選択回路６１は分圧内部電源電位ＤＣＩを最小値出力電圧Ｖ６１として選択する。また、抵抗Ｒ６１や負荷１１の影響により内部電源電位ＶＣＩ′が低下した場合は最小値選択回路６１は分圧内部電源電位ＤＣＩ′を最小値出力電圧Ｖ６１として選択する。
【０２２０】
このような構成にすると、分圧内部電源電位ＤＣＩと分圧内部電源電位ＤＣＩ′のうち、常に電位の低い方に基づき、コンパレータ１の制御信号Ｓ１が決定されるため、負荷１１及び負荷１１１のうちより電流を消費する負荷に対応する分圧内部電源電位ＤＣＩ（ＤＣＩ′）を安定状態にするように制御できる。
【０２２１】
＜＜実施の形態２１＞＞
＜第１の態様＞
図５５はこの発明の実施の形態２１の第１の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２２２】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０２２３】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ６３及びＮＭＯＳトランジスタＱ５１を介してノードＮ１に接続されるとともに、抵抗Ｒ６４及びＮＭＯＳトランジスタＱ５２を介してノードＮ１に接続される。ノードＮ１，接地レベル間に電流源２が設けられる。
【０２２４】
内部電源電位ＶＣＩ′は抵抗Ｒ６２を介してコンパレータ６７の正入力に付与される。コンパレータ６７の負入力に基準電位Ｖrefd（＞Ｖref）を受ける。コンパレータ６７は選択信号ＳＭ３０の“Ｈ”／“Ｌ”に基づき活性／非活性が制御される。コンパレータ６７の出力はＮＭＯＳトランジスタＱ５２のゲートに与えられる。
【０２２５】
選択信号ＳＭ３０はインバータ６２を介してＮＭＯＳトランジスタＱ５１及びＱ５３のゲートにそれぞれ付与される。ＮＭＯＳトランジスタＱ５３のドレインはＮＭＯＳトランジスタＱ５２のゲートに接続され、ソースは接地される。
【０２２６】
このように、実施の形態２１の第１の態様は、分圧内部電源電位ＤＣＩの発生経路として、抵抗Ｒ６３及びＮＭＯＳトランジスタＱ５１からなる第１の分圧経路と、抵抗Ｒ６４及びＮＭＯＳトランジスタＱ５２からなる第２の分圧経路とを設けている。
【０２２７】
通常動作時は、選択信号ＳＭ３０を“Ｌ”にしてコンパレータ６７を非活性状態、ＮＭＯＳトランジスタＱ５１及びＱ５３をオン状態にして、抵抗Ｒ６３及びＮＭＯＳトランジスタＱ５１からなる第１の分圧経路を有効にする。その結果、実施の形態１と等価な回路構成による動作が行われる。
【０２２８】
一方、スリープモードや高周波数動作モード時等の特殊動作時には、選択信号ＳＭ３０を“Ｈ”にしてコンパレータ６７を活性状態、ＮＭＯＳトランジスタＱ５１及びＱ５３をオフ状態にして、抵抗Ｒ６４及びＮＭＯＳトランジスタＱ５２からなる第２の分圧経路を有効にする。
【０２２９】
その結果、内部電源電位ＶＣＩ′が基準電位Ｖrefdに対してどの程度変動しているかをコンパレータ６７で比較して、コンパレータ６７の出力を第２の分圧経路のＮＭＯＳトランジスタＱ５２のゲートにフィードバックさせるものである。内部電源電位ＶＣＩ′が基準電位Ｖrefdよりも低くなると、コンパレータ６７の出力が低くなり、コンパレータ６７の出力が供給されるＮＭＯＳトランジスタＱ５２のゲート電位が低下し、ＮＭＯＳトランジスタＱ５２のチャネル抵抗が増大する。これにしたがって、第２の分圧経路の抵抗による電位ドロップ（ＶＣＩ−ＤＣＩ）が大きくなり内部電源電位供給回路の内部電源電位ＶＣＩ、すなわち、内部電源電位ＶＣＩ′が上昇する。
【０２３０】
このように、実施の形態２１の第１の態様の内部電源電位供給回路は、２つの分圧経路を設け、選択信号ＳＭ３０に基づき、用途に応じて２つの分圧経路を選択的に利用して内部電源電位ＶＣＩを発生することができる。
【０２３１】
＜第２の態様＞
図５６はこの発明の実施の形態２１の第２の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２３２】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０２３３】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ１及び電流源２を介して接地され、内部電源電位ＶＣＩ′は抵抗Ｒ６２を介して電流源２の制御信号として付与される。
【０２３４】
このように構成にすることにより、内部電源電位ＶＣＩ′に基づき電流源２の電流Ｉ２の電流量を調節することにより、内部電源電位ＶＣＩを安定状態にするように制御できる。
【０２３５】
図５７は図５６の具体例を示す回路図である。同図に示すように、電流源２としてＮＭＯＳトランジスタＱ５４が設けられる。一方、内部電源電位ＶＣＩ′は抵抗Ｒ６２を介してコンパレータ６７の正入力に与えられ、基準電位Ｖrefdがコンパレータ６７の負入力に付与される。なお、他の構成は図５６と同様である。
【０２３６】
このような構成において、内部電源電位ＶＣＩ′が基準電位Ｖrefdに対してどの程度変動しているかをコンパレータ６７で比較して、コンパレータ６７の出力を可変電流源であるＮＭＯＳトランジスタＱ５２のゲートにフィードバックさせるものである。内部電源電位ＶＣＩ′が基準電位Ｖrefdよりも低くなると、コンパレータ６７の出力が高くなり、コンパレータ６７の出力が供給されるＮＭＯＳトランジスタＱ５４のゲート電位が上昇し、ＮＭＯＳトランジスタＱ５４のチャネル抵抗が低下し、これにしたがって、ＮＭＯＳトランジスタＱ５４がノードＮ１から引き抜く電流量が増大し、電位ドロップ（ＶＣＩ−ＤＣＩ）が大きくなり内部電源電位供給回路の内部電源電位ＶＣＩ、すなわち、内部電源電位ＶＣＩ′が上昇する。
【０２３７】
これら実施の形態２１の第１及び第２の態様の構成により、負荷の最悪動作状態に対応した電流供給が可能になる。その電流量は、負荷の動作電流が万一、予測を超えた場合にも対応できる。
【０２３８】
＜＜実施の形態２２＞＞
＜第１の態様＞
図５８はこの発明に実施の形態２２である変異検出型の内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の正入力端子であるノードＮＡと負入力端子であるノードＮＢとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＡと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてノードＮＢに付与される。
【０２３９】
このような構成において、通常、コンパレータ７１は安定状態、すなわちノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しい状態では、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの絶対電位は、絶対値を出力するような別の内部電源電圧発生回路（図５８では図示せず）において設定されている。なお、絶対値を出力するような内部電源電圧発生回路とは、図１で示す実施の形態１の内部電源電位供給回路のように、基準電位Ｖrefを用いて出力の電位レベルを絶対値的に制御する構成の回路を意味する。
【０２４０】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＡの電位ＶＮＡを変化させ、このノードＮＡの変化した電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との差により、出力ノードの出力電位Ｖ７１を回復させる。この時、ノードＮＡの電位ＶＮＡ変化は、ノードＮＡと出力ノードのフィードバック部位であるノードＮＢとの間に形成されたキャパシタＣ２と、ノードＮＡと固定電位（ここでは、接地レベル）との間に形成されたキャパシタＣ１との電荷配分により決まることになる。
【０２４１】
したがって、ノードＮＡの電位ＶＮＡの変化は、必ず出力電位Ｖ７１の電位変化に比べて小さい。この時の電位ＶＮＡ変化と出力電位Ｖ７１の電位変化の差が増幅器であるコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力ノードをもとの電位に回復させるべく動作する。この動作期間は、ノードＮＡとノードＮＢとの間に形成された抵抗Ｒ７１を介して、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２４２】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にずれたとすると、ノードＮＡの電位ＶＮＡはキャパシタＣ１及びＣ２によるキャパシタカップリングにより、低電位側にずれるが、その電位変化は、出力電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１がノードＮＡより得られる電位よりも低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２４３】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＡの電位ＶＮＡもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は、出力ノードのフィードバック電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１が電位ＶＮＡよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、出力電位Ｖ７１を低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２４４】
また、実施の形態２２の第１の態様の回路構成では、キャパシタＣ１及びキャパシタＣ２を除去することもできる。この場合、ノードＮＡの電位ＶＮＡは、安定状態においては、出力電位Ｖ７１と同じ電位であるが、出力電位Ｖ７１が変化した場合には、所定の遅延時間を経過した後、ノードＮＡの電位ＶＮＡは出力電位Ｖ７１の電位変化に追随する。
【０２４５】
この追随期間中に、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２４６】
なお、図５８〜図６６で示す実施の形態２２〜実施の形態２５の内部電源電位供給回路は出力電位Ｖ７１あるいは内部電源電位ＶＣＩを出力する出力電位供給回路とみなすことも可能である。
【０２４７】
＜第２の態様＞
図５９は、この発明に実施の形態２２である変異検出型の内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＤと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをノードＮＣへのフィードバック電位としている。
【０２４８】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位ＶＣＩが等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの絶対電位は、絶対値を出力するような別の内部電源電圧発生回路（図５９では図示せず）において設定されている。
【０２４９】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＤの電位ＶＮＤを変化させ、変化した電位ＶＮＤと内部電源電位ＶＣＩとの電位差により、出力ノードを回復させる。この時、ノードＮＤの電位ＶＮＤ変化は、ノードＮＤとノードＮＣとの間に形成されたキャパシタＣ２とノードＮＤと固定電位（ここでは、接地レベル）との間に形成されたキャパシタＣ１との電荷配分により決まることとなる。したがって、ノードＮＤの電位ＶＮＤ変化は、必ず、内部電源電位ＶＣＩの電位変化に比べて小さい。この時のノードＮＤの電位ＶＮＤの変化と内部電源電位ＶＣＩの電位変化の差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、制御信号Ｓ７１によりドライバトランジスタＱ７１を駆動し、出力ノードをもとの電位に回復させるべく動作する。
【０２５０】
この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１を介して、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。ここで、重要なのは、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ動作を行うことである。
【０２５１】
内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＤの電位ＶＮＤもＣ１及びＣ２のキャパシタカップリングにより、低電位側にずれるが、その電位変化は、フィードバック電位である内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩがノードＮＤの電位ＶＮＤよりも低くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ７１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させる。
【０２５２】
逆に、内部電源電位ＶＣＩが、高い電位側にずれたとすると、ノードＮＤもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩが電位ＶＮＤよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に変化させるが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。
【０２５３】
また、この回路構成では、キャパシタＣ１及びＣ２を除去することもできる。この場合、ノードＮＤの電位ＶＮＤは、安定状態においては、内部電源電位ＶＣＩと同じ電位であるが、内部電源電位ＶＣＩが変化した場合には、所定の遅延時間を経過した後、ノードＮＤの電位ＶＮＤは内部電源電位ＶＣＩの電位変化に追随する。
【０２５４】
この追随期間中に、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２５５】
さらに、抵抗Ｒ７１を図６０に示すような可変抵抗素子に変更することもできる。同図に示すように、ノードＮＤ，ノードＮＣ間にＰＭＯＳトランジスタＱ５５が介挿される。電源，接地間に抵抗Ｒ７２及びＲ７３が介挿される。ＮＭＯＳトランジスタＱ５６のドレインは抵抗Ｒ７２，Ｒ７３間のノード及びＰＭＯＳトランジスタＱ５５のゲートに接続され、ソースは抵抗Ｒ７４を介して接地され、ゲートに選択信号ＳＭ５６を受ける。
【０２５６】
このような構成において、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０２５７】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０２５８】
図６０で示した可変抵抗素子は、図５８で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０２５９】
＜＜実施の形態２３＞＞
＜第１の態様＞
図６１はこの発明に実施の形態２３である内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の正入力端子であるノードＮＡと負入力端子であるノードＮＢとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＡと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてノードＮＢに付与される。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＡに与えられる。
【０２６０】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しい状態で、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０２６１】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＡの電位ＶＮＡを変化させ、このノードＮＡの変化と出力ノードのフィードバック電位Ｖ７１との差により、出力ノードの出力電位Ｖ７１を回復させる。この時、ノードＮＡの電位ＶＮＡ変化は、ノードＮＡとノードＮＢとの間に形成されたキャパシタＣ２と、ノードＮＡと接地レベルとの間に形成されたキャパシタＣ１との電荷配分により決まることになる。
【０２６２】
したがって、ノードＮＡの電位ＶＮＡの変化は、必ず出力電位Ｖ７１の電位変化に比べて小さい。この時の電位ＶＮＡ変化と出力電位Ｖ７１の電位変化の差が増幅器であるコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力ノードをもとの電位に回復させるべく動作する。この動作期間は、ノードＮＡとノードＮＢとの間に形成された抵抗Ｒ７１を介して、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２６３】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にずれたとすると、ノードＮＡの電位ＶＮＡはキャパシタＣ１及びＣ２によるキャパシタカップリングにより、低電位側にずれるが、その電位変化は、出力電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１がノードＮＡより得られる電位よりも低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２６４】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＡの電位ＶＮＡもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は、出力ノードのフィードバック電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１が電位ＶＮＡよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、出力電位Ｖ７１を低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２６５】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２６６】
また、実施の形態２３の第１の態様の回路構成では、キャパシタＣ１及びキャパシタＣ２を除去することもできる。この場合、ノードＮＡの電位ＶＮＡは、安定状態においては、出力電位Ｖ７１と同じ電位であるが、出力電位Ｖ７１が変化した場合には、所定の遅延時間を経過した後、ノードＮＡの電位ＶＮＡは出力電位Ｖ７１の電位変化に追随する。
【０２６７】
この追随期間中に、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２６８】
＜第２の態様＞
図６２は、この発明に実施の形態２３である内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＤと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをノードＮＣへのフィードバック電位としている。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＤに与えられる。
【０２６９】
このような構成において、通常、コンパレータ７１は、安定状態では、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位ＶＣＩが等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１（内部電源電位ＶＣＩ）の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０２７０】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＤの電位ＶＮＤを変化させ、この電位ＶＮＤの変化と内部電源電位ＶＣＩとの電位差により、出力ノードを回復させる。この時、ノードＮＤの電位ＶＮＤ変化は、ノードＮＤとノードＮＣとの間に形成されたキャパシタＣ２とノードＮＤと接地レベルとの間に形成されたキャパシタＣ１との電荷配分により決まることとなる。したがって、ノードＮＤの電位ＶＮＤ変化は、必ず、内部電源電位ＶＣＩの電位変化に比べて小さい。この時のノードＮＤの電位ＶＮＤの変化と内部電源電位ＶＣＩの電位変化の差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、制御信号Ｓ７１によりドライバトランジスタＱ７１を駆動し、出力ノードをもとの電位に回復させるべく動作する。
【０２７１】
この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１を介して、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。ここで、重要なのは、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ動作を行うことである。
【０２７２】
内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＤの電位ＶＮＤもＣ１及びＣ２のキャパシタカップリングにより、低電位側にずれるが、その電位変化は、フィードバック電位である内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩがノードＮＤの電位ＶＮＤよりも低くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させる。
【０２７３】
逆に、内部電源電位ＶＣＩが、高い電位側にずれたとすると、ノードＮＤもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩが電位ＶＮＤよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。
【０２７４】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２７５】
また、この回路構成では、キャパシタＣ１及びＣ２を除去することもできる。この場合、ノードＮＤの電位ＶＮＤは、安定状態においては、内部電源電位ＶＣＩと同じ電位であるが、内部電源電位ＶＣＩが変化した場合には、所定の遅延時間を経過した後、ノードＮＤの電位ＶＮＤは内部電源電位ＶＣＩの電位変化に追随する。
【０２７６】
この追随期間中に、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２７７】
さらに、抵抗Ｒ７１を図６０に示すような可変抵抗素子に変更することもできる。すなわち、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０２７８】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０２７９】
図６０で示した可変抵抗素子は、図６１で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０２８０】
＜＜実施の形態２４＞＞
＜第１の態様＞
図６３はこの発明に実施の形態２４である内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の正入力端子であるノードＮＡと負入力端子であるノードＮＢとの間に抵抗Ｒ７１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてキャパシタＣ３を介してノードＮＢに付与される。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＡに与えられる。
【０２８１】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢ（＝出力電位Ｖ７１）とが等しい状態で、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０２８２】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ３が検出し、ノードＮＢの電位ＶＮＢを変化させ、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。この時、ノードＮＢの電位ＶＮＢの変化はキャパシタＣ３のカップリングにより変化する。ノードＮＡの電位ＶＮＡは、安定状態においては、電位ＶＮＢと同じ電位であるが、出力電位Ｖ７１が変化した場合には、所定の遅延時間を経過した後、ノードＮＡの電位ＶＮＡは電位ＶＮＢの電位変化に追随する。
【０２８３】
この追随期間中に、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと電位ＶＮＢとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２８４】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にずれたとすると、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的に低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２８５】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的に高くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２８６】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２８７】
＜第２の態様＞
図６４は、この発明に実施の形態２４である内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをフィードバック電位としてキャパシタＣ３を介してノードＮＣに与えている。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＤに与えられる。
【０２８８】
このような構成において、通常、コンパレータ７１は、安定状態では、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣ（内部電源電位ＶＣＩ）が等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１（内部電源電位ＶＣＩ）の絶対電位は、基準電位ＶrefがノードＮＤに入力されることにより、基準電位Ｖrefに規定される。
【０２８９】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位ＶＮＣを変化させ、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。この時、ノードＮＣの電位ＶＮＣ変化はキャパシタＣ３のカップリングにより変化する。ノードＮＤの電位ＶＮＤは、安定状態においては、電位ＶＮＣと同じ電位であるが、内部電源電位ＶＣＩが変化した場合には、所定の遅延時間を経過した後、ノードＮＤの電位ＶＮＤは電位ＶＮＣの電位変化に追随する。
【０２９０】
この追随期間中に、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと電位ＶＮＣとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２９１】
例えば、内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的に低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ７１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させることができる。
【０２９２】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的に高くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。すなわち、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ有効な動作を行う。
【０２９３】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２９４】
さらに、抵抗Ｒ７１を図６０に示すような可変抵抗素子に変更することもできる。すなわち、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０２９５】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０２９６】
図６０で示した可変抵抗素子は、図６３で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０２９７】
＜＜実施の形態２５＞＞
＜第１の態様＞
図６５はこの発明に実施の形態２５である内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてキャパシタＣ３を介してノードＮＢに付与される。
【０２９８】
一方、外部電源電位ＶＣＥと接地レベルとの間に、電流源６８，抵抗Ｒ７６〜Ｒ７８が介挿される。抵抗Ｒ７６，Ｒ７７間のノードより得られる電位が基準電位Ｖrefとして安定状態時にコンパレータ７１の正入力端子であるノードＮＡに付与される。また、電流源６８とコンパレータ７１の負入力端子であるノードＮＢとの間に抵抗Ｒ７９が介挿される。したがって、ノードＮＡとノードＮＢとの間に抵抗Ｒ７６及びＲ７９が介挿されることになる。そして、電流源６８の供給電流量、抵抗Ｒ７６〜Ｒ７８それぞれの抵抗値を適切に設定して、安定状態時に基準電位Ｖrefがコンパレータ７１のノードＮＢの電位ＶＮＢより少し高くなるように設定する。すなわち、電位ＶＮＢと電位ＶＮＡとの間にオフセット電位ＶＯＳが予め設定されている。
【０２９９】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢ（＝出力電位Ｖ７１）とが等しい状態で、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０３００】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ３が検出し、ノードＮＢの電位ＶＮＢを変化させ、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。
【０３０１】
したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと電位ＶＮＢとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７９の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７９の抵抗値の大きさにより変化する。
【０３０２】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にオフセット電位ＶＯＳ以上ずれて、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的に低くなると、電位ＶＮＡと電位ＶＮＢとの電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０３０３】
すなわち、オフセット電位ＶＯＳを越えて、ノードＮＢの電位ＶＮＢがノードＮＡの電位ＶＮＡを下回るまでは、コンパレータ７１により出力電位Ｖ７１を上昇させることはない。このようにオフセット電位ＶＯＳを予め設定することにより、比較的小さな出力電位Ｖ７１の変動に対してはコンパレータ７１が働かないようにすることができる。
【０３０４】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的にさらに高くなり、電位ＶＮＡと電位ＶＮＢとの電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０３０５】
また、ノードＮＢはキャパシタＣ３を介して出力電位Ｖ７１を受けるため、キャパシタＣ３のカップリングにより、出力電位Ｖ７１の電位変化がノードＮＢに早く伝達するため、実施の形態２５の第１の態様はレスポンスの良い制御が可能となる。
【０３０６】
なお、高速動作時においては、抵抗Ｒ７６及びＲ７９により、コンパレータ７１が外部電源電位ＶＣＥ及び基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０３０７】
＜第２の態様＞
図６６は、この発明に実施の形態２５である内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥと接地レベルとの間に、電流源６８，抵抗Ｒ７６〜Ｒ７８が介挿される。抵抗Ｒ７６，Ｒ７７間のノードより得られる電位が基準電位Ｖrefとして安定状態時にコンパレータ７１の負入力端子であるノードＮＤに付与される。また、電流源２とコンパレータ７１の正入力端子であるノードＮＣとの間に抵抗Ｒ７９が介挿される。したがって、ノードＮＤとノードＮＣとの間に抵抗Ｒ７６及びＲ７９が介挿されることになる。そして、電流源６８の供給電流量、抵抗Ｒ７６〜Ｒ７８それぞれの抵抗値を適切に設定して、安定状態時に基準電位Ｖrefがコンパレータ７１のノードＮＣの電位ＶＮＣより少し高くなるように設定する。すなわち、電位ＶＮＣと電位ＶＮＤとの間にオフセット電位ＶＯＳが予め設定されている。
【０３０８】
また、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをフィードバック電位としてキャパシタＣ３を介してノードＮＣに与えている。
【０３０９】
このような構成において、通常、コンパレータ７１は、安定状態では、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣ（内部電源電位ＶＣＩ）が等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１（内部電源電位ＶＣＩ）の絶対電位は、基準電位ＶrefがノードＮＤに入力されることにより、基準電位Ｖrefに規定される。
【０３１０】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位ＶＮＣを変化させ、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。この時、ノードＮＣの電位ＶＮＣはキャパシタＣ３のカップリングにより変化する。
【０３１１】
ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間の電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと電位ＶＮＣとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７９の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、本回路の動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７９の抵抗値の大きさにより変化する。
【０３１２】
例えば、内部電源電位ＶＣＩが低電位側にオフセット電位ＶＯＳ以上ずれて、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的に低くなると、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。その結果、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ７１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させることができる。
【０３１３】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的にさらに高くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。すなわち、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ有効な動作を行う。
【０３１４】
また、ノードＮＣはキャパシタＣ３を介して出力電位Ｖ７１を受けるため、キャパシタＣ３のカップリングにより、出力電位Ｖ７１の電位変化がノードＮＣに早く伝達するため、実施の形態２５の第２の態様はレスポンスの良い制御が可能となる。
【０３１５】
なお、高速動作時においては、抵抗Ｒ７６及びＲ７９により、コンパレータ７１が外部電源電位ＶＣＥ及び基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０３１６】
さらに、抵抗Ｒ７６を図６０に示すような可変抵抗素子に変更することもできる。すなわち、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０３１７】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０３１８】
図６０で示した可変抵抗素子は、図６５で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０３１９】
＜＜実施の形態２６＞＞
＜第１の態様＞
図６７はこの発明の実施の形態２６である電位安定回路の第１の態様を示す回路図である。同図に示すように、出力信号線６３に能動的負荷であるＮＭＯＳトランジスタＱ６１を接続している。すなわち、ＮＭＯＳトランジスタＱ６１のゲート及びドレインを出力信号線６３に接続し、ソースを接地している。なお、出力信号線６３の出力電位Ｖ６３には、実施の形態２２〜実施の形態２５で示した内部電源電位供給回路等から供給される出力電位Ｖ７１あるいは内部電源電位ＶＣＩ等が含まれる。
【０３２０】
第１の態様の回路は、出力信号線６３の出力電位Ｖ６３が立ち上がると、出力信号線６３と接地レベルとの間に電流が流れる。この電流により発生するＮＭＯＳトランジスタＱ６１のソース−ドレイン間電圧をもって出力電位とできる回路である。この構成は、ＮＭＯＳトランジスタＱ６１のダイオード接続１段で構成しているが、段数は任意である。
【０３２１】
この回路において、図５８で示した実施の形態２２の第１の態様の内部電源電位供給回路の出力電位Ｖ７１が出力電位Ｖ６３の場合、コンパレータ７１の出力ノードからＮＭＯＳトランジスタＱ６１を介して電流が常時流れ続けることになり、それ見合う電流を内部電源電位供給回路側は、常時流し続けることとなる。
【０３２２】
例えば、出力電位Ｖ６３が低電位側にずれたとすると、出力電位Ｖ６３と接地レベルとの間の電位差が小さくなり、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧が小さくなって、電流量が減少することとなる。この意味するところは、ＮＭＯＳトランジスタＱ６１が常時一定の電流を流して安定していた出力電位Ｖ６３が、低電位側に瞬間的にずれることで、出力信号線６３，接地レベル間を流れていた電流が減少し、減少した電流分は、実質的にコンパレータ７１の出力ノードを充電する電流として働き、出力電位Ｖ７１（出力電位Ｖ６３）を上昇させる側に働くため、低下した出力電位Ｖ７１を回復させる。
【０３２３】
逆に、出力電位Ｖ６３が高い電位側にずれたとすると、出力電位Ｖ６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧が大きくなって、電流量が増加することとなる。この意味するところは、常時一定の電流を流して安定していた出力電位Ｖ６３が、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的にコンパレータ７１の出力ノードを放電する電流として働き、出力電位Ｖ７１を低下させる側に働くため、上昇した出力電位Ｖ７１を回復させる。
【０３２４】
＜第２の態様＞
図６８はこの発明の実施の形態２６である電位安定回路の第２の態様を示す回路図である。第２の態様はＮＭＯＳトランジスタＱ６１のソースと接地レベルとの間にＮＭＯＳトランジスタＱ６２を介挿している。そして、ＮＭＯＳトランジスタＱ６２のゲートに活性化信号Ｓ６２を付与している。なお、他の構成は第１の態様と同様である。
【０３２５】
第２の態様は、活性化信号Ｓ６２の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６２をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６２を“Ｈ”にして第１の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６２を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３２６】
＜第３の態様＞
図６９はこの発明の実施の形態２６である電位安定回路の第３の態様を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ６１のドレインを出力信号線６３に接続し、ソースを接地している。また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され、ドレインは抵抗Ｒ８１の一端に接続され、ゲートは接地される。抵抗Ｒ８１の他端は接地される。そして、抵抗Ｒ８１の一端がＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３２７】
したがって、第３の態様の電位安定回路は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧と抵抗Ｒ８１の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＮＭＯＳトランジスタＱ６１のゲート−ソース間に電圧が発生する。この電圧は、抵抗Ｒ８１の両端の電圧として発生される。したがって、回路中を流れる電流量は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧を抵抗Ｒ８１の抵抗値で割った値となる。
【０３２８】
すなわち、抵抗Ｒ８１が出力信号線６３，接地レベル間の電流供給手段として機能し、ＮＭＯＳトランジスタＱ６１が抵抗Ｒ８１を流れる電流量を制御する電流制御手段として機能する。なお、ＰＭＯＳトランジスタＱ６３によるトランジスタ抵抗は、抵抗Ｒ８１と出力信号線６３との間の電界を緩和する働きを持つ。
【０３２９】
このような構成の第３の態様の電位安定回路、第１の態様と同様にして、出力電位Ｖ６３を安定状態にするように動作する。
【０３３０】
＜第４の態様＞
図７０はこの発明の実施の形態２６である電位安定回路の第４の態様を示す回路図である。第４の態様はＮＭＯＳトランジスタＱ６１のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６３のドレインと抵抗Ｒ８１の一端との間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第３の態様と同様である。
【０３３１】
第４の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第３の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３３２】
＜第５の態様＞
図７１はこの発明の実施の形態２６である電位安定回路の第５の態様を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ６１のドレインを出力信号線６３に接続し、ソースを接地している。また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され、ドレインはＮＭＯＳトランジスタＱ６６のドレインに接続され、ゲートは接地される。ＮＭＯＳトランジスタＱ６６のソースは接地される。そして、ＮＭＯＳトランジスタＱ６６のドレインがＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３３３】
したがって、第５の態様の電位安定回路は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧とＮＭＯＳトランジスタＱ６６の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＮＭＯＳトランジスタＱ６１のゲート−ソース間に電圧が発生する。この電圧は、ＮＭＯＳトランジスタＱ６６のドレイン，ソース間の電圧として発生される。したがって、回路中を流れる電流量は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧をＮＭＯＳトランジスタＱ６６の抵抗値で割った値となる。
【０３３４】
すなわち、ＮＭＯＳトランジスタＱ６６が出力信号線６３，接地レベル間の電流供給手段として機能し、ＮＭＯＳトランジスタＱ６１がＮＭＯＳトランジスタＱ６６を流れる電流量を制御する電流制御手段として機能する。なお、ＰＭＯＳトランジスタＱ６３によるトランジスタ抵抗は、ＮＭＯＳトランジスタＱ６６と出力信号線６３との間の電界を緩和する働きを持つ。
【０３３５】
このような構成の第５の態様の電位安定回路、第１の態様と同様にして、出力電位Ｖ６３を安定状態にするように動作する。
【０３３６】
さらに第５の態様の回路の場合には、以下に述べる作用がある。以下では、この回路が、図５８で示した実施の形態２２の第１の態様の内部電源電位供給回路の出力電位Ｖ７１が出力電位Ｖ６３の場合を例に挙げて説明する。
【０３３７】
ＮＭＯＳトランジスタＱ６６の抵抗値は、出力電位Ｖ６３と接地レベルとの電位差により変化する。出力電位Ｖ６３が低下すれば、ＮＭＯＳトランジスタＱ６６のゲート−ソース間電圧が小さくなり、抵抗値が上昇する。この意味するところは、ＮＭＯＳトランジスタＱ６６が常時一定の電流を流して安定していた出力電位Ｖ６３が、低電位側に瞬間的にずれることで、ＮＭＯＳトランジスタＱ６６の抵抗値が増加し、流れていた電流が減少し、減少した電流分は、実質的にコンパレータ７１の出力ノードを充電する電流として働き、出力電位Ｖ７１を上昇させる側に働くため、低下した出力電位Ｖ７１、すなわち出力電位Ｖ６３を回復させる。
【０３３８】
逆に、出力電位Ｖ６３が高い電位側にずれたとすると、出力電位Ｖ６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６６のゲート−ソース間電圧が大きくなることで、ＮＭＯＳトランジスタＱ６６の抵抗値が減少し、電流量が増加することとなる。この意味するところは、常時一定の電流を流して安定していた出力電位Ｖ６３が、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的にコンパレータ７１の出力ノードを放電する電流とした働き、出力電位Ｖ７１を低下させる側に働くため、上昇した出力電位Ｖ７１、すなわち出力電位Ｖ６３を回復させる。
【０３３９】
＜第６の態様＞
図７２はこの発明の実施の形態２６である電位安定回路の第６の態様を示す回路図である。第６の態様はＮＭＯＳトランジスタＱ６１のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６３のドレインとＮＭＯＳトランジスタＱ６６のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第５の態様と同様である。
【０３４０】
第６の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第５の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３４１】
＜第７の態様＞
図７３はこの発明の実施の形態２６である電位安定回路の第７の態様を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ６１のドレインを出力信号線６３に接続し、ソースを接地している。また、ＰＭＯＳトランジスタＱ６７のソースは出力信号線６３に接続され、ゲート及びドレインはＮＭＯＳトランジスタＱ６６のドレインに接続される。ＮＭＯＳトランジスタＱ６６のソースは接地される。そして、ＮＭＯＳトランジスタＱ６６のドレインがＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３４２】
このような構成の第７の態様の電位安定回路は、抵抗として利用していたＰＭＯＳトランジスタＱ６３に置き換えて、ダイオード接続したＰＭＯＳトランジスタＱ６７を用いた構成であり、その動作及び効果は第５の態様と同様である。
【０３４３】
＜第８の態様＞
図７４はこの発明の実施の形態２６である電位安定回路の第８の態様を示す回路図である。第８の態様はＮＭＯＳトランジスタＱ６１のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６７のドレインとＮＭＯＳトランジスタＱ６６のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第７の態様と同様である。
【０３４４】
第８の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第７の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３４５】
＜第９の態様＞
図７５はこの発明の実施の形態２６である電位安定回路の第９の態様を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ７０のソースを出力信号線６３に接続し、ドレインを接地している。また、抵抗Ｒ８２の一端は出力信号線６３に接続され他端はＮＭＯＳトランジスタＱ６６のドレインに接続される。ＮＭＯＳトランジスタＱ６６のソースは接地される。そして、ＮＭＯＳトランジスタＱ６６のドレインがＰＭＯＳトランジスタＱ７０のゲートに接続される。
【０３４６】
したがって、第９の態様の電位安定回路は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧と抵抗Ｒ８２の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＰＭＯＳトランジスタＱ７０のゲート−ソース間に電圧が発生する。この電圧は、抵抗Ｒ８２の両端にかかる電圧として発生される。したがって、回路中を流れる電流量は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧を抵抗Ｒ８２の抵抗値で割った値となる。なお、ＮＭＯＳトランジスタＱ６６によるトランジスタ抵抗は、抵抗Ｒ８２と接地レベルとの間の電界を緩和する働きを持つ。
【０３４７】
このような構成の第９の態様の電位安定回路は、第５の態様と同様にして、出力電位Ｖ６３を安定状態にするように動作する。
【０３４８】
＜第１０の態様＞
図７６はこの発明の実施の形態２６である電位安定回路の第１０の態様を示す回路図である。第１０の態様はＰＭＯＳトランジスタＱ７０のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し抵抗Ｒ８２の他端とＮＭＯＳトランジスタＱ６６のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第９の態様と同様である。
【０３４９】
第１０の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第９の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３５０】
＜第１１の態様＞
図７７はこの発明の実施の形態２６である電位安定回路の第１１の態様を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ７０のソースを出力信号線６３に接続し、ドレインを接地している。また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され、ドレインはＮＭＯＳトランジスタＱ６９のドレイン及びゲートに接続される。ドレイン及びゲートが共通なＮＭＯＳトランジスタＱ６９のソースは接地される。そして、ＮＭＯＳトランジスタＱ６９のドレインがＰＭＯＳトランジスタＱ７０のゲートに接続される。
【０３５１】
このような構成の第１１の態様の電位安定回路は、抵抗として利用していたＮＭＯＳトランジスタＱ６６に置き換えて、ダイオードとして利用するＮＭＯＳトランジスタＱ６９を用いた構成であり、その動作及び効果は実施の形態９と同様である。
【０３５２】
＜第１２の態様＞
図７８はこの発明の実施の形態２６である電位安定回路の第１２の態様を示す回路図である。第１２の態様はＰＭＯＳトランジスタＱ７０のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６３のドレインとＮＭＯＳトランジスタＱ６９のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第１１の態様と同様である。
【０３５３】
第１２の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第１１の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３５４】
＜第１３の態様＞
図７９はこの発明の実施の形態２６である電位安定回路の第１３の態様を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ７０のソースを出力信号線６３に接続し、ドレインをＮＭＯＳトランジスタＱ６６のドレインに接続している。ＮＭＯＳトランジスタＱ６６のソースは接地され、ゲートは出力信号線６３に接続される。
【０３５５】
また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され。ドレインはＮＭＯＳトランジスタＱ６１のドレインに接続される。ＮＭＯＳトランジスタＱ６１のソースは接地される。そして、ＮＭＯＳトランジスタＱ６１のドレインがＰＭＯＳトランジスタＱ７０のゲートに接続され、ＮＭＯＳトランジスタＱ６６のドレインがＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３５６】
したがって、第１３の態様の電位安定回路は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧とＮＭＯＳトランジスタＱ６６の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＮＭＯＳトランジスタＱ６１のゲート−ソース間に電圧が発生する。この電圧は、ＮＭＯＳトランジスタＱ６６のドレイン，ソース間の電圧として発生される。したがって、回路中のＮＭＯＳトランジスタＱ６６を流れる電流量は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧をＮＭＯＳトランジスタＱ６６の抵抗値で割った値となる。なお、ＰＭＯＳトランジスタＱ６３によるトランジスタ抵抗は、ＮＭＯＳトランジスタＱ６６と出力信号線６３との間の電界を緩和する働きを持つ。
【０３５７】
さらに、第１３の態様の電位安定回路は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧とＰＭＯＳトランジスタＱ６３の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＰＭＯＳトランジスタＱ７０のゲート−ソース間に電圧が発生する。この電圧は、ＰＭＯＳトランジスタＱ６３のドレイン，ソース間の電圧として発生される。したがって、回路中のＰＭＯＳトランジスタＱ６３を流れる電流量は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧をＰＭＯＳトランジスタＱ６３の抵抗値で割った値となる。なお、ＮＭＯＳトランジスタＱ６６によるトランジスタ抵抗は、ＰＭＯＳトランジスタＱ６３と接地レベルとの間の電界を緩和する働きを持つ。
【０３５８】
このような構成の第１３の態様の電位安定回路は、第５の態様の構成と第９の態様の構成を組み合わせて、ＮＭＯＳトランジスタＱ６１及びＱ６６とＰＭＯＳトランジスタＱ７０及びＱ６３とによりクロスカップルを構成しており、その動作及び効果は第５の態様と第９の態様とを合わせたものとなる。
【０３５９】
＜第１４の態様＞
図８０はこの発明の実施の形態２６である電位安定回路の第１４の態様を示す回路図である。第１４の態様はＮＭＯＳトランジスタＱ６１のドレインとＰＭＯＳトランジスタＱ６３のドレインとの間にトランスミッションゲート６５を介挿し、ＰＭＯＳトランジスタＱ７０のドレインとＮＭＯＳトランジスタＱ６５のドレインとの間にトランスミッションゲート６６を介挿している。そして、トランスミッションゲート６５及び６６のＮＭＯＳゲートに活性化信号Ｓ６５を付与し、ＰＭＯＳゲートにインバータ６４を介して活性化信号Ｓ６５の反転信号を付与している。なお、他の構成は第１３の態様と同様である。
【０３６０】
第１４の態様は、活性化信号Ｓ６５の“Ｈ”／“Ｌ”によりトランスミッションゲート６５及び６６をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６５を“Ｈ”にして第１３の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６５を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３６１】
＜利用例１＞
図８１は、図７９で示した実施の形態２６の第１３の態様の電位安定回路を内部電源電位供給回路への適用例を示す回路図である。
【０３６２】
同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１が介挿される。また、ノードＮＤと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをキャパシタＣ３を介してノードＮＣへのフィードバック電位としている。
【０３６３】
そして、第１３の態様の電位安定回路のＮＭＯＳトランジスタＱ６１のドレインが抵抗Ｒ８３を介してノードＮＤに接続される。
【０３６４】
このような構成において、内部電源電位ＶＣＩが安定している場合、通常、コンパレータは７１は、安定状態、すなわちノードＮＤの電位とノードＮＣの電位が等しい状態で、コンパレータ７１の出力ノードに対して作用しないように設定されている。
【０３６５】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位を変化させ、変化したノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの電位差により、内部電源電位ＶＣＩを回復させる。この時、ノードＮＣの電位変化は、キャパシタＣ３のカップリングにより変化する。この時のノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣの差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力電位Ｖ７１をもとの電位に回復させるべく動作する。この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１の抵抗値により、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとが等しくなるまでの時間できまる。ここで、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０３６６】
例えば、内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＣの電位ＶＮＣもキャパシタカップリングにより低電位側にずれる。したがって、相対的に電位ＶＮＣが電位ＶＮＤよりも低くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、内部電源電位ＶＣＩを上昇させる側に働くため、低下した内部電源電位ＶＣＩを回復させる。
【０３６７】
同時に、出力電位Ｖ６３と接地レベルとの間の電位差が小さくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が小さくなって、電流量が減少することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、低電位側に瞬間的にずれることで、出力信号線６３，接地レベル間を流れていた電流が減少し、減少した電流分は、実質的に出力信号線６３を充電する電流として働き、内部電源電位ＶＣＩを上昇させる側に働くため、低下した出力電位Ｖ７１を回復させる。
【０３６８】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣもキャパシタカップリングにより高い電位側にずれる。したがって、相対的にノードＮＣの電位ＶＮＣがノードＮＤの電位ＶＮＤよりも高くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、コンパレータ７１によっては結局内部電源電位ＶＣＩには何ら変化しない。
【０３６９】
同時に、出力信号線６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が大きくなって、電流量が増加することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的に出力信号線６３を放電する電流として働き、内部電源電位ＶＣＩを低下させる側に働くため、上昇した内部電源電位ＶＣＩを回復させる。
【０３７０】
コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗値を変更することで、動作期間の設定を変更することができる。
【０３７１】
＜利用例２＞
図８２は、図７９で示した実施の形態２６の第１３の態様の電位安定回路を内部電源電位供給回路への適用例を示す回路図である。
【０３７２】
同図に示すように、第１３の態様の電位安定回路のＰＭＯＳトランジスタＱ６３のドレインとＮＭＯＳトランジスタＱ６１のドレインとの間に抵抗Ｒ８６が設けられ、ノードＮＣが抵抗Ｒ８４を介してＰＭＯＳトランジスタＱ６３のドレイン及び抵抗Ｒ８６の一端に接続され、ノードＮＤが抵抗Ｒ８５を介してＮＭＯＳトランジスタＱ６１のドレイン及び抵抗Ｒ８６の他端に接続される。なお、他の構成は図８１で示した利用例１の構成と同様である。
【０３７３】
したがって、この利用では、内部電源電位ＶＣＩが安定している場合、通常、コンパレータ７１は、安定状態、すなわちノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの間に、抵抗Ｒ８６によるオフセット電位ＶＯＳが設けられ安定状態で、出力ノードに対して作用しないように設定されている。
【０３７４】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位を変化させ、ノードＮＤの電位ＶＮＤの変化とノードＮＣの電位ＶＮＣとの電位差により、内部電源電位ＶＣＩを回復させる。この時、ノードＮＣの電位変化は、キャパシタＣ３のカップリングにより変化する。この時のノードＮＤの電位ＶＮＤの電位とノードＮＣの電位ＶＮＣの電位の差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力電位Ｖ７１をもとの電位に回復させるべく動作する。この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１の抵抗値により、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとが等しくなるまでの時間できまる。ここで、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０３７５】
例えば、内部電源電位ＶＣＩがオフセット電位ＶＯＳ以上に低電位側にずれたとすると、ノードＮＣの電位ＶＮＣもキャパシタカップリングにより低電位側にずれる。したがって、相対的に電位ＶＮＣが電位ＶＮＤよりも低くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、内部電源電位ＶＣＩを上昇させる側に働くため、低下した内部電源電位ＶＣＩを回復させる。
【０３７６】
同時に、出力電位Ｖ６３と接地レベルとの間の電位差が小さくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が小さくなって、電流量が減少することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、低電位側に瞬間的にずれることで、出力信号線６３，接地レベル間を流れていた電流が減少し、減少した電流分は、実質的に出力信号線６３を充電する電流として働き、内部電源電位ＶＣＩを上昇させる側に働くため、低下した出力電位Ｖ７１を回復させる。
【０３７７】
上記のように、コンパレータ７１の出力ノードが変化し、オフセット電位ＶＯＳを越えて、ノードＮＣの電位ＶＮＣがノードＮＤの電位ＶＮＤを下回るまでは、コンパレータ７１により出力電位Ｖ７１を上昇させることはない。このようにオフセット電位ＶＯＳを予め設定することにより、比較的小さな出力電位Ｖ７１の変動に対してはコンパレータ７１が働かないようにすることができる。
【０３７８】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣもキャパシタカップリングにより高い電位側にずれる。したがって、相対的にノードＮＣの電位ＶＮＣがノードＮＤの電位ＶＮＤよりもさらに高くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、コンパレータ７１によっては結局内部電源電位ＶＣＩには何ら変化しない。
【０３７９】
同時に、出力電位Ｖ６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が大きくなって、電流量が増加することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的に出力信号線６３を放電する電流として働き、内部電源電位ＶＣＩを低下させる側に働くため、上昇した内部電源電位ＶＣＩを回復させる。
【０３８０】
コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗値を変更することで、動作期間の設定を変更することができる。
【０３８１】
＜＜実施の形態２７〜２９の原理＞＞
＜問題点＞
図１で示した構成で代表される内部電源電位供給回路において、外部電源電位ＶＣＥはレベル変換されて負荷を駆動させるための内部電源電位ＶＣＩとして供給される。外部電源電位ＶＣＥから内部電源電位ＶＣＩへの変換はコンパレータ１とコンパレータ１の制御信号Ｓ１をゲートに受けるＰＭＯＳトランジスタＱ１とによって行われる。コンパレータ１の入力は基準電圧Ｖrefと内部電源電位ＶＣＩからフィードバックされた分圧内部電源電位ＤＣＩである。
【０３８２】
このような構成の内部電源電位供給回路は、分圧内部電源電位ＤＣＩが基準電圧Ｖrefに対して低い電位になった場合、制御信号Ｓ１は低電位側に振れ、ＰＭＯＳトランジスタＱ１がより強くオンし、内部電源電位ＶＣＩからの電流供給能力が増大するので低下した内部電源電位ＶＣＩを上昇させようとする。逆に分圧内部電源電位ＤＣＩが基準電圧Ｖrefに対して高い電位になった場合、制御信号Ｓ１は高電位側に振れ、ＰＭＯＳトランジスタＱ１がより弱くオンし、内部電源電位ＶＣＩからの電流供給能力がストップするので上昇した内部電源電位ＶＣＩをこれ以上上昇させまいとする。ここで、コンパレータ１は、カレントミラーを用いた差動増幅器等で構成されれば良い。この機能により、分圧内部電源電位ＤＣＩが基準電圧Ｖrefと等しくなるように、内部電源電位ＶＣＩが制御される。
【０３８３】
しかし、内部電源電位ＶＣＩの上昇・低下を検知し、定常の状態に戻すまでの電位復帰遅延時間の減少には限界がある。内部電源電位供給回路を流れる電流量を増大させれば、電流を供給するためのＰＭＯＳトランジスタＱ１のゲートを駆動するコンパレータ１の動作が高速化し、その分、電位復帰遅延時間の減少を図ることができるが消費電流を必要以上に大きくしてしまうため実用的でない。
【０３８４】
このように、内部電源電位ＶＣＩの電位復帰遅延時間が存在するという事は設定電位に比べて必ず電位ドロップが存在することになる。従って、内部電源電位ＶＣＩを受けて動作する負荷である半導体集積回路が悪影響を受け、動作遅延等が発生してしまる。
【０３８５】
そこで、図１で示した内部電源電位供給回路の内部電源電位ＶＣＩ等、電位ドロップが生じやすい出力電位の電位ドロップの影響を受けないように構成することを考える。
【０３８６】
＜改善方法＞
実施の形態２７〜２９では、ＤＲＡＭのセルフリフレッシュ動作時等のメモリセルのリテンション特性を向上させることを目的としている。図８３に示すように、初期においてメモリセルのストレージノード（ＳＮ）に書き込まれたストレージ電位ＶＳＮは、リーク方向ＬＶに沿って時間の経過とともに電荷がリークして減少していく。
【０３８７】
電荷がリークする先は、主に、メモリセルが形成されている基板である。そして、ストレージ電位ＶＳＮがビット線のプリチャージ電位であるＶＣＣ／２付近のセンスアンプ感度不良領域ＮＳに達すると、メモリセルからビット線への読み出し電荷量の低下により、ビット線に接続されるセンスアンプはデータを十分に検知・増幅することができなくなり、読み出し不良を起こしてしまう。
【０３８８】
ここで、ストレージ電位ＶＳＮは丁度ＶＣＣ／２になって読み出せなくなるのではなく、実際は、ＶＣＣ／２に達する以前のセンスアンプ感度不良領域ＮＳに入ると不良となってしまう。すなわち、ストレージ電位ＶＳＮがＶＣＣ／２に達する手前でセンスアンプ感度不良領域ＮＳにかかってしまうため、その分、リテンション特性保障範囲Ａ１は短くなり、リテンション特性は劣化する。
【０３８９】
＜第１の方法＞
ここで、このリテンション特性を改善するために、種々の手法が考えられる。初期のストレージ電位ＶＳＮを上げるように、図８４に示すように、書き込み時の書き込み電圧ＶＷを通常時の内部電源電位ＶＣＩの電源電位ＶＣＣより高く設定すれば、ストレージ電位ＶＳＮがセンスアンプ感度不良領域ＮＳに達するまでの時間であるリテンション特性保障範囲Ａ１を延ばすことができる。２種類の内部電源電位ＶＣＩを供給する内部電源電位供給回路としては、例えば、図１０で示した実施の形態２の内部電源電位供給回路等を用いればよい。
【０３９０】
＜第２の方法＞
また、図８５に示すように、基板電位ＶＢＢを浅くすれ（ＧＮＤレベルに近づけれ）ば、ストレージノードに蓄積された電荷が基板にリークする際のストレージノードと基板間の電界が緩和され、ストレージ電位ＶＳＮがセンスアンプ感度不良領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９１】
＜第３の方法＞
また、図８６に示すように、ストレージノードの対向電極であるセルプレートのセルプレート電位ＶＣＰを変化させ、ストレージ電位ＶＳＮに逆行するように上昇させてやれば、メモリセルのカップリング現象によりストレージ電位ＶＳＮが上昇する為、電荷量が増加したの等価な現象が生じ、ストレージ電位ＶＳＮがセンスアンプ感度不良領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９２】
＜第４の方法＞
また、図８７に示すように、ビット線のプリチャージ電位ＶＰＣを通常のプリチャージ電位であるＶＣＣ／２より低く設定すれば、センスアンプ感度不良領域ＮＳも同時に低電位側（基板電位側）にシフトするためにストレージ電位ＶＳＮがセンスアンプの感度不能領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９３】
＜第５の方法＞
さらには、図８８に示すように、センスアンプの感度を向上させ、センスアンプ感度不良領域ＮＳ自体を縮小することでもリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９４】
＜＜実施の形態２７＞＞
＜第１の態様＞
図８９は実施の形態２７の第１の態様である出力電位供給回路の構成を示す回路図である。同図に示すように、内部電源電位ＶＣＩ，接地レベル間に抵抗Ｒ１０１，Ｒ１０２が直列に設けられるとともに、内部電源電位ＶＣＩ，接地レベル間に抵抗Ｒ１０３，スイッチＳＷ３１、ＳＷ３２及び抵抗Ｒ１０４が直列に設けられる。スイッチＳＷ３１及びＳＷ３２はそれぞれ選択信号ＳＭ３１及びＳＭ３２に基づきオン／オフする。抵抗Ｒ１０１，Ｒ１０２間のノードＮ１０１はスイッチＳＷ３１，ＳＷ３２間のノードに接続される。そして、ノードＮ１０１より得られる電位が出力電位Ｖ５１として規定される。
【０３９５】
このような構成において、通常動作時は、選択信号ＳＭ３１及びＳＭ３２によりスイッチＳＷ３１及びＳＷ３２をオフさせる。一方、メモリチップが試験時やデータリテンションモード及びスリープモードなどの出力電位を“Ｈ”（ＶＣＥ）側や“Ｌ”（ＧＮＤ）側に変更させたい場合の状態にあるとき、スイッチＳＷ３１，ＳＷ３２のうち、一方のスイッチをオンさせることで、内部電源電位ＶＣＩ，ノードＮ１０１間と接地電位，ノードＮ１０１間との抵抗比を変更し、出力電位Ｖ５１を“Ｈ”側あるいは“Ｌ”側に変更させることが可能である。
【０３９６】
すなわち、スイッチＳＷ３１のみをオンさせるように選択信号ＳＭ３１及びＳＭ３２を与えれば、内部電源電位ＶＣＩ，ノードＮ１０１間の抵抗が減少し、出力電位Ｖ５１は通常動作時より電位の高い側にシフトする。逆に、スイッチＳＷ３２のみをオンさせるように選択信号ＳＭ３１及びＳＭ３２を与えれば、出力電位Ｖ５１のレベルは通常動作時より低下する。
【０３９７】
図９０は、第１の態様の出力電位供給回路の動作結果を示すグラフである。同図に示すように、通常動作時は、スイッチＳＷ３１及びＳＷ３２が共にオフしている。したがって、抵抗Ｒ１０１とＲ１０２とが同一抵抗値であれば、内部電源電位ＶＣＩが電源電位ＶＣＣまで立ち上がると、出力電位Ｖ５１はＶＣＣ／２となる。
【０３９８】
一方、スイッチＳＷ３１のみオンさせると出力電位Ｖ５１はＶＣＣ／２より高電位に設定され、スイッチＳＷ３２のみオンさせると出力電位Ｖ５１はＶＣＣ／２より低い電位に設定される。
【０３９９】
したがって、第１の態様の出力電位供給回路の出力電位Ｖ５１をセルプレート電位ＶＣＰとして用いることにより第３の方法に適用できる。すなわち、通常動作時はスイッチＳＷ３１及びＳＷ３２をオフさせてＶＣＣ／２のセルプレート電位ＶＣＰを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３１のみをオンさせて、セルプレート電位ＶＣＰをＶＣＣ／２より高い電位に上昇させる。このとき、出力電位Ｖ５１の出力に付随する出力容量と回路を構成する抵抗とのＲＣ時定数で出力電位Ｖ５１（セルプレート電位ＶＣＰ）は図８６に示すように上昇する。
【０４００】
また、第１の態様の出力電位Ｖ５１をプリチャージ電位ＶＰＣとして用いることにより第４の方法に適用することができる。すなわち、通常動作時はスイッチＳＷ３１及びＳＷ３２をオフさせてＶＣＣ／２のプリチャージ電位ＶＰＣを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３２のみをオンさせて、図８７に示すように、プリチャージ電位ＶＰＣをＶＣＣ／２より低い電位に設定する。
【０４０１】
＜第２の態様＞
図９１は実施の形態２７の第２の態様である出力電位供給回路の構成を示す回路図である。同図に示すように、内部電源電位ＶＣＩ，接地レベル間に抵抗Ｒ１０５〜Ｒ１０８が直列に設けられる。そして、抵抗Ｒ１０６の両端にスイッチＳＷ３３が設けられ、抵抗Ｒ１０７の両端にスイッチＳＷ３４が設けられる。スイッチＳＷ３３及びＳＷ３４はそれぞれ選択信号ＳＭ３３及びＳＭ３４に基づきオン／オフする。そして、抵抗Ｒ１０６，Ｒ１０７間のノードＮ１０１より得られる電位が出力電位Ｖ５１として規定される。
【０４０２】
このような構成において、通常動作時は、選択信号ＳＭ３３及びＳＭ３４によりスイッチＳＷ３３及びＳＷ３４をオンさせる。一方、メモリチップが試験時やデータリテンションモード及びスリープモードなどの出力電位を“Ｈ”（ＶＣＥ）側や“Ｌ”（ＧＮＤ）側に変更させたい場合の状態にあるとき、スイッチＳＷ３３，ＳＷ３４のうち、一方のスイッチをオンさせることで、内部電源電位ＶＣＩ，ノードＮ１０１間と接地電位，ノードＮ１０１間との抵抗比を変更し、出力電位Ｖ５１を“Ｈ”側あるいは“Ｌ”側に変更させることが可能である。
【０４０３】
すなわち、スイッチＳＷ３３のみをオンさせるように選択信号ＳＭ３３及びＳＭ３４を与えれば、内部電源電位ＶＣＩ，ノードＮ１０１間の抵抗が増加し、出力電位Ｖ５１は通常動作時より電位の低い側にシフトする。逆に、スイッチＳＷ３４のみをオンさせるように選択信号ＳＭ３３及びＳＭ３４を与えれば、出力電位Ｖ５１のレベルは通常動作時より上昇する。
【０４０４】
図９２は、第２の態様の出力電位供給回路の動作結果を示すグラフである。同図に示すように、通常動作においては、スイッチＳＷ３３及びＳＷ３４が共にオンしている、したがって、抵抗Ｒ１０５とＲ１０８とが同一抵抗値であれば、内部電源電位ＶＣＩが電源電位ＶＣＣまで立ち上がると、出力電位Ｖ５１はＶＣＣ／２となる。
【０４０５】
一方、スイッチＳＷ３３のみオンさせると出力電位Ｖ５１はＶＣＣ／２より低い電位に設定され、スイッチＳＷ３４のみオンさせると出力電位Ｖ５１はＶＣＣ／２より高い電位に設定される。
【０４０６】
したがって、第２の態様の出力電位供給回路の出力電位Ｖ５１をセルプレート電位ＶＣＰとして用いることにより第３の方法に適用できる。すなわち、通常動作時はスイッチＳＷ３３及びＳＷ３４をオンさせてＶＣＣ／２のセルプレート電位ＶＣＰを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３４のみをオンさせて、セルプレート電位ＶＣＰをＶＣＣ／２より高い電位に上昇させる。このとき、出力電位Ｖ５１の出力に付随する出力容量と回路を構成する抵抗とのＲＣ時定数で出力電位Ｖ５１は上昇する。
【０４０７】
また、第２の態様の出力電位Ｖ５１をプリチャージ電位ＶＰＣとして用いることにより第４の方法に適用することができる。すなわち、通常動作時はスイッチＳＷ３３及びＳＷ３４をオンさせてＶＣＣ／２のプリチャージ電位ＶＰＣを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３３のみをオンさせて、プリチャージ電位ＶＰＣをＶＣＣ／２より低い電位に設定する。
【０４０８】
＜第３の態様＞
図９３は実施の形態２７の第３の態様である出力電位供給回路の構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ８１〜Ｑ８３、ＮＭＯＳトランジスタＱ８４〜Ｑ８６並びにスイッチＳＷ３５及びＳＷ３６から構成される。内部電源電位ＶＣＩ，接地レベル間にトランジスタＱ８１，Ｑ８４，Ｑ８２及びＱ８５の順で介挿され、ＰＭＯＳトランジスタＱ８１のドレインがＮＭＯＳトランジスタＱ８４のドレイン・ゲートに接続されるとともに、ＰＭＯＳトランジスタＱ８３のドレインに接続される。ＮＭＯＳトランジスタＱ８４のソースはＰＭＯＳトランジスタＱ８１のゲート、ＰＭＯＳトランジスタＱ８２のソース、ＰＭＯＳトランジスタＱ８３のゲート、ＮＭＯＳトランジスタＱ８５及びＱ８６のゲートに接続される。ＰＭＯＳトランジスタＱ８２のドレイン・ゲートはＮＭＯＳトランジスタＱ８５のドレイン及びＮＭＯＳトランジスタＱ８６のドレインに接続される。ＰＭＯＳトランジスタＱ８３のソースはスイッチＳＷ３５を介して内部電源電位ＶＣＩに接続され、ＮＭＯＳトランジスタＱ８６のソースはスイッチＳＷ３６を介して接地される。スイッチＳＷ３５及びＳＷ３６はそれぞれ選択信号ＳＭ３５及びＳＭ３６に基づきオン／オフする。そして、ＮＭＯＳトランジスタＱ８２のソース（ノードＮ１０１）より得られる電位が出力電位Ｖ５１となる。
【０４０９】
このような構成において、通常動作時は、選択信号ＳＭ３５及びＳＭ３６によりスイッチＳＷ３５及びＳＷ３６をオフさせる。一方、メモリチップが試験時やデータリテンションモード及びスリープモードなどの出力電位を“Ｈ”側や“Ｌ”側に変更させたい場合の状態にあるとき、スイッチＳＷ３５，ＳＷ３６のうち、一方のスイッチをオンさせることで、内部電源電位ＶＣＩ，ノードＮ１０１間と接地電位，ノードＮ１０１間との抵抗比を変更し、出力電位Ｖ５１を“Ｈ”側あるいは“Ｌ”側に変更させることが可能である。
【０４１０】
すなわち、第１の態様と同様、スイッチＳＷ３５のみをオンさせるように選択信号ＳＭ３５及びＳＭ３６を与えれば、内部電源電位ＶＣＩ，ノードＮ１０１間の抵抗が減少し、出力電位Ｖ５１はより電位の高い側にシフトする。逆に、スイッチＳＷ３６のみをオンさせるように選択信号ＳＭ３５及びＳＭ３６を与えれば、出力電位Ｖ５１のレベルは低下する。
【０４１１】
また、図９４に示すように構成することもできる。同図に示すように、内部電源電位ＶＣＩ，接地レベル間にＮＭＯＳトランジスタＱ８７及びＰＭＯＳトランジスタＱ８８が直列に設けられる。ＮＭＯＳトランジスタＱ８７のゲートはＮＭＯＳトランジスタＱ８３のソースに接続され、ＰＭＯＳトランジスタＱ８８のゲートはＮＭＯＳトランジスタＱ８６のドレインに接続される。そして、ＮＭＯＳトランジスタＱ８７のソース（ＰＭＯＳトランジスタＱ８８のドレイン）より得られる電位が出力電位Ｖ５２となる。他の構成は図９３と同様である。
【０４１２】
図９４で示した構成は、図９３の出力電位Ｖ５１に関連した電位を、ＮＭＯＳトランジスタＱ８７，ＰＭＯＳトランジスタＱ８８からなるバッファ回路によりバッファリングして出力電位Ｖ５２を出力するようにしたものである。
【０４１３】
＜＜実施の形態２８＞＞
図９５はこの発明の実施の形態２８であるセンスアンプの構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ９１〜Ｑ９７、ＮＭＯＳトランジスタＱ９８〜Ｑ１０３及び定電流源Ｉ５１から構成する。
【０４１４】
ビット線対ＢＬ、バーＢＬ間に、トランジスタＱ９４，Ｑ９５，Ｑ９８及びＱ９９からなる増幅部７５が構成される。ＰＭＯＳトランジスタＱ９４及びＱ９５がビット線ＢＬとビット線バーＢＬとの間に直列に設けられ、ＮＭＯＳトランジスタＱ９８及びＱ９９がビット線ＢＬとビット線バーＢＬとの間に直列に設けられる。そして、トランジスタＱ９４及びＱ９８のゲートはビット線バーＢＬに接続され、トランジスタＱ９５及びＱ９９のゲートはビット線ＢＬに接続される。
【０４１５】
また、選択信号ＳＷＬをゲートに受ける選択トランジスタＳＴを介してメモリセルＭＣの一方電極がビット線ＢＬに接続される。メモリセルＭＣの一方電極の電位がストレージ電位であり、他方電極にセルプレート電位ＶＣＰが与えられる。なお、便宜上、１つのメモリセルＭＣのみ図示しているが、実際には１組のビット線対ＢＬ，バーＢＬ間に複数のメモリセルＭＣが設けられる。
【０４１６】
ソースに内部電源電位ＶＣＩが共通に付与されるＰＭＯＳトランジスタＱ９６及びＱ９７はカレントミラー接続され、ＰＭＯＳトランジスタＱ９６のゲート及びドレインが定電流源Ｉ５１を介して接地される。一方、ＰＭＯＳトランジスタＱ９７のドレインはＮＭＯＳトランジスタＱ１００のドレイン・ゲートに接続され、ＮＭＯＳトランジスタＱ１００のソースは接地される。定電流源Ｉ５１は微小な基準電流ＩＲを供給する。
【０４１７】
また、ソースに内部電源電位ＶＣＩが付与されるＰＭＯＳトランジスタＱ９１はＰＭＯＳトランジスタＱ９６に対して１：ｎ（ｎ＞１）のトランジスタサイズでカレントミラー接続される。ＰＭＯＳトランジスタＱ９１のドレインはＰＭＯＳトランジスタＱ９２を介して、増幅部７５のＰＭＯＳトランジスタＱ９４，Ｑ９５間の第１ノードＮＰに接続される。また、内部電源電位ＶＣＩ，ノードＮＰ間にはＰＭＯＳトランジスタＱ９３も設けられ、ＰＭＯＳトランジスタＱ９２，Ｑ９３のゲートにはそれぞれリストア信号Ｓ５１，Ｓ５０が付与される。
【０４１８】
一方、ソースが接地されるＮＭＯＳトランジスタＱ１０２はＮＭＯＳトランジスタＱ１００に対して１：ｍ（ｍ＞１）でカレントミラー接続され、ＮＭＯＳトランジスタＱ１０２のドレインはＮＭＯＳトランジスタＱ１０１を介して、増幅部７５のＮＭＯＳトランジスタＱ９８，Ｑ９９間のノードＮＮに接続される。また、ノードＮＮ，接地レベル間にはＮＭＯＳトランジスタＱ１０３も設けられ、ＮＭＯＳトランジスタＱ１０３，Ｑ１０１のゲートにはそれぞれセンス信号Ｓ５２，Ｓ５３が付与される。
【０４１９】
このような構成のセンスアンプは、セルフリフレッシュ時のセンス動作時にセンス動作を時間をかけてゆっくりと動作させることで、センスアンプの感度を向上させ、ストレージ電位ＶＳＮがセンスアンプの増幅部７５のセンスアンプ感度不良領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばし、リテンション特性を向上させるための構成である。
【０４２０】
通常動作時は、高速動作が要求される場合があり、センスアンプ（ＮＭＯＳトランジスタＱ９８，Ｑ９９）及びリストアアンプ（ＰＭＯＳトランジスタＱ９４，Ｑ９５）のソースノードを高速に充放電させる必要がある。
【０４２１】
一方、セルフリフレッシュ動作時は、ノイズ等が小さい状態、また低速動作が許される状態である。そのような場合に、センスアンプ及びリストアアンプのソースノードの充放電を電流を制限して行えば、センスアンプ感度不良領域ＮＳは小さくなってセンスアンプの感度は向上する。
【０４２２】
このような構成の実施の形態２８のセンスアンプは、第５の方法に適用することができる。すなわち、通常動作時にリストア信号Ｓ５０，Ｓ５１，センス信号Ｓ５２，Ｓ５３をそれぞれ“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”に設定して、センスアンプ及びリストアアンプのソースノードの充放電電流を十分大きくして高速動作を可能にする。
【０４２３】
一方、セルフリフレッシュ時のセンス動作時にリストア信号Ｓ５０，Ｓ５１，センス信号Ｓ５２，Ｓ５３をそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｈ”に設定して、センスアンプ及びリストアアンプのソースノードの充放電電流を基準電流ＩＲのそれぞれ、ｎ倍、ｍ倍に制限する。この時のｎ及びｍの値は等しくても、異なっても構わない。その結果、感度が通常動作時に比べ向上する。
【０４２４】
また、セルフリフレッシュ動作以外にも、ノイズを嫌う動作時にセルフリフレッシュ時の動作を使用しても構わない。ノイズを嫌う場合の動作とは、例えば、多くのデバイスが同一基板上に配置され、一斉にデバイスが動作したときの動作電流が瞬間的にピークを迎え、ノイズが電源線に乗る場合等が考えられる。
【０４２５】
＜＜実施の形態２９＞＞
図９６はこの発明の実施の形態２９であるＶＢＢ発生回路の構成を示すブロック図である。同図に示すように、ＶＢＢ発生回路は、ＶＢＢレベルディテクタ８１、リングオシレータ８２及びＶＢＢ電位発生部８３から構成される。ＶＢＢ電位発生部８３はチャージポンピング方式を利用した既存のＶＢＢ電位発生部であり、リングオシレータ８２も既存の構成である。ＶＢＢレベルディテクタ８１はＶＢＢ電位発生部８３より発生される基板電位ＶＢＢを受け、基板電位ＶＢＢに基づきレベル検出信号ＧＥをリングオシレータ８２に出力する。リングオシレータ８２はレベル検出信号ＧＥに基づきオン，オフが制御される。リングオシレータ８２のオフ状態時はＶＢＢ電位発生部８３は非活性状態となる。
【０４２６】
図９７はＶＢＢレベルディテクタ８１の内部構成を示す回路図である。同図に示すように、可変電流源であるＰＭＯＳトランジスタＱ１０５は電源Ｖcc，中間ノードＮ１０２との間に介挿され、ゲートに制御信号ＣＳＴを受ける。この制御信号ＣＳＴの電位に基づき、基準電流Ｉ１００を電源Ｖccから中間ノードＮ１０２にかけて供給する。
【０４２７】
一方、中間ノードＮ１０２にはＮＭＯＳトランジスタＱ１０６のドレインが接続され、ＮＭＯＳトランジスタＱ１０６はゲートに基準電位Ｖｒｅｆが与えられる。ＮＭＯＳトランジスタＱ１０６のソースはＮＭＯＳトランジスタＱ１１０を介して直列にダイオード接続されたＮＭＯＳトランジスタ群Ｑ１１２〜Ｑ１１４に接続されるともに、ＮＭＯＳトランジスタＱ１２０を介して直列にダイオード接続されたＮＭＯＳトランジスタ群Ｑ１２１，Ｑ１２２に接続されるとともに、ＮＭＯＳトランジスタＱ１３０を介してダイオード接続されたＮＭＯＳトランジスタＱ１３１に接続される。
【０４２８】
そして、ＮＭＯＳトランジスタＱ１１４のソース、ＮＭＯＳトランジスタＱ１２２のソース及びＮＭＯＳトランジスタＱ１３１のソースに基板電位ＶＢＢが与えられる。ＮＭＯＳトランジスタＱ１１０、Ｑ１２０，Ｑ１３０のゲートには切替信号ＳＭ４１〜ＳＭ４３がそれぞれ付与される。ダイオード接続されたＮＭＯＳトランジスタＱ１１２〜Ｑ１１４，Ｑ１２１，Ｑ１２２，Ｑ１３１それぞれの閾値電圧は同一であり、制御用トランジスタＱ１１０，Ｑ１２０，Ｑ１３０それぞれのオン状態時の抵抗成分は“０”とする。
【０４２９】
また、増幅器８４は入力部が中間ノードＮ１０２に接続され、中間ノードＮ１０２より得られる電位を増幅してレベル検出信号ＧＥを出力する。
【０４３０】
このような構成において、内部より基準電位Ｖｒｅｆが設定され、この基準電位Ｖｒｅｆに基づきＮＭＯＳトランジスタＱ１０６を流れる電流量が制御される。基準電位Ｖｒｅｆを上昇させるとＮＭＯＳトランジスタＱ１０６を流れる電流量が増大し、その分だけ、ノードＮ１０３の電位Ｖ１０３の検出レベルが上昇する。同様に、基準電位Ｖｒｅｆを下降させると電位Ｖ１０３の検出レベルが下降する。
【０４３１】
また、電位Ｖ１０３と基板電位ＶＢＢとの電位差（Ｖ１０３−ＶＢＢ）は、切替信号ＳＭ４１〜ＳＭ４３により決定される。すなわち、切替信号ＳＭ４１〜ＳＭ４３をそれぞれＨ，Ｌ，Ｌレベルにすれば（第１の設定）、ＮＭＯＳトランジスタＱ１１０がオンし、ＮＭＯＳトランジスタＱ１２０及びＱ１３０がオフし、３個のダイオード直列接続ＮＭＯＳトランジスタＱ１１２〜Ｑ１１４の電圧降下分が電位差（Ｖ１０３−ＶＢＢ）となる。
【０４３２】
また、切替信号ＳＭ４１〜ＳＭ４３をＬ，Ｈ，Ｌレベルにすれば（第２の設定）、ＮＭＯＳトランジスタＱ１２０がオンし、ＮＭＯＳトランジスタＱ１１０及びＱ１３０がオフし、２個のダイオード直列接続ＮＭＯＳトランジスタＱ１２１，Ｑ１２２の電圧降下分の電位差が電位差（Ｖ１０３−ＶＢＢ）となる。
【０４３３】
また、切替信号ＳＭ４１〜ＳＭ４３をＬ，Ｌ，Ｈレベルにすれば（第３の設定）、ＮＭＯＳトランジスタＱ１３０がオンし、ＮＭＯＳトランジスタＱ１１０及びＱ１２０がオフし、１個のダイオード接続ＮＭＯＳトランジスタＱ１３１の電圧降下分の電位差が電位差（Ｖ１０３−ＶＢＢ）となる。
【０４３４】
このように、実施の形様２９は、切替信号ＳＭ４１〜ＳＭ４３により、基板電位ＶＢＢに対する電位Ｖ１０３のバイアス電位（Ｖ１０３−ＶＢＢ）の設定を行い、かつ基準電位Ｖｒｅｆを受けるＮＭＯＳトランジスタＱ１０６により、電位Ｖ１０３に対する検出レベルの調整を行うことにより、最終的に基板電位ＶＢＢの検出レベルを変更することができる。
【０４３５】
したがって、実施の形態２９のＶＢＢ発生回路は第２の方法に適用させることができる。すなわち、通常は第１の設定を行い、基板電位の検出レベルを比較的深くしてＶＢＢ電位発生部８３より出力される基板電位ＶＢＢが比較的深くなるようにし、リテンション特性保障範囲Ａ１を延ばしてリテンション特性を向上させる場合、第２あるいは第３の設定を行い、基板電位の検出レベルを比較的浅くしてＶＢＢ電位発生部８３より出力される基板電位ＶＢＢが比較的浅くなるようにすればよい。
【０４４３】
【発明の効果】
請求項１記載の内部電源電位供給回路の電流供給手段は、抵抗成分の他端と固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、電流制御信号に基づき活性／非活性が制御され、活性状態時に、抵抗成分の他端と固定電位との間に第２の部分電流を供給する第２の部分電流供給手段とを備えるため、第２の部分電流供給手段の活性／非活性を制御することにより、抵抗成分を流れる電流量の増加／減少を制御して内部電源電位を変更することができる。
【０４４４】
請求項２記載の内部電源電位供給回路の電流供給手段は、抵抗成分の他端と固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、電流制御信号に基づき活性／非活性が制御され活性状態時に、外部電源電位と抵抗成分の他端との間に第２の部分電流を供給する第２の部分電流供給手段とを備えるため、第２の部分電流供給手段の活性／非活性を制御することにより、抵抗成分を流れる電流量の減少／増加を制御して内部電源電位を変更することができる。
【０４５１】
請求項３記載の内部電源電位供給回路の比較回路は少なくとも１つのトランジスタより構成され、少なくとも１つのトランジスタの平面構造は、活性領域上に少なくとも一部が設けられ、所定の方向に所定距離を隔てて形成される第１及び第２の部分制御電極領域とを有する制御電極領域とを備え、第１及び第２の部分制御電極領域間に位置する活性領域が一方電極領域として規定され、第１及び第２の部分制御電極領域それぞれに隣接し、一方電極領域と反対方向に位置する活性領域が第１及び第２の他方電極領域として規定され、制御電極領域、一方電極領域及び他方電極領域とにより、上記少なくとも１つのトランジスタを構成している。
【０４５６】
請求項４記載の半導体装置の内部電源電位供給回路において、比較回路は第１のパッドを介して得られる第１の外部電源と異なる第２の外部電源を第２のパッドを介してさらに受け、第２の外部電源を駆動電源とするため、比較回路の動作に適した第２の外部電源を受けることができる。
【０４６８】
請求項５記載の内部電源電位供給回路の基準電位設定用抵抗選択手段は、複数の基準電位設定用部分抵抗性素子のうち少なくとも１つの基準電位設定用部分抵抗性素子に対応して設けられ、少なくとも１つの基準電位設定用部分抵抗性素子の有効／無効を選択し、基準電位設定用抵抗成分の一端より得られる電位を基準電位として比較回路に与えるため、基準電位設定用抵抗選択手段の選択動作により、基準電位を変更しして内部電源電位を変更することができる。
【０４６９】
この発明における請求項６記載の内部電源電位供給回路の比較電位選択手段は、内部電源電位付与手段が供給する内部電源電位に関連した関連内部電源電位と、少なくとも１つの負荷に関連した関連負荷電位とを受け、両者のうち、固定電位との電位差が小さい方を比較電位として出力し、この比較電位と基準電位との比較結果に基づき、比較回路は制御信号を出力する。
【０４７０】
したがって、関連内部電源電位と関連負荷電位とのうち、固定電位との電位差が小さく、制御する必要性のより高い電位に基づき内部電源電位を決定することができる。
【０４７１】
また、請求項７記載の内部電源電位供給回路において、関連内部電源電位は第１の抵抗成分の他端より得られ、第１の負荷に対応した第１の分圧内部電源電位を含み、関連負荷電位は第２の抵抗成分の他端より得られ、第２の負荷に対応した第２の分圧内部電源電位を含むため、第１及び第２の分圧内部電源電位のうち、固定電位との電位差が小さく制御する必要性のより高い電位に基づき内部電源電位を決定することができる。
【０４７２】
また、請求項８記載の内部電源電位供給回路において、関連内部電源電位は内部電源電位供給手段の他端の電位に関連した出力時関連内部電源電位を含み、関連負荷電位は少なくとも１つの負荷が実際に受ける電位に関連した実関連負荷電位を含むため、出力時関連内部電源電位と実関連負荷電位とのうち、固定電位との電位差が小さく制御する必要性のより高い電位に基づき内部電源電位を決定することができる。
【０４７３】
請求項９記載の内部電源電位供給回路は、所定の負荷が実際に受ける電位である実負荷電位に基づき、抵抗制御信号を出力する抵抗制御信号出力手段をさらに備えるため、実負荷電位に基づき抵抗成分の抵抗値を変更して、内部電源電位を変更することができる。
【０４７４】
請求項１０記載の内部電源電位供給回路は、所定の負荷が実際に受ける電位である実負荷電位に基づき、所定の電流の電流量を制御する電流制御手段をさらに備えるため、実負荷電位に基づき所定の電流の電流量を変更して、内部電源電位を変更することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の内部電源電位供給回路の基本構成を示す回路図である。
【図２】 図１の内部電源電位供給回路の動作を示すグラフである。
【図３】 実施の形態１の第１の態様を示す回路図である。
【図４】 実施の形態１の第２の態様を示す回路図である。
【図５】 図４の制御回路の具体例を示す回路図である。
【図６】 図５の回路動作を説明するグラフである。
【図７】 実施の形態１の第３の態様を示す回路図である。
【図８】 図７のゲート電位発生回路の具体例を示す回路図である。
【図９】 図８の回路の動作を示すタイミング図である。
【図１０】 この発明の実施の形態２の内部電源電位供給回路を示す回路図である。
【図１１】 図１０の回路のスイッチの第１の具体例を示す回路図である。
【図１２】 図１０の回路のスイッチの第２の具体例を示す回路図である。
【図１３】 この発明に実施の形態３による内部電源電位供給回路を示す回路図である。
【図１４】 この発明に実施の形態４による内部電源電位供給回路を示す回路図である。
【図１５】 この発明の実施の形態５による内部電源電位供給回路の構成を示す回路図である。
【図１６】 この発明の実施の形態６の内部電源電位供給回路の構成を示す回路図である。
【図１７】 この発明の実施の形態７である内部電源電位供給回路を示す回路図である。
【図１８】 この発明の実施の形態８である内部電源電位供給回路を示す回路図である。
【図１９】 この発明の実施の形態９である内部電源電位供給回路を示す回路図である。
【図２０】 この発明の実施の形態１０である内部電源電位供給回路を示す回路図である。
【図２１】 実施の形態１０の構成における動作時の内部電源電位ＶＣＩの状況を示すグラフである。
【図２２】 この発明の実施の形態１１による内部電源電位供給回路の構成を示す回路図である。
【図２３】 実施の形態１１の動作を示すタイミング図である。
【図２４】 この発明の実施の形態１２による内部電源電位供給回路を示す回路図である。
【図２５】 実施の形態１２の動作説明用のグラフである。
【図２６】 実施の形態１２の動作説明用のグラフである。
【図２７】 図２４のレベル判定回路の内部構成の一例を示す回路図である。
【図２８】 図２７のレベル判定回路の動作を示すグラフである。
【図２９】 この発明の実施の形態１３の第１の態様の内部電源電位供給回路を示す回路図である。
【図３０】 実施の形態１３の第２の態様を示す回路図である。
【図３１】 実施の形態１３の第３の態様を示す回路図である。
【図３２】 実施の形態１３の第４の態様を示す回路図である。
【図３３】 実施の形態１３の第５の態様を示す回路図である。
【図３４】 この発明の実施の形態１４による内部電源電位供給回路を示す回路図である。
【図３５】 実施の形態１４の動作を示すタイミング図である。
【図３６】 この発明の実施の形態１５である内部電源電位供給回路のコンパレータを構成するトランジスタのレイアウト構成を示す平面図である。
【図３７】 実施の形態１５の他のレイアウト例を示す平面図である。
【図３８】 実施の形態１５の他のレイアウト例を示す平面図である。
【図３９】 この発明の実施の形態１６の原理を示す説明図である。
【図４０】 実施の形態１６の第１の態様を示す回路図である。
【図４１】 実施の形態１６の第２の態様を示す回路図である。
【図４２】 実施の形態１６の第１の態様の具体例を示す平面図である。
【図４３】 実施の形態１６の第２の態様の具体例を示す平面図である。
【図４４】 この発明の実施の形態１７による昇圧電位発生システムの構成を示すブロック図である。
【図４５】 実施の形態１７の動作を示すグラフである。
【図４６】 この発明の実施の形態１８の第１の態様である内部電源電位供給回路の構成を示す回路図である。
【図４７】 実施の形態１８の第１の態様の動作を示すタイミング図である。
【図４８】 この発明の実施の形態１８の第２の態様である内部電源電位供給回路を示す回路図である。
【図４９】 この発明の実施の形態１８の第３の態様である内部電源電位供給回路を示す回路図である。
【図５０】 この発明の実施の形態１９である内部電源電位供給回路の構成を示す回路図である。
【図５１】 この発明の実施の形態１９である内部電源電位供給回路の構成を示す回路図である。
【図５２】 この発明の実施の形態２０の第１の態様である内部電源電位供給回路の構成を示す回路図である。
【図５３】 この発明の実施の形態２０の第２の態様である内部電源電位供給回路の構成を示す回路図である。
【図５４】 この発明の実施の形態２０の第３の態様である内部電源電位供給回路の構成を示す回路図である。
【図５５】 この発明の実施の形態２１の第１の態様である内部電源電位供給回路の構成を示す回路図である。
【図５６】 この発明の実施の形態２１の第２の態様である内部電源電位供給回路の構成を示す回路図である。
【図５７】 図５７は図５６の具体例を示す回路図である。
【図５８】 この発明に実施の形態２２である変異検出型の内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図５９】 この発明に実施の形態２２である変異検出型の内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６０】 図５９の抵抗素子の一例を示す回路図である。
【図６１】 この発明に実施の形態２３である内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図６２】 この発明に実施の形態２３である内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６３】 この発明に実施の形態２４である内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図６４】 この発明に実施の形態２４である内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６５】 この発明に実施の形態２５である内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図６６】 この発明に実施の形態２５である内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６７】 この発明の実施の形態２６である電位安定回路の第１の態様を示す回路図である。
【図６８】 この発明の実施の形態２６である電位安定回路の第２の態様を示す回路図である。
【図６９】 この発明の実施の形態２６である電位安定回路の第３の態様を示す回路図である。
【図７０】 この発明の実施の形態２６である電位安定回路の第４の態様を示す回路図である。
【図７１】 この発明の実施の形態２６である電位安定回路の第５の態様を示す回路図である。
【図７２】 この発明の実施の形態２６である電位安定回路の第６の態様を示す回路図である。
【図７３】 この発明の実施の形態２６である電位安定回路の第７の態様を示す回路図である。
【図７４】 この発明の実施の形態２６である電位安定回路の第８の態様を示す回路図である。
【図７５】 この発明の実施の形態２６である電位安定回路の第９の態様を示す回路図である。
【図７６】 この発明の実施の形態２６である電位安定回路の第１０の態様を示す回路図である。
【図７７】 この発明の実施の形態２６である電位安定回路の第１１の態様を示す回路図である。
【図７８】 この発明の実施の形態２６である電位安定回路の第１２の態様を示す回路図である。
【図７９】 この発明の実施の形態２６である電位安定回路の第１３の態様を示す回路図である。
【図８０】 この発明の実施の形態２６である電位安定回路の第１４の態様を示す回路図である。
【図８１】 実施の形態２６の電位安定回路の利用例１を示す回路図である。
【図８２】 実施の形態２６の電位安定回路の利用例２を示す回路図である。
【図８３】 ＤＲＡＭのリーク電流の問題点を指摘したグラフである。
【図８４】 ＤＲＡＭのリテンション特性の向上を図った第１の方法の結果を示すグラフである。
【図８５】 ＤＲＡＭのリテンション特性の向上を図った第２の方法の結果を示すグラフである。
【図８６】 ＤＲＡＭのリテンション特性の向上を図った第３の方法の結果を示すグラフである。
【図８７】 ＤＲＡＭのリテンション特性の向上を図った第４の方法の結果を示すグラフである。
【図８８】 ＤＲＡＭのリテンション特性の向上を図った第５の方法の結果を示すグラフである。
【図８９】 実施の形態２７の第１の態様である出力電位供給回路の構成を示す回路図である。
【図９０】 実施の形態２７の第１の態様の動作説明用のグラフである。
【図９１】 実施の形態２７の第２の態様である出力電位供給回路の構成を示す回路図である。
【図９２】 実施の形態２７の第２の態様の動作説明用のグラフである。
【図９３】 実施の形態２７の第３の態様である出力電位供給回路の構成を示す回路図である。
【図９４】 実施の形態２７の第３の態様である出力電位供給回路の他の構成を示す回路図である。
【図９５】 実施の形態２８であるセンスアンプの構成を示す回路図である。
【図９６】 実施の形態２９であるＶＢＢ発生回路の構成を示すブロック図である。
【図９７】 図９６のＶＢＢレベルディテクタ８１の内部構成を示す回路図である。
【図９８】 従来の内部電源電位供給回路の構成を示す回路図である。
【図９９】 従来の内部電源電位供給回路の構成を示す回路図である。
【図１００】 従来の内部電源電位供給回路の動作を示すグラフである。
【符号の説明】
１ コンパレータ、２ 電流源、１１ 負荷、Ｒ１ 抵抗、Ｑ１ ＰＭＯＳトランジスタ。
【発明の属する技術分野】
この発明は、所定の負荷に内部電源電位を供給する内部電源電位供給回路に関する。
【０００２】
【従来の技術】
図９８は従来の半導体装置における内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１を介して内部電源電位ＶＣＩとして負荷１１に与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として内部電源電位ＶＣＩを受け、その比較結果に基づく制御信号Ｓ１をＰＭＯＳトランジスタＱ１のゲートに与える。
【０００３】
このような構成において、内部電源電位ＶＣＩが基準電位Ｖrefに対して低い電位になった場合はコンパレータ１の制御信号Ｓ１は低電位側に振れ、ＰＭＯＳトランジスタＱ１がより強くオンし、外部電源電位ＶＣＥからの電流供給能力が増大するのため、低下した内部電源電位ＶＣＩを上昇させようとして働く。逆に、内部電源電位ＶＣＩが基準電位Ｖrefに対して高い電位になった場合はコンパレータ１の制御信号Ｓ１は高電位側に振れ、ＰＭＯＳトランジスタがより弱くオンし、外部電源電位ＶＣＥからの電流供給能力がストップするので上昇した内部電源電位ＶＣＩをこれ以上上昇させまいとする。ここで、コンパレータ１の内部構成は、カレントミラーを用いた差動増幅器等で構成されれば良い。このように、内部電源電位供給回路は、基準電位Ｖrefと等しい電位の内部電源電位ＶＣＩを供給することができる。
【０００４】
図９９は、従来の半導体装置における他の内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１を介して内部電源電位ＶＣＩとして負荷１１に与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＶＣＩを受ける。
【０００５】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１１及び抵抗Ｒ１２を介して接地される。そして、内部電源電位ＶＣＩを抵抗Ｒ１１及び抵抗Ｒ１２で分圧した電圧が分圧内部電源電位ＤＶＣＩとしてコンパレータ１の正入力に与えられる。
【０００６】
この場合の利点は、コンパレータ１の動作点を自由に選ぶことができるので、内部電源電位ＶＣＩと外部電源電位ＶＣＥの設定条件にかかわらず、コンパレータ１の特性を良好に保つことができる。図９８の構成であれば、外部電源電位ＶＣＥに対して、内部電源電位ＶＣＩとの差が小さいとコンパレータ１の特性が劣化し、動作遅延や内部電源電位ＶＣＩの一時的な低下幅が大きくなる。
【０００７】
図９９のような構成においては、一定の基準電位Ｖrefのもとでは、安定的に内部電源電位ＶＣＩを供給することができる。
【０００８】
図１００は図９９で示した構成の問題点を指摘したグラフである。図１００は、（Ｒ１１＋Ｒ１２）／Ｒ１２＝３／２の場合を示している。図１００に示すように、基準電位Ｖrefが外部電源電位ＶＣＥの変化に追従して上昇する区間Ｔ１１を設定した場合、この区間Ｔ１１において、内部電源電位ＶＣＩも外部電源電位ＶＣＥの変化に対して追随して上昇するが、外部電源電位ＶＣＥの上昇に伴い内部電源電位ＶＣＩは外部電源電位ＶＣＥに近接する傾向を示し、内部電源電位ＶＣＩが必要以上に上昇しすぎ、その結果、消費電流の増大や、信頼性低下を引き起こす危険性があるという問題点があった。
【０００９】
また、抵抗Ｒ１１及び抵抗Ｒ１２はそれぞれその抵抗値が固定であるため、内部電源電位ＶＣＩが固定されてしまうという問題点があった。
【００１０】
【発明が解決しようとする課題】
このように、従来の内部電源電位供給回路においては、外部電源電位の変動に伴い、回路の性能劣化を招き、精度良く内部電源電位を可変に供給することができないという問題点があった。
【００１１】
この発明は上記問題点を解決するためになされたもので、内部電源電位を精度良くあるいは可変に供給することができる内部電源電位供給回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１、請求項２、請求項３、請求項５、請求項９及び請求項１０記載の内部電源電位供給回路は、所定の負荷に内部電源電位を供給する回路であって、一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを少なくとも備えて構成される。
【００１３】
また、請求項１０記載の内部電源電位供給回路は、前記抵抗成分は抵抗制御信号を受け、前記抵抗制御信号に基づきその抵抗値が変化するように構成している。
【００１８】
また、請求項１記載の内部電源電位供給回路のように、前記電流供給手段は、前記抵抗成分の他端と固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、活性状態時に、前記抵抗成分の他端と前記固定電位との間に第２の部分電流を供給する第２の部分電流供給手段とを備え、前記第２の部分電流供給手段は電流制御信号を受け、前記電流制御信号に基づき活性／非活性が制御されてもよい。
【００１９】
また、請求項２記載の内部電源電位供給回路のように、前記電流供給手段は、前記抵抗成分の他端と前記固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、活性状態時に、前記外部電源電位と抵抗成分の他端との間に第２の部分電流を供給する第２の部分電流供給手段とを備え、前記第２の部分電流供給手段は電流制御信号を受け、該電流制御信号に基づき活性／非活性が制御されるように構成してもよい。
【００２６】
また、請求項３記載の内部電源電位供給回路のように、前記比較回路は、少なくとも１つのトランジスタより構成され、前記少なくとも１つのトランジスタの平面構造は、活性領域と、前記活性領域上に少なくとも一部が設けられ、所定の方向に所定距離を隔てて形成される第１及び第２の部分制御電極領域とを有する制御電極領域とを備え、前記第１及び第２の部分制御電極領域間に位置する前記活性領域が一方電極領域として規定され、前記第１及び第２の部分制御電極領域それぞれに隣接し、前記一方電極領域と反対方向に位置する前記活性領域が第１及び第２の他方電極領域として規定され、前記制御電極領域、一方電極領域並びに第１及び第２の他方電極領域とにより、前記少なくとも１つのトランジスタを構成してもよい。
【００２８】
この発明に係る請求項４記載の半導体装置は、接地レベルと異なる外部電源電圧を受けるリードフレームと、第１のワイヤを介して接続される第１のパッドと、前記第１のパッドと分離して形成され、前記第１のワイヤとは異なる第２のワイヤを介して前記リードフレームに接続される第２のパットと、所定の負荷に内部電源電位を供給する内部電源電位供給回路とを備え、前記内部電源電位供給回路は、前記第１のパッドを介して第１の外部電源を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、前記内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備え、前記比較回路は前記第２のパッドを介して第２の外部電源をさらに受け、前記第２の外部電源を駆動電源としている。
【００３７】
また、請求項５記載の内部電源電位供給回路のように、一端に外部電源電位を受け、他端から所定の電流を供給する基準電位設定用電流供給手段と、一端が前記基準電位設定用電流供給手段の他端に接続され、他端が前記固定電位に接続される基準電位設定用抵抗成分とをさらに備え、前記基準電位設定用抵抗成分は、各々が一端から他端にかけて並列に接続された複数の基準電位設定用部分抵抗性素子からなり、前記複数の基準電位設定用部分抵抗性素子のうち少なくとも１つの基準電位設定用部分抵抗性素子に対応して設けられ、前記少なくとも１つの基準電位設定用部分抵抗性素子の有効／無効を選択する基準電位設定用抵抗選択手段をさらに備え、前記基準電位設定用抵抗成分の一端より得られる電位を前記基準電位として前記比較回路に与えるようにしてもよい。
【００３８】
この発明に係る請求項６記載の内部電源電位供給回路は、少なくとも１つの負荷に内部電源電位を供給する回路であって、一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記少なくとも１つの負荷に付与する内部電源電位付与手段と、前記内部電源電位付与手段が供給する内部電源電位に関連した関連内部電源電位と、前記少なくとも１つの負荷に関連した関連負荷電位とを受け、両者のうち、固定電位との電位差が小さい方を比較電位として出力する比較電位選択手段と前記比較電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備えて構成される。
【００３９】
また、請求項７記載の内部電源電位供給回路のように、前記少なくとも１つのの負荷は、第１の負荷及び第２の負荷を含み、前記第１の負荷に対応して設けられ、一端が前記内部電源電位付与手段の他端に接続される第１の抵抗成分と、前記第１の負荷に対応して設けられ、前記第１の抵抗成分の他端と前記固定電位との間に所定の電流を供給する第１の電流供給手段と、前記第２の負荷に対応して設けられ、一端が前記内部電源電位付与手段の他端に接続され、前記第１の抵抗成分と同一の抵抗値を有する第２の抵抗成分と、前記第２の負荷に対応して設けられ、前記第２の抵抗成分の他端と前記固定電位との間に前記所定の電流を供給する第２の電流供給手段とをさらに備え、前記関連内部電源電位は第１の抵抗成分の他端より得られる第１の分圧内部電源電位を含み、前記関連負荷電位は前記第２の抵抗成分の他端より得られる第２の分圧内部電源電位を含むように構成してもよい。
【００４０】
また、請求項８記載の内部電源電位供給回路のように、前記関連内部電源電位は前記内部電源電位供給手段の他端の電位に関連した出力時関連内部電源電位を含み、前記関連負荷電位は前記少なくとも１つの負荷が実際に受ける電位に関連した実関連負荷電位を含んで構成してもよい。
【００４１】
また、請求項９記載の内部電源電位供給回路のように、前記所定の負荷が実際に受ける電位である実負荷電位に基づき、前記抵抗制御信号を出力する抵抗制御信号出力手段をさらに備えてもよい。
【００４２】
また、請求項１０記載の内部電源電位供給回路のように、前記所定の負荷が実際に受ける電位である実負荷電位に基づき、前記所定の電流の電流量を制御する電流制御手段をさらに備えてもよい。
【００５４】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜基本構成＞
図１はこの発明の実施の形態１である内部電源電位供給回路の基本構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【００５５】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端と接地レベルとの間に電流源２が設けられる。そして、抵抗Ｒ１の他端であるノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【００５６】
このような構成において、分圧内部電源電位ＤＣＩは、内部電源電位ＶＣＩが電流源２による電流Ｉ２の電流量と抵抗Ｒ１の抵抗値とで決定する電位分低下した値となる。したがって、電流源２が常に一定の電流Ｉ２を引き抜いている状態であれば、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差は常に一定となり、外部電源電位ＶＣＥによる依存性はなくなる。
【００５７】
図２は実施の形態１の基本構成の動作を示すグラフである。内部電源電位ＶＣＩと基準電位Ｖrefとの電位差ΔＶ１は一定になるため、同図に示すように、基準電位Ｖrefが外部電源電位ＶＣＥの変化に追従して上昇する区間Ｔ１２を設定した場合、この区間Ｔ１２において、外部電源電位ＶＣＥの上昇に関係なく内部電源電位ＶＣＩと外部電源電位ＶＣＥとの電位差ΔＶ２が一定となる。
【００５８】
このように、実施の形態１の基本構成の内部電源電位供給回路は、外部電源電位ＶＣＥに対して常に一定の電位差を有する、常に安定した内部電源電位ＶＣＩを供給することができる。
【００５９】
＜第１の態様＞
図３は、この発明の実施の形態１の第１の態様の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【００６０】
ＰＭＯＳトランジスタＱ１のドレインはＰＭＯＳトランジスタＱ２のソースに接続され、ＰＭＯＳトランジスタＱ２のドレインは電流Ｉ２を供給する電流源２を介して接地される。そして、ＰＭＯＳトランジスタＱ２のドレインであるノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【００６１】
一方、外部電源電位ＶＣＥ，接地レベル間に、電流Ｉ３を供給する定電流源３及びＰＭＯＳトランジスタＱ３が設けられ、ＰＭＯＳトランジスタＱ３のソースは接地される。そして、ＰＭＯＳトランジスタＱ３のソースであるノードＮ２より得られる固定電圧Ｖ３がＰＭＯＳトランジスタＱ２のゲートに付与される。
【００６２】
このような構成において、ＰＭＯＳトランジスタＱ３のゲートには、固定電位Ｖ３が付与されており、ＰＭＯＳトランジスタＱ３は一定のオン抵抗でオン状態を維持する。
【００６３】
このように、実施の形態１の第１の態様の内部電源電位供給回路は、実施の形態１の抵抗Ｒ１に換えてＰＭＯＳトランジスタＱ２を構成した場合を示すものであり、実施の形態１と同様の働きをし同様な効果を奏する。
【００６４】
なお、固定電位Ｖ３としては、図３の構成に限定されず、例えば、ＧＮＤレベルのような、外部から供給される電位でも、内部で発生される電位でも良い。
【００６５】
＜第２の態様＞
図４は実施の形態１の第２の態様である内部電源電位供給回路の構成を示す回路図である。第２の態様は第１の態様の電流源３及びＰＭＯＳトランジスタＱ３からなる固定電圧Ｖ３を発生する回路に置き換えて制御電圧Ｖ４を発生する制御回路４を設けた構成である。他の構成は実施の形態１と同様である。
【００６６】
制御回路４は、温度、外部電源電位ＶＣＥ、環境等を制御パラメータとして、制御パラメータに基づき、制御電圧Ｖ４をＰＭＯＳトランジスタＱ２のゲートに出力する。
【００６７】
そして、この制御電圧Ｖ４が変化した分だけ、ＰＭＯＳトランジスタＱ２の抵抗状態が変化するため、分圧内部電源電位ＤＣＩが変化する。本構成の場合、ＰＭＯＳトランジスタＱ２を抵抗性素子として利用しているため、制御電圧Ｖ４が上昇する方向は、ＰＭＯＳトランジスタＱ２による分圧抵抗が増大する方向となり、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差が大きくなる。つまり、基準電位Ｖrefが同じ場合、制御電圧Ｖ４が上昇すれば、もとの状態に比べて内部電源電位ＶＣＩは上昇することとなる。制御電圧Ｖ４が降下した場合は、この逆となる。
【００６８】
図５は制御回路４の一具体例を示した回路図である。同図に示すように、制御回路４は、外部電源電位ＶＣＥ，接地レベル間に設けられる電流源３及び抵抗Ｒ２から構成される。そして、電流源３と抵抗Ｒ２との間のノードＮ２より得られる電位が制御電圧Ｖ４となる。抵抗Ｒ２はその抵抗値が温度依存性を有し、温度上昇とともに抵抗値が上昇する。
【００６９】
このような構成において、その抵抗値に温度依存を有する抵抗Ｒ２に電流源３からの電流を流し込んで発生する制御回路４の制御電圧Ｖ４がＰＭＯＳトランジスタＱ２に与えられる。
【００７０】
ここで、温度が上昇すると、図６に示すように、ＰＭＯＳトランジスタＱ２のゲート電位が上昇し、それにしたがってＰＭＯＳトランジスタＱ２のオン抵抗値が上昇する。このＰＭＯＳトランジスタＱ２に電流源２による電流Ｉ２が流れているため、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差が大きくなる。この時、基準電位Ｖrefが一定であれば、図６に示すように、内部電源電位ＶＣＩが上昇する。
【００７１】
この作用は、高温での内部回路動作の遅延補償などに用いられる。高温では、トランジスタのパフォーマンスが低下するため、通常、回路動作スピードが低下する。これを、リカバリするため、内部電源電位ＶＣＩを上昇させれば、内部電源電位ＶＣＩを受けて動作する（負荷１１中の）トランジスタのパフォーマンスは向上し、動作遅延の増加を抑えることができる。
【００７２】
＜第３の態様＞
図７は、実施の形態１の第３の態様を示す回路図である。第３の態様は第１の態様の電流源３及びＰＭＯＳトランジスタＱ３からなる固定電圧Ｖ３を発生する回路に置き換えて制御電圧Ｖ６を発生するゲート電位発生回路６及び制御回路５を設けた構成である。他の構成は実施の形態１と同様である。
【００７３】
ゲート電位発生回路６は制御回路５からの制御信号Ｓ５に基づき、制御電圧Ｖ６をＰＭＯＳトランジスタＱ２のゲート電位として出力する。したがって、第３の態様は、第２の態様と同様に、基準電位Ｖrefが一定の場合に、制御電圧Ｖ６によって、内部電源電位ＶＣＩを変化させることができる。
【００７４】
図８はゲート電位発生回路６の具体例を示した回路図である。同図に示すように、ゲート電位発生回路６は、外部電源電位ＶＣＥ，接地レベル間に直列に設けられる電流源３、抵抗Ｒ２１及び抵抗Ｒ２２から構成される。そして、抵抗Ｒ２１の一端から他端にかけてＮＭＯＳトランジスタＱ４が設けられ、ＮＭＯＳトランジスタＱ４のゲートに制御信号Ｓ５が付与される。
【００７５】
図９は図８で示した回路の動作を示すタイミング図である。同図に示すように、期間Ｔ１以外の通常の期間は、制御信号Ｓ５を“Ｈ”に設定して、ＮＭＯＳトランジスタＱ４をオンさせることにより、抵抗Ｒ２１を無効にして、通常時の制御電圧Ｖ６で内部電源電位ＶＣＩを設定する。そして、期間Ｔ１中に、制御信号Ｓ５を“Ｌ”に設定して、ＮＭＯＳトランジスタＱ４をオフさせることにより、抵抗Ｒ２１を有効にし制御電圧Ｖ６を上昇させて、内部電源電位ＶＣＩを上昇させる。なお、図９に示すように、基準電位Ｖrefは一定である。
【００７６】
上記した作用は、高速での内部回路動作の遅延補償などに用いられる。高速動作では、内部電源電位ＶＣＩを受けて動作する（負荷１１の）内部回路の動作電流が増大し、それに伴い内部電源電位ＶＣＩが一時的にドロップし、内部回路のトランジスタのパフォーマンスが低下するため、通常、回路動作スピードが低下する。
【００７７】
これを、リカバリするため、内部電源電位ＶＣＩを上昇させて内部回路のトランジスタのパフォーマンスを向上させることにおり、内部回路の動作遅延を抑えることができる。図８の回路では、高速動作の必要な時期に制御信号Ｓ５を“Ｌ”レベルにして高速モードにすることにより、ＰＭＯＳトランジスタＱ２のゲート電位を上昇させ、内部電源電位ＶＣＩを上昇させている。
【００７８】
＜＜実施の形態２＞＞
図１０は、この発明の実施の形態２の内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【００７９】
ＰＭＯＳトランジスタＱ１のドレインと電流Ｉ２を供給する電流源２の一端との間に、７段直列接続のＰＭＯＳトランジスタＱ１１〜Ｑ１７が介挿される。そして、ＰＭＯＳトランジスタＱ１１〜Ｑ１７それぞれのソース，ドレイン間にスイッチＳＷ１〜ＳＷ７が設けられる。ＰＭＯＳトランジスタＱ１１〜Ｑ１７のゲートに固定電圧ＶＥ１が与えられる。この固定電圧ＶＥ１は、外部電源電位ＶＣＥと接地レベルとの間の中間電位でも良いし、接地レベルでも良い。スイッチＳＷ１〜ＳＷ７はそれぞれオン時に対応のトランジスタのソース，ドレイン間を短絡して、そのトランジスタを無効にし、オフ時に対応のトランジスタを有効にする。電流源２の他端は接地レベルに接続される。
【００８０】
そして、ＰＭＯＳトランジスタＱ１７のドレインと電流源２の一端との間のノードＮ３より得られる電位が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【００８１】
このような構成の実施の形態２の内部電源電位供給回路は、スイッチＳＷ１〜ＳＷ７の中でオン状態にするスイッチの個数により、ＰＭＯＳトランジスタＱ１１〜Ｑ１７のうち、有効となるＰＭＯＳトランジスタの段数が決定される。したがって、有効とされたＰＭＯＳトランジスタを抵抗性素子として電流が流れることにより、電位ドロップが発生し、この電位ドロップ分だけ分圧内部電源電位ＤＣＩは内部電源電位ＶＣＩよりも低い電位となる。
【００８２】
図１０の例では、４個のスイッチＳＷ１〜ＳＷ４がオン状態にあり、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１４のソース，ドレイン間を短絡して、抵抗として働かないように無効にしている。逆に３個のスイッチＳＷ５〜ＳＷ７がオフして、ＰＭＯＳトランジスタＱ１５〜Ｑ１７を抵抗性素子として有効にしている。
【００８３】
スイッチＳＷ１〜ＳＷ７をオフさせる数が増加すれば、有効にするＰＭＯＳトランジスタの段数が増加して、その抵抗値が増大するため、内部電源電位ＶＣＩは上昇し、逆にスイッチＳＷ１〜ＳＷ７をオンさせる数が増加すれば、有効にするＰＭＯＳトランジスタの段数が減少して、その抵抗値が減少するため、内部電源電位ＶＣＩは低下する。このように、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７のトータルな抵抗値をスイッチＳＷ１〜ＳＷ７のオン／オフにより可変設定することにより、内部電源電位ＶＣＩを自由に変化させることができる。
【００８４】
図１１は、図１０の回路のスイッチＳＷ１〜ＳＷ７の第１の具体例を示す回路図である。同図に示すように、スイッチＳＷ１〜ＳＷ７をＰＭＯＳトランジスタＱ２１〜Ｑ２７により構成している。
【００８５】
ＰＭＯＳトランジスタＱ２１〜Ｑ２７はスイッチ信号ＳＳ１〜ＳＳ７をゲートに受ける。そして、ＰＭＯＳトランジスタＱ２１〜Ｑ２７はそれぞれＰＭＯＳトランジスタＱ１１〜Ｑ１７に対して並列に接続される。
【００８６】
スイッチ信号ＳＳ１〜ＳＳ７はＤＣ的に固定された信号であり、スイッチ信号ＳＳｉ（ｉ＝１〜７のいずれか）が“Ｈ”のとき、ＰＭＯＳトランジスタＱ２ｉがオフして、対応のＰＭＯＳトランジスタＱ１ｉを有効にし、スイッチ信号ＳＳｉが“Ｌ”のとき、ＰＭＯＳトランジスタＱ２ｉがオンして、対応のＰＭＯＳトランジスタＱ１ｉを無効にする。
【００８７】
図１２は、図１０の回路のスイッチＳＷ１〜ＳＷ７の第２の具体例を示す回路図である。同図に示すように、スイッチＳＷ１〜ＳＷ７をＰＭＯＳトランジスタＱ２１〜Ｑ２７により構成している。
【００８８】
ＰＭＯＳトランジスタＱ２１〜Ｑ２７は時系列信号ＳＴ１〜ＳＴ７をゲートに受ける。そして、ＰＭＯＳトランジスタＱ２１〜２７はそれぞれＰＭＯＳトランジスタＱ１１〜Ｑ１７に対して並列に接続される。
【００８９】
時系列信号ＳＴ１〜ＳＴ７は時間の経過とともに変化する信号であり、時系列信号ＳＴｉ（ｉ＝１〜７のいずれか）が“Ｈ”の期間は、ＰＭＯＳトランジスタＱ２ｉがオフして、対応のＰＭＯＳトランジスタＱ１ｉを有効にし、時系列信号ＳＴｉが“Ｌ”の期間は、ＰＭＯＳトランジスタＱ２ｉがオンして、対応のＰＭＯＳトランジスタＱ１ｉを無効にする。
【００９０】
＜＜実施の形態３＞＞
図１３はこの発明に実施の形態３による内部電源電位供給回路を示す回路図である。同図に示すように、電流源２に加えて、ノードＮ３，接地レベル間にもう一つの電流源７が設けられ、この電流源７は制御信号Ｓ７により活性／非活性が制御される。電流源７は活性状態時にノードＮ３から接地レベルにかけて電流Ｉ７を供給する。なお、他の構成は図１１で示した実施の形態２の第１の具体例と同様である。
【００９１】
このような構成において、実施の形態２の第１の具体例と同様、スイッチ信号ＳＳ１〜ＳＳ７により、ＰＭＯＳトランジスタＱ１のドレインとノードＮ３との間の抵抗値を決定する。
【００９２】
そして、制御信号Ｓ７により電流源７を活性／非活性を制御して、ＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を決定する。すなわち、電流源７の活性状態時はその電流量は電流Ｉ２と電流Ｉ７との電流量の和となり、電流源７の非活性状態時の電流量は電流Ｉ２の電流量となる。
【００９３】
本構成では、分圧内部電源電位ＤＣＩと内部電源電位ＶＣＩとの間の電位ドロップを変化させるために、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を変化させている。スイッチ信号ＳＳ１〜ＳＳ７及び固定電圧ＶＥ１が固定電圧で、抵抗性素子による抵抗値が同じ場合、そこに流す電流値が変化すれば、その両端に生じる電位差（ＶＣＩ−ＤＣＩ）は変化する。この時、一定の基準電位Ｖrefがコンパレータ１に入力されていれば、内部電源電位ＶＣＩは抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量の上昇に伴い上昇することになる。
【００９４】
このように、実施の形態３の内部電源電位供給回路は、抵抗性素子に流れる電流量を可変制御することにより、内部電源電位ＶＣＩを変化させることができる。なお、電流源７を活性／非活性を制御する制御信号Ｓ７は、ＤＣ的に実現されても良いし、時系列的に実現されてもよい。
【００９５】
なお、電流源７は、通常、非活性態で特別な場合に活性状態にしてもよく、逆に通常、活性状態で特別な場合に非活性状態にしてもよ。後者の場合には、通常動作時に比べ、特別な場合に引き抜き電流の大きさが減少することとなり、内部電源電位ＶＣＩは低下する。この動作は、例えば、ＤＲＡＭにおけるセルフリフレッシュモードのように高速性を要求しない動作モード時に内部電源電位ＶＣＩを下げて動作させたい場合などに有効である。内部電源電位ＶＣＩを低下させて動作させることにより、消費電流を減少させることができる。
【００９６】
抵抗性素子を流れる基準電流を増やしたり減少させたりして電位を制御する工夫は他のシステムにも応用できる。例えば、ＤＲＡＭの基板電位発生における動作制御などにも有効である。すなわち、基板電位と基準電位Ｖrefとを比較して、基板電位が設定値よりもずれていれば基板電位が設定値に近接するように動作させる制御を行うことが考えられる。この場合、基準電位Ｖrefを変化させたり、抵抗性素子を流れる基準電流を変化させたりすることにより、ＤＣ的にもしくは、一時的に設定電位を変化させることができる。
【００９７】
この動作は、例えば、ＤＲＡＭのセルフリフレッシュ動作において基板電位を浅く設定してメモリセルのリテンション特性を向上させ、リフレッシュ期間を長期化させることで、セルフリフレッシュモード動作中の消費電流を減少させることができる。これが可能であるのは、通常動作に比べ、セルフリフレッシュ動作期間は発生するノイズが少なく、安定的であるので、基板電位を浅く設定しても差し支えないからである。
【００９８】
逆に基板電位を深くしたい場合もある。例えば、ＤＲＡＭのメモリセルリテンション特性を調査する試験において、基板電位を通常よりも深く設定して、リテンション特性を劣化する方向に加速して試験時間を短くしたい場合等にも利用できる。
【００９９】
＜＜実施の形態４＞＞
図１４はこの発明に実施の形態４による内部電源電位供給回路を示す回路図である。同図に示すように、電流源２とは別に、外部電源電位ＶＣＥ，ノードＮ３間にもう一つの電流源８が設けられ、この電流源８は制御信号Ｓ８により活性／非活性が制御される。電流源８は活性状態時に外部電源電位ＶＣＥからノードＮ３にかけて電流Ｉ８を供給する。なお、他の構成は図１１で示した実施の形態２の第１の具体例と同様である。
【０１００】
このような構成において、実施の形態２の第１の具体例と同様、スイッチ信号ＳＳ１〜ＳＳ７により、ＰＭＯＳトランジスタＱ１のドレインとノードＮ３との間の抵抗値を決定する。
【０１０１】
そして、制御信号Ｓ８により電流源８を活性／非活性を制御して、ＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を決定する。すなわち、電流源８の活性状態時はその電流量は電流Ｉ２から電流Ｉ８の電流量を差し引いた電流量となり、電流源８の非活性状態時の電流量は電流Ｉ２の電流量となる。
【０１０２】
実施の形態４の構成では、実施の形態３と同様、分圧内部電源電位ＤＣＩと内部電源電位ＶＣＩとの間の電位ドロップを変化させるために、抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量を変化させている。スイッチ信号ＳＳ１〜ＳＳ７及び固定電圧ＶＥ１が固定電圧で、抵抗性素子による抵抗値が同じ場合、そこに流す電流値が変化すれば、その両端に生じる電位差（ＶＣＩ−ＤＣＩ）は変化する。この時、一定の基準電位Ｖrefがコンパレータ１に入力されていれば、内部電源電位ＶＣＩは抵抗性素子であるＰＭＯＳトランジスタＱ１１〜Ｑ１７を流れる電流量の減少に伴い下降することになる。
【０１０３】
このように、実施の形態４の内部電源電位供給回路は、抵抗性素子に流れる電流量を可変制御することにより、内部電源電位ＶＣＩを変化させることができる。なお、電流源８を活性／非活性を制御する制御信号Ｓ８は、ＤＣ的に実現されても良いし、時系列的に実現されてもよい。
【０１０４】
＜＜実施の形態５＞＞
図１５は、この発明の実施の形態５による内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、活性状態時に、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力しする。コンパレータ１は、制御信号ＳＣ１を受け、制御信号ＳＣ１が活性化を指示する“Ｈ”のとき、活性状態となり、制御信号ＳＣ１が非活性を指示する“Ｌ”のとき、非活性状態となり、制御信号Ｓ１の出力を停止する。
【０１０５】
ＰＭＯＳトランジスタＱ１のドレインはＰＭＯＳトランジスタＱ２のソースに接続され、ＰＭＯＳトランジスタＱ２のドレインにＮＭＯＳトランジスタＱ４のドレインが接続され、ＮＭＯＳトランジスタＱ４のソースが電流Ｉ２を供給する電流源２を介して接地される。そして、ＰＭＯＳトランジスタＱ２のドレインとＮＭＯＳトランジスタＱ４のドレインとの間のノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。また、ＰＭＯＳトランジスタＱ２のゲートには固定電圧ＶＥ２が与えられる。
【０１０６】
ＮＭＯＳトランジスタＱ４は制御信号ＳＣ１が“Ｈ”のときオンし、“Ｌ”のときオフする。ＮＭＯＳトランジスタＱ４のオン状態時にオン抵抗は無視できるレベルである。
【０１０７】
このような構成において、制御信号ＳＣ１が“Ｈ”のとき、分圧内部電源電位ＤＣＩは、内部電源電位ＶＣＩが電流源２による電流Ｉ２の電流量とＰＭＯＳトランジスタＱ２のオン抵抗の抵抗値とで決定する電位分低下した値となる。したがって、電流源２が常に一定の電流Ｉ２を引き抜いている状態であれば、内部電源電位ＶＣＩと分圧内部電源電位ＤＣＩとの電位差は常に一定となり、外部電源電位ＶＣＥによる依存性はなくなる。
【０１０８】
そして、制御信号ＳＣ１が“Ｌ”のとき、コンパレータ１は非活性状態となり、内部電源電位供給回路は動作を停止する。このとき、ＮＭＯＳトランジスタＱ４がオフし、外部電源電位ＶＣＥ，接地レベル間を遮断して、貫通電流を防止し、消費電流を減少させることができる。また、コンパレータ１の非活性状態時には、コンパレータ１自身の消費電流を減少させることもできる。
【０１０９】
＜＜実施の形態６＞＞
図１６はこの発明の実施の形態６の内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１を介して内部電源電位ＶＣＩとして負荷１１に与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受ける。
【０１１０】
ＰＭＯＳトランジスタＱ１のドレインはＰＭＯＳトランジスタＱ２のソースに接続され、ＰＭＯＳトランジスタＱ２のドレインが電流Ｉ２を供給する電流源２を介して接地される。そして、ＰＭＯＳトランジスタＱ２のドレインと電流源２との間のノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。
【０１１１】
一方、内部電源電位ＶＣＩを受ける負荷１１は配線抵抗Ｒ３の一端に接続され、配線抵抗Ｒ３の他端は接地される。この配線抵抗Ｒ３の他端であるノードＮ４より得られる電位Ｖ１１がＰＭＯＳトランジスタＱ２のゲートに与えられる。
【０１１２】
実施の形態６の構成では、抵抗性素子であるＰＭＯＳトランジスタＱ２のオン抵抗値を負荷１１側の電位Ｖ１１により変更できる。すなわち、負荷１１の電源線の配線抵抗Ｒ３を利用して、変化させるようにしている。
【０１１３】
負荷１１が動作して、電流が流れると、その電流により、一時的に接地レベルが浮き上がる。これは接地レベル側の配線抵抗Ｒ３に電流が流れ込むために発生する電位差である。この電位差を電位Ｖ１１としてＰＭＯＳトランジスタＱ２のゲートに与えている。したがって、負荷１１が消費する電流が大きければ大きいほど生じる電位Ｖ１１は大きくなる。
【０１１４】
実施の形態６の内部電源電位供給回路は、配線抵抗Ｒ３より得られる電位Ｖ１１を抵抗性素子であるＰＭＯＳトランジスタＱ２のゲート電位として与えている。
【０１１５】
したがって、実施の形態６の内部電源電位供給回路は、負荷１１が大電流を消費する場合に自動的に電位Ｖ１１が上昇することにより、抵抗性素子の抵抗値が増大して、内部電源電位ＶＣＩを押し上げて負荷１１中の内部回路の動作遅延を抑えることができる。なお、配線抵抗Ｒ３としては、寄生的な電源線抵抗を利用しても良いし、抵抗性素子を用いてもよい。
【０１１６】
＜＜実施の形態７＞＞
図１７は、この発明の実施の形態７である内部電源電位供給回路を示す回路図である。同図に示すように、実施の形態７は、第１の内部電源電位供給回路１５及び第２の内部電源電位供給回路１６から構成される。第１の内部電源電位供給回路１５の内部構成は、図１５で示した実施の形態５の内部電源電位供給回路と同様であるため、説明を省略する。
【０１１７】
第２の内部電源電位供給回路１６は、コンパレータ１０、ＰＭＯＳトランジスタＱ１０、ＰＭＯＳトランジスタＱ２０及び電流源２０から構成される。外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１０のソースに接続され、ＰＭＯＳトランジスタＱ１０のドレインより内部電源電位ＶＣＩ２が負荷１１に付与される。このＰＭＯＳトランジスタＱ１０のゲートにコンパレータ１０から制御信号Ｓ１０が与えられる。コンパレータ１０は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩ２を受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩ２との比較結果に基づき制御信号Ｓ１０を出力する。
【０１１８】
ＰＭＯＳトランジスタＱ１０のドレインはＰＭＯＳトランジスタＱ２０のソースに接続され、ＰＭＯＳトランジスタＱ２０のドレインが電流Ｉ２０を供給する電流源２０を介して接地される。そして、ＰＭＯＳトランジスタＱ２０のドレインであるノードＮ５より得られる電圧が分圧内部電源電位ＤＣＩ２としてコンパレータ１０の正入力に与えられる。また、ＰＭＯＳトランジスタＱ２０のゲートには固定電圧ＶＥ３が与えられる。
【０１１９】
なお、第２の内部電源電位供給回路１６のＰＭＯＳトランジスタＱ１０のトランジスタサイズは、ＰＭＯＳトランジスタＱ１のトランジスタサイズの数十〜１００分の一に設定される。また、電流源２０が供給する電流Ｉ２０も電流源２が供給する電流Ｉ２の電流量よりも十分小さく設定される。
【０１２０】
したがって、第１の内部電源電位供給回路１５は動作時（活性状態時）の消費電流が比較的大きく、内部電源電位ＶＣＩ用の供給電流も大きい。一方、第２の内部電源電位供給回路１６は動作時の消費電流が比較的少なく、内部電源電位ＶＣＩ２用の供給電流も少ない。
【０１２１】
このような構成において、負荷１１を有するチップが通常動作を行わない非活性状態のとき、制御信号ＳＣ１を“Ｌ”にし、第１の内部電源電位供給回路１５を非活性状態にして、第２の内部電源電位供給回路１６によって供給される内部電源電位ＶＣＩ２のみを負荷１１に付与する。チップが非活性状態の時は第２の内部電源電位供給回路１６によって供給される内部電源電位ＶＣＩ２で十分である。
【０１２２】
このとき、第１の内部電源電位供給回路１５は、外部電源電位ＶＣＥ，接地レベル間を遮断して、貫通電流を防止し、消費電流を減少させることができる。また、コンパレータ１自身も非活性状態となり、消費電流を減少させることができる。したがって、低消費電力動作を実現することができる。
【０１２３】
一方、チップが通常動作を行う活性状態のとき、制御信号ＳＣ１を“Ｈ”にして、第２の内部電源電位供給回路１６が供給する内部電源電位ＶＣＩ２と、第１の内部電源電位供給回路１５が供給する内部電源電位ＶＣＩとを合成した電位を負荷１１に与えるようにする。チップの活性状態時には、負荷１１の消費電流は大きく、第２の内部電源電位供給回路１６の内部電源電位ＶＣＩ２用の電流量では十分な供給量が得られない。したがって、第１の内部電源電位供給回路１５を活性化させて、内部電源電位ＶＣＩ用に十分な電流量を得るようにする。
【０１２４】
このようにチップの状況に応じて、第１の内部電源電位供給回路１５を非活性状態にして、第２の内部電源電位供給回路１６のみで内部電源電位ＶＣＩ２を供給したり、第１の内部電源電位供給回路１５を活性状態にして、第１及び第２の内部電源電位供給回路１５及び１６により内部電源電位ＶＣＩ及びＶＣＩ２の合成電位を供給したりすることができる。
【０１２５】
＜＜実施の形態８＞＞
図１８は、この発明の実施の形態８である内部電源電位供給回路を示す回路図である。同図に示すように、第１の内部電源電位供給回路１５のＰＭＯＳトランジスタＱ２のドレインとノードＮ１との間にＰＭＯＳトランジスタＱ７と抵抗Ｒ４とが並列に介挿される。ＰＭＯＳトランジスタＱ７はゲートに制御信号Ｓ７を受ける。なお、他の構成は図１７で示した実施の形態７と同様である。
【０１２６】
実施の形態８の内部電源電位供給回路は基本的に実施の形態７と同様な動作を行う。さらに、第１の内部電源電位供給回路１５内のＰＭＯＳトランジスタＱ７を制御信号Ｓ７によってオン／オフさせることにより、抵抗Ｒ４を無効／有効にして、抵抗性素子の抵抗値を変化させることができる。すなわち、ＰＭＯＳトランジスタＱ７のオン時は抵抗性素子はＰＭＯＳトランジスタＱ１のみとなり、ＰＭＯＳトランジスタＱ１のオン抵抗値が抵抗性素子の抵抗値となり、ＰＭＯＳトランジスタＱ７のオフ時は、ＰＭＯＳトランジスタＱ１のオン抵抗値に抵抗Ｒ４の抵抗値を加えた抵抗値が抵抗性素子の抵抗値となる。
【０１２７】
したがって、チップが活性化されて、動作状態にあり、大電流を消費するような場合に内部電源電位ＶＣＩが低下して、負荷１１の内部回路の動作遅延が増大するようなことを避けたい場合には、制御信号Ｓ７を“Ｈ”レベルして、予備の抵抗性素子である抵抗Ｒ４を有効にして、抵抗性素子のトータルの抵抗値を増大させ、内部電源電位ＶＣＩを上昇させることができる。
【０１２８】
＜＜実施の形態９＞＞
図１９は、この発明の実施の形態９である内部電源電位供給回路を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ２のゲートには固定電位発生回路９から発生される固定電位Ｖ９が付与される。なお、他の構成は図１７で示した実施の形態７と同様である。
【０１３０】
実施の形態９の内部電源電位供給回路は基本的に実施の形態７と同様な動作を行う。さらに、第１の内部電源電位供給回路１５において固定電位発生回路９より出力される固定電位Ｖ９により抵抗性素子であるＰＭＯＳトランジスタＱ２のオン抵抗値を変化させ、内部電源電位ＶＣＩを変化させることができる。なお、固定電位発生回路９の具体的な構成としては、例えば、図８で示したゲート電位発生回路６の内部構成が考えられる。
【０１３１】
＜＜実施の形態１０＞＞
図２０は、この発明の実施の形態１０である内部電源電位供給回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ４のソースと接地レベル間にＮＭＯＳトランジスタＱ５及び電流源１７がさらに介挿される。なお、他の構成は図１７で示した実施の形態７と同様である。
【０１３２】
ＮＭＯＳトランジスタＱ５のドレインはＮＭＯＳトランジスタＱ４のソースに接続され、ＮＭＯＳトランジスタＱ５のソースが電流源１７を介して接地される。電流源１７は、電流Ｉ２と並列にノードＮ１，接地レベル間に電流Ｉ１７を供給する。ＮＭＯＳトランジスタＱ５は制御信号Ｓ５によりオン／オフする。
【０１３３】
実施の形態１０の内部電源電位供給回路は基本的に実施の形態７と同様な動作を行う。さらに、第１の内部電源電位供給回路１５において制御信号Ｓ５の“Ｈ”，“Ｌ”によって、ＰＭＯＳトランジスタＱ２を流れる電流量を電流Ｉ２と電流Ｉ７の電流量の和にしたり、電流Ｉ２のみにしたりすることができる。
【０１３４】
図２１は、実施の形態１０の構成における動作時の内部電源電位ＶＣＩの状況を示すグラフである。第１の内部電源電位供給回路１５を活性化させている期間中の期間Ｔ３に、制御信号Ｓ５を“Ｈ”にして、ＰＭＯＳトランジスタＱ２を流れる電流量を電流Ｉ２と電流Ｉ７との和に設定することにより、内部電源電位ＶＣＩを上昇させることができる。
【０１３５】
例えば、チップが大電流を消費して、内部電源電位ＶＣＩが一時的に低下する。この一時的に低下した内部電源電位ＶＣＩは他の回路の動作に影響を与え、回路の動作速度を低下させる原因の一つとなる。そこで、そのような状態が発生する場合には、制御信号Ｓ５を“Ｈ”にすることでＰＭＯＳトランジスタＱ２を流れる引き抜き電流にさらに増加させて、内部電源電位ＶＣＩを上昇させる。この上昇分で、回路動作に伴う内部電源電位の低下分を補償することができ、負荷１１の内部回路は安定した回路動作を得ることができる。
【０１３６】
＜＜実施の形態１１＞＞
図２２は、この発明の実施の形態１１による内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０１３８】
一方、外部電源電位ＶＣＥ，接地レベル間に電流源１８、抵抗Ｒ２３及びＲ２４が介挿され、抵抗Ｒ２３の両端にはＮＭＯＳトランジスタＱ８のドレイン，ソースがそれぞれ接続され、ＮＭＯＳトランジスタＱ８のゲートに制御信号Ｓ８が付与される。そして、電流源１８と抵抗Ｒ２３との間のノードＮ６より得られる電位が基準電位Ｖrefとなる。制御信号Ｓ８が“Ｈ”のとき、ＮＭＯＳトランジスタＱ８がオンしノードＮ６，接地レベルとの間の抵抗値は抵抗Ｒ２４のみで決定し、制御信号Ｓ８が“Ｌ”のときにＮＭＯＳトランジスタＱ８がオフし、ノードＮ６，接地レベルとの間の抵抗値は抵抗Ｒ２３の抵抗値と抵抗Ｒ２４の抵抗値との和で決定する。
【０１３９】
このような構成の実施の形態１１の内部電源電位供給回路は、基準電位Ｖrefを時系列で変化させることができる。したがって、基準電位Ｖrefを変化させることにより、内部電源電位ＶＣＩを変化させることができる。例えば、チップが大電流を消費して、内部電源電位ＶＣＩが一時的に低下する。そして、一時的に低下した内部電源電位ＶＣＩを受ける負荷１１内の内部回路の動作に影響を与え、この内部回路の動作速度を低下させる原因の一つとなる。
【０１４０】
そこで、そのような状態が発生する場合には、図２３の期間Ｔ２に示すように、制御信号Ｓ８を“Ｌ”にすることにより、ノードＮ６，接地レベル間の抵抗値を増加させ、基準電位Ｖrefを上昇させる。この上昇分で、回路動作に伴う内部電源電位低下分を補償することができ、安定した回路動作を得ることができる。
【０１４１】
＜＜実施の形態１２＞＞
図２４は、この発明の実施の形態１２による内部電源電位供給回路を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として内部電源電位ＶＣＩを受け、基準電位Ｖrefと内部電源電位ＶＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０１４２】
さらに、外部電源電位ＶＣＥと内部電源電位ＶＣＩとの間にＰＭＯＳトランジスタＱ６が介挿される。そして、ＰＭＯＳトランジスタＱ６のゲートにはレベル判定回路１２の制御電位Ｖ１２が与えられる。
【０１４３】
レベル判定回路１２は外部電源電位ＶＣＥの電位変動を検出し、外部電源電位ＶＣＥが所定電位より低い場合には、“Ｌ”の制御電位Ｖ１２を出力してＰＭＯＳトランジスタＱ６を強くオンさせて内部電源電位ＶＣＩが外部電源電位ＶＣＥに等しくなるように制御する。
【０１４４】
外部電源電位ＶＣＥが低下し、常に基準電位Ｖrefが内部電源電位ＶＣＩを上回るようになると、コンパレータ１が、常にドライバトランジスタＱ１をオンさせる側にスイッチングする。しかしながら、コンパレータ１の出力は“Ｌ”にフルスイングせず、アナログ的に変化するため、負荷１１を有するチップが大電流を消費した場合に、内部電源電位ＶＣＩが一時的に低下し、図２５に示すように電位ドロップΔＶＤが発生する。この一時的に低下した内部電源電位ＶＣＩは、内部電源電位ＶＣＩを受ける内部回路の動作に影響を与え、内部回路の動作速度を低下させる原因の一つとなる。そこで、そのような状態が発生する場合には、レベル判定回路１２により、ドライバトランジスタであるＰＭＯＳトランジスタＱ６を即時オンさせる。
【０１４５】
その結果、外部電源電位ＶＣＥが低くなっている場合でも、図２６に示すように、内部電源電位ＶＣＩを強制的に外部電源電位ＶＣＥとして与えることができる。
【０１４６】
図２７は、レベル判定回路１２の内部構成の一例を示す回路図である。同図に示すように、外部電源電位ＶＣＥ，接地レベル間に抵抗Ｒ５及び抵抗Ｒ６が介挿され、抵抗Ｒ５，抵抗Ｒ６間の分圧電位ＤＶ１がコンパレータ１９の正入力に与えられる。一方、外部電源電位ＶＣＥ，接地レベル間に電流源１３，可変抵抗Ｒ７及び抵抗Ｒ８が介挿される。そして、可変抵抗Ｒ７の両端にはＮＭＯＳトランジスタＱ９のドレイン，ソースがそれぞれ接続され、ＮＭＯＳトランジスタＱ９のゲートにチューニング信号ＴＵが付与される。そして、電流源１３，可変抵抗Ｒ７間の電位が分圧電位ＤＶ２としてコンパレータ１９の負入力に与えられる。
【０１４７】
分圧電位ＤＶ２はチューニング信号ＴＵによりＮＭＯＳトランジスタＱ９をオン／オフを制御したり、可変抵抗Ｒ７の抵抗値を変更したりして、可変に設定することができる。この分圧電位ＤＶ２は、外部電源電位ＶＣＥが所定の電位よりも高い場合は、ＤＶ１＞ＤＶ２を満足するように設定される。
【０１４８】
コンパレータ１９の出力はバッファ１４を介して、レベル判定回路１２の制御電位Ｖ１２としてＰＭＯＳトランジスタＱ６（図２４参照）のゲートに与えれる。
【０１４９】
このような構成のレベル判定回路１２は、外部電源電位ＶＣＥが所定の電位以上を維持している期間は、分圧電位ＤＶ１が分圧電位ＤＶ２を上回っており、コンパレータ１９の出力がバッファ１４の論理閾値を上回り、バッファ１４から“Ｈ”レベルにフルスイングした信号を制御電位Ｖ１２として出力し、外部電源電位ＶＣＥが低下し、分圧電位ＤＶ１が分圧電位ＤＶ２を下回ると、コンパレータ１９の出力がバッファ１４の論理閾値を下回り、バッファ１４より“Ｌ”レベルにフルスイングした信号が制御電位Ｖ１２が出力される。
【０１５０】
図２８は、実施の形態１２の動作を示すタイミング図である。同図に示すように、この構成による内部電位変化を示す図である。同図に示すように、外部電源電位ＶＣＥが電位ＶＲを下回っている期間Ｔ２１は、ＤＶ１＜ＤＶ２であるため、制御電位Ｖ１２は“Ｌ”となり、内部電源電位ＶＣＩは外部電源電位ＶＣＥに完全一致する。一方、外部電源電位ＶＣＥが所定の電位ＶＲを上回っている期間Ｔ２２は、ＤＶ１＞ＤＶ２であるため、制御電位Ｖ１２は“Ｈ”（外部電源電位ＶＣＥ）となり、コンパレータ１により内部電源電位ＶＣＩが制御される。
【０１５１】
＜＜実施の形態１３＞＞
＜第１の態様＞
図２９はこの発明の実施の形態１３の第１の態様の内部電源電位供給回路を示す回路図である。同図に示すように、ノードＮ１はスイッチＳＷ１１の一端に接続され、スイッチＳＷ１１の他端は外部端子に接続される。スイッチＳＷ１１は選択信号ＳＭ１に基づきオン，オフする。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５２】
このような構成において、選択信号ＳＭ１によりスイッチＳＷ１１をオンさせると、分圧内部電源電位ＤＣＩを外部端子を介して外部からモニタすることができる。外部からモニタさせる具体的な方法としては、外部端子をボンディングパッドを介して外部に接続する等が考えられる。なお、スイッチＳＷ１１はＭＯＳトランジスタで構成してもよい。
【０１５３】
＜第２の態様＞
図３０はこの発明の実施の形態１３の第２の態様の内部電源電位供給回路を示す回路図である。同図に示すように、基準電位Ｖrefとコンパレータ１の負入力との間に設けられるノードＮ７はスイッチＳＷ１２の一端に接続され、スイッチＳＷ１２の他端は外部端子に接続される。スイッチＳＷ１２は選択信号ＳＭ２に基づきオン，オフする。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５４】
このような構成において、選択信号ＳＭ２によりスイッチＳＷ１２をオンさせると、基準電位Ｖrefを外部端子を介して外部からモニタすることができる。なお、スイッチＳＷ１２はＭＯＳトランジスタで構成してもよい。
【０１５５】
＜第３の態様＞
図３１はこの発明の実施の形態１３の第３の態様の内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩが付与されるノードＮ８はスイッチＳＷ１３の一端に接続され、スイッチＳＷ１３の他端は外部端子に接続される。スイッチＳＷ１３は選択信号ＳＭ３に基づきオン，オフする。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５６】
このような構成において、選択信号ＳＭ３によりスイッチＳＷ１３をオンさせると、内部電源電位ＶＣＩを外部端子を介して外部からモニタすることができる。なお、スイッチＳＷ１３はＭＯＳトランジスタで構成してもよい。
【０１５７】
＜第４の態様＞
図３２はこの発明の実施の形態１３の第４の態様の内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩが付与されるノードＮ８はスイッチＳＷ１４Ａの一端に接続され、スイッチＳＷ１４Ａの他端は外部端子に接続される。一方、スイッチＳＷ１４Ｂは一端にチップ内の他の信号ＳＥを受け、他端は上記外部端子に接続される。
【０１５８】
スイッチＳＷ１４Ａは選択信号ＳＭ４に基づきオン，オフする。スイッチＳＷ１４Ｂは反転選択信号バーＳＭ４に基づきオン，オフする。反転選択信号バーＳＭ４は選択信号ＳＭ４を受けるインバータ２８から出力される。スイッチＳＷ１４ＡとスイッチＳＷ１４Ｂとは、一方がオンするとき、他方がオフするようにスイッチング動作を行う。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１５９】
このような構成において、選択信号ＳＭ４によりスイッチＳＷ１４Ａをオンさせ、スイッチＳＷ１４Ｂをオフさせると、内部電源電位ＶＣＩを外部端子を介して外部からモニタすることができ、選択信号ＳＭ４によりスイッチＳＷ１４ＢをオンさせスイッチＳＷ１４Ａをオフさせると、他の信号ＳＥを外部端子を介して出力することができる。
【０１６０】
＜第５の態様＞
図３３はこの発明の実施の形態１３の第５の態様の内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩが付与されるノードＮ８はスイッチＳＷ１５の一端に接続され、スイッチＳＷ１５の他端は外部端子に接続される。スイッチＳＷ１５は選択信号ＳＭ５に基づきオン，オフする。また、外部端子は他の回路の入力部であるＰＭＯＳトランジスタＱ４１のゲートにも接続される。なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１６１】
このような構成において、選択信号ＳＭ５によりスイッチＳＷ１５をオンさせると、内部電源電位ＶＣＩを外部端子を介して外部からモニタすることができ、選択信号ＳＭ５によりスイッチＳＷ１５をオフさせると、外部からの入力信号を外部端子を介してＰＭＯＳトランジスタＱ４１のゲートに与えることができる。
【０１６２】
実施の形態１３の第５の形態では、通常は外部信号の入力用の外部端子をスイッチＳＷ１５の他端を接続し、必要に応じて入力用の外部端子を内部電源電位ＶＣＩのモニタ端子として利用することができる。
【０１６３】
＜＜実施の形態１４＞＞
図３４はこの発明の実施の形態１４である内部電源電位供給回路を示す回路図である。同図に示すように、内部電源電位ＶＣＩを付与するノードＮ８と外部電源電位ＶＣＥとの間にＰＭＯＳトランジスタＱ４２が介挿される。ＰＭＯＳトランジスタＱ４２のゲートには時系列信号ＳＴ１０が付与される。なお、なお、他の構成は図１で示した実施の形態１の基本構成と同様である。
【０１６４】
図３５は実施の形態１４の動作を示すタイミング図である。同図に示すように、行アドレスストローブ信号バーＲＡＳや列アドレスストローブ信号バーＣＡＳのような活性化信号が活性状態（“Ｌ”アクティブ）になる所定期間のみ、時系列信号ＳＴ１０を“Ｌ”に立ち上げ、ＰＭＯＳトランジスタＱ４２をオンさせ、外部電源電位ＶＣＥをそのまま内部電源電位ＶＣＩとして与えることにより、負荷１１への電流供給量を増加させ、負荷１１の内部回路が消費する電流を十分に供給することができる。
【０１６５】
＜＜実施の形態１５＞＞
図３６は、この発明の実施の形態１５である内部電源電位供給回路のコンパレータ１を構成するトランジスタのレイアウト構成を示す平面図である。
【０１６６】
コンパレータ１は、非常にセンシティブであり、少しの配置の変化などで、アンバランスが生じる。これを防止するために、図３６のようなレイアウトが考えられる。活性領域３０上に、図３６のＸ方向に距離Ｄ１の空間を隔てた２つの部分ゲート電極領域３１Ａ及び３１Ｂからなる四角状のゲート電極領域３１を設ける。ゲート電極領域３１，３１は距離Ｄ２間隔で設けられる。
【０１６７】
そして、ゲート電極領域３１の部分ゲート電極領域３１Ａと部分ゲート電極領域３１Ｂとの間の活性領域３０をドレイン領域３４とし、このドレイン領域上にドレイン側コンタクト３３Ａを設けている。一方、ドレイン領域と反対方向に部分ゲート電極領域３１Ａ及び３１Ｂそれぞれに隣接した位置にある活性領域３０をそれぞれ第１及び第２のソース領域とし、第１及び第２のソース領域上に共通ソースコンタクト３３Ｂを設けている。なお、３２は配線領域である。
【０１６８】
したがって、ゲート電極領域３１と、部分ゲート電極領域３１Ａ，３１Ｂ内のドレイン領域３４と、ゲート電極領域３１の両側にあるソース領域３５とにより１つのトランジスタを構成することができる。また、このトランジスタは、部分ゲート電極領域３１Ａとドレイン領域３４と部分ゲート電極領域３１Ａに隣接したソース領域３５とからなる第１の部分トランジスタと、部分ゲート電極領域３１Ｂとドレイン領域３４と部分ゲート電極領域３１Ｂに隣接したソース領域３５とからなる第２の部分トランジスタとを直列に接続し、第１及び第２の部分トランジスタのゲートが共有されている構成と等価になる。
【０１６９】
このようにレイアウト形成すると、ゲート電極領域３１に対するコンタクト３３Ａ，３３ＢのＸ方向の位置が多少ズレても、一つのトランジスタにおいて、ゲート電極領域３１とドレイン側コンタクト３３Ａとの距離（部分ゲート電極領域３１Ａとドレイン側コンタクト３３Ａとの距離と部分ゲート電極領域３１Ｂとドレイン側コンタクト３３Ａとの距離の和）はＤ１で一定であり、ゲート電極領域３１とソース側コンタクト３３Ｂとの距離（部分ゲート電極領域３１Ａとソース側コンタクト３３Ｂとの距離と部分ゲート電極領域３１Ｂとソース側コンタクト３３Ｂとの距離の和）はＤ２で一定である。
【０１７０】
すなわち、マスクの位置ズレ等により、ドレイン領域３４及びソース領域３５に対するドレイン側及びソース側コンタクト３３Ａ及び３３Ｂの位置がＸ方向にそってズレた場合でも、そのズレは第１の部分トランジスタと第２の部分トランジスタとの間で相殺されるため、上記トランジスタの性能に変化が生じることはない。
【０１７１】
このように、マスクずれ等により、ゲート電極領域３１に対するコンタクト３３Ａ，３３ＢのＸ方向の位置が多少ズレても、トランジスタ性能は変化しないため、高精度なトランジスタを形成することができる。
【０１７２】
なお、図３７に示すように、ゲート電極領域３１の一部が活性領域３０の境界上に形成されるように構成してもよく、図３８に示すように、ゲート電極領域３１の一部が切断されていおり、四角状でない構成でもよいのは勿論である。
【０１７３】
＜＜実施の形態１６＞＞
図３９は、この発明の実施の形態１６である内部電源電位供給回路のコンパレータ部等の電源のとり方の原理を示す説明図である。
【０１７４】
ここで、論理回路４１，論理回路４３等はＣＭＯＳロジックで構成できるところが多く、そのような部分の回路に供給される電源電位は、内部電源電位ＶＣＩのような比較的低い電源電位でも構わない。これは、消費電力削減の意味からも効果がある。したがって、論理回路４１，論理回路４３等の電源電位は内部電源電位ＶＣＩで十分である。
【０１７５】
一方、コンパレータなどのアナログ回路４２は、電源電位が低いと動作速度が非常に遅くなったり、誤動作を起こす可能性があるので、より高い電位に設定して動作のスピードアップをはかることが望ましい。したがって、アナログ回路４２の電源電位としては、外部電源電位ＶＣＥや、昇圧電位ＶＰ等の高電位ＶＣＨなどを用いる方がよい。
【０１７６】
＜第１の態様＞
そこで、この考え方を内部電源電位供給回路に適用すると、図４０に示すように、ドライバトランジスタであるＰＭＯＳトランジスタＱ１の電源は大電流を供給させる必要があることから、外部電源電位ＶＣＥで良い。一方、コンパレータ１については、大電流を流す必要が特になく、また、動作速度を向上させるために外部電源電位ＶＣＥより高電位で電流量の小さい高電位ＶＣＨの方が望ましい。
【０１７７】
例えば、図４２に示すような構成が考えられる。図４２の構成では、外部電源電位ＶＣＥが付与されるフレーム５０から、ワイヤＬ１、パッド５１、電源配線５２を介して、ドライバトランジスタ領域５３に外部電源電位ＶＣＥを付与し、一方、フレーム５０をワイヤＬ２、パッド５４、電源配線５５、他の回路領域５６を介して高電位発生回路領域５７に接続し、高電位発生回路領域５７からコンパレータ領域５８に高電位ＶＣＨを付与するようにしている。
【０１７８】
＜第２の態様＞
また、図４１のように、同電位ではあるが独立した外部電源電位ＶＣＥ１，ＶＣＥ２をそれぞれコンパレータ１，ＰＭＯＳトランジスタＱ１に供給するように構成してもよい。このように構成すると、コンパレータ１はＰＭＯＳトランジスタＱ１の影響を受けることはない。
【０１７９】
例えば、図４３に示すような構成が考えられる。図４３の構成では、外部電源電位ＶＣＥが付与されるフレーム５０から、ワイヤＬ１、パッド５１、電源配線５２を介してドライバトランジスタ領域５３に外部電源電位ＶＣＥを付与し、一方、フレーム５０にワイヤＬ１とは独立したワイヤＬ２を接続し、このワイヤＬ２、パッド５４、電源配線５５を介してコンパレータ領域５８にも外部電源電位ＶＣＥを付与している。
【０１８０】
＜＜実施の形態１７＞＞
図４４はこの発明の実施の形態１７である昇圧電位発生システムの構成を示すブロック図である。同図に示すように、内部電源電位用基準電位発生回路２１の基準電位Ｖ２１がコンパレータ２２の正入力に付与される。この基準電位Ｖ２１は実施の形態１〜１４で述べた構成の内部電源電位供給回路から出力される内部電源電位ＶＣＩに比例して変動する電位である。
【０１８１】
一方、昇圧電位発生回路２３は制御信号Ｓ２５に基づき昇圧電位ＶＰを分圧回路２４に出力する。分圧回路２４は昇圧電位ＶＰを分圧して分圧昇圧電位ＤＶＰをコンパレータ２２の負入力に付与する。
【０１８２】
また、分圧回路２４は分圧昇圧電位ＤＶＰをコンパレータ２７の負入力にも付与する。そして、リミッタ用基準電位発生回路２６はリミット電圧Ｖ２６をコンパレータ２７の正入力に付与する。このリミット電圧Ｖ２６は昇圧電位ＶＰが所定の高電位以上になったときに、はじめて分圧昇圧電位ＤＶＰが上回るレベルに設定され、内部電源電位ＶＣＩの変動の影響を受けない。
【０１８３】
制御信号発生回路２５はコンパレータ２２の出力とコンパレータ２７の出力とを受け、これらの出力に基づき制御信号Ｓ２５として昇圧電位発生回路２３に出力する。制御信号発生回路２５はコンパレータ２７の出力の論理レベルが“Ｈ”のとき、コンパレータ２２の出力を制御信号Ｓ２５として出力し、コンパレータ２７の出力の論理レベルが“Ｌ”のとき、コンパレータ２７の出力を制御信号Ｓ２５として出力する。
【０１８４】
このような構成において、図４５に示すように、リミット電圧Ｖ２６が分圧昇圧電位ＤＶＰを上回る期間Ｔ４においては、コンパレータ２７の出力の論理レベルが“Ｈ”となり、制御信号Ｓ２５としてコンパレータ２２の出力を昇圧電位発生回路２３に与えられることにより、コンパレータ２２の制御下で、昇圧電位ＶＰは内部電源電位ＶＣＩから所定電位高い電位で制御される。
【０１８５】
一方、分圧昇圧電位ＤＶＰがリミット電圧Ｖ２６を上回る期間Ｔ５においては、コンパレータ２７の出力の論理レベルが“Ｌ”となり、制御信号Ｓ２５としてコンパレータ２７の出力を昇圧電位発生回路２３に与えられることにより、コンパレータ２７の制御下で、昇圧電位ＶＰは所定の高電位の状態を維持する。
【０１８６】
実施の形態１７の昇圧電位発生システムは、ワード線のレベル設定等に用いる昇圧電位ＶＰを内部電源電位ＶＣＩの変化に伴い変化させることを主目的としている。この時、昇圧電位ＶＰは内部電源電位ＶＣＩから、ある所定電位分だけ、電位差をおいて変化する（図４５の期間Ｔ４）。さらに、外部電源電位ＶＣＥが必要以上に高くなり、これに伴い内部電源電位ＶＣＩも上昇した時に、昇圧電位ＶＰが所定の高電位以上は上昇しないように制限することができる（図４５の期間Ｔ５）。その結果、外部電源電位ＶＣＥの上昇に伴う、デバイスの破壊を防止することができる。
【０１８７】
＜＜実施の形態１８＞＞
＜第１の態様＞
図４６はこの発明の実施の形態１８の第１の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩが負荷１１に付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０１８８】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端と接地レベルとの間に電流源２が設けられる。そして、抵抗Ｒ１の他端であるノードＮ１より得られる電圧が分圧内部電源電位ＤＣＩとしてコンパレータ１の正入力に与えられる。スイッチＳＷ２１は選択信号ＳＭ２１に基づきオン／オフする。
【０１８９】
さらに、ＰＭＯＳトランジスタＱ１のドレインはスイッチＳＷ２１を介して抵抗Ｒ１１の一端に接続され、抵抗Ｒ１１の他端はノードＮ１に接続される。
【０１９０】
図４７は実施の形態１８の第１の態様の動作を示すタイミング図である。同図に示すように、選択信号ＳＭ２１が“Ｌ”のときスイッチＳＷ２１はオフし、内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の電位差は抵抗Ｒ１の抵抗値で決定され、選択信号ＳＭ２１が“Ｈ”のときスイッチＳＷ２１はオンし、内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の電位差は抵抗Ｒ１及び抵抗Ｒ１１の並列合成抵抗値で決定される。したがって、選択信号ＳＭ２１が“Ｈ”の期間の内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の抵抗値は、“Ｌ”の期間の内部電源電位ＶＣＩ，分圧内部電源電位ＤＣＩ間の抵抗値より低くなるため、“Ｌ”の期間より内部電源電位ＶＣＩは低下する。
【０１９１】
このように、実施の形態１８の第１の態様は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２１のオン／オフにより、抵抗Ｒ１及び抵抗Ｒ１１によるトータルな抵抗値を変化させて内部電源電位ＶＣＩを可変に設定することができる。
【０１９２】
＜第２の態様＞
図４８は、この発明の実施の形態１８の第２の態様である内部電源電位供給回路を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ４１の一端に接続されるとともに、スイッチＳＷ２４を介して抵抗Ｒ４１の他端に接続される。
【０１９３】
抵抗Ｒ４１の他端とノードＮ１との間に、直列に接続された抵抗Ｒ４２及びＲ４３と、直列に接続されたスイッチＳＷ２５及び抵抗Ｒ４４とが並列に接続される。スイッチＳＷ２４及びＳＷ２５はそれぞれ選択信号ＳＭ２４及びＳＭ２５に基づきオン、オフする。なお、他の構成は第１の態様と同様である。
【０１９４】
このような構成において、選択信号ＳＭ２４は通常、スイッチＳＷ２４にオンを指示するように固定されており、抵抗Ｒ４１の抵抗値が内部電源電位ＶＣＩの発生に寄与しない状態になっているが、スイッチＳＷ２４にオフを指示するように選択信号ＳＭ２４を変更すれば、抵抗Ｒ４１の抵抗値が有効になり、内部電源電位ＶＣＩはより高い側にシフトする。また、スイッチＳＷ２４及びＳＷ２５を共にオン状態にして、内部電源電位ＶＣＩを発生させるのに抵抗Ｒ４４を寄与させることにより、内部電源電位ＶＣＩのレベルを低下させることもできる。
【０１９５】
このように、実施の形態１８の第２の態様は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２４及びＳＷ２５のオン／オフにより、抵抗Ｒ４１〜抵抗Ｒ４４によるトータルな抵抗値を変化させて内部電源電位ＶＣＩを可変に変化させることができ、その変更範囲は第１の態様よりも大きい。
【０１９６】
＜第３の態様＞
図４９は、この発明の実施の形態１８の第３の態様である内部電源電位供給回路を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ４５の一端、スイッチＳＷ２６を介して抵抗Ｒ４５の他端及びスイッチＳＷ２７を介して抵抗Ｒ４８の一端に接続される。
【０１９７】
抵抗Ｒ４５の他端とノードＮ１との間に抵抗Ｒ４６及びＲ４７が直列に介挿される。スイッチＳＷ２６及びＳＷ２７はそれぞれ選択信号ＳＭ２６及びＳＭ２７に基づきオン、オフする。
【０１９８】
さらに、ノードＮ１と接地レベルとの間に設けられる電流源２の代わりに、抵抗Ｒ４９〜Ｒ５２及びスイッチＳＷ２８及びＳＷ２９が設けられる。ノードＮ１は抵抗Ｒ４９の一端に接続されるとともにスイッチＳＷ２８を介して抵抗Ｒ４９の他端に接続される。抵抗Ｒ４９の他端と接地レベルとの間に、スイッチＳＷ２９及び抵抗Ｒ５０と、抵抗Ｒ５１及び抵抗Ｒ５２とが並列に接続される。スイッチＳＷ２８及びＳＷ２９はそれぞれ選択信号ＳＭ２８及びＳＭ２９に基づきオン、オフする。なお、他の構成は第１の態様と同様である。
【０１９９】
このような構成のＰＭＯＳトランジスタＱ１のドレインとノードＮ１間において、選択信号ＳＭ２６は通常、スイッチＳＷ２６にオンを指示するように固定されており、抵抗Ｒ４５の抵抗値が内部電源電位ＶＣＩの発生に寄与しない状態になっているが、スイッチＳＷ２６にオフを指示するように選択信号ＳＭ２６を変更すれば、抵抗Ｒ４５の抵抗値が有効になり、内部電源電位ＶＣＩはより高い側にシフトする。また、スイッチＳＷ２６及びＳＷ２７を共にオン状態にして、内部電源電位ＶＣＩを発生させるのに抵抗Ｒ４４のみを寄与させることにより、内部電源電位ＶＣＩのレベルを低下させることもできる。
【０２００】
一方、ノードＮ１，接地レベル間において、選択信号ＳＭ２８は通常、スイッチＳＷ２８にオンを指示するように固定されており、抵抗Ｒ４９の抵抗値が内部電源電位ＶＣＩの発生に寄与しない状態になっているが、スイッチＳＷ２８にオフを指示するように選択信号ＳＭ２８を変更すれば、抵抗Ｒ４９の抵抗値が有効になり、ノードＮ１から引き抜く電流量が上昇するため、内部電源電位ＶＣＩはより低い側にシフトする。また、スイッチＳＷ２８及びＳＷ２９を共にオン状態にして、抵抗Ｒ５０のみを寄与させることにより、ノードＮ１から引き抜く電流量が減少するため、内部電源電位ＶＣＩのレベルを低下させることもできる。
【０２０１】
このように、実施の形態１８の第３の態様は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２６〜ＳＷ２９のオン／オフにより、ＰＭＯＳトランジスタＱ１のドレイン，ノードＮ１間の抵抗値及びノードＮ１，接地レベル間の抵抗値をそれぞれ変化させて内部電源電位ＶＣＩを可変に変化させることができ、その変更範囲は第１の態様よりも大きく、その精度は第１及び第２の態様よりも高い。したがって、ユーザーからの多様な要望に対応可能な内部電源電位ＶＣＩを設定することができる。
【０２０２】
＜＜実施の形態１９＞＞
図５０及び図５１はこの発明の実施の形態１９である内部電源電位供給回路の構成を示す回路図である。図５０に示すように、外部電源電位ＶＣＥとノードＮ５０との間に電流源１０１が設けられ、ノードＮ５０は抵抗Ｒ３１の一端に接続されるとともに、スイッチＳＷ２２を介して抵抗Ｒ３１の他端に接続される。抵抗Ｒ３１の他端は抵抗Ｒ３２及びＲ３３を介して接地される。また、ノードＮ５０はスイッチＳＷ２３及び抵抗Ｒ３４を介して接地される。そして、ノードＮ５０より得られる電圧が基準電位Ｖref′として、コンパレータ１の負入力に付与される。なお、他の構成は図１で示した実施の形態１の構成と同様である。
【０２０３】
このような構成において、選択信号ＳＭ２２は通常、スイッチＳＷ２２にオンを指示するように固定されており、抵抗Ｒ３１の抵抗値が基準電位Ｖref′の発生に寄与しない状態になっているが、スイッチＳＷ２２にオフを指示するように選択信号ＳＭ２２を変更すれば、抵抗Ｒ３１の抵抗値が有効になり、基準電位Ｖref′はより高い側にシフトし、その結果、内部電源電位ＶＣＩはより高い側にシフトする。また、スイッチＳＷ２２及びＳＷ２３を共にオン状態にして、抵抗Ｒ３４を寄与させることにより、基準電位Ｖref′を低下させて内部電源電位ＶＣＩのレベルを低下させることもできる。
【０２０４】
このように、実施の形態１９の内部電源電位供給回路は、チップの試験時やデータリテンションモード及びスリープモードなどの用途に合わせて、スイッチＳＷ２２及びＳＷ２３のオン／オフにより、抵抗Ｒ３１〜抵抗Ｒ３４によるトータルな抵抗値を変化させて、基準電位Ｖref′を変化に基づき内部電源電位ＶＣＩを可変に変化させることができる。
【０２０５】
＜＜実施の形態２０＞＞
＜第１の態様＞
図５２はこの発明の実施の形態２０の第１の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより内部電源電位ＶＣＩ及び内部電源電位ＶＣＩ２が負荷１１及び１１１にそれぞれ付与される。このＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として最小値出力電圧Ｖ６１を受け、基準電位Ｖrefと最小値出力電圧Ｖ６１との比較結果に基づき制御信号Ｓ１を出力する。
【０２０６】
ＰＭＯＳトランジスタＱ１のドレインは抵抗Ｒ１の一端及び抵抗Ｒ９１の一端に接続され、抵抗Ｒ１の他端と接地レベルとの間に電流源２が設けられるとともに、抵抗Ｒ９１の他端と接地レベルとの間に電流源１０２が設けられる。そして、抵抗Ｒ１の他端であるノードＮ１より得られる分圧内部電源電位ＤＣＩと、抵抗Ｒ９１の他端であるノードＮ９１より得られる第２の分圧内部電源電位ＤＣＩ２とが最小値選択回路６１に与えられる。なお、抵抗Ｒ９１の抵抗値及び電流源１０２の電流Ｉ１０２は、抵抗Ｒ１の抵抗値及び電流Ｉ２の電流量と同一に設定される。
【０２０７】
最小値選択回路６１は分圧内部電源電位ＤＣＩと第２の分圧内部電源電位ＤＣＩ２とを受け、両者のうち電位の低い方を最小値出力電圧Ｖ６１としてコンパレータ１の正入力に付与する。
【０２０８】
このような構成にすると、分圧内部電源電位ＤＣＩと第２の分圧内部電源電位ＤＣＩ２のうち、常に電位の低い方に基づき、コンパレータ１の制御信号Ｓ１が決定されるため、負荷１１及び負荷１１１のうちより電流を消費する負荷に対応する分圧内部電源電位ＤＣＩ（ＤＣＩ２）を安定状態にするように制御できる。
【０２０９】
＜第２の態様＞
図５３はこの発明の実施の形態２０の第２の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２１０】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として最小値出力電圧Ｖ６１を受け、基準電位Ｖrefと最小値出力電圧Ｖ６１との比較結果に基づき制御信号Ｓ１を出力する。
【０２１１】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ１を介して最小値選択回路６１に付与され、内部電源電位ＶＣＩ′は抵抗Ｒ６２を介して最小値選択回路６１に付与される。抵抗Ｒ６２の抵抗値により負荷１１への充電時間を調整することができる。
【０２１２】
最小値選択回路６１は内部電源電位ＶＣＩと内部電源電位ＶＣＩ′とを受け、両者のうち電位の低い方を最小値出力電圧Ｖ６１としてコンパレータ１の正入力に付与する。
【０２１３】
このような構成にすると、内部電源電位ＶＣＩと内部電源電位ＶＣＩ′のうち、常に電位の低い方に基づき、コンパレータ１の制御信号Ｓ１が決定されるため、内部電源電位ＶＣＩ′を安定状態にするように制御できる。
【０２１４】
例えば、外部電源電位ＶＣＥの低下に伴う影響は内部電源電位ＶＣＩの方に先に現れるため、最小値選択回路６１は内部電源電位ＶＣＩを最小値出力電圧Ｖ６１として選択する。また、抵抗Ｒ６１や負荷１１の影響により内部電源電位ＶＣＩ′が低下した場合は最小値選択回路６１は内部電源電位ＶＣＩ′を最小値出力電圧Ｖ６１として選択する。
【０２１５】
＜第３の態様＞
図５４はこの発明の実施の形態２０の第３の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２１６】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として最小値出力電圧Ｖ６１を受け、基準電位Ｖrefと最小値出力電圧Ｖ６１との比較結果に基づき制御信号Ｓ１を出力する。
【０２１７】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ１及び電流源２を介して接地され、内部電源電位ＶＣＩ′は抵抗Ｒ６２、抵抗Ｒ９１及び電流源１０２を介して接地される。そして、抵抗Ｒ１の他端であるノードＮ１より得られる分圧内部電源電位ＤＣＩと、抵抗Ｒ９１の他端であるノードＮ９１より得られる分圧内部電源電位ＤＣＩ′とが最小値選択回路６１に与えられる。なお、抵抗Ｒ９１の抵抗値及び電流源１０２の電流Ｉ１０２は、抵抗Ｒ１の抵抗値及び電流Ｉ２の電流量と同一に設定される。また、抵抗Ｒ６２の抵抗値により負荷１１への充電時間を調整することができる。
【０２１８】
最小値選択回路６１は分圧内部電源電位ＤＣＩと分圧内部電源電位ＤＣＩ′とを受け、両者のうち電位の低い方を最小値出力電圧Ｖ６１としてコンパレータ１の正入力に付与する。
【０２１９】
例えば、外部電源電位ＶＣＥの低下に伴う影響は内部電源電位ＶＣＩの方に先に現れるため、最小値選択回路６１は分圧内部電源電位ＤＣＩを最小値出力電圧Ｖ６１として選択する。また、抵抗Ｒ６１や負荷１１の影響により内部電源電位ＶＣＩ′が低下した場合は最小値選択回路６１は分圧内部電源電位ＤＣＩ′を最小値出力電圧Ｖ６１として選択する。
【０２２０】
このような構成にすると、分圧内部電源電位ＤＣＩと分圧内部電源電位ＤＣＩ′のうち、常に電位の低い方に基づき、コンパレータ１の制御信号Ｓ１が決定されるため、負荷１１及び負荷１１１のうちより電流を消費する負荷に対応する分圧内部電源電位ＤＣＩ（ＤＣＩ′）を安定状態にするように制御できる。
【０２２１】
＜＜実施の形態２１＞＞
＜第１の態様＞
図５５はこの発明の実施の形態２１の第１の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２２２】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０２２３】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ６３及びＮＭＯＳトランジスタＱ５１を介してノードＮ１に接続されるとともに、抵抗Ｒ６４及びＮＭＯＳトランジスタＱ５２を介してノードＮ１に接続される。ノードＮ１，接地レベル間に電流源２が設けられる。
【０２２４】
内部電源電位ＶＣＩ′は抵抗Ｒ６２を介してコンパレータ６７の正入力に付与される。コンパレータ６７の負入力に基準電位Ｖrefd（＞Ｖref）を受ける。コンパレータ６７は選択信号ＳＭ３０の“Ｈ”／“Ｌ”に基づき活性／非活性が制御される。コンパレータ６７の出力はＮＭＯＳトランジスタＱ５２のゲートに与えられる。
【０２２５】
選択信号ＳＭ３０はインバータ６２を介してＮＭＯＳトランジスタＱ５１及びＱ５３のゲートにそれぞれ付与される。ＮＭＯＳトランジスタＱ５３のドレインはＮＭＯＳトランジスタＱ５２のゲートに接続され、ソースは接地される。
【０２２６】
このように、実施の形態２１の第１の態様は、分圧内部電源電位ＤＣＩの発生経路として、抵抗Ｒ６３及びＮＭＯＳトランジスタＱ５１からなる第１の分圧経路と、抵抗Ｒ６４及びＮＭＯＳトランジスタＱ５２からなる第２の分圧経路とを設けている。
【０２２７】
通常動作時は、選択信号ＳＭ３０を“Ｌ”にしてコンパレータ６７を非活性状態、ＮＭＯＳトランジスタＱ５１及びＱ５３をオン状態にして、抵抗Ｒ６３及びＮＭＯＳトランジスタＱ５１からなる第１の分圧経路を有効にする。その結果、実施の形態１と等価な回路構成による動作が行われる。
【０２２８】
一方、スリープモードや高周波数動作モード時等の特殊動作時には、選択信号ＳＭ３０を“Ｈ”にしてコンパレータ６７を活性状態、ＮＭＯＳトランジスタＱ５１及びＱ５３をオフ状態にして、抵抗Ｒ６４及びＮＭＯＳトランジスタＱ５２からなる第２の分圧経路を有効にする。
【０２２９】
その結果、内部電源電位ＶＣＩ′が基準電位Ｖrefdに対してどの程度変動しているかをコンパレータ６７で比較して、コンパレータ６７の出力を第２の分圧経路のＮＭＯＳトランジスタＱ５２のゲートにフィードバックさせるものである。内部電源電位ＶＣＩ′が基準電位Ｖrefdよりも低くなると、コンパレータ６７の出力が低くなり、コンパレータ６７の出力が供給されるＮＭＯＳトランジスタＱ５２のゲート電位が低下し、ＮＭＯＳトランジスタＱ５２のチャネル抵抗が増大する。これにしたがって、第２の分圧経路の抵抗による電位ドロップ（ＶＣＩ−ＤＣＩ）が大きくなり内部電源電位供給回路の内部電源電位ＶＣＩ、すなわち、内部電源電位ＶＣＩ′が上昇する。
【０２３０】
このように、実施の形態２１の第１の態様の内部電源電位供給回路は、２つの分圧経路を設け、選択信号ＳＭ３０に基づき、用途に応じて２つの分圧経路を選択的に利用して内部電源電位ＶＣＩを発生することができる。
【０２３１】
＜第２の態様＞
図５６はこの発明の実施の形態２１の第２の態様である内部電源電位供給回路の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ１のソースに接続され、ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩが抵抗Ｒ６１を介して、内部電源電位ＶＣＩ′として負荷１１に付与される。この際、抵抗Ｒ６１の抵抗値が無視できない大きさのため、実際に負荷１１が受ける電位である内部電源電位ＶＣＩ′は内部電源電位ＶＣＩに比べて低い。
【０２３２】
ＰＭＯＳトランジスタＱ１のゲートにコンパレータ１から制御信号Ｓ１が与えられる。コンパレータ１は負入力に基準電位Ｖrefを受け、正入力にフィードバック信号として分圧内部電源電位ＤＣＩを受け、基準電位Ｖrefと分圧内部電源電位ＤＣＩとの比較結果に基づき制御信号Ｓ１を出力する。
【０２３３】
ＰＭＯＳトランジスタＱ１のドレインより得られる内部電源電位ＶＣＩは抵抗Ｒ１及び電流源２を介して接地され、内部電源電位ＶＣＩ′は抵抗Ｒ６２を介して電流源２の制御信号として付与される。
【０２３４】
このように構成にすることにより、内部電源電位ＶＣＩ′に基づき電流源２の電流Ｉ２の電流量を調節することにより、内部電源電位ＶＣＩを安定状態にするように制御できる。
【０２３５】
図５７は図５６の具体例を示す回路図である。同図に示すように、電流源２としてＮＭＯＳトランジスタＱ５４が設けられる。一方、内部電源電位ＶＣＩ′は抵抗Ｒ６２を介してコンパレータ６７の正入力に与えられ、基準電位Ｖrefdがコンパレータ６７の負入力に付与される。なお、他の構成は図５６と同様である。
【０２３６】
このような構成において、内部電源電位ＶＣＩ′が基準電位Ｖrefdに対してどの程度変動しているかをコンパレータ６７で比較して、コンパレータ６７の出力を可変電流源であるＮＭＯＳトランジスタＱ５２のゲートにフィードバックさせるものである。内部電源電位ＶＣＩ′が基準電位Ｖrefdよりも低くなると、コンパレータ６７の出力が高くなり、コンパレータ６７の出力が供給されるＮＭＯＳトランジスタＱ５４のゲート電位が上昇し、ＮＭＯＳトランジスタＱ５４のチャネル抵抗が低下し、これにしたがって、ＮＭＯＳトランジスタＱ５４がノードＮ１から引き抜く電流量が増大し、電位ドロップ（ＶＣＩ−ＤＣＩ）が大きくなり内部電源電位供給回路の内部電源電位ＶＣＩ、すなわち、内部電源電位ＶＣＩ′が上昇する。
【０２３７】
これら実施の形態２１の第１及び第２の態様の構成により、負荷の最悪動作状態に対応した電流供給が可能になる。その電流量は、負荷の動作電流が万一、予測を超えた場合にも対応できる。
【０２３８】
＜＜実施の形態２２＞＞
＜第１の態様＞
図５８はこの発明に実施の形態２２である変異検出型の内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の正入力端子であるノードＮＡと負入力端子であるノードＮＢとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＡと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてノードＮＢに付与される。
【０２３９】
このような構成において、通常、コンパレータ７１は安定状態、すなわちノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しい状態では、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの絶対電位は、絶対値を出力するような別の内部電源電圧発生回路（図５８では図示せず）において設定されている。なお、絶対値を出力するような内部電源電圧発生回路とは、図１で示す実施の形態１の内部電源電位供給回路のように、基準電位Ｖrefを用いて出力の電位レベルを絶対値的に制御する構成の回路を意味する。
【０２４０】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＡの電位ＶＮＡを変化させ、このノードＮＡの変化した電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との差により、出力ノードの出力電位Ｖ７１を回復させる。この時、ノードＮＡの電位ＶＮＡ変化は、ノードＮＡと出力ノードのフィードバック部位であるノードＮＢとの間に形成されたキャパシタＣ２と、ノードＮＡと固定電位（ここでは、接地レベル）との間に形成されたキャパシタＣ１との電荷配分により決まることになる。
【０２４１】
したがって、ノードＮＡの電位ＶＮＡの変化は、必ず出力電位Ｖ７１の電位変化に比べて小さい。この時の電位ＶＮＡ変化と出力電位Ｖ７１の電位変化の差が増幅器であるコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力ノードをもとの電位に回復させるべく動作する。この動作期間は、ノードＮＡとノードＮＢとの間に形成された抵抗Ｒ７１を介して、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２４２】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にずれたとすると、ノードＮＡの電位ＶＮＡはキャパシタＣ１及びＣ２によるキャパシタカップリングにより、低電位側にずれるが、その電位変化は、出力電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１がノードＮＡより得られる電位よりも低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２４３】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＡの電位ＶＮＡもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は、出力ノードのフィードバック電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１が電位ＶＮＡよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、出力電位Ｖ７１を低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２４４】
また、実施の形態２２の第１の態様の回路構成では、キャパシタＣ１及びキャパシタＣ２を除去することもできる。この場合、ノードＮＡの電位ＶＮＡは、安定状態においては、出力電位Ｖ７１と同じ電位であるが、出力電位Ｖ７１が変化した場合には、所定の遅延時間を経過した後、ノードＮＡの電位ＶＮＡは出力電位Ｖ７１の電位変化に追随する。
【０２４５】
この追随期間中に、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２４６】
なお、図５８〜図６６で示す実施の形態２２〜実施の形態２５の内部電源電位供給回路は出力電位Ｖ７１あるいは内部電源電位ＶＣＩを出力する出力電位供給回路とみなすことも可能である。
【０２４７】
＜第２の態様＞
図５９は、この発明に実施の形態２２である変異検出型の内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＤと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをノードＮＣへのフィードバック電位としている。
【０２４８】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位ＶＣＩが等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの絶対電位は、絶対値を出力するような別の内部電源電圧発生回路（図５９では図示せず）において設定されている。
【０２４９】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＤの電位ＶＮＤを変化させ、変化した電位ＶＮＤと内部電源電位ＶＣＩとの電位差により、出力ノードを回復させる。この時、ノードＮＤの電位ＶＮＤ変化は、ノードＮＤとノードＮＣとの間に形成されたキャパシタＣ２とノードＮＤと固定電位（ここでは、接地レベル）との間に形成されたキャパシタＣ１との電荷配分により決まることとなる。したがって、ノードＮＤの電位ＶＮＤ変化は、必ず、内部電源電位ＶＣＩの電位変化に比べて小さい。この時のノードＮＤの電位ＶＮＤの変化と内部電源電位ＶＣＩの電位変化の差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、制御信号Ｓ７１によりドライバトランジスタＱ７１を駆動し、出力ノードをもとの電位に回復させるべく動作する。
【０２５０】
この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１を介して、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。ここで、重要なのは、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ動作を行うことである。
【０２５１】
内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＤの電位ＶＮＤもＣ１及びＣ２のキャパシタカップリングにより、低電位側にずれるが、その電位変化は、フィードバック電位である内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩがノードＮＤの電位ＶＮＤよりも低くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ７１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させる。
【０２５２】
逆に、内部電源電位ＶＣＩが、高い電位側にずれたとすると、ノードＮＤもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩが電位ＶＮＤよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に変化させるが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。
【０２５３】
また、この回路構成では、キャパシタＣ１及びＣ２を除去することもできる。この場合、ノードＮＤの電位ＶＮＤは、安定状態においては、内部電源電位ＶＣＩと同じ電位であるが、内部電源電位ＶＣＩが変化した場合には、所定の遅延時間を経過した後、ノードＮＤの電位ＶＮＤは内部電源電位ＶＣＩの電位変化に追随する。
【０２５４】
この追随期間中に、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２５５】
さらに、抵抗Ｒ７１を図６０に示すような可変抵抗素子に変更することもできる。同図に示すように、ノードＮＤ，ノードＮＣ間にＰＭＯＳトランジスタＱ５５が介挿される。電源，接地間に抵抗Ｒ７２及びＲ７３が介挿される。ＮＭＯＳトランジスタＱ５６のドレインは抵抗Ｒ７２，Ｒ７３間のノード及びＰＭＯＳトランジスタＱ５５のゲートに接続され、ソースは抵抗Ｒ７４を介して接地され、ゲートに選択信号ＳＭ５６を受ける。
【０２５６】
このような構成において、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０２５７】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０２５８】
図６０で示した可変抵抗素子は、図５８で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０２５９】
＜＜実施の形態２３＞＞
＜第１の態様＞
図６１はこの発明に実施の形態２３である内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の正入力端子であるノードＮＡと負入力端子であるノードＮＢとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＡと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてノードＮＢに付与される。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＡに与えられる。
【０２６０】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しい状態で、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０２６１】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＡの電位ＶＮＡを変化させ、このノードＮＡの変化と出力ノードのフィードバック電位Ｖ７１との差により、出力ノードの出力電位Ｖ７１を回復させる。この時、ノードＮＡの電位ＶＮＡ変化は、ノードＮＡとノードＮＢとの間に形成されたキャパシタＣ２と、ノードＮＡと接地レベルとの間に形成されたキャパシタＣ１との電荷配分により決まることになる。
【０２６２】
したがって、ノードＮＡの電位ＶＮＡの変化は、必ず出力電位Ｖ７１の電位変化に比べて小さい。この時の電位ＶＮＡ変化と出力電位Ｖ７１の電位変化の差が増幅器であるコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力ノードをもとの電位に回復させるべく動作する。この動作期間は、ノードＮＡとノードＮＢとの間に形成された抵抗Ｒ７１を介して、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２６３】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にずれたとすると、ノードＮＡの電位ＶＮＡはキャパシタＣ１及びＣ２によるキャパシタカップリングにより、低電位側にずれるが、その電位変化は、出力電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１がノードＮＡより得られる電位よりも低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２６４】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＡの電位ＶＮＡもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は、出力ノードのフィードバック電位Ｖ７１の変化よりも小さい。したがって、相対的に出力電位Ｖ７１が電位ＶＮＡよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、出力電位Ｖ７１を低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２６５】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２６６】
また、実施の形態２３の第１の態様の回路構成では、キャパシタＣ１及びキャパシタＣ２を除去することもできる。この場合、ノードＮＡの電位ＶＮＡは、安定状態においては、出力電位Ｖ７１と同じ電位であるが、出力電位Ｖ７１が変化した場合には、所定の遅延時間を経過した後、ノードＮＡの電位ＶＮＡは出力電位Ｖ７１の電位変化に追随する。
【０２６７】
この追随期間中に、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２６８】
＜第２の態様＞
図６２は、この発明に実施の形態２３である内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１及びキャパシタＣ２がそれぞれ並列に介挿される。また、ノードＮＤと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをノードＮＣへのフィードバック電位としている。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＤに与えられる。
【０２６９】
このような構成において、通常、コンパレータ７１は、安定状態では、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位ＶＣＩが等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１（内部電源電位ＶＣＩ）の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０２７０】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ１及びＣ２が検出し、ノードＮＤの電位ＶＮＤを変化させ、この電位ＶＮＤの変化と内部電源電位ＶＣＩとの電位差により、出力ノードを回復させる。この時、ノードＮＤの電位ＶＮＤ変化は、ノードＮＤとノードＮＣとの間に形成されたキャパシタＣ２とノードＮＤと接地レベルとの間に形成されたキャパシタＣ１との電荷配分により決まることとなる。したがって、ノードＮＤの電位ＶＮＤ変化は、必ず、内部電源電位ＶＣＩの電位変化に比べて小さい。この時のノードＮＤの電位ＶＮＤの変化と内部電源電位ＶＣＩの電位変化の差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、制御信号Ｓ７１によりドライバトランジスタＱ７１を駆動し、出力ノードをもとの電位に回復させるべく動作する。
【０２７１】
この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１を介して、ノードＮＤの電位ＶＮＤと出力ノードのフィードバック電位Ｖ７１が等しくなるまでの時間できまる。すなわち、動作期間は、キャパシタＣ１，Ｃ２の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。ここで、重要なのは、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ動作を行うことである。
【０２７２】
内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＤの電位ＶＮＤもＣ１及びＣ２のキャパシタカップリングにより、低電位側にずれるが、その電位変化は、フィードバック電位である内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩがノードＮＤの電位ＶＮＤよりも低くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させる。
【０２７３】
逆に、内部電源電位ＶＣＩが、高い電位側にずれたとすると、ノードＮＤもキャパシタカップリングにより、高い電位側にずれるが、その電位変化は内部電源電位ＶＣＩの変化よりも小さい。したがって、相対的に内部電源電位ＶＣＩが電位ＶＮＤよりも高くなり、この電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。
【０２７４】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２７５】
また、この回路構成では、キャパシタＣ１及びＣ２を除去することもできる。この場合、ノードＮＤの電位ＶＮＤは、安定状態においては、内部電源電位ＶＣＩと同じ電位であるが、内部電源電位ＶＣＩが変化した場合には、所定の遅延時間を経過した後、ノードＮＤの電位ＶＮＤは内部電源電位ＶＣＩの電位変化に追随する。
【０２７６】
この追随期間中に、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。
【０２７７】
さらに、抵抗Ｒ７１を図６０に示すような可変抵抗素子に変更することもできる。すなわち、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０２７８】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０２７９】
図６０で示した可変抵抗素子は、図６１で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０２８０】
＜＜実施の形態２４＞＞
＜第１の態様＞
図６３はこの発明に実施の形態２４である内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の正入力端子であるノードＮＡと負入力端子であるノードＮＢとの間に抵抗Ｒ７１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてキャパシタＣ３を介してノードＮＢに付与される。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＡに与えられる。
【０２８１】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢ（＝出力電位Ｖ７１）とが等しい状態で、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０２８２】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ３が検出し、ノードＮＢの電位ＶＮＢを変化させ、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。この時、ノードＮＢの電位ＶＮＢの変化はキャパシタＣ３のカップリングにより変化する。ノードＮＡの電位ＶＮＡは、安定状態においては、電位ＶＮＢと同じ電位であるが、出力電位Ｖ７１が変化した場合には、所定の遅延時間を経過した後、ノードＮＡの電位ＶＮＡは電位ＶＮＢの電位変化に追随する。
【０２８３】
この追随期間中に、ノードＮＡの電位ＶＮＡと出力ノードのフィードバック電位Ｖ７１との間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと電位ＶＮＢとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２８４】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にずれたとすると、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的に低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２８５】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的に高くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０２８６】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２８７】
＜第２の態様＞
図６４は、この発明に実施の形態２４である内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをフィードバック電位としてキャパシタＣ３を介してノードＮＣに与えている。さらに、基準電位Ｖrefが抵抗Ｒ７５を介してノードＮＤに与えられる。
【０２８８】
このような構成において、通常、コンパレータ７１は、安定状態では、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣ（内部電源電位ＶＣＩ）が等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１（内部電源電位ＶＣＩ）の絶対電位は、基準電位ＶrefがノードＮＤに入力されることにより、基準電位Ｖrefに規定される。
【０２８９】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位ＶＮＣを変化させ、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。この時、ノードＮＣの電位ＶＮＣ変化はキャパシタＣ３のカップリングにより変化する。ノードＮＤの電位ＶＮＤは、安定状態においては、電位ＶＮＣと同じ電位であるが、内部電源電位ＶＣＩが変化した場合には、所定の遅延時間を経過した後、ノードＮＤの電位ＶＮＤは電位ＶＮＣの電位変化に追随する。
【０２９０】
この追随期間中に、ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間に電位差が生じる。この電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと電位ＶＮＣとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７１の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０２９１】
例えば、内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的に低くなり、この電位差を受けてコンパレータ７１が動作する。その結果、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ７１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させることができる。
【０２９２】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的に高くなり、この電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。すなわち、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ有効な動作を行う。
【０２９３】
なお、高速動作時においては、基準電位Ｖrefとコンパレータ７１の正入力に設けられた抵抗Ｒ７５により、コンパレータ７１が基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０２９４】
さらに、抵抗Ｒ７１を図６０に示すような可変抵抗素子に変更することもできる。すなわち、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０２９５】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０２９６】
図６０で示した可変抵抗素子は、図６３で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０２９７】
＜＜実施の形態２５＞＞
＜第１の態様＞
図６５はこの発明に実施の形態２５である内部電源電位供給回路の第１の態様の構成を示す回路図である。同図に示すように、コンパレータ７１の出力電位Ｖ７１がフィードバック電位としてキャパシタＣ３を介してノードＮＢに付与される。
【０２９８】
一方、外部電源電位ＶＣＥと接地レベルとの間に、電流源６８，抵抗Ｒ７６〜Ｒ７８が介挿される。抵抗Ｒ７６，Ｒ７７間のノードより得られる電位が基準電位Ｖrefとして安定状態時にコンパレータ７１の正入力端子であるノードＮＡに付与される。また、電流源６８とコンパレータ７１の負入力端子であるノードＮＢとの間に抵抗Ｒ７９が介挿される。したがって、ノードＮＡとノードＮＢとの間に抵抗Ｒ７６及びＲ７９が介挿されることになる。そして、電流源６８の供給電流量、抵抗Ｒ７６〜Ｒ７８それぞれの抵抗値を適切に設定して、安定状態時に基準電位Ｖrefがコンパレータ７１のノードＮＢの電位ＶＮＢより少し高くなるように設定する。すなわち、電位ＶＮＢと電位ＶＮＡとの間にオフセット電位ＶＯＳが予め設定されている。
【０２９９】
このような構成において、通常、コンパレータ７１は安定状態では、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢ（＝出力電位Ｖ７１）とが等しい状態で、出力ノードに対して作用しないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１の絶対電位は、基準電位ＶrefがノードＮＡに入力されることにより、基準電位Ｖrefに規定される。
【０３００】
コンパレータ７１の出力電位Ｖ７１が変動するとその変化をキャパシタＣ３が検出し、ノードＮＢの電位ＶＮＢを変化させ、ノードＮＡの電位ＶＮＡとノードＮＢの電位ＶＮＢとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。
【０３０１】
したがって、コンパレータ７１が動作する期間は、ノードＮＡの電位ＶＮＡと電位ＶＮＢとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７９の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７９の抵抗値の大きさにより変化する。
【０３０２】
例えば、コンパレータ７１の出力電位Ｖ７１が低電位側にオフセット電位ＶＯＳ以上ずれて、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的に低くなると、電位ＶＮＡと電位ＶＮＢとの電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを上昇させる側に働くため、低下した出力ノードの出力電位Ｖ７１を回復させることができる。
【０３０３】
すなわち、オフセット電位ＶＯＳを越えて、ノードＮＢの電位ＶＮＢがノードＮＡの電位ＶＮＡを下回るまでは、コンパレータ７１により出力電位Ｖ７１を上昇させることはない。このようにオフセット電位ＶＯＳを予め設定することにより、比較的小さな出力電位Ｖ７１の変動に対してはコンパレータ７１が働かないようにすることができる。
【０３０４】
逆に、コンパレータ７１の出力電位Ｖ７１が高い電位側にずれたとすると、ノードＮＢの電位ＶＮＢはノードＮＡの電位ＶＮＡより相対的にさらに高くなり、電位ＶＮＡと電位ＶＮＢとの電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、出力レベルを低下させる側に働くため、上昇した出力ノードの出力電位Ｖ７１を回復させることができる。
【０３０５】
また、ノードＮＢはキャパシタＣ３を介して出力電位Ｖ７１を受けるため、キャパシタＣ３のカップリングにより、出力電位Ｖ７１の電位変化がノードＮＢに早く伝達するため、実施の形態２５の第１の態様はレスポンスの良い制御が可能となる。
【０３０６】
なお、高速動作時においては、抵抗Ｒ７６及びＲ７９により、コンパレータ７１が外部電源電位ＶＣＥ及び基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０３０７】
＜第２の態様＞
図６６は、この発明に実施の形態２５である内部電源電位供給回路の第２の態様の構成を示す回路図である。同図に示すように、外部電源電位ＶＣＥと接地レベルとの間に、電流源６８，抵抗Ｒ７６〜Ｒ７８が介挿される。抵抗Ｒ７６，Ｒ７７間のノードより得られる電位が基準電位Ｖrefとして安定状態時にコンパレータ７１の負入力端子であるノードＮＤに付与される。また、電流源２とコンパレータ７１の正入力端子であるノードＮＣとの間に抵抗Ｒ７９が介挿される。したがって、ノードＮＤとノードＮＣとの間に抵抗Ｒ７６及びＲ７９が介挿されることになる。そして、電流源６８の供給電流量、抵抗Ｒ７６〜Ｒ７８それぞれの抵抗値を適切に設定して、安定状態時に基準電位Ｖrefがコンパレータ７１のノードＮＣの電位ＶＮＣより少し高くなるように設定する。すなわち、電位ＶＮＣと電位ＶＮＤとの間にオフセット電位ＶＯＳが予め設定されている。
【０３０８】
また、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをフィードバック電位としてキャパシタＣ３を介してノードＮＣに与えている。
【０３０９】
このような構成において、通常、コンパレータ７１は、安定状態では、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣ（内部電源電位ＶＣＩ）が等しい状態で、ドライバトランジスタＱ７１に電流が流れないように設定されている。この時のコンパレータ７１の出力ノードの出力電位Ｖ７１（内部電源電位ＶＣＩ）の絶対電位は、基準電位ＶrefがノードＮＤに入力されることにより、基準電位Ｖrefに規定される。
【０３１０】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位ＶＮＣを変化させ、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの電位差に基づき、コンパレータ７１は出力電位Ｖ７１を変化させる。この時、ノードＮＣの電位ＶＮＣはキャパシタＣ３のカップリングにより変化する。
【０３１１】
ノードＮＤの電位ＶＮＤと内部電源電位ＶＣＩとの間の電位差をコンパレータ７１が検出して出力ノードの電位を回復動作する。したがって、コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤと電位ＶＮＣとの間に電位差が生じている期間であり、キャパシタＣ３の容量値及び抵抗Ｒ７９の抵抗の値を変更することで、動作期間の設定を適宜変更することができる。すなわち、本回路の動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７９の抵抗値の大きさにより変化する。
【０３１２】
例えば、内部電源電位ＶＣＩが低電位側にオフセット電位ＶＯＳ以上ずれて、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的に低くなると、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。その結果、ドライバトランジスタＱ７１を強くオンさせる側に働くため、ドライバトランジスタＱ７１を通して電流が流れ、低下した内部電源電位ＶＣＩを回復させることができる。
【０３１３】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣの電位ＶＮＣはノードＮＤの電位ＶＮＤより相対的にさらに高くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。その結果、コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、結局内部電源電位ＶＣＩには何ら変化しない。すなわち、コンパレータ７１は、内部電源電位ＶＣＩが低下したときのみ有効な動作を行う。
【０３１４】
また、ノードＮＣはキャパシタＣ３を介して出力電位Ｖ７１を受けるため、キャパシタＣ３のカップリングにより、出力電位Ｖ７１の電位変化がノードＮＣに早く伝達するため、実施の形態２５の第２の態様はレスポンスの良い制御が可能となる。
【０３１５】
なお、高速動作時においては、抵抗Ｒ７６及びＲ７９により、コンパレータ７１が外部電源電位ＶＣＥ及び基準電位Ｖrefの影響を受けることなく独立的に上述した動作を実行することができる。
【０３１６】
さらに、抵抗Ｒ７６を図６０に示すような可変抵抗素子に変更することもできる。すなわち、ＰＭＯＳトランジスタＱ５５を可変抵抗素子として使用しており、そのゲート電位は、選択信号ＳＭ５６に設定可能である。高速動作モード時は、動作の周期が短くなるため、この周期に合わせて抵抗によるノードＮＤ，ＮＣ間の遅延状態を変化させる必要がある。
【０３１７】
例えば、高速動作時により抵抗による遅延量を小さくしようとすると、ＰＭＯＳトランジスタＱ５５のゲート電位を低電位側に変化させればよい。高速動作時に“Ｈ”レベルになる選択信号ＳＭ５６をＮＭＯＳトランジスタＱ５６のゲートに与え、その抵抗値を低くすれば、ＰＭＯＳトランジスタＱ５５の抵抗値は減少し、コンパレータ７１の動作時間が短くなる。
【０３１８】
図６０で示した可変抵抗素子は、図６５で示した第１の態様の回路に適用できることはいうまでもないし、可変抵抗素子は、図６０で構成した以外に、ＮＭＯＳトランジスタやバイポーラトランジスタを用いて形成可能であることは言うまでもない。
【０３１９】
＜＜実施の形態２６＞＞
＜第１の態様＞
図６７はこの発明の実施の形態２６である電位安定回路の第１の態様を示す回路図である。同図に示すように、出力信号線６３に能動的負荷であるＮＭＯＳトランジスタＱ６１を接続している。すなわち、ＮＭＯＳトランジスタＱ６１のゲート及びドレインを出力信号線６３に接続し、ソースを接地している。なお、出力信号線６３の出力電位Ｖ６３には、実施の形態２２〜実施の形態２５で示した内部電源電位供給回路等から供給される出力電位Ｖ７１あるいは内部電源電位ＶＣＩ等が含まれる。
【０３２０】
第１の態様の回路は、出力信号線６３の出力電位Ｖ６３が立ち上がると、出力信号線６３と接地レベルとの間に電流が流れる。この電流により発生するＮＭＯＳトランジスタＱ６１のソース−ドレイン間電圧をもって出力電位とできる回路である。この構成は、ＮＭＯＳトランジスタＱ６１のダイオード接続１段で構成しているが、段数は任意である。
【０３２１】
この回路において、図５８で示した実施の形態２２の第１の態様の内部電源電位供給回路の出力電位Ｖ７１が出力電位Ｖ６３の場合、コンパレータ７１の出力ノードからＮＭＯＳトランジスタＱ６１を介して電流が常時流れ続けることになり、それ見合う電流を内部電源電位供給回路側は、常時流し続けることとなる。
【０３２２】
例えば、出力電位Ｖ６３が低電位側にずれたとすると、出力電位Ｖ６３と接地レベルとの間の電位差が小さくなり、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧が小さくなって、電流量が減少することとなる。この意味するところは、ＮＭＯＳトランジスタＱ６１が常時一定の電流を流して安定していた出力電位Ｖ６３が、低電位側に瞬間的にずれることで、出力信号線６３，接地レベル間を流れていた電流が減少し、減少した電流分は、実質的にコンパレータ７１の出力ノードを充電する電流として働き、出力電位Ｖ７１（出力電位Ｖ６３）を上昇させる側に働くため、低下した出力電位Ｖ７１を回復させる。
【０３２３】
逆に、出力電位Ｖ６３が高い電位側にずれたとすると、出力電位Ｖ６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧が大きくなって、電流量が増加することとなる。この意味するところは、常時一定の電流を流して安定していた出力電位Ｖ６３が、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的にコンパレータ７１の出力ノードを放電する電流として働き、出力電位Ｖ７１を低下させる側に働くため、上昇した出力電位Ｖ７１を回復させる。
【０３２４】
＜第２の態様＞
図６８はこの発明の実施の形態２６である電位安定回路の第２の態様を示す回路図である。第２の態様はＮＭＯＳトランジスタＱ６１のソースと接地レベルとの間にＮＭＯＳトランジスタＱ６２を介挿している。そして、ＮＭＯＳトランジスタＱ６２のゲートに活性化信号Ｓ６２を付与している。なお、他の構成は第１の態様と同様である。
【０３２５】
第２の態様は、活性化信号Ｓ６２の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６２をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６２を“Ｈ”にして第１の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６２を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３２６】
＜第３の態様＞
図６９はこの発明の実施の形態２６である電位安定回路の第３の態様を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ６１のドレインを出力信号線６３に接続し、ソースを接地している。また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され、ドレインは抵抗Ｒ８１の一端に接続され、ゲートは接地される。抵抗Ｒ８１の他端は接地される。そして、抵抗Ｒ８１の一端がＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３２７】
したがって、第３の態様の電位安定回路は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧と抵抗Ｒ８１の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＮＭＯＳトランジスタＱ６１のゲート−ソース間に電圧が発生する。この電圧は、抵抗Ｒ８１の両端の電圧として発生される。したがって、回路中を流れる電流量は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧を抵抗Ｒ８１の抵抗値で割った値となる。
【０３２８】
すなわち、抵抗Ｒ８１が出力信号線６３，接地レベル間の電流供給手段として機能し、ＮＭＯＳトランジスタＱ６１が抵抗Ｒ８１を流れる電流量を制御する電流制御手段として機能する。なお、ＰＭＯＳトランジスタＱ６３によるトランジスタ抵抗は、抵抗Ｒ８１と出力信号線６３との間の電界を緩和する働きを持つ。
【０３２９】
このような構成の第３の態様の電位安定回路、第１の態様と同様にして、出力電位Ｖ６３を安定状態にするように動作する。
【０３３０】
＜第４の態様＞
図７０はこの発明の実施の形態２６である電位安定回路の第４の態様を示す回路図である。第４の態様はＮＭＯＳトランジスタＱ６１のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６３のドレインと抵抗Ｒ８１の一端との間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第３の態様と同様である。
【０３３１】
第４の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第３の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３３２】
＜第５の態様＞
図７１はこの発明の実施の形態２６である電位安定回路の第５の態様を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ６１のドレインを出力信号線６３に接続し、ソースを接地している。また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され、ドレインはＮＭＯＳトランジスタＱ６６のドレインに接続され、ゲートは接地される。ＮＭＯＳトランジスタＱ６６のソースは接地される。そして、ＮＭＯＳトランジスタＱ６６のドレインがＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３３３】
したがって、第５の態様の電位安定回路は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧とＮＭＯＳトランジスタＱ６６の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＮＭＯＳトランジスタＱ６１のゲート−ソース間に電圧が発生する。この電圧は、ＮＭＯＳトランジスタＱ６６のドレイン，ソース間の電圧として発生される。したがって、回路中を流れる電流量は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧をＮＭＯＳトランジスタＱ６６の抵抗値で割った値となる。
【０３３４】
すなわち、ＮＭＯＳトランジスタＱ６６が出力信号線６３，接地レベル間の電流供給手段として機能し、ＮＭＯＳトランジスタＱ６１がＮＭＯＳトランジスタＱ６６を流れる電流量を制御する電流制御手段として機能する。なお、ＰＭＯＳトランジスタＱ６３によるトランジスタ抵抗は、ＮＭＯＳトランジスタＱ６６と出力信号線６３との間の電界を緩和する働きを持つ。
【０３３５】
このような構成の第５の態様の電位安定回路、第１の態様と同様にして、出力電位Ｖ６３を安定状態にするように動作する。
【０３３６】
さらに第５の態様の回路の場合には、以下に述べる作用がある。以下では、この回路が、図５８で示した実施の形態２２の第１の態様の内部電源電位供給回路の出力電位Ｖ７１が出力電位Ｖ６３の場合を例に挙げて説明する。
【０３３７】
ＮＭＯＳトランジスタＱ６６の抵抗値は、出力電位Ｖ６３と接地レベルとの電位差により変化する。出力電位Ｖ６３が低下すれば、ＮＭＯＳトランジスタＱ６６のゲート−ソース間電圧が小さくなり、抵抗値が上昇する。この意味するところは、ＮＭＯＳトランジスタＱ６６が常時一定の電流を流して安定していた出力電位Ｖ６３が、低電位側に瞬間的にずれることで、ＮＭＯＳトランジスタＱ６６の抵抗値が増加し、流れていた電流が減少し、減少した電流分は、実質的にコンパレータ７１の出力ノードを充電する電流として働き、出力電位Ｖ７１を上昇させる側に働くため、低下した出力電位Ｖ７１、すなわち出力電位Ｖ６３を回復させる。
【０３３８】
逆に、出力電位Ｖ６３が高い電位側にずれたとすると、出力電位Ｖ６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６６のゲート−ソース間電圧が大きくなることで、ＮＭＯＳトランジスタＱ６６の抵抗値が減少し、電流量が増加することとなる。この意味するところは、常時一定の電流を流して安定していた出力電位Ｖ６３が、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的にコンパレータ７１の出力ノードを放電する電流とした働き、出力電位Ｖ７１を低下させる側に働くため、上昇した出力電位Ｖ７１、すなわち出力電位Ｖ６３を回復させる。
【０３３９】
＜第６の態様＞
図７２はこの発明の実施の形態２６である電位安定回路の第６の態様を示す回路図である。第６の態様はＮＭＯＳトランジスタＱ６１のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６３のドレインとＮＭＯＳトランジスタＱ６６のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第５の態様と同様である。
【０３４０】
第６の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第５の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３４１】
＜第７の態様＞
図７３はこの発明の実施の形態２６である電位安定回路の第７の態様を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ６１のドレインを出力信号線６３に接続し、ソースを接地している。また、ＰＭＯＳトランジスタＱ６７のソースは出力信号線６３に接続され、ゲート及びドレインはＮＭＯＳトランジスタＱ６６のドレインに接続される。ＮＭＯＳトランジスタＱ６６のソースは接地される。そして、ＮＭＯＳトランジスタＱ６６のドレインがＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３４２】
このような構成の第７の態様の電位安定回路は、抵抗として利用していたＰＭＯＳトランジスタＱ６３に置き換えて、ダイオード接続したＰＭＯＳトランジスタＱ６７を用いた構成であり、その動作及び効果は第５の態様と同様である。
【０３４３】
＜第８の態様＞
図７４はこの発明の実施の形態２６である電位安定回路の第８の態様を示す回路図である。第８の態様はＮＭＯＳトランジスタＱ６１のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６７のドレインとＮＭＯＳトランジスタＱ６６のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第７の態様と同様である。
【０３４４】
第８の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第７の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３４５】
＜第９の態様＞
図７５はこの発明の実施の形態２６である電位安定回路の第９の態様を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ７０のソースを出力信号線６３に接続し、ドレインを接地している。また、抵抗Ｒ８２の一端は出力信号線６３に接続され他端はＮＭＯＳトランジスタＱ６６のドレインに接続される。ＮＭＯＳトランジスタＱ６６のソースは接地される。そして、ＮＭＯＳトランジスタＱ６６のドレインがＰＭＯＳトランジスタＱ７０のゲートに接続される。
【０３４６】
したがって、第９の態様の電位安定回路は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧と抵抗Ｒ８２の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＰＭＯＳトランジスタＱ７０のゲート−ソース間に電圧が発生する。この電圧は、抵抗Ｒ８２の両端にかかる電圧として発生される。したがって、回路中を流れる電流量は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧を抵抗Ｒ８２の抵抗値で割った値となる。なお、ＮＭＯＳトランジスタＱ６６によるトランジスタ抵抗は、抵抗Ｒ８２と接地レベルとの間の電界を緩和する働きを持つ。
【０３４７】
このような構成の第９の態様の電位安定回路は、第５の態様と同様にして、出力電位Ｖ６３を安定状態にするように動作する。
【０３４８】
＜第１０の態様＞
図７６はこの発明の実施の形態２６である電位安定回路の第１０の態様を示す回路図である。第１０の態様はＰＭＯＳトランジスタＱ７０のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し抵抗Ｒ８２の他端とＮＭＯＳトランジスタＱ６６のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第９の態様と同様である。
【０３４９】
第１０の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第９の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３５０】
＜第１１の態様＞
図７７はこの発明の実施の形態２６である電位安定回路の第１１の態様を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ７０のソースを出力信号線６３に接続し、ドレインを接地している。また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され、ドレインはＮＭＯＳトランジスタＱ６９のドレイン及びゲートに接続される。ドレイン及びゲートが共通なＮＭＯＳトランジスタＱ６９のソースは接地される。そして、ＮＭＯＳトランジスタＱ６９のドレインがＰＭＯＳトランジスタＱ７０のゲートに接続される。
【０３５１】
このような構成の第１１の態様の電位安定回路は、抵抗として利用していたＮＭＯＳトランジスタＱ６６に置き換えて、ダイオードとして利用するＮＭＯＳトランジスタＱ６９を用いた構成であり、その動作及び効果は実施の形態９と同様である。
【０３５２】
＜第１２の態様＞
図７８はこの発明の実施の形態２６である電位安定回路の第１２の態様を示す回路図である。第１２の態様はＰＭＯＳトランジスタＱ７０のドレインと出力信号線６３との間にＮＭＯＳトランジスタＱ６５を介挿し、ＰＭＯＳトランジスタＱ６３のドレインとＮＭＯＳトランジスタＱ６９のドレインとの間にＮＭＯＳトランジスタＱ６４を介挿している。そして、ＮＭＯＳトランジスタＱ６４及びＱ６５のゲートに活性化信号Ｓ６４を付与している。なお、他の構成は第１１の態様と同様である。
【０３５３】
第１２の態様は、活性化信号Ｓ６４の“Ｈ”／“Ｌ”によりＮＭＯＳトランジスタＱ６４及びＱ６５をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６４を“Ｈ”にして第１１の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６４を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３５４】
＜第１３の態様＞
図７９はこの発明の実施の形態２６である電位安定回路の第１３の態様を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ７０のソースを出力信号線６３に接続し、ドレインをＮＭＯＳトランジスタＱ６６のドレインに接続している。ＮＭＯＳトランジスタＱ６６のソースは接地され、ゲートは出力信号線６３に接続される。
【０３５５】
また、ＰＭＯＳトランジスタＱ６３のソースは出力信号線６３に接続され。ドレインはＮＭＯＳトランジスタＱ６１のドレインに接続される。ＮＭＯＳトランジスタＱ６１のソースは接地される。そして、ＮＭＯＳトランジスタＱ６１のドレインがＰＭＯＳトランジスタＱ７０のゲートに接続され、ＮＭＯＳトランジスタＱ６６のドレインがＮＭＯＳトランジスタＱ６１のゲートに接続される。
【０３５６】
したがって、第１３の態様の電位安定回路は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧とＮＭＯＳトランジスタＱ６６の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＮＭＯＳトランジスタＱ６１のゲート−ソース間に電圧が発生する。この電圧は、ＮＭＯＳトランジスタＱ６６のドレイン，ソース間の電圧として発生される。したがって、回路中のＮＭＯＳトランジスタＱ６６を流れる電流量は、ＮＭＯＳトランジスタＱ６１のゲート−ソース間電圧をＮＭＯＳトランジスタＱ６６の抵抗値で割った値となる。なお、ＰＭＯＳトランジスタＱ６３によるトランジスタ抵抗は、ＮＭＯＳトランジスタＱ６６と出力信号線６３との間の電界を緩和する働きを持つ。
【０３５７】
さらに、第１３の態様の電位安定回路は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧とＰＭＯＳトランジスタＱ６３の抵抗値で流す電流量を決定している。すなわち、電位安定回路に電流が流れるとＰＭＯＳトランジスタＱ７０のゲート−ソース間に電圧が発生する。この電圧は、ＰＭＯＳトランジスタＱ６３のドレイン，ソース間の電圧として発生される。したがって、回路中のＰＭＯＳトランジスタＱ６３を流れる電流量は、ＰＭＯＳトランジスタＱ７０のゲート−ソース間電圧をＰＭＯＳトランジスタＱ６３の抵抗値で割った値となる。なお、ＮＭＯＳトランジスタＱ６６によるトランジスタ抵抗は、ＰＭＯＳトランジスタＱ６３と接地レベルとの間の電界を緩和する働きを持つ。
【０３５８】
このような構成の第１３の態様の電位安定回路は、第５の態様の構成と第９の態様の構成を組み合わせて、ＮＭＯＳトランジスタＱ６１及びＱ６６とＰＭＯＳトランジスタＱ７０及びＱ６３とによりクロスカップルを構成しており、その動作及び効果は第５の態様と第９の態様とを合わせたものとなる。
【０３５９】
＜第１４の態様＞
図８０はこの発明の実施の形態２６である電位安定回路の第１４の態様を示す回路図である。第１４の態様はＮＭＯＳトランジスタＱ６１のドレインとＰＭＯＳトランジスタＱ６３のドレインとの間にトランスミッションゲート６５を介挿し、ＰＭＯＳトランジスタＱ７０のドレインとＮＭＯＳトランジスタＱ６５のドレインとの間にトランスミッションゲート６６を介挿している。そして、トランスミッションゲート６５及び６６のＮＭＯＳゲートに活性化信号Ｓ６５を付与し、ＰＭＯＳゲートにインバータ６４を介して活性化信号Ｓ６５の反転信号を付与している。なお、他の構成は第１３の態様と同様である。
【０３６０】
第１４の態様は、活性化信号Ｓ６５の“Ｈ”／“Ｌ”によりトランスミッションゲート６５及び６６をオン／オフさせることにより、電位安定回路の活性／非活性を制御することができる。したがって、通常時は活性化信号Ｓ６５を“Ｈ”にして第１３の態様と等価な回路を実現し、チップが静止状態にある時など余分な電流を流したくない場合等は、活性化信号Ｓ６５を“Ｌ”にして、出力信号線６３，接地レベル間の電流パスを分離することができる。
【０３６１】
＜利用例１＞
図８１は、図７９で示した実施の形態２６の第１３の態様の電位安定回路を内部電源電位供給回路への適用例を示す回路図である。
【０３６２】
同図に示すように、コンパレータ７１の負入力端子であるノードＮＤと正入力端子であるノードＮＣとの間に抵抗Ｒ７１が介挿される。また、ノードＮＤと接地レベルとの間にキャパシタＣ１が介挿される。そして、コンパレータ７１の出力電位Ｖ７１が制御信号Ｓ７１としてＰＭＯＳ構成のドライバトランジスタＱ７１のゲートに付与される。ドライバトランジスタＱ７１はソースが外部電源電位ＶＣＥに接続され、ドレインより内部電源電位ＶＣＩを供給し、この内部電源電位ＶＣＩをキャパシタＣ３を介してノードＮＣへのフィードバック電位としている。
【０３６３】
そして、第１３の態様の電位安定回路のＮＭＯＳトランジスタＱ６１のドレインが抵抗Ｒ８３を介してノードＮＤに接続される。
【０３６４】
このような構成において、内部電源電位ＶＣＩが安定している場合、通常、コンパレータは７１は、安定状態、すなわちノードＮＤの電位とノードＮＣの電位が等しい状態で、コンパレータ７１の出力ノードに対して作用しないように設定されている。
【０３６５】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位を変化させ、変化したノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの電位差により、内部電源電位ＶＣＩを回復させる。この時、ノードＮＣの電位変化は、キャパシタＣ３のカップリングにより変化する。この時のノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣの差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力電位Ｖ７１をもとの電位に回復させるべく動作する。この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１の抵抗値により、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとが等しくなるまでの時間できまる。ここで、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０３６６】
例えば、内部電源電位ＶＣＩが低電位側にずれたとすると、ノードＮＣの電位ＶＮＣもキャパシタカップリングにより低電位側にずれる。したがって、相対的に電位ＶＮＣが電位ＶＮＤよりも低くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、内部電源電位ＶＣＩを上昇させる側に働くため、低下した内部電源電位ＶＣＩを回復させる。
【０３６７】
同時に、出力電位Ｖ６３と接地レベルとの間の電位差が小さくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が小さくなって、電流量が減少することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、低電位側に瞬間的にずれることで、出力信号線６３，接地レベル間を流れていた電流が減少し、減少した電流分は、実質的に出力信号線６３を充電する電流として働き、内部電源電位ＶＣＩを上昇させる側に働くため、低下した出力電位Ｖ７１を回復させる。
【０３６８】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣもキャパシタカップリングにより高い電位側にずれる。したがって、相対的にノードＮＣの電位ＶＮＣがノードＮＤの電位ＶＮＤよりも高くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、コンパレータ７１によっては結局内部電源電位ＶＣＩには何ら変化しない。
【０３６９】
同時に、出力信号線６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が大きくなって、電流量が増加することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的に出力信号線６３を放電する電流として働き、内部電源電位ＶＣＩを低下させる側に働くため、上昇した内部電源電位ＶＣＩを回復させる。
【０３７０】
コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗値を変更することで、動作期間の設定を変更することができる。
【０３７１】
＜利用例２＞
図８２は、図７９で示した実施の形態２６の第１３の態様の電位安定回路を内部電源電位供給回路への適用例を示す回路図である。
【０３７２】
同図に示すように、第１３の態様の電位安定回路のＰＭＯＳトランジスタＱ６３のドレインとＮＭＯＳトランジスタＱ６１のドレインとの間に抵抗Ｒ８６が設けられ、ノードＮＣが抵抗Ｒ８４を介してＰＭＯＳトランジスタＱ６３のドレイン及び抵抗Ｒ８６の一端に接続され、ノードＮＤが抵抗Ｒ８５を介してＮＭＯＳトランジスタＱ６１のドレイン及び抵抗Ｒ８６の他端に接続される。なお、他の構成は図８１で示した利用例１の構成と同様である。
【０３７３】
したがって、この利用では、内部電源電位ＶＣＩが安定している場合、通常、コンパレータ７１は、安定状態、すなわちノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの間に、抵抗Ｒ８６によるオフセット電位ＶＯＳが設けられ安定状態で、出力ノードに対して作用しないように設定されている。
【０３７４】
内部電源電位ＶＣＩが変動するとその変化をキャパシタＣ３が検出し、ノードＮＣの電位を変化させ、ノードＮＤの電位ＶＮＤの変化とノードＮＣの電位ＶＮＣとの電位差により、内部電源電位ＶＣＩを回復させる。この時、ノードＮＣの電位変化は、キャパシタＣ３のカップリングにより変化する。この時のノードＮＤの電位ＶＮＤの電位とノードＮＣの電位ＶＮＣの電位の差がコンパレータ７１に伝達される。コンパレータ７１は、この電位差が存在する間動作し、出力電位Ｖ７１をもとの電位に回復させるべく動作する。この動作期間は、ノードＮＤとノードＮＣとの間に形成された抵抗Ｒ７１の抵抗値により、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとが等しくなるまでの時間できまる。ここで、動作期間は、キャパシタＣ３の容量の大きさ、及び抵抗Ｒ７１の抵抗値の大きさにより変化する。
【０３７５】
例えば、内部電源電位ＶＣＩがオフセット電位ＶＯＳ以上に低電位側にずれたとすると、ノードＮＣの電位ＶＮＣもキャパシタカップリングにより低電位側にずれる。したがって、相対的に電位ＶＮＣが電位ＶＮＤよりも低くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、内部電源電位ＶＣＩを上昇させる側に働くため、低下した内部電源電位ＶＣＩを回復させる。
【０３７６】
同時に、出力電位Ｖ６３と接地レベルとの間の電位差が小さくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が小さくなって、電流量が減少することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、低電位側に瞬間的にずれることで、出力信号線６３，接地レベル間を流れていた電流が減少し、減少した電流分は、実質的に出力信号線６３を充電する電流として働き、内部電源電位ＶＣＩを上昇させる側に働くため、低下した出力電位Ｖ７１を回復させる。
【０３７７】
上記のように、コンパレータ７１の出力ノードが変化し、オフセット電位ＶＯＳを越えて、ノードＮＣの電位ＶＮＣがノードＮＤの電位ＶＮＤを下回るまでは、コンパレータ７１により出力電位Ｖ７１を上昇させることはない。このようにオフセット電位ＶＯＳを予め設定することにより、比較的小さな出力電位Ｖ７１の変動に対してはコンパレータ７１が働かないようにすることができる。
【０３７８】
逆に、内部電源電位ＶＣＩが高い電位側にずれたとすると、ノードＮＣもキャパシタカップリングにより高い電位側にずれる。したがって、相対的にノードＮＣの電位ＶＮＣがノードＮＤの電位ＶＮＤよりもさらに高くなり、電位ＶＮＣと電位ＶＮＤとの電位差を受けてコンパレータ７１が動作する。コンパレータ７１は、ドライバトランジスタＱ７１のゲート電位を、よりオフする側に働くが、もともと安定状態でドライバトランジスタＱ７１がオフしている場合、コンパレータ７１によっては結局内部電源電位ＶＣＩには何ら変化しない。
【０３７９】
同時に、出力電位Ｖ６３と接地レベルとの間の電位差が大きくなり、ＮＭＯＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ７１のゲート−ソース間電圧が大きくなって、電流量が増加することとなる。したがって、常時一定の電流を流して安定していた内部電源電位ＶＣＩが、高電位側に瞬間的にずれることで、流れていた電流が増大し、増大した電流分は、実質的に出力信号線６３を放電する電流として働き、内部電源電位ＶＣＩを低下させる側に働くため、上昇した内部電源電位ＶＣＩを回復させる。
【０３８０】
コンパレータ７１が動作する期間は、ノードＮＤの電位ＶＮＤとノードＮＣの電位ＶＮＣとの間に電位差が生じている期間であり、抵抗Ｒ７１の抵抗値を変更することで、動作期間の設定を変更することができる。
【０３８１】
＜＜実施の形態２７〜２９の原理＞＞
＜問題点＞
図１で示した構成で代表される内部電源電位供給回路において、外部電源電位ＶＣＥはレベル変換されて負荷を駆動させるための内部電源電位ＶＣＩとして供給される。外部電源電位ＶＣＥから内部電源電位ＶＣＩへの変換はコンパレータ１とコンパレータ１の制御信号Ｓ１をゲートに受けるＰＭＯＳトランジスタＱ１とによって行われる。コンパレータ１の入力は基準電圧Ｖrefと内部電源電位ＶＣＩからフィードバックされた分圧内部電源電位ＤＣＩである。
【０３８２】
このような構成の内部電源電位供給回路は、分圧内部電源電位ＤＣＩが基準電圧Ｖrefに対して低い電位になった場合、制御信号Ｓ１は低電位側に振れ、ＰＭＯＳトランジスタＱ１がより強くオンし、内部電源電位ＶＣＩからの電流供給能力が増大するので低下した内部電源電位ＶＣＩを上昇させようとする。逆に分圧内部電源電位ＤＣＩが基準電圧Ｖrefに対して高い電位になった場合、制御信号Ｓ１は高電位側に振れ、ＰＭＯＳトランジスタＱ１がより弱くオンし、内部電源電位ＶＣＩからの電流供給能力がストップするので上昇した内部電源電位ＶＣＩをこれ以上上昇させまいとする。ここで、コンパレータ１は、カレントミラーを用いた差動増幅器等で構成されれば良い。この機能により、分圧内部電源電位ＤＣＩが基準電圧Ｖrefと等しくなるように、内部電源電位ＶＣＩが制御される。
【０３８３】
しかし、内部電源電位ＶＣＩの上昇・低下を検知し、定常の状態に戻すまでの電位復帰遅延時間の減少には限界がある。内部電源電位供給回路を流れる電流量を増大させれば、電流を供給するためのＰＭＯＳトランジスタＱ１のゲートを駆動するコンパレータ１の動作が高速化し、その分、電位復帰遅延時間の減少を図ることができるが消費電流を必要以上に大きくしてしまうため実用的でない。
【０３８４】
このように、内部電源電位ＶＣＩの電位復帰遅延時間が存在するという事は設定電位に比べて必ず電位ドロップが存在することになる。従って、内部電源電位ＶＣＩを受けて動作する負荷である半導体集積回路が悪影響を受け、動作遅延等が発生してしまる。
【０３８５】
そこで、図１で示した内部電源電位供給回路の内部電源電位ＶＣＩ等、電位ドロップが生じやすい出力電位の電位ドロップの影響を受けないように構成することを考える。
【０３８６】
＜改善方法＞
実施の形態２７〜２９では、ＤＲＡＭのセルフリフレッシュ動作時等のメモリセルのリテンション特性を向上させることを目的としている。図８３に示すように、初期においてメモリセルのストレージノード（ＳＮ）に書き込まれたストレージ電位ＶＳＮは、リーク方向ＬＶに沿って時間の経過とともに電荷がリークして減少していく。
【０３８７】
電荷がリークする先は、主に、メモリセルが形成されている基板である。そして、ストレージ電位ＶＳＮがビット線のプリチャージ電位であるＶＣＣ／２付近のセンスアンプ感度不良領域ＮＳに達すると、メモリセルからビット線への読み出し電荷量の低下により、ビット線に接続されるセンスアンプはデータを十分に検知・増幅することができなくなり、読み出し不良を起こしてしまう。
【０３８８】
ここで、ストレージ電位ＶＳＮは丁度ＶＣＣ／２になって読み出せなくなるのではなく、実際は、ＶＣＣ／２に達する以前のセンスアンプ感度不良領域ＮＳに入ると不良となってしまう。すなわち、ストレージ電位ＶＳＮがＶＣＣ／２に達する手前でセンスアンプ感度不良領域ＮＳにかかってしまうため、その分、リテンション特性保障範囲Ａ１は短くなり、リテンション特性は劣化する。
【０３８９】
＜第１の方法＞
ここで、このリテンション特性を改善するために、種々の手法が考えられる。初期のストレージ電位ＶＳＮを上げるように、図８４に示すように、書き込み時の書き込み電圧ＶＷを通常時の内部電源電位ＶＣＩの電源電位ＶＣＣより高く設定すれば、ストレージ電位ＶＳＮがセンスアンプ感度不良領域ＮＳに達するまでの時間であるリテンション特性保障範囲Ａ１を延ばすことができる。２種類の内部電源電位ＶＣＩを供給する内部電源電位供給回路としては、例えば、図１０で示した実施の形態２の内部電源電位供給回路等を用いればよい。
【０３９０】
＜第２の方法＞
また、図８５に示すように、基板電位ＶＢＢを浅くすれ（ＧＮＤレベルに近づけれ）ば、ストレージノードに蓄積された電荷が基板にリークする際のストレージノードと基板間の電界が緩和され、ストレージ電位ＶＳＮがセンスアンプ感度不良領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９１】
＜第３の方法＞
また、図８６に示すように、ストレージノードの対向電極であるセルプレートのセルプレート電位ＶＣＰを変化させ、ストレージ電位ＶＳＮに逆行するように上昇させてやれば、メモリセルのカップリング現象によりストレージ電位ＶＳＮが上昇する為、電荷量が増加したの等価な現象が生じ、ストレージ電位ＶＳＮがセンスアンプ感度不良領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９２】
＜第４の方法＞
また、図８７に示すように、ビット線のプリチャージ電位ＶＰＣを通常のプリチャージ電位であるＶＣＣ／２より低く設定すれば、センスアンプ感度不良領域ＮＳも同時に低電位側（基板電位側）にシフトするためにストレージ電位ＶＳＮがセンスアンプの感度不能領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９３】
＜第５の方法＞
さらには、図８８に示すように、センスアンプの感度を向上させ、センスアンプ感度不良領域ＮＳ自体を縮小することでもリテンション特性保障範囲Ａ１を延ばすことができる。
【０３９４】
＜＜実施の形態２７＞＞
＜第１の態様＞
図８９は実施の形態２７の第１の態様である出力電位供給回路の構成を示す回路図である。同図に示すように、内部電源電位ＶＣＩ，接地レベル間に抵抗Ｒ１０１，Ｒ１０２が直列に設けられるとともに、内部電源電位ＶＣＩ，接地レベル間に抵抗Ｒ１０３，スイッチＳＷ３１、ＳＷ３２及び抵抗Ｒ１０４が直列に設けられる。スイッチＳＷ３１及びＳＷ３２はそれぞれ選択信号ＳＭ３１及びＳＭ３２に基づきオン／オフする。抵抗Ｒ１０１，Ｒ１０２間のノードＮ１０１はスイッチＳＷ３１，ＳＷ３２間のノードに接続される。そして、ノードＮ１０１より得られる電位が出力電位Ｖ５１として規定される。
【０３９５】
このような構成において、通常動作時は、選択信号ＳＭ３１及びＳＭ３２によりスイッチＳＷ３１及びＳＷ３２をオフさせる。一方、メモリチップが試験時やデータリテンションモード及びスリープモードなどの出力電位を“Ｈ”（ＶＣＥ）側や“Ｌ”（ＧＮＤ）側に変更させたい場合の状態にあるとき、スイッチＳＷ３１，ＳＷ３２のうち、一方のスイッチをオンさせることで、内部電源電位ＶＣＩ，ノードＮ１０１間と接地電位，ノードＮ１０１間との抵抗比を変更し、出力電位Ｖ５１を“Ｈ”側あるいは“Ｌ”側に変更させることが可能である。
【０３９６】
すなわち、スイッチＳＷ３１のみをオンさせるように選択信号ＳＭ３１及びＳＭ３２を与えれば、内部電源電位ＶＣＩ，ノードＮ１０１間の抵抗が減少し、出力電位Ｖ５１は通常動作時より電位の高い側にシフトする。逆に、スイッチＳＷ３２のみをオンさせるように選択信号ＳＭ３１及びＳＭ３２を与えれば、出力電位Ｖ５１のレベルは通常動作時より低下する。
【０３９７】
図９０は、第１の態様の出力電位供給回路の動作結果を示すグラフである。同図に示すように、通常動作時は、スイッチＳＷ３１及びＳＷ３２が共にオフしている。したがって、抵抗Ｒ１０１とＲ１０２とが同一抵抗値であれば、内部電源電位ＶＣＩが電源電位ＶＣＣまで立ち上がると、出力電位Ｖ５１はＶＣＣ／２となる。
【０３９８】
一方、スイッチＳＷ３１のみオンさせると出力電位Ｖ５１はＶＣＣ／２より高電位に設定され、スイッチＳＷ３２のみオンさせると出力電位Ｖ５１はＶＣＣ／２より低い電位に設定される。
【０３９９】
したがって、第１の態様の出力電位供給回路の出力電位Ｖ５１をセルプレート電位ＶＣＰとして用いることにより第３の方法に適用できる。すなわち、通常動作時はスイッチＳＷ３１及びＳＷ３２をオフさせてＶＣＣ／２のセルプレート電位ＶＣＰを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３１のみをオンさせて、セルプレート電位ＶＣＰをＶＣＣ／２より高い電位に上昇させる。このとき、出力電位Ｖ５１の出力に付随する出力容量と回路を構成する抵抗とのＲＣ時定数で出力電位Ｖ５１（セルプレート電位ＶＣＰ）は図８６に示すように上昇する。
【０４００】
また、第１の態様の出力電位Ｖ５１をプリチャージ電位ＶＰＣとして用いることにより第４の方法に適用することができる。すなわち、通常動作時はスイッチＳＷ３１及びＳＷ３２をオフさせてＶＣＣ／２のプリチャージ電位ＶＰＣを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３２のみをオンさせて、図８７に示すように、プリチャージ電位ＶＰＣをＶＣＣ／２より低い電位に設定する。
【０４０１】
＜第２の態様＞
図９１は実施の形態２７の第２の態様である出力電位供給回路の構成を示す回路図である。同図に示すように、内部電源電位ＶＣＩ，接地レベル間に抵抗Ｒ１０５〜Ｒ１０８が直列に設けられる。そして、抵抗Ｒ１０６の両端にスイッチＳＷ３３が設けられ、抵抗Ｒ１０７の両端にスイッチＳＷ３４が設けられる。スイッチＳＷ３３及びＳＷ３４はそれぞれ選択信号ＳＭ３３及びＳＭ３４に基づきオン／オフする。そして、抵抗Ｒ１０６，Ｒ１０７間のノードＮ１０１より得られる電位が出力電位Ｖ５１として規定される。
【０４０２】
このような構成において、通常動作時は、選択信号ＳＭ３３及びＳＭ３４によりスイッチＳＷ３３及びＳＷ３４をオンさせる。一方、メモリチップが試験時やデータリテンションモード及びスリープモードなどの出力電位を“Ｈ”（ＶＣＥ）側や“Ｌ”（ＧＮＤ）側に変更させたい場合の状態にあるとき、スイッチＳＷ３３，ＳＷ３４のうち、一方のスイッチをオンさせることで、内部電源電位ＶＣＩ，ノードＮ１０１間と接地電位，ノードＮ１０１間との抵抗比を変更し、出力電位Ｖ５１を“Ｈ”側あるいは“Ｌ”側に変更させることが可能である。
【０４０３】
すなわち、スイッチＳＷ３３のみをオンさせるように選択信号ＳＭ３３及びＳＭ３４を与えれば、内部電源電位ＶＣＩ，ノードＮ１０１間の抵抗が増加し、出力電位Ｖ５１は通常動作時より電位の低い側にシフトする。逆に、スイッチＳＷ３４のみをオンさせるように選択信号ＳＭ３３及びＳＭ３４を与えれば、出力電位Ｖ５１のレベルは通常動作時より上昇する。
【０４０４】
図９２は、第２の態様の出力電位供給回路の動作結果を示すグラフである。同図に示すように、通常動作においては、スイッチＳＷ３３及びＳＷ３４が共にオンしている、したがって、抵抗Ｒ１０５とＲ１０８とが同一抵抗値であれば、内部電源電位ＶＣＩが電源電位ＶＣＣまで立ち上がると、出力電位Ｖ５１はＶＣＣ／２となる。
【０４０５】
一方、スイッチＳＷ３３のみオンさせると出力電位Ｖ５１はＶＣＣ／２より低い電位に設定され、スイッチＳＷ３４のみオンさせると出力電位Ｖ５１はＶＣＣ／２より高い電位に設定される。
【０４０６】
したがって、第２の態様の出力電位供給回路の出力電位Ｖ５１をセルプレート電位ＶＣＰとして用いることにより第３の方法に適用できる。すなわち、通常動作時はスイッチＳＷ３３及びＳＷ３４をオンさせてＶＣＣ／２のセルプレート電位ＶＣＰを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３４のみをオンさせて、セルプレート電位ＶＣＰをＶＣＣ／２より高い電位に上昇させる。このとき、出力電位Ｖ５１の出力に付随する出力容量と回路を構成する抵抗とのＲＣ時定数で出力電位Ｖ５１は上昇する。
【０４０７】
また、第２の態様の出力電位Ｖ５１をプリチャージ電位ＶＰＣとして用いることにより第４の方法に適用することができる。すなわち、通常動作時はスイッチＳＷ３３及びＳＷ３４をオンさせてＶＣＣ／２のプリチャージ電位ＶＰＣを出力させ、メモリチップが試験時やデータリテンションモード及びスリープモードなどの場合、スイッチＳＷ３３のみをオンさせて、プリチャージ電位ＶＰＣをＶＣＣ／２より低い電位に設定する。
【０４０８】
＜第３の態様＞
図９３は実施の形態２７の第３の態様である出力電位供給回路の構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ８１〜Ｑ８３、ＮＭＯＳトランジスタＱ８４〜Ｑ８６並びにスイッチＳＷ３５及びＳＷ３６から構成される。内部電源電位ＶＣＩ，接地レベル間にトランジスタＱ８１，Ｑ８４，Ｑ８２及びＱ８５の順で介挿され、ＰＭＯＳトランジスタＱ８１のドレインがＮＭＯＳトランジスタＱ８４のドレイン・ゲートに接続されるとともに、ＰＭＯＳトランジスタＱ８３のドレインに接続される。ＮＭＯＳトランジスタＱ８４のソースはＰＭＯＳトランジスタＱ８１のゲート、ＰＭＯＳトランジスタＱ８２のソース、ＰＭＯＳトランジスタＱ８３のゲート、ＮＭＯＳトランジスタＱ８５及びＱ８６のゲートに接続される。ＰＭＯＳトランジスタＱ８２のドレイン・ゲートはＮＭＯＳトランジスタＱ８５のドレイン及びＮＭＯＳトランジスタＱ８６のドレインに接続される。ＰＭＯＳトランジスタＱ８３のソースはスイッチＳＷ３５を介して内部電源電位ＶＣＩに接続され、ＮＭＯＳトランジスタＱ８６のソースはスイッチＳＷ３６を介して接地される。スイッチＳＷ３５及びＳＷ３６はそれぞれ選択信号ＳＭ３５及びＳＭ３６に基づきオン／オフする。そして、ＮＭＯＳトランジスタＱ８２のソース（ノードＮ１０１）より得られる電位が出力電位Ｖ５１となる。
【０４０９】
このような構成において、通常動作時は、選択信号ＳＭ３５及びＳＭ３６によりスイッチＳＷ３５及びＳＷ３６をオフさせる。一方、メモリチップが試験時やデータリテンションモード及びスリープモードなどの出力電位を“Ｈ”側や“Ｌ”側に変更させたい場合の状態にあるとき、スイッチＳＷ３５，ＳＷ３６のうち、一方のスイッチをオンさせることで、内部電源電位ＶＣＩ，ノードＮ１０１間と接地電位，ノードＮ１０１間との抵抗比を変更し、出力電位Ｖ５１を“Ｈ”側あるいは“Ｌ”側に変更させることが可能である。
【０４１０】
すなわち、第１の態様と同様、スイッチＳＷ３５のみをオンさせるように選択信号ＳＭ３５及びＳＭ３６を与えれば、内部電源電位ＶＣＩ，ノードＮ１０１間の抵抗が減少し、出力電位Ｖ５１はより電位の高い側にシフトする。逆に、スイッチＳＷ３６のみをオンさせるように選択信号ＳＭ３５及びＳＭ３６を与えれば、出力電位Ｖ５１のレベルは低下する。
【０４１１】
また、図９４に示すように構成することもできる。同図に示すように、内部電源電位ＶＣＩ，接地レベル間にＮＭＯＳトランジスタＱ８７及びＰＭＯＳトランジスタＱ８８が直列に設けられる。ＮＭＯＳトランジスタＱ８７のゲートはＮＭＯＳトランジスタＱ８３のソースに接続され、ＰＭＯＳトランジスタＱ８８のゲートはＮＭＯＳトランジスタＱ８６のドレインに接続される。そして、ＮＭＯＳトランジスタＱ８７のソース（ＰＭＯＳトランジスタＱ８８のドレイン）より得られる電位が出力電位Ｖ５２となる。他の構成は図９３と同様である。
【０４１２】
図９４で示した構成は、図９３の出力電位Ｖ５１に関連した電位を、ＮＭＯＳトランジスタＱ８７，ＰＭＯＳトランジスタＱ８８からなるバッファ回路によりバッファリングして出力電位Ｖ５２を出力するようにしたものである。
【０４１３】
＜＜実施の形態２８＞＞
図９５はこの発明の実施の形態２８であるセンスアンプの構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ９１〜Ｑ９７、ＮＭＯＳトランジスタＱ９８〜Ｑ１０３及び定電流源Ｉ５１から構成する。
【０４１４】
ビット線対ＢＬ、バーＢＬ間に、トランジスタＱ９４，Ｑ９５，Ｑ９８及びＱ９９からなる増幅部７５が構成される。ＰＭＯＳトランジスタＱ９４及びＱ９５がビット線ＢＬとビット線バーＢＬとの間に直列に設けられ、ＮＭＯＳトランジスタＱ９８及びＱ９９がビット線ＢＬとビット線バーＢＬとの間に直列に設けられる。そして、トランジスタＱ９４及びＱ９８のゲートはビット線バーＢＬに接続され、トランジスタＱ９５及びＱ９９のゲートはビット線ＢＬに接続される。
【０４１５】
また、選択信号ＳＷＬをゲートに受ける選択トランジスタＳＴを介してメモリセルＭＣの一方電極がビット線ＢＬに接続される。メモリセルＭＣの一方電極の電位がストレージ電位であり、他方電極にセルプレート電位ＶＣＰが与えられる。なお、便宜上、１つのメモリセルＭＣのみ図示しているが、実際には１組のビット線対ＢＬ，バーＢＬ間に複数のメモリセルＭＣが設けられる。
【０４１６】
ソースに内部電源電位ＶＣＩが共通に付与されるＰＭＯＳトランジスタＱ９６及びＱ９７はカレントミラー接続され、ＰＭＯＳトランジスタＱ９６のゲート及びドレインが定電流源Ｉ５１を介して接地される。一方、ＰＭＯＳトランジスタＱ９７のドレインはＮＭＯＳトランジスタＱ１００のドレイン・ゲートに接続され、ＮＭＯＳトランジスタＱ１００のソースは接地される。定電流源Ｉ５１は微小な基準電流ＩＲを供給する。
【０４１７】
また、ソースに内部電源電位ＶＣＩが付与されるＰＭＯＳトランジスタＱ９１はＰＭＯＳトランジスタＱ９６に対して１：ｎ（ｎ＞１）のトランジスタサイズでカレントミラー接続される。ＰＭＯＳトランジスタＱ９１のドレインはＰＭＯＳトランジスタＱ９２を介して、増幅部７５のＰＭＯＳトランジスタＱ９４，Ｑ９５間の第１ノードＮＰに接続される。また、内部電源電位ＶＣＩ，ノードＮＰ間にはＰＭＯＳトランジスタＱ９３も設けられ、ＰＭＯＳトランジスタＱ９２，Ｑ９３のゲートにはそれぞれリストア信号Ｓ５１，Ｓ５０が付与される。
【０４１８】
一方、ソースが接地されるＮＭＯＳトランジスタＱ１０２はＮＭＯＳトランジスタＱ１００に対して１：ｍ（ｍ＞１）でカレントミラー接続され、ＮＭＯＳトランジスタＱ１０２のドレインはＮＭＯＳトランジスタＱ１０１を介して、増幅部７５のＮＭＯＳトランジスタＱ９８，Ｑ９９間のノードＮＮに接続される。また、ノードＮＮ，接地レベル間にはＮＭＯＳトランジスタＱ１０３も設けられ、ＮＭＯＳトランジスタＱ１０３，Ｑ１０１のゲートにはそれぞれセンス信号Ｓ５２，Ｓ５３が付与される。
【０４１９】
このような構成のセンスアンプは、セルフリフレッシュ時のセンス動作時にセンス動作を時間をかけてゆっくりと動作させることで、センスアンプの感度を向上させ、ストレージ電位ＶＳＮがセンスアンプの増幅部７５のセンスアンプ感度不良領域ＮＳにかかるまでのリテンション特性保障範囲Ａ１を延ばし、リテンション特性を向上させるための構成である。
【０４２０】
通常動作時は、高速動作が要求される場合があり、センスアンプ（ＮＭＯＳトランジスタＱ９８，Ｑ９９）及びリストアアンプ（ＰＭＯＳトランジスタＱ９４，Ｑ９５）のソースノードを高速に充放電させる必要がある。
【０４２１】
一方、セルフリフレッシュ動作時は、ノイズ等が小さい状態、また低速動作が許される状態である。そのような場合に、センスアンプ及びリストアアンプのソースノードの充放電を電流を制限して行えば、センスアンプ感度不良領域ＮＳは小さくなってセンスアンプの感度は向上する。
【０４２２】
このような構成の実施の形態２８のセンスアンプは、第５の方法に適用することができる。すなわち、通常動作時にリストア信号Ｓ５０，Ｓ５１，センス信号Ｓ５２，Ｓ５３をそれぞれ“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”に設定して、センスアンプ及びリストアアンプのソースノードの充放電電流を十分大きくして高速動作を可能にする。
【０４２３】
一方、セルフリフレッシュ時のセンス動作時にリストア信号Ｓ５０，Ｓ５１，センス信号Ｓ５２，Ｓ５３をそれぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｈ”に設定して、センスアンプ及びリストアアンプのソースノードの充放電電流を基準電流ＩＲのそれぞれ、ｎ倍、ｍ倍に制限する。この時のｎ及びｍの値は等しくても、異なっても構わない。その結果、感度が通常動作時に比べ向上する。
【０４２４】
また、セルフリフレッシュ動作以外にも、ノイズを嫌う動作時にセルフリフレッシュ時の動作を使用しても構わない。ノイズを嫌う場合の動作とは、例えば、多くのデバイスが同一基板上に配置され、一斉にデバイスが動作したときの動作電流が瞬間的にピークを迎え、ノイズが電源線に乗る場合等が考えられる。
【０４２５】
＜＜実施の形態２９＞＞
図９６はこの発明の実施の形態２９であるＶＢＢ発生回路の構成を示すブロック図である。同図に示すように、ＶＢＢ発生回路は、ＶＢＢレベルディテクタ８１、リングオシレータ８２及びＶＢＢ電位発生部８３から構成される。ＶＢＢ電位発生部８３はチャージポンピング方式を利用した既存のＶＢＢ電位発生部であり、リングオシレータ８２も既存の構成である。ＶＢＢレベルディテクタ８１はＶＢＢ電位発生部８３より発生される基板電位ＶＢＢを受け、基板電位ＶＢＢに基づきレベル検出信号ＧＥをリングオシレータ８２に出力する。リングオシレータ８２はレベル検出信号ＧＥに基づきオン，オフが制御される。リングオシレータ８２のオフ状態時はＶＢＢ電位発生部８３は非活性状態となる。
【０４２６】
図９７はＶＢＢレベルディテクタ８１の内部構成を示す回路図である。同図に示すように、可変電流源であるＰＭＯＳトランジスタＱ１０５は電源Ｖcc，中間ノードＮ１０２との間に介挿され、ゲートに制御信号ＣＳＴを受ける。この制御信号ＣＳＴの電位に基づき、基準電流Ｉ１００を電源Ｖccから中間ノードＮ１０２にかけて供給する。
【０４２７】
一方、中間ノードＮ１０２にはＮＭＯＳトランジスタＱ１０６のドレインが接続され、ＮＭＯＳトランジスタＱ１０６はゲートに基準電位Ｖｒｅｆが与えられる。ＮＭＯＳトランジスタＱ１０６のソースはＮＭＯＳトランジスタＱ１１０を介して直列にダイオード接続されたＮＭＯＳトランジスタ群Ｑ１１２〜Ｑ１１４に接続されるともに、ＮＭＯＳトランジスタＱ１２０を介して直列にダイオード接続されたＮＭＯＳトランジスタ群Ｑ１２１，Ｑ１２２に接続されるとともに、ＮＭＯＳトランジスタＱ１３０を介してダイオード接続されたＮＭＯＳトランジスタＱ１３１に接続される。
【０４２８】
そして、ＮＭＯＳトランジスタＱ１１４のソース、ＮＭＯＳトランジスタＱ１２２のソース及びＮＭＯＳトランジスタＱ１３１のソースに基板電位ＶＢＢが与えられる。ＮＭＯＳトランジスタＱ１１０、Ｑ１２０，Ｑ１３０のゲートには切替信号ＳＭ４１〜ＳＭ４３がそれぞれ付与される。ダイオード接続されたＮＭＯＳトランジスタＱ１１２〜Ｑ１１４，Ｑ１２１，Ｑ１２２，Ｑ１３１それぞれの閾値電圧は同一であり、制御用トランジスタＱ１１０，Ｑ１２０，Ｑ１３０それぞれのオン状態時の抵抗成分は“０”とする。
【０４２９】
また、増幅器８４は入力部が中間ノードＮ１０２に接続され、中間ノードＮ１０２より得られる電位を増幅してレベル検出信号ＧＥを出力する。
【０４３０】
このような構成において、内部より基準電位Ｖｒｅｆが設定され、この基準電位Ｖｒｅｆに基づきＮＭＯＳトランジスタＱ１０６を流れる電流量が制御される。基準電位Ｖｒｅｆを上昇させるとＮＭＯＳトランジスタＱ１０６を流れる電流量が増大し、その分だけ、ノードＮ１０３の電位Ｖ１０３の検出レベルが上昇する。同様に、基準電位Ｖｒｅｆを下降させると電位Ｖ１０３の検出レベルが下降する。
【０４３１】
また、電位Ｖ１０３と基板電位ＶＢＢとの電位差（Ｖ１０３−ＶＢＢ）は、切替信号ＳＭ４１〜ＳＭ４３により決定される。すなわち、切替信号ＳＭ４１〜ＳＭ４３をそれぞれＨ，Ｌ，Ｌレベルにすれば（第１の設定）、ＮＭＯＳトランジスタＱ１１０がオンし、ＮＭＯＳトランジスタＱ１２０及びＱ１３０がオフし、３個のダイオード直列接続ＮＭＯＳトランジスタＱ１１２〜Ｑ１１４の電圧降下分が電位差（Ｖ１０３−ＶＢＢ）となる。
【０４３２】
また、切替信号ＳＭ４１〜ＳＭ４３をＬ，Ｈ，Ｌレベルにすれば（第２の設定）、ＮＭＯＳトランジスタＱ１２０がオンし、ＮＭＯＳトランジスタＱ１１０及びＱ１３０がオフし、２個のダイオード直列接続ＮＭＯＳトランジスタＱ１２１，Ｑ１２２の電圧降下分の電位差が電位差（Ｖ１０３−ＶＢＢ）となる。
【０４３３】
また、切替信号ＳＭ４１〜ＳＭ４３をＬ，Ｌ，Ｈレベルにすれば（第３の設定）、ＮＭＯＳトランジスタＱ１３０がオンし、ＮＭＯＳトランジスタＱ１１０及びＱ１２０がオフし、１個のダイオード接続ＮＭＯＳトランジスタＱ１３１の電圧降下分の電位差が電位差（Ｖ１０３−ＶＢＢ）となる。
【０４３４】
このように、実施の形様２９は、切替信号ＳＭ４１〜ＳＭ４３により、基板電位ＶＢＢに対する電位Ｖ１０３のバイアス電位（Ｖ１０３−ＶＢＢ）の設定を行い、かつ基準電位Ｖｒｅｆを受けるＮＭＯＳトランジスタＱ１０６により、電位Ｖ１０３に対する検出レベルの調整を行うことにより、最終的に基板電位ＶＢＢの検出レベルを変更することができる。
【０４３５】
したがって、実施の形態２９のＶＢＢ発生回路は第２の方法に適用させることができる。すなわち、通常は第１の設定を行い、基板電位の検出レベルを比較的深くしてＶＢＢ電位発生部８３より出力される基板電位ＶＢＢが比較的深くなるようにし、リテンション特性保障範囲Ａ１を延ばしてリテンション特性を向上させる場合、第２あるいは第３の設定を行い、基板電位の検出レベルを比較的浅くしてＶＢＢ電位発生部８３より出力される基板電位ＶＢＢが比較的浅くなるようにすればよい。
【０４４３】
【発明の効果】
請求項１記載の内部電源電位供給回路の電流供給手段は、抵抗成分の他端と固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、電流制御信号に基づき活性／非活性が制御され、活性状態時に、抵抗成分の他端と固定電位との間に第２の部分電流を供給する第２の部分電流供給手段とを備えるため、第２の部分電流供給手段の活性／非活性を制御することにより、抵抗成分を流れる電流量の増加／減少を制御して内部電源電位を変更することができる。
【０４４４】
請求項２記載の内部電源電位供給回路の電流供給手段は、抵抗成分の他端と固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、電流制御信号に基づき活性／非活性が制御され活性状態時に、外部電源電位と抵抗成分の他端との間に第２の部分電流を供給する第２の部分電流供給手段とを備えるため、第２の部分電流供給手段の活性／非活性を制御することにより、抵抗成分を流れる電流量の減少／増加を制御して内部電源電位を変更することができる。
【０４５１】
請求項３記載の内部電源電位供給回路の比較回路は少なくとも１つのトランジスタより構成され、少なくとも１つのトランジスタの平面構造は、活性領域上に少なくとも一部が設けられ、所定の方向に所定距離を隔てて形成される第１及び第２の部分制御電極領域とを有する制御電極領域とを備え、第１及び第２の部分制御電極領域間に位置する活性領域が一方電極領域として規定され、第１及び第２の部分制御電極領域それぞれに隣接し、一方電極領域と反対方向に位置する活性領域が第１及び第２の他方電極領域として規定され、制御電極領域、一方電極領域及び他方電極領域とにより、上記少なくとも１つのトランジスタを構成している。
【０４５６】
請求項４記載の半導体装置の内部電源電位供給回路において、比較回路は第１のパッドを介して得られる第１の外部電源と異なる第２の外部電源を第２のパッドを介してさらに受け、第２の外部電源を駆動電源とするため、比較回路の動作に適した第２の外部電源を受けることができる。
【０４６８】
請求項５記載の内部電源電位供給回路の基準電位設定用抵抗選択手段は、複数の基準電位設定用部分抵抗性素子のうち少なくとも１つの基準電位設定用部分抵抗性素子に対応して設けられ、少なくとも１つの基準電位設定用部分抵抗性素子の有効／無効を選択し、基準電位設定用抵抗成分の一端より得られる電位を基準電位として比較回路に与えるため、基準電位設定用抵抗選択手段の選択動作により、基準電位を変更しして内部電源電位を変更することができる。
【０４６９】
この発明における請求項６記載の内部電源電位供給回路の比較電位選択手段は、内部電源電位付与手段が供給する内部電源電位に関連した関連内部電源電位と、少なくとも１つの負荷に関連した関連負荷電位とを受け、両者のうち、固定電位との電位差が小さい方を比較電位として出力し、この比較電位と基準電位との比較結果に基づき、比較回路は制御信号を出力する。
【０４７０】
したがって、関連内部電源電位と関連負荷電位とのうち、固定電位との電位差が小さく、制御する必要性のより高い電位に基づき内部電源電位を決定することができる。
【０４７１】
また、請求項７記載の内部電源電位供給回路において、関連内部電源電位は第１の抵抗成分の他端より得られ、第１の負荷に対応した第１の分圧内部電源電位を含み、関連負荷電位は第２の抵抗成分の他端より得られ、第２の負荷に対応した第２の分圧内部電源電位を含むため、第１及び第２の分圧内部電源電位のうち、固定電位との電位差が小さく制御する必要性のより高い電位に基づき内部電源電位を決定することができる。
【０４７２】
また、請求項８記載の内部電源電位供給回路において、関連内部電源電位は内部電源電位供給手段の他端の電位に関連した出力時関連内部電源電位を含み、関連負荷電位は少なくとも１つの負荷が実際に受ける電位に関連した実関連負荷電位を含むため、出力時関連内部電源電位と実関連負荷電位とのうち、固定電位との電位差が小さく制御する必要性のより高い電位に基づき内部電源電位を決定することができる。
【０４７３】
請求項９記載の内部電源電位供給回路は、所定の負荷が実際に受ける電位である実負荷電位に基づき、抵抗制御信号を出力する抵抗制御信号出力手段をさらに備えるため、実負荷電位に基づき抵抗成分の抵抗値を変更して、内部電源電位を変更することができる。
【０４７４】
請求項１０記載の内部電源電位供給回路は、所定の負荷が実際に受ける電位である実負荷電位に基づき、所定の電流の電流量を制御する電流制御手段をさらに備えるため、実負荷電位に基づき所定の電流の電流量を変更して、内部電源電位を変更することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の内部電源電位供給回路の基本構成を示す回路図である。
【図２】 図１の内部電源電位供給回路の動作を示すグラフである。
【図３】 実施の形態１の第１の態様を示す回路図である。
【図４】 実施の形態１の第２の態様を示す回路図である。
【図５】 図４の制御回路の具体例を示す回路図である。
【図６】 図５の回路動作を説明するグラフである。
【図７】 実施の形態１の第３の態様を示す回路図である。
【図８】 図７のゲート電位発生回路の具体例を示す回路図である。
【図９】 図８の回路の動作を示すタイミング図である。
【図１０】 この発明の実施の形態２の内部電源電位供給回路を示す回路図である。
【図１１】 図１０の回路のスイッチの第１の具体例を示す回路図である。
【図１２】 図１０の回路のスイッチの第２の具体例を示す回路図である。
【図１３】 この発明に実施の形態３による内部電源電位供給回路を示す回路図である。
【図１４】 この発明に実施の形態４による内部電源電位供給回路を示す回路図である。
【図１５】 この発明の実施の形態５による内部電源電位供給回路の構成を示す回路図である。
【図１６】 この発明の実施の形態６の内部電源電位供給回路の構成を示す回路図である。
【図１７】 この発明の実施の形態７である内部電源電位供給回路を示す回路図である。
【図１８】 この発明の実施の形態８である内部電源電位供給回路を示す回路図である。
【図１９】 この発明の実施の形態９である内部電源電位供給回路を示す回路図である。
【図２０】 この発明の実施の形態１０である内部電源電位供給回路を示す回路図である。
【図２１】 実施の形態１０の構成における動作時の内部電源電位ＶＣＩの状況を示すグラフである。
【図２２】 この発明の実施の形態１１による内部電源電位供給回路の構成を示す回路図である。
【図２３】 実施の形態１１の動作を示すタイミング図である。
【図２４】 この発明の実施の形態１２による内部電源電位供給回路を示す回路図である。
【図２５】 実施の形態１２の動作説明用のグラフである。
【図２６】 実施の形態１２の動作説明用のグラフである。
【図２７】 図２４のレベル判定回路の内部構成の一例を示す回路図である。
【図２８】 図２７のレベル判定回路の動作を示すグラフである。
【図２９】 この発明の実施の形態１３の第１の態様の内部電源電位供給回路を示す回路図である。
【図３０】 実施の形態１３の第２の態様を示す回路図である。
【図３１】 実施の形態１３の第３の態様を示す回路図である。
【図３２】 実施の形態１３の第４の態様を示す回路図である。
【図３３】 実施の形態１３の第５の態様を示す回路図である。
【図３４】 この発明の実施の形態１４による内部電源電位供給回路を示す回路図である。
【図３５】 実施の形態１４の動作を示すタイミング図である。
【図３６】 この発明の実施の形態１５である内部電源電位供給回路のコンパレータを構成するトランジスタのレイアウト構成を示す平面図である。
【図３７】 実施の形態１５の他のレイアウト例を示す平面図である。
【図３８】 実施の形態１５の他のレイアウト例を示す平面図である。
【図３９】 この発明の実施の形態１６の原理を示す説明図である。
【図４０】 実施の形態１６の第１の態様を示す回路図である。
【図４１】 実施の形態１６の第２の態様を示す回路図である。
【図４２】 実施の形態１６の第１の態様の具体例を示す平面図である。
【図４３】 実施の形態１６の第２の態様の具体例を示す平面図である。
【図４４】 この発明の実施の形態１７による昇圧電位発生システムの構成を示すブロック図である。
【図４５】 実施の形態１７の動作を示すグラフである。
【図４６】 この発明の実施の形態１８の第１の態様である内部電源電位供給回路の構成を示す回路図である。
【図４７】 実施の形態１８の第１の態様の動作を示すタイミング図である。
【図４８】 この発明の実施の形態１８の第２の態様である内部電源電位供給回路を示す回路図である。
【図４９】 この発明の実施の形態１８の第３の態様である内部電源電位供給回路を示す回路図である。
【図５０】 この発明の実施の形態１９である内部電源電位供給回路の構成を示す回路図である。
【図５１】 この発明の実施の形態１９である内部電源電位供給回路の構成を示す回路図である。
【図５２】 この発明の実施の形態２０の第１の態様である内部電源電位供給回路の構成を示す回路図である。
【図５３】 この発明の実施の形態２０の第２の態様である内部電源電位供給回路の構成を示す回路図である。
【図５４】 この発明の実施の形態２０の第３の態様である内部電源電位供給回路の構成を示す回路図である。
【図５５】 この発明の実施の形態２１の第１の態様である内部電源電位供給回路の構成を示す回路図である。
【図５６】 この発明の実施の形態２１の第２の態様である内部電源電位供給回路の構成を示す回路図である。
【図５７】 図５７は図５６の具体例を示す回路図である。
【図５８】 この発明に実施の形態２２である変異検出型の内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図５９】 この発明に実施の形態２２である変異検出型の内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６０】 図５９の抵抗素子の一例を示す回路図である。
【図６１】 この発明に実施の形態２３である内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図６２】 この発明に実施の形態２３である内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６３】 この発明に実施の形態２４である内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図６４】 この発明に実施の形態２４である内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６５】 この発明に実施の形態２５である内部電源電位供給回路の第１の態様の構成を示す回路図である。
【図６６】 この発明に実施の形態２５である内部電源電位供給回路の第２の態様の構成を示す回路図である。
【図６７】 この発明の実施の形態２６である電位安定回路の第１の態様を示す回路図である。
【図６８】 この発明の実施の形態２６である電位安定回路の第２の態様を示す回路図である。
【図６９】 この発明の実施の形態２６である電位安定回路の第３の態様を示す回路図である。
【図７０】 この発明の実施の形態２６である電位安定回路の第４の態様を示す回路図である。
【図７１】 この発明の実施の形態２６である電位安定回路の第５の態様を示す回路図である。
【図７２】 この発明の実施の形態２６である電位安定回路の第６の態様を示す回路図である。
【図７３】 この発明の実施の形態２６である電位安定回路の第７の態様を示す回路図である。
【図７４】 この発明の実施の形態２６である電位安定回路の第８の態様を示す回路図である。
【図７５】 この発明の実施の形態２６である電位安定回路の第９の態様を示す回路図である。
【図７６】 この発明の実施の形態２６である電位安定回路の第１０の態様を示す回路図である。
【図７７】 この発明の実施の形態２６である電位安定回路の第１１の態様を示す回路図である。
【図７８】 この発明の実施の形態２６である電位安定回路の第１２の態様を示す回路図である。
【図７９】 この発明の実施の形態２６である電位安定回路の第１３の態様を示す回路図である。
【図８０】 この発明の実施の形態２６である電位安定回路の第１４の態様を示す回路図である。
【図８１】 実施の形態２６の電位安定回路の利用例１を示す回路図である。
【図８２】 実施の形態２６の電位安定回路の利用例２を示す回路図である。
【図８３】 ＤＲＡＭのリーク電流の問題点を指摘したグラフである。
【図８４】 ＤＲＡＭのリテンション特性の向上を図った第１の方法の結果を示すグラフである。
【図８５】 ＤＲＡＭのリテンション特性の向上を図った第２の方法の結果を示すグラフである。
【図８６】 ＤＲＡＭのリテンション特性の向上を図った第３の方法の結果を示すグラフである。
【図８７】 ＤＲＡＭのリテンション特性の向上を図った第４の方法の結果を示すグラフである。
【図８８】 ＤＲＡＭのリテンション特性の向上を図った第５の方法の結果を示すグラフである。
【図８９】 実施の形態２７の第１の態様である出力電位供給回路の構成を示す回路図である。
【図９０】 実施の形態２７の第１の態様の動作説明用のグラフである。
【図９１】 実施の形態２７の第２の態様である出力電位供給回路の構成を示す回路図である。
【図９２】 実施の形態２７の第２の態様の動作説明用のグラフである。
【図９３】 実施の形態２７の第３の態様である出力電位供給回路の構成を示す回路図である。
【図９４】 実施の形態２７の第３の態様である出力電位供給回路の他の構成を示す回路図である。
【図９５】 実施の形態２８であるセンスアンプの構成を示す回路図である。
【図９６】 実施の形態２９であるＶＢＢ発生回路の構成を示すブロック図である。
【図９７】 図９６のＶＢＢレベルディテクタ８１の内部構成を示す回路図である。
【図９８】 従来の内部電源電位供給回路の構成を示す回路図である。
【図９９】 従来の内部電源電位供給回路の構成を示す回路図である。
【図１００】 従来の内部電源電位供給回路の動作を示すグラフである。
【符号の説明】
１ コンパレータ、２ 電流源、１１ 負荷、Ｒ１ 抵抗、Ｑ１ ＰＭＯＳトランジスタ。
Claims (10)
- 所定の負荷に内部電源電位を供給する内部電源電位供給回路であって、
一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、
一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、
前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、
前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備え、
前記電流供給手段は、
前記抵抗成分の他端と固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、
活性状態時に、前記抵抗成分の他端と前記固定電位との間に第２の部分電流を供給する第２の部分電流供給手段とを備え、前記第２の部分電流供給手段は電流制御信号を受け、前記電流制御信号に基づき活性／非活性が制御される、
内部電源電位供給回路。 - 所定の負荷に内部電源電位を供給する内部電源電位供給回路であって、
一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、
一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、
前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、
前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備え、
前記電流供給手段は、
前記抵抗成分の他端と前記固定電位との間に第１の部分電流を供給する第１の部分電流供給手段と、
活性状態時に、前記外部電源電位と抵抗成分の他端との間に第２の部分電流を供給する第２の部分電流供給手段とを備え、前記第２の部分電流供給手段は電流制御信号を受け、該電流制御信号に基づき活性／非活性が制御される、
内部電源電位供給回路。 - 所定の負荷に内部電源電位を供給する内部電源電位供給回路であって、
一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、
一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、
前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、
前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備え、
前記比較回路は、少なくとも１つのトランジスタより構成され、
前記少なくとも１つのトランジスタの平面構造は、
活性領域と、
前記活性領域上に少なくとも一部が設けられ、所定の方向に所定距離を隔てて形成される第１及び第２の部分制御電極領域とを有する制御電極領域とを備え、前記第１及び第２の部分制御電極領域間に位置する前記活性領域が一方電極領域として規定され、前記第１及び第２の部分制御電極領域それぞれに隣接し、前記一方電極領域と反対方向に位置する前記活性領域が第１及び第２の他方電極領域として規定され、
前記制御電極領域、一方電極領域並びに第１及び第２の他方電極領域とにより、前記少なくとも１つのトランジスタを構成する、
内部電源電位供給回路。 - 接地レベルと異なる外部電源電圧を受けるリードフレームと、
第１のワイヤを介して接続される第１のパッドと、
前記第１のパッドと分離して形成され、前記第１のワイヤとは異なる第２のワイヤを介して前記リードフレームに接続される第２のパットと、
所定の負荷に内部電源電位を供給する内部電源電位供給回路とを備え、
前記内部電源電位供給回路は、
前記第１のパッドを介して第１の外部電源を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、
前記内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備え、前記比較回路は前記第２のパッドを介して第２の外部電源をさらに受け、前記第２の外部電源を駆動電源とする、
半導体装置。 - 所定の負荷に内部電源電位を供給する内部電源電位供給回路であって、
一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、
一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、
前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、
前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路と、
一端に外部電源電位を受け、他端から所定の電流を供給する基準電位設定用電流供給手段と、
一端が前記基準電位設定用電流供給手段の他端に接続され、他端が前記固定電位に接続される基準電位設定用抵抗成分とを備え、前記基準電位設定用抵抗成分は、各々が一端から他端にかけて並列に接続された複数の基準電位設定用部分抵抗性素子からなり、
前記複数の基準電位設定用部分抵抗性素子のうち少なくとも１つの基準電位設定用部分抵抗性素子に対応して設けられ、前記少なくとも１つの基準電位設定用部分抵抗性素子の有効／無効を選択する基準電位設定用抵抗選択手段をさらに備え、
前記基準電位設定用抵抗成分の一端より得られる電位を前記基準電位として前記比較回路に与える、
内部電源電位供給回路。 - 少なくとも１つの負荷に内部電源電位を供給する内部電源電位供給回路であって、
一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記少なくとも１つの負荷に付与する内部電源電位付与手段と、
前記内部電源電位付与手段が供給する内部電源電位に関連した関連内部電源電位と、前記少なくとも１つの負荷に関連した関連負荷電位とを受け、両者のうち、固定電位との電位差が小さい方を比較電位として出力する比較電位選択手段と
前記比較電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路と、
を備える内部電源電位供給回路。 - 前記少なくとも１つのの負荷は、第１の負荷及び第２の負荷を含み、
前記第１の負荷に対応して設けられ、一端が前記内部電源電位付与手段の他端に接続される第１の抵抗成分と、
前記第１の負荷に対応して設けられ、前記第１の抵抗成分の他端と前記固定電位との間に所定の電流を供給する第１の電流供給手段と、
前記第２の負荷に対応して設けられ、一端が前記内部電源電位付与手段の他端に接続され、前記第１の抵抗成分と同一の抵抗値を有する第２の抵抗成分と、
前記第２の負荷に対応して設けられ、前記第２の抵抗成分の他端と前記固定電位との間に前記所定の電流を供給する第２の電流供給手段とをさらに備え、
前記関連内部電源電位は第１の抵抗成分の他端より得られる第１の分圧内部電源電位を含み、前記関連負荷電位は前記第２の抵抗成分の他端より得られる第２の分圧内部電源電位を含む、
請求項６記載の内部電源電位供給回路。 - 前記関連内部電源電位は前記内部電源電位供給手段の他端の電位に関連した出力時関連内部電源電位を含み、前記関連負荷電位は前記少なくとも１つの負荷が実際に受ける電位に関連した実関連負荷電位を含む、
請求項６記載の内部電源電位供給回路。 - 所定の負荷に内部電源電位を供給する内部電源電位供給回路であって、
一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、
一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、
前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、
前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路とを備え、
前記抵抗成分は抵抗制御信号を受け、前記抵抗制御信号に基づきその抵抗値が変化し、
前記所定の負荷が実際に受ける電位である実負荷電位に基づき、前記抵抗制御信号を出力する抵抗制御信号出力手段をさらに備える、
内部電源電位供給回路。 - 所定の負荷に内部電源電位を供給する内部電源電位供給回路であって、
一端に外部電源電位を受け、制御信号に基づき、他端から内部電源電位を前記所定の負荷に付与する内部電源電位付与手段と、
一端が前記内部電源電位付与手段の他端に接続される抵抗成分と、
前記抵抗成分の他端と固定電位との間に所定の電流を供給する電流供給手段と、
前記抵抗成分の他端より得られる分圧内部電源電位と基準電位とを受け、両者の比較結果に基づき、前記制御信号を出力する比較回路と、
前記所定の負荷が実際に受ける電位である実負荷電位に基づき、前記所定の電流の電流量を制御する電流制御手段とを備える、
内部電源電位供給回路。
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| JP2000228084A (ja) * | 1999-02-05 | 2000-08-15 | Mitsubishi Electric Corp | 電圧発生回路 |
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| JP4537964B2 (ja) * | 1999-12-10 | 2010-09-08 | 株式会社東芝 | 半導体集積回路 |
| JP3943790B2 (ja) * | 2000-02-24 | 2007-07-11 | 株式会社東芝 | 負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置 |
| US6897713B1 (en) * | 2002-02-14 | 2005-05-24 | Rambus Inc. | Method and apparatus for distributed voltage compensation with a voltage driver that is responsive to feedback |
| US6876248B2 (en) | 2002-02-14 | 2005-04-05 | Rambus Inc. | Signaling accommodation |
| DE50305682D1 (de) * | 2002-04-03 | 2006-12-28 | Infineon Technologies Ag | Spannungsregleranordnung |
| JP2004028885A (ja) | 2002-06-27 | 2004-01-29 | Fujitsu Ltd | 半導体装置、半導体パッケージ及び半導体装置の試験方法 |
| ITMI20030075A1 (it) * | 2003-01-20 | 2004-07-21 | Simicroelectronics S R L | Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento. |
| US7236049B2 (en) * | 2003-03-20 | 2007-06-26 | Nxp B.V. | Circuit arrangement and transistor control method |
| US8315588B2 (en) * | 2004-04-30 | 2012-11-20 | Lsi Corporation | Resistive voltage-down regulator for integrated circuit receivers |
| US7236894B2 (en) * | 2004-12-23 | 2007-06-26 | Rambus Inc. | Circuits, systems and methods for dynamic reference voltage calibration |
| JP4770281B2 (ja) * | 2005-06-17 | 2011-09-14 | ソニー株式会社 | 基準電圧供給回路および電子機器 |
| JP4108695B2 (ja) * | 2005-07-15 | 2008-06-25 | 三菱電機株式会社 | 車載電子制御装置 |
| JP2007028830A (ja) * | 2005-07-19 | 2007-02-01 | Mitsumi Electric Co Ltd | スイッチング電源およびその制御方法 |
| JP4636249B2 (ja) * | 2005-07-19 | 2011-02-23 | ミツミ電機株式会社 | 電流共振型ｄｃ／ｄｃコンバータおよびそのゼロ電流スイッチング実現方法 |
| KR100715147B1 (ko) * | 2005-10-06 | 2007-05-10 | 삼성전자주식회사 | 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치 |
| CN100392549C (zh) * | 2006-01-05 | 2008-06-04 | 大连大学 | 可外接负载电源的电流源控制器 |
| JP4804975B2 (ja) | 2006-03-22 | 2011-11-02 | エルピーダメモリ株式会社 | 基準電位発生回路及びそれを備えた半導体記憶装置 |
| US7768757B2 (en) * | 2006-04-12 | 2010-08-03 | Gm Global Technology Operations, Inc. | Circuit diagnostics switch system |
| JP4717692B2 (ja) * | 2006-04-14 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | リミッタ回路 |
| JP2008052546A (ja) * | 2006-08-25 | 2008-03-06 | Seiko Instruments Inc | 定電圧回路及びそれを用いた水晶発振回路 |
| US7760003B2 (en) * | 2006-10-17 | 2010-07-20 | Mediatek Inc. | Controllable resistive circuit for providing a continuous variable resistance |
| TWI323564B (en) * | 2006-11-22 | 2010-04-11 | Realtek Semiconductor Corp | Initial configuration device of an integrated circuit and initializing method thereof |
| US7701259B2 (en) * | 2006-12-06 | 2010-04-20 | Broadcom Corporation | Method and system for wide range amplitude detection |
| JP4858140B2 (ja) * | 2006-12-12 | 2012-01-18 | ソニー株式会社 | バス用出力回路 |
| JP2009070239A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 電圧供給回路 |
| US8289674B2 (en) * | 2009-03-17 | 2012-10-16 | Cavendish Kinetics, Ltd. | Moving a free-standing structure between high and low adhesion states |
| JP4791560B2 (ja) * | 2009-04-13 | 2011-10-12 | 力晶科技股▲ふん▼有限公司 | 昇圧回路の制御回路 |
| US8259427B2 (en) * | 2009-09-04 | 2012-09-04 | Freescale Semiconductor, Inc. | Power transistor circuit |
| JP5649857B2 (ja) | 2010-06-21 | 2015-01-07 | ルネサスエレクトロニクス株式会社 | レギュレータ回路 |
| US8982527B2 (en) | 2010-09-28 | 2015-03-17 | Nxp B.V. | System and method for driving a relay circuit |
| EP2437134B1 (en) * | 2010-10-01 | 2013-07-31 | STMicroelectronics (Rousset) SAS | Low electromagnetic emission driver |
| JP2012243022A (ja) | 2011-05-18 | 2012-12-10 | Toshiba Corp | 半導体装置及びこれを備えたメモリシステム |
| US9183873B2 (en) | 2011-09-26 | 2015-11-10 | Texas Instruments Incorporated | Laser diode driver damping circuit |
| JP5518134B2 (ja) * | 2012-07-02 | 2014-06-11 | 力晶科技股▲ふん▼有限公司 | 内部電圧トリミング回路及び方法、並びに半導体回路装置 |
| US9411349B2 (en) * | 2013-11-14 | 2016-08-09 | Litelfuse, Inc. | Overcurrent detection of load circuits with temperature compensation |
| US9715245B2 (en) * | 2015-01-20 | 2017-07-25 | Taiwan Semiconductor Manufacturing Company Limited | Circuit for generating an output voltage and method for setting an output voltage of a low dropout regulator |
| KR101643522B1 (ko) * | 2016-02-15 | 2016-07-27 | 김기주 | 두 개의 전위감지핀의 전위차를 이용한 양돈용 자동 물공급장치 |
| KR102398570B1 (ko) * | 2017-12-14 | 2022-05-17 | 에스케이하이닉스 주식회사 | 레귤레이터, 이를 포함하는 메모리 시스템 및 이의 동작 방법 |
| KR102152634B1 (ko) * | 2018-10-22 | 2020-09-07 | 현대모비스 주식회사 | 이온마이그레이션 검출 장치 및 방법 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038568A (en) * | 1976-02-23 | 1977-07-26 | The United States Of America As Represented By The Secretary Of The Air Force | Pulse peak sample and hold circuit |
| US4313067A (en) * | 1979-07-16 | 1982-01-26 | Miles Laboratories, Inc. | Sensor-integrator system |
| DE3071642D1 (en) * | 1979-12-19 | 1986-07-24 | Seiko Epson Corp | A voltage regulator for a liquid crystal display |
| US4451703A (en) * | 1981-12-30 | 1984-05-29 | Stromberg-Carlson Corporation | All electronic interface for telephony system |
| JPH0789433B2 (ja) * | 1985-11-22 | 1995-09-27 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| JP2883625B2 (ja) * | 1989-03-30 | 1999-04-19 | 株式会社東芝 | Ｍｏｓ型充電回路 |
| JPH03164814A (ja) * | 1989-11-22 | 1991-07-16 | Hitachi Ltd | 半導体装置 |
| GB9007793D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dram cell plate and precharge voltage generator |
| KR100209449B1 (ko) * | 1990-05-21 | 1999-07-15 | 가나이 쓰토무 | 반도체 집적회로 장치 |
| US5107199A (en) * | 1990-12-24 | 1992-04-21 | Xerox Corporation | Temperature compensated resistive circuit |
| JPH04291608A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 電源回路 |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| US5253205A (en) * | 1991-09-05 | 1993-10-12 | Nippon Steel Semiconductor Corporation | Bit line and cell plate clamp circuit for a DRAM |
| JPH05224621A (ja) * | 1992-02-14 | 1993-09-03 | Toshiba Corp | 液晶パネル駆動電源用半導体装置 |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| JP2925422B2 (ja) * | 1993-03-12 | 1999-07-28 | 株式会社東芝 | 半導体集積回路 |
| JP2531104B2 (ja) * | 1993-08-02 | 1996-09-04 | 日本電気株式会社 | 基準電位発生回路 |
| KR0131746B1 (ko) * | 1993-12-01 | 1998-04-14 | 김주용 | 내부 강압전원 회로 |
| US5534818A (en) * | 1993-12-30 | 1996-07-09 | Vtc Inc. | Preamplifier noise filtering circuit |
| DE69325714T2 (de) * | 1993-12-31 | 2000-03-02 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungsregler für nichtflüchtige Halbleiterspeicheranordnungen |
| US5917705A (en) * | 1994-04-27 | 1999-06-29 | Siemens Aktiengesellschaft | Chip card |
| US5508962A (en) * | 1994-06-29 | 1996-04-16 | Texas Instruments Incorporated | Apparatus and method for an active field plate bias generator |
| JP2679644B2 (ja) * | 1994-10-03 | 1997-11-19 | 日本電気株式会社 | Ｎｔｌ論理回路用電源回路 |
| US5495184A (en) * | 1995-01-12 | 1996-02-27 | Vlsi Technology, Inc. | High-speed low-power CMOS PECL I/O transmitter |
| US5500824A (en) * | 1995-01-18 | 1996-03-19 | Micron Technology, Inc. | Adjustable cell plate generator |
| ES2194091T3 (es) * | 1996-12-05 | 2003-11-16 | St Microelectronics Srl | Circuito de control de un transistor de potencia para un regulador de voltaje. |
| US6025277A (en) * | 1997-05-07 | 2000-02-15 | United Microelectronics Corp. | Method and structure for preventing bonding pad peel back |
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