JP3708467B2

JP3708467B2 - 表示装置

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Publication number: JP3708467B2
Application number: JP2001293896A
Authority: JP
Inventors: 克彦鎗田; 洋之高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-09-26
Filing date: 2001-09-26
Publication date: 2005-10-19
Anticipated expiration: 2021-09-26
Also published as: CN1700295A; CN1410965A; CN100417994C; KR20030026846A; US6956548B2; US20090251387A1; US20050285833A1; TWI275061B; JP2003098973A; KR100497046B1; US7561132B2; US20030058205A1; CN1215362C

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置に係り、特に基板上にマトリクス配置された複数の画素とこの画素を駆動する駆動回路チップを有するパネル型の表示装置に関する。
【０００２】
【従来の技術】
パソコンや携帯電話機、あるいはＰＤＡと称する携帯情報端末などの表示装置や各種の情報機器のモニターとして薄型軽量のパネル型表示装置が用いられている。このパネル型表示デバイスには、液晶パネル、エレクトロルミネッセンス（ＥＬ）パネル、プラズマパネル、あるいはカーボンナノチューブ（ＣＮＴ）等を電子源とした電界放出型表示装置（ＦＥＤ）などが知られている。
【０００３】
この種のパネル型表示装置は、通常、二枚の基板の貼り合わせ間隙にマトリクス状に複数の画素を配置して表示領域とし、表示領域の外側に画素を駆動する駆動回路を実装するのが一般的である。マトリクス状に配置した画素は、基板面の一方向とこの方向に交差する他方向とにそれぞれ駆動線を設け、両駆動線の交差部に構成される。画素の構成方法には様々なものがあるが、上記の両駆動線の交点における電圧の重畳を利用する単純マトリクス方式と単位画素毎に選択して点灯するアクティブマトリクス方式とがある。
【０００４】
しかし、近年の解像度、コントラスト、動作速度の観点から単位画素毎に選択して点灯するアクティブマトリクス方式が主流となっている。いずれの方式の表示装置にも、それぞれの駆動線に駆動電圧あるいは表示信号を供給するために、表示領域の外側に駆動回路が設けられる。通常、この種の駆動回路は半導体チップ（以下、駆動回路チップと称する）として基板の上あるいは基板の周辺に設けられる。
【０００５】
典型的なアクティブマトリクス方式の液晶表示装置は、二枚の基板の貼り合わせ間隙に液晶を挟持し、一方の基板の内面に画素選択用のスイッチング素子、このスイッチング素子の走査電圧を印加する走査線、表示データを印加するデータ線、画素電極等を形成し、他方の基板には画素電極と対向する対向電極、あるいはカラーフィルタ等が形成されている。ここでは広く採用されている薄膜トランジスタＴＦＴをスイッチング素子とした液晶表示装置を例として、その駆動回路チップの構成を説明する。そのため、上記走査電圧を印加する走査線をゲート線、表示データを印加するデータ線をドレイン線として説明する。
【０００６】
図７は液晶表示装置の駆動線に駆動電圧を印加するための駆動回路の一方であるゲート線に駆動電圧を印加するゲート駆動回路チップの腹面（実装面）の構成と基板上に形成した配線配置の一例を説明する模式図である。外形線で示したゲート駆動回路チップ（以下、単に駆動回路チップとも言う）ＧＤＲの腹面には多数の入力端子ＩＴ、多数の出力端子ＯＴおよびダミー端子ＤＴを有し、この腹面を入力配線ＩＴＬやゲート配線ＧＬが形成された基板上に実装する。この形式の端子はバンプとも称する。
【０００７】
この例では、図７に向かって駆動回路チップＧＤＲの左右辺に入力端子ＩＴを有し、この入力端子ＩＴに対応して基板側に入力配線ＩＴＬが形成されている。なお、駆動回路チップＧＤＲの下辺の左右端まで入力端子ＩＴを設けたものもある。図７の上方に位置する表示領域に形成されたゲート線ＧＬに接続する出力端子ＯＴは駆動回路チップＧＤＲの上辺に有し、下辺にはダミー端子ＤＴが形成されている。
【０００８】
表示領域から延びるゲート線ＧＬは、図１０に示したように、駆動回路チップＧＤＲに形成された出力端子ＯＴに接続すると共に、駆動回路チップＧＤＲの腹面を潜って下辺に有するダミー端子ＤＴを経由して基板の端面に延びている。なお、この表示装置の中間製造段階では、当該下辺のさらに下方に短絡線を有し、この短絡線に上記ゲート線ＧＬが接続されている。短絡線は最終製品となる前段階で基板と共に切断されて除去される。この構成を図９に示した。
【０００９】
【発明が解決しようとする課題】
図８は図７の矢印Ａで示した部分の構成を説明する部分図である。また、図９は駆動回路チップを実装する基板の中間製造段階での構成例を説明する要部平面図、図１０は基板に実装した駆動回路チップの出力端子あるいはダミー端子とゲート線の接続状態の説明図である。参照符号ＳＵＢ１は駆動回路チップを実装する基板（第１の基板）、ＳＵＢ２は対向基板（第２の基板）、ＰＡＤは給電パッド、ＣＬは第１の基板の切断線、ＳＨＴは短絡線を示す。入力配線ＩＴＬは、基板端部に形成した給電パッドＰＡＤに引き出されている。
【００１０】
図７乃至図１０に示したように、駆動回路チップＧＤＲの下辺側のダミー端子ＤＴは上辺側にある出力端子ＯＴと共に基板上に実装する際のバランスを取る機能を有する。ダミー端子ＤＴは出力端子ＯＴと同数に形成され、上記した実装時のバランス、すなわち、駆動回路チップＧＤＲが傾いて搭載されるのを防止している。ゲート線ＧＬのそれぞれは図８に示したように、駆動回路チップＧＤＲの下辺において、ダミー端子ＤＴの上を通って短絡線ＳＨＴに接続されている。
【００１１】
しかし、駆動回路チップＧＤＲの下辺にダミー端子ＤＴを各ゲート線ＧＬ毎に設けるとき、図８の（ａ）のように当該下辺と平行に一列で形成すると、隣接するゲート線ＧＬ同士の接触を防止するために各ゲート線ＧＬの間隔を広げる必要がある。その結果、一定の範囲Ｄに形成するゲート線ＧＬの本数が少なくなり、駆動回路チップＧＤＲの上記下辺に沿う左右方向のサイズを拡大する必要がある。
【００１２】
また、図８の（ｂ）に示したように、一定の範囲Ｄに形成するゲート線ＧＬの本数を出力端子ＯＴ側と同様として、ダミー端子を駆動回路チップＧＤＲの下辺に千鳥形状に形成すると、当該駆動回路チップＧＤＲの上下方向のサイズを矢印で示したように拡大する必要がある。
【００１３】
このように、従来のダミー端子ＤＴの配置では、駆動回路チップＧＤＲの外形の縮小には限度があった。このことは駆動回路チップＧＤＲを実装する第１の基板ＳＵＢ１の面積低減が困難となることを意味し、表示装置全体の小型化を阻害する一つの要因となっている。
【００１４】
本発明の目的は、表示装置の基板に実装する駆動回路チップの外形サイズを縮小し、全体としての小型化を可能とした表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、駆動回路チップに設けるダミー端子の配列ピッチを駆動線の配列ピッチより大きくし、基板の端縁に延びるゲート線の一部をダミー端子の間に通過させる構成とした点に特徴を有する。本発明の代表的な構成を記述すれば次のとおりである。
【００１６】
（１）、基板上にマトリクス状に配置された複数の画素と、前記画素に表示を行わせるための前記基板上に実装された駆動回路チップとを備えた表示装置であって、
前記駆動回路チップは、前記基板上に形成された出力配線に接続する複数の出力端子と、互いに隣接して配置された複数のダミー端子を有し、
前記出力端子に接続された前記配線のうちの少なくとも一部の配線を、前記ダミー端子に接続せず、互いに隣接する前記ダミー端子の間を通って配線した。
【００１７】
（２）、（１）において、前記複数のダミー端子の配列ピッチを、前記出力端子の配列ピッチと同等またはそれ以上とした。
【００１８】
（３）、（１）または（２）において、前記駆動回路チップの前記ダミー端子を設けた辺における全ての端子の総面積を、前記辺に対向する辺における全ての端子の総面積の２０％以上とした。
【００１９】
（４）、（１）乃至（３）の何れかにおいて、前記駆動回路チップを、前記ダミー端子の数が前記出力端子の数の１／１０倍以上とした。
【００２０】
（５）、（１）乃至（４）の何れかにおいて、前記ダミー端子の１つあたりの面積を、前記出力端子の１つあたりの面積より大きくした。
【００２１】
（６）、（１）乃至（５）の何れかにおいて、前記出力端子に接続された配線のうちの少なくとも一部の配線を、前記ダミー端子に接続せずに前記出力端子と接続された前記辺とは異なる辺に配置されている互いに隣接する前記ダミー端子の間を通って配線した。
【００２２】
（７）、（１）乃至（６）の何れかにおいて、前記出力端子に接続された配線のうちの少なくとも一部の配線を、前記ダミー端子に接続して配線した。
【００２３】
（８）、（１）乃至（７）の何れかにおいて、前記駆動回路チップを走査駆動回路チップとし、互いに隣接する前記ダミー端子の間を通っている配線を走査信号線とした。
【００２４】
（９）、（１）乃至（７）の何れかにおいて、前記駆動回路チップを映像信号駆動回路チップとし、互いに隣接する前記ダミー端子の間を通っている配線を映像信号線とした。
【００２５】
（１０）、（１）乃至（９）の何れかにおいて、互いに隣接する前記ダミー端子を、前記駆動回路チップにおいて前記画素から遠い方の辺に配置した。
【００２６】
（１１）、（１）乃至（１０）の何れかにおいて、前記画素を液晶セルとした。
【００２７】
上記の各構成としたことにより、駆動回路チップの外形を縮小することが可能となり、全体としての小型化を可能とした表示装置を提供することができる。
【００２８】
なお、本発明は、上記の構成に限定されるものではなく、駆動回路チップがデータ駆動回路（ドレイン駆動回路）である場合にも同様に適用でき、且つ大型、小型の各種表示装置に適用することができる。そして、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、本発明を液晶表示装置に適用した実施例の図面を参照して詳細に説明する。図１は本発明の表示装置の第１実施例を説明する液晶表示装置の駆動線に駆動電圧を印加するための駆動回路の一方であるゲート線に駆動電圧を印加する駆動回路チップの腹面の構成と基板上に形成した配線配置の一例を説明する模式図である。
【００３０】
外形線で示した駆動回路チップＧＤＲの腹面には通常はバンプと称する多数の入力端子ＩＴ、多数の出力端子ＯＴおよびダミー端子ＤＴを有し、この腹面を入力配線ＩＴＬやゲート配線ＧＬが形成された第１の基板上に実装する。
【００３１】
この実施例では、図１に向かって駆動回路チップＧＤＲの左右辺に入力端子ＩＴを有する。なお、図１では右辺の入力端子は図示を省略してある。この入力端子ＩＴに対応して基板側に入力配線ＩＴＬが形成されている。なお、駆動回路チップＧＤＲの下辺の左右端まで入力端子ＩＴを設けた場合も同様である。
【００３２】
図１の上方に位置する図示しない表示領域に形成されたゲート線ＧＬに接続する出力端子ＯＴは駆動回路チップＧＤＲの上辺及び左右辺の一部に有し、下辺にはダミー端子ＤＴが形成されている。尚、出力端子ＯＴは図１のような３辺のものに限定されず、２辺あるいは１辺のみに設けるものであっても良い。
【００３３】
図２および図３は図１の矢印Ａで示した部分の構成を説明する部分図である。また、図４は駆動回路チップの出力端子部分の構成を説明する部分図である。駆動回路チップＧＤＲの上辺に形成された出力端子ＯＴは当該上辺に沿って千鳥状に形成され、隣接する出力端子ＯＴ間のクリアランスを確保し、出力端子ＯＴ同士の接触を防止している。
【００３４】
表示領域から延びるゲート線ＧＬの一部は、図１に示したように、駆動回路チップＧＤＲに形成された出力端子ＯＴに接続すると共に、駆動回路チップＧＤＲの腹面を潜って下辺に有するダミー端子ＤＴを経由して基板の端面に延びている。また、表示領域から延びるゲート線ＧＬの他の一部は、駆動回路チップＧＤＲに形成された出力端子ＯＴに接続すると共に、駆動回路チップＧＤＲの腹面を潜って下辺に有するダミー端子ＤＴの間を通って基板の端面に延びている。
【００３５】
図２では、ダミー端子ＤＴの間を通って基板の端面に延びるゲート線は３本、図３では２本としてある。なお、所定のピッチＤとしたダミー端子ＤＴの間に通すゲート線ＧＬはゲート線ＧＬの線幅に応じて１本、あるいは４本以上とすることができる。ダミー端子ＤＴのピッチＤは、出力端子ＯＴのピッチ以上に大きくしてある。出力端子ＯＴのピッチは、この出力端子ＯＴが千鳥配置の場合は内側と外側で測った小さい方のピッチｐ１である（図４参照）。さらに、Ｄは外側同士で測ったピッチｐ２以上に大きくした方が好ましい。
【００３６】
図９で説明したように、この液晶表示装置の中間製造段階では、駆動回路チップＧＤＲを実装する基板の下辺のさらに下方に短絡線を有し、この短絡線に上記ゲート線ＧＬが接続されている。短絡線は最終製品となる前段階で基板と共に切断されて除去される。このような構成により、静電気対策、断線検査、陽極酸化のうちの少なくとも１つが可能となる。
【００３７】
このように、駆動回路チップＧＤＲの腹面を通ってゲート線ＧＬを配線する場合に、その一部をダミー端子の間に通すことでダミー端子ＤＴとゲート線ＧＬとの配線間クリアランスを確保することができる。
【００３８】
本実施例に構成により、ダミー端子は隣接するゲート線の上に存在しないため、ゲート線同士が接触することがなく、またダミー端子を増加させることなく、駆動回路チップＧＤＲの実装時のバランスを確保できる。その結果、駆動回路チップの外形を大きくする必要がなくなり、ゲート線の線幅の細線化に応じて駆動回路チップの外形を縮小でき、液晶表示装置全体を小型化することができる。
【００３９】
このように、本実施例によれば、駆動回路チップＧＤＲの腹面を通ってゲート線ＧＬを配線する場合、必ずダミー端子ＤＴを経由するのではなく、ダミー端子ＤＴを間引くことでダミー端子ＤＴと配線ＧＬの間のクリアランスを確保できるため、ゲート線ＧＬを高密度で配線することがきる。その結果、駆動回路チップＧＤＲの外形を縮小することが可能となる。
【００４０】
駆動回路チップＧＤＲのダミー端子ＤＴを間引いたことによる出力端子ＯＴ側の辺との実装時バランス（基板面との平行性）を確保するため、すなわち駆動回路チップＧＤＲを基板に実装する際の熱圧着ツールの押圧力で当該駆動回路チップＧＤＲが基板に対して傾くのを回避するため当該ダミー端子ＤＴを設けた辺にある端子（ダミー端子ＤＴ以外に、例えば入力端子ＩＴがあるものでは、この入力端子ＩＴとダミー端子ＤＴの合計）の総面積をある程度の大きさにしておく必要がある。
【００４１】
現実の製造工程における実装経験から、上記熱圧着ツールの押圧力に耐えて基板面との平行性を保持できるダミー端子ＤＴ側の辺に有する端子の総面積は、ダミー端子ＤＴ側の辺と対向する辺（ここでは、出力端子ＯＴの設置辺）に有する端子すなわち出力端子ＯＴの全端子面積に対して２０％以上とするのが好ましく、３５％とするのがより好ましい。また、このダミー端子側の辺に有する端子の総面積の上限は１００％より小さく、ゲート線ＧＬの配線スペースを確保する意味では最大でも５０％以下が好ましい。尚、押圧力に耐えられるのであれば、これらの数値範囲外であっても構わない。
【００４２】
なお、上記の実装時バランスを確保するため、ダミー端子の設置側辺の端子数を考慮した対策もある。ダミー端子の設置側辺の端子数は、出力端子ＯＴの全端子数の好ましくは１／１０倍以上、より好ましくは１／５倍以上である。前記した端子面積の規定と同様に、ダミー端子の設置側辺の端子数の上限は、出力端子ＯＴの全端子数の１倍より少ないことが好ましく、より好ましくは１／２倍以下である。尚、押圧力に耐えられるのであれば、これらの数値範囲外であっても構わない。
【００４３】
図５は本発明の駆動回路チップのダミー端子付近のゲート線とダミー端子の具体的な寸法例の説明図である。ここでは、ダミー端子ＤＴの間に３本のゲート線ＧＬを通した場合である。ダミー端子ＤＴの間を通るゲート線ＧＬの線幅は１０μｍ、ゲート線ＧＬのギャップｇは１０μｍ、ダミー端子ＤＴとダミー端子ＤＴの間を通るゲート線ＧＬとのギャップは２０μｍ、ダミー端子ＤＴ間のピッチＤは１２０μｍ、ダミー端子ＤＴの幅は３０μｍ、ダミー端子ＤＴのゲート線ＧＬに沿った長さは１００μｍとしている。
【００４４】
ダミー端子ＤＴのゲート線ＧＬに沿った長さは出力端子ＯＴの設置辺に有する端子すなわち出力端子ＯＴの長さより長くしてある。尚、出力端子ＯＴの長さは９５μｍであり、幅は３０μｍ、図４のピッチｐ１＝４０μｍ、ピッチｐ２＝８０μｍである。このダミー端子ＤＴの長さはダミー端子を設置した辺に有する端子の数に応じて設定し、ダミー端子ＤＴの面積は出力端子ＯＴの設置辺と実装時バランスが均衡するように設定する。このように、ダミー端子１つあたりの面積を出力端子ＯＴ１つあたりの面積より大きくすることで、少ないダミー端子数で実装時バランスを均衡させることができる。以上の説明に限らず、長さを同じにし、１つあたりの面積を等しくしても良い。
【００４５】
上記した実施例は、ゲート駆動用の駆動回路チップについて説明したが、ドレイン駆動用の駆動回路チップについても同様である。
【００４６】
図６は本発明の表示装置の典型例としての携帯電話機に使用される液晶表示装置の構成例を説明する平面図である。この液晶表示装置は第１の基板ＳＵＢ１と第２の基板ＳＵＢ２の貼り合わせ間隙に液晶を封入し、第１の基板ＳＵＢ１の内面にマトリクス状にゲート線ＧＬとドレイン線ＤＬを各複数本敷設し、それらの交差点の近傍にそれぞれスイッチング素子及び画素電極を有する複数の画素をマトリクス状に配置して表示領域ＡＲとしている。
【００４７】
第１の基板ＳＵＢ１の一辺側は第２の基板ＳＵＢ２からはみ出した駆動回路実装領域を有し、この駆動回路実装領域にドレイン線駆動用の駆動回路チップＤＤＲとゲート線駆動用の二個の駆動回路チップＧＤＲ１，ＧＤＲ２が実装されている。第１の基板ＳＵＢ１の駆動回路実装領域の下端には、駆動回路チップＤＤＲとゲート線駆動用の駆動回路チップＧＤＲ１，ＧＤＲ２、および第２の基板ＳＵＢ２に設けた対向電極などに信号や電圧を供給するためのパッドＰＡＤ１が形成されている。
【００４８】
このパッドＰＡＤ１は、フレキシブルプリント基板ＦＰＣのパッドＰＡＤ２が接続され、当該フレキシブルプリント基板ＦＰＣを介して外部信号処理回路から上記信号や電圧が供給される。なお、図６では駆動回路実装領域にドレイン線駆動用の駆動回路チップＤＤＲとゲート線駆動用の二個の駆動回路チップＧＤＲ１，ＧＤＲ２を実装しているが、ゲート線駆動用の二個の駆動回路チップＧＤＲ１，ＧＤＲ２を一個の半導体チップ（ＧＤＲ）とすることもできる。あるいは、ゲート線駆動用の駆動回路とドレイン線駆動用の駆動回路を一個の半導体チップにまとめた構成としても良い。
【００４９】
また、駆動回路実装領域にはドレイン線駆動用の駆動回路チップＤＤＲのみを実装し、ゲート線駆動用の駆動回路チップＧＤＲ（または、ＧＤＲ１、ＧＤＲ２）をフレキシブルプリント基板側に搭載することもできる。なお、この種の小型液晶表示装置では、ドレイン線駆動用の駆動回路チップＤＤＲにはタイミングコントローラ（ＴＣＯＮ）等の制御回路を有し、大型の液晶表示装置に通常有するインターフェース回路基板を省略している。
【００５０】
言うまでもなく、本発明は上記の小型液晶表示装置に限るものではなく、ノートパソコンやデスクトップコンピュータ、その他の比較的大サイズの表示装置にも同様に適用できる。また、照明光を要する表示装置では、透過型、反射型、部分透過型、あるいは半透過型等、何れの型の表示装置にも適用できる。
【００５１】
すなわち、表示装置の二辺にドレイン線駆動用の駆動回路チップとゲート線駆動用の駆動回路チップを多数実装する場合にも上記した本発明の実施例は、そのゲート線またはドレイン線を駆動回路チップの腹面を通して基板端部に引き出す場合に同様に適用可能である。
【００５２】
上記の実施例は、アクティブマトリクス方式の表示装置について説明したが、単純マトリクス方式の液晶表示装置、あるいはスイッチング素子として薄膜ダイオードを用いたもの、有機ＥＬ、プラズマ、ＦＥＤ、その他、各種の表示装置における駆動回路チップの実装と配線処理に適用できる。また、これらの基板としては、ガラスやガラス系に限らず、表示装置の種類によっては樹脂板を用いることができる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、基板に実装する各種の駆動回路チップの外形を当該基板面への実装時のバランスを確保しながら縮小することが可能となり、全体としての小型化を可能とした低コストの表示装置を提供することができる。
【００５４】
【図面の簡単な説明】
【図１】本発明の表示装置の第１実施例を説明する液晶表示装置の駆動線に駆動電圧を印加するための駆動回路の一方であるゲート線に駆動電圧を印加する駆動回路チップの腹面の構成と基板上に形成した配線配置の一例を説明する模式図である。
【図２】図１の矢印Ａで示した部分の構成を説明する部分図である。
【図３】図１の矢印Ａで示した部分の他の構成を説明する部分図である。
【図４】図１の駆動回路チップの出力端子部分の構成を説明する部分図である。
【図５】本発明の駆動回路チップのダミー端子付近のゲート線とダミー端子の具体的な寸法例の説明図である。
【図６】本発明の表示装置の典型例としての携帯電話機に使用される液晶表示装置の構成例を説明する平面図である。
【図７】液晶表示装置の駆動線に駆動電圧を印加するための駆動回路の一方であるゲート線に駆動電圧を印加するゲート駆動回路チップの腹面（実装面）の構成と基板上に形成した配線配置の一例を説明する模式図である。
【図８】図７の矢印Ａで示した部分の構成を説明する部分図である。
【図９】また、図９は駆動回路チップを実装する基板の中間製造段階での構成例を説明する要部平面図である。
【図１０】基板に実装した駆動回路チップの出力端子あるいはダミー端子とゲート線の接続状態の説明図である。
【符号の説明】
ＧＤＲ・・・・ゲート線駆動回路チップ、ＤＤＲ・・・・ドレイン線駆動回路チップ、ＩＴ・・・・入力端子、ＯＴ・・・・出力端子、ＤＴ・・・・ダミー端子、ＩＴＬ・・・・入力配線、ＧＬ・・・・ゲート線、ＳＵＢ１・・・・第１の基板、ＳＵＢ２・・・・第２の基板、ＦＰＣ・・・・フレキシブルプリント基板、ＡＲ・・・・表示領域、ＰＡＤ１，ＰＡＤ２・・・・パッド。

Claims

基板上にマトリクス状に配置された複数の画素と、前記画素に表示を行わせるための前記基板上に実装された駆動回路チップとを備えた表示装置であって、
前記駆動回路チップは、前記基板上に形成された出力配線に接続する複数の出力端子と、互いに隣接して配置された複数のダミー端子を有し、
前記出力端子に接続された前記配線のうちの少なくとも一部の配線は前記ダミー端子に接続されず、互いに隣接する前記ダミー端子の間を通って配線されていることを特徴とする表示装置。
前記複数のダミー端子の配列ピッチは、前記出力端子の配列ピッチと同等またはそれ以上であることを特徴とする請求項１に記載の表示装置。
前記駆動回路チップは、前記ダミー端子を設けた辺における全ての端子の総面積が前記辺に対向する辺における全ての端子の総面積の２０％以上であることを特徴とする請求項１または２に記載の表示装置。
前記駆動回路チップは、前記ダミー端子の数が前記出力端子の数の１／１０倍以上であることを特徴とする請求項１乃至３の何れかに記載の表示装置。
前記ダミー端子の１つあたりの面積が、前記出力端子の１つあたりの面積より大きいことを特徴とする請求項１乃至４の何れかに記載の表示装置。
前記出力端子に接続された配線のうちの少なくとも一部の配線は、前記ダミー端子に接続されず、前記出力端子と接続された前記辺とは異なる辺に配置されている互いに隣接する前記ダミー端子の間を通って配線されていることを特徴とする請求項１乃至５の何れかに記載の表示装置。
前記出力端子に接続された配線のうちの少なくとも一部の配線は、前記ダミー端子に接続されて配線されていることを特徴とする請求項１乃至６の何れかに記載の表示装置。
前記駆動回路チップは走査駆動回路チップであり、互いに隣接する前記ダミー端子の間を通っている配線は、走査信号線であることを特徴とする請求項１乃至７の何れかに記載の表示装置。
前記駆動回路チップは映像信号駆動回路チップであり、互いに隣接する前記ダミー端子の間を通っている配線は、映像信号線であることを特徴とする請求項１乃至７の何れかに記載の表示装置。
互いに隣接する前記ダミー端子は、前記駆動回路チップにおいて前記画素から遠い方の辺に配置されていることを特徴とする請求項１乃至９の何れかに記載の表示装置。
前記画素は液晶セルであることを特徴とする請求項１乃至１０の何れかに記載の表示装置。