JP3769120B2 - 半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタ構造を有する半導体素子に係わり、特にゲート電極下に電荷蓄積層を設けた半導体素子に関する。
【０００２】
【従来の技術】
近年、単一電子現象をＭＯＳ型半導体素子に応用した構造として、フローティングゲート型のメモリ素子が提案されている（IBM, S.Tiwari, IEDM95,p521）。この素子においては、ゲート酸化膜内に形成された半導体微粒子に基板のチャネルを流れる電子が蓄えられるか否かでソース・ドレイン間の電流電圧特性に履歴が現れるため、メモリ素子としての応用が期待されている。
【０００３】
図６は、上記文献に提案されている素子構造の断面図であり、１はＳｉ基板、２はトンネル酸化膜、４はＳｉＯ2 膜、５はゲート電極、６はソース領域、７はドレイン領域、８は反転層、２１はＳｉ微粒子を示している。５ｎｍ程度の大きさを持つＳｉ微粒子２１を２ｎｍ以下の厚さを持つトンネル酸化膜２の上に形成し、この構造上にゲート電極５を持つという特徴を持っている。
【０００４】
この素子において、ゲート電圧を印加することにより、トンネル酸化膜２上のＳｉ微粒子２１内に反転層８の電子が直接トンネリングを行う。電子がＳｉ微粒子２１へトンネリングすると、Ｓｉ微粒子２１の下方の反転層内におけるコンダクションバンドの電子分布が変化し、チャネルが通じるゲート電圧のしきい値が変化する。このしきい値の変化は０．３６Ｖ程度となるので、Ｓｉ微粒子２１内の電子の状態を、反転層８を流れる電流のゲート電圧に対する変化として感知することができるのである。
【０００５】
図７（ａ）〜（ｃ）は、上記素子におけるコンダクションバンドの変化を示す図である。図７（ａ）に示すように、基板に対してゲート側に正の電圧を印加すると、反転層からトンネル酸化膜を介してＳｉ微粒子に電荷が注入され蓄積される（書込）。また、図７（ｂ）に示すように、この電荷は、ゲートの電圧印加を止めてもＳｉ微粒子に保持される。（ストア）。そしてこの状態では、トランジスタとしてのしきい値が大きくなる。さらに、図７（ｃ）に示すように、基板に対してゲート側に負の電圧を印加すると、Ｓｉ微粒子に蓄積された電荷はトンネル酸化膜を介して基板側に排出される。そしてこの状態では、しきい値は元に戻る（消去）。
【０００６】
つまり、Ｓｉ微粒子に対して電荷を注入、保持、排出することができ、かつＳｉ微粒子に電荷が蓄積されているか否かによりしきい値が変わることから、これをメモリとして用いることが可能となる。
【０００７】
しかしながら、この種の素子においては次のような問題があった。即ち、従来のフローティングゲート型単一電子素子においては、量子ドットと基板のチャネル層との距離が２ｎｍ程度と近いために、フラッシュメモリで課題となっていた大きなしきい値電圧を抑制することが可能になった反面、電子が基板内に戻る確率も高くなり、リテンション時間、つまり量子ドット内の電荷が基板側に出ていってしまう時間が、数ヶ月と短くなってしまっていた。これは、単一電子効果を用いない通常のフラッシュメモリが数年持つのに比べてかなり短い。
【０００８】
【発明が解決しようとする課題】
このように、Ｓｉ微粒子を電荷蓄積層として用いたフローティングゲート型単一電子素子においては、しきい値電圧を小さくすることはできるが電荷を保持する時間が短くなり、これがメモリ素子としての応用を妨げる要因となっていた。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、フローティングゲート型単一電子素子のようにしきい値電圧を小さくすることができ、且つ電荷を保持する時間を十分に長くすることが可能な半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、フローティングゲート型の半導体素子において、半導体基板上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する電荷蓄積層と、この電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１１】
また本発明は、ショットキーゲート型の半導体素子において、半導体基板上に該基板と接して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する電荷蓄積層と、この電荷蓄積層上に絶縁体若しくは高抵抗体からなるゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１２】
また本発明は、フローティングゲート型の半導体素子において、半導体基板上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する第１の電荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成された少なくとも１層の磁性体微粒子若しくは磁性体層からなる第２の電荷蓄積層と、第２の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第３のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１３】
また本発明は、ショットキーゲート型の半導体素子において、半導体基板上に該基板と接して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する第１の電荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された少なくとも１層の磁性体微粒子若しくは磁性体層からなる第２の電荷蓄積層と、第２の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
(1) 第２の電荷蓄積層は、磁性体微粒子若しくは磁性体層からなること。
(2) 半導体基板は、Ｓｉ基板又はＳＯＩ基板であること。
(3) 電荷蓄積層として、Ｃｏ，Ｆｅ，Ｎｉ，又はＰｔＣｏを用いたこと。
(4) 磁性体微粒子の大きさは、１〜５０ｎｍであること。
(5) ２層目以上の電荷蓄積層として、ポリＳｉ等の低抵抗半導体を用いたこと。
【００１５】
（作用）
本発明は、電荷蓄積層に磁性体を用いることを特徴としており、特にゲート絶縁膜内に形成される量子ドットに磁性体を用いることを特徴としている。
磁性体微粒子の中での電子のハミルトンニアンは、以下のように表される。
【００１６】
【数１】
【００１７】
図８は電子の状態密度を説明するための図であり、（ａ）は非磁性体微粒子の場合、（ｂ）は磁性体微粒子の場合を示している。保持時間は、フェルミ面における電子の透過確率で表される。透過確率が電子の状態密度に比例するので、微粒子が磁性体である場合と非磁性体である場合における電子の透過確率の差ΔＴは、
【００１８】
【数２】
従って、微粒子が磁性体であることによって電子が量子ドットに余計に保持されるエネルギーΔＥｍは、
【００１９】
【数３】
と書くことができる。例えば、ＥF ＝５ｅＶ，ｈ＝１ｅＶの時、ΔＥｍ＝０．０５ｅＶである。このエネルギー障壁に逆らって、電子が量子ドットの外に出ていく時間は熱的な揺らぎとして考えると、ｔ〜ｔ0 exp （ΔＥｍ／ｋB Ｔ）と評価できる（ここで、ｔ0 は従来のTiwari型素子の保持時間）。従って室温の場合、ｋB Ｔ＝２．３５×１０-2ｅＶであるから、exp(0.05/0.235) 〜８．４倍、リテンション時間が増加することになる。量子ドットがいくつか並んだ一般の場合のエネルギーは量子ドット間の結合エネルギーが存在するため、単一量子ドットの場合に比べて、更に安定となり、保持時間が増える。
【００２０】
また、磁性体微粒子を半導体基板に接触させて形成した場合、磁性体微粒子と基板との間が金属・半導体のショットキー接合となるために、量子ドットと基板との間には酸化膜を介したのと同じトンネル障壁が形成され、上記の効果が現れる。なお、書き込み時のしきい値電圧は、主に半導体基板と微粒子間の距離とその間に存在する絶縁膜の誘電率、又はショットキーバリアの高さで決まるので、前述した（S.Tiwari）らが提案している素子と同等のものができる。
【００２１】
なお、上記した磁気的なバリアによってリテンション時間が増加する現象は、微粒子に限るものではなく、通常の層構造の電荷蓄積層に関しても同様に言えることである。従って、電荷蓄積層を微粒子ではなく層構造にした場合にも、上記と同じ効果が得られる。
【００２２】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によつて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体素子の構造を示す断面図である。
【００２３】
ｎ型Ｓｉ基板１上にトンネル酸化膜（第１のゲート絶縁膜）２を介して磁性体微粒子（電荷蓄積層）３が形成され、その上にＳｉ酸化膜（第２のゲート絶縁膜）４を介してゲート電極５が形成されている。そして、ゲート電極部を挟んで基板１の表面層にはソース・ドレイン領域６，７が形成されている。
【００２４】
本実施形態素子の製造工程としては、Ｓｉ基板１上に通常のＬＳＩ工程で素子領域を形成した後、厚さ２ｎｍ程度のトンネル酸化膜２を作成する。ここで、Ｓｉ基板１の代わりにＳＯＩ基板を用いることもできる。さらに、トンネル酸化膜２として自然酸化膜を用いることも可能である。
【００２５】
次いで、トンネル酸化膜２上にスパッタ法を用いて、例えば１０ｎｍの大きさのＣｏの磁性体微粒子３を形成する。この過程で磁場中成膜により磁性体微粒子３に磁化の一軸異方性を付けても良い。ここで、磁性体微粒子としてＣｏを用いたが、Ｆｅ，ＦｅＮｉ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子を用いても良い。続いて、磁性体微粒子３上にＣＶＤ法により厚さ７ｎｍ程度のＳｉ酸化膜（ＳｉＯ2 ）４を生成する。その後、ポリＳｉ膜をＬＰＣＶＤ法により堆積し、ゲート電極５となるようにパターニングを行う。
【００２６】
次いで、ゲート電極部をマスクとして用い、基板表面にｐ型不純物のイオンインプランテーションを行い、ソース領域６とドレイン領域７を形成する。これ以降は、層間絶縁膜を形成した後にコンタクトホールをあけ、３端子としての電極を外部電極につなぐラインを作成する。
【００２７】
このように構成された本実施形態素子では、反転層８と微粒子３間のトンネリングによりトランジスタとしてのしきい値を変えることができ、前記図６に示した従来素子と同様にメモリ素子として用いることができる。しきい値が変わる原理は、前記図７に示したのと基本的には同様である。そしてこの場合、電荷蓄積層として磁性体微粒子３を用いているので、磁気的なバリアによってリテンション時間の増大をはかることができる。
【００２８】
ちなみに、微粒子３に電荷を蓄積していない状態でのしきい値電圧は１．２５Ｖで、基板１に対してゲート側に＋２Ｖの電圧を印加することにより微粒子３に電荷を注入することができ、この場合のしきい値は１．６Ｖになった。また、基板側に−２Ｖの電圧を印加することにより、微粒子３から電荷を基板側に排出することができ、しきい値電圧を１．２５Ｖに戻すことができた。従って、読み出し電圧として例えば１．４Ｖを印加することにより、トランジスタのオン・オフ状態からデータの読み出しが可能となる。これに加えて本実施形態では、微粒子３に磁性体を用いているので、リテンション時間がＳｉ微粒子を用いた場合と比較して格段に長くなった。
【００２９】
このように本実施形態によれば、不揮発性メモリセルの電荷蓄積層として微粒子３を用いることにより、前述したフローティングゲート型単一電子素子のようにしきい値電圧を小さくすることができ、さらに微粒子３の数によりしきい値の厳密な制御を行うことも可能となる。しかも、微粒子３として磁性体を用いることによって、電荷を保持する時間を十分に長くすることができ、不揮発性メモリとしての使用に十分に堪えることが可能となる。
【００３０】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わる半導体素子の構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３１】
基本的な構成は先に説明した第１の実施形態と同じであり、本実施形態が第１の実施形態と異なる点は、磁性体微粒子３をＳｉ基板１上に直接形成し、ショットキー接合を形成したことにある。
【００３２】
作成過程としては、Ｓｉ基板１若しくはＳＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した後、スパッタ法を用いてＣｏの磁性体微粒子３を蒸着する。続いて、熱酸化によりゲート絶縁膜となるＳｉ酸化膜４を形成し、その上にゲート電極５となるポリＳｉ膜を蒸着で形成する。その後、ポリＳｉ膜をパターニングした後、ソース領域６，ドレイン領域７を第１の実施形態と同様に形成する。
【００３３】
ここで、Ｓｉ基板１の代わりにＳＯＩ基板を用いることができ、磁性体微粒子３としてＣｏの代わりに、Ｆｅ，ＦｅＮｉ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子を用いることも可能である。
【００３４】
本実施形態のように、磁性体微粒子３をＳｉ基板１に接触させて形成した場合、微粒子３と基板１との間が金属・半導体のショットキー接合となるために、量子ドットと基板との間には酸化膜を介したのと同じトンネル障壁が形成される。従って本実施形態素子においても、フローティングゲート型単一電子素子のようにしきい値電圧を小さくすることができ、かつ電荷を保持する時間を十分に長くすることができ、第１の実施形態と同様の効果が得られる。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係わる半導体素子の構造を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３６】
本実施形態は、第１及び第２の実施形態における磁性体微粒子の代わりに、磁性体層を用いたことにある。即ち、図３（ａ）では、図１の磁性体微粒子３の代わりに、ＰｔＣｏの磁性体アイランド（磁性体層）１１が形成されており、その他の構成は図１と全く同様である。図３（ｂ）では、図１の磁性体微粒子３の代わりに、ＰｔＣｏの磁性体アイランド１１が形成されており、その他の構成は図１と全く同様である。
【００３７】
このような構成は、単一電子素子とは言えないが、リテンション時間に関しては、フローティングゲートとして磁性体を用いたことにより十分に長くすることができ、第１及び第２の実施形態と同様の効果が得られる。
【００３８】
（第４の実施形態）
図４は、本発明の第４の実施形態に係わる半導体素子の構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
本実施形態が第１の実施形態と異なる点は、電荷蓄積層を２層に形成したことにある。即ち、図４（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積層）９が形成され、図４（ｂ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体微粒子（第２の電荷蓄積層）１０が形成されている。そして、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化膜４ｂを介してゲート電極５が形成されている。
【００４０】
作成過程としては、Ｓｉ基板１若しくはＳＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した後、２ｎｍ程度のトンネル酸化膜（第１のゲート絶縁膜）２を作成する。この酸化膜２上にスパッタ法を用いて、Ｃｏの磁性体微粒子３を作成する。この過程で、磁場中成膜により磁性体微粒子３に一軸異方性を付けても良い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸化膜（第２のゲート絶縁膜）４ａを２ｎｍ程度生成する。ここで、再びスパッタ法を用いてＰｔＣｏの磁性体アイランド９又はＣｏの微粒子１０を形成する。そして、磁性体アイランド９又は微粒子１０上にＣＶＤ法によりＳｉ酸化膜（第３のゲート絶縁膜）４ｂを３ｎｍ程度生成する。
【００４１】
次いで、Ｓｉ酸化膜４ｂ上にポリＳｉ膜をＬＰＣＶＤ法により蒸着し、ゲート電極５となるようにパターニングを行う。その後、イオンインプランテーションを行い、ソース領域６とドレイン領域７を形成する。これ以降は、層間絶縁膜を形成した後にコンタクトホールをあけ、３端子としての電極を外部電極につなぐラインを形成する。
【００４２】
このような構成であれば、磁性体微粒子３と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄積層として働くため、先の第１の実施形態と同様の効果が得られるのは勿論のこと、トンネル電荷の蓄積量を増やすことができ、しきい値のシフト量を増大させることができる。しきい値のシフト量が大きくなることは、メモリ素子として用いる場合に読み出しマージンの増大につながる。
【００４３】
（第５の実施形態）
図５は、本発明の第５の実施形態に係わる半導体素子の構造を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４４】
本実施形態が第２の実施形態と異なる点は、電荷蓄積層を２層に形成したことにある。即ち、図５（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積層）９が形成され、図５（ｂ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体微粒子（第２の電荷蓄積層）１０が形成されている。そして、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化膜４ｂを介してゲート電極５が形成されている。
【００４５】
作成過程としては、Ｓｉ基板１若しくはＳＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した後、スパッタ法を用いてＣｏの磁性体微粒子３を形成し、ショットキーゲートを作成する。この過程で、磁場中成膜により磁性体微粒子３に一軸異方性を付けても良い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸化膜（第１のゲート絶縁膜）４ａを２ｎｍ程度生成する。ここで、再びスパッタ法を用いてＰｔＣｏの磁性体アイランド９又はＣｏの微粒子１０を形成する。そして、磁性体アイランド９又は微粒子１０上にＣＶＤ法によりＳｉ酸化膜（第２のゲート絶縁膜）４ｂを３ｎｍ程度生成する。
【００４６】
次いで、Ｓｉ酸化膜４ｂ上にポリＳｉ膜をＬＰＣＶＤ法により蒸着し、ゲート電極５となるようにパターニングを行う。その後、イオンインプランテーションを行い、ソース領域６とドレイン領域７を形成する。これ以降は、層間絶縁膜を形成した後にコンタクトホールをあけ、３端子としての電極を外部電極につなぐラインを形成する。
【００４７】
このような構成であれば、磁性体微粒子３と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄積層として働くため、先の第２の実施形態と同様の効果が得られるのは勿論のこと、トンネル電荷の蓄積量を増やすことができ、しきい値のシフト量を増大させることができる。しきい値のシフト量が大きくなることは、メモリ素子として用いる場合に読み出しマージンの増大につながる。
【００４８】
なお、本発明は上述した各実施形態に限定されるものではない。電荷蓄積層の形成方法としては、スパッタに限らず、電子ビーム蒸着法、抵抗加熱法などを用いても良い。さらに、ＣＶＤ法を用いることも可能である。また、実施形態では磁性体微粒子としてＣｏを用いたが、Ｆｅ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子を用いても良い。ここで、電荷蓄積層としての磁性体微粒子の大きさは、トンネル電子を制御性良く制御する観点から１００ｎｍ以下、望ましくは１ｎｍ以上で５０ｎｍ以下が良い。
【００４９】
また、実施形態ではゲート絶縁膜にＳｉ酸化膜を用いたが、この他にＳｉＮや磁性体よりも酸化しやすい酸化Ｍｇ，アルミナ，酸化Ｃａ，酸化Ｌｉ，酸化窒素，又は窒化アルミなどを用いても良い。磁性体微粒子とＡｌ，Ｔｉ，Ａｕ等とを同時にスパッタした合金としても良い。さらに、磁性体微粒子とＳｉ，Ｇｅ，ＧａＡｓなどの半導体との合金としても良い。また、電荷蓄積層下の膜、ゲート下の膜に絶縁体を用いたが、これに限らず高抵抗Ｓｉなどの半導体をエピタキシャル成長しても良い。つまり、ゲート絶縁膜は絶縁体に限らず高抵抗体であっても良い。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５０】
【発明の効果】
以上詳述したように本発明によれば、電荷蓄積層として磁性体微粒子又は磁性体層を用いることにより、フローティング型単一電子素子のようにしきい値電圧を小さくすることができ、且つ電荷を保持する時間を十分に長くすることが可能となり、不揮発性メモリとしての用途に適用することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体素子の構造を示す断面図。
【図２】第２の実施形態に係わる半導体素子の構造を示す断面図。
【図３】第３の実施形態に係わる半導体素子の構造を示す断面図。
【図４】第４の実施形態に係わる半導体素子の構造を示す断面図。
【図５】第５の実施形態に係わる半導体素子の構造を示す断面図。
【図６】従来のフローティングゲート型単一電子素子の構造を示す断面図。
【図７】図６の素子の動作原理を示す模式図。
【図８】磁性体と非磁性体との状態密度の違いを示す図。
【符号の説明】
１…Ｓｉ基板
２…トンネル酸化膜
３，１０…磁性体微粒子
４…Ｓｉ酸化膜
５…ゲート電極
６…ソース領域
７…ドレイン領域
８…反転層
９，１１…磁性体層
【発明の属する技術分野】
本発明は、トランジスタ構造を有する半導体素子に係わり、特にゲート電極下に電荷蓄積層を設けた半導体素子に関する。
【０００２】
【従来の技術】
近年、単一電子現象をＭＯＳ型半導体素子に応用した構造として、フローティングゲート型のメモリ素子が提案されている（IBM, S.Tiwari, IEDM95,p521）。この素子においては、ゲート酸化膜内に形成された半導体微粒子に基板のチャネルを流れる電子が蓄えられるか否かでソース・ドレイン間の電流電圧特性に履歴が現れるため、メモリ素子としての応用が期待されている。
【０００３】
図６は、上記文献に提案されている素子構造の断面図であり、１はＳｉ基板、２はトンネル酸化膜、４はＳｉＯ2 膜、５はゲート電極、６はソース領域、７はドレイン領域、８は反転層、２１はＳｉ微粒子を示している。５ｎｍ程度の大きさを持つＳｉ微粒子２１を２ｎｍ以下の厚さを持つトンネル酸化膜２の上に形成し、この構造上にゲート電極５を持つという特徴を持っている。
【０００４】
この素子において、ゲート電圧を印加することにより、トンネル酸化膜２上のＳｉ微粒子２１内に反転層８の電子が直接トンネリングを行う。電子がＳｉ微粒子２１へトンネリングすると、Ｓｉ微粒子２１の下方の反転層内におけるコンダクションバンドの電子分布が変化し、チャネルが通じるゲート電圧のしきい値が変化する。このしきい値の変化は０．３６Ｖ程度となるので、Ｓｉ微粒子２１内の電子の状態を、反転層８を流れる電流のゲート電圧に対する変化として感知することができるのである。
【０００５】
図７（ａ）〜（ｃ）は、上記素子におけるコンダクションバンドの変化を示す図である。図７（ａ）に示すように、基板に対してゲート側に正の電圧を印加すると、反転層からトンネル酸化膜を介してＳｉ微粒子に電荷が注入され蓄積される（書込）。また、図７（ｂ）に示すように、この電荷は、ゲートの電圧印加を止めてもＳｉ微粒子に保持される。（ストア）。そしてこの状態では、トランジスタとしてのしきい値が大きくなる。さらに、図７（ｃ）に示すように、基板に対してゲート側に負の電圧を印加すると、Ｓｉ微粒子に蓄積された電荷はトンネル酸化膜を介して基板側に排出される。そしてこの状態では、しきい値は元に戻る（消去）。
【０００６】
つまり、Ｓｉ微粒子に対して電荷を注入、保持、排出することができ、かつＳｉ微粒子に電荷が蓄積されているか否かによりしきい値が変わることから、これをメモリとして用いることが可能となる。
【０００７】
しかしながら、この種の素子においては次のような問題があった。即ち、従来のフローティングゲート型単一電子素子においては、量子ドットと基板のチャネル層との距離が２ｎｍ程度と近いために、フラッシュメモリで課題となっていた大きなしきい値電圧を抑制することが可能になった反面、電子が基板内に戻る確率も高くなり、リテンション時間、つまり量子ドット内の電荷が基板側に出ていってしまう時間が、数ヶ月と短くなってしまっていた。これは、単一電子効果を用いない通常のフラッシュメモリが数年持つのに比べてかなり短い。
【０００８】
【発明が解決しようとする課題】
このように、Ｓｉ微粒子を電荷蓄積層として用いたフローティングゲート型単一電子素子においては、しきい値電圧を小さくすることはできるが電荷を保持する時間が短くなり、これがメモリ素子としての応用を妨げる要因となっていた。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、フローティングゲート型単一電子素子のようにしきい値電圧を小さくすることができ、且つ電荷を保持する時間を十分に長くすることが可能な半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、フローティングゲート型の半導体素子において、半導体基板上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する電荷蓄積層と、この電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１１】
また本発明は、ショットキーゲート型の半導体素子において、半導体基板上に該基板と接して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する電荷蓄積層と、この電荷蓄積層上に絶縁体若しくは高抵抗体からなるゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１２】
また本発明は、フローティングゲート型の半導体素子において、半導体基板上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する第１の電荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成された少なくとも１層の磁性体微粒子若しくは磁性体層からなる第２の電荷蓄積層と、第２の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第３のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１３】
また本発明は、ショットキーゲート型の半導体素子において、半導体基板上に該基板と接して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する第１の電荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された少なくとも１層の磁性体微粒子若しくは磁性体層からなる第２の電荷蓄積層と、第２の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
(1) 第２の電荷蓄積層は、磁性体微粒子若しくは磁性体層からなること。
(2) 半導体基板は、Ｓｉ基板又はＳＯＩ基板であること。
(3) 電荷蓄積層として、Ｃｏ，Ｆｅ，Ｎｉ，又はＰｔＣｏを用いたこと。
(4) 磁性体微粒子の大きさは、１〜５０ｎｍであること。
(5) ２層目以上の電荷蓄積層として、ポリＳｉ等の低抵抗半導体を用いたこと。
【００１５】
（作用）
本発明は、電荷蓄積層に磁性体を用いることを特徴としており、特にゲート絶縁膜内に形成される量子ドットに磁性体を用いることを特徴としている。
磁性体微粒子の中での電子のハミルトンニアンは、以下のように表される。
【００１６】
【数１】
図８は電子の状態密度を説明するための図であり、（ａ）は非磁性体微粒子の場合、（ｂ）は磁性体微粒子の場合を示している。保持時間は、フェルミ面における電子の透過確率で表される。透過確率が電子の状態密度に比例するので、微粒子が磁性体である場合と非磁性体である場合における電子の透過確率の差ΔＴは、
【００１８】
【数２】
【００１９】
【数３】
【００２０】
また、磁性体微粒子を半導体基板に接触させて形成した場合、磁性体微粒子と基板との間が金属・半導体のショットキー接合となるために、量子ドットと基板との間には酸化膜を介したのと同じトンネル障壁が形成され、上記の効果が現れる。なお、書き込み時のしきい値電圧は、主に半導体基板と微粒子間の距離とその間に存在する絶縁膜の誘電率、又はショットキーバリアの高さで決まるので、前述した（S.Tiwari）らが提案している素子と同等のものができる。
【００２１】
なお、上記した磁気的なバリアによってリテンション時間が増加する現象は、微粒子に限るものではなく、通常の層構造の電荷蓄積層に関しても同様に言えることである。従って、電荷蓄積層を微粒子ではなく層構造にした場合にも、上記と同じ効果が得られる。
【００２２】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によつて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体素子の構造を示す断面図である。
【００２３】
ｎ型Ｓｉ基板１上にトンネル酸化膜（第１のゲート絶縁膜）２を介して磁性体微粒子（電荷蓄積層）３が形成され、その上にＳｉ酸化膜（第２のゲート絶縁膜）４を介してゲート電極５が形成されている。そして、ゲート電極部を挟んで基板１の表面層にはソース・ドレイン領域６，７が形成されている。
【００２４】
本実施形態素子の製造工程としては、Ｓｉ基板１上に通常のＬＳＩ工程で素子領域を形成した後、厚さ２ｎｍ程度のトンネル酸化膜２を作成する。ここで、Ｓｉ基板１の代わりにＳＯＩ基板を用いることもできる。さらに、トンネル酸化膜２として自然酸化膜を用いることも可能である。
【００２５】
次いで、トンネル酸化膜２上にスパッタ法を用いて、例えば１０ｎｍの大きさのＣｏの磁性体微粒子３を形成する。この過程で磁場中成膜により磁性体微粒子３に磁化の一軸異方性を付けても良い。ここで、磁性体微粒子としてＣｏを用いたが、Ｆｅ，ＦｅＮｉ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子を用いても良い。続いて、磁性体微粒子３上にＣＶＤ法により厚さ７ｎｍ程度のＳｉ酸化膜（ＳｉＯ2 ）４を生成する。その後、ポリＳｉ膜をＬＰＣＶＤ法により堆積し、ゲート電極５となるようにパターニングを行う。
【００２６】
次いで、ゲート電極部をマスクとして用い、基板表面にｐ型不純物のイオンインプランテーションを行い、ソース領域６とドレイン領域７を形成する。これ以降は、層間絶縁膜を形成した後にコンタクトホールをあけ、３端子としての電極を外部電極につなぐラインを作成する。
【００２７】
このように構成された本実施形態素子では、反転層８と微粒子３間のトンネリングによりトランジスタとしてのしきい値を変えることができ、前記図６に示した従来素子と同様にメモリ素子として用いることができる。しきい値が変わる原理は、前記図７に示したのと基本的には同様である。そしてこの場合、電荷蓄積層として磁性体微粒子３を用いているので、磁気的なバリアによってリテンション時間の増大をはかることができる。
【００２８】
ちなみに、微粒子３に電荷を蓄積していない状態でのしきい値電圧は１．２５Ｖで、基板１に対してゲート側に＋２Ｖの電圧を印加することにより微粒子３に電荷を注入することができ、この場合のしきい値は１．６Ｖになった。また、基板側に−２Ｖの電圧を印加することにより、微粒子３から電荷を基板側に排出することができ、しきい値電圧を１．２５Ｖに戻すことができた。従って、読み出し電圧として例えば１．４Ｖを印加することにより、トランジスタのオン・オフ状態からデータの読み出しが可能となる。これに加えて本実施形態では、微粒子３に磁性体を用いているので、リテンション時間がＳｉ微粒子を用いた場合と比較して格段に長くなった。
【００２９】
このように本実施形態によれば、不揮発性メモリセルの電荷蓄積層として微粒子３を用いることにより、前述したフローティングゲート型単一電子素子のようにしきい値電圧を小さくすることができ、さらに微粒子３の数によりしきい値の厳密な制御を行うことも可能となる。しかも、微粒子３として磁性体を用いることによって、電荷を保持する時間を十分に長くすることができ、不揮発性メモリとしての使用に十分に堪えることが可能となる。
【００３０】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わる半導体素子の構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３１】
基本的な構成は先に説明した第１の実施形態と同じであり、本実施形態が第１の実施形態と異なる点は、磁性体微粒子３をＳｉ基板１上に直接形成し、ショットキー接合を形成したことにある。
【００３２】
作成過程としては、Ｓｉ基板１若しくはＳＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した後、スパッタ法を用いてＣｏの磁性体微粒子３を蒸着する。続いて、熱酸化によりゲート絶縁膜となるＳｉ酸化膜４を形成し、その上にゲート電極５となるポリＳｉ膜を蒸着で形成する。その後、ポリＳｉ膜をパターニングした後、ソース領域６，ドレイン領域７を第１の実施形態と同様に形成する。
【００３３】
ここで、Ｓｉ基板１の代わりにＳＯＩ基板を用いることができ、磁性体微粒子３としてＣｏの代わりに、Ｆｅ，ＦｅＮｉ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子を用いることも可能である。
【００３４】
本実施形態のように、磁性体微粒子３をＳｉ基板１に接触させて形成した場合、微粒子３と基板１との間が金属・半導体のショットキー接合となるために、量子ドットと基板との間には酸化膜を介したのと同じトンネル障壁が形成される。従って本実施形態素子においても、フローティングゲート型単一電子素子のようにしきい値電圧を小さくすることができ、かつ電荷を保持する時間を十分に長くすることができ、第１の実施形態と同様の効果が得られる。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係わる半導体素子の構造を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３６】
本実施形態は、第１及び第２の実施形態における磁性体微粒子の代わりに、磁性体層を用いたことにある。即ち、図３（ａ）では、図１の磁性体微粒子３の代わりに、ＰｔＣｏの磁性体アイランド（磁性体層）１１が形成されており、その他の構成は図１と全く同様である。図３（ｂ）では、図１の磁性体微粒子３の代わりに、ＰｔＣｏの磁性体アイランド１１が形成されており、その他の構成は図１と全く同様である。
【００３７】
このような構成は、単一電子素子とは言えないが、リテンション時間に関しては、フローティングゲートとして磁性体を用いたことにより十分に長くすることができ、第１及び第２の実施形態と同様の効果が得られる。
【００３８】
（第４の実施形態）
図４は、本発明の第４の実施形態に係わる半導体素子の構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
本実施形態が第１の実施形態と異なる点は、電荷蓄積層を２層に形成したことにある。即ち、図４（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積層）９が形成され、図４（ｂ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体微粒子（第２の電荷蓄積層）１０が形成されている。そして、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化膜４ｂを介してゲート電極５が形成されている。
【００４０】
作成過程としては、Ｓｉ基板１若しくはＳＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した後、２ｎｍ程度のトンネル酸化膜（第１のゲート絶縁膜）２を作成する。この酸化膜２上にスパッタ法を用いて、Ｃｏの磁性体微粒子３を作成する。この過程で、磁場中成膜により磁性体微粒子３に一軸異方性を付けても良い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸化膜（第２のゲート絶縁膜）４ａを２ｎｍ程度生成する。ここで、再びスパッタ法を用いてＰｔＣｏの磁性体アイランド９又はＣｏの微粒子１０を形成する。そして、磁性体アイランド９又は微粒子１０上にＣＶＤ法によりＳｉ酸化膜（第３のゲート絶縁膜）４ｂを３ｎｍ程度生成する。
【００４１】
次いで、Ｓｉ酸化膜４ｂ上にポリＳｉ膜をＬＰＣＶＤ法により蒸着し、ゲート電極５となるようにパターニングを行う。その後、イオンインプランテーションを行い、ソース領域６とドレイン領域７を形成する。これ以降は、層間絶縁膜を形成した後にコンタクトホールをあけ、３端子としての電極を外部電極につなぐラインを形成する。
【００４２】
このような構成であれば、磁性体微粒子３と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄積層として働くため、先の第１の実施形態と同様の効果が得られるのは勿論のこと、トンネル電荷の蓄積量を増やすことができ、しきい値のシフト量を増大させることができる。しきい値のシフト量が大きくなることは、メモリ素子として用いる場合に読み出しマージンの増大につながる。
【００４３】
（第５の実施形態）
図５は、本発明の第５の実施形態に係わる半導体素子の構造を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４４】
本実施形態が第２の実施形態と異なる点は、電荷蓄積層を２層に形成したことにある。即ち、図５（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積層）９が形成され、図５（ｂ）では、磁性体微粒子（第１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体微粒子（第２の電荷蓄積層）１０が形成されている。そして、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化膜４ｂを介してゲート電極５が形成されている。
【００４５】
作成過程としては、Ｓｉ基板１若しくはＳＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した後、スパッタ法を用いてＣｏの磁性体微粒子３を形成し、ショットキーゲートを作成する。この過程で、磁場中成膜により磁性体微粒子３に一軸異方性を付けても良い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸化膜（第１のゲート絶縁膜）４ａを２ｎｍ程度生成する。ここで、再びスパッタ法を用いてＰｔＣｏの磁性体アイランド９又はＣｏの微粒子１０を形成する。そして、磁性体アイランド９又は微粒子１０上にＣＶＤ法によりＳｉ酸化膜（第２のゲート絶縁膜）４ｂを３ｎｍ程度生成する。
【００４６】
次いで、Ｓｉ酸化膜４ｂ上にポリＳｉ膜をＬＰＣＶＤ法により蒸着し、ゲート電極５となるようにパターニングを行う。その後、イオンインプランテーションを行い、ソース領域６とドレイン領域７を形成する。これ以降は、層間絶縁膜を形成した後にコンタクトホールをあけ、３端子としての電極を外部電極につなぐラインを形成する。
【００４７】
このような構成であれば、磁性体微粒子３と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄積層として働くため、先の第２の実施形態と同様の効果が得られるのは勿論のこと、トンネル電荷の蓄積量を増やすことができ、しきい値のシフト量を増大させることができる。しきい値のシフト量が大きくなることは、メモリ素子として用いる場合に読み出しマージンの増大につながる。
【００４８】
なお、本発明は上述した各実施形態に限定されるものではない。電荷蓄積層の形成方法としては、スパッタに限らず、電子ビーム蒸着法、抵抗加熱法などを用いても良い。さらに、ＣＶＤ法を用いることも可能である。また、実施形態では磁性体微粒子としてＣｏを用いたが、Ｆｅ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子を用いても良い。ここで、電荷蓄積層としての磁性体微粒子の大きさは、トンネル電子を制御性良く制御する観点から１００ｎｍ以下、望ましくは１ｎｍ以上で５０ｎｍ以下が良い。
【００４９】
また、実施形態ではゲート絶縁膜にＳｉ酸化膜を用いたが、この他にＳｉＮや磁性体よりも酸化しやすい酸化Ｍｇ，アルミナ，酸化Ｃａ，酸化Ｌｉ，酸化窒素，又は窒化アルミなどを用いても良い。磁性体微粒子とＡｌ，Ｔｉ，Ａｕ等とを同時にスパッタした合金としても良い。さらに、磁性体微粒子とＳｉ，Ｇｅ，ＧａＡｓなどの半導体との合金としても良い。また、電荷蓄積層下の膜、ゲート下の膜に絶縁体を用いたが、これに限らず高抵抗Ｓｉなどの半導体をエピタキシャル成長しても良い。つまり、ゲート絶縁膜は絶縁体に限らず高抵抗体であっても良い。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５０】
【発明の効果】
以上詳述したように本発明によれば、電荷蓄積層として磁性体微粒子又は磁性体層を用いることにより、フローティング型単一電子素子のようにしきい値電圧を小さくすることができ、且つ電荷を保持する時間を十分に長くすることが可能となり、不揮発性メモリとしての用途に適用することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体素子の構造を示す断面図。
【図２】第２の実施形態に係わる半導体素子の構造を示す断面図。
【図３】第３の実施形態に係わる半導体素子の構造を示す断面図。
【図４】第４の実施形態に係わる半導体素子の構造を示す断面図。
【図５】第５の実施形態に係わる半導体素子の構造を示す断面図。
【図６】従来のフローティングゲート型単一電子素子の構造を示す断面図。
【図７】図６の素子の動作原理を示す模式図。
【図８】磁性体と非磁性体との状態密度の違いを示す図。
【符号の説明】
１…Ｓｉ基板
２…トンネル酸化膜
３，１０…磁性体微粒子
４…Ｓｉ酸化膜
５…ゲート電極
６…ソース領域
７…ドレイン領域
８…反転層
９，１１…磁性体層
Claims (5)
- 半導体基板上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する電荷蓄積層と、この電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする半導体素子。
- 半導体基板上に該基板と接して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する電荷蓄積層と、この電荷蓄積層上に絶縁体若しくは高抵抗体からなるゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする半導体素子。
- 半導体基板上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する第１の電荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成された少なくとも１層の磁性体微粒子若しくは磁性体層からなる第２の電荷蓄積層と、第２の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第３のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする半導体素子。
- 半導体基板上に該基板と接して形成された磁性体微粒子若しくは磁性体層からなり、磁化の一軸異方性を有する第１の電荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第１のゲート絶縁膜を介して形成された少なくとも１層の磁性体微粒子若しくは磁性体層からなる第２の電荷蓄積層と、第２の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介して形成されたゲート電極と、前記基板の表面層に前記ゲート電極を挟んで形成されたソース・ドレイン領域とを具備してなることを特徴とする半導体素子。
- 第２の電荷蓄積層は、第１の電荷蓄積層と同じ材料であることを特徴とする請求項３又は４に記載の半導体素子。
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| KR100540246B1 (ko) * | 1999-12-22 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| SG100666A1 (en) | 2000-04-04 | 2003-12-26 | Nec Tokin Corp | Wiring board comprising granular magnetic film |
| JP4873335B2 (ja) * | 2000-04-28 | 2012-02-08 | 独立行政法人科学技術振興機構 | 情報処理構造体 |
| US6413819B1 (en) | 2000-06-16 | 2002-07-02 | Motorola, Inc. | Memory device and method for using prefabricated isolated storage elements |
| WO2001099167A2 (en) * | 2000-06-16 | 2001-12-27 | Motorola, Inc. | Memory device including nanoclusters and method for manufacture |
| GB2364823A (en) * | 2000-07-12 | 2002-02-06 | Seiko Epson Corp | TFT memory device having gate insulator with charge-trapping granules |
| KR100408520B1 (ko) * | 2001-05-10 | 2003-12-06 | 삼성전자주식회사 | 게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법 |
| JP2003022672A (ja) | 2001-07-10 | 2003-01-24 | Sharp Corp | 半導体記憶装置、携帯電子機器及び着脱式記憶装置 |
| US6656792B2 (en) * | 2001-10-19 | 2003-12-02 | Chartered Semiconductor Manufacturing Ltd | Nanocrystal flash memory device and manufacturing method therefor |
| JP4014431B2 (ja) * | 2002-03-27 | 2007-11-28 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| KR100973282B1 (ko) | 2003-05-20 | 2010-07-30 | 삼성전자주식회사 | 나노 결정층을 구비하는 소노스 메모리 장치 |
| CN1864253A (zh) * | 2003-10-06 | 2006-11-15 | 马萨诸塞州技术研究院 | 非易失性存储装置 |
| JP4909552B2 (ja) * | 2005-09-12 | 2012-04-04 | 旭硝子株式会社 | 電荷保持特性に優れた不揮発性半導体記憶素子の製造方法 |
| US20070131985A1 (en) * | 2005-11-29 | 2007-06-14 | Kazunori Fujita | Semiconductor device and method for manufacturing the same |
| JP2007227694A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| KR100702669B1 (ko) * | 2006-03-30 | 2007-04-03 | 삼성전자주식회사 | 나노 자기 메모리 소자와 그 제조방법 |
| JP4594971B2 (ja) * | 2007-01-19 | 2010-12-08 | 国立大学法人広島大学 | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
| JP2008288346A (ja) * | 2007-05-16 | 2008-11-27 | Hiroshima Univ | 半導体素子 |
| KR100902313B1 (ko) * | 2007-09-27 | 2009-06-12 | 국민대학교산학협력단 | 다층의 전하저장층을 가지는 플로팅 게이트, 플로팅게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및그 제조방법 |
| US8067803B2 (en) | 2008-10-16 | 2011-11-29 | Micron Technology, Inc. | Memory devices, transistor devices and related methods |
| JP4368934B1 (ja) | 2009-02-09 | 2009-11-18 | アイランド ジャイアント デベロップメント エルエルピー | 液体収容システム、液体収容容器、および液体導出制御方法 |
| US9029936B2 (en) * | 2012-07-02 | 2015-05-12 | Sandisk Technologies Inc. | Non-volatile memory structure containing nanodots and continuous metal layer charge traps and method of making thereof |
| US8823075B2 (en) | 2012-11-30 | 2014-09-02 | Sandisk Technologies Inc. | Select gate formation for nanodot flat cell |
| KR102046100B1 (ko) * | 2013-02-15 | 2019-11-18 | 삼성전자주식회사 | 그래핀을 전하 트랩층으로 이용한 메모리 소자 및 구동방법 |
| US9177808B2 (en) | 2013-05-21 | 2015-11-03 | Sandisk Technologies Inc. | Memory device with control gate oxygen diffusion control and method of making thereof |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121407A (ja) | 1991-10-30 | 1993-05-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05136137A (ja) | 1991-11-08 | 1993-06-01 | Toshiba Corp | 半導体装置の製造方法 |
| JP3369660B2 (ja) | 1992-08-31 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| JPH06209002A (ja) | 1993-01-11 | 1994-07-26 | Kawasaki Steel Corp | 半導体装置 |
| JP3431228B2 (ja) * | 1993-09-21 | 2003-07-28 | 株式会社東芝 | 荷電粒子検出装置及び荷電粒子照射装置 |
| US5409853A (en) * | 1994-05-20 | 1995-04-25 | International Business Machines Corporation | Process of making silicided contacts for semiconductor devices |
| US5907177A (en) * | 1995-03-14 | 1999-05-25 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor device having a tapered gate electrode |
| JP3258241B2 (ja) | 1996-09-30 | 2002-02-18 | 株式会社東芝 | 単一電子制御磁気抵抗素子 |
| US5872384A (en) * | 1997-01-17 | 1999-02-16 | Lucent Technologies Inc. | Component arrangement having magnetic field controlled transistor |
| JP3460170B2 (ja) * | 1997-02-03 | 2003-10-27 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
| JP3415387B2 (ja) | 1997-02-18 | 2003-06-09 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| JP3648015B2 (ja) * | 1997-05-14 | 2005-05-18 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5937315A (en) * | 1997-11-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Self-aligned silicide gate technology for advanced submicron MOS devices |
-
1998
- 1998-05-08 JP JP12589898A patent/JP3769120B2/ja not_active Expired - Fee Related
-
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