JP3758039B2 - 駆動回路及び電気光学装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、駆動回路、電気光学装置及び駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
従来より、携帯電話機などの電子機器に用いられる液晶パネルとして、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００５】
さて、アクティブマトリクス方式の液晶パネルでは、表示パネルのデータ線を駆動するデータ線駆動回路の出力回路の中に、インピーダンス変換回路として機能するボルテージフォロワ接続の演算増幅器が設けられていた。このような演算増幅器を出力回路に設ければ、データ線の電圧変動を最小限に抑えることができ、データ線の電圧を短時間で所望の階調電圧に設定することが可能になる。
【０００６】
しかしながら、このような演算増幅器を出力回路に設けると、無駄に消費される電流が多くなり、消費電流が大きくなるという問題点がある。特に、この演算増幅器は、データ線の本数と同じ個数だけ設けられる。従って、各演算増幅器の消費電力が増えると、データ線駆動回路の消費電力は、演算増幅器の個数の分だけ増えてしまい、消費電力の悪化は更に深刻なものとなる。
【０００７】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力で表示パネルを駆動できる駆動回路、これを含む電気光学装置及び駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、複数の画素と、複数の走査線と、各データ線が第１、第２、第３の色成分用のデータ信号を多重化して伝達する複数のデータ線と、一端が各データ線に接続され他端が第１、第２、第３の色成分用の各画素に接続される複数の第１、第２、第３のデマルチプレクス用スイッチング素子とを有する表示パネルを駆動するための駆動回路であって、前記第１、第２、第３のデマルチプレクス用スイッチング素子をオン・オフ制御するための第１、第２、第３のデマルチプレクス用スイッチング信号を生成するスイッチング信号生成回路を含み、前記スイッチング信号生成回路が、第１、第２、第３のデマルチプレクス用スイッチング信号がアクティブになる期間にオーバラップ期間が設定されるように、第１、第２、第３のデマルチプレクス用スイッチング信号を生成する駆動回路に関係する。
【０００９】
本発明では、第１、第２、第３のデマルチプレクス用スイッチング素子をオン・オフ制御する第１、第２、第３のデマルチプレクス用スイッチング信号が生成される。そして、これらの第１、第２、第３のデマルチプレクス用スイッチング信号がアクティブになる期間（少なくとも２つのスイッチング信号が共にアクティブになる期間）に、オーバラップ期間が設定される。従って、本発明によれば、第１、第２、第３のデマルチプレクス用スイッチング素子が接続される第１、第２、第３の色成分用の各画素（画素電極）に対して、オーバラップ期間を利用して電圧を印加（電荷の充放電）することが可能になり、データ線電圧（画素電極電圧）の変動を抑えることなどが可能になる。
【００１０】
なお、スイッチング信号をアクティブにするとは、そのスイッチング信号によりオン・オフ制御されるスイッチング素子をオンにすることを意味する。
【００１１】
また本発明では、前記スイッチング信号生成回路が、表示パネルの各画素が有する画素電極と電気光学物質を挟んで対向する対向電極の電圧が極性反転するタイミングと、前記画素電極へのデータ信号の書き込みが確定するタイミングとの間に、前記オーバラップ期間が設定されるように、第１、第２、第３のデマルチプレクス用スイッチング信号を生成してもよい。
【００１２】
このようにすれば、画素電極へのデータ信号の書き込みが確定するタイミングの前に、画素電極電圧を所望の電圧に設定することなどが可能になる。なお、画素電極へのデータ信号の書き込みが確定するタイミングとは、例えば、第１、第２、第３のデマルチプレクス用スイッチング素子（少なくとも１つのスイッチング素子）がオンになった後にオフになるタイミングや、画素用スイッチング素子がオフになるタイミングなどである。
【００１３】
また本発明では、複数の基準電圧を発生する基準電圧発生回路と、発生された複数の基準電圧を用いて、デジタル階調データをアナログ階調電圧に変換するデジタル／アナログ変換回路と、デジタル／アナログ変換回路からのアナログ階調電圧をデータ線に出力する出力回路とを含み、前記出力回路が、前記オーバラップ期間において、所与の設定電圧をデータ線に出力してもよい。
【００１４】
このようにすれば、データ線電圧（画素電極電圧）の変動を抑えて、データ線電圧を短時間に所望の電圧に設定することなどが可能になる。
【００１５】
また本発明では、前記出力回路が、一端が、データ線に接続され、他端に、デジタル／アナログ変換回路からの第１、第２、第３の色成分用のアナログ階調電圧が入力される第１、第２、第３のマルチプレクス用スイッチング素子を含み、前記スイッチング信号生成回路が、第１、第２、第３のマルチプレクス用スイッチング素子をオン・オフ制御する第１、第２、第３のマルチプレクス用スイッチング信号を生成すると共に、第１、第２、第３のマルチプレクス用スイッチング信号の少なくとも１つを、前記オーバラップ期間においてアクティブにするようにしてもよい。
【００１６】
このようにすれば、オーバラップ期間において、データ線電圧（画素電極電圧）を、基準電圧に設定することなどが可能になる。
【００１７】
また本発明では、前記出力回路が、表示パネルの各画素が有する画素電極と電気光学物質を挟んで対向する対向電極の電圧と同位相の電圧を、前記オーバラップ期間においてデータ線に出力してもよい。
【００１８】
このようにすれば、オーバラップ期間において、データ線電圧（画素電極電圧）を、対向電極電圧と同位相の電圧に設定することなどが可能になる。
【００１９】
また本発明では、前記出力回路が、一端が、データ線に接続され、他端に、デジタル／アナログ変換回路からの第１、第２、第３の色成分用のアナログ階調電圧が入力される第１、第２、第３のマルチプレクス用スイッチング素子と、一端に、対向電極の電圧と同位相の電圧が入力され、他端に、前記第１、第２、第３のマルチプレクス用スイッチング素子の他端が接続される第１、第２、第３の電圧印加用スイッチング素子とを含んでもよい。
【００２０】
このようにすれば、簡素な構成で、データ線電圧を対向電極電圧と同位相の電圧に設定できるようになる。また、第１、第２、第３の電圧印加用スイッチング素子を利用して、パーシャル表示などを実現することも可能になる。
【００２１】
また本発明では、複数の基準電圧を発生する基準電圧発生回路と、発生された複数の基準電圧を用いて、デジタル階調データをアナログ階調電圧に変換するデジタル／アナログ変換回路と、デジタル／アナログ変換回路からのアナログ階調電圧をデータ線に出力する出力回路とを含み、前記基準電圧発生回路が、複数の抵抗素子が直列接続されるラダー抵抗を有し、そのラダー抵抗のＭ個（Ｍ≧２）の電圧分割端子にＭ個の電圧を出力する第１の電圧分割回路と、前記第１の電圧分割回路からのＭ個の各電圧が各入力端子に入力され、基準電圧を生成するための各電圧を各出力端子に出力するＭ個のインピーダンス変換回路とを含んでもよい。
【００２２】
このようにすれば、基準電圧出力端子での出力インピーダンスを低くすることが可能になり、データ線電圧を所望の電圧に設定することが容易化される。
【００２３】
また本発明では、前記基準電圧発生回路が、複数の抵抗素子が直列接続されるラダー抵抗を有し、そのラダー抵抗のＭ個の電圧分割端子にＭ個の前記インピーダンス変換回路の出力端子が接続され、そのラダー抵抗のＮ個（Ｎ≧２×Ｍ）の電圧分割端子である基準電圧出力端子に基準電圧を出力する第２の電圧分割回路を含んでもよい。
【００２４】
このようにすれば、Ｍ個のインピーダンス変換回路のインピーダンス変換機能を利用して、Ｎ個の基準電圧の出力端子での出力インピーダンスを低くすることが可能になる。
【００２５】
また本発明では、前記第２の電圧分割回路が、低抵抗の第１のラダー抵抗と、高抵抗の第２のラダー抵抗と、低抵抗の前記第１のラダー抵抗のＭ個の電圧分割端子と高抵抗の前記第２のラダー抵抗のＭ個の電圧分割端子のいずれかを、Ｍ個の前記インピーダンス変換回路の出力端子に接続する第１の抵抗切替用スイッチング部と、低抵抗の前記第１のラダー抵抗のＮ個の電圧分割端子と高抵抗の前記第２のラダー抵抗のＮ個の電圧分割端子のいずれかを、Ｎ個の基準電圧出力端子に接続する第２の抵抗切替用スイッチング部とを含んでもよい。
【００２６】
このようにすれば、ラダー抵抗に定常的に流れる電流を低減しながら、基準電圧出力端子での出力インピーダンスを低くすることが可能になる。
【００２７】
また本発明では、前記第１の抵抗切替用スイッチング部が、前記オーバラップ期間（駆動期間の前半期間）において、低抵抗の第１のラダー抵抗のＭ個の電圧分割端子を、Ｍ個の前記インピーダンス変換回路の出力端子に接続し、前記第２の抵抗切替用スイッチング部が、前記オーバラップ期間において、低抵抗の第１のラダー抵抗のＮ個の電圧分割端子を、Ｎ個の基準電圧出力端子に接続してもよい。
【００２８】
なお、オーバラップ期間の後半期間やオーバラップ期間に続く期間（駆動期間の後半期間）においては、第１の抵抗切替用スイッチング部が、高抵抗の第２のラダー抵抗のＭ個の電圧分割端子をインピーダンス変換回路の出力端子に接続し、第２の抵抗切替用スイッチング部が、高抵抗の第２のラダー抵抗のＮ個の電圧分割端子をＮ個の基準電圧出力端子に接続すうようにしてもよい。
【００２９】
また本発明では、前記スイッチング信号生成回路が、前記第１のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングと、前記第２のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングと、前記第３のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングとを可変に設定する回路を含んでもよい。
【００３０】
このようにすれば、第１、第２、第３のデマルチプレクス用信号がアクティブになる期間のオーバラップ期間などを、容易に設定できるようになる。
【００３１】
また本発明は、複数の画素と、複数の走査線と、複数のデータ線とを有する表示パネルを駆動するための駆動回路であって、複数の基準電圧を発生する基準電圧発生回路と、発生された複数の基準電圧を用いて、デジタル階調データをアナログ階調電圧に変換するデジタル／アナログ変換回路と、デジタル／アナログ変換回路からのアナログ階調電圧をデータ線に出力する出力回路とを含み、前記基準電圧発生回路が、複数の抵抗素子が直列接続されるラダー抵抗を有し、そのラダー抵抗のＭ個（Ｍは２以上の整数）の電圧分割端子にＭ個の電圧を出力する第１の電圧分割回路と、前記第１の電圧分割回路からのＭ個の各電圧が各入力端子に入力され、基準電圧を生成するための各電圧を各出力端子に出力するＭ個のインピーダンス変換回路と、複数の抵抗素子が直列接続されるラダー抵抗を有し、そのラダー抵抗のＭ個の電圧分割端子にＭ個の前記インピーダンス変換回路の出力端子が接続され、ラダー抵抗のＮ個（Ｎ≧２×Ｍ）の電圧分割端子である基準電圧出力端子に基準電圧を出力する第２の電圧分割回路を含む駆動回路に関係する。
【００３２】
また本発明は、複数の画素と、複数の走査線と、各データ線が第１、第２、第３の色成分用のデータ信号を多重化して伝達する複数のデータ線と、一端が各データ線に接続され他端が第１、第２、第３の色成分用の各画素に接続される複数の第１、第２、第３のデマルチプレクス用スイッチング素子とを有する表示パネルを駆動するための駆動回路であって、前記第１、第２、第３のデマルチプレクス用スイッチング素子をオン・オフ制御するための第１、第２、第３のデマルチプレクス用スイッチング信号を生成するスイッチング信号生成回路を含み、前記スイッチング信号生成回路が、前記第１のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングと、前記第２のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングと、前記第３のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングとを可変に設定する回路を含む駆動回路に関係する。
【００３３】
また本発明は、上記に記載の駆動回路と、前記駆動回路により駆動される表示パネルとを含む電気光学装置に関係する。
【００３４】
【発明の実施の形態】
以下、本実施形態について図面を用いて詳細に説明する。
【００３５】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
１．電気光学装置
図１に、本実施形態の電気光学装置（狭義には液晶装置）の構成例を示す。
【００３７】
この電気光学装置は、表示パネル５１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路５２０（狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、電気光学装置にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３８】
ここで表示パネル５１２（電気光学パネル）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義には画素用スイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の電気光学装置を構成できる。
【００３９】
より具体的には、表示パネル５１２はアクティブマトリクス基板（例えばガラス基板）により構成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜ＧＩ（Ｉは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１〜ＳＪ（Ｊは２以上の自然数）とが配置されている。また、走査線ＧＫ（１≦Ｋ≦Ｉ、Ｋは自然数）とデータ線ＳＬ（１≦Ｌ≦Ｊ、Ｌは自然数）との交差点に対応する位置に画素が設けられ、各画素は、薄膜トランジスタＴＦＴ-ＫＬ（広義には画素用スイッチング素子）、画素電極ＰＥ−ＫＬを含む。
【００４０】
ＴＦＴ-ＫＬのゲート電極は走査線ＧＫに接続され、ＴＦＴ-ＫＬのソース電極はデータ線ＳＬに接続され、ＴＦＴ-ＫＬのドレイン電極は画素電極ＰＥ-ＫＬに接続されている。この画素電極ＰＥ-ＫＬと、画素電極ＰＥ-ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＣＯＭ（コモン電極）との間には、液晶容量ＣＬ-ＫＬ（電気光学物質の容量）及び補助容量ＣＳ-ＫＬが形成されている。そして、ＴＦＴ-ＫＬ、画素電極ＰＥ-ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＣＯＭの間の印加電圧に応じて液晶素子の透過率が変化するようになっている。
【００４１】
なお、対向電極ＣＯＭに与えられる電圧ＶＣＯＭ（第１、第２のコモン電圧）は、電源回路５４２により生成される。また、対向電極ＣＯＭを対向基板上にベタに形成せずに、各走査線に対応するように帯状に形成してもよい。
【００４２】
データ線駆動回路５２０は、画像データに基づいて表示パネル５１２のデータ線Ｓ１〜ＳＪを駆動する。一方、走査線駆動回路５３０は、表示パネル５１２の走査線Ｇ１〜ＧＩを順次走査駆動する。
【００４３】
コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。
【００４４】
より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＣＯＭの電圧ＶＣＯＭの極性反転タイミングの制御を行う。
【００４５】
電源回路５４２は、外部から供給される基準電圧に基づいて、表示パネル５１２の駆動に必要な各種の電圧や、対向電極ＣＯＭの電圧ＶＣＯＭを生成する。
【００４６】
なお、図１では、電気光学装置がコントローラ５４０を含む構成になっているが、コントローラ５４０を電気光学装置の外部に設けてもよい。或いは、コントローラ５４０と共にホストを電気光学装置に含めるようにしてもよい。
【００４７】
また、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の少なくとも１つをデータ線駆動回路５２０に内蔵させてもよい。また、データ線駆動回路５２０、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の一部又は全部を表示パネル５１２上に形成してもよい。
【００４８】
２．データ線電圧の変動
さて、液晶素子には、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動などがある。
【００４９】
ここで、走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（１又は複数の走査線毎）に極性反転される。例えば、第Ｋの走査期間（第Ｋの走査線の選択期間）では正極性の電圧が液晶素子に印加され、第Ｋ＋１の走査期間では負極性の電圧が印加され、第Ｋ＋２の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第Ｋの走査期間では負極性の電圧が液晶素子に印加され、第Ｋ＋１の走査期間では正極性の電圧が印加され、第Ｋ＋２の走査期間では負極性の電圧が印加されるようになる。
【００５０】
そして、この走査ライン反転駆動では、対向電極ＣＯＭの電圧ＶＣＯＭ（以下、コモン電圧と呼ぶ）が走査期間毎に極性反転される。
【００５１】
より具体的には図２に示すように、正極の期間Ｔ１（第１の期間）ではコモン電圧ＶＣＯＭはＶＣ１（第１のコモン電圧）になり、負極の期間Ｔ２（第２の期間）ではＶＣ２（第２のコモン電圧）になる。
【００５２】
ここで、正極の期間Ｔ１は、データ線Ｓ（画素電極）の電圧がコモン電圧ＶＣＯＭよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、データ線Ｓの電圧がコモン電圧ＶＣＯＭよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。また、ＶＣ２は、所与の電圧を基準としてＶＣ１を極性反転した電圧である。
【００５３】
このようにコモン電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図れる。
【００５４】
しかしながら、このようにコモン電圧ＶＣＯＭを極性反転すると、液晶容量ＣＬや補助容量ＣＳやＴＦＴの寄生容量などによる容量カップリング効果により、データ線電圧（画素電極電圧）が変動してしまうという問題が生じる。
【００５５】
この場合、図３に示すような構成の駆動回路を採用すれば、上記のような問題をある程度解消できる。
【００５６】
例えば図３において、基準電圧発生回路６２０はγ補正用のラダー抵抗を含み、複数の基準電圧を発生する。ＤＡＣ６３０（デジタル／アナログ変換回路）は、基準電圧発生回路６２０からの複数の基準電圧を用いて、デジタル階調データ（Ｒ、Ｇ、Ｂ用データ）をアナログ階調電圧に変換する。出力回路６４０は、ＤＡＣ６３０からのアナログ階調電圧をデータ線に出力する。
【００５７】
図３に示す構成の駆動回路では、出力回路６４０が、ボルテージフォロワ接続の演算増幅器（広義にはインピーダンス変換回路）を含み、この演算増幅器により各データ線を駆動する。従って、コモン電圧が極性反転することでデータ線電圧に変動が生じても、この電圧変動を最小限に抑えることができ、図４（Ａ）に示すように、短時間でデータ線電圧（画素電極電圧）を所望の階調電圧に設定できる。
【００５８】
しかしながら、図３の駆動回路では、全てのデータ線に、消費電力が大きい演算増幅器が接続される。このため、消費電力が非常に大きくなってしまうという問題点がある。
【００５９】
そこで本実施形態では図５に示すような構成の駆動回路を採用している。
【００６０】
即ち図５では、出力回路４０は、演算増幅器を含まず、ＤＡＣ３０の出力端子とデータ線との間の接続のオン・オフを行うスイッチング素子などを含む。そして、出力回路４０に演算増幅器を含ませない代わりに、基準電圧発生回路２０に、ボルテージフォロワ接続の演算増幅器（広義にはインピーダンス変換回路）を含ませている。
【００６１】
この図５の構成では、出力回路４０が演算増幅器を含まない。従って、図３の構成に比べて、演算増幅器の個数の分だけ消費電力を低減できる。特に、図５の構成は、データ線の本数が多い場合に低消費電力化の効果が非常に大きくなる。
【００６２】
しかしながら、図５の構成では、出力回路４０が演算増幅器を含まないため、コモン電圧ＶＣＯＭの極性反転によりデータ線電圧（画素電極電圧）に変動が生じた場合に、データ線電圧を短時間で所望の階調電圧に設定することが難しいという問題点がある。即ち、図４（Ｂ）に示すように、データ線の電圧を適正な電圧に戻すのに多くの時間を要してしまい、画素電極ＰＥの電圧が確定するタイミングまでに、データ線電圧を所望の階調電圧に設定できないという問題が生じる。
【００６３】
この場合に、図５に示すように基準電圧発生回路２０に演算増幅器（インピーダンス変換回路）を含ませることで、この問題点を、ある程度解消できる。
【００６４】
しかしながら、図５のように基準電圧発生回路２０に演算増幅器を含ませたとしても、電圧分割端子ＶＴからの基準電圧が階調電圧として全画素に書き込まれている状態でコモン電圧ＶＣＯＭが極性反転すると、データ線が所望の電圧に到達するまでに多くの時間を要してしまう。即ち、所望の電圧に到達するまでの時間が、ラダー抵抗の抵抗値（Ｒ）と寄生容量（ＣＬ、ＣＳ、データ線容量等）とで決まる時定数の分だけ遅れてしまう。そして、このような事態を防止するために、ラダー抵抗の抵抗値を小さくすると、今度は、ラダー抵抗に定常的に流れる電流が増え、基準電圧発生回路２０の消費電力が増えてしまうという問題が生じる。
【００６５】
このように図５の構成は、出力回路４０の消費電力を軽減できるという利点がある反面、データ線電圧（画素電極電圧）の変動を抑えることが困難となったり、基準電圧発生回路２０の消費電力が増えてしまうなどの技術的課題がある。
【００６６】
３．データ信号の多重化
さて、アモルファス（非晶質）シリコンによりＴＦＴが形成される表示パネル（広義には第１の種類の表示パネル）では、図６（Ａ）に示すように、Ｒ、Ｇ、Ｂ（広義には第１、第２、第３の色成分）の各々のデータ線（ソース線）について、これに対応したデータ線出力端子が、ドライバＩＣ（駆動回路）に設けられている。この場合には、各データ線に割り当てられる時間は図４（Ａ）、（Ｂ）に示すように比較的長い。このため、たとえ抵抗や寄生容量によってデータ線電圧の過渡時間が長くなったとしても、画素電極の電圧が確定するタイミングまでには十分な時間の余裕がある。
【００６７】
一方、低温ポリシリコン（多結晶シリコン）によりＴＦＴが形成される表示パネル（広義には第２の種類の表示パネル）では、回路の一部をパネル上に形成できる。このため、ドライバＩＣ、表示パネル間の配線本数を減らすべく、図６（Ｂ）に示すように、Ｒ、Ｇ、Ｂ用のデータ信号を多重化して伝達するデータ線を用いて、表示パネルとドライバＩＣを接続する手法が脚光を浴びている。
【００６８】
即ち、この図６（Ｂ）の手法では、ドライバＩＣ側に、マルチプレクス（multiplex)用スイッチング素子ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢを設ける。そして、このスイッチング素子ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢを用いて、Ｒ、Ｇ、Ｂ用のデータ信号を多重化し、１本のデータ線Ｓを用いて表示パネル側に伝達する。
【００６９】
一方、表示パネル側には、デマルチプレクス(demultiplex)用のスイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢを設ける。そして、１本のデータ線Ｓにより多重化して伝達されるＲ、Ｇ、Ｂ用のデータ信号を、デマルチプレクス用スイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢを用いて分離し、Ｒ、Ｇ、Ｂ用の各画素に伝える。より具体的には、これらのスイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢを、図７（Ａ）に示すようなスイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを用いてオン・オフ制御し、Ｒ、Ｇ、Ｂ用のデータ信号を分離する。なお図７（Ａ）において、ＬＰは水平同期信号（ラッチパルス）である。
【００７０】
この図６（Ｂ）の手法によれば、表示パネル、ドライバＩＣ間の配線本数を減らすことができるため、実装面積を小さくでき、装置をコンパクト化できるという利点がある。
【００７１】
しかしながら、その反面、Ｒ、Ｇ、Ｂの各データ信号に割り当てられる駆動時間が、図６（Ａ）のアモルファスシリコンＴＦＴパネルに比べて、１／３以下になってしまう（いわゆる１／３駆動）。即ち、図６（Ａ）のアモルファスシリコンＴＦＴパネルでは、図７（Ｂ）に示すようにデータ線電圧（画素電極電圧）の過渡時間に許容される時間が長かったが、図６（Ｂ）の低温ポリシリコンＴＦＴパネルでは、図７（Ｃ）に示すように過渡時間に許容される時間が非常に短くなってしまう。従って、画素電極の電圧が確定するタイミングまでの時間に余裕がなく、図５に示すような構成の駆動回路では、データ線の駆動が困難になるという技術的課題があった。
【００７２】
４．本実施形態の手法
以上のような技術的課題を解決するために、本実施形態では次のような手法を採用している。
【００７３】
即ち本実施形態では図８（Ａ）に示すように、デマルチプレクス用スイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢをオン・オフ制御するデマルチプレクス用スイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを生成している。そして、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになるタイミングＴＭ１、ＴＭ３、ＴＭ５や、非アクティブになるタイミングＴＭ２、ＴＭ４、ＴＭ６を可変に制御している。
【００７４】
このようにタイミングＴＭ１〜ＴＭ６を可変に制御することで、図８（Ａ）のＥ１に示すように、スイッチング信号ＲＳＥＬを早めにアクティブにし、スイッチング素子ＤＳＷＲを早めにオンにすることが可能になる。これにより、画素電極電圧が確定するタイミング（ＴＭ２）までの時間に余裕ができ、データ線電圧（画素電極電圧）を所望の階調電圧に設定することが容易になる。
【００７５】
またタイミングＴＭ１〜ＴＭ６を可変に制御することで、図８（Ｂ）のＥ２に示すように、スイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになる期間（ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢがオンになる期間）がオーバラップする期間を設定できる。このようにすれば、このオーバラップ期間において、スイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢの全てがオンになるため、Ｒ用画素電極ＰＥ−ＲのみならずＧ用画素電極ＰＥ−Ｇ、ＰＥ−Ｂにも所与の設定電圧を印加できるようになる。従って、コモン電圧ＶＣＯＭが極性反転することでＲ、Ｇ、Ｂ用画素電極ＰＥ−Ｒ、ＰＥ−Ｇ、ＰＥ−Ｂに電圧変動が生じた場合にも、画素電極電圧を短時間で所望の階調電圧に設定することが容易になる。
【００７６】
より具体的には本実施形態では図８（Ｂ）のＥ２に示すＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬのオーバラップ期間において、図９のＦ１に示すように、マルチプレクス用スイッチング信号ＲＭＵＸ、ＧＭＵＸ、ＢＭＵＸの少なくとも１つ（例えばＲＭＵＸ）をアクティブにする。そして、マルチプレクス用スイッチング素子ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢの少なくとも１つ（例えばＭＳＷＲ）をオンにする。
【００７７】
すると図９のＦ２に示すように、基準電圧発生回路２０が含む演算増幅器により、画素電極ＰＥ−Ｒ、ＰＥ−Ｇ、ＰＥ−Ｂに設定電圧（基準電圧）が印加される。別の言い方をすれば、画素電極ＰＥ−Ｒ、ＰＥ−Ｇ、ＰＥ−Ｂに蓄積された電荷を、図９のＦ２に示す経路で基準電圧発生回路２０の電源側に抜くことができる。これにより、画素電極ＰＥ−Ｒ、ＰＥ−Ｇ、ＰＥ−Ｂを所望の階調電圧に設定することが容易化される。
【００７８】
なお、図９では、基準電圧発生回路２０が含む演算増幅器を利用して、オーバラップ期間において画素電極ＰＥ−Ｒ、ＰＥ−Ｇ、ＰＥ−Ｂに設定電圧（基準電圧）に印加しているが、このような演算増幅器を用いないで設定電圧を印加してもよい。例えば、基準電圧発生回路２０に演算増幅器を設けずに、基準電圧発生回路２０が含むラダー抵抗の分割電圧（基準電圧）を、オーバラップ期間において画素電極ＰＥ−Ｒ、ＰＥ−Ｇ、ＰＥ−Ｂに印加してもよい。或いは、オーバラップ期間において、ノードＮ１、Ｎ２、Ｎ３に所与の設定電圧（例えばコモン電圧と同位相の電圧）を直接印加するようにしてもよい。
【００７９】
なお、本実施形態では、図８（Ａ）、（Ｂ）のタイミングＴＭ１〜ＴＭ６を可変に制御することで、信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが互いにノンオーバラップになるように設定してもよい。
【００８０】
５．駆動回路の構成
図１０に、本実施形態の駆動回路（データ線駆動回路）の構成例を示す。
【００８１】
この駆動回路は、データラッチ１０、レベルシフタ１２、バッファ１４を含む。また、基準電圧発生回路２０、ＤＡＣ３０（デジタル／アナログ変換回路、電圧選択回路、電圧生成回路）、出力回路４０、スイッチング信号生成回路５０を含む。なお、駆動回路にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００８２】
図１０において、データラッチ１０は、表示メモリであるＲＡＭからのデータをラッチする。レベルシフタ１２は、データラッチ１０の出力の電圧レベルをシフトする。バッファ１４は、レベルシフタ１２からのデータをバッファリングして、デジタル階調データとしてＤＡＣ３０に出力する。
【００８３】
基準電圧発生回路２０は、階調電圧を生成するための複数の基準電圧を発生する。より具体的には、この基準電圧発生回路２０は、複数の抵抗素子が直列接続されるラダー抵抗を有する。そして、ラダー抵抗の電圧分割端子（基準電圧発生端子）に基準電圧を発生する。
【００８４】
この場合、基準電圧発生回路２０には、図５に示すようなインピーダンス変換回路（狭義にはボルテージフォロワ接続の演算増幅器）を含ませることが望ましい。より具体的には、基準電圧発生回路２０に第１、第２の電圧分割回路を含ませ、第１の電圧分割回路が有するラダー抵抗のＭ個（Ｍ≧２）の電圧分割端子からのＭ個（例えば７個）の電圧を、Ｍ個のインピーダンス変換回路の入力端子に入力する。また、第２の電圧分割回路が有するラダー抵抗のＭ個の電圧分割端子に、Ｍ個のインピーダンス変換回路の出力端子を接続すると共に、そのラダー抵抗のＮ個（Ｎ≧２×Ｍ）の電圧分割端子である基準電圧出力端子に、Ｎ個（例えば６４個）の基準電圧を出力するようにする。
【００８５】
ＤＡＣ３０は、基準電圧発生回路２０からの複数の基準電圧を用いて、バッファ１４からのデジタル階調データをアナログ階調電圧に変換する。より具体的には、デジタル階調データをデコードし、デコード結果に基づいて、複数の基準電圧のいずれかを選択し、選択した基準電圧をアナログ階調電圧として出力回路４０に出力する。このＤＡＣ３０が有するデコーダはＲＯＭなどを用いて実現できる。
【００８６】
出力回路４０は、ＤＡＣ３０からのアナログ階調電圧をデータ線に伝達する回路である。より具体的には、この出力回路４０には、ＤＡＣ３０の出力端子とデータ線Ｓ１〜ＳＪとの間の接続のオン・オフ制御を行うスイッチング素子（コモン電圧の極性反転時にデータ線をハイインピーダンス状態に設定するためのスイッチング素子）を含ませることができる。また、出力回路４０には、図６（Ｂ）、図９で説明したようなスイッチング素子ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢ（広義には第１、第２、第３のマルチプレクス用スイッチング素子）を含ませることができる。
【００８７】
スイッチング信号生成回路５０は、基準電圧発生回路２０、ＤＡＣ３０、出力回路４０が有する種々のスイッチング素子をオン・オフ制御するためのスイッチング信号を生成する。
【００８８】
より具体的にはスイッチング信号生成回路５０は、図６（Ｂ）、図９で説明したようなスイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢ（広義には第１、第２、第３のデマルチプレクス用スイッチング素子）をオン・オフ制御するためのスイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬ（広義には第１、第２、第３のデマルチプレクス用スイッチング信号）を生成する。
【００８９】
そして、スイッチング信号生成回路５０は、図８（Ｂ）で説明したように、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになる期間がオーバラップする期間が設定されるように、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを生成する。これは、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになるタイミング及び非アクティブになるタイミング（図８（Ｂ）のＴＭ１〜ＴＭ６）を可変に設定する回路（レジスタ、カウンタ、比較回路等）をスイッチング信号生成回路５０に含ませることで実現できる。
【００９０】
なお、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬのオーバラップ期間は、コモン電圧の極性反転タイミングと、画素電極へのデータ信号の書き込みが確定するタイミング（図８（Ｂ）のＴＭ２、ＴＭ４、ＴＭ６のタイミング）の間に、設定することが望ましい。
【００９１】
また、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬのオーバラップ期間において、出力回路４０が所与の設定電圧をデータ線に出力することが望ましい。この設定電圧は、コモン電圧の極性反転によるデータ線電圧の変動を元に戻すための電圧である。この設定電圧は、図９で説明したような基準電圧発生回路２０からの基準電圧でもよいし、コモン電圧ＶＣＯＭと同位相の電圧（ＶＣＯＭと同じタイミングでアクティブになると共に非アクティブになる電圧）でもよい。
【００９２】
６．出力回路
図１１（Ａ）に出力回路４０の構成例を示す。
【００９３】
この出力回路４０は、マルチプレクス用スイッチング素子ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢを含む。これらのスイッチング素子ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢは、一端がＧＯＵＴ端子（マルチプレクス用データ線端子）に接続され、他端がノードＮ１、Ｎ２、Ｎ３に接続される。そして、これらのＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢは、スイッチング信号生成回路５０により生成されるマルチプレクス用スイッチング信号ＲＭＵＸ、ＧＭＵＸ、ＢＭＵＸによりオン・オフ制御される。
【００９４】
また出力回路４０は、ＲＯＵＴ用（第１の色成分出力用）、ＢＯＵＴ用（第３の色成分用出力）のスイッチング素子ＳＷＲ、ＳＷＢを含む。これらのスイッチング素子ＳＷＲ、ＳＷＢは、一端がＲＯＵＴ端子、ＢＯＵＴ端子に接続され、他端がノードＮ１、Ｎ３に接続される。そして、これらのＳＷＲ、ＳＷＢは、スイッチング信号生成回路５０により生成されるスイッチング信号ＳＲ、ＳＢによりオン・オフ制御される。なお、ＧＯＵＴ用（第２の色成分出力用）のスイッチング素子は、マルチプレクス用スイッチング素子ＭＳＷＧにより兼用される。
【００９５】
スイッチング素子ＳＷＲ、ＭＳＷＧ、ＳＷＢは、図６（Ａ）に示すようなアモルファスシリコンＴＦＴパネルを使用する場合に用いられる。即ち、アモルファスシリコンＴＦＴパネルを用いる場合には、データ信号のマルチプレクス処理は不要になるため、マルチプレクス用スイッチング素子ＭＳＷＲ、ＭＳＷＢは常にオフになる。そして、スイッチング素子ＳＷＲ、ＭＳＷＧ、ＳＷＢがオン・オフ制御されて、Ｒ用、Ｇ用、Ｂ用のデータ信号（階調電圧）が、ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴ端子（Ｒ用、Ｇ用、Ｂ用のデータ線）を介して、アモルファスシリコンＴＦＴパネルに供給される。
【００９６】
出力回路４０は、スイッチング素子ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢ（広義には第１、第２、第３の電圧印加用スイッチング素子）を含む。これらのスイッチング素子ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢは、一端が、ノードＮ１、Ｎ２、Ｎ３に接続され、他端が、論理回路６２、６４、６６の出力に接続される。これらのＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢは、スイッチング信号生成回路５０により生成されるスイッチング信号ＳＰＴによりオン・オフ制御される。
【００９７】
論理回路６２、６４、６６には、信号ＳＣＯＭ、ＰＴ、ＸＤ５、ＣＯＬ８が入力される。ここで、信号ＳＣＯＭは、コモン電圧ＶＣＯＭと同位相の電圧の信号（ＶＣＯＭと同じタイミングでアクティブ、非アクティブになる信号）である。信号ＰＴは、パーシャルモード（部分表示）時にアクティブになる信号である。信号ＸＤ５は、デジタル階調データの最上位ビット信号である。信号ＣＯＬ８は、８色カラーモード時にアクティブになる信号である。
【００９８】
例えばパーシャルモード時には、信号ＰＴがアクティブ（Ｈレベル）になり、信号ＳＣＯＭの電圧が、論理回路６２、６４、６６からスイッチング素子ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢを介して、データ線（ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴ）に伝わるようになる。これにより、データ線に繋がる画素が非表示状態になり、パーシャル表示（パーシャル非表示エリア）を実現できる。また、これらのスイッチング素子ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢを利用して、後述するように、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬのオーバラップ期間において、所与の設定電圧（コモン電圧と同位相の電圧）を、データ線に印加することも可能になる。
【００９９】
また、８色カラーモード時には、信号ＣＯＬ８がアクティブ（Ｈレベル）になり、信号ＸＤ５が、論理回路６２、６４、６６からスイッチング素子ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢを介してデータ線に伝わるようになる。これにより、８色カラーによる表示を実現できる。
【０１００】
出力回路４０は、スイッチング素子ＤＡＣＳＷＲ、ＤＡＣＳＷＧ、ＤＡＣＳＷＢを含む。これらのスイッチング素子ＤＡＣＳＷＲ、ＤＡＣＳＷＧ、ＤＡＣＳＷＢは、一端がノードＮ１、Ｎ２、Ｎ３に接続され、他端が、ＤＡＣ３０のＲ用、Ｇ用、Ｂ用のアナログ階調電圧出力端子に接続される。これらのＤＡＣＳＷＲ、ＤＡＣＳＷＧ、ＤＡＣＳＷＢは、スイッチング信号生成回路５０により生成されるスイッチング信号ＳＤＡＣによりオン・オフ制御される。
【０１０１】
例えば、スイッチング素子ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢがオンになる時に、スイッチング素子ＤＡＣＳＷＲ、ＤＡＣＳＷＧ、ＤＡＣＳＷＢをオフにすることで、これらのスイッチング素子の出力が衝突する事態を防止できる。
【０１０２】
また、コモン電圧の極性反転タイミングにおいてＤＡＣＳＷＲ、ＤＡＣＳＷＧ、ＤＡＣＳＷＢ（或いはＳＷＲ、ＭＳＷＧ、ＳＷＢ）をオフにすることで、図１２に示すように、ＶＣＯＭの極性反転タイミングを含む所与の期間において、データ線をハイインピーダンス状態に設定できる。このようにすれば、対向電圧ＶＣＯＭの極性反転により駆動回路の出力端子側に流れ込んで来る電荷を、電源側に戻すことが可能になり、低消費電力化を実現できる。
【０１０３】
なお、本実施形態で説明するスイッチング素子は、図１１（Ｂ）に示すようなＮ型トランジスタやＰ型トランジスタで実現してもよいし、図１１（Ｃ）に示すようなトランスファーゲート（Ｎ型トランジスタとＰ型トランジスタのドレイン領域及びソース領域を互いに接続することで構成されるゲート）により実現してもよい。
【０１０４】
７．スイッチング信号生成回路
さて、本実施形態では図１１（Ａ）に示すように、表示パネルにデマルチプレクス用のスイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢが設けられている。これらのスイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢは、一端がデータ線Ｓに接続され、他端がＲ、Ｇ、Ｂ用（広義には第１、第２、第３の色成分用）の各画素に接続されている。即ち、ＴＦＴ（画素用スイッチング素子）を介してＲ、Ｇ、Ｂ用の画素電極（図９のＰＥ−Ｒ、ＰＥ−Ｇ、ＰＥ−Ｂ）に接続されている。そして、これらのＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢは、スイッチング信号生成回路５０により生成されるデマルチプレクス用スイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬによりオン・オフ制御される。
【０１０５】
図１３に、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬなどの各種信号のタイミング波形例を示す。
【０１０６】
図１３では、ＶＣＯＭの極性反転タイミング（水平走査期間の開始タイミング）からＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになるまでの期間Ｔ１、Ｔ３、Ｔ５と、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになってから非アクティブになるまでの期間Ｔ２、Ｔ４、Ｔ６を可変設定できる。また、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが非アクティブになってから、ＲＭＵＸ、ＧＭＵＸ、ＢＭＵＸが非アクティブになるまでの期間Ｔ９や、ＲＭＵＸ、ＧＭＵＸが非アクティブになってからＧＭＵＸ、ＢＭＵＸがアクティブになるまでの期間Ｔ１０も可変設定できる。なお、ＲＭＵＸはＲＳＥＬと同じタイミングでアクティブになる。
【０１０７】
このように期間Ｔ１〜Ｔ６を可変に設定できることで、図１３のＨ１に示すように、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬのアクティブ期間がオーバラップする期間を設定できるようになる。
【０１０８】
図１４に信号のタイミング波形の他の例を示す。
【０１０９】
図１４では、図１３のＴ１〜Ｔ６、Ｔ９、Ｔ１０に加えて、ＶＣＯＭの極性反転タイミングからスイッチング信号ＳＰＴがアクティブになるまでの期間Ｔ７と、ＳＰＴがアクティブになってから非アクティブになるまでの期間Ｔ８を可変設定できる。
【０１１０】
そして、図１４のＩ１に示すように、スイッチング信号ＳＰＴがアクティブになると、図１１（Ａ）に示す電圧印加用スイッチング素子ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢがオンになる。そして、スイッチング信号ＳＰＴがアクティブになる期間において、図１４のＩ２に示すようにパーシャルモード信号ＰＴもアクティブになっている。これにより、ノードＮ１、Ｎ２、Ｎ３に対して、信号ＳＣＯＭの電圧（ＶＣＯＭと同位相の電圧）が印加されるようになる。そして、この期間において、図１４のＩ３〜Ｉ８に示すように、スイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬ、ＲＭＵＸ、ＧＭＵＸ、ＢＭＵＸもアクティブになっており、これにより図１１（Ａ）のスイッチング素子ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢ、ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢもオンになる。この結果、Ｒ用、Ｇ用、Ｂ用の全ての画素電極に対して、ＳＣＯＭの電圧（ＶＣＯＭと同位相の電圧）が印加されるようになり、ＶＣＯＭの極性反転により変動した画素電極電圧を、ＳＣＯＭの電圧に設定できるようになる。
【０１１１】
なお、本実施形態では、図１３のＨ１、図１４のＩ９に示すように、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになる期間のオーバラップ期間が、コモン電圧ＶＣＯＭの極性反転タイミングと、画素電極へのデータ信号の書き込みが確定するタイミング（ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが非アクティブになるタイミング）の間に設定されている。
【０１１２】
図１５に、図１３、図１４に示すスイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを生成するスイッチング信号生成回路５０の構成例を示す。
【０１１３】
カウンタ７０は、そのクロック端子に信号ＤＣＬＫ（ドットクロック）が入力され、そのリセット端子に信号ＲＥＳが入力される。ここでＤＣＬＫは、期間をカウントするためのクロック信号であり、信号ＲＥＳは、ＶＣＯＭの極性反転タイミングでアクティブになるパルス信号である。
【０１１４】
レジスタＲＥＧ１〜ＲＥＧ８は、図１３、図１４の期間Ｔ１〜Ｔ８を設定するためのレジスタである。これらのレジスタＲＥＧ１〜ＲＥＧ８への期間Ｔ１〜Ｔ８の設定は、図１に示すコントローラ５４０や、外部に設けられたＣＰＵ（処理部）により行うことができる。
【０１１５】
比較回路ＣＯＭＰ１〜ＣＯＭＰ８は、その第１の入力端子Ａに、カウンタ７０の出力（カウント値）が入力され、その第２の入力端子Ｂに、レジスタＲＥＧ１〜ＲＥＧ８の出力（Ｔ１〜Ｔ８）が入力され、これらの入力値を比較する。そして、比較回路ＣＯＭＰ１〜ＣＯＭＰ８の出力ＣＱは、カウンタ７０の出力（カウント値）とレジスタＲＥＧ１〜ＲＥＧ８の出力（Ｔ１〜Ｔ８）が一致した時にアクティブになる。
【０１１６】
ＲＳ型フリップフロップＲＳ１〜ＲＳ４は、そのセット端子Ｓに、比較回路ＣＯＭＰ１、ＣＯＭＰ３、ＣＯＭＰ５、ＣＯＭＰ７の出力ＣＱが入力され、そのリセット端子Ｒに、比較回路ＣＯＭＰ２、ＣＯＭＰ４、ＣＯＭＰ６、ＣＯＭＰ８の出力ＣＱが入力される。そしてＲＳ型フリップフロップＲＳ１〜ＲＳ４の出力ＲＱは、セット端子Ｓの入力がアクティブになった時にアクティブ（Ｈレベル）になり、リセット端子Ｒの入力がアクティブになった時に非アクティブ（Ｌレベル）になる。
【０１１７】
ＯＲ（論理和）回路７２、７４、７６は、その第１の入力端子にＲＳフリップフロップＲＳ１、ＲＳ２、ＲＳ３の出力ＲＱが入力され、その第２の入力端子にＲＳフリップフロップＲＳ４の出力ＲＱが入力され、スイッチング信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを出力する。
【０１１８】
スイッチング信号生成回路５０に図１５に示すような回路を設けることで、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬ（第１、第２、第３のデマルチプレクス用スイッチング信号）がアクティブになるタイミングや非アクティブになるタイミングを可変に設定できるようになる。
【０１１９】
図１６、図１７に、信号のタイミング波形の他の例を示す。
【０１２０】
図１６、図１７では、ＧＳＥＬ、ＢＳＥＬが非アクティブになるタイミングが、ＧＭＵＸ、ＢＭＵＸがアクティブになってからＧＳＥＬ、ＢＳＥＬが非アクティブになるまでの期間Ｔ４、Ｔ６により設定されている。なお、図１６では、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが同じタイミングでアクティブになるように設定されている。このようにすることで、図１３で必要であった期間Ｔ３、Ｔ５の設定が不要になり、図５のレジスタＲＥＧ３、ＲＥＧ５を省略できるようになる。
【０１２１】
８．基準電圧発生回路
図１８に、基準電圧発生回路２０の構成例を示す。
【０１２２】
この基準電圧発生回路２０は、その７個の電圧分割端子（広義にはＭ個の電圧分割端子）に電圧Ｖ０’、Ｖ４’、Ｖ１３’、Ｖ３１’、Ｖ５０’、Ｖ５９’、Ｖ６３’（広義にはＭ個の電圧）を出力する第１の電圧分割回路８０を含む。
【０１２３】
また基準電圧発生回路２０は、第１の電圧分割回路からの電圧Ｖ０’、Ｖ４’、Ｖ１３’、Ｖ３１’、Ｖ５０’、Ｖ５９’、Ｖ６３’が各入力端子に入力されるボルテージフォロワ接続の演算増幅器ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５、ＯＰ６、ＯＰ７（広義にはＭ個のインピーダンス変換回路）を含む。これらの演算増幅器ＯＰ１〜ＯＰ７は、基準電圧ＧＶ０〜ＧＶ６３を生成するための電圧Ｖ０、Ｖ４、Ｖ１３、Ｖ３１、Ｖ５０、Ｖ５９、Ｖ６３を出力端子に出力する。
【０１２４】
また基準電圧発生回路２０は、その７個の電圧分割端子（広義にはＭ個の電圧分割端子）に演算増幅器ＯＰ１〜ＯＰ７の出力端子が接続され、その６４個の電圧分割端子（広義にはＮ個の電圧分割端子）である基準電圧出力端子に基準電圧を出力する第２の電圧分割回路９０を含む。
【０１２５】
なお、図１９に示すように、基準電圧発生回路２０に、第１の電圧分割回路８０を設ける一方で、第２の電圧分割回路９０を設けない構成にしてもよい。
【０１２６】
即ち、図１９では、第１の電圧分割回路８０が電圧Ｖ０’〜Ｖ６３’を電圧分割端子に出力する。そして、演算増幅器ＯＰ１〜ＯＰ６４（インイーダンス変換回路）の入力端子には、これらの電圧Ｖ０’〜Ｖ６３’が入力される。そして、演算増幅器ＯＰ１〜ＯＰ６４は、基準電圧出力端子に基準電圧ＧＶ０〜ＧＶ６３を出力する。
【０１２７】
図２０に、第１の電圧分割回路８０の構成例を示す。
【０１２８】
この第１の電圧分割回路８０は、複数の抵抗素子Ｒ１〜Ｒ１２が電源ＶＤＤＲ、ＶＳＳ間に直列接続されるラダー抵抗８２を有する。そして、そのラダー抵抗８２の電圧分割端子ＶＴ１１〜ＶＴ１７に電圧Ｖ０’、Ｖ４’、Ｖ１３’、Ｖ３１’、Ｖ５０’、Ｖ５９’、Ｖ６３’を出力する。
【０１２９】
なお図２０において、電圧分割端子ＶＴ１２〜ＶＴ１６は、抵抗Ｒ２〜Ｒ１０の各８個のタップから任意のタップを選択することができる電圧分割端子である。どのタップを用いるかは、レジスタ（４ビット）の設定により選択できる。そして、どのタップを選択するかによって、種々のγ補正特性を得ることができる。
【０１３０】
図２１に、第１の電圧分割回路８０の他の構成例を示す。
【０１３１】
図２１の第１の電圧分割回路８０は、抵抗素子ＲＰ１〜ＲＰ１２が直列接続される正極性用のラダー抵抗８４と、抵抗素子ＲＭ１〜ＲＭ１２が直列接続される負極性用のラダー抵抗８６を有する。
【０１３２】
そして、正極性用のラダー抵抗８４は、コモン電圧ＶＣＯＭが正極性となる期間（図２の期間Ｔ１）において使用される。一方、負極性用のラダー抵抗８６は、ＶＣＯＭが負極性となる期間（図２の期間Ｔ２）において使用される。
【０１３３】
より具体的には、ＶＣＯＭの正極期間においては、スイッチング素子ＳＷＰがオンになり、ＳＷＭがオフになる。また、ＶＤＤＲには正極性の電圧が与えられる。そして、スイッチング素子ＳＷＰＭ２〜ＳＷＰＭ７が、正極性用のラダー抵抗８４の電圧分割端子ＶＴＰ１２〜ＶＴＰ１７と演算増幅器ＯＰ１〜ＯＰ７の入力端子とを接続する。
【０１３４】
一方、ＶＣＯＭの負極期間においては、スイッチング素子ＳＷＭがオンになり、ＳＷＰがオフになる。また、ＶＤＤＲには負極性の電圧が与えられる。そして、スイッチング素子ＳＷＰＭ２〜ＳＷＰＭ７が、負極性用のラダー抵抗８６の電圧分割端子ＶＴＭ１２〜ＶＴＭ１７と演算増幅器ＯＰ１〜ＯＰ７の入力端子とを接続する。
【０１３５】
一般的に、ＶＣＯＭの正極期間と負極期間とではγ補正特性（階調特性）が非対称になる。そして、このようにγ補正特性が非対称になる場合にも、図２１のように正極性用、負極性用のラダー抵抗８４、８６を設ければ、ＶＣＯＭの正極期間、負極期間の各期間に最適なγ補正を行うことが可能になる。
【０１３６】
図２２に、第２の電圧分割回路９０の構成例を示す。
【０１３７】
この第２の電圧分割回路９０は、複数の抵抗素子Ｒ２１〜Ｒ２６が直列接続されるラダー抵抗９２を有する。そして、そのラダー抵抗９２の電圧分割端子ＶＴＲ０、ＶＴＲ４、ＶＴＲ１３、ＶＴＲ３１、ＶＴＲ５０、ＶＴＲ５９、ＶＴＲ６３（広義にはＭ個の電圧分割端子）には、演算増幅器ＯＰ１〜ＯＰ７の出力端子が接続される。また、そのラダー抵抗９２の電圧分割端子ＶＴＲ０〜ＶＴＲ６３（広義にはＮ個の電圧分割端子）である基準電圧出力端子に、基準電圧ＧＶ０〜ＧＶ６３を出力する。
【０１３８】
なお、電圧分割端子ＶＴＲ［１：３］、ＶＴＲ［５：１２］・・・は、図２３に示すように、抵抗素子Ｒ２１、Ｒ２２・・・・を更に抵抗分割することで得られる端子である。
【０１３９】
図２２に示す構成の第２の電圧分割回路９０によれば、インピーダンス変換機能を有する演算増幅器ＯＰ１〜ＯＰ７を利用して、基準電圧ＧＶ０〜ＧＶ６３を供給できる。従って、電圧分割端子ＶＴＲ０〜ＶＴＲ６３での出力インピーダンスを低くできる。この結果、図９のように出力回路４０に演算増幅器を設けない構成の場合にも、比較的短時間で、データ線電圧（画素電極電圧）を所望の階調電圧に設定することが容易になる。
【０１４０】
図２４に、第２の電圧分割回路９０の他の構成例を示す。
【０１４１】
この第２の電圧分割回路９０は、抵抗素子ＲＬ２１〜ＲＬ２６が直列接続される低抵抗（例えば１０ＫΩ）の第１のラダー抵抗９４と、抵抗素子ＲＨ２１〜ＲＨ２６が直列接続される高抵抗（例えば２０ＫΩ）の第２のラダー抵抗９６を含む。
【０１４２】
また第２の電圧分割回路９０は、第１の抵抗切替用スイッチング部１００を含む。この第１の抵抗切替用スイッチング部１００は、第１のラダー抵抗９４の７個（広義にはＭ個）の電圧分割端子ＶＴＬ０、ＶＴＬ４、ＶＴＬ１３、ＶＴＬ３１、ＶＴＬ５０、ＶＴＬ５９、ＶＴＬ６３と、第２のラダー抵抗９６の７個（広義にはＭ個）の電圧分割端子ＶＴＨ０、ＶＴＨ４、ＶＴＨ１３、ＶＴＨ３１、ＶＴＨ５０、ＶＴＨ５９、ＶＴＨ６３のいずれかを、演算増幅器ＯＰ１〜ＯＰ７（インピーダンス変換回路）の出力端子に接続するスイッチング素子群を含む。
【０１４３】
また第２の電圧分割回路９０は、第２の抵抗切替用スイッチング部１０２を含む。この第２の抵抗切替用スイッチング部１０２は、第１のラダー抵抗９４の６４個（広義にはＮ個）の電圧分割端子ＶＴＬ０〜ＶＴＬ６３と、第２のラダー抵抗９６の６４個（広義にはＮ個）の電圧分割端子ＶＴＨ０〜ＶＴＨ６３のいずれかを、６４個（広義にはＮ個）の基準電圧ＧＶ０〜ＧＶ６３の出力端子に接続するスイッチング素子群を含む。
【０１４４】
なお、第１、第２の抵抗切替用スイッチング部１００、１０２は、演算増幅器ＯＰ１、ＯＰ７の出力端子を、基準電圧ＧＶ０、ＧＶ６３の出力端子に直接に接続するためのスイッチング素子も含む。
【０１４５】
また、図２４のスイッチング素子ＳＷＲＬは、低抵抗の第１のラダー抵抗９４を使用する時にオンになり、高抵抗の第２のラダー抵抗９６を使用する時にオフになる。一方、スイッチング素子ＳＷＲＨは、高抵抗の第２のラダー抵抗９６を使用する時にオンになり、低抵抗の第１のラダー抵抗９４を使用する時にオフになる。これらのスイッチング素子ＳＷＲＬ、ＳＷＲＨを設けることで、無駄な電流が第１、第２のラダー抵抗９４、９６に流れるのを防止でき、低消費電力化を図れる。
【０１４６】
また、図２４のスイッチング素子ＳＷＶＳＳは、演算増幅器ＯＰ７の出力Ｖ６３を基準電圧ＧＶ６３として使用せずに、電源ＶＳＳの電圧を基準電圧ＧＶ６３として使用する場合にオンになる。
【０１４７】
図２４に示すような低抵抗の第１のラダー抵抗９４と高抵抗の第２のラダー抵抗９６を設け、状況に応じて第１、第２のラダー抵抗９４、９６を切り替えて使用することで、駆動能力の向上と低消費電力化を両立できるようになる。
【０１４８】
例えば図２５では、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬのアクティブ期間のオーバラップ期間（オーバラップ期間の前半）において、低抵抗の第１のラダー抵抗９４を使用している。一方、オーバラップ期間の後半及びオーバラップ期間終了後の期間においては、高抵抗の第２のラダー抵抗９６を使用する。別の言い方をすれば、駆動期間（例えばＶＣＯＭの極性反転タイミング間の期間）の前半期間では、低抵抗の第１のラダー抵抗９４を使用し、駆動期間の後半期間では、高抵抗の第２のラダー抵抗９６を使用する。
【０１４９】
より具体的には、オーバラップ期間（駆動期間の前半期間）においては、第１の抵抗切替用スイッチング部１００が、低抵抗の第１のラダー抵抗９４の７個の電圧分割端子ＶＴＬ０、ＶＴＬ４、ＶＴＬ１３、ＶＴＬ３１、ＶＴＬ５０、ＶＴＬ５９、ＶＴＬ６３を演算増幅器ＯＰ１〜ＯＰ７の出力端子に接続する。また、第２の抵抗切替用スイッチング部１０２が、第１のラダー抵抗９４の６４個の電圧分割端子ＶＴＬ０〜ＶＴＬ６３を、基準電圧ＧＶ０〜ＧＶ６３の出力端子に接続する。
【０１５０】
一方、オーバラップ期間の後半期間及びオーバラップ期間終了後の期間（駆動期間の後半期間）においては、第２の抵抗切替用スイッチング部１０２が、高抵抗の第２のラダー抵抗９６の７個の電圧分割端子ＶＴＨ０、ＶＴＨ４、ＶＴＨ１３、ＶＴＨ３１、ＶＴＨ５０、ＶＴＨ５９、ＶＴＨ６３を演算増幅器ＯＰ１〜ＯＰ７の出力端子に接続する。また、第２の抵抗切替用スイッチング部１０２が、第２のラダー抵抗９６の６４個の電圧分割端子ＶＴＨ０〜ＶＴＨ６３を、基準電圧ＧＶ０〜ＧＶ６３の出力端子に接続する。
【０１５１】
低抵抗の第１のラダー抵抗９４を使用すると、基準電圧出力端子の出力インピーダンスを低くできるという利点がある反面、ラダー抵抗に定常的に流れる電流が増加するという不利点がある。一方、高抵抗の第２のラダー抵抗９６を使用すると、ラダー抵抗に定常的に流れる電流を減少できるという利点がある反面、基準電圧出力端子の出力インピーダンスが高くなるという不利点がある。
【０１５２】
図２５に示すように、第１、第２のラダー抵抗９４、９６を切り替えて使用するようにすれば、ラダー抵抗に流れる電流を最小限に抑えながら、基準電圧出力端子の出力インピーダンスをできる限り低くすることが可能になる。
【０１５３】
なお、図２６に、第１、第２のラダー抵抗９４、９６の切り替え手法の他の例を示す。図２６では、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブになる期間の前半期間においては、低抵抗の第１のラダー抵抗９４を使用し、アクティブ期間の後半期間においては、高抵抗の第２のラダー抵抗９６を使用している。前半期間において低抵抗の第１のラダー抵抗９４を使用することで、データ線電圧（画素電極電圧）を所望の設定電圧（階調電圧）に短時間で近づけることができる。そして、後半期間において高抵抗の第２のラダー抵抗９６を使用することで、ラダー抵抗に流れる電流を減らすことができ、消費電流を低減できる。
【０１５４】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５５】
例えば、本実施形態では、ＴＦＴを用いたアクティブマトリクス型液晶装置に本発明の駆動回路を適用する場合について説明したが、本発明はこれに限定されない。例えば、アクティブマトリクス型液晶装置以外の液晶装置に本発明の駆動回路を適用したり、エレクトロルミネッセンス（ＥＬ）装置、有機ＥＬ装置、プラズマディスプレイ装置などの電気光学装置に本発明の駆動回路を適用することも可能である。
【０１５６】
また、駆動回路の構成も図１０〜図２４で説明した構成に限定されず、これらと均等な種々の構成を採用できる。
【０１５７】
また、本発明は、走査ライン反転駆動に限らず、他の反転駆動方式を採用する場合にも適用可能である。
【０１５８】
また、明細書中の記載において広義な用語（インピーダンス変換回路、画素用スイッチング素子、電気光学物質、電気光学装置、第１、第２、第３の色成分、第１、第２、第３のデマルチプレクス用スイッチング素子、第１、第２、第３のデマルチプレクス用スイッチング信号、第１、第２、第３のマルチプレクス用スイッチング素子、第１、第２、第３のマルチプレクス用スイッチング信号等）として引用された用語（演算増幅器、ＴＦＴ、液晶素子、液晶装置、Ｒ、Ｇ、Ｂ、ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢ、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬ、ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢ、ＲＭＵＸ、ＧＭＵＸ、ＢＭＵＸ等）は、明細書中の他の記載においても広義な用語に置き換えることができる。
【０１５９】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】電気光学装置（液晶装置）の構成例を示すブロック図である。
【図２】走査ライン反転駆動について説明するための図である。
【図３】出力回路に演算増幅器を含ませた構成の駆動回路について説明するための図である。
【図４】図４（Ａ）、（Ｂ）は、データ線電圧の変動について説明するための図である。
【図５】出力回路に演算増幅器を含ませない構成の駆動回路について説明するための図である。
【図６】図６（Ａ）、（Ｂ）は、アモルファスシリコンＴＦＴパネルや低温ポリシリコンＴＦＴパネルでのデータ線の接続手法について説明するための図である。
【図７】図７（Ａ）、（Ｂ）、（Ｃ）は、Ｒ、Ｇ、Ｂ用のデータ信号を多重化して伝送する手法とその問題点について説明するための図である。
【図８】図８（Ａ）、（Ｂ）は、デマルチプレクス用スイッチング信号をアクティブにするタイミングと非アクティブにするタイミングを可変制御する手法について説明するための図である。
【図９】デマルチプレクス用スイッチング信号のアクティブ期間のオーバラップ期間において、データ線に所与の設定電圧を印加する手法について説明するための図である。
【図１０】駆動回路の構成例を示す図である。
【図１１】図１１（Ａ）、（Ｂ）、（Ｃ）は、出力回路及びスイッチング素子の構成例を示す図である。
【図１２】コモン電圧の極性反転タイミング時にデータ線をハイインピーダンス状態に設定する手法について説明するための図である。
【図１３】デマルチプレクス用スイッチング信号などの各種信号のタイミング波形例を示す図である。
【図１４】デマルチプレクス用スイッチング信号などの各種信号のタイミング波形例を示す図である。
【図１５】スイッチング信号生成回路の構成例を示す図である。
【図１６】デマルチプレクス用スイッチング信号などの各種信号のタイミング波形例を示す図である。
【図１７】デマルチプレクス用スイッチング信号などの各種信号のタイミング波形例を示す図である。
【図１８】基準電圧発生回路の構成例を示す図である。
【図１９】基準電圧発生回路の他の構成例を示す図である。
【図２０】第１の電圧分割回路の構成例を示す図である。
【図２１】第１の電圧分割回路の他の構成例を示す図である。
【図２２】第２の電圧分割回路の構成例を示す図である。
【図２３】電圧分割端子について説明するための図である。
【図２４】第２の電圧分割回路の他の構成例を示す図である。
【図２５】第１、第２のラダー抵抗の切り替え手法について説明するためのタイミング波形例を示す図である。
【図２６】第１、第２のラダー抵抗の切り替え手法について説明するための他のタイミング波形例を示す図である。
【符号の説明】
ＶＣＯＭ コモン電圧（対向電極の電圧）
ＬＰ 水平同期信号
ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬ デマルチプレクス用スイッチング信号
ＲＭＵＸ、ＧＭＵＸ、ＢＭＵＸ マルチプレクス用スイッチング信号
ＤＳＷＲ、ＤＳＷＧ、ＤＳＷＢ デマルチプレクス用スイッチング素子
ＭＳＷＲ、ＭＳＷＧ、ＭＳＷＢ マルチプレクス用スイッチング素子
ＰＴＳＷＲ、ＰＴＳＷＧ、ＰＴＳＷＢ 電圧印加用スイッチング素子
ＯＰ１〜ＯＰ７ 演算増幅器（インピーダンス変換回路）
Ｒ１〜Ｒ１２ 抵抗素子
ＶＴ１１〜ＶＴ１７ 電圧分割端子
ＲＰ１〜ＲＰ１２ 抵抗素子
ＲＭ１〜ＲＭ１２ 抵抗素子
ＶＴＰ１２〜ＶＴＰ１７ 電圧分割端子
ＶＴＭ１２〜ＶＴＭ１７ 電圧分割端子
ＳＷＰＭ、ＳＷＭ、ＳＷＰＭ２〜ＳＷＰＭ７ スイッチング素子
Ｒ２１〜Ｒ２６ 抵抗素子
ＶＴＲ０〜ＶＴＲ６３ 電圧分割端子
ＶＴＬ０〜ＶＴＬ６３ 電圧分割端子
ＶＴＨ０〜ＶＴＨ６３ 電圧分割端子
１０ データラッチ
１２ レベルシフタ
１４ バッファ
２０ 基準電圧発生回路
３０ ＤＡＣ（デジタル／アナログ変換回路）
４０ 出力回路
５０ スイッチング信号生成回路
８０ 第１の電圧分割回路
８２ ラダー抵抗
８４ 正極性用ラダー抵抗
８６ 負極性用ラダー抵抗
９０ 第２の電圧分割回路
９２ 第１のラダー抵抗（低抵抗）
９４ 第２のラダー抵抗（高抵抗）
１００ 第１の抵抗切替用スイッチング部
１０２ 第２の抵抗切替用スイッチング部
５１２ 表示パネル
５２０ データ線駆動回路（ソースドライバ）
５３０ 走査線駆動回路（ゲートドライバ）
５４０ コントローラ
５４２ 電源回路

Claims (4)

1. 複数の画素と、複数の走査線と、各データ線が第１、第２、第３の色成分用のデータ信号を多重化して伝達する複数のデータ線と、一端が各データ線に接続され他端が第１、第２、第３の色成分用の各画素に接続される複数の第１、第２、第３のデマルチプレクス用スイッチング素子とを有する表示パネルを駆動するための駆動回路であって、
   複数の基準電圧を発生する基準電圧発生回路と、
   発生された複数の基準電圧を用いて、デジタル階調データをアナログ階調電圧に変換するデジタル／アナログ変換回路と、
   一端が、データ線に接続され、他端に、デジタル／アナログ変換回路からの第１、第２、第３の色成分用のアナログ階調電圧が入力される第１、第２、第３のマルチプレクス用スイッチング素子を有し、前記デジタル／アナログ変換回路からのアナログ階調電圧をデータ線に出力する出力回路と、
   前記第１、第２、第３のデマルチプレクス用スイッチング素子をオン・オフ制御するための第１、第２、第３のデマルチプレクス用スイッチング信号と、前記第１、第２、第３のマルチプレクス用スイッチング素子をオン・オフ制御する第１、第２、第３のマルチプレクス用スイッチング信号を生成するスイッチング信号生成回路とを含み、
   前記スイッチング信号生成回路が、
   第１、第２、第３のデマルチプレクス用スイッチング信号のうちの少なくとも２つのスイッチング信号がアクティブになる期間にオーバラップ期間が設定されるように、前記第１、第２、第３のデマルチプレクス用スイッチング信号を生成すると共に、前記第１、第２又は第３のマルチプレクス用スイッチング信号の少なくとも１つを、前記オーバラップ期間においてアクティブにし、
   前記出力回路が、
   前記オーバラップ期間において、前記基準電圧発生回路からの基準電圧を、前記第１、第２、第３のマルチプレクス用スイッチング素子のうちオンになったスイッチング素子を介してデータ線に出力し、
   前記基準電圧発生回路が、
   複数の抵抗素子が直列接続されるラダー抵抗を有し、そのラダー抵抗のＭ個（Ｍ≧２）の電圧分割端子にＭ個の電圧を出力する第１の電圧分割回路と、
   前記第１の電圧分割回路からのＭ個の各電圧が各入力端子に入力され、基準電圧を生成するための各電圧を各出力端子に出力するＭ個のインピーダンス変換回路と、
   複数の抵抗素子が直列接続されるラダー抵抗を有し、そのラダー抵抗のＭ個の電圧分割端子にＭ個の前記インピーダンス変換回路の出力端子が接続され、そのラダー抵抗のＮ個（Ｎ≧２×Ｍ）の電圧分割端子である基準電圧出力端子に基準電圧を出力する第２の電圧分割回路とを含み、
   前記第２の電圧分割回路が、
   低抵抗の第１のラダー抵抗と、
   高抵抗の第２のラダー抵抗と、
   低抵抗の前記第１のラダー抵抗のＭ個の電圧分割端子と高抵抗の前記第２のラダー抵抗のＭ個の電圧分割端子のいずれかを、Ｍ個の前記インピーダンス変換回路の出力端子に接続する第１の抵抗切替用スイッチング部と、
   低抵抗の前記第１のラダー抵抗のＮ個の電圧分割端子と高抵抗の前記第２のラダー抵抗のＮ個の電圧分割端子のいずれかを、Ｎ個の基準電圧出力端子に接続する第２の抵抗切替用スイッチング部とを含み、
   前記第１の抵抗切替用スイッチング部が、
   前記オーバラップ期間において、低抵抗の第１のラダー抵抗のＭ個の電圧分割端子を、Ｍ個の前記インピーダンス変換回路の出力端子に接続し、
   前記第２の抵抗切替用スイッチング部が、
   前記オーバラップ期間において、低抵抗の第１のラダー抵抗のＮ個の電圧分割端子を、Ｎ個の基準電圧出力端子に接続することを特徴とする駆動回路。
2. 請求項１において、
   前記スイッチング信号生成回路が、
   表示パネルの各画素が有する画素電極と電気光学物質を挟んで対向する対向電極の電圧が極性反転するタイミングと、前記画素電極へのデータ信号の書き込みが確定するタイミングとの間に、前記オーバラップ期間が設定されるように、第１、第２、第３のデマルチプレクス用スイッチング信号を生成することを特徴とする駆動回路。
3. 請求項１又は２において、
   前記スイッチング信号生成回路が、
   前記第１のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングと、前記第２のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングと、前記第３のデマルチプレクス用スイッチング信号がアクティブになるタイミング及び非アクティブになるタイミングとを可変に設定する回路を含むことを特徴とする駆動回路。
4. 請求項１乃至３のいずれかの駆動回路と、
   前記駆動回路により駆動される表示パネルと、
   を含むことを特徴とする電気光学装置。

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