JP3630491B2

JP3630491B2 - 半導体装置

Info

Publication number: JP3630491B2
Application number: JP06062196A
Authority: JP
Inventors: 栄人坂上; 清実成毛
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 2005-03-16
Anticipated expiration: 2016-03-18
Also published as: JPH09252059A

Description

【０００１】
【発明の属する技術分野】
本発明は、データの書き込み、消去、読み出し動作を行う不揮発性半導体メモリ装置に係わる。
【０００２】
【従来の技術】
近年、電気的な書き込み・消去可能な不揮発性メモリ（フラッシュＥＥＰＲＯＭ）のメモリセルとして、ＭＯＮＯＳ（ＭｅｔａｌーＯｘｉｄｅーＮｉｔｒｉｄｅーＯｘｉｄｅーＳｉｌｉｃｏｎ）構造を持つメモリセルが提案されている。図１６は、ＭＯＮＯＳ構造のメモリセルを説明するための図である。図１６において、１は基板またはウェル（Ｐ型不純物領域）、２はドレイン（濃いＮ型不純物領域）、３はソース（濃いＮ型不純物領域）、４はシリコン酸化膜、５はＳｉＮ膜、６はシリコン酸化膜、７はコントロールゲート、９は積層ゲート加工後に形成した酸化膜を示す。この形のメモリセルでは、ゲート絶縁膜のＳｉＮ膜（５）に電荷を注入し、ＳｉＮ膜（５）中の電荷捕獲中心に電荷をトラップさせたり、このトラップさせた電荷をＳｉＮ膜（５）中より引き出したりすることでセルのしきい値を制御し、メモリ機能を持たせている。ＭＯＮＯＳ型のメモリセルをもつ不揮発性メモリでは、次の様な、書き込み方法、消去方法、読みだし方法が提案されている。（ここで「書き込み」を電荷のＳｉＮ膜の中への注入、消去を電荷のＳｉＮ膜中からの引き抜きと定義する。）書き込み方法としては、ドレイン（２）近傍のチャネル領域（８）でチャネルホットエレクトロン（ＣＨＥ）を発生させＳｉＮ膜（５）に電子注入させる方式、コントロールゲート（７）とドレイン（２）または、チャネル領域（８）または、ソース（３）の間に高電界をかけることによりＳｉＮ膜（５）中に電子をＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）注入させる方式等が代表的である。また消去方法としては、コントロールゲート（７）とソース（３）または、ドレイン（２）または、チャネル領域（８）の間に高電解をかけることでＳｉＮ膜中の電子を基板側にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流として放出させる方法が代表的である。
【０００３】
【発明が解決しようとする課題】
ＦＮトンネルにより、ソースまたはドレインで書き込み・消去を行うＭＯＮＯＳ型セルでは、ゲート絶縁膜の電荷の注入領域において高電界を印加する必要がある。この場合、ゲート絶縁膜下のソースまたはドレイン領域の表面不純物濃度が低いと、高電界を印加するゲート絶縁膜下領域で空乏化がおき十分な電界が発生しなくなる。また、電極となるソースまたはドレイン領域とゲート電極との間の距離が離れている場合にも十分な電界が発生しなくなる。このように高電界がかからない場合、十分なＦＮトンネルが発生しないので、書き込み・消去特性が劣化する。従って書き込み・消去にソースまたはドレインにおいて電荷のＦＮトンネルを用いる方式では、ソースまたはドレイン拡散層とゲート電極との間には十分にオーバーラップ領域を設けてかつ、ゲート電極下のソースまたはドレインの不純物濃度を、高濃度に保っておく必要がある。ドレインからＣＨＥで書き込む場合においても、ホットエレクトロンの注入効率を下げないためにＦＮ書き込み・消去と同様にゲート電極下のドレイン不純物濃度を下げることができない。以上の理由によりソースまたは、ドレインの不純物濃度を下げられないため、浅い接合が形成できずセルトランジスタの微細化に対して大きな問題となる。また、ＦＮ注入を用いる場合、高電界を印加するため絶縁膜中を通過する電荷のエネルギーが高くなり、絶縁膜の絶縁特性劣化や、絶縁膜中の電荷トラップ発生量の増大を招く。これは不揮発性メモリの書き換え特性やデータ保持特性の劣化を引き起こす。
【０００４】
前記ＭＯＮＯＳセルにおいて、選択トランジスタを形成しないＮＯＲ型セルでは、書き込み・消去を行う場合、選択したセルと同じビット線、またはワード線を共有する非選択セルに対して、データを破壊するディスターブ現象が問題となる。例えば、ドレイン側でＣＨＥによりＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）絶縁膜に電子注入し書き込みを行う場合、同じビット線を共有しているセルの書き込みが終了するまで、最初に書かれたセルのドレインには高電位のストレスがかかり続ける。このストレス電界はＯＮＯ絶縁膜からドレイン側に電子が抜ける方向になるため、同じビット線上のセルの書き込みが終了した時点で、このストレスによる電子の抜けが大きいと、データが反転して、データ破壊が起こるという問題が起きる。
【０００５】
チャネル領域でのＦＮトンネルにより書き込み・消去を行うＭＯＮＯＳ型セルでは、ワード線、ビット線によるマトリクス型のセルアレイを構成する場合、誤書き込みを防ぐため選択トランジスタが必要となる。ＮＯＲ型セルアレイを形成する場合、各セル毎に選択トランジスタが必要なるため微細化に向かないという欠点がある。ＮＡＮＤ型では、選択トランジスタの数は１つのＮＡＮＤ接続に対して２つとなり、ＮＯＲ型接続の場合と比べ減るが、セルを直列接続させるので書き込み時の書き込み量や、書込み時の誤書き込みを防ぐため非書き込みセルに対して与える電位の制御が複雑となり、制御回路の増大をまねくといった問題がある。
【０００６】
【課題を解決するための手段】
本発明は、メモリセルのゲートの側面下部のチャネル領域でゲートと拡散層のオフセット領域を作り、この部分にＯＮＯ構造の絶縁膜を形成する。本発明ではこのＯＮＯ絶縁膜中のＳｉＮ膜に電荷を注入し、ＳｉＮ膜中の電荷捕獲中心に電荷をトラップさせることで、書き込みを行い、このトラップさせた電荷をＳｉＮ膜より引き出したり、またはトラップさせた電荷の反対の極を持つ電荷を注入させることで消去を行う。ＯＮＯ絶縁膜中の電荷の有無や極（正負）によりチャネルの抵抗が変調されるため、セルに流れる電流の変化が起こる。本発明ではこの現象をメモリ機能として利用することを特徴としている。
また、本発明におけるもう一つの方法はゲート側壁に、例えば不純物をドープしたポリシリコン電極を用い、ゲート電極との容量結合によりこのポリシリコン電極下部の電位を制御することで、電荷注入の効率と制御性を上げることができる。本発明におけるセルを用いるとチャネル領域で書き込み、消去を行うＭＯＮＯＳセルのように選択トランジスタは必要でなくなる。また本発明のセルでは注入側の電極となるソースまたは、ドレイン拡散層高濃度の拡散層を形成する必要がなくなるので浅い拡散層が形成できセルトランジスタの微細化が可能となる。本発明では絶縁膜への電荷注入方法は、注入電極となるドレインまたは、ソースでバンド間トンネルによるホットキャリアまたはアバランシェホットキャリアを用いる。このときゲートの電位を制御することで、絶縁膜に注入される電荷を電子または正孔に選択できる。ここで発生するホットキャリアのエネルギーはＦＮ電流で発生するホットキャリアに比べて低いエネルギーであり、絶縁膜に対するダメージは小さくなるためセルの信頼性を向上させることができる。また同一ビット線上の非選択セルに対するディスターブにおいては、非選択セルのゲート電位を図１４のＶａのように、電子も正孔も注入されないような条件の電位に近づけておけばディスターブをほとんどなくすことができる。
即ち、本発明の半導体装置は、第一導電型の半導体基板内に形成されたドレイン拡散層となる第二導電型の不純物を有する第一の拡散層と、前記半導体基板内に形成された、ソース拡散層となる第二導電型の不純物を有する第二の拡散層と、これらの第一、第二の拡散層間に存在するチャネル領域上の一部に形成されたゲート電極と、前記ゲート電極に側壁として形成された前記ゲート電極と容量結合したフローティングゲート電極と、前記ゲート電極と前記フローティングゲート電極との間に形成された第一の絶縁膜とを有する半導体装置であって、前記半導体基板と前記ゲート電極との間及び前記半導体基板と前記フローティングゲート電極との間に、電荷蓄積層を有する少なくとも３層構造の膜厚が３０ｎｍ以下となる第二の絶縁膜をさらに有し、前記第一の拡散層又は前記第二の拡散層の、前記ゲート電極側に位置する端部が、前記ゲート電極と２５ｎｍ以下の距離をおいて前記第二の絶縁膜の端部底面の直下に位置することを特徴としている。
【０００７】
【発明の実施の形態】
続いて、本発明の最良の実施形態を図１〜図１５を参照して説明する。
図１は本発明の第一の実施例の不揮発性半導体メモリセルの断面図である。
続いて、本発明の第一の実施例の不揮発性半導体メモリセルの製造方法を図２〜図６及び図１を参照して説明する。
【０００８】
図２に示すように基板（１）上に周知の技術により所定の素子分離領域（１０）を形成した後、メモリセル領域のシリコン基板上に第一の絶縁膜層としてシリコン酸化膜（１１）を形成し、第一のシリコン酸化膜上にポリシリコン（１２）をたとえば１００〜２００ｎｍ堆積し周知の技術により、砒素、リン、などのｎ型不純物をたとえば、２〜４ｅ２０ｃｍ−３程度の濃度にドーピングする。第一の絶縁膜（１１）はシリコン基板の酸化、またはシリコン酸化膜の堆積により形成する。ここでゲート電極の抵抗を低抵抗化させる場合、このポリシリコン（１２）上に、ＷＳｉ、ＭｏＳｉなどの高融点金属シリサイド層を堆積しポリサイド構造とするか、またはＷなどの高融点金属を堆積しポリメタル構造とする。
【０００９】
続いて、図３に示すように、メモリセルのゲートのパターニングを行いゲート電極（１３）を形成し、酸化またはシリコン酸化膜の堆積を行い、酸化膜（１４）を形成する。この酸化膜（１４）の膜厚は電荷注入領域での電界が十分強くなるようにするため、また電荷蓄積層へのトンネルが十分起こりやすくするため１０ｎｍ以下の膜厚とする。膜の下限は電荷注入層からのバックトンネルを抑制するため、２ｎｍ以上あるとよい。このとき電荷注入領域のチャネルのしきい値を調節するため酸化または酸化膜堆積前にイオン注入等の周知の技術により、所定の不純物を基板中に導入することができる。
【００１０】
次に、図４に示すようにセルトランジスタのオフセット領域側をソース側につくる場合、ソース領域を、例えばフォトレジスト（１５）などによりマスクした状態でイオン注入などの周知の技術によりＮ型不純物を導入し、ドレイン側のＮ型拡散層（１６）を形成する。このときのドレイン側へのイオン注入量を、例えば５ｅ１２〜５ｅ１４ｃｍ−２とし不純物濃度の低いＮ型拡散層によりＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を形成することができる。
【００１１】
次に、図５に示すように、電荷蓄積層となるＳｉＮ層（１７）を堆積し、シリコン酸化膜（１８）をＣＶＤ法などの周知の技術によりＳｉＮ膜（１７）上に堆積する。
【００１２】
図６に示すように、エッチバックなどの方法により、ゲート側壁（１９）を形成し、イオン注入などの周知の技術によりＮ型不純物を導入し、ドレイン（２０）とソース（２１）のＮ型拡散層を形成する。このゲートの側壁（１９）の幅により電荷注入領域の幅が規定されることになる。ここで、ＳｉＮ層（１７）の膜厚は電荷注入領域での電界を強くするため、７ｎｍ以下の膜厚とする。この電荷蓄積層となるＳｉＮ膜厚の下限は電荷のトラップ密度により決めることができるが少なくとも０．５ｎｍ以上あるとよい。また本実施例では、電荷蓄積層としてＳｉＮを用いたが、例えばタンタル酸化膜、チタン酸ストロンチウム、ＰＺＴ、のように電荷トラップの十分多い膜でかつ比誘電率や絶縁耐性が十分高く、製造過程の熱工程により変質しない膜であればどのようなものでもよい。またＳｉＮ膜上に堆積した酸化膜（１８）により、ＳｉＮ膜中に蓄えられた電荷の外方への拡散防ぐことができるので、セルのデータ保持特性の改善を図ることができる。ドレイン（２０）とソース（２１）のＮ型拡散層形成のためのイオン注入量は、例えば５ｅ１４〜１ｅ１６ｃｍ−２とし比較的濃度の濃いＮ型拡散層を形成する。ここで、コントロールゲート（１３）とソース拡散層（２１）端部との間の距離は、電荷注入動作時、発生したホットキャリアが電荷蓄積層に十分到達できるような電界が得られるように決める。例えば２５ｎｍ以下の距離とする。この距離は、ゲート側壁の幅やソースのイオン注入後の熱拡散工程により調節することができる。また、ゲート側壁（１９）に使う膜の誘電率によっても調整することができる。この後、図１に示すように、通常のＭＯＳ集積回路の製造方法に従い、層間絶縁膜（２２）を形成し、ソース・ドレイン領域上の層間絶縁膜の一部を開口した後、コンタクトホール（２３）を形成し、周知の技術によりコンタクトホールへバリア層（２４）形成後、Ｗプラグ（２５）を埋め込み、Ａ１電極（２６）を形成すると、メモリセルが完成する。
【００１３】
図７に、本実施例のようにソース側に注入領域を設ける場合の配置方法を図８に本発明の不揮発性半導体装置の回路ブロック図を示す。図１５には、ドレイン側に注入領域を設けてチャネルホットエレクトロンで書き込み、ドレインアバランシェホットホールで消去する場合の配置方法を示す。また、本実施例はＰ型基板上に形成した場合について述べたが、本構造はＮ型半導体基板に形成したＰーｗｅｌｌ上にメモリセルを形成した場合、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板上のＰ型領域に形成した場合でも同様である。また本実施例ではソース側に電荷注入領域を設けることも可能であるが、本実施例と同様にして、ドレイン側に電荷注入領域を設けることも可能である。本実施例では、ＯＮＯ絶縁膜をゲート側壁部及びゲート側壁下に用いる構造を示したものであるが、図１７のようにＯＮＯ絶縁膜をセルトランジスタのゲート絶縁膜として用い、ゲート側壁を形成することも可能である。
【００１４】
続いて図１２（ａ），（ｂ）を用いて、本実施例の動作について説明する。ソース側に電荷の注入領域を設ける場合の書き込みは、次のようにして行う。ソースに正の電位を印加しドレインを開放状態で、ソース拡散層端部の基板領域で電界が７ＭＶ／ｃｍ以上になるとアバランシェホットキャリアの発生が顕著になる。このとき図１４に見られるようにゲート電位をある電位（Ｖａ）より正の方向にもって行くと、電荷注入領域に注入される電荷はホットエレクトロンリッチとなり、電荷蓄積層には電子が貯蓄される。（Ｎ．Ｍａｔｓｕｋａｗａｅｔａｌ．１９９５ＩＲＰＳ）この状態では、読み出し動作的にソース側の電荷蓄積層下のチャネルがオフされるので、例えばゲートに５Ｖ、ドレインに１Ｖ、ソースに０Ｖをかけても、電流がほとんど流れないため書き込みされたと判定できる。消去は、アバランシェホットキャリアを使う方法と、ＦＮトンネルを用いる２つの方法がある。アバランシェホットホールを用いる場合は、書き込み時と同様に、ゲート電位をある電位より負の方向に持っていくと、電荷注入領域に注入される電荷はホットホールリッチとなり、電荷蓄積層には正孔が蓄積されるようになる。この状態では電荷蓄積層下のチャネルがオンされるので、読み出し動作時に電流が流れるために消去されたと判定できる。ＦＮトンネルを用いる場合は、アバランシェホットホール注入時のゲート電位をさらに負の方向に持って行き、ゲート・ソース間の電界より強くすることにより、蓄積層内の電子を引き抜くことができる。書き込み・消去時における非選択セルのゲート電位を図１４における電子・正孔ともに注入されないような条件（Ｖａ）にしておけばディスターブ現象は起きない。
【００１５】
次にドレイン側に電荷蓄積層を設けた場合、書き込み・消去をソース側に電荷蓄積層を設けた場合と同じように行うことができるが、ソースを開放状態にせず接地状態にすると、セルのチャネルに多くの電流が流れるためホットエレクトロン、ホットホールの注入効率を上げることができる。（Ｓ．Ｙａｍａｄａｅｔａｌ．１９９１ＩＥＤＭ）書き込み時には、ソース・ドレイン間に電流を流し、ドレイン側でチャネルホットエレクトロン発生させ、電子を注入させる方法もある。
【００１６】
次に、本発明の第二の実施例である、不揮発性半導体メモリセルについて、図９〜図１１を用いて説明する。ゲートのパターニングから電荷蓄積層となるＳｉＮ（１７）の堆積までは第一の実施例の工程までと同じである。図１０ではＳｉＮ膜（１７）堆積後、シリコン酸化膜（２７）を堆積しその上にポリシリコン（２８）を例えば２０〜２００ｎｍ堆積した後、砒素、リンなどのＮ型不純物をたとえば、２〜４ｅ２０ｃｍ−３の濃度になるようにする。ドーピングして金属化させる。ここで、ＳｉＮ膜（１７）上の酸化膜（２７）の膜厚は、ＳｉＮ膜中に蓄えられた電荷の外方への拡散、またはポリシリコンサイドウォール（２９）からのホール注入を防ぐため２．５ｎｍ以上の膜厚とする。図１１では、エッチバックなどの方法により、ポリシリコンサイドウォール（２９）を形成し、イオン注入などの周知の技術によりＮ型不純物を導入し、ドレイン（２０）とソース（２１）のＮ型拡散層を形成する。このときのイオン注入量は、例えば５ｅ１４〜１ｅ１６ｃｍ−２とし比較的濃度の濃いＮ型拡散層を形成する。この後、図９では、第一の実施例と同様の工程をへてメモリセルが完成する。
【００１７】
次に本実施例の動作について図１３を用いて説明する。ソース側に電荷の注入領域を設ける場合の書き込みは、第一の実施例と同様にして行う。ソースに正の電位を印加しドレインを開放状態とする。ここでゲートに電位と印加した場合、側壁のポリシコン電極は、ゲートとソースと基板に容量結合しているため、側壁ポリシコン電極の電位は、各電極との容量結合比によってきまる。本実施例のセルをセルアレイとして用いる場合、例えばゲートの高さを２００ｎｍ、ポリシリコン側壁の幅を１００ｎｍ、セルトランジスタのゲート幅を０．４μｍ、ワード線方向のピッチを０．８μｍとすると、側壁ポリシリコンとゲート間の容量は全容量の約８０％となり、基板電位が接地状態の場合、側壁ポリシリコン電位は、ゲート電位の８０％程度の電位となる。このようにゲート電位によって側壁ポリシリコン電極の電位を制御することができる。側壁ポリシリコンの電位をある電位より正の方向に持っていくようにゲート電位を印加すると、ソース拡散層端部で発生したホットキャリアの中で電荷注入領域に注入される電荷はホットエレクトロンリッチとなり、電荷蓄積層には電子が蓄積される。この場合、読み出し動作時、側壁下のチャネルは側壁電位の上昇でオンする場合も考えられるが、書き込みされていない場合に比べて、流れる電流は極めて小さくなるので書き込みされたと判定できる。消去も書き込みと同様に、ゲート電位により側壁ポリシリコン電位を制御することで行うことができる。ドレイン側に電荷蓄積層を設けた場合も、第一の実施例と同様に書き込み・消去を行うことができる。
【００１８】
本実施例の構造も第１の実施例同様、Ｎ型半導体基板に形成したＰ−ｗｅｌｌ上にメモリセルを形成した場合、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板上のＰ型領域に形成した場合にも適用できる。また電荷注入領域に関しても、ソース側、ドレイン側どちらにも設けることが可能である。また本実施例では、ＯＮＯ絶縁膜をゲート側壁部及びゲート側壁下に用いる構造を示したものであるが、図１７に示したセルトランジスタの構造で、ゲート側壁（１９）を例えばポリシリコンに砒素、リン等のＮ型不純物をドーピングして金属化したものと置き換えた構造とし、ＯＮＯ絶縁膜をセルトランジスタのゲート絶縁膜として用いることも可能である。
【００１９】
【発明の効果】
本発明では、セルが電荷注入層下のオフセット領域とトランジスタの直列結合で成り立っているため、チャネル領域で電荷を注入するＭＯＮＯＳセルのように選択トランジスタは必要でなくなる。またセルトランジスタのソース・ドレインに浅い拡散層を形成することができるのでセルトランジスタのゲート長の微細化が図れる。絶縁膜への電荷の注入方法として、注入電極となるドレインまたは、ソースでバンド間トンネルによるホットキャリアまたはアバランシェホットキャリアを発生させており、ＦＮ電流で発生するホットキャリアに比べて比較的低いエネルギーとなるので、絶縁膜に対するダメージは小さくなり、セルの信頼性を向上させることができる。また同一ビット線上の非選択セルに対するディスターブに対しては、非撰択セルのゲート電位を調整することでほとんどディスターブが起こらない様にすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体記憶装置の断面図である。
【図２】本発明の第１実施例の半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の第１実施例の半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の第１実施例の半導体記憶装置の製造方法を示す断面図である。
【図５】本発明の第１実施例の半導体記憶装置の製造方法を示す断面図である。
【図６】本発明の第１実施例の半導体記憶装置の製造方法を示す断面図である。
【図７】本発明のメモリセルを用いた半導体記憶装置のメモリセルアレイである。
【図８】本発明の半導体記憶装置の回路構成図である。
【図９】本発明の第２実施例の半導体記憶装置の断面図である。
【図１０】本発明の第２実施例の半導体記憶装置の製造方法を示す断面図である。
【図１１】本発明の第２実施例を半導体記憶装置の製造方法を示す断面図である。
【図１２】本発明の半導体記憶装置の動作方法を示す図である。
【図１３】本発明の半導体記憶装置の動作方法を示す図である。
【図１４】本発明のメモリセルの特性を示す図である。
【図１５】本発明のメモリセルを用いた半導体記憶装置のメモリアルアレイのさらに別の構成図である。
【図１６】従来の半導体記憶装置の断面図である。
【図１７】本発明のメモリセルを用いた半導体記憶装置のメモリアルアレイのさらに別の構成図である。
【符号の説明】
１…基板またはウェル（Ｐ型不純物領域），
２…ドレイン（濃いＮ型不純物領域），
３…ソース（濃いＮ型不純物領域），
４…シリコン酸化膜，
５…ＳｉＮ膜，
６…シリコン酸化膜，
７…コントロールゲート，
９…積層ゲート加工後に形成した酸化膜，
１０…素子分離領域，
１１…ゲート絶縁膜，
１２…ゲート電極となるポリシリコン層，
１３…ゲート電極，
１４…シリコン酸化膜，
１５…フォトレジスト，
１６…Ｎ型拡散層，
１７…電荷蓄積層となるＳｉＮ層，
１８…シリコン酸化膜，
１９…ゲート側壁，
２０…ドレインＮ型拡散層，
２１…ソースＮ型拡散層，
２２…層間絶縁膜し，
２３…コンタクトホール，
２４…バリア層，
２５…Ｗプラグ，
２６…Ａ１電極，
２７…シリコン酸化膜，
２８…ポリシリコン層，
２９…ポリシリコンサイドウォール，

Claims

第一導電型の半導体基板内に形成されたドレイン拡散層となる第二導電型の不純物を有する第一の拡散層と、
前記半導体基板内に形成された、ソース拡散層となる第二導電型の不純物を有する第二の拡散層と、
これらの第一、第二の拡散層間に存在するチャネル領域上の一部に形成されたゲート電極と、
前記ゲート電極に側壁として形成された前記ゲート電極と容量結合したフローティングゲート電極と、
前記ゲート電極と前記フローティングゲート電極との間に形成された第一の絶縁膜とを有する半導体装置であって、
前記半導体基板と前記ゲート電極との間及び前記半導体基板と前記フローティングゲート電極との間に、電荷蓄積層を有する少なくとも３層構造の膜厚が３０ｎｍ以下となる第二の絶縁膜をさらに有し、
前記第一の拡散層又は前記第二の拡散層の、前記ゲート電極側に位置する端部が、前記ゲート電極と２５ｎｍ以下の距離をおいて前記第二の絶縁膜の端部底面の直下に位置することを特徴とする半導体装置。
請求項１において、前記第二の絶縁膜の構成が、前記半導体基板上より２ｎｍ以上１０ｎｍ以下のシリコン酸化膜、０．５ｎｍ以上７ｎｍ以下のシリコン窒化膜、２ｎｍ以上１０ｎｍ以下のシリコン酸化膜の３層構成となることを特徴とした半導体装置。
請求項１において、前記第二の絶縁膜の構成が、前記半導体基板上よりシリコン酸化膜、タンタル酸化膜、シリコン酸化膜の３層構成となることを特徴とした半導体装置。
請求項１において、前記第二の絶縁膜の構成が、前記半導体基板上よりシリコン酸化膜、チタン酸ストロンチウム又はバリウムチタン酸ストロンチウム、シリコン酸化膜の３層構成となることを特徴とした半導体装置。
請求項１において、前記第一の拡散層を開放状態とし前記第二の拡散層に電位を与えアバランシェホットキャリアを発生させ、前記ゲート電極にかける電位により第二の絶縁膜の電荷蓄積層に選択的に電子または正孔を注入することを特徴とする半導体装置。
請求項１において、前記第二の拡散層に電位を与え前記第二の拡散層端部の空乏層領域内でホットキャリアを発生させ、前記ゲート電極にかける電位により第二の絶縁膜の電荷蓄積層に選択的に電子または正孔を注入することを特徴とする半導体装置。
請求項１において、前記第二の拡散層に電位を与え前記第二の拡散層端部の空乏層領域内でホットキャリアを発生させる時に、前記第二の拡散層に与える電位を共有する非選択セルのゲート電極に与える電位を、前記第二の拡散層端において電子ならびに正孔が注入されない条件としたことを特徴とする半導体装置。