JP3629429B2 - メモリセルの製造方法 - Google Patents

Description

【０００１】
本発明は、少なくとも１つの選択トランジスタと、高誘電率又は強誘電性の誘電体を備えたメモリキャパシタとからなり、選択トランジスタが半導体基体中もしくは半導体基体上の第１の平面に配置され、メモリキャパシタが半導体基体中もしくは半導体基体上の第２の平面に配置され、シリコンからなる第１のプラグ（Ｓｔｏｅｓｅｌ）により第１の平面は第２の平面と電気的に接続しており、この第１のプラグにシリコンからなる第２のプラグが接続しており、この第２のプラグはメモリキャパシタのメモリノード電極と電気的に接続されているメモリセルの製造方法に関する。この種のメモリセルはドイツ国特許（ＤＥ）第１９５４０２１３Ａ１号明細書から公知である。さらに、ドイツ国特許（ＤＥ）第１９５４３５３９Ｃ１号明細書には、半導体基体上に提案された第１の絶縁層中へ第１のプラグを導入するメモリ装置の製造方法が記載されている。さらに、この第１の絶縁層上に被着された第２の絶縁層中で第１のプラグの上方に第２のプラグが設けられている。
【０００２】
このようなメモリセルの製造の際に、高誘電率−又は強誘電性材料、例えばチタン酸バリウムストロンチウム（ＢＳＴ）又はチタン酸ビスマスバリウム（ＳＢＴ）からなる誘電体は酸素を用いた熱処理が必要である。このような熱処理の際にそれぞれ露出するシリコン層は表面酸化されるため、シリコン層は導電性を失ってしまう。メモリセルの場合にプラグ中で多結晶シリコンが使用され、選択トランジスタを、その上に配置されたスタックメモリキャパシタの電極と接続している。このプラグはメモリキャパシタと選択トランジスタとの間の電気的接続を保障する接続層である。ＢＳＴ又はＳＢＴの熱処理の際に、選択トランジスタとメモリキャパシタとの間のプラグ中の多結晶シリコンの表面酸化を回避するために、プラグの表面を今まで慣用のように遮断層で被覆し、それにより多結晶シリコンへ酸素は拡散しない。しかしながら、このような遮断層について適当な材料を見出すことは困難でかつ費用もかかる、それというのもこのような遮断層はＢＳＴもしくはＳＢＴの熱処理の際に７００〜８００℃の範囲内の高温に耐えなければならないためである。
【０００３】
従って、本発明の課題は、遮断層を使用せずにシリコンの表面酸化が生じないように、選択トランジスタとメモリキャパシタとを、電気的に良好に接続できるメモリセルの製造方法を提供することであった。
【０００４】
前記課題は、冒頭に記載した種類の方法において本発明により、誘電体の被着の前及びメモリキャパシタ用のセルプレート電極の形成後に、多結晶シリコン層のウィンドウ中に露出する第１のプラグの表面を、スペースホルダとしての絶縁層で覆い、さらに誘電体及び引き続きメモリノード電極を形成させ、最後に絶縁層をシリコンに置き換え、このシリコンが第１のプラグと直接接続する形の第２のプラグを形成させることにより解決される。
【０００５】
第１のプラグ及び第２のプラグは有利に多結晶シリコンから形成される。また、これらはアモルファスシリコンから実現されていてもよい。
【０００６】
絶縁層は有利に窒化ケイ素から形成される。
【０００７】
本発明による方法において、まずメモリキャパシタのセルプレート電極を、補助構造体を用いて網目模様の形に作成する。有利に多結晶シリコンから形成される補助構造体中にセルノード接続用のコンタクトホールがエッチングされる。このコンタクトホールを引き続きスペースホルダとしての絶縁層、例えば窒化ケイ素で充填する。さらに、引き続きメモリキャパシタを製造し、その際、ＢＳＴ又はＳＢＴの酸化熱処理は高温で容易に実施することができる、それというのも選択トランジスタから延びるプラグはこの時点でなお絶縁層で覆われているため、このプラグのシリコンの酸化は確実に回避されるためである。熱処理の後にようやく絶縁層からなる「スペースホルダ」はシリコンに置き換えられ、このシリコンが第２のプラグを形成する。
【０００８】
この電極自体は例えばルテニウム（Ｒｕ）の化学蒸着（ＣＶＤ−析出）により又は白金（Ｐｔ）のスパッタリングにより及びタングステンを用いて間隙を充填することにより形成させる。ルテニウム、白金もしくはタングステンの代わりに、特に米国特許（ＵＳ）第５５５４８６６号明細書に記載されている他の材料を使用することもできる。
【０００９】
次に本発明を図面により詳説する。
【００１０】
図１〜７は本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図を表す。
【００１１】
図８は第１の実施例により製造されたメモリセルを上から見た図を表す。
【００１２】
図９〜１４は本発明によるメモリセルの製造方法の第２の実施例を説明するための断面図を表す。
【００１３】
図１５は第２の実施例により製造されたメモリセルを上から見た図を表す。
【００１４】
図１及び２によって説明される第１の実施例の工程は、同様に第２の実施例についても通用するが、作図の簡素化のために単に第１の実施例についてだけ記載する。
【００１５】
図１〜７及び図９〜１４の断面図では個々の部分をハッチングして示し、図面をできる限りわかりやすくした。
【００１６】
図１はｐ導電型半導体基体１の中にｎ^＋導電型領域２がソースもしくはドレインとして例えば二酸化ケイ素からなる絶縁体３の間に埋め込まれているｐ導電型半導体基体１を示す。半導体基体１の上方でワードラインＷＬは例えば二酸化ケイ素からなる絶縁材料４中に設けられている。ビットラインは図面平面の前もしくは後ろでワードラインＷＬに対して垂直に延在し、これらの図面の断面図においては示されていない。
【００１７】
半導体基体１の表面上には、例えば二酸化ケイ素からなる酸化物中間層５が存在し、この中間層を貫いてドーピングされた多結晶シリコンからなる第１のプラグ６が領域２と接触するまで延びている。
【００１８】
こうして製造された装置上に、図２に示したように、まず多結晶シリコンを５００ｎｍの層厚で析出させ、これをフォト−及びエッチング技術を用いて構造化し、レジストの除去後に多結晶シリコン層７を第１のプラグ６の上方の領域内に残留させる。場合により、この多結晶シリコン層７はなお約５０ｎｍの層厚の間隔保持層もしくはスペーサ層８で補強されていてもよい。しかしながらこの層８を設置する必要はない。
【００１９】
さらに続けてルテニウムを約１００ｎｍの層厚でＣＶＤにより析出させ、これを化学機械研磨することで、層７もしくは８の間の「間隙」にルテニウム層９が残留する。
【００２０】
さらにフォト−及びエッチング技術によりプラグ６のすぐ上方の領域内の多結晶シリコン層７中に孔をエッチングし、これを例えば窒化ケイ素からなる絶縁材料で充填することで、絶縁層１０が第１のプラグ６のすぐ上方のこの孔中に作成される。窒化ケイ素のエッチバック後に図３に示す構造が生じる。
【００２１】
ウェットエッチングにより引き続き多結晶シリコン層７，スペーサ層８を除去することで、ルテニウム層及び絶縁層１０だけが残留する。こうして得られた構造上に誘電体、例えばＢＳＴを析出させ、引き続きこれをエッチングにより構造化することで、トレンチの側壁上に残留し、その箇所で誘電体１１を形成する。それにより図４で示した構造が得られる。
【００２２】
次に、ＣＶＤにより新たにルテニウムを約２００ｎｍの層厚で誘電体１１間のトレンチ中に設置し、化学機械研磨し、それにより図５に示した構造が得られ、この構造の場合、ルテニウム電極１２の両側にＢＳＴ−誘電体が配置されている。
【００２３】
引き続き「スペースホルダー」として機能する窒化ケイ素層１０をウェットエッチングにより除去する。この窒化ケイ素層１０はプラグ６をＢＳＴ−誘電体１１（図４参照）の熱処理の際に酸素による表面酸化から保護する。窒化ケイ素層１０を除去し、この窒化ケイ素層１０に隣接するＢＳＴ−誘電体１１をウェットエッチングした後、こうして得られたトレンチにドーピングされた多結晶シリコンを充填することで、第１のプラグ６と直接接続する第２のプラグ１３が生じる。このプラグ６及び１３は場合によりｎ^＋ドーピングされている。プラグ１３のエッチバック後に、図６に示した構造が得られる。
【００２４】
さらに、引き続きＴＥＯＳ（ＴＥＯＳ＝テトラエチレンオルトシリケート）析出を行って二酸化窒素層１４を形成させ、それにより図７に示した構造が生じ、この図中で一つのセルのキャパシタ１５が別個に強調されている。
【００２５】
図８は、本発明による方法を用いて得られた、網目模様を形成するルテニウム層９、第２のプラグ１３、ＢＳＴ−誘電体１１及びルテニウム−ノード１２（プラグ１３に隣接するルテニウム層１２により形成される）を備えたメモリセルを上から見た図を示す。網目状のルテニウム層９はメモリキャパシタのセル−プレート電極を形成する。
【００２６】
図１〜７は図８の水平方向での断面図を示し、この場合この断面図は図８の個々の構造体はそれぞれ同じ尺度で表していないことを注釈しておく。
【００２７】
次に、図９〜１５について、上記の図１又は２で詳説された方法に引き続くメモリセルの本発明による製造方法の第２の実施例を詳説する。
【００２８】
図９において示したように、多結晶シリコン層７，スペーサ層８（図２参照）の間のトレンチを、まずスパッタリングにより５０ｎｍの厚さの白金層を被着させることにより充填し、この白金層を引き続き化学機械研磨することで、白金層１６を生じさせた。この白金層１６の間隙をＣＶＤにより析出した約５０ｎｍの厚さのタングステン層１７で充填し、これを引き続き化学機械研磨した。次いで図１０に示したように図３に関して詳説した第１の実施態様の工程と同様に多結晶シリコン層７，８を構造化し、この層中に孔を作成し、この孔を窒化ケイ素層１０で充填する。第１の実施例と同様に、第１の実施例においても孔並びに前記孔を充填した窒化ケイ素層１０は第１のプラグ６のすぐ上方にあるため、これはその箇所で引き続く熱処理の間にスペースホルダーを形成し、第１のプラグ６を酸素雰囲気中での表面酸化から保護する。窒化ケイ素のエッチバック後に図１０に示した構造が得られる。
【００２９】
引き続きウェットエッチングにより多結晶シリコン層７，スペーサ層８を除去し、こうして生じた構造上にＢＳＴを全面に析出させることで、図１１に示した、ＢＳＴ−誘電体１１を備えた装置が生じる。
【００３０】
引き続き白金層１８を析出させ、これを引き続き化学機械研磨する。その後、ＢＳＴ−誘電体１１を熱処理する。この熱処理工程の際に第１のプラグ６は窒化ケイ素層により保護されているため、第１のプラグ６の表面の酸化は生じない。
【００３１】
最後に、白金層１８中の間隙をＣＶＤにより被着される約５０ｎｍの厚さのタングステン層で充填し、引き続き化学機械研磨した。それにより図１２に示した構造が生じる。
【００３２】
図６について詳説した工程と同様に、次に窒化ケイ素層１０をウェットエッチングにより除去した。さらに引き続きドーピングした多結晶シリコン層を析出させ、この層が第１のプラグ６の上方に第２のプラグを形成させ、その結果プラグ６、１３は相互に直接接触している。多結晶シリコンのエッチバック後に図１３に示した構造が得られる。
【００３３】
引き続きなおＴＥＯＳ−二酸化ケイ素層１４を被着させ、それによりメモリセルが完成し、その際、１つのセルのキャパシタ１５が別個に強調されている。
【００３４】
図１５は、第１の実施例についての図８と同様に、第２の実施例による方法で得られたメモリセルを上から見た図を示す。同様に図９〜１４は図１５の装置の水平方向に延びる断面図を示す。
【００３５】
本発明の本質は、第１のプラグ６が熱処理工程の間に例えば窒化ケイ素からなる絶縁層１０により覆われていることで、この第１のプラグは酸素雰囲気中で表面酸化しないことにある。熱処理工程の後にプレースホルダとして用いた絶縁層１０は除去され、ドーピングされた多結晶シリコンに置き換えられ、これが第１のプラグ６と直接接触している第２のプラグ１３を形成する。
【００３６】
個々のプロセス工程は高度な程度で相互に自己整合しており、その結果、高い精度が達成される。同様にメモリキャパシタに対するセル面は最適に利用される。遮断層は必要なく、それというのも上記で説明したように、第１のプラグの多結晶シリコンは熱処理工程の際に絶縁層で保護されているためである。上記の実施例で使用されたルテニウム、白金及びタングステンの代わりに、特に米国特許（ＵＳ）第５５５４８６６号明細書から公知の材料が使用できることも付け加えておく。
【００３７】
最後に、本発明の場合まずセルプレート電極（例えば図３及び４中のルテニウム層９参照）を作成し、この電極は網目模様として構成される。この補助構造中にセルノード接続用のコンタクトホールをエッチングし、プレースホルダとして例えば窒化ケイ素からなる絶縁層で充填する。それにより高温での酸化性熱処理をＢＳＴに適用することができる。最後に、例えば窒化ケイ素からなるプレースホルダを多結晶シリコンに置き換える。
【図面の簡単な説明】
【図１】本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図
【図２】本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図
【図３】本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図
【図４】本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図
【図５】本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図
【図６】本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図
【図７】本発明によるメモリセルの製造方法の第１の実施例を説明するための断面図
【図８】第１の実施例により製造されたメモリセルを上から見た図
【図９】本発明によるメモリセルの製造方法の第２の実施例を説明するための断面図
【図１０】本発明によるメモリセルの製造方法の第２の実施例を説明するための断面図
【図１１】本発明によるメモリセルの製造方法の第２の実施例を説明するための断面図
【図１２】本発明によるメモリセルの製造方法の第２の実施例を説明するための断面図
【図１３】本発明によるメモリセルの製造方法の第２の実施例を説明するための断面図
【図１４】本発明によるメモリセルの製造方法の第２の実施例を説明するための断面図
【図１５】第２の実施例により製造されたメモリセルを上から見た図
【符号の説明】
１ 半導体基体、 ６ 第１のプラグ、 ７ 多結晶シリコン層、 ９ セルプレート電極、 １０ 絶縁層、 １１ 誘電体、 １２ メモリノード電極、 １３ 第２のプラグ

Claims (6)

1. 少なくとも１つの選択トランジスタと、高誘電率又は強誘電性の誘電体（１１）を備えたメモリキャパシタとからなり、半導体基体（１）中の第１の平面中に選択トランジスタが配置され、かつ半導体基体（１）の上方の、前記の第１の平面から酸化物中間層（５）によって隔てられた第２の平面中にメモリキャパシタが配置され、シリコンからなる第１のプラグ（６）によって第１の平面は第２の平面と電気的に接続されており、この第１のプラグ（６）にシリコンからなる第２のプラグ（１３）が接続しており、この第２のプラグ（１３）はメモリキャパシタのメモリノード電極（１２）と電気的に接続されているメモリセルの製造方法において、
   酸化物中間層（５）及び複数の第１のプラグ（６）上に複数の多結晶シリコン層（７）を、隣接する２つの多結晶シリコン層（７）の間にそれぞれの間隙が形成され、かつこの多結晶シリコン層（７）がそれぞれ１つの第１のプラグと接続されるように形成させ、
   前記の間隙内にセルプレート電極（９）を形成させ、
   多結晶シリコン層（７）内に、第１のプラグ（６）の表面にまで達するトレンチを形成させ、このトレンチを絶縁層（１０）で充填し、
   多結晶シリコン層（７）を除去し、
   次いで、セルプレート電極（９）の側壁に誘電体（１１）を形成させ、かつこの誘電体（１１）上にメモリノード電極（１２）を形成させ、
   次いで、絶縁層（１０）をシリコンで置き換え、このシリコンが第１のプラグ（６）と直接結合する形の第２のプラグ（１３）を形成することを特徴とするメモリセルの製造方法。
2. 多結晶シリコン層（７）の構造体に、側面のスペーサ層（８）を形成させる、請求項１記載の方法。
3. セルプレート電極（９）がコンフォーマルな層（１６）及び充填物（１７）から形成される、請求項１又は２記載の方法。
4. 絶縁層（１０）を窒化ケイ素から形成させる、請求項１から３までのいずれか１項記載の方法
5. 電極（９，１２）の形成を化学蒸着により行う、請求項１から４までのいずれか１項記載の方法。
6. 電極（９，１２）の形成をスパッタリングにより行う、請求項１から４までのいずれか１項記載の方法。

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