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JP3628496B2 - 磁気抵抗センサ及び磁気記憶システム - Google Patents

磁気抵抗センサ及び磁気記憶システム Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般的には、磁気媒体に記録された信号を読み取るために磁気抵抗（ＭＲ）読取りセンサを用いる型式の直接アクセス記憶装置（ＤＡＳＤ）に関し、特に、サーマル・アスペリティ（ｔｈｅｒｍａｌ ａｓｐｅｒｉｔｙ）の影響を最小限とする新規のＭＲセンサを有するＤＡＳＤに関する。
【０００２】
【従来の技術】
コンピュータは、しばしば、データを書き込むことができかつそのデータを後に使用する際に読み取ることができる媒体を具備する補助メモリ装置を有する。回転磁気ディスクを組み込んだ直接アクセス記憶装置（ディスク・ドライブ）は、ディスク表面上に磁気形態でデータを記憶するために通常用いられる。データは、ディスク表面上に同心的に径方向に並べられた情報トラックに記録される。そして、読取りセンサを具備する磁気ヘッドが、ディスク表面上のトラックからデータを読み取るために用いられる。
【０００３】
大容量ディスク・ドライブにおいては、磁気抵抗読取りセンサ、いわゆるＭＲヘッドが普及している。その理由は、ディスク表面からデータを読み取るこの読取りセンサの性能が、薄膜誘導ヘッドよりも線密度において大きいからである。ＭＲセンサは、そのＭＲ感知層（「ＭＲ素子」とも称する）の抵抗変化により磁場を検知する。この抵抗変化は、ＭＲ層により検知される磁束の強度と方向の関数である。
【０００４】
大容量ディスク・ドライブにおいて現在使用されている最も一般的なＭＲセンサは、異方性磁気抵抗（ＡＭＲ）効果を呈するＡＭＲセンサである。ＡＭＲセンサでは、電子散乱したがってＭＲ層の抵抗が、ｃｏｓ２αの関数として変化する。ここで、αは、ＭＲ層の磁化とＭＲ層に流れる電流の方向とのなす角度である（図１参照）。電子散乱したがって抵抗は、ＭＲ層の磁化と電流が平行であるとき最大となり、ＭＲ層の磁化と電流が垂直であるとき最小となる。米国特許第５，０１８，０３７号「Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒｅａｄ Ｔｒａｎｓｄｕｃｅｒ Ｈａｖｉｎｇ Ｈａｒｄ Ｍａｇｎｅｔｉｃ Ｂｉａｓ（硬磁性バイアスを有する磁気抵抗読取り変換器）」（１９９１年５月２１日特許）は、ＡＭＲ効果により動作するＭＲセンサを開示している。
【０００５】
図１は、従来のＡＭＲセンサ１００を示し、中央領域１０２により分割された端領域１０４及び１０６を有する。ＭＲ層１１０は、非磁性導電性スペーサ１１５により軟隣接層（ＳＡＬ）１２０から分離されており、そしてこれら３層は全て中央領域１０２に形成されている。硬バイアス（ｈａｒｄ ｂｉａｓ）層１３０及び１３５が、端領域１０４及び１０６にそれぞれ形成され、ＭＲ層１１０及びＳＡＬ１２０に対して縦バイアスを与えている。硬バイアス層１３０及び１３５の上にそれぞれリード１４０及び１４５を形成することにより、電流源（図示せず）からＭＲセンサ１００へ検知電流ＩＳを流すための電気的接続を行う。
【０００６】
前述の通り、ＭＲセンサは、磁場の変化があるとき抵抗変化を生じる。この抵抗変化は、ＭＲ素子に一定の検知電流を通すことにより電圧信号へと変換される。所与のＭＲセンサにおけるＤＣ電圧の値は、一定検知電流と、ＭＲセンサ・リード間の全抵抗との積である。抵抗変化はＭＲセンサが動作する主要因であるので、この抵抗変化が実質的にＭＲセンサ及びこのＭＲセンサを組み込んだディスク・ドライブの性能に影響する可能性がある。
【０００７】
サーマル・アスペリティ（ＴＡ）として知られる現象は、ＭＲセンサの温度を突然に１００℃以上上昇させることがある。この突然の温度上昇の原因は、トラックから情報を読み取っている間にＭＲセンサとディスク表面上の突出部とが衝突すること若しくは衝突に近い状態になることである。この衝突により、ＭＲセンサのＤＣベース電圧が大きくシフトして情報の読取り誤りを引き起こすこととなる。
【０００８】
図２は、ＤＣベース（バイアス）電圧２１０、ベースＤＣ電圧２１０のシフトしたサーマル・アスペリティ電圧２２０、並びに、サーマル・アスペリティ電圧２２０のないときにディスクから読み取られるデータ信号２３５及びサーマル・アスペリティ電圧２２０があるときにディスクから読み取られるデータ信号２４０を示すグラフ２００である。サーマル・アスペリティ電圧２２０は、ＤＣベース電圧における突然のシフト２２５に続いて指数関数的減衰２３０があることが特徴である。このＤＣベース電圧の指数関数的減衰２３０は、ＤＣベース電圧２１０に達するまで続く。ＤＣベース電圧における突然のシフト２２５がデータ信号２３５の数倍の大きさである場合、ＭＲセンサに直接的又は間接的に接続された電気回路を飽和させてしまい、データ損失を生じることとなる。このデータ損失はサーマル・アスペリティ電圧２２０の大きさに依存するが、数バイトの大きさとなってしまう可能性がある。
【０００９】
読取りデータに対するサーマル・アスペリティの影響を最小限とするためにディスク・ドライブに設けられた従来の機構は、安価な別個のアスペリティ低減回路（ＡＲＣ）モジュールを用いるか、又は、通常動作モードとアスペリティ回復モードとをもつ複雑なデータ・チャネル（修正された部分応答最大見込み回路）を用いるかのいずれかである。従って、複雑な記録チャネルや別個のＡＲＣモジュールを用いることなくサーマル・アスペリティの影響を最小限とすることが要望されている。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、磁気抵抗読取りセンサを用いるディスク・ドライブにおいてサーマル・アスペリティ現象を検知しかつ実質的に排除する手段を提供することである。
【００１１】
【課題を解決するための手段】
上記及び他の目的及び利点を実現するべく、本発明におけるＡＭＲセンサは４個のリードを有する。そのうち２個のリード（第１及び第２のＭＲリード、「ＭＲリード」とも称される）は、ＭＲ層に対してＭＲ検知電流を与えるためであり、２個のリード（第１及び第２のＳＡＬリード、「ＳＡＬリード」とも称される）は、軟隣接層（ｓｏｆｔ ａｄｊａｃｅｎｔ ｌａｙｅｒ−ＳＡＬ）に対してＳＡＬ電流を与えるためである。さらにＡＭＲセンサは、中央領域により互いに離隔された端領域へと分けられる。端領域に形成される硬バイアス層は、中央領域に形成されるＭＲ層に縦バイアスを与える。各硬バイアス層はさらに、ＭＲ層との連続結合を形成する。好適には、ＭＲ層に横バイアスを与えるＳＡＬは、ＳＡＬ層全体の幅及び高さに沿った反強磁性（ＡＦＭ）層との交換結合の結果、横方向（すなわち、エア・ベアリング面に垂直な方向）に固定された磁化ベクトルを有する。さらに、中央領域に形成されるＭＲ層及び端領域に形成される硬バイアス層は、絶縁体によりＳＡＬから電気的に絶縁されている。ＭＲ材料及びＳＡＬ材料は、好適には同じ材料であり、これら２層の間の熱係数が一致することを確保する。
【００１２】
ＤＣ条件の下では、ＭＲ層の抵抗とＭＲ層に流れる電流との積（ＲＭＲ×ＩＭＲ）が、ＳＡＬの抵抗とＳＡＬに流れる抵抗との積（ＲＳＡＬ×ＩＳＡＬ）と等しくなるように選択される。ＭＲリード間に生じる電圧は、差動回路の第１の入力端子へ供給され、ＳＡＬリード間に生じる電圧は、その差動回路の第２の入力端子へ供給される。さらに、差動回路は出力端子及び接地（コモン）端子を有する。
【００１３】
サーマル・アスペリティが存在する場合、ＭＲ層及びＳＡＬ層の双方の抵抗が実質的に同じように変化することにより、サーマル・アスペリティ信号がＭＲリード間及びＳＡＬリード間に生じ、その結果、差動回路の第１及び第２の入力端子へ入力される。しかしながら、ディスクからのデータ磁場が存在する場合にはＭＲ層の抵抗のみが変化する。なぜなら、ＭＲ層はＳＡＬ層から電気的に絶縁されかつＳＡＬ層の磁化はＡＦＭ層により固定されているからである。従って、ディスク上へ書き込まれたデータによる電圧はＭＲリード間にのみ生じ、この電圧は差動回路の第１の入力端子へ与えられる。
【００１４】
サーマル・アスペリティ信号が存在しかつ差動回路の双方の入力端子において同相であるので、サーマル・アスペリティ信号は打ち消され、第１の入力端子に存在するデータ信号のみが差動回路により検知され伝送されることとなる。
【００１５】
【発明の実施の形態】
以下の説明は、本発明を実施するために最適と考えられる形態である。この説明及び示された他の実施例は、本発明の一般的原理を説明するためのものであって、本発明の範囲を限定するものではない。
【００１６】
図３は、本発明を実施したディスク・ドライブ３００を示す図である。図３に示すように、少なくとも１つの回転可能な磁気ディスク３１２が主軸３１４上に支持され、ディスク・ドライブ（駆動）・モーター３１８により回転させられる。各ディスク上の磁気記憶媒体は、ディスク３１２上に同心的データ・トラックの環状パターンの形態で設けられる。
【００１７】
少なくとも１つのスライダ３１３がディスク３１２上に位置づけられ、各スライダ３１３は１又は複数の磁気読取り／書込みヘッド３２１を支持する。ヘッド３２１は、本発明のＭＲセンサを組み込んでいる。ディスクが回転すると、スライダ３１３がディスクの上を半径方向に内外に移動することにより、ヘッド３２１は、所望のデータが記録されているディスクの異なる場所へアクセスすることができる。各スライダ３１３は、サスペンション３１５を用いてアクチュエータ・アーム３１９へ取り付けられる。サスペンション３１５は僅かなバネ力を与えることによりスライダ３１３をディスク表面３２２の方へ押しやる。各アクチュエータ・アーム３１９は、アクチュエータ手段３２７へ取り付けられる。図３に示すようにアクチュエータ手段３２７は、ボイス・コイル・モーター（ＶＣＭ）でもよい。ＶＣＭは、固定磁場内で移動可能なコイルを有し、コイルの方向及び速度は制御ユニット３２９により供給されるモーター電流信号により制御される。
【００１８】
ディスク記憶システムのオペレーション中、ディスク３１２の回転は、スライダ３１３とディスク表面３２２との間にエア・ベアリングを発生する。このエア・ベアリングは、スライダに対して上向きの力すなわち揚力を与える。通常の動作中、エア・ベアリングは、サスペンション３１５の小さなバネ力と相殺し合うことにより、僅かな実質的に一定の間隔でスライダをディスク表面から離れたやや上方に支持する。
【００１９】
ディスク記憶システムの様々な構成要素は、動作中、制御ユニット３２９により発生される制御信号により制御される。例えば、アクセス制御信号や内部クロック信号等である。通常、制御ユニット３２９は、論理制御回路、記憶手段及びマイクロプロセッサを有する。制御ユニット３２９は、ライン３２３上のドライブ・モーター制御信号やライン３２８上のヘッド位置・探査制御信号等の様々なシステム動作を制御するための制御信号を発生する。ライン３２８上の制御信号は、スライダ３１３をディスク上の所望のデータ・トラックへ最適に移動させ位置決定するために所望の電流波形を与える。読取り信号及び書込み信号は、記録チャネル３２５を用いて、読取り／書込みヘッド３２１へそしてヘッド３２１から伝達される。
【００２０】
通常の磁気ディスク記憶システムについての上記の説明及び図３は、表現する目的のためにのみ示されたものである。ディスク記憶システムは多数のディスクを保有することができ、また、各アクチュエータは多数のスライダを支持することができる。
【００２１】
図４及び図５は、本発明の好適な実施例であるＡＭＲセンサ４００の斜視図でありエア・ベアリング面から見た図である。ただし、寸法比率は正確ではない。ＡＭＲセンサ４００は、能動的な中央領域４３０により分離された受動的な端領域４１０及び４２０を有する。磁気シールド層４６０及び間隙層４５８は、好適には適宜の基板４６２上に形成されるが必ずしも必要ではない。シールド層４６０は、ＭＲセンサ４００を磁気的に絶縁する層であり、通常、ＮｉＦｅ若しくはｓｅｎｄｕｓｔ（商標）から作られる。間隙層４５８は、ＭＲセンサ４００を電気的に絶縁する層であり、一般にＡｌ２Ｏ３又はＳｉＯ２から作られる。間隙層４５８を形成した後、反強磁性層４５６、軟隣接層（ＳＡＬ）４５４、及び絶縁層４５２が、間隙層の上に形成される。反強磁性（ＡＦＭ）層４５６は、ＳＡＬ４５４の磁化を一定の方向へ固定するために用いられる。ＡＦＭ層４５６は、好適にはＮｉＯから作られ、ＡＦＭ４５６の熱係数がＳＡＬ４５４により検知されるサーマル・アスペリティ信号の波形に影響を与えないようにする。別の例として、ＡＦＭ層４５６は、ＦｅＭｎ又はＮｉＭｎから作ることもできる。ＳＡＬ４５４は、好適にはＮｉＦｅから作られ、ＳＡＬ４５４の磁化は、エア・ベアリング面（ＡＢＳ）４６６に対して垂直に固定される。（ＡＢＳは、磁気ディスク表面に隣接する、ＭＲセンサを含む磁気ヘッドの面を意味する。）さらにＭＲセンサ４００は、ＭＲ層４３６及び好適にはシード層４４６を有する。これら双方の層は、絶縁層４５２の上の中央領域４３０に形成される。シード層４４６は、ＭＲ層の磁気特性を強化するために用いられ、タンタルから作られる。外部磁場の存在下で回転自在な磁化をもつＭＲ層４３６は、一般的に、ＮｉＦｅ又はＮｉＦｅ／Ｃｏ等の軟強磁性材料から作られる。好適にはＮｉＦｅである。一般的にＭＲ層４３６の磁化は、外部磁場のない場合にエア・ベアリング面に対して平行となるように設定される。
【００２２】
端領域４１０及び４２０にそれぞれ形成される硬バイアス層４４２及び４４４は、ＭＲ層４３６に対して縦バイアス磁場を与えることにより、ＭＲ層４３６における単一磁区状態を確保する。さらに、硬バイアス層４４２及び４４４は、ＭＲ層４３６と連続結合を形成する。
【００２３】
さらにＭＲセンサ４００は、４個の電気的リードを有する。端領域４１０及び４２０にそれぞれ形成されるリード４４８及び４５０は、第１及び第２のＳＡＬリードと称され、ＳＡＬ４５４とＳＡＬ電流源５７０（図６参照）の間を電気的に接続する。ＳＡＬ電流源５７０は、ＳＡＬ４５４へ電流（ＳＡＬ電流と称する）を供給することによりＳＡＬ４５４にかかるＤＣベース（バイアス）電圧を生じさせる。端領域４１０及び４２０にそれぞれ形成されるリード４３８及び４４０は、第１及び第２のＭＲリードと称され、ＭＲ層４３６とＭＲ電流原５７５（図６参照）の間を電気的に接続する。ＭＲ電流源５７５は、ＭＲ層４３６に対して必要な検知電流を与えることによりＭＲ層４３６にかかるＤＣベース（バイアス）電圧を生じさせる。
【００２４】
本発明のＭＲセンサ４００においては、ＳＡＬ４５４が、ＭＲ層４３６並びに硬バイアス層４４２及び４４４から電気的に絶縁される。完全な電気的絶縁により、ＭＲ電流源５７５により供給されＭＲ層４３６を流れる電流は、いかなる場合もＳＡＬ４５４により短絡されることはない。ＳＡＬ４５４と、ＭＲ層４３６並びに硬バイアス層４４４及び４４２との間の電気的絶縁は、絶縁材料の層４５２により実現され、この層４５２は、ＳＡＬ４５４と、ＭＲ層４３６並びに硬バイアス層４４４及び４４２との間に配置される。絶縁層４５２は、通常、Ａｌ２Ｏ３又はＳｉＯ２から作られる。
【００２５】
図６は、本発明の好適な実施例によるサーマル・アスペリティ低減回路５００の概略構成図である。回路５００は、第１及び第２のＭＲリード４３８及び４４０並びに第１及び第２のＳＡＬリード４４８及び４５０を有するＭＲセンサ４００と、ＭＲ電流源５７５と、ＳＡＬ電流源５７０と、差動回路５８０とを有する。差動回路５８０は、第１及び第２の入力端子５８３及び５８５と、出力端子５８８と、接地（基準）端子５８７とを有する。
【００２６】
図６において、ＭＲリード４３８及び４４０はＭＲ電流源５７５へ接続され、ＭＲ電流源５７５は必要な検知電流をＭＲ層４３６へ供給することにより、ＭＲ層４３６にかかるＤＣバイアス電圧を生じさせる。ＳＡＬリード４４８及び４５０はＳＡＬ電流源５７０へ接続される。ＳＡＬ電流源５７０は、必要な検知電流をＳＡＬ４５４へ供給することにより、このバイアス条件下（外部磁場のない場合）において、ＭＲ層４３６の抵抗とＭＲ層４３６を流れる電流との積（ＭＲ層４３６における電圧降下）が、ＳＡＬ４５４の抵抗とＳＡＬ４５４を流れる電流との積（ＳＡＬにおける電圧降下）と等しくなるようにする。
【００２７】
本発明の好適例においては、次の通りである。
ＭＲ層の高さ＝１μｍ
ＭＲ層の幅＝１μｍ
ＭＲ層の厚さ＝１５０Å
ＭＲ層のρ＝２５μΩｃｍ
ＭＲ層の抵抗＝３２Ω
【００２８】
さらに、本発明の好適例では、次の通りである。
ＳＡＬ層の高さ＝１μｍ
ＳＡＬ層の幅＝４μｍ
ＳＡＬ層の厚さ＝１００Å
ＳＡＬ層のρ＝２５μΩｃｍ
ＳＡＬ層の抵抗＝１００Ω
本発明の好適例では、ＭＲ検知電流が１０ｍＡであり、このことは、ＤＣバイアス条件下で下記の要件を確保するためにＳＡＬ電流が３．２ｍＡに設定されることを意味する。
ＲＭＲ×ＩＭＲ＝ＲＳＡＬ×ＩＳＡＬ
【００２９】
図６に戻ると、第１のＭＲリード４３８は配線５８２を介して差動回路５８０の第１の入力端子５８３へも接続され、第１のＳＡＬリード４４８は配線５８４を介して差動回路５８０の第２の入力端子５８５へ接続される。リード４４０と４５０は、好適にはコモン配線パッド５７７へ接続される。コモン・パッド５７７は、配線５８６を介して差動回路５８０の接地５８７へ接続される。差動回路５８０の出力端子５８８は、図３で説明した更なる処理のためにデータ記録チャネル５２５へ接続される。記録チャネル５２５及び差動回路５８０は、共に、記録システム５９０と称される。差動回路５８０は、好適には、データ記録チャネル５２５が集積された同じシリコン・チップに集積されたシリコンベース高速差動増幅器である。さらに、差動回路５８０が差動利得を有することにより、その第１の端子５８３と第２の端子５８５へ入力された電圧間の差に起因するノード５８８における出力電圧は、次の式で表される。
Ｖ５８８＝Ａ×（Ｖ５８３−Ｖ５８５）
ここで、Ａは、差動回路５８０の差動利得である。
【００３０】
図７、図８、及び図９は、差動増幅器５８０の第１の入力端子５８３、第２の入力端子５８５、及び出力端子５８８に現れる電圧信号を示す図であり、ＤＣバイアス条件下において、磁気ディスクからのデータ磁場が存在する場合、そしてサーマル・アスペリティと磁気ディスクからのデータ磁場とが存在する場合をそれぞれ示す。図６及び図７乃至図９を参照すると、ＤＣバイアス条件下（外部磁場がない場合）での第１の端子５８３における電圧は、ＤＣ電圧６０５であり、これはＲＭＲ×ＩＭＲ（ＭＲ層４３６での電圧降下）である。このとき、第２の端子５８５における電圧は、ＤＣ電圧６１０であり、これはＲＳＡＬ×ＩＳＡＬ（ＳＡＬ４５４での電圧降下）である。そしてこのときの出力端子５８８における電圧は、ＤＣ電圧６１５である。
【００３１】
磁気ディスクからのデータ磁場等の磁場が存在する場合、ＭＲ層４３６の抵抗が変化するのでＭＲ層４３６にかかる電圧が変化する。ＭＲ層４３６の抵抗変化の結果ＭＲ層４３６に発生される電圧は、交流信号の形で表される。その結果、第１
のＭＲリード４３８へ接続された第１の入力端子５８３における電圧信号は、ＡＣ成分６２２とＤＣ成分６０５をもつ電圧６２０である。上記のようにＡＣ成分は、ディスクからの磁場の存在によるＭＲ層４３６の抵抗変化に起因し、以下のように表される。
ＩＭＲ×ΔＲＭＲ
そして、ＤＣ成分は、上記の通り、以下のように表される。
ＩＭＲ×ＲＭＲ
従って、電圧６２０は次のように表される。
Ｖ６２０＝ＩＭＲ×ΔＲＭＲ＋ＩＭＲ×ＲＭＲ
【００３２】
図６及び図７乃至図９を参照すると、ディスクからの磁場が存在する場合、ＳＡＬ４５４にかかる電圧は変化しない。なぜなら、ＳＡＬ４５４はＭＲ層４３６及び硬バイアス層４４２、４４４から絶縁されており、かつその磁化がＡＦＭ４５６により固定されているからである。その結果、第２の入力端子５８５における電圧は、ＤＣバイアス条件下での電圧と同じままである。すなわち、次の通りである。
Ｖ６１０＝ＩＳＡＬ×ＲＳＡＬ
【００３３】
ディスクからの磁場が存在する場合、出力端子５８８における電圧は、第１と２の入力端子５８３、５８５における電圧信号間の差に回路の差動利得を掛けたものに等しくなる。すなわち、以下の通りである。
Ｖ５８８＝Ａ×（Ｖ５８３−Ｖ５８５）
Ｖ６３０＝Ａ×（Ｖ６２０−Ｖ６１０）
Ｖ６３０＝Ａ×（ＩＭＲ×ΔＲＭＲ＋ＩＭＲ×ＲＭＲ−ＩＳＡＬ×ＲＳＡＬ）
【００３４】
ＳＡＬ４５４における抵抗及び電流は、ＩＭＲ×ＲＭＲ＝ＩＳＡＬ×ＲＳＡＬとなるように選択されるので、上記２つの信号からの寄与は互いに打ち消し合い、そして次のようになる。
Ｖ６３０＝Ａ×（ＩＭＲ×ΔＲＭＲ）
【００３５】
ここで、ディスクのトラックからデータを読み取る間にＭＲセンサの温度が上昇することによりサーマル・アスペリティ現象が起きたと仮定する。このような条件下で、第１の入力端子５８３における電圧は、ＡＣ成分６３７とＤＣ成分６３８をもつ電圧６３５となる。ＡＣ成分は、ディスクからの磁場が存在する場合にＭＲ層４３６の抵抗変化に起因するものであり、次の通りである。
ＩＭＲ×ΔＲＭＲ
【００３６】
ＤＣ成分６３８は、突然のＤＣ電圧のシフトの後、シフトした電圧から指数関数的に減衰するが、ＤＣ成分６３８は次のように表すことができる。
ＩＭＲ×ＲＭＲ
したがって次のようになる。
Ｖ６３５＝ＩＭＲ×ΔＲＭＲ＋ＩＭＲ×ＲＭＲ
【００３７】
サーマル・アスペリティが存在する場合、突然の温度変化がＳＡＬ４５４の抵抗を変化させるので、ＳＡＬ４５４にかかるバイアス電圧もまた変化する。バイアス電圧（サーマル・アスペリティ信号）の変化は、ＤＣ電圧の突然のシフトとそのシフトした電圧からの指数関数的減衰により表される。その結果、第２の入力端子５８５における電圧は、次のようになる。
Ｖ６４０＝ＩＳＡＬ×ＲＳＡＬ
【００３８】
ここで、ディスクのトラックからデータを読み取る間にサーマル・アスペリティ現象が起きたと仮定する。この条件下で、出力端子５８８における電圧は、以下の通り、第１と第２の入力端子５８３、５８５における電圧信号間の差に回路５８０の差動利得を掛けたものに等しくなる。
Ｖ５８８＝Ａ×（Ｖ５８３−Ｖ５８５）
Ｖ６４５＝Ａ×（Ｖ６３５−Ｖ６４０）
Ｖ６４５＝Ａ×（ＩＭＲ×ΔＲＭＲ＋ＩＭＲ×ＲＭＲ−ＩＳＡＬ×ＲＳＡＬ）
【００３９】
ＳＡＬ４５４における抵抗及び電流は、ＩＭＲ×ＲＭＲ＝ＩＳＡＬ×ＲＳＡＬとなるように選択され、かつ、ＭＲ層４３６の材料及びＳＡＬ４５４の材料は、同じ熱係数を有するように選択されるので、ＭＲ層４３６及びＳＡＬ層４５４に生じるサーマル・アスペリティ信号は、実質的に同じ形状、大きさ及び位相である。従って、上式においてＩＭＲ×ＲＭＲ及びＩＳＡＬ×ＲＳＡＬの項は、互いに打ち消し合う。このことは次のことを意味する。
Ｖ６４５＝Ａ×（ＩＭＲ×ΔＲＭＲ）
【００４０】
実際の装置においては、通常、ＤＣ電圧の突然のシフトと同時に出力端子５８８に細い信号スパイク６６５が出現する。これは、（１）ＭＲ層４３６の抵抗とＳＡＬ４５４の抵抗、（２）ＭＲリードの抵抗とＳＡＬリードの抵抗、（３）ＳＡＬ電流源５７０とＭＲ電流源５７５の間の有限の物理的不一致並びに（４）差動回路の内的不一致に起因する。しかしながら、一般的にこのスパイクは数ビットの長さにすぎないのでデータ損失の原因とはならない。
【００４１】
図１０は、本発明の別の実施例におけるＡＭＲセンサ７００のエア・ベアリング面から見た図である。ただし、寸法比率は正確ではない。ＡＭＲセンサ７００は、中央能動領域７２０により分離された側端受動領域７０５、７１０を具備する。磁気シールド層７６２及び間隙層７６０は、一般に、必須ではないが、適宜の基板７６４上に形成される。シールド層７６２は、ＭＲセンサ７００のための磁気的絶縁を行い、通常ＮｉＦｅ若しくはｓｅｎｄｕｓｔ（商標）から作られる。間隙層７６０は、ＭＲセンサ７００のための電気的絶縁を行い、通常、Ａｌ２Ｏ３又はＳｉＯ２から作られる。間隙層７６０を形成した後、間隙層の上に反強磁性層７５８、アスペリティ補償層（ＡＣＬ）７５６及び絶縁層７５４が、一般的に形成される。反強磁性（ＡＦＭ）層７５８は、一定の方向へＡＣＬ７５６の磁化を固定するために用いられる。ＡＦＭ層７５８の熱係数がＡＣＬ７５６により検知されるサーマル・アスペリティ信号の形に影響を及ぼさないことを保証するため、ＡＦＭ層７５８がＮｉＯから作られることが好ましい。別の例としては、ＡＦＭ層７５８をＦｅＭｎ又はＮｉＭｎから作ることもできる。アスペリティ補償層（ＡＣＬ）７５６は、好適にはＮｉＦｅから作られ、その磁化はエア・ベアリング面７４６に対して垂直に固定される。別の例として、ＭＲ層７４８と同じか若しくは実質的に類似の熱係数を有する非磁性導電性材料からＡＣＬ７５６を作ることもできる。例えば、銅やタンタルである。ここで、ＡＣＬ７５６が非磁性材料で作られる場合は、ＡＦＭ層７５８が不要となることを注記する。ＭＲセンサ７００はさらに、中央領域７２０に形成されるＭＲ層７４８を有する。ＭＲ層７４８は、非磁性導電性スペーサ７５０により軟隣接層（ＳＡＬ）７５２から分離されている。ＳＡＬ７５２は、中央領域７２０に形成され、ＭＲ層７４８に対して横方向バイアス磁場を与える。ＡＣＬ７５６が磁性材料から作られる場合、ＡＣＬの磁化とＳＡＬ７５２の磁化とは、同じ方向でなければならない。外部磁場の存在下で自在に回転する磁化をもつＭＲ層７４８は、一般的に軟強磁性材料から作られる。例えば、ＮｉＦｅ又はＮｉＦｅ／Ｃｏであり、好ましくはＮｉＦｅから作られる。一般的に、ＭＲ層７４８の磁化は、外部磁場のない場合にエア・ベアリング面７４６に対して平行になるように設定される。ＭＲ層７４８、スペーサ層７５０及びＳＡＬ７５４は、ＭＲ素子７７０と称される。
【００４２】
端領域７０５及び７１０に形成される硬バイアス層７４２及び７４４は、それぞれ、ＭＲ層７４８に対して縦方向バイアス磁場を与えることにより、ＭＲ層７４８の単一磁区状態を確保する。硬バイアス層７４２及び７４４は、好適にはＣｏＰｔＣｒから作られるが、ＣｏＰｔＣｒＴａ若しくはＣｏＰｔＣｒＳｉＯ２から作ることもできる。さらに硬バイアス層７４２及び７４４は、ＭＲ層７４８と連続的結合を形成する。
【００４３】
さらにＭＲセンサ７００は、４個の電気的リードを有する。端領域７０５及び７１０にそれぞれ形成されるリード７２８及び７３０は、第１及び第２のＡＣＬリードと称され、ＡＣＬ７５６とＡＣＬ電流源（図示せず）との間を電気的に接続する。ＡＣＬ電流源は、ＡＣＬ７５６にかかるＤＣベース（バイアス）を生じさせるためにＡＣＬ７５６へ電流（ＡＣＬ電流と称する）を流す。端領域７０５及び７１０にそれぞれ形成されるリード７３８及び７４０は、第１及び第２のＭＲリードと称され、ＭＲ層７４８とＭＲ電流源（図示せず）との間を電気的に接続する。ＭＲ電流源は、ＭＲ層７４８にかかるＤＣベース（バイアス）を生じさせるためにＭＲ層７４８に対して必要な検知電流を与える。
【００４４】
本発明のＭＲセンサ７００においては、ＡＣＬ７５６が、ＭＲ素子７７０及び硬バイアス層７４２、７４４から電気的に絶縁されていることが重要である。完全な電気的絶縁により、ＭＲ電流源により与えられたＭＲ素子７７０を流れる電流がＡＣＬ７５６によっては決して短絡されないことを確保する。ＡＣＬ７５６と、ＭＲ素子７７０及び硬バイアス層７４２、７４４との間の電気的絶縁は、ＡＣＬ７５６とＭＲ素子７７０及び硬バイアス層７４２、７４４との間に配置された絶縁材料７５４の層により実現される。絶縁層７５４は、通常、Ａｌ２Ｏ３又はＳｉＯ２から作られる。
【００４５】
本発明の別の実施例では、図６のＭＲセンサ４００が、別のＭＲセンサ７００で置き換えられることにより、サーマル・アスペリティ低減回路５００を用いたサーマル・アスペリティの検知及び低減を可能とする。
【００４６】
以上、本発明は、好適例に関して図示され説明されたが、当業者であれば、本発明の主旨、範囲、及び教示から逸脱することなく様々な変形をなし得ることは自明であろう。例えば、本発明の好適例では、４個のリードをもちそれらのうち２つのリードが互いに短絡されているＭＲセンサに関して説明されたが、本発明は、３個のリードのみをもちそれらのリードの１つがＭＲ層とＳＡＬとの間のコモン・リード（接地リード）であるＭＲセンサに対してにも同様に適用可能である。
従って、ここに開示された本発明は、説明された例に限定されるものではなく、特許請求の範囲により定められると解するべきである。
【００４７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４８】
（１）磁気抵抗（ＭＲ）層と、前記ＭＲ層により互いに分離されかつ前記ＭＲ層と連続的結合を形成する第１及び第２の硬バイアス層と、電気絶縁体と、前記電気絶縁体により前記ＭＲ層及び前記硬バイアス層から分離された軟隣接層（ＳＡＬ）と、前記ＭＲ層に対して検知電流を与えるために前記第１及び第２の硬バイアス層と接触して設けられた第１及び第２のＭＲリードと、前記ＳＡＬに対してＳＡＬ電流を与えるために前記ＳＡＬと接触して設けられた第１及び第２のＳＡＬリードとを有する磁気抵抗センサ。
（２）前記ＳＡＬの磁化をピン止めするための反強磁性（ＡＦＭ）層を有し、前記ＳＡＬが前記ＡＦＭ層の上に配置される上記（１）に記載のＭＲセンサ。
（３）前記ＭＲ層がＮｉＦｅとＮｉＦｅ／Ｃｏとを含む材料群から選択される上記（１）に記載のＭＲセンサ。
（４）前記電気絶縁体がＡｌ２Ｏ３とＳｉＯ２とを含む材料群から選択される上記（１）に記載のＭＲセンサ。
（５）前記ＡＦＭ層がＦｅＭｎと、ＮｉＭｎと、ＮｉＯとを含む材料群から選択される上記（２）に記載のＭＲセンサ。
（６）前記第１及び第２の硬バイアス層がＣｏＰｔＣｒと、ＣｏＰｔＣｒＴａと、ＣｏＰｔＣｒＳｉＯ２とを含む材料群から選択される上記（１）に記載のＭＲセンサ。
（７）データを記録するための磁気記憶媒体と、前記磁気記憶媒体から情報を読み取るＭＲセンサと、前記磁気記憶媒体に記録されたデータを表わす印加磁場に応答して前記ＭＲセンサにおける抵抗変化を検知するために前記ＭＲセンサへ結合された記録チャネルとを有し、上記ＭＲセンサが、ＭＲ層と、前記ＭＲ層により互いに分離されかつ前記ＭＲ層と連続的結合を形成する第１及び第２の硬バイアス層と、電気絶縁体と、前記電気絶縁体により前記ＭＲ層及び前記硬バイアス層から分離された軟隣接層（ＳＡＬ）と、前記ＭＲ層に対して検知電流を与えるために前記第１及び第２の硬バイアス層の上に配置された第１及び第２のＭＲリードと、前記ＳＡＬに対してＳＡＬ電流を与えるために前記ＳＡＬの上に配置された第１及び第２のＳＡＬリードとを有する磁気記憶システム。
（８）前記ＳＡＬの磁化をピン止めするための反強磁性（ＡＦＭ）層を有し、前記ＳＡＬが前記ＡＦＭ層の上に配置される上記（７）に記載のＭＲセンサ。
（９）前記ＭＲ層がＮｉＦｅとＮｉＦｅ／Ｃｏとを含む材料群から選択される上記（７）に記載のＭＲセンサ。
（１０）前記電気絶縁体がＡｌ２Ｏ３とＳｉＯ２とを含む材料群から選択される上記（７）に記載のＭＲセンサ。
（１１）前記ＡＦＭ層がＦｅＭｎと、ＮｉＭｎと、ＮｉＯとを含む材料群から選択される上記（８）に記載のＭＲセンサ。
（１２）前記第１及び第２の硬バイアス層がＣｏＰｔＣｒと、ＣｏＰｔＣｒＴａと、ＣｏＰｔＣｒＳｉＯ２とを含む材料群から選択される上記（７）に記載のＭＲセンサ。
（１３）前記記録チャネルが、前記磁気記憶媒体のデータを読み取る間のサーマル・アスペリティ現象に応答する前記ＭＲ層及び前記ＳＡＬにおける抵抗変化を検知するために前記第１のＭＲリード及び第１のＳＡＬリードへそれぞれ接続される第１及び第２の入力端子をもつ差動回路を有する上記（７）に記載の磁気記憶システム。
（１４）磁気抵抗（ＭＲ）層、スペーサ層、及び軟隣接層（ＳＡＬ）を具備しかつ前記スペーサ層により前記ＭＲ層が前記ＳＡＬから分離されているＭＲ素子と、前記ＭＲ素子により互いに分離されかつ前記ＭＲ素子と連続的結合を形成する第１及び第２の硬バイアス層と、電気絶縁体と、前記電気絶縁体により前記ＭＲ素子及び前記硬バイアス層から分離されているアスペリティ補償層（ＡＳＬ）と、前記ＭＲ素子へ検知電流を与えるために前記第１及び第２の硬バイアス層の上に配置された第１及び第２のＭＲリードと、前記ＡＣＬに電流を与えるために前記ＡＣＬの上に配置された第１及び第２のＡＣＬリードとを有する磁気抵抗センサ。
（１５）前記ＡＣＬがＮｉＦｅを含む上記（１４）に記載のＭＲセンサ。
（１６）前記ＡＣＬの磁化をピン止めするための反強磁性（ＡＦＭ）層を有し、前記ＡＣＬが前記ＡＦＭ層の上に配置される上記（１５）に記載のＭＲセンサ。
（１７）前記ＭＲ層がＮｉＦｅとＮｉＦｅ／Ｃｏとを含む材料群から選択される上記（１４）に記載のＭＲセンサ。
（１８）前記ＡＣＬが銅とタンタルとを含む材料群から選択される上記（１４）に記載のＭＲセンサ。
（１９）前記ＡＦＭ層がＦｅＭｎと、ＮｉＭｎと、ＮｉＯとを含む材料群から選択される上記（１６）に記載のＭＲセンサ。
（２０）前記第１及び第２の硬バイアス層がＣｏＰｔＣｒと、ＣｏＰｔＣｒＴａと、ＣｏＰｔＣｒＳｉＯ２とを含む材料群から選択される上記（１４）に記載のＭＲセンサ。
（２１）データを記録するための磁気記憶媒体と、前記磁気記憶媒体から情報を読み取るＭＲセンサと、前記磁気記憶媒体に記録されたデータを表わす印加磁場に応答して前記ＭＲセンサにおける抵抗変化を検知するために前記ＭＲセンサへ結合された記録チャネルとを有し、上記ＭＲセンサが、磁気抵抗（ＭＲ）層、スペーサ層、及び軟隣接層（ＳＡＬ）を具備しかつ前記スペーサ層により前記ＭＲ層が前記ＳＡＬから分離されているＭＲ素子と、前記ＭＲ素子により互いに分離されかつ前記ＭＲ素子と連続的結合を形成する第１及び第２の硬バイアス層と、電気絶縁体と、前記電気絶縁体により前記ＭＲ素子及び前記硬バイアス層から分離されているアスペリティ補償層（ＡＳＬ）と、前記ＭＲ素子へ検知電流を与えるために前記第１及び第２の硬バイアス層の上に配置された第１及び第２のＭＲリードと、前記ＡＣＬに電流を与えるために前記ＡＣＬの上に配置された第１及び第２のＡＣＬリードとを有する磁気記憶システム。
（２２）前記ＡＣＬがＮｉＦｅを含む上記（２１）に記載の磁気記憶システム。
（２３）前記ＡＣＬの磁化をピン止めするための前記ＡＦＭ層の上に配置される反強磁性（ＡＦＭ）層を有し、前記ＡＣＬが前記ＡＦＭ層の上に配置される上記（２２）に記載の磁気記憶システム。
（２４）前記ＭＲ層がＮｉＦｅとＮｉＦｅ／Ｃｏとを含む材料群から選択される上記（２１）に記載の磁気記憶システム。
（２５）前記ＡＣＬが銅とタンタルとを含む材料群から選択される上記（２１）に記載の磁気記憶システム。
（２６）前記ＡＦＭ層がＦｅＭｎと、ＮｉＭｎと、ＮｉＯとを含む材料群から選択される上記（２１）に記載の磁気記憶システム。
（２７）前記第１及び第２の硬バイアス層がＣｏＰｔＣｒと、ＣｏＰｔＣｒＴａと、ＣｏＰｔＣｒＳｉＯ２とを含む材料群から選択される上記（２１）に記載の磁気記憶システム。
（２８）前記記録チャネルが、前記磁気記憶媒体のデータを読み取る間のサーマル・アスペリティ現象に応答する前記ＭＲ層及び前記ＳＡＬにおける抵抗変化を検知するために前記第１のＭＲリード及び第１のＳＡＬリードへそれぞれ接続される第１及び第２の入力端子をもつ差動回路を有する上記（２１）に記載の磁気記憶システム。
【図面の簡単な説明】
【図１】従来技術のＡＭＲセンサの斜視図である。
【図２】サーマル・アスペリティ信号及びトラックから読み取られたデータ信号の単純な構成である。
【図３】本発明を実施する磁気ディスク記憶システムの単純な構成図である。
【図４】本発明による好適例のＡＭＲセンサの、寸法比率は厳密でない、エア・ベアリング面から見た斜視図である。
【図５】本発明による好適例のＡＭＲセンサの、寸法比率は厳密でない、エア・ベアリング面から見た斜視図である。
【図６】本発明の好適例によるサーマル・アスペリティ低減方法および手段を示す概略構成図である。
【図７】サーマル・アスペリティとデータ信号がない場合、サーマル・アスペリティがなくデータ信号がある場合、及びサーマル・アスペリティとデータ信号がある場合における本発明の好適例の差動回路の入力端子及び出力端子おける信号を示すグラフである。
【図８】サーマル・アスペリティとデータ信号がない場合、サーマル・アスペリティがなくデータ信号がある場合、及びサーマル・アスペリティとデータ信号がある場合における本発明の好適例の差動回路の入力端子及び出力端子おける信号を示すグラフである。
【図９】サーマル・アスペリティとデータ信号がない場合、サーマル・アスペリティがなくデータ信号がある場合、及びサーマル・アスペリティとデータ信号がある場合における本発明の好適例の差動回路の入力端子及び出力端子おける信号を示すグラフである。
【図１０】本発明によるＡＭＲセンサの別の実施例の、寸法比率は厳密でない、エア・ベアリング面から見た斜視図である。
【符号の説明】
４００ ＡＭＲセンサ
４１０、４２０ 端領域
４３０ 中央領域
４３６ ＭＲ層
４３８ 第１のＭＲリード
４４０ 第２のＭＲリード
４４２、４４４ 硬バイアス層
４５２ 絶縁層
４５４ 軟隣接層（ＳＡＬ）
４５６ 反強磁性（ＡＦＭ）層
４５８ 間隙層
４６０ 磁気シールド層
４６６ エア・ベアリング面
４４８ 第１のＳＡＬリード
４５０ 第２のＳＡＬリード

Claims (6)

  1. データを記録する磁気記憶媒体の表面と対面するエア・ベアリング面を有する、前記磁気記憶媒体から情報を読み取る磁気抵抗センサにおいて、
    磁気抵抗（ＭＲ）層と、
    前記ＭＲ層により互いに分離されかつ前記ＭＲ層と連続的結合を形成する第１及び第２の硬バイアス層と、
    電気絶縁体と、
    前記電気絶縁体により前記ＭＲ層及び前記硬バイアス層から分離された軟隣接層（ＳＡＬ）と、
    前記ＳＡＬに関して前記電気絶縁体と反対側に設けられ、前記ＳＡＬの磁化を、前記エア・ベアリング面に対して垂直な方向に固定するための反強磁性（ＡＦＭ）層と、
    前記ＭＲ層に対して検知電流を与えるために前記第１及び第２の硬バイアス層と接触して設けられた第１及び第２のＭＲリードと、
    前記ＳＡＬに対してＳＡＬ電流を与えるために前記ＳＡＬと接触して設けられた第１及び第２のＳＡＬリードとを有する
    磁気抵抗センサ。
  2. データを記録するための磁気記憶媒体と、
    前記磁気記憶媒体の表面と対面するエア・ベアリング面を有する、前記磁気記憶媒体から情報を読み取るＭＲセンサと、
    前記磁気記憶媒体に記録されたデータを表わす印加磁場に応答して前記ＭＲセンサにおける抵抗変化を検知するために前記ＭＲセンサへ結合された記録チャネルとを有し、上記ＭＲセンサが、
    ＭＲ層と、
    前記ＭＲ層により互いに分離されかつ前記ＭＲ層と連続的結合を形成する第１及び第２の硬バイアス層と、
    電気絶縁体と、
    前記電気絶縁体により前記ＭＲ層及び前記硬バイアス層から分離された軟隣接層（ＳＡＬ）と、
    前記ＳＡＬに関して前記電気絶縁体と反対側に設けられ、前記ＳＡＬの磁化を、前記エア・ベアリング面に対して垂直な方向に固定するための反強磁性（ＡＦＭ）層と、
    前記ＭＲ層に対して検知電流を与えるために前記第１及び第２の硬バイアス層の上に配置された第１及び第２のＭＲリードと、
    前記ＳＡＬに対してＳＡＬ電流を与えるために前記ＳＡＬの上に配置された第１及び第２のＳＡＬリードとを有する
    磁気記憶システム。
  3. 前記記録チャネルが、前記磁気記憶媒体のデータを読み取る間のサーマル・アスペリティ現象に応答する前記ＭＲ層及び前記ＳＡＬにおける抵抗変化を検知するために前記第１のＭＲリード及び第１のＳＡＬリードへそれぞれ接続される第１及び第２の入力端子をもつ差動回路を有する請求項２に記載の磁気記憶システム。
  4. データを記録する磁気記憶媒体の表面と対面するエア・ベアリング面を有する、前記磁気記憶媒体から情報を読み取る磁気抵抗センサにおいて、
    磁気抵抗（ＭＲ）層、スペーサ層、及び軟隣接層（ＳＡＬ）を具備しかつ前記スペーサ層により前記ＭＲ層が前記ＳＡＬから分離されているＭＲ素子と、
    前記ＭＲ素子により互いに分離されかつ前記ＭＲ素子と連続的結合を形成する第１及び第２の硬バイアス層と、
    電気絶縁体と、
    前記電気絶縁体により前記ＭＲ素子及び前記硬バイアス層から分離されている磁性材料のアスペリティ補償層（ＡＣＬ）と、
    前記ＡＣＬに関して前記電気絶縁体と反対側に設けられ、前記ＡＣＬの磁化を、前記エア・ベアリング面に対して垂直な方向に固定するための反強磁性（ＡＦＭ）層と、
    前記ＭＲ素子へ検知電流を与えるために前記第１及び第２の硬バイアス層の上に配置された第１及び第２のＭＲリードと、
    前記ＡＣＬに電流を与えるために前記ＡＣＬの上に配置された第１及び第２のＡＣＬリードとを有する
    磁気抵抗センサ。
  5. データを記録するための磁気記憶媒体と、
    前記磁気記憶媒体の表面と対面するエア・ベアリング面を有する、前記磁気記憶媒体から情報を読み取るＭＲセンサと、
    前記磁気記憶媒体に記録されたデータを表わす印加磁場に応答して前記ＭＲセンサにおける抵抗変化を検知するために前記ＭＲセンサへ結合された記録チャネルとを有し、上記ＭＲセンサが、
    磁気抵抗（ＭＲ）層、スペーサ層、及び軟隣接層（ＳＡＬ）を具備しかつ前記スペーサ層により前記ＭＲ層が前記ＳＡＬから分離されているＭＲ素子と、
    前記ＭＲ素子により互いに分離されかつ前記ＭＲ素子と連続的結合を形成する第１及び第２の硬バイアス層と、
    電気絶縁体と、
    前記電気絶縁体により前記ＭＲ素子及び前記硬バイアス層から分離されている磁性材料のアスペリティ補償層（ＡＣＬ）と、
    前記ＡＣＬに関して前記電気絶縁体と反対側に設けられ、前記ＡＣＬの磁化を、前記エア・ベアリング面に対して垂直な方向に固定するための反強磁性（ＡＦＭ）層と、
    前記ＭＲ素子へ検知電流を与えるために前記第１及び第２の硬バイアス層の上に配置された第１及び第２のＭＲリードと、
    前記ＡＣＬに電流を与えるために前記ＡＣＬの上に配置された第１及び第２のＡＣＬリードとを有する
    磁気記憶システム。
  6. 前記記録チャネルが、前記磁気記憶媒体のデータを読み取る間のサーマル・アスペリティ現象に応答する前記ＭＲ層及び前記ＳＡＬにおける抵抗変化を検知するために前記第１のＭＲリード及び第１のＳＡＬリードへそれぞれ接続される第１及び第２の入力端子をもつ差動回路を有する請求項５に記載の磁気記憶システム。
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