JP3678066B2

JP3678066B2 - Incremental encoder

Info

Publication number: JP3678066B2
Application number: JP23382399A
Authority: JP
Inventors: 知久来住; 恵市冨士川
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-08-20
Filing date: 1999-08-20
Publication date: 2005-08-03
Anticipated expiration: 2019-08-20
Also published as: JP2001056238A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＡＣサーボモータなどの回転位置センサとして用いられるインクリメンタル型エンコーダの信号逓倍装置に関するものである。
【０００２】
【従来の技術】
一般に光学式エンコーダは、位置検出方法の違いによりインクリメンタル型とアブソリュート型の二種に大別される。
【０００３】
近年、設備機器の高性能化にともないＡＣサーボモータはインクリメンタル型エンコーダの信号を逓倍し、高分解能化を図っている。
【０００４】
以下、従来の逓倍式インクリメンタル型エンコーダの一般的な例について説明する。
【０００５】
図４において、疑似正弦波信号と、疑似正弦波信号とおよそ９０°、およそ１８０°の位相差を有する２相の疑似正弦波信号の合計３相の疑似正弦波信号を生成する原信号生成手段１０１、原信号生成手段１０１によって生成される３相の疑似正弦波信号を抵抗分割による演算を実行することによって位相の異なる複数の疑似正弦波信号を生成する正弦波信号生成手段１０２、正弦波信号生成手段１０２にて生成された位相の異なる複数の疑似正弦波信号をそれぞれ二値化する比較手段１０３、比較手段１０３によって二値化された信号を論理処理することにより逓倍信号を得る信号逓倍手段１０４を有している。
【０００６】
原信号生成手段１０１はさらに、発光素子１０１１、モータ軸に固定され、明暗のスリットを有する回転板１０１２、モータブラケットに固定され、回転板１０１２と同様のスリットを少なくとも４セグメント有する固定板１０１３、少なくとも固定板１０１３のセグメントに対応する受光部を有する受光素子１０１４、受光素子からの出力電流を電圧に変換する電流電圧変換部１０１５、電流電圧変換部１０１５にて電圧変換された信号の差算を実行する差動回路部１０１６からなっている。発光素子１０１１から出射された光が回転板１０１２と固定板１０１３のスリットを透過して受光素子１０１４に入射し、入射光に応じた電流が出力される。回転板１０１２が回転することにより出力される電流がおよそ９０°の２相の疑似正弦波信号ａとｂ及びそれらの逆相信号／ａと／ｂとなるよう、回転板１０１２のスリット及び固定板１０１３の各セグメントのスリットを構成しておく。受光素子１０１４から出力された２相の疑似正弦波信号及びそれらの逆相信号は電流電圧変換部１０１５によってリファレンス電圧を基準とした電圧信号に変換される。さらに光信号のオフセット成分を消すために差動回路部１０１６においてリファレンス電圧を基準としてａ−／ａ（＝ＣＡ）、ｂ−／ｂ（＝ＣＢ）、／ａ−ａ（＝−ＣＡ）の演算がなされ、ＣＡ及びＣＢがおよそ９０°、ＣＡ及び−ＣＡがおよそ１８０°の位相差を有する計３相の疑似正弦波信号として出力される。正弦波信号生成手段１０２は抵抗分割部１０２１により構成されている。正弦波信号生成手段１０２においては、ＣＡとＣＢ、ＣＢと（−ＣＡ）をそれぞれ抵抗分割することにより演算を行い、位相の異なる複数の疑似正弦波信号ｄｎ（ｎ：整数）を得る。
【０００７】
一般にエンコーダの出力信号であるＡ相信号、Ｂ相信号という逓倍信号を得るために必要な疑似正弦波信号の数は偶数であり、例えば、エンコーダの出力として４逓倍信号を得る場合の抵抗分割部１０２１の詳細図（図５）とタイミングチャート（図６）を示す。
【０００８】
この場合、ｎ＝０，１，，，，，７とし、ＣＡからの位相ずれをそれぞれｎ×３６０°／１６とするように抵抗分割部１０２１の回路定数比を決定する。
【０００９】
また、エンコーダの出力として８逓倍信号を得る場合は、ｎ＝０，１，，，，１５とし、ＣＡからの位相ずれをそれぞれｎ×３６０°／３２とするように抵抗分割部の回路定数比を決定する。
【００１０】
次に比較手段１０３においては、位相の異なる複数の疑似正弦波信号ｄｎをリファレンス電圧にて二値化処理を行い、デジタル信号Ｄｎ（ｎ＝０，１，，，，７）を得る。そして信号逓倍手段１０４においてＤｎを論理処理することにより、原信号生成手段１０１によって生成された疑似正弦波信号を二値化した信号の周期の１／４の周期をもち、互いにおよそ９０°の位相差を有する信号すなわち逓倍信号であるＡ相信号、Ｂ相信号が得られる。
【００１１】
【発明が解決しようとする課題】
しかしながら従来の方式においては、正弦波信号生成手段内の抵抗分割部の出力である各疑似正弦波信号の信号線の出力インピーダンスが異なっており、次段の比較手段の入力容量とのＣＲ結合に応じて発生する時間遅れが、各信号間において異なり、特に高速回転時や高分解能信号生成時といった最終出力信号である逓倍信号の周期が小さい場合に、時間遅れの差異の影響が大きくなり、ひいては逓倍信号の位相がアンバランスになるという問題を有している。
【００１２】
本発明は上記従来例の課題を解決するものであり、特に高速回転時や、高分解能信号生成時といった最終出力信号である逓倍信号の周期が小さい場合にも、逓倍信号の位相の安定したインクリメンタル型エンコーダを提供することを目的とする。
【００１３】
【課題を解決するための手段】
この課題を解決するために本発明は、正弦波信号生成手段と比較手段の間に配置され、前記正弦波信号生成手段の出力の各信号線の出力インピーダンスを整合するインピーダンス整合手段を各信号線に直列に挿入された抵抗器によって形成したインクリメンタル型エンコーダである。
【００１４】
【発明の実施の形態】
この課題を解決するために本発明は、疑似正弦波信号と前記疑似正弦波信号とそれぞれ略９０°，略１８０°の位相差を有する２相の疑似正弦波信号の計３相の疑似正弦波信号を生成する原信号生成手段、前記原信号生成手段によって生成される３相の疑似正弦波信号を抵抗分割による演算を実行することによって互いに位相の異なる複数の疑似正弦波信号を生成する正弦波信号生成手段、前記正弦波信号生成手段にて生成された位相の異なる複数の疑似正弦波信号をそれぞれ二値化する比較手段、前記比較手段によって二値化された信号を論理処理により逓倍信号を得る信号逓倍手段を有するインクリメンタル型エンコーダにおいて、前記正弦波信号生成手段と前記比較手段の間に配置され、前記正弦波信号生成手段の出力の各信号線の出力インピーダンスを整合するインピーダンス整合手段を各信号線に直列に挿入された抵抗器によって形成したインクリメンタル型エンコーダである。
【００１５】
このように、正弦波信号生成手段内の抵抗分割部の出力である各疑似正弦波信号の信号線の出力インピーダンスを整合するインピーダンス整合手段に抵抗器を備えているために、出力インピーダンスと次段の比較手段の入力容量とのＣＲ結合に応じて発生する時間遅れを整合させることができ、その結果、最終出力信号である逓倍信号の周期が小さい場合にも、逓倍信号の位相が安定するという作用を有する。
【００１６】
【実施例】
以下、本発明の実施例について図を用いて説明する。
【００１７】
図１において、１は疑似正弦波信号とそれぞれおよそ９０°、およそ１８０°の位相差を有する２相の疑似正弦波信号の計３相の疑似正弦波信号を生成する原信号生成手段、２は原信号生成手段１によって生成される３相の疑似正弦波信号を演算することによって互いに位相の異なる複数の疑似正弦波信号を生成する正弦波信号生成手段、３は正弦波信号生成手段２にて生成された互いに位相の異なる複数の疑似正弦波信号をそれぞれ二値化する比較手段、４は比較手段３によって二値化された信号を論理処理することにより逓倍信号を得る信号逓倍手段である。５は正弦波信号生成手段２と比較手段３の間に配置され、正弦波信号生成手段２の出力の各信号線の出力インピーダンスを整合するインピーダンス整合手段である。
【００１８】
次にそれらの作用について説明する。まず、原信号生成手段１は図４における従来例と同等の作用にて、ＣＡ、ＣＡとおよそ９０°の位相差を有するＣＢ、ＣＡとおよそ１８０°の位相差を有する−ＣＡの計３相の疑似正弦波信号を出力する。次に、従来例の抵抗分割部と同様の正弦波信号生成手段２内の抵抗分割部２１において、ＣＡとＣＢ，ＣＢと−ＣＡをそれぞれ抵抗分割することにより、互いに位相の異なる複数の疑似正弦波信号ｄｎを生成する。
【００１９】
例えば、エンコーダの出力として４逓倍信号を得る場合、抵抗分割部２１の回路図は図５と同等、タイミングチャートは図６と同等である。
【００２０】
この場合も、ｎ＝０，１，，，７とし、ＣＡからの位相ずれをそれぞれｎ×３６０°／１６とするように抵抗分割部２１の回路定数比を決定することも同等である。
【００２１】
次に、インピーダンス整合手段の作用について説明する。図２において、原信号生成手段１の差動回路部１６、抵抗分割部２１、抵抗器を用いたインピーダンス整合手段５で、疑似正弦波信号ＣＡ，ＣＢ，−ＣＡの差動回路部１６の出力インピーダンスをＺ、抵抗分割部２１の出力信号のｄｎ（ｎ＝０，１，，，７）の信号線の出力インピーダンスをＺｎ、インピーダンス整合手段５の出力信号のｄｎ’（ｎ＝０，１，，，７）の信号線の出力インピーダンスをＺｎ’とすると、Ｚｎは下記式にて表わされる。
【００２２】
Ｚ０＝Ｚ（式１）
Ｚ１＝（Ｚ＋Ｒ０１）//（Ｚ＋Ｒ１２＋Ｒ２３＋Ｒ３４）（式２）
Ｚ２＝（Ｚ＋Ｒ０１＋Ｒ１２）//（Ｚ＋Ｒ２３＋Ｒ３４）（式３）
Ｚ３＝（Ｚ＋Ｒ０１＋Ｒ１２＋Ｒ２３）//（Ｚ＋Ｒ３４）（式４）
Ｚ４＝Ｚ（式５）
Ｚ５＝（Ｚ＋Ｒ４５）//（Ｚ＋Ｒ５６＋Ｒ６７＋Ｒ７８）（式６）
Ｚ６＝（Ｚ＋Ｒ４５＋Ｒ５６）//（Ｚ＋Ｒ６７＋Ｒ７８）（式７）
Ｚ７＝（Ｚ＋Ｒ４５＋Ｒ５６＋Ｒ６７）//（Ｚ＋Ｒ７８）（式８）
ここで、（）//（）は、（）内のインピーダンスの並列の合成インピーダンスを示す。またＺｎ’は下式にて表わされる。
【００２３】
Ｚ０’＝Ｚ＋Ｒ０（式９）
Ｚ１’＝（Ｚ＋Ｒ０１）//（Ｚ＋Ｒ１２＋Ｒ２３＋Ｒ３４）＋Ｒ１（式１０）
Ｚ２’＝（Ｚ＋Ｒ０１＋Ｒ１２）//（Ｚ＋Ｒ２３＋Ｒ３４）＋Ｒ２（式１１）
Ｚ３’＝（Ｚ＋Ｒ０１＋Ｒ１２＋Ｒ２３）//（Ｚ＋Ｒ３４）＋Ｒ３（式１２）
Ｚ４’＝Ｚ＋Ｒ４（式１３）
Ｚ５’＝（Ｚ＋Ｒ４５）//（Ｚ＋Ｒ５６＋Ｒ６７＋Ｒ７８）＋Ｒ５（式１４）
Ｚ６’＝（Ｚ＋Ｒ４５＋Ｒ５６）//（Ｚ＋Ｒ６７＋Ｒ７８）＋Ｒ６（式１５）
Ｚ７’＝（Ｚ＋Ｒ４５＋Ｒ５６＋Ｒ６７）//（Ｚ＋Ｒ７８）＋Ｒ７（式１６）
通常は、Ｒ０１〜Ｒ７８の抵抗器に流れる電流が差動回路部１６の出力電流容量以下となるように、Ｒ０１〜Ｒ７８は数百Ω〜数十ｋΩの抵抗値が使用され、また、差動回路部１６にはオペアンプの差動増幅回路が使用されるため、その出力インピーダンスＺは数Ω以下である。すなわちＲ０１〜Ｒ７８に比べてＺは十分小さく無視できるため、（式１）〜（式１６）は下記式と近似できる。
【００２４】
Ｚ０＝０（式１７）
Ｚ１＝（Ｒ０１）//（Ｒ１２＋Ｒ２３＋Ｒ３４）（式１８）
Ｚ２＝（Ｒ０１＋Ｒ１２）//（Ｒ２３＋Ｒ３４）（式１９）
Ｚ３＝（Ｒ０１＋Ｒ１２＋Ｒ２３）//（Ｒ３４）（式２０）
Ｚ４＝０（式２１）
Ｚ５＝（Ｒ４５）//（Ｒ５６＋Ｒ６７＋Ｒ７８）（式２２）
Ｚ６＝（Ｒ４５＋Ｒ５６）//（Ｒ６７＋Ｒ７８）（式２３）
Ｚ７＝（Ｒ４５＋Ｒ５６＋Ｒ６７）//（Ｒ７８）（式２４）
Ｚ０’＝Ｒ０（式２５）
Ｚ１’＝（Ｒ０１）//（Ｒ１２＋Ｒ２３＋Ｒ３４）＋Ｒ１（式２６）
Ｚ２’＝（Ｒ０１＋Ｒ１２）//（Ｒ２３＋Ｒ３４）＋Ｒ２（式２７）
Ｚ３’＝（Ｒ０１＋Ｒ１２＋Ｒ２３）//（Ｒ３４）＋Ｒ３（式２８）
Ｚ４’＝Ｒ４（式２９）
Ｚ５’＝（Ｒ４５）//（Ｒ５６＋Ｒ６７＋Ｒ７８）＋Ｒ５（式３０）
Ｚ６’＝（Ｒ４５＋Ｒ５６）//（Ｒ６７＋Ｒ７８）＋Ｒ６（式３１）
Ｚ７’＝（Ｒ４５＋Ｒ５６＋Ｒ６７）//（Ｒ７８）＋Ｒ７（式３２）
この時、インピーダンス整合手段５の出力信号の信号線の出力インピーダンスを整合するためにはＺｎ’が全て等しくなるようにＲｎを決定すれば良く、Ｒ０＝Ｒとすると、Ｒｎは下式の値となる。
【００２５】
Ｒ０＝Ｒ（式３３）
Ｒ１＝Ｒ−（Ｒ０１）//（Ｒ１２＋Ｒ２３＋Ｒ３４）（式３４）
Ｒ２＝Ｒ−（Ｒ０１＋Ｒ１２）//（Ｒ２３＋Ｒ３４）（式３５）
Ｒ３＝Ｒ−（Ｒ０１＋Ｒ１２＋Ｒ２３）//（Ｒ３４）（式３６）
Ｒ４＝Ｒ（式３７）
Ｒ５＝Ｒ−（Ｒ４５）//（Ｒ５６＋Ｒ６７＋Ｒ７８）（式３８）
Ｒ６＝Ｒ−（Ｒ４５＋Ｒ５６）//（Ｒ６７＋Ｒ７８）（式３９）
Ｒ７＝Ｒ−（Ｒ４５＋Ｒ５６＋Ｒ６７）//（Ｒ７８）（式４０）
このようにＲｎを決定すると出力インピーダンスが整合され、各ｄｎ’信号の時間遅れが同一となる。以降の信号処理方法及びタイミングチャートは従来例と同様である。各ｄｎ’信号の時間遅れが同一となると比較手段３において各ｄｎ’信号を二値化して得られる各Ｄｎ信号の時間遅れも同一となり、信号逓倍手段４において各Ｄｎ信号を論理処理して生成される逓倍信号のＡ相信号、Ｂ相信号の位相差が安定する。
【００２６】
なお、インピーダンス整合手段５の抵抗器と比較手段３の入力段に一般的に使用されている入力抵抗器を合成し、１つの抵抗器として構成しても同様の効果が得られる。
【００２７】
次に、インピーダンス整合手段にバッファー回路を用いた参考実施例を図３に示す。
【００２８】
ここで、疑似正弦波信号ＣＡ，ＣＢ，−ＣＡの差動回路部１６の出力インピーダンスをＺ、抵抗分割部２１の出力信号のｄｎ（ｎ＝０，１，，，７）の信号線の出力インピーダンスをＺｎ、インピーダンス整合手段５１の出力信号のｄｎ’（ｎ＝０，１，，，７）の信号線の出力インピーダンスをＺｎ’とすることは上述の図２の場合と同じであり、バッファー回路として出力インピーダンスをＺ’の回路を用いると、
Ｚｎ’＝Ｚ’＝０，１，，，７）（式４１）となり、インピーダンスが整合される。出力インピーダンスが整合されると、抵抗器を用いたインピーダンス整合手段の場合と同様にして逓倍信号のＡ相信号、Ｂ相信号の位相差が安定する。
【００２９】
ここで、バッファー回路としては、オペアンプを用いた反転増幅回路や非反転増幅回路等が用いられるのが一般的であるが、アナログのバッファー回路としてインピーダンスを変換できるのであれば、特に回路構成は問わない。
【００３０】
なお、Ｚ＝Ｚ’となるようにバッファー回路を決定すると、ｄ０，ｄ４の信号ラインのバッファー回路はなくても出力インピーダンスは整合され、同様の効果が得られる。
【００３１】
【発明の効果】
上記の実施例から明らかなように本発明によれば、正弦波信号生成手段内の抵抗分割部の出力である各ｄｎの信号線の出力インピーダンスを整合するインピーダンス整合手段を備えているために、出力インピーダンスと次段の比較手段の入力容量のＣＲ結合に応じて発生する時間遅れが整合され、その結果、特に高速回転時や、高分解能信号生成時といった最終出力信号である逓倍信号の周期が小さい場合にも、逓倍信号の位相が安定するという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図
【図２】本発明の実施例の要部回路図
【図３】本発明の参考実施例の要部回路図
【図４】従来例のブロック図
【図５】従来の実施例の要部回路図
【図６】従来の実施例のタイミングチャート
【符号の説明】
１原信号生成手段
２正弦波信号生成手段
３比較手段
４信号逓倍手段
５インピーダンス整合手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal multiplier for an incremental encoder used as a rotational position sensor such as an AC servomotor.
[0002]
[Prior art]
In general, optical encoders are roughly classified into an incremental type and an absolute type depending on the position detection method.
[0003]
In recent years, AC servo motors have increased the resolution by multiplying the signals of incremental encoders with the improvement in performance of equipment.
[0004]
Hereinafter, a general example of a conventional multiplying incremental encoder will be described.
[0005]
In FIG. 4, the original signal generating means for generating a total of three-phase pseudo sine wave signals including a pseudo sine wave signal and a two-phase pseudo sine wave signal having a phase difference of approximately 90 ° and approximately 180 ° with respect to the pseudo sine wave signal. 101, a sine wave signal generating unit 102 for generating a plurality of pseudo sine wave signals having different phases by performing an operation by resistance division on the three-phase pseudo sine wave signal generated by the original signal generating unit 101, a sine wave signal Comparing means 103 for binarizing a plurality of pseudo sine wave signals having different phases generated by the generating means 102, and a signal multiplying means for obtaining a multiplied signal by logically processing the signals binarized by the comparing means 103 104.
[0006]
The original signal generation means 101 further includes a light emitting element 1011, a rotating plate 1012 fixed to the motor shaft and having bright and dark slits, a fixed plate 1013 fixed to the motor bracket and having at least four segments similar to the rotating plate 1012, at least A light receiving element 1014 having a light receiving part corresponding to a segment of the fixed plate 1013, a current / voltage converting part 1015 for converting an output current from the light receiving element into a voltage, and a difference of signals converted by the current / voltage converting part 1015 are executed. The differential circuit unit 1016 includes: Light emitted from the light emitting element 1011 passes through the slits of the rotating plate 1012 and the fixed plate 1013 and enters the light receiving element 1014, and a current corresponding to the incident light is output. The slits and fixed plate of the rotating plate 1012 so that the current output by rotating the rotating plate 1012 becomes the two-phase pseudo sine wave signals a and b of approximately 90 ° and their opposite phase signals / a and / b. The slit of each segment of 1013 is configured. The two-phase pseudo sine wave signals output from the light receiving element 1014 and their opposite phase signals are converted into voltage signals based on the reference voltage by the current-voltage converter 1015. Further, in order to eliminate the offset component of the optical signal, the differential circuit unit 1016 calculates a− / a (= CA), b− / b (= CB), and / a−a (= −CA) with reference to the reference voltage. Are output as three-phase pseudo sine wave signals having a phase difference of about 90 ° for CA and CB and about 180 ° for CA and -CA. The sine wave signal generation means 102 is constituted by a resistance divider 1021. In the sine wave signal generation means 102, CA and CB, and CB and (-CA) are divided by resistance, respectively, to obtain a plurality of pseudo sine wave signals dn (n: integer) having different phases.
[0007]
In general, the number of pseudo sine wave signals required to obtain a multiplied signal such as an A-phase signal and a B-phase signal that are output signals of an encoder is an even number. For example, a resistance divider for obtaining a quadruple signal as an encoder output A detailed view (FIG. 5) and a timing chart (FIG. 6) of 1021 are shown.
[0008]
In this case, n = 0, 1,..., 7 and the circuit constant ratio of the resistance divider 1021 is determined so that the phase shift from CA is n × 360 ° / 16.
[0009]
In addition, when obtaining a signal multiplied by 8 as the output of the encoder, n = 0, 1,..., 15 and the circuit constant ratio of the resistor divider so that the phase shift from CA is n × 360 ° / 32 respectively. To decide.
[0010]
Next, the comparison means 103 binarizes a plurality of pseudo sine wave signals dn having different phases with a reference voltage to obtain a digital signal Dn (n = 0, 1,..., 7). Then, Dn is logically processed in the signal multiplying means 104 to have a quarter of the period of the signal obtained by binarizing the pseudo sine wave signal generated by the original signal generating means 101 and about 90 ° from each other. A signal having a phase difference, that is, an A-phase signal and a B-phase signal which are multiplied signals are obtained.
[0011]
[Problems to be solved by the invention]
However, in the conventional method, the output impedance of each pseudo sine wave signal signal line, which is the output of the resistance divider in the sine wave signal generation means, is different, and CR coupling with the input capacity of the comparison means in the next stage is different. The time delay that occurs depends on the difference between the signals, especially when the frequency of the multiplied signal, which is the final output signal, such as during high-speed rotation or high-resolution signal generation, is small. There is a problem that the phase of the multiplied signal becomes unbalanced.
[0012]
The present invention solves the above-described problems of the conventional example. In particular, even when the cycle of the multiplied signal that is the final output signal is small, such as during high-speed rotation or when a high-resolution signal is generated, the incremental signal has a stable phase of the multiplied signal. An object is to provide a type encoder.
[0013]
[Means for Solving the Problems]
The present invention in order to solve this problem, is arranged between the comparison means and the sine wave signal generating means, each signal line impedance matching means for matching the output impedance of each signal line of the output of the sine wave signal generating means Incremental encoder formed by resistors inserted in series .
[0014]
DETAILED DESCRIPTION OF THE INVENTION
In order to solve this problem, the present invention provides a total of three-phase pseudo sine waves, that is, a pseudo sine wave signal and a two-phase pseudo sine wave signal having a phase difference of approximately 90 ° and approximately 180 °, respectively. An original signal generating means for generating a signal, and a sine wave for generating a plurality of pseudo sine wave signals having different phases from each other by performing an operation by resistance division on the three-phase pseudo sine wave signal generated by the original signal generating means A signal generating means; a comparing means for binarizing a plurality of pseudo sine wave signals having different phases generated by the sine wave signal generating means; and a signal obtained by binarizing the signals binarized by the comparing means by a logical process. Incremental encoder having signal multiplying means to obtain, output between each signal line of output of said sine wave signal generating means, arranged between said sine wave signal generating means and said comparing means This is an incremental encoder in which impedance matching means for matching impedance is formed by a resistor inserted in series with each signal line .
[0015]
As described above, since the impedance matching means for matching the output impedance of the signal line of each pseudo sine wave signal that is the output of the resistance divider in the sine wave signal generation means is provided with the resistor, the output impedance and the next stage The time delay generated according to the CR coupling with the input capacitance of the comparison means can be matched, and as a result, the phase of the multiplied signal is stabilized even when the cycle of the multiplied signal that is the final output signal is small. Has an effect.
[0016]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
[0017]
In FIG. 1, reference numeral 1 denotes an original signal generating means for generating a total of three-phase pseudo sine wave signals of a pseudo sine wave signal and a two-phase pseudo sine wave signal having a phase difference of about 90 ° and about 180 °, respectively. A sine wave signal generating unit 3 generates a plurality of pseudo sine wave signals having different phases by calculating the three-phase pseudo sine wave signal generated by the original signal generating unit 1. Comparing means 4 for binarizing the generated pseudo sine wave signals having different phases from each other, 4 is a signal multiplying means for obtaining a multiplied signal by logically processing the signal binarized by the comparing means 3. An impedance matching unit 5 is disposed between the sine wave signal generation unit 2 and the comparison unit 3 and matches the output impedance of each signal line of the output of the sine wave signal generation unit 2.
[0018]
Next, their operation will be described. First, the original signal generating means 1 operates in the same manner as the conventional example in FIG. 4 and has a phase difference of about 90 ° with respect to CA and CA and a phase difference of about 180 ° with respect to CB and CA with a total of three phases of -CA. The pseudo sine wave signal is output. Next, in the resistance dividing unit 21 in the sine wave signal generating means 2 similar to the resistance dividing unit of the conventional example, CA and CB, CB and -CA are divided by resistance, respectively, thereby a plurality of pseudo sine having different phases from each other. A wave signal dn is generated.
[0019]
For example, when a quadruple signal is obtained as the output of the encoder, the circuit diagram of the resistance divider 21 is equivalent to FIG. 5, and the timing chart is equivalent to FIG.
[0020]
In this case, it is also equivalent to determine the circuit constant ratio of the resistance divider 21 so that n = 0, 1,..., 7 and the phase shift from CA is n × 360 ° / 16 respectively.
[0021]
Next, the operation of the impedance matching means will be described. In FIG. 2, the differential circuit unit 16 of the original signal generating unit 1, the resistor dividing unit 21, and the impedance matching unit 5 using resistors output the pseudo sine wave signals CA, CB, -CA from the differential circuit unit 16. The impedance is Z, the output impedance of the signal line dn (n = 0, 1, 7) of the resistance divider 21 is Zn, and the output signal dn ′ (n = 0, 1, 7) of the impedance matching means 5 is used. , 7) If Zn ′ represents the output impedance of the signal line, Zn is represented by the following equation.
[0022]
Z0 = Z (Formula 1)
Z1 = (Z + R01) // (Z + R12 + R23 + R34) (Formula 2)
Z2 = (Z + R01 + R12) // (Z + R23 + R34) (Formula 3)
Z3 = (Z + R01 + R12 + R23) // (Z + R34) (Formula 4)
Z4 = Z (Formula 5)
Z5 = (Z + R45) // (Z + R56 + R67 + R78) (Formula 6)
Z6 = (Z + R45 + R56) // (Z + R67 + R78) (Formula 7)
Z7 = (Z + R45 + R56 + R67) // (Z + R78) (Formula 8)
Here, () // () indicates a combined impedance in parallel with the impedance in (). Zn ′ is represented by the following formula.
[0023]
Z0 ′ = Z + R0 (Formula 9)
Z1 ′ = (Z + R01) // (Z + R12 + R23 + R34) + R1 (Formula 10)
Z2 ′ = (Z + R01 + R12) // (Z + R23 + R34) + R2 (Formula 11)
Z3 ′ = (Z + R01 + R12 + R23) // (Z + R34) + R3 (Formula 12)
Z4 ′ = Z + R4 (Formula 13)
Z5 ′ = (Z + R45) // (Z + R56 + R67 + R78) + R5 (Formula 14)
Z6 ′ = (Z + R45 + R56) // (Z + R67 + R78) + R6 (Formula 15)
Z7 ′ = (Z + R45 + R56 + R67) // (Z + R78) + R7 (Formula 16)
Normally, resistance values of several hundred Ω to several tens of kΩ are used for R01 to R78 so that the current flowing through the resistors of R01 to R78 is less than or equal to the output current capacity of the differential circuit section 16. Since the circuit unit 16 uses a differential amplifier circuit of an operational amplifier, its output impedance Z is several Ω or less. That is, since Z is sufficiently small and can be ignored as compared with R01 to R78, (Expression 1) to (Expression 16) can be approximated by the following expressions.
[0024]
Z0 = 0 (Formula 17)
Z1 = (R01) // (R12 + R23 + R34) (Formula 18)
Z2 = (R01 + R12) // (R23 + R34) (Formula 19)
Z3 = (R01 + R12 + R23) // (R34) (Formula 20)
Z4 = 0 (Formula 21)
Z5 = (R45) // (R56 + R67 + R78) (Formula 22)
Z6 = (R45 + R56) // (R67 + R78) (Formula 23)
Z7 = (R45 + R56 + R67) // (R78) (Formula 24)
Z0 '= R0 (Formula 25)
Z1 ′ = (R01) // (R12 + R23 + R34) + R1 (Formula 26)
Z2 ′ = (R01 + R12) // (R23 + R34) + R2 (Formula 27)
Z3 ′ = (R01 + R12 + R23) // (R34) + R3 (Formula 28)
Z4 ′ = R4 (Formula 29)
Z5 ′ = (R45) // (R56 + R67 + R78) + R5 (Formula 30)
Z6 ′ = (R45 + R56) // (R67 + R78) + R6 (Formula 31)
Z7 ′ = (R45 + R56 + R67) // (R78) + R7 (Formula 32)
At this time, in order to match the output impedance of the signal line of the output signal of the impedance matching means 5, Rn may be determined so that all Zn ′ are equal. When R0 = R, Rn is the value of the following equation: Become.
[0025]
R0 = R (Formula 33)
R1 = R− (R01) // (R12 + R23 + R34) (Formula 34)
R2 = R− (R01 + R12) // (R23 + R34) (Formula 35)
R3 = R- (R01 + R12 + R23) // (R34) (Formula 36)
R4 = R (Formula 37)
R5 = R− (R45) // (R56 + R67 + R78) (Formula 38)
R6 = R− (R45 + R56) // (R67 + R78) (Formula 39)
R7 = R− (R45 + R56 + R67) // (R78) (Formula 40)
When Rn is determined in this way, the output impedance is matched, and the time delay of each dn ′ signal is the same. The subsequent signal processing method and timing chart are the same as in the conventional example. When the time delays of the respective dn ′ signals are the same, the time delays of the respective Dn signals obtained by binarizing the respective dn ′ signals in the comparison means 3 are also the same, and the signal multiplying means 4 generates the respective Dn signals by logical processing. The phase difference between the A phase signal and the B phase signal of the multiplied signal is stabilized.
[0026]
The same effect can be obtained even if the resistor of the impedance matching means 5 and the input resistor generally used in the input stage of the comparison means 3 are combined and configured as one resistor.
[0027]
Next, FIG. 3 shows a reference embodiment in which a buffer circuit is used as the impedance matching means.
[0028]
Here, the output impedance of the differential circuit unit 16 of the pseudo sine wave signals CA, CB, and -CA is Z, and the output of the output signal dn (n = 0, 1,... 7) of the resistance dividing unit 21 is output. The impedance is Zn and the output impedance of the signal line dn ′ (n = 0, 1,... 7) of the output signal of the impedance matching means 51 is Zn ′, which is the same as in the case of FIG. If a circuit with an output impedance of Z ′ is used as the circuit,
Zn ′ = Z ′ = 0, 1,... 7) (Equation 41), and the impedance is matched. When the output impedance is matched, the phase difference between the A-phase signal and the B-phase signal of the multiplied signal is stabilized as in the case of the impedance matching means using a resistor.
[0029]
Here, as the buffer circuit, an inverting amplifier circuit or a non-inverting amplifier circuit using an operational amplifier is generally used. However, the circuit configuration is not particularly limited as long as the impedance can be converted as an analog buffer circuit. Absent.
[0030]
When the buffer circuit is determined so that Z = Z ′, the output impedance is matched even if there is no buffer circuit for the signal lines d0 and d4, and the same effect can be obtained.
[0031]
【The invention's effect】
As apparent from the above embodiment, according to the present invention, since the impedance matching means for matching the output impedance of each dn signal line, which is the output of the resistance divider in the sine wave signal generating means, is provided, The time delay generated according to the output impedance and the CR coupling of the input capacity of the comparison means of the next stage is matched, and as a result, the cycle of the multiplied signal which is the final output signal especially at the time of high speed rotation or high resolution signal generation Even when the frequency is small, the phase of the multiplied signal is stabilized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a main circuit diagram of an embodiment of the present invention. FIG. 3 is a main circuit diagram of a reference embodiment of the present invention. FIG. 5 is a circuit diagram of a main part of a conventional embodiment. FIG. 6 is a timing chart of a conventional embodiment.
DESCRIPTION OF SYMBOLS 1 Original signal generation means 2 Sinusoidal signal generation means 3 Comparison means 4 Signal multiplication means 5 Impedance matching means

Claims

An original signal generating means for generating a total of three-phase pseudo sine wave signals of a pseudo sine wave signal and a two-phase pseudo sine wave signal having a phase difference of approximately 90 ° and approximately 180 ° with respect to the pseudo sine wave signal; A sine wave signal generating means for generating a plurality of pseudo sine wave signals having different phases from each other by performing an operation by resistance division on the three-phase pseudo sine wave signal generated by the signal generating means, and the sine wave signal generating means Incremental encoders having a comparing means for binarizing a plurality of pseudo sine wave signals having different phases generated in the above, and a signal multiplying means for obtaining a multiplied signal by logical processing of the signals binarized by the comparing means, Impeder arranged between the sine wave signal generating means and the comparing means and matching the output impedance of each signal line of the output of the sine wave signal generating means Incremental encoder formed by a resistor inserted in series with each signal line .