Nothing Special   »   [go: up one dir, main page]

JP3523093B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3523093B2
JP3523093B2 JP32969898A JP32969898A JP3523093B2 JP 3523093 B2 JP3523093 B2 JP 3523093B2 JP 32969898 A JP32969898 A JP 32969898A JP 32969898 A JP32969898 A JP 32969898A JP 3523093 B2 JP3523093 B2 JP 3523093B2
Authority
JP
Japan
Prior art keywords
gate electrode
film
insulating film
metal
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP32969898A
Other languages
English (en)
Other versions
JPH11224947A (ja
Inventor
恭一 須黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP32969898A priority Critical patent/JP3523093B2/ja
Priority to US09/199,424 priority patent/US6271573B1/en
Publication of JPH11224947A publication Critical patent/JPH11224947A/ja
Priority to US09/877,136 priority patent/US6730581B2/en
Application granted granted Critical
Publication of JP3523093B2 publication Critical patent/JP3523093B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/2822—Making the insulator with substrate doping, e.g. N, Ge, C implantation, before formation of the insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タやＭＯＳキャパシタ等のＭＯＳ型素子、特にゲート電
極の材料に金属または金属化合物を用いたＭＯＳ型素子
を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり、素子の微細化により実現できる。
【０００３】素子の微細化は、例えばＭＯＳトランジス
タの場合であれば、ゲート長の短縮化およびソース・ド
レイン拡散層の薄層化により実現できる。
【０００４】浅いソース・ドレイン拡散層を形成する方
法としては、低加速イオン注入法が広く用いられてい
る。この方法により０．１μｍ以下の浅いソース・ドレ
イン拡散層を形成できる。
【０００５】しかし、このように低加速イオン注入法で
形成されるソース・ドレイン拡散層は、シート抵抗が１
００Ω／□以上という高い値になるため、このままでは
微細化による高加速化は期待できない。
【０００６】そこで、ロジックＬＳＩのように高速性を
要求されるデバイスでは、ソース・ドレイン拡散層およ
びゲート電極（不純物がドープされた多結晶シリコン
膜）の表面にシリサイド膜を自己整合的に形成するとい
うサリサイド技術が用いられている。
【０００７】デュアルゲートのＭＯＳトランジスタ（同
一基板に形成されたｎチャネルおよびｐチャネルのＭＯ
Ｓトランジスタであって、ｎチャネルＭＯＳトランジス
タのゲート電極としてｎ型不純物がドープされた多結晶
シリコン膜、ｐチャネルＭＯＳトランジスタのゲート電
極としてｐ型不純物がドープされた多結晶シリコン膜を
用いたもの）を形成する場合には、サリサイド技術は単
にゲート電極の抵抗化を図るだけではなく、工程数の削
減化を図ることもできる。
【０００８】その理由は、ソース・ドレイン拡散層を形
成するためのイオン注入工程において、ゲート電極（多
結晶シリコン膜）に所定の導電型の不純物をドープでき
るからである。
【０００９】これに対して、ポリサイドゲート電極（不
純物がドープされた多結晶シリコン膜上にＷシリサイド
膜等の金属シリサイド膜を積層させたゲート電極）を用
いてデュアルゲートのＭＯＳトランジスタを形成する場
合には、ソース・ドレイン拡散層を形成するためのイオ
ン注入工程において、多結晶シリコン膜は金属シリサイ
ド膜でマスクされるので、多結晶シリコン膜に所定の導
電型の不純物をドープすることはできない。
【００１０】したがって、ソース・ドレイン拡散層の形
成前に、多結晶シリコン膜にあらかじめ所定の導電型の
不純物をドープする必要がある。すなわち、ソース・ド
レイン拡散層を形成するためのイオン注入工程と、多結
晶シリコン膜に不純物をドープするためのイオン注入工
程とが別々の工程となり、工程数が増加する。
【００１１】具体的には、サリサイド技術の場合より
も、フォトリソグラフィ工程が２回、イオン注入工程が
２回、レジスト除去工程が２回それぞれ増加する。
【００１２】一方、ＤＲＡＭ等のメモリＬＳＩのように
素子を高密度に集積形成することが要求されるデバイス
においては、ＳＡＣ（Self-Aligned Contact）構造を採
用することが必須である。
【００１３】ＳＡＣ構造を形成する工程には、一方のソ
ース・ドレイン拡散層（通常はソースとして用いられる
方）上の層間絶縁膜をＲＩＥ法にてエッチングし、上記
ソース・ドレイン拡散層に対してのコンタクトホールを
形成する工程がある。
【００１４】このとき、コンタクトホールに合わせずれ
が起きても、ゲート電極（多結晶シリコン膜）の表面が
露出しないようにする必要がある。そのために、ゲート
電極上にエッチングストッパ膜としてシリコン窒化膜を
あらかじめ形成しておく。
【００１５】このようなシリコン窒化膜があると、ソー
ス・ドレイン拡散層を形成する際のイオン注入工程にお
いて、ゲート電極に不純物が注入されなくなる。したが
って、メモリＬＳＩには、ロジックＬＳＩで用いられて
いるサリサイド技術を用いることができない。
【００１６】ところで、メモリＬＳＩでは、従来から、
不純物がドープされた多結晶シリコン膜からなるゲート
電極（多結晶シリコンゲート電極）が広く用いられ、ま
た低抵抗化の必要性からポリサイドゲート電極も用いら
れている。
【００１７】さらに低抵抗のゲート電極が必要な場合に
は、不純物がドープされた多結晶シリコン膜、バリアメ
タル膜、Ｗ膜等の金属膜を順次積層してなるポリメタル
ゲート電極が用いられる。ポリメタルゲート電極は、ポ
リサイドゲート電極よりも抵抗が低いことから、より薄
い膜厚で所望のシート抵抗を実現できる。
【００１８】しかしながら、ポリメタルゲート電極には
以下のような問題がある。ロジックＬＳＩでは上述した
デュアルゲート構造が用いられる。そのため、ポリサイ
ドゲート電極の場合と同様に、ロジックＬＳＩでポリメ
タルゲート電極を用いると、ポリメタルゲート電極の多
結晶シリコン膜に不純物をイオン注入する工程と、ソー
ス・ドレイン拡散層を形成するためにシリコン基板に不
純物をイオン注入する工程をそれぞれ別々の工程で行な
う必要が生じる。したがって、工程数が増大し、生産コ
ストが上昇する。
【００１９】ところで、ロジックＩＣとＤＲＡＭを混載
させたＬＳＩにおいて、ＤＲＡＭのソース・ドレイン拡
散層の表面にシリサイド膜を形成すると、メモリセルの
ｐｎ接合リーク電流が大きくなり、データの保持特性が
悪くなる。また、ＤＲＡＭでは、上述したようにＳＡＣ
構造が必要であることから、Ｗポリサイド電極が用いら
れる。
【００２０】一方、ロジックＩＣでは、低電圧でできる
だけ多くの電流を流すために、ＭＯＳトランジスタのし
きい値電圧を低くする必要がある。そのためには、ｎチ
ャネルＭＯＳトランジスタのゲート電極の多結晶シリコ
ン膜にはＰやＡｓなどのｎ型不純物をドープし、ｐチャ
ネルＭＯＳトランジスタのそれにはＢ等のｐ型不純物を
ドープする必要がある。
【００２１】ここで、ＤＲＡＭでは、ゲート電極の形成
後の熱予算（温度と時間で決まる）が大きいために、こ
のような不純物をドープした多結晶シリコン膜をゲート
電極（ポリサイドゲート電極）に用いると、その形成後
の熱工程で２つの問題が生じる。
【００２２】第１の問題は、ゲート電極の形成後の熱工
程で、多結晶シリコン膜にドープされたＰ、Ａｓ等の不
純物がＷシリサイド膜に外方拡散し、多結晶シリコン膜
中の不純物濃度が低下することで生じる。
【００２３】多結晶シリコン膜中の不純物濃度が低下す
ると、ゲート電圧を印加した時にゲート電極内に空乏層
が広がる。その結果、実際のゲート容量は、ゲート絶縁
膜で規定されるゲート容量よりも、空乏層の分だけ小さ
くなり、しきい値電圧が設計値からずれるという問題が
生じる。
【００２４】第２の問題は、ゲート電極の形成後の熱工
程で、多結晶シリコン膜中のＢ等の不純物がゲート酸化
膜を突き抜けてシリコン基板に達することで生じる。
【００２５】不純物がゲート酸化膜を突き抜けてシリコ
ン基板に達すると、チャネル領域の不純物の濃度分布が
変化し、この場合もしきい値電圧が設計値からずれると
いう問題が生じる。
【００２６】Ｂの突き抜け（Ｂの内方拡散）は、ゲート
酸化膜にＦやＨをドープすると促進され、逆にゲート酸
化膜にＮをドープすると抑制される。Ｎのドープにより
Ｂの突き抜けが抑制される理由は、多結晶シリコン膜と
ゲート酸化膜との界面に強い結合であるＢ−Ｎ結合が形
成されるからである。しかし、ＮのドープによるＢの突
き抜けの抑制効果は不十分であった。
【００２７】以上の問題点を整理すると、メモリＬＳＩ
のＭＯＳトランジスタと、ロジックＬＳＩのＭＯＳトラ
ンジスタとでは求められる要求が異なるため、メモリＬ
ＳＩとロジックＬＳＩとでゲート電極を共通化できない
問題と、（特にメモリＬＳＩの）ポリサイドゲート電極
やポリメタルゲート電極にはゲート電極の空乏化または
不純物の拡散によるしきい値電圧の変動（素子間のしき
い値電圧のばらつき）の問題がある。
【００２８】このような問題を解決する方法として、多
結晶シリコン膜等の半導体膜ではなく、金属膜からなる
ゲート電極（メタルゲート電極）をゲート絶縁膜上に直
接設ける方法が将来技術として有望視されている。
【００２９】金属膜は、通常、スパッタ法、ＣＶＤ法、
真空蒸着法またはメッキ法などの方法により形成する。
この種の方法により形成された金属膜は、一般に多結晶
である。そのため、ゲート酸化膜は、複数の結晶方位を
有するメタルゲート電極と接することになる。
【００３０】ここで、金属結晶は、面方位によって異な
る仕事関数を有するため、メタルゲート電極は複数の仕
事関数を有することになる。一方、ＭＯＳＦＥＴのしき
い値電圧は、ゲート電極の仕事関数の影響を受ける。し
たがって、ゲート電極として複数の仕事関数を有するメ
タルゲート電極を用いることは、ＭＯＳトランジスタの
動作を不安定にさせる原因となるため実用的ではない。
【００３１】例えば、メタルゲート電極として、Ｗメタ
ルゲート電極、Ｍｏメタルゲート電極、Ａｇメタルゲー
ト電極を用いた場合には、表１から、面方位によっては
０．２ｅＶ以上の差が仕事関数に生じることが分かる。
【００３２】
【表１】
【００３３】本発明者の研究によれば、Ｗメタルゲート
電極を用いたＭＯＳトランジスタにおいて、ゲート長を
０．１５μｍ以下にすると、しきい値電圧が０．２Ｖ以
上ばらつき、このばらつきがゲート電極であるＷ膜の仕
事関数の面方位依存性にあることが判明した。
【００３４】金属の結晶粒径は、一般に０．１μｍ前後
であるため、ゲート長が０．１５μｍ程度以下になる
と、ゲート電極である金属膜には１〜２個の結晶粒しか
含まれないことになる。
【００３５】金属膜の結晶粒の面方位は、金属膜の下地
の材料や、金属膜の下地の凹凸や、金属膜の成膜方法な
どの要因によっては一意的に決まらない。
【００３６】ゲート長を短くした場合のしきい値電圧の
ばらつきの原因は、仕事関数のばらつきの他に、ゲート
電極の加工精度が悪いこと、ソース・ドレイン拡散層が
所望のゲート長に対して十分に浅くなっていないこと、
ＲＩＥやレジスト剥離やイオン注入などの工程における
プラズマダメージが十分に回復していないことなどが考
えられる。ここで、ゲート電極の結晶面方位を意図的に
変えたところ、しきい値電圧が変化したことから、金属
結晶の面方位の影響が最も大きいことが判明した。
【００３７】Ｗ等の純金属ではなく、金属化合物で形成
されたメタルゲート電極、例えばスパッタＴｉＮ膜上に
スパッタＷ膜を積層してなるメタルゲート電極（Sympos
ium on VLSI Technology Digest Technical Papers p.1
19-120(1955)）も知られている。
【００３８】本発明者の実験では、ＴｉＮも純金属の場
合と同様に仕事関数の結晶面方位依存性を有し、ゲート
長が０．１５μｍのときに、（１１１）配向のＴｉＮ膜
を用いた場合には、しきい値電圧は０．６Ｖ±０．０７
Ｖであるのに対し、（１１１）配向と（１１０）配向の
両方が共存するＴｉＮ膜を用いた場合には、しきい値電
圧は０．５Ｖ±０．１５Ｖであり、しきい値電圧のばら
つきがより大きくなることが判明した。
【００３９】すなわち、本発明者は、ＴｉＮ／Ｗのメタ
ルゲート電極を用いても、しきい値電圧の変動（ばらつ
き）の問題が起こり、その原因が純金属の場合と同様に
ＴｉＮが仕事関数の結晶面方位依存性を有していること
にあることを確認した。
【００４０】また、本発明者は、ＴｉＮの結晶粒径は３
０〜５０ｎｍであり、ゲート長が０．１５μｍの場合に
は、ゲート長方向に結晶粒が約３〜５個、ゲート長が
０．１μｍの場合には、ゲート長方向に結晶粒が約２〜
３個しか存在していないことを確認した。
【００４１】
【発明が解決しようとする課題】上述の如く、従来、メ
モリＬＳＩおよびロジックＬＳＩのゲート電極として、
メタルゲート電極が有望視されているが、メタルゲート
電極はその構成材料である金属の仕事関数が面方位依存
性を有しているために、しきい値電圧がばらつきくとい
う問題があった。
【００４２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子特性の変動を抑制
できるゲート電極が金属または金属化合物で形成された
ＭＯＳ型素子を有する半導体装置およびその製造方法を
提供することにある。
【００４３】
【課題を解決するための手段】
［構成］ 上記目的を達成するために、本発明に係る半導体装置
（請求項１）は、半導体領域と、この半導体領域の表面
に設けられたゲート絶縁膜と、このゲート絶縁膜上に設
けられ、該ゲート絶縁膜と接する部分が金属を含み、か
つ前記部分の平均の結晶粒径が３０ｎｍ以下、好ましく
は１０ｎｍ以下である第１のゲート電極と、前記第１の
ゲート電極を挟むように前記半導体領域の表面に形成さ
れた１対のソース・ドレイン拡散層とを備えている。
【００４４】ここで、結晶粒径が０ｎｍの場合には、上
記ゲート電極と接する部分はアモルファスとなり、結晶
粒径が０ｎｍより大きくかつ３０ｎｍ以下の場合には、
上記ゲート電極と接する部分は微結晶となる。本発明に
おいては結晶粒界が０ｎｍのものをアモルファスと定義
する。
【００４５】また、前記第１のゲート電極上に、該第１
のゲート電極よりも抵抗が低くかつ結晶粒径が大きい第
２のゲート電極を設けても良い。
【００４６】また、前記半導体領域は、例えばシリコン
基板、またはシリコン基板上に形成された半導体層であ
る。
【００４７】また、前記第１のゲート電極は、例えばＭ
ＯＳトランジスタまたはＭＯＳキャパシタのゲート電極
である。
【００４８】また、前記ゲート絶縁膜と接する部分は、
ＩＶ族、Ｖ族およびＶＩ族の少なくとも１つの遷移金属
元素のそれぞれの窒化物、炭素窒化物および珪素窒化物
の少なくとも１つで構成されているものである。
【００４９】ここで、具体的には、前記ゲート絶縁膜と
接する部分は、Ｗ窒化物、Ｍｏ窒化物、Ｔａ窒化物、Ｔ
ｉ窒化物、Ｗ珪素窒化物、Ｍｏ珪素窒化物、Ｔａ珪素窒
化物、Ｔｉ珪素窒化物、Ｔｉ炭素窒化物、Ｗ炭素窒化
物、Ｍｏ炭素窒化物およびＴａ炭素窒化物の少なくとも
１つで構成されているものである。
【００５０】また、前記ゲート絶縁膜と接する部分は、
酸素を含むＲｕ、窒素を含むＲｕおよび窒素を含むＲｕ
Ｏ2 の少なくとも１つで構成されていても良い。さらに
また、酸素または窒素を含むＰｔやＩｒ、窒素を含むＩ
ｒ2 Ｏ3 で構成されていても良い。
【００５１】また、本発明に係る半導体装置の製造方法
は、半導体基板の表面に第１のゲート絶縁膜を形成した
後、この第１のゲート絶縁膜上にダミーゲート電極パタ
ーンを形成する工程と、このダミーゲート電極パターン
を覆うように前記半導体基板上に層間絶縁膜を形成する
工程と、前記ダミーゲート電極パターンが露出するま
で、層間絶縁膜の表面を後退させる工程と、前記ダミー
ゲート電極パターンおよびその下の前記第１のゲート絶
縁膜を除去して、前記層間絶縁膜に開口部を形成する工
程と、前記開口部の底面である前記半導体基板の露出面
上および前記開口部の側面である前記層間絶縁膜上に、
前記開口部の内部を充填しないように、第２のゲート絶
縁膜を介して、金属を含み、かつ結晶粒径が３０ｎｍ以
下である第１のゲート電極を形成する工程と、前記第１
のゲート電極よりも抵抗が低く、かつ前記第１のゲート
電極よりも結晶粒径が大きい導電膜を前記開口部の内部
を充填するように全面に形成した後、前記開口部外の前
記導電膜を除去して、前記導電膜からなる第２のゲート
電極を前記開口部内に形成する工程とを有することを特
徴とする。
【００５２】ここで、前記開口部外の前記導電膜を機械
的化学的研磨または機械的研磨によって除去することが
好ましい。
【００５３】また、前記第１および第２のゲート電極を
形成した後の工程を７５０℃以下の温度で行なうことが
好ましい。
【００５４】［作用］本発明者の研究によれば、ゲート
絶縁膜と接する部分が、金属を含み、かつ結晶粒径が３
０ｎｍ以下であるゲート電極を用いれば、ＭＯＳトラン
ジスタのしきい値電圧やＭＯＳキャパシタ容量の変動を
防止できることが明らかになった。例えばしきい値電圧
のばらつきを従来の１／７以下に低減できた。
【００５５】したがって、このような条件を満たすゲー
ト電極を有する本発明によれば、素子特性の変動を抑制
できるゲート電極が金属または金属化合物で形成された
ＭＯＳ型素子を有する半導体装置を実現できるようにな
る。
【００５６】また、結晶粒径が３０ｎｍ以下であること
から、膜応力を小さくでき（例えば５００ＭＰａ以
下）、これによりホットエレクトロン耐性などが向上
し、素子の信頼性の向上を図ることができる。
【００５７】また、本発明（請求項４，５，６）の材料
を用いることにより、ゲート絶縁膜と接する部分が、金
属を含み、かつ結晶粒径が３０ｎｍ以下であるゲート電
極を容易に得られ、上述した作用効果を奏するＭＯＳ型
素子を容易に実現できるようになる。
【００５８】また、本発明（請求項１０〜１２）によれ
ば、ゲート長の寸法精度は、ダミーゲート電極パターン
の精度できる。ここで、ダミーゲート電極パターンは実
際に使用するゲート電極ではないので、その材料として
は不純物を含まないシリコンや酸化シリコンなどの材料
を使用できる。これらのシリコン系の材料は金属に比べ
てＲＩＥによる加工精度が高い。したがって、このよう
な加工精度の高い材料を用いることにより、ゲート長方
向の寸法精度が高くなり、ばらつきを小さくできるよう
になる（例えば２０ｎｍ以下）。
【００５９】また、本発明（請求項１１）によれば、開
口部外の導電膜を機械的化学的研磨または機械的研磨に
より除去することにより、第２のゲート電極の高さ方向
の寸法を精度良く制御でき、高さ方向の寸法のばらつき
を小さくできるようになる。
【００６０】また、本発明（請求項１２）のように、第
１および第２のゲート電極を形成した後の工程を７５０
℃以下の温度で行なうことにより、素子特性の劣化を効
果的に防止できることが分かった。
【００６１】これを実現するためには、例えばＭＯＳト
ランジスタの場合には、ダミーゲート電極パターンをマ
スクにしてソース・ドレイン拡散層を形成した後、第１
および第２のゲート電極を形成すれば良い。
【００６２】これにより、プロセス温度が７５０℃より
も高くなるソース・ドレイン拡散層の形成工程によるゲ
ートリーク電流の増大や、しきい値電圧のばらつきの増
大を防止できるようになる。
【００６３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るメタルゲート電極を用いたＭＯＳトランジスタの断
面図である。
【００６４】図中、１はシリコン基板を示しており、こ
のシリコン基板１上にはゲート絶縁膜２を介して平均の
結晶粒径が３０ｎｍ以下、好ましくは１０ｎｍ以下の微
結晶金属膜からなるメタルゲート電極３が設けられてい
る。
【００６５】ここで、メタルゲート電極３の全体で結晶
粒径が３０ｎｍ以下である必要なく、少なくともはゲー
ト絶縁膜２と接す部分において結晶粒径が３０ｎｍ以下
であれば良い。また、結晶粒径は３０ｎｍ以下であれば
良く、異なる結晶粒径が混在していても良い。
【００６６】このような微結晶金属膜からなるメタルゲ
ート電極３を形成するには、メタルゲート電極３の材料
として、例えばＷＮx 、ＭｏＮx 、ＴａＮx （ｘ＜０．
３）、ＴｉＣx Ｎy （０．０５＜ｘ＜０．５、０．０５
＜ｙ＜０．５）、ＴｉＳｉx Ｎy （０．０５＜ｘ＜０．
５、０．０５＜ｙ＜０．５）、ＴａＳｉx Ｎy（０．０
５＜ｘ＜０．５、０．０５＜ｙ＜０．５）、ＭｏＳｉx
Ｎy （０．０５＜ｘ＜０．５、０．０５＜ｙ＜０．５）
を用いれば良い。また、成膜法としてはＣＶＤ法を用い
ると良い。
【００６７】また、シリコン基板１の表面には、メタル
ゲート電極３を挟むように１対のソース・ドレイン拡散
層４が形成されている。なお、図中、５は層間絶縁膜を
示している。
【００６８】本発明者の研究によれば、結晶粒径が３０
ｎｍ以下の微結晶金属膜からなるメタルゲート電極を用
いることにより、しきい値電圧の変動を十分に抑制でき
ることが分かった。
【００６９】図２に、メタルゲート電極３として、Ｔｉ
Ｎ膜、ＷＮx 膜、ＴａＮx 膜、ＷＳｉ0.6 Ｎ膜、ＴｉＳ
ｉ0.6 Ｎ膜もしくはＴａＳｉ0.6 Ｎ膜の単層膜、または
ゲート絶縁膜２と接する部分に上記膜を用いた積層膜を
用いた場合のしきい値電圧 （Ｖth）のばらつきを示
す。いずれの場合も、結晶粒径が３０ｎｍ以下の場合に
は、しきい値電圧のばらつきは４０ｍＶ以下となり、十
分に抑制されることを確認した。
【００７０】０．１５μｍ世代以降のＭＯＳトランジス
タのしきい値電圧のばらつきは４０ｍＶ以下に抑制する
必要がある。すなわち、図２の結果は、本実施形態のＭ
ＯＳトランジスタが１ＧＤＲＡＭ世代以降のＭＯＳトラ
ンジスタとして有効であることを意味している。
【００７１】かくして本実施形態によれば、結晶粒径が
３０ｎｍ以下の微結晶金属膜からなるメタルゲート電極
３を用いることにより、素子の微細化を進めても、しき
い値電圧の変動（素子間のしきい値電圧のばらつき）を
十分に抑制できるＭＯＳトランジスタを実現できるよう
になる。なお、図１６に、従来のＭＯＳトランジスタの
断面図を示す。図において、１３は結晶粒径が３０ｎｍ
よりも大きいメタルゲート電極を示している。
【００７２】また、結晶粒径が３０ｎｍ以下の微結晶金
属膜からなるメタルゲート電極３を用いることにより、
メタルゲート電極３の応力（微結晶金属膜の膜応力）も
５００ＭＰａ以下になり、ホットエレクトロン耐性の改
善も図ることができる。これにより素子の信頼性の向上
も図れるようになる。
【００７３】なお、本実施形態では、ＭＯＳトランジス
タのチャネルタイプについて特に言及しなかったが、ｎ
チャネル、ｐチャネルのいずれの場合でも同様な効果が
得られる（他の実施形態も同様）。 （第２の実施形態）図３は、本発明の第２の実施形態に
係るメタルゲート電極を用いたＭＯＳトランジスタの断
面図である。なお、図１のＭＯＳトランジスタと対応す
る部分には図１と同一符号を付してあり、詳細な説明は
省略する（他の実施形態においても同様）。
【００７４】本実施形態が第１の実施形態と異なる点
は、ゲート絶縁膜２と接し、かつ結晶粒径が３０ｎｍ以
下の微結晶金属膜からなるメタルゲート電極３（第１の
ゲート電極）と、その上に形成された結晶粒径が３０ｎ
ｍよりも大きいメタルゲート電極３´（第２のゲート電
極）とからなる積層構造のメタルゲート電極を用いたこ
とにある。
【００７５】本発明者の研究によれば、メタルゲート電
極の全体が結晶粒径が３０ｎｍ以下の微結晶金属膜で形
成されていなくても、ゲート絶縁膜と接する部分が結晶
粒径が３０ｎｍ以下の微結晶金属膜で形成されていれ
ば、しきい値の変動（素子間のしきい値電圧のばらつ
き）を十分に抑制できることを確認した（図２）。した
がって、本実施形態でも第１の実施形態と同様な効果が
得られる。
【００７６】なお、本実施形態では、第２のゲート電極
として結晶粒径が３０ｎｍよりも大きいメタルゲート電
極３´を選んだが、メタルゲート電極３（第１のゲート
電極）よりも結晶粒径が大きければ、結晶粒径が３０ｎ
ｍ以下のメタルゲート電極であっても良い。 （第３の実施形態）図４は、本発明の第３の実施形態に
係るメタルゲート電極を用いたＭＯＳトランジスタの断
面図である。
【００７７】本実施形態が第２の実施形態と異なる点
は、メタルゲート電極３の代わりに、アモルファス金属
膜（つまり結晶粒径が０ｎｍの金属膜）からなるメタル
ゲート電極３ａを用いたことにある。メタルゲート電極
３ａの材料としては、例えばメタルゲート電極３のそれ
と同じものがあげられる。実施形態でも第１の実施形態
と同様な効果が得られる。
【００７８】なお、メタルゲート電極３ａの代わりに、
結晶粒径が３０ｎｍ以下（≠０ｎｍ）のＴｉＮ膜、Ｒｕ
膜もしくはＲｕＯ2 膜などの微結晶金属膜からなるメタ
ルゲート電極を用いても良い。 （第４の実施形態）図５は、本発明の第４の実施形態に
係るメタルゲート電極を用いたＭＯＳトランジスタの断
面図である。
【００７９】本実施形態が第１の実施形態と異なる点
は、メタルゲート電極３の代わりに、アモルファス金属
膜からなるメタルゲート電極３ａを用いたことにある。
本実施形態でも第１の実施形態と同様な効果が得られ
る。
【００８０】なお、第３の実施形態と同様に、メタルゲ
ート電極３ａの代わりに、結晶粒径が３０ｎｍ以下のＴ
ｉＮ膜、Ｒｕ膜もしくはＲｕＯ2 膜などの微結晶金属膜
からなるメタルゲート電極を用いても良い。 （第５の実施形態）図６は、本発明の第５の実施形態に
係るメタルゲート電極を用いたＭＯＳトランジスタの断
面図である。
【００８１】本実施形態が第１の実施形態と主として異
なる点は、メタルゲート電極３の代わりに、２つの異な
る結晶配列を有し、かつ結晶粒径が３０ｎｍ以下の微結
晶金属膜からなるメタルゲート電極３ｂを用いたことに
ある。なお、結晶粒径が０ｎｍときはアモルファス金属
膜となる。
【００８２】また、このようなメタルゲート電極３ｂを
形成するために、ゲート絶縁膜が別の工程で形成された
２つのゲート絶縁膜２1 ，２2 で構成され、層間絶縁膜
も別の工程で形成された２つの層間絶縁膜５1 ，５2 で
構成されている。本実施形態でも第１の実施形態と同様
な効果が得られる。なお、メタルゲート電極３ｂは３つ
以上の異なる結晶配列を有するものでも良い。
【００８３】図７に、本実施形態のＭＯＳトランジスタ
の工程断面図を示す。
【００８４】まず、図７（ａ）に示すように、シリコン
基板１上に厚さ１０ｎｍ以下のゲート絶縁膜２1 を形成
する。その成膜方法としては、熱酸化法、熱窒化法また
はＣＶＤ法を用いる。このゲート絶縁膜２1 は、実際に
はゲート絶縁膜の役割を果たさないダミーゲート絶縁膜
である。
【００８５】次に同図（ａ）に示すように、ゲート絶縁
膜２1 上に厚さ５０〜２００ｎｍ程度のダミーゲート電
極パターン６をフォトリソグラフィ法およびＲＩＥ法を
用いて形成する。
【００８６】ダミーゲート電極パターン６としては、例
えば水素を含むシリコン酸化膜（希フッ酸によるエッチ
ング速度が、熱酸化で形成したシリコン酸化膜のそれよ
りも１００倍程度速いという特徴がある）、熱酸化で形
成したシリコン酸化膜、熱窒化で形成したシリコン窒化
膜、非晶質シリコン膜または多結晶シリコン膜を用いて
も良い。
【００８７】このようにダミーゲート電極パターン６と
して、金属膜ではなくシリコン系の半導体膜や絶縁膜を
用いることにより、ダミーゲート電極パターン６のＲＩ
Ｅによる側面荒れを小さくでき、これによりゲート長寸
法のばらつきの少ないダミーゲート電極パターン６を形
成できるようになる。具体的には、ゲート長の寸法のば
らつきは、設計値±１０ｎｍとなる。
【００８８】次に同図（ａ）に示すように、ダミーゲー
ト電極パターン６をマスクにして不純物イオンを注入
し、しかる後アニールを行なって深さが５０ｎｍ以下の
ソース・ドレイン拡散層４を形成する。
【００８９】なお、ダミーゲート電極パターン６の側壁
に厚さ５０ｎｍ以下のゲート側壁絶縁膜を形成し、ゲー
ト側壁絶縁膜の形成前と形成後でそれぞれ１回イオン注
入を行なうことにより、ＬＤＤ構造のソース・ドレイン
拡散層４を形成しても良い。 このようなゲート側壁絶
縁膜を形成するには、ゲート側壁絶縁膜となる絶縁膜を
全面に形成した後、その絶縁膜をＲＩＥ法にてエッチン
グして形成する。ここで、上記絶縁膜としてはダミーゲ
ート電極パターン６よりもＲＩＥによるエッチング速度
が遅くなるもの、例えばダミーゲート電極パターン６と
してシリコン酸化膜を用いる場合には、シリコン窒化膜
またはＳｉＯx Ｎy などの絶縁膜を用いる。
【００９０】次に図７（ｂ）に示すように、層間絶縁膜
５1 となるシリコン酸化膜をダミーゲート電極パターン
６を覆うように全面にＣＶＤ法を用いて形成した後、ダ
ミーゲート電極パターン６が露出するまで上記シリコン
酸化膜を化学的機械的研磨（ＣＭＰ）法またはＭＰ（機
械的研磨）法により研磨して平坦化することによって、
層間絶縁膜５1 を形成する。
【００９１】なお、層間絶縁膜５1 としては、上記シリ
コン酸化膜の代わりに、その上にＰを含むシリコン酸化
膜を積層した積層膜を用いても良い。
【００９２】次に図７（ｃ）に示すように、ダミーゲー
ト電極パターン６およびその下のゲート絶縁膜２1 を例
えばウエットエッチング法を用いて除去して開口部７を
形成する。
【００９３】このとき、ダミーゲート電極パターン６の
ゲート長方向の寸法のばらつきは小さいので、開口部７
のゲート長方向の寸法のばらつきは小さくなる。
【００９４】次に図７（ｄ）に示すように、開口部７の
底面である露出した基板表面を酸化してゲート絶縁膜２
2 を形成した後、メタルゲート電極としての結晶粒径が
３０ｎｍ以下の微結晶金属膜３ｂを開口部７の内部が完
全に充填されるようにＣＶＤ法を用いて形成する。
【００９５】このとき、基板表面から成長する微結晶金
属膜と絶縁膜（ゲート絶縁膜２2、層間絶縁膜５1 ）か
ら成長する微結晶金属膜とでは結晶配列が異なるので、
図に示すように、２つの異なる結晶配列を有する結晶粒
径が３０ｎｍ以下の微結晶金属膜３ｂが開口部７の内部
に形成される。
【００９６】最後に、層間絶縁膜５1 上の微結晶金属膜
３ｂをＣＭＰ法またはＭＰ法を用いて除去して開口部７
内にメタルゲート電極３ｂを形成した後、層間絶縁膜５
2を形成して図６に示したＭＯＳトランジスタが完成す
る。
【００９７】このようにＣＭＰ法またはＭＰ法を用いる
ことにより、メタルゲート電極３ｂの上面は平坦にな
り、また高さ方向に関してのばらつきを小さくできる。
また、ダミーゲート電極パターン６および開口部７のゲ
ート長寸法のばらつきが小さいことから、メタルゲート
電極３ｂのゲート長寸法のばらつきも小さくなる。 （第６の実施形態）図８は、本発明の第６の実施形態に
係るメタルゲート電極を用いたＭＯＳトランジスタの断
面図である。
【００９８】本実施形態は、第５の実施形態において、
ゲート電極の内側をより結晶粒径が大きく、かつ比抵抗
がより低い金属膜（例えば、Ｍｏ膜、Ｗ膜、Ｒｕ膜また
はＡｌ膜）からなるメタルゲート電極３´で置き換えた
ものである。例えば、メタルゲート電極３ｂはＴｉＮ膜
であり、メタルゲート３’はＷ膜、ゲート絶縁膜２1 ，
２2 はＳｉＯ2 膜である。本実施形態でも第５の実施形
態と同様な効果が得られる。
【００９９】このようなＭＯＳトランジスタを形成する
には、図７（ｄ）の工程で、開口部７の底面および側面
が被覆され、かつ開口部７の内部が充填されないよう
に、メタルゲート電極３ｂとしての微結晶金属膜を全面
に形成し、次に開口部７の内部を充填するようにメタル
ゲート電極３´としての金属膜を全面に形成する。その
後、開口部７外の微結晶金属膜、金属膜をＣＭＰ法等を
用いて除去し、層間絶縁膜５2 を形成する。 （第７の実施形態）図９は、本発明の第７の実施形態に
係るメタルゲート電極を用いたＭＯＳトランジスタの断
面図である。
【０１００】本実施形態は、第５の実施形態において、
ゲート絶縁膜２1 をＣＶＤ法等の堆積法により形成した
ものである。その結果、ゲート絶縁膜２1 は層間絶縁膜
５1 の開口部の側面にも形成されている。ゲート絶縁膜
２1 ，２2 は例えばＳｉＯ2 膜であり、メタルゲート電
極３ｂは例えばＴａ2 Ｏ5 膜であり、そしてメタルゲー
ト３’は例えばＡｌ膜である。本実施形態でも第５の実
施形態と同様な効果が得られる。
【０１０１】図１０に、本実施形態のＭＯＳトランジス
タの工程断面図を示す。
【０１０２】まず、第５の実施形態の図７（ｃ）までの
工程に続いて、図１０（ａ）に示すように、開口部７の
底面および側面を被覆するように、厚さ１０ｎｍ以下の
ゲート絶縁膜２2 をＣＶＤ法等の堆積法を用いて全面に
堆積する。ゲート絶縁膜２2 としては、例えばＳｉＯx
Ｎy 膜、Ｔａ2 Ｏ5 膜、ＢＳＴ膜またはＰＺＴ膜などの
絶縁膜を用いる。
【０１０３】次に図１０（ｂ）に示すように、厚さ１０
ｎｍ以下、結晶粒径３０ｎｍ以下、異なる２つの結晶配
列を有するメタルゲート電極としての微結晶金属膜３ｂ
をＣＶＤ法を用いて全面に形成した後、微結晶金属膜３
ｂよりも結晶粒径が大きく、かつ比抵抗が低いメタルゲ
ート電極としての金属膜（例えば、Ｍｏ膜、Ｗ膜、Ｒｕ
膜またはＡｌ膜）３´を全面に形成する。
【０１０４】なお、結晶粒径０ｎｍの微結晶金属膜３
ｂ、つまりアモルファス金属膜の場合にはスパッタ法を
用いて形成しても良い。
【０１０５】次に図１０（ｃ）に示すように、開口部７
外の金属膜３2 、微結晶金属膜３ｂ、絶縁膜２2 をＣＭ
Ｐ法またはＭＰ法にて除去して平坦化することによっ
て、メタルゲート電極３ｂ，３´を形成する。
【０１０６】最後に、層間絶縁膜５2 を形成して図９に
示したＭＯＳトランジスタが完成する。 （第８の実施形態）図１１は、本発明の第８の実施形態
に係るメタルゲート電極を用いたＭＯＳトランジスタの
断面図である。
【０１０７】本実施形態は、第７の実施形態（図９）に
おいて、第５の実施形態（図６）と同様に、開口部７内
部の全体にメタルゲート電極３ｂを形成したものであ
る。本実施形態でも第７の実施形態と同様な効果が得ら
れる。
【０１０８】また、本実施形態のＭＯＳトランジスタの
しきい値電圧のばらつきは、ゲート長が０．１５ｎｍの
場合で０．５５Ｖ±０．０２Ｖであり、従来の１／７以
下に抑制できることを確認した。
【０１０９】なお、以上述べた実施形態において、メタ
ルゲート電極の形成後のプロセス（アニール等の熱処理
工程、層間絶縁膜等の成膜工程）は７５０℃以下、好ま
しくは６００℃以下、より好ましくは４００℃以下の低
温プロセスであることが好ましい。
【０１１０】その理由は、メタルゲート電極の形成後の
プロセス温度が７５０℃以下の場合には、ゲートリーク
電流が増大したり、しきい値電圧のばらつきが大きくな
るなどの特性劣化が観察されなかったからである。ただ
し、プロセス温度は３００℃以上が好ましい。その理由
はソース／ドレイン抵抗が増加するなどの不都合が生じ
るからである。
【０１１１】一方、メタルゲート電極の形成後に、８０
０℃以上の工程を加えた場合には、ゲートリーク電流が
１桁増加したり、結晶粒径の増大に伴いしきい値電圧も
０．１Ｖ以上増加した。
【０１１２】メタルゲート電極の形成後のプロセス温度
を７５０℃以下にするためには、ゲート絶縁膜、メタル
ゲート電極を形成する前に、７５０℃よりも高くなるソ
ース・ドレイン拡散層を形成するためのイオン注入工程
およびアニール工程を行なうことが必要である。
【０１１３】そのためには、例えば第５の実施形態で述
べたように、ダミーゲート電極パターンを形成してソー
ス・ドレイン拡散層を形成した後に、ダミーゲート電極
パターンを除去してゲート絶縁膜、メタルゲート電極を
形成すると良い。
【０１１４】また、メタルゲート電極の形成後のプロセ
ス温度を低温化する観点からは、第１、第２の実施形態
等の他の実施形態においても、第５の実施形態の形成方
法に準じて、ゲート絶縁膜、メタルゲート電極を形成す
る前に、ダミーゲート電極をパターンをイオン注入用の
マスクに用いて、ソース・ドレイン拡散層を形成するこ
とが好ましい。
【０１１５】また、このようにゲート絶縁膜、メタルゲ
ート電極を形成する前に、ソース・ドレイン拡散層を形
成すると、その後の工程は４５０℃程度の低温で済ませ
ることが可能なので、ゲート絶縁膜として、Ｔａ2 Ｏ5
膜、ＢＳＴ膜またはＰＺＴ膜などの高誘電率絶縁膜を使
用することが可能となる。
【０１１６】その理由は、高誘電率絶縁膜を形成した後
には、所望の誘電率となるように結晶化アニールを行な
うが、高誘電率絶縁膜を形成した後にソース・ドレイン
拡散層を形成すると、ソース・ドレイン拡散層を形成す
る際の高温処理により、誘電率が所望の値からずれてし
まうからである。 （第９の実施形態）図１２〜図１４は、本発明の第９の
実施形態に係るメタルゲート電極を用いたＭＯＳトラン
ジスタの製造方法を示す工程断面図である。
【０１１７】まず、図１２（ａ）に示すように、シリコ
ン基板１１にドライエッチングで素子分離溝を形成し、
次にシリコン酸化膜、またはシリコンの熱膨張係数（約
３ｐｐｍ／Ｋ）に近いＳｉＮＯなどの絶縁材料からなる
絶縁膜を堆積または塗布により形成した後、素子分離溝
外部の余剰な絶縁膜をＣＭＰまたはＭＰにより除去する
ことによって、素子分離溝内に素子分離絶縁膜１２を埋
込み形成する。
【０１１８】素子分離は以下の方法により行っても良
い。
【０１１９】まず、シリコン基板１１上に素子分離絶縁
膜１２としての熱酸化膜を形成し、次にリソグラフィ
と、ウエットエッチングまたはドライエッチングとを用
いて、素子形成領域に対応する領域の熱酸化膜を選択的
に除去する。この結果、素子形成領域のシリコン基板１
１の表面は露出する。
【０１２０】次にこのシリコンの露出面上にシリコン膜
をエピタキシャル成長させる。このエピタキシャル成長
は、熱酸化膜上にシリコン膜がはみ出すまで行うことに
よって、素子形成領域の熱酸化膜を除去して生じた開口
部を完全に塞ぐようにする。
【０１２１】このエピタキシャル成長に用いる原料ガス
としては、ＳｉＨ4 ガス、Ｓｉ2Ｈ6 ガス、Ｓｉ3 Ｈ8
とＨＣｌとの混合ガス、またはＳｉＨ2 Ｃｌ2 ガスがあ
げられる。また、温度は７００℃から１１００℃の範囲
が好ましい。
【０１２２】次に上記開口部の外部の余剰なシリコン膜
をＣＭＰまたはＭＰによって除去して表面を平坦化した
後、シリコン膜の表面の結晶性を改善するために、８０
０℃以上の温度、好ましくは９００℃以上の温度の水素
雰囲気中でシリコン膜を加熱する。このような加熱処理
によって、シリコン膜の表面でＳｉ原子が移動して原子
レベルでシリコン膜の表面は平坦化される。
【０１２３】以上述べた素子分離の方法を用いると、素
子形成領域間を０．１５μｍ以下の分離幅でも容易に分
離できるようになる。なお、シリコン膜をエピタキシャ
ル成長させる代わりに、シリコンゲルマニウム膜または
ゲルマニウム膜をエピタキシャル成長させても良い。
【０１２４】次に同図（ａ）に示すように、素子形成領
域上に厚さ３〜１０ｎｍ程度のゲート酸化膜１３を熱酸
化によって形成した後、ダミーゲート電極パターンとな
るシリコン窒化膜とアモルファスシリコン膜との積層膜
（ＳｉＮ／ａ−Ｓｉ膜）１４をゲート酸化膜１３上に形
成する。
【０１２５】ここで、上層の膜はシリコン窒化膜に限定
されるものではなく、後工程（図１３（ｄ））の層間絶
縁膜１８の研磨による平坦化工程において、層間絶縁膜
１８よりも研磨速度が遅くなる膜を使用すれば良い。
【０１２６】また、下層の膜はアモルファスシリコン膜
に限定されるものではなく、ゲート酸化膜１３よりもエ
ッチング速度の速い膜を使用すれば良い。具体的には、
ゲート酸化膜１３は熱酸酸化膜であるので、多結晶シリ
コン膜等のＳｉ系の膜であれば良い。
【０１２７】次に図１２（ｂ）に示すように、ゲート電
極と同じパターンとなるようにＳｉＮ／ａ−Ｓｉ膜１４
をＲＩＥ等の異方性エッチングを用いて加工し、続いて
この加工されたＳｉＮ／ａ−Ｓｉ膜（ダミーゲート電極
パターン）１４をマスクにして基板表面に不純物を導入
した後、不純物を電気的に活性化することによって浅い
拡散層（ＬＤＤ）１５を形成する。
【０１２８】不純物の導入は、イオン注入、プラズマド
ーピングまたは気相拡散によって行う。また、不純物の
電気的な活性化は、昇温速度１００℃／ｓｅｃ以上、温
度８００〜９００℃程度、３０秒以下のＲＴＡ（Rapid
Thermal Annealing）によって行う。
【０１２９】次に図１２（ｃ）に示すように、厚さ５〜
３０ｎｍのシリコン窒化膜またはシリコン窒化酸化膜か
らなるゲート側壁絶縁膜１６を周知の方法にて形成す
る。ゲート側壁絶縁膜１６を形成する際のエッチングに
よって、ゲート側壁絶縁膜１６下のＳｉＮ／ａ−Ｓｉ膜
１４は残るが、それ以外の領域のＳｉＮ／ａ−Ｓｉ膜１
４は除去される。
【０１３０】なお、ゲート側壁絶縁膜１６とＳｉＮ／ａ
−Ｓｉ膜１４との間には、後工程のＳｉＮ／ａ−Ｓｉ膜
１４の除去工程時に、ゲート側壁絶縁膜１６が横方向に
後退しないように、厚さ１０ｎｍ以下の酸化膜を予め形
成しておくことが好ましい。
【０１３１】次に同図（ｃ）に示すように、ゲート側壁
絶縁膜１６およびＳｉＮ／ａ−Ｓｉ膜１４をマスクにし
て基板表面に不純物を導入した後、不純物を電気的に活
性化することによってソース・ドレイン拡散層１７を形
成する。
【０１３２】不純物の導入は、イオン注入、プラズマド
ーピングまたは気相拡散によって行う。また、不純物の
電気的な活性化は、昇温速度１００℃／ｓｅｃ以上、温
度８００〜９００℃程度、３０秒以下のＲＴＡによって
行う。活性化する不純物の濃度を高めるために、電子ビ
ーム、紫外線領域の波長を有するレーザー、水銀ランプ
またはキセノンランプを用いて、１０００℃上で１秒以
下の熱処理を行っても良い。
【０１３３】ここでは、ソース・ドレイン拡散層１７の
不純物と拡散層１５の不純物の活性化とをそれぞれ別の
工程で活性化したが、ソース・ドレイン拡散層１７の不
純物を活性化する際に、拡散層１５の不純物を同時に活
性化しても良い。
【０１３４】次に図１３（ｄ）に示すように、層間絶縁
膜１８をＣＶＤ法により全面に形成した後、ＳｉＮ／ａ
−Ｓｉ膜１４の表面が現れるまで層間絶縁膜１８をＣＭ
Ｐにより研磨して表面を平坦化する。
【０１３５】次に図１３（ｅ）に示すように、異方性エ
ッチングを用いてＳｉＮ／ａ−Ｓｉ膜１４のＳｉＮ膜を
除去し、続いて等方性エッチングを用いてＳｉＮ／ａ−
Ｓｉ膜１４のａ−Ｓｉ膜を除去し、さらにその下の酸化
膜１３をエッチングにより除去して、開口部１９を形成
する。酸化膜１３の除去は、シリコン基板１１に結晶欠
陥が生じないように行う。
【０１３６】次に図１３（ｆ）に示すように、しきい値
電圧を調整するために、開口部１９を介して基板表面に
不純物イオン２０を注入し、しかる後不純物イオン２０
を電気的に活性化するための熱処理を行う。不純物イオ
ン２０としては、Ｉｎ、Ｐ、Ａｓ、またはＳｂのイオン
があげられる。どのイオンを用いるかは、チャネルのタ
イプやしきい値電圧の値などによる。
【０１３７】基板温度が−６０℃以下、望ましくは−１
００℃以下になるようにシリコン基板１１を冷却しなが
ら、不純物イオン２０の注入を行うと、原子空孔の集合
化を抑制できる。原子空孔の集合化が抑制されると、熱
処理により結晶欠陥を完全に回復できる。したがって、
不純物イオン２０の注入は、シリコン基板１１を冷却し
ながら行うことが好ましい。
【０１３８】また、不純物イオン２０は、基板表面に対
して垂直な方向、または基板表面の垂線に対して５度以
内のほぼ垂直な方向から、基板表面に注入することが好
ましい。
【０１３９】また、不純物イオン２０を活性化するため
の熱処理は、一度熱処理室を真空にするか、または窒素
やアルゴンなどの不活性ガスを熱処理室内に十分に流す
ことによって、酸素、水蒸気、二酸化炭素などの酸化剤
が熱処理室内に混入しない状態で、開始することが望ま
しい。また、熱処理の温度は８００〜１０００℃、熱処
理の時間は１分以内が好ましい。
【０１４０】この後、過酸化水素水、オゾン水を含む水
溶液を用いたウエット酸化、または酸素ラジカルもしく
はオゾンを用いたドライ酸化によって、開口部１９の底
面の基板表面に厚さ１ｎｍ以下の極薄の酸化膜（不図
示）を形成する。
【０１４１】次に図１４（ｇ）に示すように、Ｔａ2 Ｏ
5 膜、ＴｉＯ2 膜、ＢＳＴＯ膜、ＣｅＯ2 膜、ＹＳＺ
（Yttrium Stabilied Zirconia）膜などのようにシリコ
ン酸化膜よりも比誘電率の高いゲート絶縁膜２１を形成
する。
【０１４２】ゲート絶縁膜２１をＣＶＤ法により形成す
る場合には、ゲート絶縁膜２１の形成領域に存在してい
る自然酸化膜を除去し、その除去した部分に酸素を１な
いし２原子層分だけ吸着させた後、もしくはその部分に
Ｓｉ−Ｏ結合を形成した後に、試料をＣＶＤ炉に入れて
ゲート絶縁膜２１を形成すると良い。このような方法に
より、リーク電流の増加を招くことなく、比誘電率の高
いゲート絶縁膜２１を形成することができる。上述した
原子層やＳｉ−Ｏ結合は、ゲート絶縁膜２１とシリコン
基板２１との界面準位の増加を抑制するためのものであ
る。
【０１４３】また、ゲート絶縁膜２１として、厚さ２〜
３ｎｍのＳｉＯx Ｎy 膜、あるいは５００℃以下の温度
で、窒化種として窒素ラジカルなどを用いた窒化によっ
て形成した窒化膜を用いても良い。
【０１４４】次に同図（ｇ）に示すように、ゲートの仕
事関数を決定するＴｉＮなどの金属導電性を有する物質
からなる厚さ１０ｎｍ以下の第１のゲート電極となる導
電膜２２を形成する。
【０１４５】導電膜２２としてＴｉＮ膜を用いた場合に
は、ＴｉＮの粒径が３０ｎｍ以下になるように、ＴｉＮ
の組成、成膜温度、圧力などの成膜条件を設定する。具
体的には、３００℃以下の成膜温度で、ＴｉとＮの比率
が１：１よりも窒素が過剰になるように、Ａｒと窒素の
分圧比を制御してスパッタ方法により形成する方法と、
３０％以下の酸素を添加してスパッタ方法により形成す
る方法とがあげられる。成膜温度の下限はスパッタガス
が凝集する温度である。本実施形態の場合には室温（２
５℃）以上であれば問題はない。
【０１４６】酸素添加により粒径を１０ｎｍ以下にする
ことが可能である。酸素濃度を３０％よりも高くする
と、ＴｉＮの電気伝導率が低下して金属的な伝導を示さ
なくなる。ＴｉＮの電気導電率の増加を十分に抑制する
ためには、酸素濃度は１〜１０％の範囲が好ましい。
【０１４７】また、酸素の代わりにＣまたはＢをＴｉＮ
に添加することによっても粒径を小さくすることができ
る。ＣおよびＢの濃度は３０％以下、好ましくは１０％
以下である。Ｃ原料としては、メタン等の有機物のガス
や、ジメチルアミノメタンやジエチルアミノメタン等の
有機化合物のガスがあげられる。また、Ｂ原料としては
ジボランやＢＦ3 のガス、あるいはこれらの物質を含む
スパッタターゲットがあげられる。また、ＴｉＮにＣを
添加してアモルファスのＴｉＮを形成する場合には、Ｔ
ｉＮの組成を制御することにより、ＴｉＮの仕事関数を
４．５ｅＶ以下に設定することが可能である。
【０１４８】また、原料ガスとしてＴｉＣｌ4 とＮＨ3
との混合ガスを用いたＣＶＤ法により、６００℃以下の
温度で、ＴｉとＮの比率が１：１よりも窒素が過剰にな
るように、ＴｉＮ膜を形成しても良い。温度が６００℃
を越えると、ＴｉＮ膜の表面の凹凸が著しく大きなるた
め、ＴｉＮ膜上に第２のゲート電極としての低抵抗金属
膜を均一に成膜できなくなる。温度の下限は原料ガスの
分解温度である。
【０１４９】ゲート電極の抵抗が５００μΩ・ｃｍ以上
でも良い場合には、ゲート電極の全てをＴｉＮ膜で形成
しても良い。この場合には、厚さ５０ｎｍ以上のＴｉＮ
膜を形成する必要がある。そのためには、柱状または針
状結晶で配向性のあるＴｉＮ膜またはアモルファスのＴ
ｉＮ膜を形成すれば良い。
【０１５０】ＴｉＮ以外の材料としては、例えばＴａ窒
化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属
窒化物、あるいは金属炭化物、金属硼化物、金属−Ｓｉ
窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などがあ
る。
【０１５１】また、この種の材料からなる導電膜２２を
第１のゲート電極として用いる場合には、導電膜２２と
ゲート絶縁膜２１との間の熱的な安定性を確保するため
に、導電率を５０％以上低下させない範囲内で上記膜に
酸素を添加することが好ましい。
【０１５２】また、この種の材料からなる導電膜２２
と、Ｔａ酸化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化
物、Ｃｅ酸化物等の材料からなるゲート絶縁膜２１との
界面の熱的な安定性は優れている。
【０１５３】次に同図（ｇ）に示すように、第２のゲー
ト電極となる導電膜２３を全面に形成する。具体的に
は、導電膜２３としてＡｌ膜をスパッタ法により全面に
堆積した後、Ａｌ膜をリフローさせて開口部１９の内部
を充填する。あるいは導電膜２３としてＷ膜などの低抵
抗金属膜を、開口部１９の内部を充填するように、ＣＶ
Ｄ法により全面に堆積する。
【０１５４】最後に、図１４（ｈ）に示すように、開口
部１９の外部の余剰なゲート絶縁膜２１、導電膜２２，
２３をＣＭＰまたはＭＰによって除去して表面を平坦化
すると同時に、開口部１９内に埋め込まれたゲート絶縁
膜２１、第１のゲート電極２２、第２のゲート電極２３
を形成することによって、ＭＯＳトランジスタが完成す
る。
【０１５５】ソース・ドレイン領域を低抵抗化する必要
がある場合には、図１２（ｃ）と図１３（ｄ）との間の
工程で、ＣｏＳｉ2 層、ＴｉＳｉ2 層などの金属シリサ
イド層をソース・ドレイン拡散層１７の表面に形成する
と良い。
【０１５６】ここで、ソース・ドレイン拡散層１７の深
さが１００ｎｍ以下の場合には、ソース・ドレイン拡散
層１７上に、Ｓｉ層、Ｓｉ−Ｇｅ層、またはＳｉ−Ｇｅ
−Ｃ層等の半導体層をエピタキシャル成長させるなどし
て、金属シリサイド層で浸食される部分のソース・ドレ
イン拡散層１７をｐｎ接合から５０ｎｍ以上遠ざけた方
が良い。
【０１５７】Ｓｉ−Ｇｅ−Ｃ層のようにＣを含む半導体
層は、Ｓｉ−Ｇｅ層のようにＣを含まない半導体層に比
べて、バンドギャップが大きくなるので再結合が起こり
難くなり、その結果としてソース・ドレイン拡散層１７
と半導体層との接合特性が向上する。
【０１５８】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では単体のＭＯＳ
トランジスタの場合につい説明したが、本発明はＤＲＡ
Ｍ等のＭＯＳトランジスタを有するメモリＬＳＩ、ロジ
ックＬＳＩ、またはメモリＬＳＩとロジックＬＳＩを混
載したＬＳＩにも適用できる。
【０１５９】また、本発明は、ＭＯＳキャパシタ等の他
のＭＯＳ型素子を有する半導体装置にも適用できる。本
発明をＭＯＳキャパシタに適用した場合には容量の変動
（素子間のばらつき）を抑制でき、その結果として動作
電圧に対応した所定量の電荷量を容易に蓄積できるよう
になる。
【０１６０】図１５に、本発明を適用したスタック型キ
ャパシタの断面図を示す。図中、３１はシリコン基板を
示しており、その表面にはｎ型不純物拡散層３２が形成
されている。このｎ型不純物拡散層３２は、例えばｎチ
ャネルＭＯＳトランジスタのｎ型ソース・ドレイン拡散
層である。
【０１６１】シリコン基板３１上には層間絶縁膜３３が
形成されており、この層間絶縁膜３３に形成されたコン
タクトホールを介して、多結晶シリコン膜、ＴｉＮ膜、
またはＷ膜／ＴｉＮ膜／ＴｉＳｉ2 膜の積層膜からなる
埋め込みプラグ電極３４がｎ型不純物拡散層３２にコン
タクトしている。
【０１６２】埋め込みプラグ３４上には、Ｐｔ膜／Ｔｉ
膜の積層膜、Ｒｕ膜、Ｒｕ酸化物膜またはＳｒＲｕ酸化
物膜からなる下部キャパシタ電極３５、Ｔａ酸化物膜、
ＢａＳｒＴｉ酸化物膜またはＢａＴａ酸化物膜等のペロ
ブスカイト型酸化物膜からなるキャパシタ絶縁膜３６、
Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、Ｐｔ酸化物膜、Ｉｒ酸化物
膜、Ｒｕ酸化物膜またはＳｒＲｕ酸化物膜からなる上部
キャパシタ電極３７が順次形成されている。
【０１６３】ここで、下部キャパシタ電極３５のうち少
なくともキャパシタ絶縁膜３６と接する部分の平均の結
晶粒径は３０ｎｍ以下、上部キャパシタ電極３７のうち
少なくともキャパシタ絶縁膜３６と接する部分の平均の
結晶粒径は３０ｎｍ以下となっている。結晶粒径が０ｎ
ｍの場合にはアモルファスとなるまた、ＤＲＡＭのメモ
リセルを構成するＭＯＳトランジスタおよびＭＯＳキャ
パシタの両方に適用しても良い。
【０１６４】また、ＭＯＳ型素子はシリコン基板ではな
く、シリコン基板上の半導体層に形成されていても良
い。また、メタルゲート電極、ゲート絶縁膜の材料は実
施形態で述べたもの以外にも、［構成］の項に記載した
他の種々の材料を用いることが可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
【０１６５】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート絶縁膜と接する部分が、金属を含み、かつ平均の結
晶粒径が３０ｎｍ以下であるゲート電極を用いることに
より、素子特性の変動を抑制できるゲート電極が金属ま
たは金属化合物で形成されたＭＯＳ型素子を有する半導
体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るメタルゲート電
極を用いたＭＯＳトランジスタの断面図
【図２】ＭＯＳトランジスタのしきい値電圧のばらつき
と結晶粒径との関係を示す図
【図３】本発明の第２の実施形態に係るメタルゲート電
極を用いたＭＯＳトランジスタの断面図
【図４】本発明の第３の実施形態に係るメタルゲート電
極を用いたＭＯＳトランジスタの断面図
【図５】本発明の第４の実施形態に係るメタルゲート電
極を用いたＭＯＳトランジスタの断面図
【図６】本発明の第５の実施形態に係るメタルゲート電
極を用いたＭＯＳトランジスタの断面図
【図７】図５のＭＯＳトランジスタの製造方法を示す工
程断面図
【図８】本発明の第６の実施形態に係るメタルゲート電
極を用いたＭＯＳトランジスタの断面図
【図９】本発明の第７の実施形態に係るメタルゲート電
極を用いたＭＯＳトランジスタの断面図
【図１０】図８のＭＯＳトランジスタの製造方法を示す
工程断面図
【図１１】本発明の第８の実施形態に係るメタルゲート
電極を用いたＭＯＳトランジスタの断面図
【図１２】本発明の第９の実施形態に係るメタルゲート
電極を用いたＭＯＳトランジスタの製造方法を示す工程
断面図
【図１３】図１２に続く同ＭＯＳトランジスタの製造方
法を示す工程断面図
【図１４】図１３に続く同ＭＯＳトランジスタの製造方
法を示す工程断面図
【図１５】本発明を適用したスタック型キャパシタを示
す断面図
【図１６】従来のメタルゲート電極を用いたＭＯＳトラ
ンジスタの断面図
【符号の説明】
１…シリコン基板 ２，２1 ，２2 …ゲート絶縁膜 ３…メタルゲート電極（微結晶金属膜：第１のゲート電
極） ３´…メタルゲート電極（第２のゲート電極） ３ａ…メタルゲート電極（アモルファス金属膜：第１の
ゲート電極） ３ｂ…メタルゲート電極（微結晶金属膜，複数結晶配
列：第１のゲート電極） ４…ソース・ドレイン拡散層 ５，５1 ，５2 …層間絶縁膜 ６…ダミーゲート電極パターン １１…シリコン基板 １２…素子分離絶縁膜 １３…ゲート酸化膜（第１のゲート酸化膜） １４…ダミーゲート電極パターン １５…拡散層（ＬＤＤ） １６…ゲート側壁絶縁膜 １７…ソース・ドレイン拡散層 １８…層間絶縁膜 １９…開口部 ２０…不純物イオン ２１…ゲート絶縁膜（第２のゲート酸化膜） ２２…第１のゲート電極 ２３…第２のゲート電極 ３１…シリコン基板 ３２…ｎ型不純物拡散層 ３３…層間絶縁膜 ３４…埋め込みプラグ電極 ３５…下部キャパシタ電極 ３６…キャパシタ絶縁膜 ３７…上部キャパシタ電極

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体領域と、 この半導体領域の表面に設けられたゲート絶縁膜と、 このゲート絶縁膜上に設けられ、該ゲート絶縁膜と接す
    る部分が金属を含み、かつ前記部分の平均の結晶粒径が
    ３０ｎｍ以下である第１のゲート電極と、 前記第１のゲート電極を挟むように前記半導体領域の表
    面に形成された１対のソース・ドレイン拡散層と を具備
    してなることを特徴とする半導体装置。
  2. 【請求項２】 半導体領域と、 この半導体領域の表面に形成された不純物拡散層と、 前記不純物拡散層とコンタクトしたプラグ電極と、 前記プラグ電極を介して前記不純物拡散層とコンタクト
    したＭＯＳキャパシタとを具備してなり、 前記ＭＯＳキャパシタは、ゲート絶縁膜と、このゲート
    絶縁膜上に設けられ、該ゲート絶縁膜と接する部分が金
    属を含み、かつ前記部分の平均の結晶粒径が３０ｎｍ以
    下である第１のゲート電極とを備えていることを特徴と
    する半導体装置。
  3. 【請求項３】前記第１のゲート電極上には、該第１のゲ
    ート電極よりも抵抗が低くかつ結晶粒径が大きい第２の
    ゲート電極が設けられていることを特徴とする請求項１
    または２に記載の半導体装置。
  4. 【請求項４】前記ゲート絶縁膜と接する部分は、ＩＶ
    族、Ｖ族およびＶＩ族の少なくとも１つの遷移金属元素
    の窒化物、炭素窒化物および珪素窒化物の少なくとも１
    つで構成されていることを特徴とする請求項１または２
    に記載の半導体装置。
  5. 【請求項５】前記ゲート絶縁膜と接する部分は、Ｗ窒化
    物、Ｍｏ窒化物、Ｔａ窒化物、Ｔｉ窒化物、Ｗ珪素窒化
    物、Ｍｏ珪素窒化物、Ｔａ珪素窒化物、Ｔｉ珪素窒化
    物、Ｔｉ炭素窒化物、Ｗ炭素窒化物、Ｍｏ炭素窒化物お
    よびＴａ炭素窒化物の少なくとも１つで構成されている
    ことを特徴とする請求項１または２に記載の半導体装
    置。
  6. 【請求項６】前記ゲート絶縁膜と接する部分は、酸素を
    含むＲｕ、窒素を含むＲｕおよび窒素を含むＲｕＯ2 の
    少なくとも１つで構成されていることを特徴とする請求
    項１または２に記載の半導体装置。
  7. 【請求項７】前記結晶粒径が１０ｎｍ以下であることを
    特徴とする請求項１に記載の半導体装置。
  8. 【請求項８】前記半導体領域上には開口部を有する層間
    絶縁膜が設けられ、前記第１ゲート電極は前記ゲート絶
    縁膜を介して前記開口部内に形成されていることを特徴
    とする請求項１または２に記載の半導体装置。
  9. 【請求項９】半導体基板上に開口部を有する絶縁膜を形
    成する工程と、 前記開口部の底面および側面上にゲート絶縁膜を形成す
    る工程と、 このゲート絶縁膜上にゲート電極を形成する工程であっ
    て、前記底面上の前記ゲート絶縁膜と接する部分が、金
    属を含み、かつ結晶粒径が３０ｎｍ以下であるゲート電
    極を形成する工程とを有することを特徴とする半導体装
    置の製造方法。
  10. 【請求項１０】半導体基板の表面に第１のゲート絶縁膜
    を形成した後、この第１のゲート絶縁膜上にダミーゲー
    ト電極パターンを形成する工程と、 このダミーゲート電極パターンを覆うように前記半導体
    基板上に層間絶縁膜を形成する工程と、 前記ダミーゲート電極パターンが露出するまで、層間絶
    縁膜の表面を後退させる工程と、 前記ダミーゲート電極パターンおよびその下の前記第１
    のゲート絶縁膜を除去して、前記層間絶縁膜に開口部を
    形成する工程と、 前記開口部の底面である前記半導体基板の露出面上およ
    び前記開口部の側面である前記層間絶縁膜上に、前記開
    口部の内部を充填しないように、第２のゲート絶縁膜を
    介して、金属を含み、かつ結晶粒径が３０ｎｍ以下であ
    る第１のゲート電極を形成する工程と、 前記第１のゲート電極よりも抵抗が低く、かつ前記第１
    のゲート電極よりも結晶粒径が大きい導電膜を前記開口
    部の内部を充填するように全面に形成した後、前記開口
    部外の前記導電膜を除去して、前記導電膜からなる第２
    のゲート電極を前記開口部内に形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  11. 【請求項１１】前記開口部外の前記導電膜を機械的化学
    的研磨または機械的研磨によって除去することを特徴と
    する請求項１０に記載の半導体装置の製造方法。
  12. 【請求項１２】前記第１および第２のゲート電極を形成
    した後の工程を７５０℃以下の温度で行なうことを特徴
    とする請求項１０に記載の半導体装置の製造方法。
  13. 【請求項１３】前記ゲート電極または前記第１ゲート電
    極として、チタンよりも窒素の比率の方が高い窒化チタ
    ン膜を形成することを特徴とする請求項９または請求項
    １０に記載の半導体装置の製造方法。
  14. 【請求項１４】３００℃以下の温度で、窒素ガスとスパ
    ッタガスの分圧比を制御して、前記窒化チタン膜をスパ
    ッタ法により形成することを特徴とする請求項１３に記
    載の半導体装置の製造方法。
  15. 【請求項１５】酸素濃度が３０％以下の雰囲気で前記窒
    化チタン膜をスパッタ法により形成することを特徴とす
    る請求項１３に記載の半導体装置の製造方法。
  16. 【請求項１６】６００℃以下の温度で、前記窒化チタン
    膜をＣＶＤ法により形成することを特徴とする請求項１
    ３に記載の半導体装置の製造方法。
JP32969898A 1997-11-28 1998-11-19 半導体装置およびその製造方法 Expired - Lifetime JP3523093B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP32969898A JP3523093B2 (ja) 1997-11-28 1998-11-19 半導体装置およびその製造方法
US09/199,424 US6271573B1 (en) 1997-11-28 1998-11-25 Semiconductor device with gate structure and method of manufacturing the same
US09/877,136 US6730581B2 (en) 1997-11-28 2001-06-11 Semiconductor device and method of manufacture thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP34443797 1997-11-28
JP9-344437 1997-11-28
JP32969898A JP3523093B2 (ja) 1997-11-28 1998-11-19 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH11224947A JPH11224947A (ja) 1999-08-17
JP3523093B2 true JP3523093B2 (ja) 2004-04-26

Family

ID=26573302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32969898A Expired - Lifetime JP3523093B2 (ja) 1997-11-28 1998-11-19 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US6271573B1 (ja)
JP (1) JP3523093B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415753B2 (en) 2009-04-28 2013-04-09 Canon Anelva Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346438B1 (en) * 1997-06-30 2002-02-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
JP2001144032A (ja) * 1999-11-17 2001-05-25 Tokyo Electron Ltd ＴｉＳｉＮ薄膜およびその成膜方法、半導体装置およびその製造方法、ならびにＴｉＳｉＮ薄膜の成膜装置
US6653686B2 (en) * 1998-07-13 2003-11-25 International Business Machines Corporation Structure and method of controlling short-channel effect of very short channel MOSFET
US6891236B1 (en) * 1999-01-14 2005-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
EP1091414A3 (en) * 1999-10-07 2005-03-16 Lucent Technologies Inc. MOSFET with tapered gate and method of manufacturing it
JP2001144087A (ja) * 1999-11-12 2001-05-25 Natl Research Inst For Metals Ministry Of Education Culture Sports Science & Technology ５族元素による酸化物／半導体界面の安定化方法と安定化半導体
TW514992B (en) * 1999-12-17 2002-12-21 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP3613113B2 (ja) 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
JP3906005B2 (ja) 2000-03-27 2007-04-18 株式会社東芝 半導体装置の製造方法
JP3851752B2 (ja) 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
US6583460B1 (en) * 2000-08-29 2003-06-24 Micron Technology, Inc. Method of forming a metal to polysilicon contact in oxygen environment
JP3906020B2 (ja) * 2000-09-27 2007-04-18 株式会社東芝 半導体装置及びその製造方法
JP3332909B2 (ja) * 2000-10-30 2002-10-07 松下電器産業株式会社 ゲート電極構造体、その形成方法及び電極構造体の形成方法
US6861007B2 (en) * 2001-03-02 2005-03-01 Micron Technology, Inc. Method for removing organic material from a substrate and for oxidizing oxidizable material thereon
JP2003031806A (ja) * 2001-05-09 2003-01-31 Hitachi Ltd Ｍｏｓトランジスタ及びその製造方法
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
DE50202661D1 (de) * 2002-02-11 2005-05-04 Fraunhofer Ges Forschung Ionensensitiver feldeffekttransistor und verfahren zum herstellen eines ionensensitiven feldeffekttransistors
US6900106B2 (en) * 2002-03-06 2005-05-31 Micron Technology, Inc. Methods of forming capacitor constructions
EP1596427A4 (en) 2003-02-19 2009-06-10 Panasonic Corp PROCESS FOR INTRODUCING CONTAMINATION
WO2004086508A1 (en) * 2003-03-28 2004-10-07 Koninklijke Philips Electronics N.V. Improved gate electrode for semiconductor devices
US20040256671A1 (en) * 2003-06-17 2004-12-23 Kuo-Tai Huang Metal-oxide-semiconductor transistor with selective epitaxial growth film
EP1672683A4 (en) * 2003-10-09 2008-10-01 Matsushita Electric Ind Co Ltd TRANSITION EDUCATION PROCEDURE AND OBJECT THEREFORE TO BE PROCESSED AND PRODUCED
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
WO2005119745A1 (ja) * 2004-06-04 2005-12-15 Matsushita Electric Industrial Co., Ltd. 不純物導入方法
CN101019225B (zh) * 2004-08-24 2011-01-26 Nxp股份有限公司 半导体器件及制作该种半导体器件的方法
US7179701B2 (en) * 2004-09-21 2007-02-20 Taiwan Semiconductor Manufacturing Company Transistor with high dielectric constant gate and method for forming the same
JP2006114633A (ja) * 2004-10-13 2006-04-27 Fujitsu Ltd 半導体装置の製造方法
CN104090466B (zh) * 2005-04-26 2019-06-14 瑞萨电子株式会社 半导体装置及其制造方法、光接近处理方法
KR100608387B1 (ko) * 2005-08-18 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4557879B2 (ja) 2005-12-09 2010-10-06 株式会社東芝 半導体装置及びその製造方法
US7859112B2 (en) * 2006-01-13 2010-12-28 Micron Technology, Inc. Additional metal routing in semiconductor devices
US8193641B2 (en) 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
US8124529B2 (en) * 2006-06-01 2012-02-28 Texas Instruments Incorporated Semiconductor device fabricated using a metal microstructure control process
US8330251B2 (en) * 2006-06-26 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure for reducing mismatch effects
JP5018780B2 (ja) * 2006-09-27 2012-09-05 富士通株式会社 半導体装置およびその製造方法
US8629021B2 (en) * 2007-11-02 2014-01-14 Texas Instruments Incorporated Integration scheme for an NMOS metal gate
JP5055980B2 (ja) * 2006-11-29 2012-10-24 富士通セミコンダクター株式会社 電子装置の製造方法および半導体装置の製造方法
JP4607850B2 (ja) * 2006-11-30 2011-01-05 株式会社東芝 半導体装置の製造方法
US7867843B2 (en) * 2006-12-22 2011-01-11 Intel Corporation Gate structures for flash memory and methods of making same
US7682891B2 (en) * 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US7611979B2 (en) * 2007-02-12 2009-11-03 International Business Machines Corporation Metal gates with low charge trapping and enhanced dielectric reliability characteristics for high-k gate dielectric stacks
US8022458B2 (en) * 2007-10-08 2011-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitors integrated with metal gate formation
JP5414053B2 (ja) * 2007-12-07 2014-02-12 独立行政法人物質・材料研究機構 金属電極及びこれを用いた半導体素子
US7910929B2 (en) * 2007-12-18 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102007063270B4 (de) * 2007-12-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren zur Verringerung zur Erzeugung von Ladungseinfangstellen in Gatedielektrika in MOS-Transistoren durch Ausführen einer Wasserstoffbehandlung
JP2010034440A (ja) * 2008-07-31 2010-02-12 Toshiba Corp 半導体装置及びその製造方法
US8120086B2 (en) * 2008-09-30 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd Low leakage capacitors including portions in inter-layer dielectrics
US8674451B2 (en) 2008-12-10 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. N/P metal crystal orientation for high-K metal gate Vt modulation
JP5285519B2 (ja) * 2009-07-01 2013-09-11 パナソニック株式会社 半導体装置及びその製造方法
WO2011013374A1 (ja) * 2009-07-29 2011-02-03 キヤノンアネルバ株式会社 半導体装置およびその製造方法
US20110034014A1 (en) * 2009-08-07 2011-02-10 Varian Semiconductor Equipment Associates, Inc. Cold implant for optimized silicide formation
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
JP2011061094A (ja) * 2009-09-11 2011-03-24 Furukawa Electric Co Ltd:The 電界効果トランジスタの製造方法
KR102183102B1 (ko) 2009-11-27 2020-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
US8779530B2 (en) * 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
CN103843144B (zh) * 2011-09-29 2018-06-19 英特尔公司 用于半导体应用的含正电性金属的层
US20160086805A1 (en) * 2014-09-24 2016-03-24 Qualcomm Incorporated Metal-gate with an amorphous metal layer
JP6560112B2 (ja) * 2015-12-09 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6595432B2 (ja) 2016-09-23 2019-10-23 東芝メモリ株式会社 半導体装置およびその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56157066A (en) 1980-05-09 1981-12-04 Nec Corp Manufacture of semiconductor device
US4804636A (en) * 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
JPH0616556B2 (ja) * 1987-04-14 1994-03-02 株式会社東芝 半導体装置
US5104515A (en) * 1990-01-25 1992-04-14 Mobil Oil Corp. Method for purifying synthetic mesoporous crystalline material
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
US5229631A (en) * 1990-08-15 1993-07-20 Intel Corporation Erase performance improvement via dual floating gate processing
US5904550A (en) * 1992-02-28 1999-05-18 Casio Computer Co., Ltd. Method of producing a semiconductor device
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JP3491237B2 (ja) * 1993-09-24 2004-01-26 日本テキサス・インスツルメンツ株式会社 半導体装置の積層導電膜構造
KR100362751B1 (ko) * 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
JP3294041B2 (ja) 1994-02-21 2002-06-17 株式会社東芝 半導体装置
US5585300A (en) * 1994-08-01 1996-12-17 Texas Instruments Incorporated Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes
US5565702A (en) * 1994-08-19 1996-10-15 Kawasaki Steel Corporation Antifuse element, semiconductor device having antifuse elements, and method for manufacturing the same
US5780908A (en) * 1995-05-09 1998-07-14 Matsushita Electric Industrial Co., Ltd. Semiconductor apparatus with tungstein nitride
JP2839076B2 (ja) * 1995-05-11 1998-12-16 日本電気株式会社 半導体装置およびその製造方法
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
US5930744A (en) * 1995-09-15 1999-07-27 Defelsko Corporation Coating thickness gauge
KR100232160B1 (ko) * 1995-09-25 1999-12-01 김영환 반도체 장치의 커패시터 구조 및 그 제조방법
US5960319A (en) * 1995-10-04 1999-09-28 Sharp Kabushiki Kaisha Fabrication method for a semiconductor device
US5723375A (en) * 1996-04-26 1998-03-03 Micron Technology, Inc. Method of making EEPROM transistor for a DRAM
US5763923A (en) * 1996-08-13 1998-06-09 Micron Technology, Inc. Compound PVD target material for semiconductor metallization
US5886391A (en) * 1997-04-18 1999-03-23 Micron Technology, Inc. Antireflective structure
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
EP1100128B1 (en) * 1998-06-30 2009-04-15 Sharp Kabushiki Kaisha Method of manufacture of a semiconductor device
US6238986B1 (en) * 1998-11-06 2001-05-29 Advanced Micro Devices, Inc. Formation of junctions by diffusion from a doped film at silicidation
US6303962B1 (en) * 1999-01-06 2001-10-16 Advanced Micro Devices, Inc. Dielectrically-isolated transistor with low-resistance metal source and drain formed using sacrificial source and drain structures
JP4540142B2 (ja) * 1999-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6271133B1 (en) * 1999-04-12 2001-08-07 Chartered Semiconductor Manufacturing Ltd. Optimized Co/Ti-salicide scheme for shallow junction deep sub-micron device fabrication
US6294442B1 (en) * 1999-12-10 2001-09-25 National Semiconductor Corporation Method for the formation of a polysilicon layer with a controlled, small silicon grain size during semiconductor device fabrication
JP2001326348A (ja) * 2000-05-16 2001-11-22 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
KR100351907B1 (ko) * 2000-11-17 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6458652B1 (en) * 2001-08-20 2002-10-01 Micron Technology, Inc. Methods of forming capacitor electrodes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415753B2 (en) 2009-04-28 2013-04-09 Canon Anelva Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JPH11224947A (ja) 1999-08-17
US6730581B2 (en) 2004-05-04
US6271573B1 (en) 2001-08-07
US20010039107A1 (en) 2001-11-08

Similar Documents

Publication Publication Date Title
JP3523093B2 (ja) 半導体装置およびその製造方法
JP3851752B2 (ja) 半導体装置の製造方法
JP3613113B2 (ja) 半導体装置およびその製造方法
US6737716B1 (en) Semiconductor device and method of manufacturing the same
US6727129B1 (en) Method for manufacturing a semiconductor device
US8017466B2 (en) Semiconductor device and manufacturing method for the same
US20060275991A1 (en) Method of manufacturing a semiconductor integrated circuit device
JP2001036043A (ja) 半導体装置およびその製造方法
JP4717172B2 (ja) タングステンビットラインの形成方法
JP2001077108A (ja) 半導体装置及び複合酸化物薄膜の製造方法
US10446559B2 (en) Method of fabricating DRAM
JP2003197783A (ja) フラッシュメモリセルの製造方法
US20080061386A1 (en) Semiconductor device including a gate electrode having a polymetal structure
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
US7919405B2 (en) Semiconductor device and manufacturing method thereof
JP4280871B2 (ja) 絶縁膜積層体、絶縁膜積層体の製造方法、半導体装置及び半導体装置の製造方法
JP3777306B2 (ja) 半導体装置の製造方法
JP4470297B2 (ja) 半導体装置の製造方法
US20060115967A1 (en) Methods of manufacturing a semiconductor device
JPH08130216A (ja) 半導体装置およびその製造方法
JP5195421B2 (ja) 半導体装置
JP3623682B2 (ja) 半導体装置の製造方法
KR19980015879A (ko) 반도체장치 및 그 제조방법(semiconductor device and method for manufacturing the same)
JPH0955485A (ja) 半導体装置の製造方法
JP2004356439A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20031222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090220

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100220

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100220

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110220

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term