JP3502311B2 - 集積回路レイアウトシステム、レイアウト方法及び記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体チップ上
に、ダミーゲートを適切に配置することのできる集積回
路レイアウトシステム、レイアウト方法及び記録媒体に
関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細化技術の進
歩により、大規模集積回路の実現が可能となっている。
それに伴い、設計後（拡散工程後等）に種々の不具合が
発見されるケースが数多く発生している。このような設
計後の不具合が発生すると、設計工程の大部分をやり直
すこととなり、開発ＴＡＴ（Turn Around Time）の長期
化を招いていた。

【０００３】このような問題に対応するため、最近で
は、設計工程のやり直しを最小限に留めるべく、レイア
ウト時点で予めダミーゲートを集積回路中に配置する手
法が採用されている。このダミーゲートとは、最初の設
計時点において、未使用であるが、修正時に有効に使用
され得る所定のゲートである。すなわち、設計後の不具
合が発生した際に、集積回路中に配置されたダミーゲー
トを使用して、修正が必要となった箇所の接続等の設計
（配線）のみをやり直すことにより、開発ＴＡＴの短縮
化を図るものである。

【０００４】以下、ダミーゲートを集積回路中に配置す
る従来のレイアウト方法について、図面を参照して説明
する。図１０は、従来のレイアウト処理を示すフローチ
ャートである。まず、ダミーゲートを含んだネットリス
トが生成される（ステップＳ１０１）。このとき生成さ
れるネットリストは、例えば、図１１に示すような階層
構造からなり、各階層における対象のモジュール（２
Ｂ，２Ｃ，３Ａ）にダミーゲートｇ１１〜ｇ１３が対応
付けられて構成される。

【０００５】次に、フロアプランの有無が判別され（ス
テップＳ１０２）、フロアプランが必要である場合、モ
ジュールの分割（ステップＳ１０３）がされ、また、グ
ルーピングがなされる（ステップＳ１０４）。そして、
所定の半導体チップ上に配置される（ステップＳ１０
５）。例えば、図１２に示すように、ネットリストに含
まれる各モジュールが、半導体チップＴ１１上の所定の
位置に配置される。最後に、各モジュール間を接続する
等の配線がなされ（ステップＳ１０６）、レイアウト処
理が終了する。

【０００６】

【発明が解決しようとする課題】しかし、このような従
来のレイアウト処理により、配置されるダミーゲート
は、そのネットリストの記述順位、レイアウトツールの
アルゴリズム等によりランダムに配置される。そのた
め、上述の図１２に示すように、黒丸にて表すダミーゲ
ートｄｇは、半導体チップＴ１１における対象のモジュ
ール２Ｂ、２Ｃ、及び３Ａ上に分散され、また、集中さ
れることとなり、均一に配置されない。

【０００７】このように、半導体チップ上にダミーゲー
トがランダムに配置されると、論理変更等にて、これら
のダミーゲートを利用しようとしても、遅延等が許容で
きる領域内にダミーゲートが存在しない場合や、ファン
アウト既定値内で使用できない場合があった。すなわ
ち、このような場合、ダミーゲートを使用した修正が不
能となり、設計工程の大部分をやり直す必要が生ずるた
め、結局、開発ＴＡＴの短縮化が図れないといった問題
があった。

【０００８】この発明は、上記実状に鑑みてなされたも
ので、ダミーゲートを半導体チップ上に均一に配置する
ことにより、開発ＴＡＴの短縮化を図ることのできる集
積回路レイアウトシステム、レイアウト方法及び記録媒
体を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係る集積回路レイアウトシス
テムは、集積回路を構成する回路素子の接続関係を規定
したネットリストを取得するネットリスト取得手段と、
前記ネットリスト取得手段が取得したネットリストに、
設計時に未使用状態のダミーゲートを規定するダミーゲ
ート情報を挿入するダミーゲート挿入手段と、前記ダミ
ーゲート挿入手段によりダミーゲート情報が挿入された
ネットリストに従って、各モジュールに対して所定数の
ダミーゲートを分配するダミーゲート分配手段と、前記
ダミーゲート分配手段により分配された各ダミーゲート
を、修正時に接続可能となるように、チップ上の各モジ
ュール領域内に均等に配置するダミーゲート配置手段
と、を備えることを特徴とする。

【００１０】この発明によれば、ダミーゲート挿入手段
は、集積回路を構成する回路素子の接続関係を規定した
ネットリストに、設計時に未使用状態のダミーゲートを
規定するダミーゲート情報を挿入する。ダミーゲート分
配手段は、ダミーゲート挿入手段によりダミーゲート情
報が挿入されたネットリストに従って、各モジュールに
対して所定数のダミーゲートを分配する。ダミーゲート
配置手段は、ダミーゲート分配手段により分配された各
ダミーゲートを、修正時に接続可能となるように、チッ
プ上の各モジュール領域内に均等に配置する。この結
果、設計後に不具合が生じた場合でも、ダミーゲートを
有効に使用して、修正が必要となった箇所の接続等の設
計のみをやり直すことにより、開発ＴＡＴの短縮化を図
ることができる。

【００１１】上記目的を達成するため、本発明の第２の
観点に係る集積回路レイアウトシステムは、集積回路を
構成する回路素子の接続関係を規定したネットリストを
取得するネットリスト取得手段と、 前記ネットリスト取
得手段が取得したネットリストに、設計時に未使用状態
のダミーゲートを規定するダミーゲート情報を挿入する
ダミーゲート挿入手段と、前記ダミーゲート挿入手段に
よりダミーゲート情報が挿入されたネットリストに従っ
て、回路素子をチップ上に配置する複数の領域を特定す
る領域特定手段と、前記領域特定手段により特定された
各領域に対して所定数のダミーゲートを分配するダミー
ゲート分配手段と、前記ダミーゲート分配手段により分
配された各ダミーゲートを、修正時に接続可能となるよ
うに、チップ上の各領域内に均等に配置するダミーゲー
ト配置手段と、を備えることを特徴とする。

【００１２】この発明によれば、ダミーゲート挿入手段
は、集積回路を構成する回路素子の接続関係を規定した
ネットリストに、設計時に未使用状態のダミーゲートを
規定するダミーゲート情報を挿入する。領域特定手段
は、ダミーゲート挿入手段によりダミーゲート情報が挿
入されたネットリストに従って、回路素子をチップ上に
配置する複数の領域を特定する。ダミーゲート分配手段
は、領域特定手段により特定された各領域に対して所定
数のダミーゲートを分配する。ダミーゲート配置手段
は、ダミーゲート分配手段により分配された各ダミーゲ
ートを、修正時に接続可能となるように、チップ上の各
領域内に均等に配置する。この結果、設計後に不具合が
生じた場合でも、ダミーゲートを有効に使用して、修正
が必要となった箇所の接続等の設計のみをやり直すこと
により、開発ＴＡＴの短縮化を図ることができる。

【００１３】上記目的を達成するため、本発明の第３の
観点に係る集積回路レイアウトシステムは、集積回路を
構成する回路素子の接続関係を規定したネットリストを
取得するネットリスト取得手段と、 前記ネットリスト取
得手段が取得したネットリストに、ダミーゲート情報を
挿入するダミーゲート挿入手段と、前記ダミーゲート挿
入手段によりダミーゲート情報が挿入されたネットリス
トに従って、各モジュールに対して所定数のダミーゲー
トを分配するダミーゲート分配手段と、前記ダミーゲー
ト分配手段により分配された各ダミーゲートを、チップ
上の各モジュール領域内に均等に配置するダミーゲート
配置手段と、を備え、前記ダミーゲート挿入手段は、集
積回路を構成する回路素子の接続関係を規定した階層構
造からなるネットリストの上位階層に、少なくとも全て
のダミーゲート数を含むダミーゲート情報を挿入し、前
記ダミーゲート分配手段は、ダミーゲート情報に含まれ
る全てのダミーゲートを分配対象の回路素子数に従って
分配する、ことを特徴とする。

【００１４】上記目的を達成するため、本発明の第４の
観点に係るレイアウト方法は、集積回路を構成する回路
素子の接続関係を規定したネットリストを取得するネッ
トリスト取得ステップと、 前記ネットリスト取得ステッ
プにて取得されたネットリストに、設計時に未使用状態
のダミーゲートを規定するダミーゲート情報を挿入する
ダミーゲート挿入ステップと、前記ダミーゲート挿入ス
テップにてダミーゲート情報が挿入されたネットリスト
に従って、各モジュールに対して所定数のダミーゲート
を分配するダミーゲート分配ステップと、前記ダミーゲ
ート分配ステップにて分配された各ダミーゲートを、修
正時に接続可能となるように、チップ上の各モジュール
領域内に均等に配置するダミーゲート配置ステップと、
を備えることを特徴とする。

【００１５】この発明によれば、ダミーゲート挿入ステ
ップは、集積回路を構成する回路素子の接続関係を規定
したネットリストに、設計時に未使用状態のダミーゲー
トを規定するダミーゲート情報を挿入する。ダミーゲー
ト分配ステップは、ダミーゲート挿入ステップにてダミ
ーゲート情報が挿入されたネットリストに従って、各モ
ジュールに対して所定数のダミーゲートを分配する。ダ
ミーゲート配置ステップは、ダミーゲート分配ステップ
にて分配された各ダミーゲートを、修正時に接続可能と
なるように、チップ上の各モジュール領域内に均等に配
置する。この結果、設計後に不具合が生じた場合でも、
ダミーゲートを有効に使用して、修正が必要となった箇
所の接続等の設計のみをやり直すことにより、開発ＴＡ
Ｔの短縮化を図ることができる。

【００１６】上記目的を達成するため、本発明の第５の
観点に係るレイアウト方法は、集積回路を構成する回路
素子の接続関係を規定したネットリストを取得するネッ
トリスト取得ステップと、 前記ネットリスト取得ステッ
プにて取得されたネットリストに、設計時に未使用状態
のダミーゲートを規定するダミーゲート情報を挿入する
ダミーゲート挿入ステップと、前記ダミーゲート挿入ス
テップにてダミーゲート情報が挿入されたネットリスト
に従って、回路素子をチップ上に配置する複数の領域を
特定する領域特定ステップと、前記領域特定ステップに
て特定された各領域に対して所定数のダミーゲートを分
配するダミーゲート分配ステップと、前記ダミーゲート
分配ステップにて分配された各ダミーゲートを、修正時
に接続可能となるように、チップ上の各領域内に均等に
配置するダミーゲート配置ステップと、を備えることを
特徴とする。

【００１７】この発明によれば、ダミーゲート挿入ステ
ップは、集積回路を構成する回路素子の接続関係を規定
したネットリストに、設計時に未使用状態のダミーゲー
トを規定するダミーゲート情報を挿入する。領域特定ス
テップは、ダミーゲート挿入ステップにてダミーゲート
情報が挿入されたネットリストに従って、回路素子をチ
ップ上に配置する複数の領域を特定する。ダミーゲート
分配ステップは、領域特定ステップにて特定された各領
域に対して所定数のダミーゲートを分配する。ダミーゲ
ート配置ステップは、ダミーゲート分配ステップにて分
配された各ダミーゲートを、修正時に接続可能となるよ
うに、チップ上の各領域内に均等に配置する。この結
果、設計後に不具合が生じた場合でも、ダミーゲートを
有効に使用して、修正が必要となった箇所の接続等の設
計のみをやり直すことにより、開発ＴＡＴの短縮化を図
ることができる。

【００１８】上記目的を達成するため、本発明の第６の
観点に係る記録媒体は、集積回路を構成する回路素子の
接続関係を規定したネットリストを取得するネットリス
ト取得ステップと、前記ネットリスト取得ステップにて
取得されたネットリストに、設計時に未使用状態のダミ
ーゲートを規定するダミーゲート情報を挿入するダミー
ゲート挿入ステップと、前記ダミーゲート挿入ステップ
にてダミーゲート情報が挿入されたネットリストに従っ
て、各モジュールに対して所定数のダミーゲートを分配
するダミーゲート分配ステップと、前記ダミーゲート分
配ステップにて分配された各ダミーゲートを、修正時に
接続可能となるように、チップ上の各モジュール領域内
に均等に配置するダミーゲート配置ステップとを有する
レイアウト方法をコンピュータに実行させるためのプロ
グラムを記録する。

【００１９】上記目的を達成するため、本発明の第７の
観点に係る記録媒体は、集積回路を構成する回路素子の
接続関係を規定したネットリストを取得するネットリス
ト取得ステップと、前記ネットリスト取得ステップにて
取得されたネットリストに、設計時に未使用状態のダミ
ーゲートを規定するダミーゲート情報を挿入するダミー
ゲート挿入ステップと、前記ダミーゲート挿入ステップ
にてダミーゲート情報が挿入されたネットリストに従っ
て、回路素子をチップ上に配置する複数の領域を特定す
る領域特定ステップと、前記領域特定ステップにて特定
された各領域に対して所定数のダミーゲートを分配する
ダミーゲート分配ステップと、前記ダミーゲート分配ス
テップにて分配された各ダミーゲートを、修正時に接続
可能となるように、チップ上の各領域内に均等に配置す
るダミーゲート配置ステップとを有するレイアウト方法
をコンピュータに実行させるためのプログラムを記録す
る。上記目的を達成するため、本発明の第８の観点に係
る集積回路レイアウトシステムは、集積回路を構成する
回路素子の接続関係を規定したネットリストを取得する
ネットリスト取得手段と、 前記ネットリスト取得手段が
取得したネットリストに、ダミーゲート情報を挿入する
ダミーゲート挿入手段と、前記ダミーゲート挿入手段に
よりダミーゲート情報が挿入されたネットリストに従っ
て、回路素子をチップ上に配置する複数の領域を特定す
る領域特定手段と、前記領域特定手段により特定された
各領域に対して所定数のダミーゲートを分配するダミー
ゲート分配手段と、前記ダミーゲート分配手段により分
配された各ダミーゲートを、チップ上の各領域内に均等
に配置するダミーゲート配置手段と、を備え、前記ダミ
ーゲート挿入手段は、集積回路を構成する回路素子の接
続関係を規定した階層構造からなるネットリストの上位
階層に、少なくとも全てのダミーゲート数を含むダミー
ゲート情報を挿入し、前記ダミーゲート分配手段は、ダ
ミーゲート情報に含まれる全てのダミーゲートを分配対
象の回路素子数に従って分配する、ことを特徴とする。
上記目的を達成するため、本発明の第９の観点に係るレ
イアウト方法は、集積回路を構成する回路素子の接続関
係を規定したネットリストを取得するネットリスト取得
ステップと、 前記ネットリスト取得ステップにて取得さ
れたネットリストに、ダミーゲート情報を挿入するダミ
ーゲート挿入ステップと、前記ダミーゲート挿入ステッ
プにてダミーゲート情報が挿入されたネットリストに従
って、各モジュールに対して所定数のダミーゲートを分
配するダミーゲート分配ステップと、前記ダミーゲート
分配ステップにて分配された各ダミーゲートを、チップ
上の各モジュール領域内に均等に配置するダミーゲート
配置ステップと、を備え、前記ダミーゲート挿入ステッ
プは、集積回路を構成する回路素子の接続関係を規定し
た階層構造からなるネットリストの上位階層に、少なく
とも全てのダミーゲート数を含むダミーゲート情報を挿
入し、前記ダミーゲート分配ステップは、ダミーゲート
情報に含まれる全てのダミーゲートを分配対象の回路素
子数に従って分配する、ことを特徴とする。上記目的を
達成するため、本発明の第１０の観点に係るレイアウト
方法は、集積回路を構成する回路素子の接続関係を規定
したネットリストを取得するネットリスト取得ステップ
と、 前記ネットリスト取得ステップにて取得されたネッ
トリストに、ダミーゲート情報を挿入するダミーゲート
挿入ステップと、前記ダミーゲート挿入ステップにてダ
ミーゲート情報が挿入されたネットリストに従って、回
路素子をチップ上に配置する複数の領域を特定する領域
特定ステップと、前記領域特定ステップにて特定された
各領域に対して所定数のダミーゲートを分配するダミー
ゲート分配ステップと、前記ダミーゲート分配ステップ
にて分配された各ダミーゲートを、チップ上の各領域内
に均等に配置するダミーゲート配置ステップと、を備
え、前記ダミーゲート挿入ステップは、集積回路を構成
する回路素子の接続関係を規定した階層構造からなるネ
ットリストの上位階層に、少なくとも全てのダミーゲー
ト数を含むダミーゲート情報を挿入し、前記ダミーゲー
ト分配ステップは、ダミーゲート情報に含まれる全ての
ダミーゲートを分配対象の回路素子数に従って分配す
る、ことを特徴とする。上記目的を達成するため、本発
明の第１１の観点に係る記録媒体は、集積回路を構成す
る回路素子の接続関係を規定したネットリストを取得す
るネットリスト取得ステップと、前記ネットリスト取得
ステップにて取得されたネットリストに、ダミーゲート
情報を挿入するダミーゲート挿入ステップと、前記ダミ
ーゲート挿入ステップにてダミーゲート情報が挿入され
たネットリストに従って、各モジュールに対して所定数
のダミーゲートを分配するダミーゲート分配ステップ
と、前記ダミーゲート分配ステップにて分配された各ダ
ミーゲートを、チップ上の各モジュール領域内に均等に
配置するダミーゲート配置ステップとを有し、前記ダミ
ーゲート挿入ステップは、集積回路を構成する回路素子
の接続関係を規定した階層構造からなるネットリストの
上位階層に、少なくとも全てのダミーゲート数を含むダ
ミーゲート情報を挿入し、前記ダミーゲート分配ステッ
プは、ダミーゲート情報に含まれる全てのダミーゲート
を分配対象の回路素子数に従って分配するレイアウト方
法をコンピュータに実行させるためのプログラムを記録
する。上記目的を達成するため、本発明の第１２の観点
に係る記録媒体は、集積回路を構成する回路素子の接続
関係を規定したネットリストを取得するネットリスト取
得ステップと、前記ネットリスト取得ステップにて取得
されたネットリストに、ダミーゲート情報を挿入するダ
ミーゲート挿入ステップと、前記ダミーゲート挿入ステ
ップにてダミーゲート情報が挿入されたネットリストに
従って、回路素子をチップ上に配置する複数の領域を特
定する領域特定ステップと、前記領域特定ステップにて
特定された各領域に対して所定数のダミーゲートを分配
するダミーゲート分配ステップと、前記ダミーゲート分
配ステップにて分配された各ダミーゲートを、チップ上
の各領域内に均等に配置するダミーゲート配置ステップ
とを有し、前記ダミーゲート挿入ステップは、集積回路
を構成する回路素子の接続関係を規定した階層構造から
なるネットリストの上位階層に、少なくとも全てのダミ
ーゲート数を含むダミーゲート情報を挿入し、前記ダミ
ーゲート分配ステップは、ダミーゲート情報に含まれる
全てのダミーゲートを分配対象の回路素子数に従って分
配するレイアウト方法をコンピュータに実行させるため
のプログラムを記録する。

【００２０】

【発明の実施の形態】本発明の実施の形態にかかる集積
回路レイアウトシステムについて、以下図面を参照して
説明する。

【００２１】図１は、この発明の第１の実施の形態に適
用される集積回路レイアウトシステムの一例を示すブロ
ック図である。この集積回路レイアウトシステムは、ダ
ミーゲート処理部１と、ネットリスト記憶部２と、フロ
アプラン処理部３と、レイアウト処理部４とから構成さ
れる。

【００２２】ダミーゲート処理部１は、所定の論理設計
装置等により生成された回路素子の接続関係を規定した
ネットリストを取得し、取得したネットリストにダミー
ゲートの情報を挿入する。ダミーゲート処理部１は、ダ
ミーゲートの情報を含んだネットリストをネットリスト
記憶部２に供給し、記憶させる。

【００２３】ネットリスト記憶部２は、ダミーゲート処
理部１により挿入されたダミーゲートの情報を含んだネ
ットリストを記憶する。例えば、ネットリスト記憶部２
は、図２に示すような階層構造の上位の階層にダミーゲ
ートｇ１を含んだネットリストを記憶する。

【００２４】図１に戻って、フロアプラン処理部３は、
ネットリスト記憶部２に記憶されたネットリストに基づ
いて、モジュールの分割及びグルーピングを行う。ま
た、フロアプラン処理部３は、分割した各モジュール等
にダミーゲートを分配する。

【００２５】レイアウト処理部４は、フロアプラン処理
部３により各モジュール等に分配されたダミーゲートの
半導体チップ上の座標を決定した後、その座標位置にダ
ミーゲートを配置し、そして配線する。

【００２６】以下、第１の実施の形態に係る集積回路レ
イアウトシステムが行うレイアウト処理について、図３
を参照して説明する。図３は、第１の実施の形態に係る
レイアウト処理を説明するためのフローチャートであ
る。このレイアウト処理は、図示せぬ論理設計装置等か
ら回路素子の接続関係を規定したネットリストが供給さ
れた後に処理を開始する。

【００２７】まず、ダミーゲート処理部１は、所定の論
理設計装置から送られたネットリストを取得する（ステ
ップＳ１１）。そして、任意に指定される機能ブロック
の数に応じて、取得したネットリストへのダミーゲート
の挿入数を決定する（ステップＳ１２）。なお、この際
決定されるダミーゲートの挿入数は、他の基準に従って
決定されてもよい。例えば、ダミーゲート処理部１は、
特定のブロックの使用数に応じてダミーゲートの挿入数
を決定してもよい。

【００２８】ダミーゲート処理部１は、決定したダミー
ゲートの挿入数に従って、ダミーゲートを挿入したネッ
トリストを生成する（ステップＳ１３）。その際、ダミ
ーゲート処理部１は、図２に示すような階層構造の上位
の階層にダミーゲートｇ１を含んだネットリストを生成
する。ダミーゲート処理部１は、生成したネットリスト
をネットリスト記憶部２に供給し、記憶させる。

【００２９】ネットリスト記憶部２にダミーゲートが挿
入されたネットリストが記憶されると、フロアプラン処
理部３は、フロアプランの有無を判別する（ステップＳ
１４）。フロアプラン処理部３は、フロアプランの必要
があると判別した場合、ネットリスト記憶部２に記憶さ
れたネットリストに従って、モジュールの分割を行い
（ステップＳ１５）、そしてグルーピングを行う（ステ
ップＳ１６）。

【００３０】フロアプラン処理部３は、分割を行った各
対象モジュールに対して、使用ゲート数に従って決定さ
れた数のダミーゲートをそれぞれ分配する（ステップＳ
１７）。なお、この際決定されるダミーゲートの分配数
は、他の基準に従って決定されてもよい。例えば、フロ
アプラン処理部３は、任意に指定されるブロックの使用
数や、特定のブロックの使用数に応じてダミーゲートの
分配数を決定してもよい。

【００３１】そして、フロアプラン処理部３は、各対象
モジュール内の分割を行う（ステップＳ１８）。すなわ
ち、図４に示すような半導体チップＴ１におけるモジュ
ール２Ｂ、２Ｃ、及び３Ａ内を予め定められた一定の規
則に従って分割する。

【００３２】一方、ステップＳ１４にて、フロアプラン
の必要がないと判別した場合、フロアプラン処理部３
は、半導体チップ全体に対して、使用ゲート数に従って
決定した数のダミーゲートを分配する（ステップＳ１
９）。なお、この際決定されるダミーゲートの分配数
は、他の基準に従って決定されてもよい。例えば、フロ
アプラン処理部３は、任意に指定されるブロックの使用
数や、特定のブロックの使用数に応じてダミーゲートの
分配数を決定してもよい。

【００３３】そして、フロアプラン処理部３は、チップ
内の分割を行う（ステップＳ２０）。すなわち、図５に
示すような半導体チップＴ２内を予め定められた一定の
規則に従って分割する。

【００３４】フロアプラン処理部３によりモジュール内
の分割又は、チップ内の分割が行われると、レイアウト
処理部４は、各分割エリア内のダミーゲートの数を決定
する（ステップＳ２１）。すなわち、レイアウト処理部
４は、ダミーゲート数を分割エリア数で除し、分割エリ
ア毎のダミーゲート数を決定する。

【００３５】レイアウト処理部４は、決定した分割エリ
ア毎のダミーゲート数に応じて、各ダミーゲートの座標
を予め定められた一定の規則に従って決定する（ステッ
プＳ２２）。

【００３６】すなわち、図４に示すような半導体チップ
Ｔ１においてモジュール内の分割が行われた場合、レイ
アウト処理部４は、モジュール２Ｂ、２Ｃ、及び３Ａ内
にダミーゲートｄｇが均一に配置されるような座標を決
定する。また、図５に示すような半導体チップＴ２内の
分割が行われた場合、レイアウト処理部４は、チップ内
にダミーゲートｄｇが均一に配置されるような座標を決
定する。なお、レイアウト処理部４は、分割エリア毎の
ダミーゲート数が整数でない場合に、余りのダミーゲー
トが分割エリアの近傍に位置するようにダミーゲートの
座標を決定する。

【００３７】レイアウト処理部４は、分割エリア内のダ
ミーゲートの指定を行う（ステップＳ２３）。そして、
全てのセルの配置を行い（ステップＳ２４）、全てのネ
ットの配線を行う（ステップＳ２５）。

【００３８】この結果、半導体チップ内又は各モジュー
ル内にダミーゲートを均一に配置することができる。こ
のようにダミーゲートが均一に配置された半導体チップ
は、設計後に不具合が生じた場合でも、ダミーゲートを
有効に使用して、修正が必要となった箇所の接続等の設
計（配線）のみをやり直すことにより、開発ＴＡＴの短
縮化を図ることができる。

【００３９】上記の第１の実施の形態では、ハードマク
ロを利用しない場合について説明したが、ハードマクロ
を利用してレイアウトを行ってもよい。以下、ハードマ
クロを利用してレイアウトを行う第２の実施の形態に係
る集積回路レイアウトシステムについて説明する。

【００４０】この第２の実施の形態に係る集積回路レイ
アウトシステムの構成は、図１に示す第１の実施の形態
に係る集積回路レイアウトシステムの構成と実質的に同
様である。

【００４１】なお、ダミーゲート処理部１は、所定の論
理設計装置等により生成された回路素子の接続関係を規
定したハードマクロを含んだネットリストを取得し、取
得したネットリストにダミーゲートの情報を挿入する。
ダミーゲート処理部１は、ダミーゲートの情報を含んだ
ネットリストをネットリスト記憶部２に供給し、記憶さ
せる。すなわち、ネットリスト記憶部２は、ハードマク
ロを含んだ図６に示すようなネットリスト階層構造の上
位の階層にダミーゲートｇ１が挿入されたネットリスト
を記憶する。

【００４２】以下、第２の実施の形態に係る集積回路レ
イアウトシステムが行うレイアウト処理について、図７
を参照して説明する。図７は、第２の実施の形態に係る
レイアウト処理を説明するためのフローチャートであ
る。このレイアウト処理は、図示せぬ論理設計装置から
設計に基づく回路素子の接続関係を規定したハードマク
ロを含んだネットリストが供給された後に処理を開始す
る。

【００４３】まず、ダミーゲート処理部１は、所定の論
理設計装置から送られたハードマクロを含んだネットリ
ストを取得する（ステップＳ３１）。そして、任意に指
定される機能ブロックの数に応じて、取得したネットリ
ストへのダミーゲートの挿入数を決定する（ステップＳ
３２）。ダミーゲート処理部１は、決定したダミーゲー
トの挿入数に従って、ダミーゲートを挿入したネットリ
ストを生成する（ステップＳ３３）。すなわち、図６に
示すような階層構造の上位の階層にダミーゲートｇ１を
含んだネットリストを生成する。ダミーゲート処理部１
は、生成したネットリストをネットリスト記憶部２に供
給し、記憶させる。

【００４４】ネットリスト記憶部２にダミーゲートが挿
入されたネットリストが記憶されると、フロアプラン処
理部３は、フロアプランを行う（ステップＳ３４）。フ
ロアプラン処理部３は、モジュール分割の有無を判別し
（ステップＳ３５）、モジュール分割の必要があると判
別した場合、ネットリスト記憶部２に記憶されたネット
リストに従って、モジュールの分割を行い、そしてグル
ーピングを行う（ステップＳ３６）。フロアプラン処理
部３は、分割を行った各対象モジュールに対して、使用
ゲート数に従って決定された数のダミーゲートをそれぞ
れ分配する（ステップＳ３７）。

【００４５】そして、フロアプラン処理部３は、各対象
モジュール内の分割を行う（ステップＳ３８）。すなわ
ち、図８に示すような半導体チップＴ３におけるモジュ
ール２Ｂ、２Ｃ、及び３Ａ内を予め定められた一定の規
則に従って分割する。なお、図中のＭ１及びＭ２は、マ
クロ領域を示している。

【００４６】一方、ステップＳ３５にて、モジュール分
割の必要がないと判別した場合、フロアプラン処理部３
は、半導体チップ全体に対して、使用ゲート数に従って
決定した数のダミーゲートを分配する（ステップＳ３
９）。そして、フロアプラン処理部３は、ハードマクロ
の座標を抽出した後（ステップＳ４０）、チップ内の分
割を行う（ステップＳ４１）。すなわち、図９に示すよ
うな半導体チップＴ４におけるマクロ領域Ｍ１、Ｍ２を
除いた領域内を予め定められた一定の規則に従って分割
する。

【００４７】フロアプラン処理部３によりモジュール内
の分割又は、チップ内の分割が行われると、レイアウト
処理部４は、各分割エリア内のダミーゲートの数を決定
する（ステップＳ４２）。レイアウト処理部４は、決定
した分割エリア毎のダミーゲート数に応じて、各ダミー
ゲートの座標を予め定められた一定の規則に従って決定
する（ステップＳ４３）。すなわち、図８に示すような
半導体チップＴ３においてモジュール内の分割が行われ
た場合、レイアウト処理部４は、モジュール２Ｂ、２
Ｃ、及び３Ａ内にダミーゲートｄｇが均一に配置される
ような座標を決定する。また、図９に示すような半導体
チップＴ４内の分割が行われた場合、レイアウト処理部
４は、マクロ領域Ｍ１、Ｍ２を除いた領域内にダミーゲ
ートｄｇが均一に配置されるような座標を決定する。

【００４８】レイアウト処理部４は、分割エリア内のダ
ミーゲートの指定を行う（ステップＳ４４）。そして、
全てのセルの配置を行い（ステップＳ４５）、全てのネ
ットの配線を行う（ステップＳ４６）。

【００４９】この結果、ハードマクロを利用した場合で
も、半導体チップ内又は各モジュール内にダミーゲート
を均一に配置することができる。このようにダミーゲー
トが均一に配置された半導体チップは、設計後に不具合
が生じた場合でも、ダミーゲートを有効に使用して、修
正が必要となった箇所の接続等の設計（配線）のみをや
り直すことにより、開発ＴＡＴの短縮化を図ることがで
きる。

【００５０】なお、この発明の集積回路レイアウトシス
テムは、専用のシステムによらず、通常のコンピュータ
システムを用いて実現可能である。例えば、コンピュー
タに上述のいずれかを実行するためのプログラムを格納
した媒体（フロッピー（登録商標）ディスク、ＣＤ−Ｒ
ＯＭ等）から当該プログラムをインストールすることに
より、上述の処理を実行する集積回路レイアウトシステ
ムを構成することができる。

【００５１】また、コンピュータにプログラムを供給す
るための媒体は、通信媒体（通信回線、通信ネットワー
ク、通信システムのように、一時的かつ流動的にプログ
ラムを保持する媒体）でも良い。例えば、通信ネットワ
ークの掲示板（ＢＢＳ）に当該プログラムを掲示し、こ
れをネットワークを介して配信してもよい。そして、こ
のプログラムを起動し、ＯＳの制御下で、他のアプリケ
ーションプログラムと同様に実行することにより、上述
の処理を実行することができる。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
ダミーゲートを半導体チップ上に均一に配置することに
より、開発ＴＡＴの短縮化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る集積回路レイアウト
システムの一例を示すブロック図である。

【図２】本発明の第１の実施の形態に係るネットリスト
記憶部に記憶されるダミーゲートを含んだネットリスト
の一例を示す模式図である。

【図３】本発明の第１の実施の形態に係るレイアウト処
理を説明するためのフローチャートである。

【図４】半導体チップにおいて、モジュール内の分割が
行われた場合の各モジュール内にダミーゲートが均一に
配置される様子を示す模式図である。

【図５】半導体チップ内にダミーゲートが均一に配置さ
れる様子を示す模式図である。

【図６】本発明の第２の実施の形態に係るネットリスト
記憶部に記憶されるダミーゲートを含んだネットリスト
の一例を示す模式図である。

【図７】本発明の第２の実施の形態に係るレイアウト処
理を説明するためのフローチャートである。

【図８】マクロ領域を含んだ半導体チップにおいて、モ
ジュール内の分割が行われた場合の各モジュール内にダ
ミーゲートが均一に配置される様子を示す模式図であ
る。

【図９】マクロ領域を含んだ半導体チップ内にダミーゲ
ートが均一に配置される様子を示す模式図である。

【図１０】従来のレイアウト処理を説明するためのフロ
ーチャートである。

【図１１】従来のダミーゲートが挿入されたネットリス
トの一例を示す模式図である。

【図１２】半導体チップにおいて、モジュール内の分割
が行われた場合の各モジュール内にダミーゲートが不規
則に配置される様子を示す模式図である。

【符号の説明】

１ ダミーゲート処理部 ２ ネットリスト記憶部 ３ フロアプラン処理部 ４ レイアウト処理部 Ｔ１〜Ｔ４ 半導体チップ ２Ａ〜２Ｃ、３Ａ、３Ｂ モジュール ｄｇ ダミーゲート Ｍ１、Ｍ２ マクロ領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−110438（ＪＰ，Ａ) 特開 平10−303306（ＪＰ，Ａ) 特開 平１−241146（ＪＰ，Ａ) 特開 平10−223869（ＪＰ，Ａ) 特開 平５−230547（ＪＰ，Ａ) 特開 平11−31747（ＪＰ，Ａ) 特開 平２−309657（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 G06F 17/50

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネットリスト取得手段
   と、 前記ネットリスト取得手段が取得したネットリスト に、
   設計時に未使用状態のダミーゲートを規定するダミーゲ
   ート情報を挿入するダミーゲート挿入手段と、 前記ダミーゲート挿入手段によりダミーゲート情報が挿
   入されたネットリストに従って、各モジュールに対して
   所定数のダミーゲートを分配するダミーゲート分配手段
   と、 前記ダミーゲート分配手段により分配された各ダミーゲ
   ートを、修正時に接続可能となるように、チップ上の各
   モジュール領域内に均等に配置するダミーゲート配置手
   段と、 を備えることを特徴とする集積回路レイアウトシステ
   ム。
2. 【請求項２】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネットリスト取得手段
   と、 前記ネットリスト取得手段が取得したネットリスト に、
   設計時に未使用状態のダミーゲートを規定するダミーゲ
   ート情報を挿入するダミーゲート挿入手段と、 前記ダミーゲート挿入手段によりダミーゲート情報が挿
   入されたネットリストに従って、回路素子をチップ上に
   配置する複数の領域を特定する領域特定手段と、 前記領域特定手段により特定された各領域に対して所定
   数のダミーゲートを分配するダミーゲート分配手段と、 前記ダミーゲート分配手段により分配された各ダミーゲ
   ートを、修正時に接続可能となるように、チップ上の各
   領域内に均等に配置するダミーゲート配置手段と、 を備えることを特徴とする集積回路レイアウトシステ
   ム。
3. 【請求項３】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネ ットリスト取得手段
   と、 前記ネットリスト取得手段が取得したネットリスト に、
   ダミーゲート情報を挿入するダミーゲート挿入手段と、 前記ダミーゲート挿入手段によりダミーゲート情報が挿
   入されたネットリストに従って、各モジュールに対して
   所定数のダミーゲートを分配するダミーゲート分配手段
   と、 前記ダミーゲート分配手段により分配された各ダミーゲ
   ートを、チップ上の各モジュール領域内に均等に配置す
   るダミーゲート配置手段と、を備え、 前記ダミーゲート挿入手段は、集積回路を構成する回路
   素子の接続関係を規定した階層構造からなるネットリス
   トの上位階層に、少なくとも全てのダミーゲート数を含
   むダミーゲート情報を挿入し、 前記ダミーゲート分配手段は、ダミーゲート情報に含ま
   れる全てのダミーゲートを分配対象の回路素子数に従っ
   て分配する、 ことを特徴とする集積回路レイアウトシステム。
4. 【請求項４】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネットリスト取得ステ
   ップと、 前記ネットリスト取得ステップにて取得されたネットリ
   スト に、設計時に未使用状態のダミーゲートを規定する
   ダミーゲート情報を挿入するダミーゲート挿入ステップ
   と、 前記ダミーゲート挿入ステップにてダミーゲート情報が
   挿入されたネットリストに従って、各モジュールに対し
   て所定数のダミーゲートを分配するダミーゲート分配ス
   テップと、 前記ダミーゲート分配ステップにて分配された各ダミー
   ゲートを、修正時に接続可能となるように、チップ上の
   各モジュール領域内に均等に配置するダミーゲート配置
   ステップと、 を備えることを特徴とするレイアウト方法。
5. 【請求項５】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネ ットリスト取得ステ
   ップと、 前記ネットリスト取得ステップにて取得されたネットリ
   スト に、設計時に未使用状態のダミーゲートを規定する
   ダミーゲート情報を挿入するダミーゲート挿入ステップ
   と、 前記ダミーゲート挿入ステップにてダミーゲート情報が
   挿入されたネットリストに従って、回路素子をチップ上
   に配置する複数の領域を特定する領域特定ステップと、 前記領域特定ステップにて特定された各領域に対して所
   定数のダミーゲートを分配するダミーゲート分配ステッ
   プと、 前記ダミーゲート分配ステップにて分配された各ダミー
   ゲートを、修正時に接続可能となるように、チップ上の
   各領域内に均等に配置するダミーゲート配置ステップ
   と、 を備えることを特徴とするレイアウト方法。
6. 【請求項６】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネットリスト取得ステ
   ップと、前記ネットリスト取得ステップにて取得された
   ネットリストに、設計時に未使用状態のダミーゲートを
   規定するダミーゲート情報を挿入するダミーゲート挿入
   ステップと、前記ダミーゲート挿入ステップにてダミー
   ゲート情報が挿入されたネットリストに従って、各モジ
   ュールに対して所定数のダミーゲートを分配するダミー
   ゲート分配ステップと、前記ダミーゲート分配ステップ
   にて分配された各ダミーゲートを、修正時に接続可能と
   なるように、チップ上の各モジュール領域内に均等に配
   置するダミーゲート配置ステップとを有するレイアウト
   方法をコンピュータに実行させるためのプログラムを記
   録したコンピュータ読み取り可能な記録媒体。
7. 【請求項７】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネットリスト取得ステ
   ップと、前記ネットリスト取得ステップにて取得された
   ネットリストに、設計時に未使用状態のダミーゲートを
   規定するダミーゲート情報を挿入するダミーゲート挿入
   ステップと、前記ダミーゲート挿入ステップにてダミー
   ゲート情報が挿入されたネットリストに従って、回路素
   子をチップ上に配置する複数の領域を特定する領域特定
   ステップと、前記領域特定ステップにて特定された各領
   域に対して所定数のダミーゲートを分配するダミーゲー
   ト分配ステップと、前記ダミーゲート分配ステップにて
   分配された各ダミーゲートを、修正時に接続可能となる
   ように、チップ上の各領域内に均等に配置するダミーゲ
   ート配置ステップとを有するレイアウト方法をコンピュ
   ータに実行させるためのプログラムを記録したコンピュ
   ータ読み取り可能な記録媒体。
8. 【請求項８】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネットリスト取得手段
   と、 前記ネットリスト取得手段が取得したネットリストに、
   ダミーゲート情報を挿入するダミーゲート挿入手段と、 前記ダミーゲート挿入手段によりダミーゲート情報が挿
   入されたネットリストに従って、回路素子をチップ上に
   配置する複数の領域を特定する領域特定手段と、 前記領域特定手段により特定された各領域に対して所定
   数のダミーゲートを分配するダミーゲート分配手段と、 前記ダミーゲート分配手段により分配された各ダミーゲ
   ートを、チップ上の各領域内に均等に配置するダミーゲ
   ート配置手段と、を備え、 前記ダミーゲート挿入手段は、集積回路を構成する回路
   素子の接続関係を規定した階層構造からなるネットリス
   トの上位階層に、少なくとも全てのダミーゲート数を含
   むダミーゲート情報を挿入し、 前記ダミーゲート分配手段は、ダミーゲート情報に含ま
   れる全てのダミーゲートを分配対象の回路素子数に従っ
   て分配する、 ことを特徴とする集積回路レイアウトシステム。
9. 【請求項９】集積回路を構成する回路素子の接続関係を
   規定したネットリストを取得するネットリスト取得ステ
   ップと、 前記ネットリスト取得ステップにて取得されたネットリ
   ストに、 ダミーゲート情報を挿入するダミーゲート挿入
   ステップと、 前記ダミーゲート挿入ステップにてダミーゲート情報が
   挿入されたネットリストに従って、各モジュールに対し
   て所定数のダミーゲートを分配するダミーゲート分配ス
   テップと、 前記ダミーゲート分配ステップにて分配された各ダミー
   ゲートを、チップ上の各モジュール領域内に均等に配置
   するダミーゲート配置ステップと、を備え、 前記ダミーゲート挿入ステップは、集積回路を構成する
   回路素子の接続関係を規定した階層構造からなるネット
   リストの上位階層に、少なくとも全てのダミーゲート数
   を含むダミーゲート情報を挿入し、 前記ダミーゲート分配ステップは、ダミーゲート情報に
   含まれる全てのダミーゲートを分配対象の回路素子数に
   従って分配する、 ことを特徴とするレイアウト方法。
10. 【請求項１０】集積回路を構成する回路素子の接続関係
    を規定したネットリストを取得するネットリスト取得ス
    テップと、 前記ネットリスト取得ステップにて取得されたネットリ
    ストに、 ダミーゲート情報を挿入するダミーゲート挿入
    ステップと、 前記ダミーゲート挿入ステップにてダミーゲート情報が
    挿入されたネットリストに従って、回路素子をチップ上
    に配置する複数の領域を特定する領域特定ステップと、 前記領域特定ステップにて特定された各領域に対して所
    定数のダミーゲートを分配するダミーゲート分配ステッ
    プと、 前記ダミーゲート分配ステップにて分配された各ダミー
    ゲートを、チップ上の各領域内に均等に配置するダミー
    ゲート配置ステップと、を備え、 前記ダミーゲート挿入ステップは、集積回路を構成する
    回路素子の接続関係を規定した階層構造からなるネット
    リストの上位階層に、少なくとも全てのダミーゲート数
    を含むダミーゲート情報を挿入し、 前記ダミーゲート分配ステップは、ダミーゲート情報に
    含まれる全てのダミーゲートを分配対象の回路素子数に
    従って分配する、 ことを特徴とするレイアウト方法。
11. 【請求項１１】集積回路を構成する回路素子の接続関係
    を規定したネットリストを取得するネットリスト取得ス
    テップと、前記ネットリスト取得ステップにて取得され
    たネットリストに、ダミーゲート情報を挿入するダミー
    ゲート挿入ステップと、前記ダミーゲート挿入ステップ
    にてダミーゲート情報が挿入されたネットリストに従っ
    て、各モジュールに対して所定数のダミーゲートを分配
    するダミーゲート分配ステップと、前記ダミーゲート分
    配ステップにて分配された各ダミーゲートを、チップ上
    の各モジュール領域内に均等に配置するダミーゲート配
    置ステップとを有し、前記ダミーゲート挿入ステップ
    は、集積回路を構成する回路素子の接続関係を規定した
    階層構造からなるネットリストの上位階層に、少なくと
    も全てのダミーゲート数を含むダミーゲート情報を挿入
    し、前記ダミーゲート分配ステップは、ダミーゲート情
    報に含まれる全てのダミーゲートを分配対象の回路素子
    数に従って分配するレイアウト方法をコンピュータに実
    行させるためのプログラムを記録したコンピュータ読み
    取り可能な記録媒体。
12. 【請求項１２】集積回路を構成する回路素子の接続関係
    を規定したネットリストを取得するネットリスト取得ス
    テップと、前記ネットリスト取得ステップにて取得され
    たネットリストに、ダミーゲート情報を挿入するダミー
    ゲート挿入ステップと、前記ダミーゲート挿入ステップ
    にてダミーゲート情報が挿入されたネットリストに従っ
    て、回路素子をチップ上に配置する複数の領域を特定す
    る領域特定ステップと、前記領域特定ステップにて特定
    された各領域に対して所定数のダミーゲートを分配する
    ダミーゲート分配ステップと、前記ダミーゲート分配ス
    テップにて分配された各ダミーゲートを、チップ上の各
    領域内に均等に配置するダミーゲート配置ステップとを
    有し、前記ダミーゲート挿入ステップは、集積回路を構
    成する回路素子の接続関係を規定した階層構造からなる
    ネットリストの上位階層に、少なくとも全てのダミーゲ
    ート数を含むダミーゲート情報を挿入し、前記ダミーゲ
    ート分配ステップは、ダミーゲート情報に含まれる全て
    のダミーゲートを分配対象の回路素子数に従って分配す
    るレイアウト方法をコンピュータに実行させるためのプ
    ログラムを記録したコンピュータ読み取り可能な記録媒
    体。