JP3578238B2

JP3578238B2 - Silicon wafer processing method

Info

Publication number: JP3578238B2
Application number: JP05309396A
Authority: JP
Inventors: 高橋　　功; 正秋富永; 和成高石; 隆之新行内
Original assignee: 三菱住友シリコン株式会社
Priority date: 1996-03-11
Filing date: 1996-03-11
Publication date: 2004-10-20
Anticipated expiration: 2016-03-11
Also published as: JPH09246220A

Description

【０００１】
【発明の属する技術分野】
本発明は片面鏡面研磨された平坦度が極めて高いシリコンウェーハの加工方法に関する。更に詳しくは２５６ＭＤＲＡＭ以上の高い記憶容量のメモリを有するデバイスに適するシリコンウェーハの加工方法に関するものである。
【０００２】
【従来の技術】
一般に、シリコンウェーハに要求される表面加工形状と精度は、デバイスの集積度に対応する回路パターンの最小線幅（デザインルール）に律則される。要求される平坦度はデバイス製造時のリソグラフィープロセスで使用される露光装置にも依存する。従って露光面積に対応する領域でのデザインルール程度以下の平坦度の達成が必要となる。
この所望の平坦度を得るために、従来よりシリコン単結晶インゴットから切断したウェーハを機械的に研磨し、研磨したウェーハを化学エッチングした後で、ウェーハ片面のみを機械的かつ化学的に研磨して鏡面加工する方法が採られている。この片面研磨法は、研磨ブロックに数枚のシリコンウェーハをワックスなどにより貼付け、このブロックを回転テーブル上に接着した人造皮革（研磨クロス）に適切なる圧力を加えてＳｉＯ_２を主成分としたｐＨ９〜１２程度のアルカリ性コロイダルシリカ研磨液を供給しながらウェーハの片面のみを研磨する方法である。
【０００３】
しかし、この方法では片面研磨する際に研磨ブロックに貼付けたウェーハへの圧力により、研磨ブロック表面の微細な凹凸がウェーハの裏面に転写し、研磨後にウェーハを研磨ブロックから取り外すとウェーハ裏面の形状がウェーハ表面の研磨面に転移する。或いは化学エッチング処理により生じたウェーハの裏面粗さが研磨後に研磨面である悪影響を及ぼす。このため、片面鏡面加工されたウェーハでは、平坦度のうちのウェーハを吸着固定した際のウェーハ表面高さの最大値と最小値の差を表すＴＴＶ（ｔｏｔａｌｔｈｉｃｋｎｅｓｓｖａｒｉａｔｉｏｎ）は比較的良好な値を示すけれども、表面基準のサイト平坦度を表すローカルサイトフラットネス（ｌｏｃａｌ−ｓｉｔｅｆｌａｔｎｅｓｓ）はそれ程良好でない不具合があった。また片面研磨ウェーハには不可避的に熱処理で比較的大きなそりを生じる欠点や接着用ワックスで汚染されたウェーハ裏面を洗浄しなければならない煩わしさがあった。
鏡面加工されたシリコンウェーハは、その平坦度が高いことから主としてＶＬＳＩを初めとした各種ＩＣなどの基板として直接使用されたり、エピタキシャルウェーハの基板などに使用されている。近年、シリコンウェーハはデバイスの高集積化、高密度化などに呼応して品質、特に平坦度に対する要求も厳しさを増してきている。この要求を満たすために上記片面研磨法に代わって両面同時研磨法が提案されている。この方法は、シリコンウェーハをその仕上げ厚さより若干薄いキャリアプレートのウェーハ収容孔に装填して維持しながら、このシリコンウェーハの表裏面を研磨クロスを介して互いに逆回転する上定盤及び下定盤により機械的かつ化学的に研磨する方法である。この方法ではウェーハをいずれの定盤にも接着させず、研磨中、上下の定盤を絶えずウェーハに対してその接触位置を変化させるため、上述した片面研磨法の問題点を解消できる。
【０００４】
【発明が解決しようとする課題】
言い換えれば、上述したように、サイト平坦度又はＴＴＶに関して所望の平坦度を有するシリコンウェーハを、上記両面同時研磨法による両面鏡面加工品では安定して得られたが、従来の片面鏡面加工品では安定して得ることが困難であった。一方両面鏡面加工品はウェーハ両面が全く同一の鏡面で同じ光沢を有するため、ウェーハの表裏の区別が困難であり、その上裏面に相当する面の光の反射率が高いために、ステッパに設けられたセンサが通常の設定ではエラーを起こすなどしてウェーハを認知することが困難であった。
本発明の目的は、極めて高い平坦度を有し、かつ光沢度の差による表裏の区別を容易にすることができるシリコンウェーハの加工方法を提供することにある。
本発明の別の目的は、研磨時の接着剤を除去する煩わしさがなく、そりの小さいシリコンウェーハの加工方法を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に係る発明は、両面がそれぞれ０．０１〜０．１μｍ（ＰＵＡ９５％以上）のサイト平坦度及び１．０μｍ以内のＴＴＶを有する鏡面加工されたシリコンウェーハの片面を化学エッチングにより曇化するシリコンウェーハの加工方法の改良である。その特徴ある構成は、化学エッチングは、両面が鏡面加工されたシリコンウェーハの片面をこの片面全体に密着可能であって化学エッチングのエッチング液に対して疎水性のある台板に真空吸着により密着してこの台板により被覆した後、ウェーハの別の片面をエッチングすることにより行うところにある。
ただし、サイト平坦度とはシリコンウェーハを真空吸着固定してできた平面であるウェーハ裏面を基準面とし、ステッパによりウェーハ一面を一定サイズに分割した単位露光領域であるウェーハ表面の各サイトにおいてサイト中心点を含む平面を焦点平面としたときにサイト内における焦点平面からの符合を含まない最大変位量をいい、サイト平坦度が０．０１〜０．１μｍ（ＰＵＡ９５％以上）とは分割域の９５％以上が０．０１〜０．１μｍのサイト平坦度を有することをいう。またＴＴＶとはシリコンウェーハを真空吸着固定してできた平面であるウェーハ裏面を基準面とし、その基準面からウェーハ表面高さの最大値と最小値との差をいう。
ウェーハ両面を鏡面加工した後、裏面のみを曇化させるため、ウェーハ表面が極めて高い平坦度を有する一方、裏面との光沢度の差は顕著になり、ウェーハの表裏を容易に区別できる。
【０００６】
ここでＰＵＡはＰｅｒｃｅｎｔＵｓａｂｌｅＡｒｅａの略語であって規定水準を満たす領域のパーセントをいう。具体的にはこのサイト平坦度は静電容量型のセンサを有する厚さ測定装置で測定され、ＳＦＰＤ（ＳｉｔｅＦｏｃａｌＰｌａｎｅＤｅｖｉａｔｉｏｎ＝焦点面偏差）と呼ばれるものである。このＳＦＰＤはウェーハ裏面を基準面とし、更に各サイトにおいてサイト中心点を含む平面を焦点平面としたとき、サイト内における焦点平面からの符合を含まない最大変位量である。ＰＵＡ９５％以上とは分割域の９５％以上が０．０１〜０．１μｍのサイト平坦度を有することを意味する。シリコンウェーハの表面のサイト平坦度を０．０１〜０．１μｍ（ＰＵＡ９５％以上）にすることにより、又はＴＴＶを１．０μｍ以内にすることにより、鏡面加工したウェーハの平坦度を極めて高くできる。一方ウェーハの裏面は非鏡面であるため、表裏の光沢度は顕著な差を有し容易にウェーハの表裏の区別を付けることができる。
【０００８】
本発明の化学エッチングでは、ウェーハの片面を上記台板に真空吸着などの方法により密着してこの台板により被覆することにより、密着面のエッチングが防止され、別の片面のみがエッチングされるようになる。
【０００９】
【発明の実施の形態】
本発明のシリコンウェーハは請求項１に係る加工方法により得られる。この方法を例示すれば、次の加工方法がある。即ち、育成された単結晶インゴットは一定の抵抗率範囲のブロックに切断された後、直径を均一にするために各ブロックは外径研削される。その後特定の結晶方位を示すために外径研削されたブロックにはオリエンテーションフラット又はノッチが施される。
上記ブロックからシリコンウェーハに切断（スライシング）し、面取り（ベベリング）を施した後、図１（ａ）に示すようにシリコンウェーハは機械的に研磨（ラッピング）される。このラッピング方法は、アルミナ或いはシリコンカーバイド砥粒とグリセリンの混合物であるラップ液をラップ定盤とウェーハの間に流し込み加圧下で回転、摺合せによりウェーハ両面を機械的に研磨する方法である。このラッピングにより主としてスライシングによって生じたウェーハ両面の凹凸層を削り表面の平坦度とウェーハの平行度が高められる。
【００１０】
ブロック切断、外径研削、スライシング、ラッピングの機械加工プロセスを経たシリコンウェーハは両面にダメージ層、即ち加工変質層を有している。図１（ｂ）に示すようにラッピング後、シリコンウェーハにはこの加工変質層を除去するために第１化学エッチングがなされる。このエッチング液（エッチャント）には、酸エッチング液又はアルカリエッチング液がある。前者はフッ酸（ＨＦ）と硝酸（ＨＮＯ_３）の混酸を水（Ｈ_２Ｏ）或いは酢酸（ＣＨ_３ＣＯＯＨ）で希釈した３成分素によるエッチング液であり、Ｓｉは硝酸により酸化されてＳｉＯ_２を生成した後、このＳｉＯ_２がフッ酸により溶解除去される。後者はＫＯＨ又はＮａＯＨなどを水で希釈したエッチング液である。なお、この化学エッチングの際には加工変質層をより低減させるために研削加工を施すこともできる。
第１化学エッチングしたシリコンウェーハは、デバイス特性に悪影響を及ぼす金属を除去する外部ゲッタリング処理及び酸素ドナー消去のための熱処理を行った後、図１（ｃ）に示すようにその両面が同時にポリッシングされる。この両面同時研磨法は、従来の技術で記載した方法と同じであって、シリコンウェーハをその仕上げ厚さより若干薄いキャリアプレートのウェーハ収容孔に装填して維持しながら、このシリコンウェーハの表裏面を研磨クロスを介して互いに逆回転する上定盤及び下定盤により機械的かつ化学的に研磨する方法である。
本発明のシリコンウェーハの両面鏡面加工は、上記の方法に限らず、例えばスライシング後、又はラッピング後にウェーハ両面を研削加工することによっても得られる。
【００１１】
両面同時に研磨されたシリコンウェーハは、次いで図１（ｄ）に示すようにウェーハ裏面が第２化学エッチングにより曇化される。このエッチング方法は、図２に示すエッチャント固定式の方法である。エッチャント固定式の方法では、両面が鏡面加工されたシリコンウェーハより広い面積を有しウェーハ片面に密着可能であってエッチャントに対して疎水性のある台板を用意し、この台板によりシリコンウェーハの片面を被覆した後、このウェーハの別の片面のみをエッチングする方法である。この第２化学エッチングのエッチャントとしては、エッチング速度が７〜１００μｍ／分であって、表面張力が少なくとも６０ｄｙｎｅ／ｃｍであって、粘性度が１．４〜４．５ｍＰａ・秒である酸エッチャント又はアルカリエッチャントが挙げられる。酸エッチャントを例示すれば、HF(50%):HNO₃(70%):H₃PO₄(85%):H₂O=2:1:1:1又は2:1:1:1.5、或いはHF(50%):HNO₃(70%):H₃PO₄(85%)=2:1:1などがある。また台板としては、例えばポリテトラフルオロエチレン製の台板がある。上記台板にウェーハを真空吸着などの方法により密着させれば、エッチャントは密着面に侵入しない。
【００１２】
【実施例】
次に、本発明の実施例を比較例とともに図面に基づいて詳しく説明する。
＜実施例１＞
図１（ａ）〜図１（ｃ）に基づいた発明の実施の形態で説明した工程を経て、ＣＺ法で引上げられたシリコン単結晶インゴットから両面同時に研磨された直径２００ｍｍ、厚さ７３０μｍのシリコンウェーハを得た。ここで第１化学エッチングは酸エッチング液を用いた。この両面研磨ウェーハの裏面を図１（ｄ）及び図２に示すように第２化学エッチングすることにより曇化した。即ち、図２（ａ）に示すように、シリコンウェーハ１０より広い面積を有する表面が極めて平滑でエッチャントに対して疎水性のあるポリテトラフルオロエチレン（商品名：テフロン）製の台板１１を容器１２の底部に配置し、この台板１１の中心にウェーハ裏面が密着するようにウェーハ１０を置いた。
次いでウェーハ１０の外径より大きな内径を有するポリテトラフルオロエチレン（商品名：テフロン）製の筒１３を台板１１上のウェーハ１０を囲むように台板上に置いた。この筒１３の中にＨＦ（５０％）：ＨＮＯ_３（７０％）：Ｈ_３ＰＯ_４（９０％）：Ｈ_２Ｏ＝２：１：１：１．５の比率で混合した２５℃の酸エッチング液１４を静かに注入した。この酸エッチング液１４を６０秒間ウェーハ１０上に静置した後、図２（ｂ）に示すように筒１３を取外して容器１２内に純水を大量に入れ、酸エッチング液を希釈しエッチング反応を停止させるとともにウェーハ表面を洗浄した。次にウェーハ１０を台板１１とともに容器１２から取り出し、ウェーハ１０を台板１１から剥離して乾燥することにより裏面が曇化したシリコンウェーハを得た。エッチング深さは約１０μｍであった。
【００１３】
＜比較例１＞
ウェーハ裏面を曇化しない以外は実施例１と同じ両面研磨シリコンウェーハを比較例１とした。
【００１４】
＜比較例２＞
比較例２のシリコンウェーハは実施例１の両面同時研磨までは実施例１と同じ工程を経たものを用いた。即ち、実施例１の両面同時研磨の代わりに、研磨ブロックに１６枚のシリコンウェーハをワックスにより貼付け、このブロックを回転テーブル上に接着した人造皮革（研磨クロス）に適切なる圧力を加えてＳｉＯ_２を主成分としたｐＨ９〜１２程度のアルカリ性コロイダルシリカ研磨液を供給しながらウェーハの片面のみを研磨した。
【００１５】
＜比較試験＞
実施例１の片面曇化ウェーハと、比較例１の両面研磨ウェーハと、比較例２の片面研磨ウェーハについて、光沢度とＴＴＶとサイト平坦度（ＳＦＰＤ）について調べた。これらの結果を表１に示す。
（ａ）光沢度
各シリコンウェーハの両面を目視で観察した後、日本電色社製の光沢度計によりグロス（Ｇｒｏｓｓ）６０゜規格で測定した。
（ｂ）ＴＴＶ
各シリコンウェーハをそれぞれ吸着固定した後、ウェーハ表面高さの最大値と最小値の差を求め、その値をＴＴＶとした。
（ｃ）ＳＦＰＤ
各ウェーハ裏面を真空吸着盤に真空吸着し、図３に示すようにこの状態でステッパにより２５ｍｍ×２５ｍｍの単位露光領域のローカルサイト平坦度を求めた。即ち、各ウェーハ面内の全点を最小自乗法にて算出された平面を基準とし、この基準平面（ベストフィット基準平面）からの最大絶対変位量をＳＦＰＤとして求めた。
【００１６】
【表１】

【００１７】
表１から明らかなように、比較例１のシリコンウェーハは高い平坦度を示したが、両面が同じように光沢度に優れたため表裏の区別が付かなかった。また比較例２のシリコンウェーハは表裏の区別は容易に付いたが、平坦度に劣っていた。これらに対して実施例１のシリコンウェーハは比較例１（両面研磨）のシリコンウェーハと同程度の高い光沢度と、比較例２（片面研磨）のシリコンウェーハと同様に表裏の区別が容易に付いた。
【００１８】
【発明の効果】
以上述べたように、本発明によれば、両面同時研磨の後にウェーハ裏面を化学エッチングで曇化し、この化学エッチングを、両面が鏡面加工されたシリコンウェーハの片面をこの片面全体に密着可能であって化学エッチングのエッチング液に対して疎水性のある台板に真空吸着により密着してこの台板により被覆した後、ウェーハの別の片面をエッチングすることにより行うことにより、極めて高い平坦度を有し、かつ光沢度の差による表裏を容易に区別可能なシリコンウェーハが得られる。この結果、２５６ＭＤＲＡＭ以上の高い記憶容量のメモリを有するデバイスに適するシリコンウェーハが得られる。また両面同時研磨法で加工するため、研磨時の接着剤を除去する煩わしさがなく、そりが小さい利点もある。
【図面の簡単な説明】
【図１】本発明のシリコンウェーハの加工方法を示す工程図。
【図２】両面同時研磨した後にウェーハ裏面を曇化する固定式エッチング法を示す図。（ａ）第２化学エッチング液によりウェーハ裏面をエッチングしている状況を示す断面図。
（ｂ）エッチングしたウェーハ裏面を純水で洗浄している状況を示す断面図。
【図３】ステッパによる露光領域における焦点面からのポジティブ最大偏差ａとネガティブ最大偏差ｂとによりローカルサイト平坦度を示す図。
【符号の説明】
１０シリコンウェーハ
１１台板
１２容器
１３筒
１４酸エッチング液 [0001]
TECHNICAL FIELD OF THE INVENTION
The present invention is single-side mirror-polished flatness on Machining method extremely high silicon-way Ha. And more particularly to a silicon processing method Kwai Ha suitable for devices having a memory of high storage capacity of more than 256M DRAM.
[0002]
[Prior art]
Generally, the surface processing shape and accuracy required for a silicon wafer are governed by the minimum line width (design rule) of a circuit pattern corresponding to the degree of integration of a device. The required flatness also depends on the exposure apparatus used in the lithography process during device manufacture. Therefore, it is necessary to achieve flatness equal to or less than the design rule in a region corresponding to the exposure area.
In order to obtain the desired flatness, a wafer cut from a silicon single crystal ingot is mechanically polished, and the polished wafer is chemically etched, and then only one side of the wafer is mechanically and chemically polished. A mirror finishing method is employed. In this single-side polishing method, several silicon wafers are adhered to a polishing block with wax or the like, and an appropriate pressure is applied to artificial leather (polishing cloth) in which the block is adhered on a rotary table to adjust the pH to 9 with SiO ₂ as a main component. In this method, only one side of the wafer is polished while supplying about ~ 12 alkaline colloidal silica polishing liquid.
[0003]
However, in this method, the pressure on the wafer attached to the polishing block during single-side polishing transfers fine irregularities on the surface of the polishing block to the back surface of the wafer, and when the wafer is removed from the polishing block after polishing, the shape of the back surface of the wafer is changed. Transfer to the polished surface of the wafer surface. Alternatively, the roughness of the back surface of the wafer generated by the chemical etching process has an adverse effect on the polished surface after polishing. For this reason, in the case of a single-sided mirror-finished wafer, TTV (total thickness variation) representing the difference between the maximum value and the minimum value of the wafer surface height when the wafer is suction-fixed among the flatness values is a relatively good value. As shown, there was a problem that the local-site flatness representing the site flatness based on the surface was not so good. In addition, the single-side polished wafer has a disadvantage that a relatively large warp is inevitably caused by the heat treatment, and has a trouble that the back surface of the wafer contaminated with the bonding wax must be cleaned.
The mirror-finished silicon wafer is mainly used directly as a substrate for various ICs such as VLSI or a substrate for an epitaxial wafer because of its high flatness. In recent years, demands for quality, particularly flatness, of silicon wafers have been increasing strictly in response to higher integration and higher density of devices. To satisfy this requirement, a double-sided simultaneous polishing method has been proposed instead of the single-sided polishing method. According to this method, while loading and maintaining a silicon wafer in a wafer receiving hole of a carrier plate that is slightly thinner than its finished thickness, an upper platen and a lower platen which rotate the front and back surfaces of the silicon wafer in opposite directions through a polishing cloth. This is a method of mechanically and chemically polishing. In this method, the wafer is not bonded to any of the surface plates, and the upper and lower surface plates are constantly changed in contact position with the wafer during polishing, so that the above-mentioned problem of the single-side polishing method can be solved.
[0004]
[Problems to be solved by the invention]
In other words, as described above, a silicon wafer having a desired flatness with respect to the site flatness or TTV was stably obtained with the double-sided mirror-finished product by the double-sided simultaneous polishing method, but with the conventional single-sided mirror-finished product. It was difficult to obtain it stably. On the other hand, in the case of a double-sided mirror-finished product, it is difficult to distinguish between the front and back of the wafer because both sides of the wafer have exactly the same mirror surface and the same gloss, and since the light reflectance of the surface corresponding to the upper and lower surfaces is high, it is provided on a stepper. It is difficult for the sensor to recognize the wafer due to an error in a normal setting.
An object of the present invention is to provide a very high has a flatness, and the silicon processing method Kwai Ha distinction between front and back due to the difference in glossiness can be facilitated.
Another object of the present invention without the inconvenience of removing the adhesive during polishing is to provide a method for processing a warping small silicon-way Ha.
[0005]
[Means for Solving the Problems]
According to the first aspect of the present invention, one surface of a mirror-finished silicon wafer having a site flatness of 0.01 to 0.1 μm (PUA 95% or more) and a TTV of 1.0 μm or less is fogged by chemical etching. it is an improvement of the processing method Cie silicon wafer. The characteristic configuration is that in chemical etching, one side of a silicon wafer whose both sides are mirror-finished can be adhered to this entire surface and adhered to the base plate that is hydrophobic to the etchant of chemical etching by vacuum suction. After coating with a lever plate, another side of the wafer is etched.
However, the site flatness refers to the center of the site at each site on the wafer surface, which is a unit exposure area that is a unit exposure area obtained by dividing the entire surface of the wafer into a certain size by a stepper, using the back surface of the wafer, which is a plane formed by vacuum suction-fixing a silicon wafer, as a reference surface. When a plane including a point is defined as a focal plane, the maximum displacement amount not including a sign from the focal plane in the site. The site flatness of 0.01 to 0.1 μm (PUA 95% or more) means that 95 % Or more means having a site flatness of 0.01 to 0.1 μm. TTV refers to the difference between the maximum value and the minimum value of the wafer surface height from the reference surface, which is the back surface of the wafer, which is a plane formed by vacuum-suction-fixing the silicon wafer.
Since both surfaces of the wafer are mirror-finished and then only the back surface is clouded, the wafer surface has extremely high flatness, while the difference in glossiness from the back surface is significant, and the front and back of the wafer can be easily distinguished.
[0006]
Here, PUA is an abbreviation of Percent Usable Area and refers to a percentage of an area satisfying a prescribed level. Specifically, the site flatness is measured by a thickness measuring device having a capacitance type sensor, and is referred to as SFPD (Site Focal Plane Deviation). This SFPD is the maximum displacement amount that does not include the sign from the focal plane within the site, when the back surface of the wafer is used as the reference plane and the plane including the site center point at each site is used as the focal plane. PUA 95% or more means that 95% or more of the divided areas have a site flatness of 0.01 to 0.1 μm. By setting the site flatness of the surface of the silicon wafer to 0.01 to 0.1 μm (PUA 95% or more) or setting the TTV to 1.0 μm or less, the flatness of the mirror-finished wafer can be extremely increased. On the other hand, since the back surface of the wafer is a non-mirror surface, the glossiness of the front and back surfaces has a remarkable difference, so that the front and back surfaces of the wafer can be easily distinguished.
[0008]
In the chemical etching of the present invention, one side of the wafer is closely adhered to the base plate by a method such as vacuum suction and covered with the base plate, so that the etching of the adhered surface is prevented, and only the other side is etched. become.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
The silicon wafer of the present invention is obtained by the processing method according to claim 1 . As an example of this method, there is the following processing method. That is, after the grown single crystal ingot is cut into blocks having a certain resistivity range, each block is subjected to outer diameter grinding in order to make the diameter uniform. Thereafter, an orientation flat or notch is applied to the block whose outer diameter has been ground to indicate a specific crystal orientation.
After cutting (slicing) and chamfering (beveling) the silicon wafer from the block, the silicon wafer is mechanically polished (lapping) as shown in FIG. This lapping method is a method in which a lapping liquid, which is a mixture of alumina or silicon carbide abrasive grains and glycerin, is poured between a lapping plate and a wafer, and the both sides of the wafer are mechanically polished by rotating and sliding under pressure. Due to this lapping, the uneven layer on both surfaces of the wafer, which is mainly caused by slicing, is scraped off, and the flatness of the surface and the parallelism of the wafer are increased.
[0010]
A silicon wafer that has been subjected to machining processes such as block cutting, outer diameter grinding, slicing, and lapping has a damaged layer, that is, a damaged layer on both surfaces. As shown in FIG. 1B, after lapping, the silicon wafer is subjected to a first chemical etching to remove the affected layer. The etching solution (etchant) includes an acid etching solution or an alkali etching solution. The former is a three-component etching solution obtained by diluting a mixed acid of hydrofluoric acid (HF) and nitric acid (HNO ₃ ) with water (H ₂ O) or acetic acid (CH ₃ COOH). Si is oxidized by nitric acid to form SiO ₂ Is generated, this SiO ₂ is dissolved and removed by hydrofluoric acid. The latter is an etching solution obtained by diluting KOH or NaOH with water. In addition, at the time of this chemical etching, a grinding process can be performed in order to further reduce the affected layer.
After the first chemically etched silicon wafer is subjected to an external gettering process for removing a metal that adversely affects device characteristics and a heat treatment for erasing oxygen donors, both surfaces thereof are simultaneously polished as shown in FIG. Is done. This double-sided simultaneous polishing method is the same as the method described in the prior art, in which the front and back surfaces of the silicon wafer are loaded while maintaining the silicon wafer in the wafer receiving hole of the carrier plate slightly thinner than its finished thickness. This is a method of mechanically and chemically polishing by an upper surface plate and a lower surface plate that rotate in opposite directions via a polishing cloth.
The double-sided mirror finishing of the silicon wafer of the present invention is not limited to the above-described method, and can be obtained by, for example, grinding both sides of the wafer after slicing or lapping.
[0011]
Next, as shown in FIG. 1D, the silicon wafer polished on both sides at the same time is clouded on the back surface of the wafer by the second chemical etching. This etching how are etchant stationary manner shown in FIG. In the etchant-fixed method, a base plate that has a larger area than both sides of a mirror-finished silicon wafer and can adhere to one side of the wafer and is hydrophobic with respect to the etchant is prepared. After coating one side, this is a method of etching only another side of this wafer. As the etchant for the second chemical etching, an acid etchant having an etching rate of 7 to 100 μm / min, a surface tension of at least 60 dyne / cm, and a viscosity of 1.4 to 4.5 mPa · sec. Alkaline etchants are mentioned. To illustrate an acid etchant, HF (50%): HNO ₃ (70%): H ₃ PO ₄ (85%): H ₂ O = 2: 1: 1: 1 or 2: 1: 1: 1.5, or HF (50%): HNO ₃ (70%): H ₃ PO ₄ (85%) = 2: 1: 1. As the base plate, for example, there is a base plate made of polytetrafluoroethylene. If the wafer is brought into close contact with the base plate by a method such as vacuum suction, the etchant does not enter the contact surface.
[0012]
【Example】
Next, examples of the present invention will be described in detail with reference to the drawings together with comparative examples.
<Example 1>
Through the steps described in the embodiment of the invention based on FIGS. 1A to 1C, a silicon single crystal ingot pulled up by the CZ method is simultaneously polished on both sides at the same time, and has a diameter of 200 mm and a thickness of 730 μm. A wafer was obtained. Here, an acid etching solution was used for the first chemical etching. The back surface of the double-side polished wafer was clouded by the second chemical etching as shown in FIG. 1 (d) and FIG. That is, as shown in FIG. 2A, a base plate 11 made of polytetrafluoroethylene (trade name: Teflon) having an extremely smooth surface having a larger area than the silicon wafer 10 and having hydrophobicity with respect to an etchant is placed in a container. 12, and the wafer 10 was placed on the center of the base plate 11 such that the back surface of the wafer was in close contact.
Next, a cylinder 13 made of polytetrafluoroethylene (trade name: Teflon) having an inner diameter larger than the outer diameter of the wafer 10 was placed on the base plate 11 so as to surround the wafer 10. An acid at 25 ° C. mixed in the tube 13 at a ratio of HF (50%): HNO ₃ (70%): H ₃ PO ₄ (90%): H ₂ O = 2: 1: 1: 1.5 The etching solution 14 was gently injected. After the acid etching solution 14 is left on the wafer 10 for 60 seconds, the cylinder 13 is removed and a large amount of pure water is put into the container 12 as shown in FIG. Was stopped and the wafer surface was cleaned. Next, the wafer 10 was taken out of the container 12 together with the base plate 11, and the wafer 10 was peeled off from the base plate 11 and dried to obtain a silicon wafer whose back surface was clouded. The etching depth was about 10 μm.
[0013]
<Comparative Example 1>
Comparative Example 1 was a double-side polished silicon wafer which was the same as Example 1 except that the back surface of the wafer was not clouded.
[0014]
<Comparative Example 2>
The silicon wafer of Comparative Example 2 used the same process as that of Example 1 up to the double-sided simultaneous polishing of Example 1. That is, instead of the simultaneous double-side polishing in Example 1, 16 silicon wafers were attached to a polishing block with wax, and an appropriate pressure was applied to artificial leather (polishing cloth) in which the block was bonded on a rotary table to form SiO _2. Only one side of the wafer was polished while supplying an alkaline colloidal silica polishing solution having a pH of about 9 to 12 as a main component.
[0015]
<Comparison test>
The glossiness, TTV, and site flatness (SPPD) of the single-side frosted wafer of Example 1, the double-side polished wafer of Comparative Example 1, and the single-side polished wafer of Comparative Example 2 were examined. Table 1 shows the results.
(A) Gloss After both sides of each silicon wafer were visually observed, the gloss was measured with a gloss meter manufactured by Nippon Denshoku Co., Ltd. according to a gloss 60 ° standard.
(B) TTV
After each silicon wafer was fixed by suction, the difference between the maximum value and the minimum value of the wafer surface height was determined, and the value was defined as TTV.
(C) SFPD
The back surface of each wafer was vacuum-sucked on a vacuum suction board, and in this state, the local site flatness of a unit exposure area of 25 mm × 25 mm was obtained by a stepper as shown in FIG. That is, all points in each wafer surface were determined based on a plane calculated by the least squares method, and the maximum absolute displacement from this reference plane (best-fit reference plane) was determined as SFPD.
[0016]
[Table 1]

[0017]
As is evident from Table 1, the silicon wafer of Comparative Example 1 showed high flatness, but the front and back sides could not be distinguished because both surfaces were similarly excellent in glossiness. Further, the silicon wafer of Comparative Example 2 was easily distinguished from the front and back, but was inferior in flatness. On the other hand, the silicon wafer of Example 1 has the same high gloss as the silicon wafer of Comparative Example 1 (double-side polishing), and the front and back can be easily distinguished similarly to the silicon wafer of Comparative Example 2 (single-side polishing). Was.
[0018]
【The invention's effect】
As described above, according to the present invention, the backside of the wafer is clouded by chemical etching after the simultaneous polishing of both sides , and this chemical etching can be brought into close contact with one side of the silicon wafer whose both sides are mirror-finished. After being adhered to a base plate that is hydrophobic to the etchant of chemical etching by vacuum suction and covered with this base plate, by etching another side of the wafer , extremely high flatness is achieved. A silicon wafer having the same and having a gloss difference that can easily distinguish the front and back sides can be obtained. As a result, a silicon wafer suitable for a device having a memory having a high storage capacity of 256M DRAM or more can be obtained. In addition, since the polishing is performed by the double-sided simultaneous polishing method, there is no trouble in removing the adhesive at the time of polishing, and there is an advantage that warpage is small.
[Brief description of the drawings]
FIG. 1 is a process chart showing a method for processing a silicon wafer according to the present invention.
FIG. 2 is a view showing a fixed etching method for clouding the back surface of a wafer after simultaneous polishing of both surfaces. (A) Sectional drawing which shows the situation which is etching the back surface of a wafer with 2nd chemical etching liquid.
(B) Sectional drawing which shows the state which wash | cleans the back surface of the etched wafer with pure water.
FIG. 3 is a diagram showing local site flatness based on a positive maximum deviation a and a negative maximum deviation b from a focal plane in an exposure area by a stepper.
[Explanation of symbols]
Reference Signs List 10 silicon wafer 11 base plate 12 container 13 cylinder 14 acid etching solution

Claims

A method of processing a silicon wafer in which one side of a mirror-finished silicon wafer having a site flatness of 0.01 to 0.1 μm (PUA 95% or more) and a TTV of 1.0 μm or less is fogged by chemical etching on both sides ,
In the chemical etching, one surface of a silicon wafer whose both surfaces are mirror-finished can be adhered to the entire one surface, and the silicon wafer is adhered by vacuum suction to a base plate which is hydrophobic with respect to the etching solution of the chemical etching, and the base plate And then etching another side of the wafer after coating with the silicon wafer.
However, the site flatness refers to the center of the site at each site on the wafer surface, which is a unit exposure area that is a unit exposure area obtained by dividing the entire surface of the wafer into a certain size by a stepper, using the back surface of the wafer, which is a plane formed by vacuum-suction-fixing the silicon wafer, as a reference When a plane including a point is defined as a focal plane, the maximum displacement amount not including a sign from the focal plane in the site. The site flatness of 0.01 to 0.1 μm (PUA 95% or more) means that 95 % Or more means having a site flatness of 0.01 to 0.1 μm. TTV refers to the difference between the maximum value and the minimum value of the wafer surface height from the reference surface, which is the back surface of the wafer, which is a plane formed by vacuum-suction-fixing the silicon wafer.