JP3564726B2 - 量子メモリおよびそれに用いられる針状電極 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明は、量子メモリおよびそれに用いられる針状電極に関し、特に、量子箱（量子ドットとも呼ばれる）を用いた量子メモリおよびその書き込み、読み出しまたは初期化を行うために用いられる針状電極に関する。
【０００２】
【従来の技術】
近年、ダイナミックＲＡＭやスタティックＲＡＭなどの半導体メモリの集積度は益々増大しているが、これらの半導体メモリは、トランジスタやキャパシタなどによりメモリセルを構成し、これらのメモリセル間を配線で接続し、メモリセルに対する書き込みや読み出しも同じく配線を介して行う点で本質的に同一である。
【０００３】
【発明が解決しようとする課題】
上述の従来の半導体メモリにおいては、より一層の集積度の向上を図るべく引き続き研究努力が払われているが、メモリセルの基本構造が変わらず、メモリセル間を接続する配線なども不可欠であるため、集積度に限界が来ることは明白である。
【０００４】
したがって、この発明の目的は、従来の半導体メモリとは全く異なる動作原理に基づく、超高集積度の量子メモリを提供することにある。
この発明の他の目的は、量子メモリのメモリセルに対する書き込み、読み出しまたは初期化を行うために用いられる針状電極を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、この発明による量子メモリは、
順次積層された第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）によりメモリセルが構成され、
第１の量子箱（ＱＤ_ｊ−１ ）および第２の量子箱（ＱＤ_ｊ−２ ）の間の結合の強さと第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の間の結合の強さとが互いに異なり、
針状電極（ＮＥ）を用いてメモリセルに対する書き込み、読み出しまたは初期化が行われる側の主面と反対側の主面に、針状電極（ＮＥ）により印加される外部電場を書き込み、読み出しまたは初期化が行われるメモリセルの近傍に局所化するための電極（ＢＧ）が設けられている
ことを特徴とするものである。
【０００６】
この発明による量子メモリの一実施形態においては、第１の量子箱（ＱＤ_ｊ−１ ）および第２の量子箱（ＱＤ_ｊ−２ ）の間の結合の強さよりも第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の間の結合の強さの方が大きい。
【０００７】
ここで、量子箱間の結合の強さは、量子箱間の障壁に対する電子または正孔のトンネリングしやすさを示し、トンネリングしやすいほど結合の強さは大きくなる。
【０００８】
この発明による量子メモリの好適な一実施形態においては、第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の電子の基底状態のエネルギー準位をそれぞれＥ_０ ^{（ｊ−１）} 、Ｅ_０ ^{（ｊ−２）} およびＥ_０ ^{（ｊ−３）} とし、第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の電子の第１励起状態のエネルギー準位をそれぞれＥ_１ ^{（ｊ−１）} 、Ｅ_１ ^{（ｊ−２）} およびＥ_１ ^{（ｊ−３）} とし、第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の正孔の基底状態のエネルギー準位をそれぞれＨ_０ ^{（ｊ−１）} 、Ｈ_０ ^{（ｊ−２）} およびＨ_０ ^{（ｊ−３）} とし、第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の電子の第１励起状態のエネルギー準位をそれぞれＨ_１ ^{（ｊ−１）} 、Ｈ_１ ^{（ｊ−２）} およびＨ_１ ^{（ｊ−３）} としたとき、
Ｅ_０ ^{（ｊ−１）} ＜Ｅ_０ ^{（ｊ−２）} （１）
Ｅ_０ ^{（ｊ−３）} ＜Ｅ_０ ^{（ｊ−２）} （２）
［Ｅ_１ ^{（ｊ−１）} −Ｅ_０ ^{（ｊ−１）} ］＞［Ｅ_１ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−２）} ］ （３）
［Ｅ_１ ^{（ｊ−３）} −Ｅ_０ ^{（ｊ−３）} ］＞［Ｅ_１ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−２）} ］ （４）
［Ｅ_０ ^{（ｊ−１）} −Ｈ_０ ^{（ｊ−１）} ］≠［Ｅ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−２）} ］ （５）
［Ｅ_０ ^{（ｊ−３）} −Ｈ_０ ^{（ｊ−３）} ］≠［Ｅ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−２）} ］ （６）
が成立するように、第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の設計が行われる。
【０００９】
この発明による量子メモリの好適な他の一実施形態においては、
Ｅ_０ ^{（ｊ−１）} ＜Ｅ_０ ^{（ｊ−２）} （７）
Ｅ_０ ^{（ｊ−３）} ＜Ｅ_０ ^{（ｊ−２）} （８）
が成立するように、第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の設計が行われる。
【００１０】
この発明による量子メモリにおいては、好適には、書き込み時には、書き込みを行うべきメモリセルに第１の光を照射しながら、書き込みを行うべきメモリセルに第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の積層方向の第１の外部電場を印加する。ここで、第１の光としては、外部電場が印加されていないときの第２の量子箱（ＱＤ_ｊ−２ ）における電子−正孔対生成エネルギーよりもその光子エネルギーが少し小さい単色光が好適に用いられる。また、第１の外部電場の強さは、シュタルク・シフトにより第２の量子箱（ＱＤ_ｊ−２ ）における電子−正孔対生成エネルギーが実効的に減少して第１の光が共鳴吸収され、第２の量子箱（ＱＤ_ｊ−２ ）内に電子−正孔対が生成されるような強さに選ばれる。
【００１１】
一方、この発明による量子メモリの読み出し時には、読み出しを行うべきメモリセルに第２の光を照射しながら、第１の外部電場と逆方向の第２の外部電場を印加する。ここで、第２の光としては、第２の量子箱（ＱＤ_ｊ−２ ）の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−２）} と第１励起状態のエネルギー準位Ｅ_１ ^{（ｊ−２）} との差［Ｅ_１ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−２）} ］に等しい光子エネルギーを有する単色光が好適に用いられる。また、第２の外部電場の強さは、エネルギーバンドの傾斜により第３の量子箱（ＱＤ_ｊ−３ ）の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−３）} と第２の量子箱（ＱＤ_ｊ−２ ）の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−２）} とが一致するような強さに選ばれる。
【００１２】
この発明による量子メモリにおいては、好適には、所定電圧が印加された針状電極を書き込みを行うべきメモリセルまたは読み出しを行うべきメモリセルに接近させることにより第１の外部電場または第２の外部電場を印加する。
【００１３】
また、この発明による量子メモリにおいては、特定のメモリセルの初期化（または消去）を行う場合には、初期化を行うべきメモリセルに第２の外部電場よりも大きい第３の外部電場を印加するかまたは第２の外部電場を読み出し時よりも長時間印加して初期化を行うべきメモリセル内で電子−正孔再結合を起こさせることにより初期化を行う。
【００１４】
さらに、全てのメモリセルの初期化を一括して行う場合には、量子メモリの温度を高くするかまたは量子メモリに第３の光を照射して全てのメモリセル内で電子−正孔再結合を起こさせる。
【００１５】
この発明による量子メモリにおいて、典型的には、第１の量子箱（ＱＤ_ｊ−１ ）側の主面に電極（ＢＧ）が設けられる。より具体的には、複数のメモリセルから成るメモリセルアレーを構成するメモリセルの第１の量子箱（ＱＤ_ｊ−１ ）側の主面に電極（ＢＧ）が設けられる。この電極（ＢＧ）は通常、接地される。
【００１６】
この発明による量子メモリにおいて、典型的には、電極（ＢＧ）は導電性を有する半導体から成る。この半導体は、具体的には、例えば、ｎ型ＧａＡｓ、あるいは、ｎ型ＡｌＧａＡｓとｉ型ＧａＡｓとのヘテロ接合においてｎ型ＡｌＧａＡｓから供給される電子から成る二次元電子ガスを有するｉ型ＧａＡｓである。
【００１７】
この発明による量子メモリにおいては、第１の量子箱、第２の量子箱および第３の量子箱は化合物半導体ヘテロ接合により形成される。この化合物半導体ヘテロ接合は、典型的には、タイプＩのヘテロ接合超格子であり、具体的には、例えばＡｌＧａＡｓ／ＧａＡｓヘテロ接合またはＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合である。この化合物半導体ヘテロ接合はタイプＩＩのヘテロ接合超格子であってもよく、具体的には、例えばＡｌＳｂ／ＩｎＡｓヘテロ接合、ＧａＳｂ／ＩｎＡｓヘテロ接合またはＡｌＳｂ／ＧａＳｂヘテロ接合であってもよい。
【００１８】
また、この発明は、
順次積層された第１の量子箱（ＱＤ_ｊ−１ ）、第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）によりメモリセルが構成され、
第１の量子箱（ＱＤ_ｊ−１ ）および第２の量子箱（ＱＤ_ｊ−２ ）の間の結合の強さと第２の量子箱（ＱＤ_ｊ−２ ）および第３の量子箱（ＱＤ_ｊ−３ ）の間の結合の強さとが互いに異なる量子メモリのメモリセルに対する書き込み、読み出しまたは初期化を行うために用いられる針状電極（ＮＥ）であって、
第１の導電体から成る円柱状の中心電極（３１）と、
中心電極（３１）の周囲を覆うように設けられた絶縁体（３２）と、
絶縁体（３２）の周囲を覆うように設けられた第２の導電体から成る外部電極（３３）とを有する
ことを特徴とするものである。
【００１９】
この発明による針状電極においては、典型的には、外部電極（３３）が接地され、中心電極（３１）に所定の電圧が印加される。
この発明による針状電極において、第１の導電体は例えばＩｎＡｓまたはＷ、絶縁体はＳｉＯ_２ 、第２の導電体は金属、例えばＡｌである。
【００２０】
【作用】
上述のように構成されたこの発明による量子メモリによれば、従来の半導体メモリのメモリセルとは全く異なり、順次積層された第１の量子箱、第２の量子箱および第３の量子箱により一つのメモリセルが構成され、メモリセルに対する書き込みや読み出しは、光照射や針状電極による外部電場の印加などを併用することにより行うことができる。この場合、メモリセル間を接続する配線は不要であり、書き込みや読み出しも配線なしで行うことができる。このため、配線に起因するメモリセルの集積度の限界がなく、集積度の限界は、もっぱらメモリセル１個当たりの実効的な占有面積から来るものだけである。さらに、この場合、針状電極を用いてメモリセルに対する書き込み、読み出しまたは初期化が行われる側の主面と反対側の主面に、針状電極により印加される外部電場を書き込み、読み出しまたは初期化が行われるメモリセルの近傍に局所化するための電極が設けられているので、例えばこの電極を接地し、針状電極に所定電圧を印加してそのメモリセルに接近させたときには、そのメモリセルの近傍にだけ書き込み、読み出しまたは初期化に必要な外部電場を印加することができる。このため、隣接するメモリセル間の間隔を小さくすることができ、その分だけメモリセルの高集積密度化を図ることができる。以上により、超高集積度を達成することができる。具体的には、メモリセル１個当たりの実効的な占有面積を、例えば５０ｎｍ×５０ｎｍ＝２５×１０^−１６ ｍ^２ 程度以下と従来の半導体メモリにおけるメモリセル１個当たりの実効的な占有面積に比べて極めて小さくすることができ、例えばメモリセルアレーのサイズが６ｍｍ×６ｍｍである場合、１６ギガ・ビット以上もの超高集積度を達成することができる。
【００２１】
また、この発明による針状電極によれば、中心電極の周囲に絶縁体を介して外部電極が設けられた構造となっていることにより、例えば、外部電極を接地し、中心電極に所定電圧を印加したとき、それにより発生する外部電場は、この針状電極の先端部の近傍の空間に局所化される。そして、書き込み、読み出しまたは初期化を行うメモリセルにこの針状電極を用いて外部電場を印加したときに量子メモリの表面に印加される電場も局所化される。これによって、隣接するメモリセル間の間隔を小さくすることができ、その分だけメモリセルの高集積密度化を図ることができる。
【００２２】
【実施例】
以下、この発明の実施例について図面を参照しながら説明する。
図１はこの発明の第１実施例による量子メモリを概念的に示したものである。図１に示すように、この第１実施例による量子メモリにおいては、ｘ方向およびｙ方向にメモリセルが配列されており、これらのメモリセルによりメモリセルアレーが構成されている。この場合、ｘ方向にメモリセルがＭ個配列され、ｙ方向にメモリセルがＮ個配列されており、メモリセルの総数はＭＮ個である。これらのメモリセルに順番に１からＭＮまで番号を付ける。後述のように、各メモリセルは三段の量子ドットから成る。
図２はこの第１実施例による量子メモリを示す斜視図であり、メモリセルアレーの一部を示したものである。
【００２３】
図２において、符号１は障壁層としてのＡｌＧａＡｓ層を示す。この場合、ｘ−ｙ面に平行な第１の面内に量子井戸層としての箱状のＩｎＧａＡｓ層２が所定の配列パターンでアレー状に配列され、ｘ−ｙ面に平行な第２の面内に量子井戸層としての箱状のＧａＡｓ層３がその下段のＩｎＧａＡｓ層２に対応してアレー状に配列され、ｘ−ｙ面に平行な第３の面内に量子井戸層としての箱状のＩｎＧａＡｓ層４がその下段のＧａＡｓ層３およびＩｎＧａＡｓ層２に対応してアレー状に配列されている。これらのＩｎＧａＡｓ層２、ＧａＡｓ層３およびＩｎＧａＡｓ層４は、障壁層としてのＡｌＧａＡｓ層１内に埋め込まれている。
【００２４】
この場合、量子井戸層としてのＩｎＧａＡｓ層２が障壁層としてのＡｌＧａＡｓ層１で囲まれた構造により図２中下段、すなわち第１段目の量子ドットが形成され、量子井戸層としてのＧａＡｓ層３が障壁層としてのＡｌＧａＡｓ層１で囲まれた構造により図２中中段、すなわち第２段目の量子ドットが形成され、量子井戸層としてのＩｎＧａＡｓ層４が障壁層としてのＡｌＧａＡｓ層１で囲まれた構造により図２中上段、すなわち第３段目の量子ドットが形成されている。そして、ｚ方向に順次積層されたこれらの第１段目の量子ドット、第２段目の量子ドットおよび第３段目の量子ドットにより一つのメモリセルが構成されている。ここでは、ｊ番目のメモリセル（以下「メモリセルｊ」と書く）を構成する第１段目の量子ドットをＱＤ_ｊ−１ 、第２段目の量子ドットをＱＤ_ｊ−２ 、第３段目の量子ドットをＱＤ_ｊ−３ と書く。
【００２５】
ここで、第１段目の量子ドットＱＤ_ｊ−１ および第３段目の量子ドットＱＤ_ｊ−３ を構成するＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合と、第２段目の量子ドットＱＤ_ｊ−２ を構成するＡｌＧａＡｓ／ＧａＡｓヘテロ接合とは、いずれもいわゆるタイプＩのヘテロ接合超格子である。
【００２６】
いま、量子ドットＱＤ_ｊ−１ の量子井戸層としてのＩｎＧａＡｓ層２のｚ方向の幅をＷ_１ 、量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層３のｚ方向の幅をＷ_２ 、量子ドットＱＤ_ｊ−３ の量子井戸層としてのＩｎＧａＡｓ層４のｚ方向の幅をＷ_３ とし、量子ドットＱＤ_ｊ−１ の量子井戸層としてのＩｎＧａＡｓ層２の伝導帯におけるポテンシャル井戸の深さをＶ_１ 、量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層３の伝導帯におけるポテンシャル井戸の深さをＶ_２ 、量子ドットＱＤ_ｊ−３ の量子井戸層としてのＩｎＧａＡｓ層４の伝導帯におけるポテンシャル井戸の深さをＶ_３ とする。また、量子ドットＱＤ_ｊ−１ の量子井戸層としてのＩｎＧａＡｓ層２および量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層３の間にある障壁層としてのＡｌＧａＡｓ層１のｚ方向の幅をＢ_１２、量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層３および量子ドットＱＤ_ｊ−３ の量子井戸層としてのＩｎＧａＡｓ層４の間にある障壁層としてのＡｌＧａＡｓ層１のｚ方向の幅をＢ_２３とする。さらにまた、量子ドットＱＤ_ｊ−ｋ （ｋ＝１、２、３）の電子の基底状態のエネルギー準位および第１励起状態のエネルギー準位をそれぞれＥ_０ ^{（ｊ−ｋ）} およびＥ_１ ^{（ｊ−ｋ）} と書き、量子ドットＱＤ_ｊ−ｋ （ｋ＝１、２、３）の正孔の基底状態のエネルギー準位および第１励起状態のエネルギー準位をそれぞれＨ_０ ^{（ｊ−ｋ）} およびＨ_１ ^{（ｊ−ｋ）} と書く。
【００２７】
さて、この第１実施例による量子メモリにおいては、メモリセルｊを構成する量子ドットＱＤ_ｊ−１ 、ＱＤ_ｊ−２ およびＱＤ_ｊ−３ は下記の式を満たすように設計されている。

【００２８】
Ｗ_１ 、Ｗ_２ 、Ｗ_３ 、Ｂ_１２、Ｂ_２３などの値の一例を挙げると、Ｗ_１ 〜１０ｎｍ、Ｗ_２ 〜（１０〜１５）ｎｍ、Ｗ_３ 〜１０ｎｍ、Ｂ_１２〜１２ｎｍ、Ｂ_２３〜８ｎｍである。一方、ｘ−ｙ面に平行な面内の量子ドットＱＤ_ｊ−ｋ （ｋ＝１、２、３）の大きさは例えば〜１０ｎｍであり、その間隔は例えば〜５０ｎｍである。
【００２９】
量子ドットＱＤ_ｊ−ｋ の積層方向に沿ってのメモリセルｊのエネルギーバンド図を図３に示す。図３中のＥ_ｃ およびＥ_ｖ はそれぞれ伝導帯の底のエネルギーおよび価電子帯の頂上のエネルギーを示す（以下同様）。
【００３０】
この第１実施例による量子メモリにおいては、上述の構成に加えて、後述のように針状電極により外部電場が印加される側の主面とは反対側の主面、すなわちメモリセルアレーの第１段目の量子ドット側の主面に、導電性材料から成るバックゲートＢＧが設けられている。後に詳細に説明するように、このバックゲートＢＧは、針状電極により印加される外部電場を空間的に局所化するためのものであり、通常接地される。
【００３１】
次に、上述のように構成されたこの第１実施例による量子メモリの動作原理について説明する。ここで、後述のように、書き込み時や読み出し時には、書き込みや読み出しを行うべきメモリセルに単色光、具体的にはレーザー光を照射するが、このレーザー光は、量子ドットのバンド間の電子のエネルギー準位間隔（１ｅＶ程度）やサブバンド間の電子のエネルギー準位間隔（０．３ｅＶ程度）に対応する光子エネルギーを有する必要があるので、この程度の光子エネルギーを有するレーザー光のスポットサイズは数μｍ以上になり、必然的に、書き込みや読み出しを行うべきメモリセル以外に多数のメモリセルが含まれる広い領域に照射される。そこで、このレーザー光が照射された多数のメモリセルから特定のメモリセルを選択して書き込みや読み出しを行うために、走査型トンネル顕微鏡の走査針と同様な針状電極を用いてその特定のメモリセルに外部電場を印加する。
【００３２】
まず、この第１実施例による量子メモリに書き込みを行う場合には、図４に示すように、書き込みを行うべきメモリセルｊを含む領域にレーザー光Ｌを照射しておく。この状態においては、いずれのメモリセルにも外部電場が印加されていない。このレーザー光Ｌとしては、後述の針状電極ＮＥにより外部電場が印加されていないときの第２段目の量子ドットＱＤ_ｊ−２ における電子−正孔対生成エネルギーをＥ_ｅｈとしたとき、これより少し光子エネルギーの小さい（波長の長い）レーザー光を用いる。すなわち、レーザー光Ｌの光子エネルギーをｈν＝Ｅ_ｉｎとすると、Ｅ_ｉｎ＜Ｅ_ｅｈである。このとき、レーザー光Ｌの照射により量子ドットＱＤ_ｊ−２ に電子−正孔対は生成されず、光吸収は起こらない（図５）。
【００３３】
上述のように書き込みを行うべきメモリセルｊを含む領域にレーザー光Ｌを照射した状態において、図６に示すように、量子メモリに対して正の電圧が印加された針状電極ＮＥを、書き込みを行うべきメモリセルｊに接近させ、外部電場を印加する。このときのメモリセルｊのエネルギーバンド図は図７に示すようになる。このように外部電場が印加されたときには、シュタルク・シフトにより
ΔＥ＝Ｅ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−２）} （１５）
は減少する。そして、この外部電場の強さがΔＥ＝Ｅ_ｉｎとなる程度であれば、共鳴的にレーザー光Ｌの吸収が起こり、量子ドットＱＤ_ｊ−２ 内に電子−正孔対が生成される（図７）。このシュタルク・シフトは、量子ドットＱＤ_ｊ−２ の上下の量子ドットＱＤ_ｊ−１ 、ＱＤ_ｊ−３ の存在により、量子ドットＱＤ_ｊ−２ 単独の場合に比べて大きく、好都合である。
【００３４】
ｚ方向に印加された上述の外部電場によって、図８に示すように、上述のようにして量子ドットＱＤ_ｊ−２ 内に生成された電子−正孔対のうち電子は量子ドットＱＤ_ｊ−３ 内に、正孔は量子ドットＱＤ_ｊ−１ 内に速やかに移動する。そして、量子ドットＱＤ_ｊ−３ 内に移動した電子はよりエネルギーの低い基底状態のエネルギー準位Ｅ_０ ^{（ｊ−３）} に、量子ドットＱＤ_ｊ−１ 内に移動した正孔はよりエネルギーの低い基底状態のエネルギー準位Ｈ_０ ^{（ｊ−１）} にそれぞれ緩和し、空間的に互いに分離される。
【００３５】
この後、針状電極ＮＥをメモリセルｊから遠ざけて外部電場の印加をなくす。このとき、メモリセルｊ内の電子および正孔は互いに空間的に分離されていることから、これらの電子および正孔は再結合することなく、安定に保持される（図９）。この図９に示すように、量子ドットＱＤ_ｊ−３ 内に電子が入り、量子ドットＱＤ_ｊ−１ 内に正孔が入った状態をもって１ビットの記憶とする。
【００３６】
一方、レーザー光Ｌが照射された多数のメモリセルのうちメモリセルｊ以外のメモリセルでは、針状電極ＮＥにより印加される外部電場の強さが小さく、十分な大きさのシュタルク・シフトが得られないので、光吸収は起きず、したがってこれらのメモリセルにおいては電子−正孔対は生成されない。すなわち、メモリセルｊ内にのみ電子−正孔対が生成され、それによって１ビットの情報が記憶されることになる。
【００３７】
次に、この第１実施例による量子メモリの読み出しを行う場合について説明する。ここでは、メモリセルｊの量子ドットＱＤ_ｊ−３ の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−３）} に電子が入っており、量子ドットＱＤ_ｊ−１ の正孔の基底状態のエネルギー準位Ｈ_０ ^{（ｊ−１）} に正孔が入っているとする（図１０）。
【００３８】
この読み出し時には、図４に示すと同様に、読み出しを行うべきメモリセルｊを含む領域にレーザー光Ｌを照射しておく。この場合、このレーザー光Ｌとしては、その光子エネルギーｈνが、量子ドットＱＤ_ｊ−２ の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−２）} と第１励起状態のエネルギー準位Ｅ_１ ^{（ｊ−２）} との差
Ｅ_ｏｕｔ ＝Ｅ_１ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−２）} （１６）
に等しいものを用いる。このような光子エネルギーｈνがＥ_ｏｕｔ に等しいレーザー光Ｌがメモリセルｊに照射されたとき、メモリセルｊ内に電子が存在してもそれは量子ドットＱＤ_ｊ−３ 内に存在するので、光吸収は起こらない。そこで、図６に示すと同様に、書き込み時とは逆に量子メモリに対して負の電圧が印加された針状電極ＮＥを読み出しを行うべきメモリセルｊに接近させ、外部電場を印加する。このときのメモリセルｊのエネルギーバンド図を図１１に示す。
【００３９】
この外部電場の強さが、Ｅ_０ ^{（ｊ−３）} とＥ_０ ^{（ｊ−２）} とがほぼ一致するような強さであると、電子は共鳴的に第２段目の量子ドットＱＤ_ｊ−２ に移る確率を有し、このとき初めてｈν＝Ｅ_ｏｕｔ のレーザー光Ｌが吸収される。この場合、量子ドットＱＤ_ｊ−１ および量子ドットＱＤ_ｊ−２ の間にある障壁層としてのＡｌＧａＡｓ層１の幅Ｂ_１２と量子ドットＱＤ_ｊ−２ および量子ドットＱＤ_ｊ−３ の間にある障壁層としてのＡｌＧａＡｓ層１の幅Ｂ_２３とが互いに異なり、
Ｂ_１２＞Ｂ_２３ （１７）
であることから、量子ドットＱＤ_ｊ−３ から量子ドットＱＤ_ｊ−２ に移動した電子は量子ドットＱＤ_ｊ−１ まで移動することはない。また、量子ドットＱＤ_ｊ−１ 内の正孔は移動せず、その量子ドットＱＤ_ｊ−１ 内にとどまっている。この量子ドットＱＤ_ｊ−１ 内の正孔が移動しないのは、幅Ｂ_２３の障壁層としてのＡｌＧａＡｓ層１を電子がトンネルするために必要な時間に比べて、幅Ｂ_１２の障壁層としてのＡｌＧａＡｓ層１を正孔がトンネルするために必要な時間の方が圧倒的に大きいためであるが、それは、Ｂ_１２とＢ_２３との違いとともに、正孔の有効質量の方が電子の有効質量よりも大きいことにもよっている。
【００４０】
メモリセルｊ内に電子および正孔が存在しなければ、レーザー光Ｌを照射しても光吸収は起きないので、光吸収の有無によりメモリセルのビット情報の読み出しを行うことができることになる。
【００４１】
書き込み時と同様に、レーザー光Ｌが照射された多数のメモリセルのうちメモリセルｊ以外のメモリセルでは、針状電極ＮＥにより印加される外部電場の強さが小さく、そのメモリセル内に電子が存在するとしてもそれは第２段目の量子ドットに移動することができないので、光吸収はなく、メモリセルｊだけの情報を読み出すことができることがわかる。
【００４２】
次に、この第１実施例による量子メモリの初期化（または消去）を行う方法について説明する。まず、特定のメモリセルの初期化を行う方法としては、二つの方法がある。一つの方法は、初期化を行うべきメモリセルｊに、読み出し時に印加する電圧よりも大きい負の電圧が印加された針状電極ＮＥを接近させて外部電場を印加することによりそのメモリセルｊ内で電子−正孔再結合を起こさせる方法であり、もう一つの方法は、例えば読み出し時と同様な外部電場をより長時間印加することによりそのメモリセルｊ内で電子−正孔再結合を起こさせる方法である。なお、場合によっては、針状電極ＮＥにより交流電場を印加することにより特定のメモリセルの初期化を行うことも可能である。
【００４３】
また、全てのメモリセルの初期化を一括して行う方法としては、量子メモリの温度を高くし、フォノンの吸収により電子−正孔再結合を促進する方法がある。このときの量子メモリの温度Ｔの目安は、図１２に示すように、量子ドットＱＤ_ｊ−１ の正孔の基底状態のエネルギー準位Ｈ_０ ^{（ｊ−１）} にある正孔を量子ドットＱＤ_ｊ−２ の正孔の基底状態のエネルギー準位Ｈ_０ ^{（ｊ−２）} に、量子ドットＱＤ_ｊ−３ の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−３）} にある電子を量子ドットＱＤ_ｊ−２ の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−２）} にそれぞれ熱的に励起することができるような温度であり、具体的には、ボルツマン定数をｋ_Ｂ とすると、
［Ｈ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−１）} ］〜［Ｅ_０ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−３）} ］〜ｋ_Ｂ Ｔ （１８）
となる程度の温度である。
【００４４】
全てのメモリセルの初期化を一括して行うもう一つの方法は、（１８）式で与えられる光子エネルギーを有する単色光を量子メモリ全体に照射し、全てのメモリセルの第３段目の量子ドット内の電子および第１段目の量子ドット内の正孔を第２段目の量子ドット内に励起して、電子−正孔再結合を起こさせる方法である。
【００４５】
次に、上述のように構成されたこの第１実施例による量子メモリの製造方法について説明する。
【００４６】
まず、図１３に示すように、図示省略した化合物半導体基板（例えば、ＧａＡｓ基板）上に、例えば有機金属化学気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法により、十分に厚いＡｌＧａＡｓ層１ａ、厚さＷ_１ のＩｎＧａＡｓ層２、厚さＢ_１２のＡｌＧａＡｓ層１ｂ、厚さＷ_２ のＧａＡｓ層３、厚さＢ_２３のＡｌＧａＡｓ層１ｃ、厚さＷ_３ のＩｎＧａＡｓ層４および所定の厚さのＡｌＧａＡｓ層１ｄを順次エピタキシャル成長させる。ただし、バックゲートは、後述するその構造の種類に応じて、使用する化合物半導体基板自身により形成されるかまたはその化合物半導体基板上にあらかじめ形成されているものとする。ここで、現在のＭＯＣＶＤ法やＭＢＥ法によれば、Ｗ_１ 、Ｗ_２ 、Ｗ_３ 、Ｂ_１２、Ｂ_２３が（９）式および（１１）式を満たすように制御してエピタキシャル成長を行うことは容易である。また、ＩｎＧａＡｓ層２およびＩｎＧａＡｓ層４のＩｎ組成比やＡｌＧａＡｓ層１ａ、１ｂ、１ｃ、１ｄのＡｌ組成比を制御することにより、量子ドットＱＤ_ｊ−１ の量子井戸層となるＩｎＧａＡｓ層２の伝導帯におけるポテンシャル井戸の深さＶ_１ 、量子ドットＱＤ_ｊ−２ の量子井戸層となるＧａＡｓ層３の伝導帯におけるポテンシャル井戸の深さＶ_２ 、量子ドットＱＤ_ｊ−３ の量子井戸層となるＩｎＧａＡｓ層４の伝導帯におけるポテンシャル井戸の深さＶ_３ が（１０）式を満たすように制御してエピタキシャル成長を行うことができる。
【００４７】
次に、図１４に示すように、ＡｌＧａＡｓ層１ｄ上に電子ビームリソグラフィー法などによりメモリセルに対応した形状のレジストパターン５を形成する。
【００４８】
次に、このレジストパターン５をマスクとして、例えば反応性イオンエッチング（ＲＩＥ）法により、ＡｌＧａＡｓ層１ｄ、ＩｎＧａＡｓ層４、ＡｌＧａＡｓ層１ｃ、ＧａＡｓ層３およびＡｌＧａＡｓ層１ｂおよびＩｎＧａＡｓ層２を基板表面に対して垂直な方向に順次エッチングする。このエッチングは、ＩｎＧａＡｓ層２が互いに分離するようにオーバーエッチング気味に行う。これによって、図１５に示すように、ＩｎＧａＡｓ層２、ＡｌＧａＡｓ層１ｂ、ＧａＡｓ層３、ＡｌＧａＡｓ層１ｃ、ＩｎＧａＡｓ層４およびＡｌＧａＡｓ層１ｄが四角柱状にパターニングされる。
【００４９】
次に、レジストパターン５を除去した後、図１６に示すように、例えばＭＯＣＶＤ法により、基板表面に対して垂直な側壁上に成長が起きない条件でＡｌＧａＡｓ層１ｅをエピタキシャル成長させて、四角柱状のＩｎＧａＡｓ層２、ＡｌＧａＡｓ層１ｂ、ＧａＡｓ層３、ＡｌＧａＡｓ層１ｃ、ＩｎＧａＡｓ層４およびＡｌＧａＡｓ層１ｄの間の部分を埋める。ここで、ＡｌＧａＡｓ層１ａ、１ｂ、１ｃ、１ｄ、１ｅの全体が図２に示すＡｌＧａＡｓ層１に対応する。
以上のようにして、図２に示す量子メモリが完成される。
【００５０】
ところで、この第１実施例においては、書き込み時や読み出し時に、書き込みや読み出しを行うべきメモリセルを含む領域に所定の光子エネルギーを有するレーザー光Ｌを照射しながら、針状電極ＮＥによりそのメモリセルに外部電場を印加している。そして、この外部電場の印加によって、メモリセルの量子ドットの内部量子状態が変化し、レーザー光Ｌを共鳴的に吸収することができるようになり、書き込みや読み出しを行うことができる。図１７に示す光吸収強度曲線において、この共鳴吸収が起こる光エネルギーを、外部電場を印加したときの量子メモリの表面電位φの関数でＥ（φ）と書く。また、この光吸収強度曲線についての半値幅をΔＷとする。
【００５１】
いま、バックゲートＢＧがない場合を考えると、通常の走査型トンネル顕微鏡の走査針と同様な針状電極ＮＥにより外部電場を印加したときの空間電位分布は図１８に示すようになっている。この場合、金属などの材料により形成されている針状電極ＮＥの外部は真空であり、その誘電率は小さい。この結果、針状電極ＮＥにより量子メモリに印加される外部電場はかなり広がっている。このときの量子メモリの表面の電位分布φ（ｘ）は図１９に示すようになめらかな変化をしている。したがって、針状電極ＮＥ直下のメモリセルｊでのみ共鳴吸収を起こさせ、隣接するメモリセルでは吸収を起こさせないようにするためには、メモリセル間の間隔を十分に大きくしなければならない。すなわち、メモリセルｊの位置座標をｘ_ｊ 、隣接するメモリセルｊ−１のそれをｘ_ｊ−１ とすると、
Ｅ（φ（ｘ_ｊ−１ ））＜Ｅ（φ（ｘ_ｊ ））−ΔＷ （１９）
または
Ｅ（φ（ｘ_ｊ ））＋ΔＷ＜Ｅ（φ（ｘ_ｊ−１ ）） （２０）
が成立しないと、メモリセルｊと隣接するメモリセルｊ−１とを区別することができない。
【００５２】
上述のようにメモリセル間の間隔を十分に大きくしなければならないことは、量子メモリの集積度の向上を図る上で好ましくない。この問題は、この第１実施例による量子メモリにおけるように、針状電極ＮＥにより外部電場が印加される側の主面と反対側の主面にバックゲートＢＧを設けることにより解決することができる。
【００５３】
すなわち、このバックゲートＢＧを設けると、針状電極ＮＥによって印加された外部電場はバックゲートＢＧ内の電荷によってスクリーニングされ、量子メモリ内ではこの外部電場は狭い領域に閉じ込められる。この結果、量子メモリの表面に針状電極ＮＥを接近させたときにこの針状電極ＮＥによって印加される外部電場は図２０に示すように局所化される。
【００５４】
このスクリーニングについてもう少し詳しく説明すると次の通りである。一般に、真空を含め、誘電体中では、クーロン力の逆二乗則は変わらないが、自由に動ける電荷があると、外部電場が印加されたときにその電荷が外部電場を打ち消すように移動することによって、スクリーニングが起こる。すなわち、導体（ここではバックゲート）の外部にある電荷によって、導体内に誘導電荷が生じ、クーロン・ポテンシャルの距離に対する減衰率が大きくなるのである。図２１に示すように、最も単純な導体平板と単一電荷（ｑ）とから成る系の場合、導体表面付近の外部電場は、（ｒ^２ ＋ａ^２ ）^−３／２〜ｒ^−３（ｒ→∞）で変化し、導体のない場合の（ｒ^２ ＋ａ^２ ）^−１〜ｒ^−２（ｒ→∞）に比べて、減衰の次数は１次高いことがわかる。この減衰がバックゲートによって引き起こされ、この電位変化に引きずられて誘電体部分の電場も局所化するのである。
【００５５】
次に、上述のバックゲートを有する量子メモリの具体例について説明する。
【００５６】
図２２に示す第１の例においては、量子メモリを製造する際の基板としてｎ型ＧａＡｓ基板１１を用い、このｎ型ＧａＡｓ基板１１上に図２に示すと同様な三段の量子ドットアレーを形成する。このｎ型ＧａＡｓ基板１１の裏面にはこのｎ型ＧａＡｓ基板１１とオーミック接触するように電極１２を形成する。そして、この電極１２を接地し、ｎ型ＧａＡｓ基板１１を接地する。この場合、ｎ型ＧａＡｓ基板１１がバックゲートとなり、ＡｌＧａＡｓ層１がこのバックゲートと量子ドットアレーとを分離する層となる。
【００５７】
図２３に示す第２の例においては、量子メモリを製造する際の基板として半絶縁性ＧａＡｓ基板１３を用い、この半絶縁性ＧａＡｓ基板１３上にｎ型ＧａＡｓ層１４をエピタキシャル成長させた後、このｎ型ＧａＡｓ層１４上に図２に示すと同様な三段の量子ドットアレーを形成する。この後、量子ドットアレーの一部をエッチング除去してその部分にｎ型ＧａＡｓ層１４を露出させ、この露出したｎ型ＧａＡｓ層１４上に電極１２を形成する。そして、この電極１２を接地し、ｎ型ＧａＡｓ層１４を接地する。この場合、ｎ型ＧａＡｓ層１３がバックゲートとなる。
【００５８】
図２４に示す第３の例においては、量子メモリを製造する際の基板として半絶縁性ＧａＡｓ基板１３を用い、この半絶縁性ＧａＡｓ基板１３上にｎ型ＡｌＧａＡｓ層１５およびｉ型ＧａＡｓ層１６を順次エピタキシャル成長させた後、ｉ型ＧａＡｓ層１６上に図２に示すと同様な三段の量子ドットアレーを形成する。この後、量子ドットアレーの一部をエッチング除去してその部分にｉ型ＧａＡｓ層１６を露出させ、この露出したｉ型ＧａＡｓ層１６上に電極１２を形成する。そして、この電極１２を接地する。この場合、ｎ型ＡｌＧａＡｓ層１５とｉ型ＧａＡｓ層１６とのヘテロ接合の界面におけるｉ型ＧａＡｓ層１６中にｎ型ＡｌＧａＡｓ層１５から電子が供給され、二次元電子ガス（２ＤＥＧ）が形成される。それによって、このｉ型ＧａＡｓ層１６と電極１２とがオーミック接触する。この場合、この２ＤＥＧが存在するｉ型ＧａＡｓ層１６がバックゲートとなる。
【００５９】
以上のように、この第１実施例による量子メモリによれば、各メモリセルの大きさが１０ｎｍ×１０ｎｍ程度であり、メモリセル間の間隔も５０ｎｍ程度以下とすることができるので、メモリセル１個当たりの実効的な占有面積、言い換えれば１ビット当たり必要な面積は５０ｎｍ×５０ｎｍ＝２５×１０^−１６ ｍ^２ 程度以下と、従来の半導体メモリに比べて極めて小さくすることができる。したがって、例えばメモリセルアレーのサイズが６ｍｍ×６ｍｍであるとすれば、この量子メモリは、１６ギガ・ビット以上もの情報を記憶することができる。また、この量子メモリにおいては、１ビット当たり単一の電子−正孔対しか使用しないので、極めて低消費電力である。
【００６０】
次に、この発明の第２実施例による量子メモリについて説明する。
この第２実施例による量子メモリの全体構成は図１に示すと同様である。
図２５はこの第２実施例による量子メモリを示す斜視図であり、メモリセルアレーの一部を示したものである。
【００６１】
図２５において、符号２１は障壁層としてのＡｌＧａＡｓ層を示す。この場合には、ｘ−ｙ面に平行な第１の面内に量子井戸層としての箱状のＧａＡｓ層２２が所定の配列パターンでアレー状に配列され、ｘ−ｙ面に平行な第２の面内に量子井戸層としての箱状のＧａＡｓ層２３がその下段のＧａＡｓ層２２に対応してアレー状に配列され、ｘ−ｙ面に平行な第３の面内に量子井戸層としての箱状のＧａＡｓ層２４がその下段のＧａＡｓ層２３およびＧａＡｓ層２２に対応してアレー状に配列されている。これらのＧａＡｓ層２２、ＧａＡｓ層２３およびＧａＡｓ層２４は、障壁層としてのＡｌＧａＡｓ層２１に埋め込まれている。
【００６２】
この場合、量子井戸層としてのＧａＡｓ層２２が障壁層としてのＡｌＧａＡｓ層２１で囲まれた構造により図２５中下段、すなわち第１段目の量子ドットが形成され、量子井戸層としてのＧａＡｓ層２３が障壁層としてのＡｌＧａＡｓ層２１で囲まれた構造により図２５中中段、すなわち第２段目の量子ドットが形成され、量子井戸層としてのＧａＡｓ層２４が障壁層としてのＡｌＧａＡｓ層２１で囲まれた構造により図２５中上段、すなわち第３段目の量子ドットが形成されている。そして、ｚ方向に順次積層されたこれらの第１段目の量子ドット、第２段目の量子ドットおよび第３段目の量子ドットにより一つのメモリセルが構成されている。ここでは、第１実施例と同様に、メモリセルｊを構成する第１段目の量子ドットをＱＤ_ｊ−１ 、第２段目の量子ドットをＱＤ_ｊ−２ 、第３段目の量子ドットをＱＤ_ｊ−３ と書く。
【００６３】
すなわち、第１実施例による量子メモリにおいては、メモリセルｊの第１段目の量子ドットＱＤ_ｊ−１ および第３段目の量子ドットＱＤ_ｊ−３ はＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合により構成され、第２段目の量子ドットＱＤ_ｊ−２ はＡｌＧａＡｓ／ＧａＡｓヘテロ接合により構成されているのに対して、この第２実施例による量子メモリにおいては、メモリセルｊの第１段目の量子ドットＱＤ_ｊ−１ 、第２段目の量子ドットＱＤ_ｊ−２ および第３段目の量子ドットＱＤ_ｊ−３ ともただ一種類のＡｌＧａＡｓ／ＧａＡｓヘテロ接合により構成されている。
【００６４】
いま、第１実施例と同様に、量子ドットＱＤ_ｊ−１ の量子井戸層としてのＧａＡｓ層２２のｚ方向の幅をＷ_１ 、量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層２３のｚ方向の幅をＷ_２ 、量子ドットＱＤ_ｊ−３ の量子井戸層としてのＧａＡｓ層２４のｚ方向の幅をＷ_３ とし、量子ドットＱＤ_ｊ−１ の量子井戸層としてのＧａＡｓ層２２の伝導帯におけるポテンシャル井戸の深さをＶ_１ 、量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層２３の伝導帯におけるポテンシャル井戸の深さをＶ_２ 、量子ドットＱＤ_ｊ−３ の量子井戸層としてのＧａＡｓ層２４の伝導帯におけるポテンシャル井戸の深さをＶ_３ とする。また、量子ドットＱＤ_ｊ−１ の量子井戸層としてのＧａＡｓ層２２および量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層２３の間にある障壁層としてのＡｌＧａＡｓ層２１のｚ方向の幅をＢ_１２、量子ドットＱＤ_ｊ−２ の量子井戸層としてのＧａＡｓ層２３および量子ドットＱＤ_ｊ−３ の量子井戸層としてのＧａＡｓ層２４の間にある障壁層としてのＡｌＧａＡｓ層２１のｚ方向の幅をＢ_２３とする。さらに、量子ドットＱＤ_ｊ−ｋ （ｋ＝１、２、３）の電子の基底状態のエネルギー準位および第１励起状態のエネルギー準位をそれぞれＥ_０ ^{（ｊ−ｋ）} およびＥ_１ ^{（ｊ−ｋ）} と書き、量子ドットＱＤ_ｊ−ｋ （ｋ＝１、２、３）の正孔の基底状態のエネルギー準位および第１励起状態のエネルギー準位をそれぞれＨ_０ ^{（ｊ−ｋ）} およびＨ_１ ^{（ｊ−ｋ）} と書く。
【００６５】
さて、この第２実施例による量子メモリにおいては、メモリセルｊを構成する量子ドットＱＤ_ｊ−１ 、ＱＤ_ｊ−２ およびＱＤ_ｊ−３ は下記の式を満たすように設計されている。
Ｂ_１２＞Ｂ_２３ （２１）
Ｅ_０ ^{（ｊ−１）} 〜Ｅ_０ ^{（ｊ−３）} ＜Ｅ_０ ^{（ｊ−２）} （２２）
ここで、（２２）式の条件は、
Ｗ_２ ＜Ｗ_１ 〜Ｗ_３ （２３）
とすることによって実現することが可能である。
【００６６】
これらの条件は、第１実施例による量子メモリの条件（（９）〜（１４）式）に比べて単純になっている。特に、Ｖ_２ ＜Ｖ_１ 〜Ｖ_３ （（１０）式）の条件が不要であることから、
Ｖ_１ ＝Ｖ_２ ＝Ｖ_３ （２４）
でもよく、上述のように量子ドットＱＤ_ｊ−ｋ の量子井戸層の材料をいずれもＧａＡｓ層とすることができるのである。
【００６７】
Ｗ_１ 、Ｗ_２ 、Ｗ_３ 、Ｂ_１２、Ｂ_２３などの値の一例を挙げると、Ｗ_１ 〜１０ｎｍ、Ｗ_２ 〜５ｎｍ、Ｗ_３ 〜１０ｎｍ、Ｂ_１２ 〜（１０〜１５）ｎｍ、Ｂ_２３〜５ｎｍである。一方、ｘ−ｙ面に平行な面内の量子ドットＱＤ_ｊ−ｋ （ｋ＝１、２、３）の大きさは例えば〜１０ｎｍであり、その間隔は例えば〜５０ｎｍである。
【００６８】
量子ドットＱＤ_ｊ−ｋ の積層方向に沿ってのメモリセルｊのエネルギーバンド図を図２６に示す。
【００６９】
この第２実施例による量子メモリにおいては、第１実施例による量子メモリと同様に、上述の構成に加えて、後述のように針状電極により外部電場が印加される側の主面とは反対側の主面、すなわちメモリセルアレーの第１段目の量子ドット側の主面に、導電性材料から成るバックゲートＢＧが設けられている。このバックゲートＢＧは通常、接地される。このバックゲートＢＧの具体的な構造は、図２２、図２３および図２４に示すと同様である。
【００７０】
次に、上述のように構成されたこの第２実施例による量子メモリの動作原理について説明する。
【００７１】
まず、この第２実施例による量子メモリに書き込みを行う場合には、図４に示すと同様に、書き込みを行うべきメモリセルｊを含む領域にレーザー光Ｌを照射しておく。この状態においては、いずれのメモリセルにも外部電場が印加されていない。レーザー光Ｌとしては、針状電極ＮＥにより外部電場が印加されていないときの第２段目の量子ドットＱＤ_ｊ−２ における電子−正孔対生成エネルギーをＥ_ｅｈとしたとき、これより少し光子エネルギーの小さい（波長の長い）レーザー光を用いる。すなわち、レーザー光Ｌの光子エネルギーをｈν＝Ｅ_ｉｎとすると、Ｅ_ｉｎ＜Ｅ_ｅｈである。このとき、レーザー光Ｌの照射により量子ドットＱＤ_ｊ−２ 内に電子−正孔対は生成されず、光吸収は起こらない（図２７）。
【００７２】
上述のように書き込みを行うべきメモリセルｊを含む領域にレーザー光Ｌを照射した状態において、図６に示すと同様に、量子メモリに対して正の電圧が印加された針状電極ＮＥを、書き込みを行うべきメモリセルｊに接近させ、外部電場を印加する。このときのメモリセルｊのエネルギーバンド図を図２８に示す。このように外部電場が印加されたときには、シュタルク・シフトにより
ΔＥ＝Ｅ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−２）} （２５）
は減少する。そして、この外部電場の強さがΔＥ＝Ｅ_ｉｎとなる程度であれば、共鳴的にレーザー光Ｌの吸収が起こり、量子ドットＱＤ_ｊ−２ 内に電子−正孔対が生成される（図２８）。このシュタルク・シフトは、量子ドットＱＤ_ｊ−２ の上下の量子ドットＱＤ_ｊ−１ 、ＱＤ_ｊ−３ の存在により、量子ドットＱＤ_ｊ−２ 単独の場合に比べて大きく、好都合である。
【００７３】
ｚ方向に印加された上述の外部電場によって、図２９に示すように、上述のようにして量子ドットＱＤ_ｊ−２ 内に生成された電子−正孔対のうち電子は量子ドットＱＤ_ｊ−３ 内に、正孔は量子ドットＱＤ_ｊ−１ 内に速やかに移動する。そして、量子ドットＱＤ_ｊ−３ 内に移動した電子はよりエネルギーの低い基底状態のエネルギー準位Ｅ_０ ^{（ｊ−３）} に、量子ドットＱＤ_ｊ−１ 内に移動した正孔はよりエネルギーの低い基底状態のエネルギー準位Ｈ_０ ^{（ｊ−１）} にそれぞれ緩和し、空間的に互いに分離される。
【００７４】
この後、針状電極ＮＥをメモリセルｊから遠ざけて外部電場の印加をなくす。このとき、メモリセルｊ内の電子および正孔は互いに空間的に分離されていることから、これらの電子および正孔は再結合することなく、安定に保持される（図３０）。この場合、第１実施例と同様に、この図３０に示すように、量子ドットＱＤ_ｊ−３ 内に電子が入り、量子ドットＱＤ_ｊ−１ 内に正孔が入った状態をもって１ビットの記憶とする。
【００７５】
一方、レーザー光Ｌが照射された多数のメモリセルのうちメモリセルｊ以外のメモリセルでは、針状電極ＮＥにより印加される外部電場の強さが小さく、十分な大きさのシュタルク・シフトが得られないので、光吸収は起きず、したがってこれらのメモリセルにおいては電子−正孔対は生成されない。すなわち、メモリセルｊ内にのみ電子−正孔対が生成され、それによって１ビットの情報が記憶される。
【００７６】
次に、この第２実施例による量子メモリの読み出しを行う場合について説明する。
いま、メモリセルｊの第２段目の量子ドットＱＤ_ｊ−２ および第３段目の量子ドットＱＤ_ｊ−３ がそれぞれ単独に存在していたとするときの電子の基底状態およびそのエネルギーをそれぞれ｜ψ_０ ^{（ｊ−ｋ）} 〉およびε_０ ^{（ｊ−ｋ）} （ｋ＝２、３）と書くと、
ε_０ ^{（ｊ−２）} ＞ε_０ ^{（ｊ−３）} （２６）
である。
【００７７】
この第２実施例による量子メモリにおいては、二つの量子ドットＱＤ_ｊ−２ および量子ドットＱＤ_ｊ−３ は互いに結合しており、それらの間の障壁の幅Ｂ_２３は小さいが、エネルギーε_０ ^{（ｊ−２）} およびε_０ ^{（ｊ−３）} が違うので、状態｜ψ_０ ^{（ｊ−２）} 〉および｜ψ_０ ^{（ｊ−３）} 〉はあまり混じり合わない。したがって、この結合量子ドット系の電子の基底状態｜Ψ_０ ^（ｊ） 〉および第１励起状態｜Ψ_１ ^（ｊ） 〉は、
｜Ψ_０ ^（ｊ） 〉〜｜ψ_０ ^{（ｊ−３）} 〉 （２７）
｜Ψ_１ ^（ｊ） 〉〜｜ψ_０ ^{（ｊ−２）} 〉 （２８）
である。これらの基底状態｜Ψ_０ ^（ｊ） 〉および第１励起状態｜Ψ_１ ^（ｊ） 〉の波動関数を図２６と同様な図３１に対応して示すと、それぞれ図３２および図３３のようになる。図３２および図３３に示すように、これらの状態｜Ψ_０ ^（ｊ） 〉および｜ψ_０ ^{（ｊ−３）} 〉は空間的に互いに分離されているので、もし光が入射してもそれを吸収する確率は非常に小さい。
【００７８】
さて、この結合量子ドット系に外部電場を印加すると、メモリセルｊのエネルギーバンド図は図３４に示すようになる。この外部電場の印加によって量子状態は変化し、それぞれ単独で存在しているとしたときの量子ドットＱＤ_ｊ−２ および量子ドットＱＤ_ｊ−３ のエネルギー準位が互いに近づくと、共鳴的に両状態が混じり合う。このときのこの結合量子ドット系の量子状態は、
｜Ψ_０ ^（ｊ） 〉〜［｜ψ_０ ^{（ｊ−２）} 〉＋｜ψ_０ ^{（ｊ−３）} 〉］ （２９）
｜Ψ_１ ^（ｊ） 〉〜［｜ψ_０ ^{（ｊ−２）} 〉−｜ψ_０ ^{（ｊ−３）} 〉］ （３０）
のようになり、結合状態｜Ψ_０ ^（ｊ） 〉と反結合状態｜Ψ_１ ^（ｊ） 〉とに分裂する。このときのエネルギーの分裂幅を２ΔＥと書く。これらの結合状態｜Ψ_０ ^（ｊ） 〉および反結合状態｜Ψ_１ ^（ｊ） 〉の波動関数を図３４に対応して示すと、それぞれ図３５および図３６に示すようになる。図３５および図３６からわかるように、これらの二状態は空間的に互いに大きく重なっており、光入射に対してその吸収確率は大きい。
【００７９】
したがって、例えば、走査型トンネル顕微鏡で用いられる走査針と同様な針状電極によって特定のメモリセルのみに外部電場を印加することにより、その印加されたメモリセル内に電子が存在するときにのみエネルギー２ΔＥの光吸収が起こり、それ以外のときには光吸収が起こり得ないことになる。
【００８０】
以上の原理を利用して、メモリセルに記憶された１ビットの情報を読み出す方法について説明する。まず、図４に示すと同様にして、読み出しを行うべきメモリセルｊを含む領域に、２ΔＥ＝ｈνの光子エネルギーを有するレーザー光Ｌを照射しておく。上述のように、このメモリセルｊに外部電場が印加されていないとき（図３７）には、光吸収は起こり得ない。次に、図６に示すと同様に、量子メモリに対して負の電圧が印加された針状電極ＮＥを、読み出しを行うべきメモリセルｊに接近させる。このとき、メモリセルｊのエネルギーバンド図は図３８に示すようになる。ここで、もしそのメモリセルｊの量子ドットＱＤ_ｊ−３ 内に電子が存在するときには、共鳴的にレーザー光Ｌの吸収が起こる。一方、そのメモリセルｊに電子が存在しないならば光吸収は起こらない。したがって、この光吸収の有無によりメモリセルｊの情報を読み出すことができる。
【００８１】
メモリセルｊの量子ドットＱＤ_ｊ−３ 内に電子が存在する場合、同時にその量子ドットＱＤ_ｊ−１ 内に正孔が存在している。量子ドットＱＤ_ｊ−１ および量子ドットＱＤ_ｊ−２ の間の障壁層の幅Ｂ_１２と量子ドットＱＤ_ｊ−２ および量子ドットＱＤ_ｊ−３ の間の障壁層の幅Ｂ_２３とが互いに異なり、
Ｂ_１２＞Ｂ_２３ （３１）
であるので、量子ドットＱＤ_ｊ−１ 内の正孔は量子ドットＱＤ_ｊ−２ の状態と共鳴もしないし、トンネル障壁の幅Ｂ_１２が大きいので、量子ドットＱＤ_ｊ−１ および量子ドットＱＤ_ｊ−２ 間の結合の強さも小さい。このため、量子ドットＱＤ_ｊ−１ 内の正孔は量子ドットＱＤ_ｊ−２ に移動せず、量子ドットＱＤ_ｊ−１ 内にとどまっている。また、同様の理由で、量子ドットＱＤ_ｊ−３ 内の電子は量子ドットＱＤ_ｊ−１ に移動することもない。幅Ｂ_２３の障壁を介する電子状態の結合に比べて幅Ｂ_１２の障壁を介する正孔状態の結合の方が圧倒的に強いのは、Ｂ_１２とＢ_２３との違いとともに、正孔の有効質量が電子のそれよりも大きいことにもよっている。
【００８２】
書き込み時と同様に、レーザー光Ｌが照射された多数のメモリセルのうちメモリセルｊ以外のメモリセルでは、針状電極Ｅにより印加される外部電場の強さが小さく、そのメモリセル内に電子が存在するとしてもそれは第２段目の量子ドットに移動することができないので、光吸収はなく、したがってメモリセルｊだけの情報を読み出すことができる。
【００８３】
次に、この第２実施例による量子メモリの初期化（または消去）を行う方法について説明する。まず、特定のメモリセルの初期化を行う方法としては、二つの方法がある。一つの方法は、初期化を行うべきメモリセルｊに、読み出し時に印加する電圧よりも大きい負の電圧が印加された針状電極ＮＥを接近させて外部電場を印加することによりそのメモリセル内で電子−正孔再結合を起こさせる方法であり、もう一つの方法は、例えば読み出し時と同様な外部電場をより長時間印加することにより電子−正孔再結合を起こさせる方法である。
【００８４】
また、全てのメモリセルの初期化を一括して行う方法としては、量子メモリの温度を高くし、フォノンの吸収により電子−正孔再結合を促進する方法がある。このときの量子メモリの温度Ｔの目安は、図３９に示すように、量子ドットＱＤ_ｊ−１ の正孔の基底状態のエネルギー準位Ｈ_０ ^{（ｊ−１）} にある正孔を量子ドットＱＤ_ｊ−２ の正孔の基底状態のエネルギー準位Ｈ_０ ^{（ｊ−２）} に、量子ドットＱＤ_ｊ−３ の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−３）} にある電子を量子ドットＱＤ_ｊ−２ の電子の基底状態のエネルギー準位Ｅ_０ ^{（ｊ−２）} にそれぞれ熱的に励起することができるような温度であり、具体的には、
［Ｈ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−１）} ］〜［Ｅ_０ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−３）} ］〜ｋ_Ｂ Ｔ （３２）
となる程度の温度である。
【００８５】
全てのメモリセルの初期化を一括して行うもう一つの方法は、（３２）式で与えられる光子エネルギーを有する単色光を量子メモリ全体に照射し、全てのメモリセルの第３段目の量子ドット内の電子および第１段目の量子ドット内の正孔を第２段目の量子ドット内に励起して、電子−正孔再結合を起こさせる方法である。
次に、上述のように構成されたこの第２実施例による量子メモリの製造方法について説明する。
【００８６】
まず、図４０に示すように、図示省略した化合物半導体基板（例えば、ＧａＡｓ基板）上に、例えばＭＯＣＶＤ法やＭＢＥ法により、十分に厚いＡｌＧａＡｓ層２１ａ、厚さＷ_１ のＧａＡｓ層２２、厚さＢ_１２のＡｌＧａＡｓ層２１ｂ、厚さＷ_２ のＧａＡｓ層２３、厚さＢ_２３のＡｌＧａＡｓ層２１ｃ、厚さＷ_３ のＧａＡｓ層２４および所定の厚さのＡｌＧａＡｓ層２１ｄを順次エピタキシャル成長させる。ただし、第１実施例と同様に、バックゲートは、その構造の種類に応じて、使用する化合物半導体基板自身により形成されるかまたはその化合物半導体基板上にあらかじめ形成されているものとする。
【００８７】
次に、図４１に示すように、ＡｌＧａＡｓ層２１ｄ上に電子ビームリソグラフィー法などによりメモリセルに対応した形状のレジストパターン２５を形成する。
【００８８】
次に、このレジストパターン２５をマスクとして、例えばＲＩＥ法により、ＡｌＧａＡｓ層２１ｄ、ＧａＡｓ層２４、ＡｌＧａＡｓ層２１ｃ、ＧａＡｓ層２３、ＡｌＧａＡｓ層２１ｂおよびＧａＡｓ層２２を基板表面に対して垂直な方向に順次エッチングする。このエッチングは、ＧａＡｓ層２２が互いに分離するようにオーバーエッチング気味に行う。このようにして、図４２に示すように、ＧａＡｓ層２２、ＡｌＧａＡｓ層２１ｂ、ＧａＡｓ層２３、ＡｌＧａＡｓ層２１ｃ、ＧａＡｓ層２４およびＡｌＧａＡｓ層２１ｄが四角柱状にパターニングされる。
【００８９】
次に、レジストパターン２５を除去した後、図４３に示すように、ＭＯＣＶＤ法やＭＢＥ法により、基板表面に対して垂直な側壁上に成長が起きない条件でＡｌＧａＡｓ層２１ｅをエピタキシャル成長させて、四角柱状のＧａＡｓ層２２、ＡｌＧａＡｓ層２１ｂ、ＧａＡｓ層２３、ＡｌＧａＡｓ層２１ｃ、ＧａＡｓ層２４およびＡｌＧａＡｓ層２１ｄの間の部分を埋める。ここで、ＡｌＧａＡｓ層２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅの全体が図２５に示すＡｌＧａＡｓ層２１に対応する。
以上のようにして、図２５に示す量子メモリが完成される。
【００９０】
以上のように、この第２実施例による量子メモリによれば、各メモリセルの大きさが１０ｎｍ×１０ｎｍ程度であり、メモリセル間の間隔も５０ｎｍ程度以下とすることができるので、１ビット当たり必要な面積は５０ｎｍ×５０ｎｍ＝２５×１０^−１６ ｍ^２ 程度以下と極めて小さくすることができる。したがって、例えばメモリセルアレーのサイズが６ｍｍ×６ｍｍであるとすれば、この量子メモリは、１６ギガ・ビット以上もの情報を記憶することができる。また、この量子メモリにおいては、１ビット当たり単一の電子−正孔対しか使用しないので、極めて低消費電力である。
【００９１】
また、この第２実施例によれば、第１実施例と同様な上記利点に加えて、ＡｌＧａＡｓ／ＧａＡｓヘテロ接合のみで量子メモリを構成することができるので、構造が単純であり、製造も簡単であるという利点もある。
【００９２】
針状電極ＮＥにより印加される外部電場を空間的に局所化するためには、上述のようなバックゲートＢＧを設けることのほかに、次のような構造の針状電極ＮＥを使用することも有効である。そこで、次に、外部電場の空間的な局所化が可能な針状電極ＮＥについて説明する。
【００９３】
図４４はその針状電極ＮＥを示す。図４４に示すように、この針状電極ＮＥにおいては、円柱状の導電体から成る中心電極３１の周囲が絶縁体３２で覆われ、この絶縁体３２の周囲に金属などの導電体から成る外部電極３３が設けられている。ここで、中心電極３１の直径は例えば〜１０ｎｍである。中心電極３１の材料としてはＩｎＡｓやＷなどが用いられ、絶縁体３２の材料としてはＳｉＯ_２ などが用いられ、外部電極３３の材料としてはＡｌなどが用いられる。
【００９４】
この図４４に示す針状電極ＮＥの外部電極３３を接地して電位０とすれば、中心電極３１に所定の電圧を印加したときのこの針状電極ＮＥの先端部の周囲の電位分布は図４５に示すようになり、この針状電極ＮＥにより印加される外部電場は空間的に局所化される。したがって、この針状電極ＮＥを用いて量子メモリのメモリセルに外部電場を印加するときに量子メモリの表面に印加される電場も局所化される（図４６）。このため、隣接するメモリセル間の間隔を小さくすることができ、その分だけメモリセルの高集積密度化を図ることができる。
【００９５】
図４４および図４５に示す針状電極ＮＥは、例えば次のような方法により製造することができる。
まず、図４７に示すように、ＩｎＡｓ基板４１上に、形成すべき中心電極３１と同一の直径、具体的には例えば〜１０ｎｍの直径を有する円形のレジストパターン４２を形成する。
【００９６】
次に、図４８に示すように、このレジストパターン４２をマスクとしてＩｎＡｓ基板４１を例えばＲＩＥ法により基板表面に対して垂直方向に所定深さエッチングし、ＩｎＡｓから成る円柱状の中心電極３１を形成する。ここで、ＩｎＡｓは表面空乏化が起きないので、〜１０ｎｍ程度の直径にパターニングしても導電性は失われない。
【００９７】
次に、図４９に示すように、例えばＣＶＤ法などにより例えばＳｉＯ_２ 膜４３を全面に形成した後、引き続いて例えばＡｌ膜４４を真空蒸着法などにより全面に形成する。
【００９８】
次に、図５０に示すように、例えば有機レジスト４５を厚く塗布して表面を平坦化した後、少なくとも中心電極３１の先端部が露出する深さまで、例えばＲＩＥ法により基板表面に対して垂直方向にエッチバックする。このエッチバック後の状態を図５１に示す。
【００９９】
この後、不要な有機レジスト４５を除去し、図５２に示すように、目的とする針状電極ＮＥを完成させる。
【０１００】
すでに述べたように、この針状電極ＮＥの使用時には、外部電極としてのＡｌ膜４４を接地し、ＩｎＡｓ基板４１に所定の電圧を印加する。
図４４に示す針状電極ＮＥは、次のような方法によっても製造することができる。
【０１０１】
すなわち、ＩｎＡｓ基板４１の代わりに例えばＳｉ基板を用い、このＳｉ基板上にその表面に対して垂直方向に例えばＷを円柱の棒状に選択成長させ、これを中心電極とする。このＷの選択成長は、具体的には、真空排気された所定の成長室内にＳｉ基板を入れた後、成長室内に例えばＷＦ_６ ガスを導入し、Ｓｉ基板表面にビーム径を十分に細く絞った電子ビームを照射することによりＷＦ_６ の分解を起こさせ、ビーム照射部のＳｉ基板表面にＷを堆積させることにより行う。その後、図４９〜図５１に示すと同様に工程を進め、目的とする針状電極ＮＥを完成させる。
【０１０２】
以上、この発明の実施例について具体的に説明したが、この発明は、上述の実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【０１０３】
例えば、上述の第１実施例および第２実施例においては、量子ドットがＡｌＧａＡｓ／ＧａＡｓヘテロ接合またはＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合により形成されているが、タイプＩＩのヘテロ接合超格子であるＡｌＳｂ／ＩｎＡｓヘテロ接合、ＧａＳｂ／ＩｎＡｓヘテロ接合またはＡｌＳｂ／ＧａＳｂヘテロ接合によって量子ドットを形成してもよい。参考のため、ＡｌＳｂ／ＩｎＡｓヘテロ接合およびＧａＳｂ／ＩｎＡｓヘテロ接合のエネルギーバンド図をそれぞれ図５３および図５４に示す。
【０１０４】
【発明の効果】
以上説明したように、この発明による量子メモリによれば、従来の半導体メモリと全く異なり、順次積層された第１の量子箱、第２の量子箱および第３の量子箱によりメモリセルが構成され、書き込みや読み出しはレーザー光などの光照射と針状電極などによる外部電場の印加とを併用して行うことができる。この量子メモリによれば、従来の半導体メモリで必要であった配線が不要となるばかりでなく、メモリセルの大きさも極めて小さくすることができるので、超高集積度を達成することができる。
【０１０５】
また、この発明による針状電極によれば、この針状電極により印加される外部電場を空間的に局所化することができるので、量子メモリのメモリセル間の間隔を小さくすることができ、その分だけメモリセルの高集積密度化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例による量子メモリを概念的に示す略線図である。
【図２】この発明の第１実施例による量子メモリを示す斜視図である。
【図３】この発明の第１実施例による量子メモリのエネルギーバンド図である。
【図４】この発明の第１実施例による量子メモリに書き込みを行う方法を説明するための斜視図である。
【図５】この発明の第１実施例による量子メモリに書き込みを行う方法を説明するためのエネルギーバンド図である。
【図６】この発明の第１実施例による量子メモリに書き込みを行う方法を説明するための斜視図である。
【図７】この発明の第１実施例による量子メモリに書き込みを行う方法を説明するためのエネルギーバンド図である。
【図８】この発明の第１実施例による量子メモリに書き込みを行う方法を説明するためのエネルギーバンド図である。
【図９】この発明の第１実施例による量子メモリに書き込みを行った後のエネルギーバンド図である。
【図１０】この発明の第１実施例による量子メモリの読み出しを行う方法を説明するためのエネルギーバンド図である。
【図１１】この発明の第１実施例による量子メモリの読み出しを行う方法を説明するためのエネルギーバンド図である。
【図１２】この発明の第１実施例による量子メモリの初期化を行う方法を説明するためのエネルギーバンド図である。
【図１３】この発明の第１実施例による量子メモリの製造方法を説明するための斜視図である。
【図１４】この発明の第１実施例による量子メモリの製造方法を説明するための斜視図である。
【図１５】この発明の第１実施例による量子メモリの製造方法を説明するための斜視図である。
【図１６】この発明の第１実施例による量子メモリの製造方法を説明するための斜視図である。
【図１７】量子メモリにレーザー光を照射しながら針状電極により外部電場を印加するときの光吸収強度曲線を示す略線図である。
【図１８】バックゲートが設けられていない量子メモリの表面に針状電極を接近させて外部電場を印加したときの電位分布を示す略線図である。
【図１９】バックゲートが設けられていない量子メモリの表面電位の空間的分布を示す略線図である。
【図２０】この発明の第１実施例による量子メモリの表面に針状電極を接近させて外部電場を印加したときの電位分布を示す略線図である。
【図２１】図２０に示される電位分布が得られる理由を説明するための略線図である。
【図２２】針状電極により印加される外部電場の局所化のためのバックゲートを有する量子メモリの第１の例を示す斜視図である。
【図２３】針状電極により印加される外部電場の局所化のためのバックゲートを有する量子メモリの第２の例を示す斜視図である。
【図２４】針状電極により印加される外部電場の局所化のためのバックゲートを有する量子メモリの第３の例を示す斜視図である。
【図２５】この発明の第２実施例による量子メモリを示す斜視図である。
【図２６】この発明の第２実施例による量子メモリのエネルギーバンド図である。
【図２７】この発明の第２実施例による量子メモリに書き込みを行う方法を説明するためのエネルギーバンド図である。
【図２８】この発明の第２実施例による量子メモリに書き込みを行う方法を説明するためのエネルギーバンド図である。
【図２９】この発明の第２実施例による量子メモリに書き込みを行う方法を説明するためのエネルギーバンド図である。
【図３０】この発明の第２実施例による量子メモリに書き込みを行った後のエネルギーバンド図である。
【図３１】この発明の第２実施例による量子メモリのエネルギーバンド図である。
【図３２】この発明の第２実施例による量子メモリのメモリセルを構成する結合量子ドット系における基底状態の波動関数を図３１に対応させて示す略線図である。
【図３３】この発明の第２実施例による量子メモリのメモリセルを構成する結合量子ドット系における第１励起状態の波動関数を図３１に対応させて示す略線図である。
【図３４】この発明の第２実施例による量子メモリの読み出しを行う方法を説明するためのエネルギーバンド図である。
【図３５】この発明の第２実施例による量子メモリのメモリセルを構成する結合量子ドット系における結合状態の波動関数を図３４に対応させて示す略線図である。
【図３６】この発明の第２実施例による量子メモリのメモリセルを構成する結合量子ドット系における反結合状態の波動関数を図３４に対応させて示す略線図である。
【図３７】この発明の第２実施例による量子メモリの読み出しを行う方法を説明するためのエネルギーバンド図である。
【図３８】この発明の第２実施例による量子メモリの読み出しを行う方法を説明するためのエネルギーバンド図である。
【図３９】この発明の第２実施例による量子メモリの初期化を行う方法を説明するためのエネルギーバンド図である。
【図４０】この発明の第２実施例による量子メモリの製造方法を説明するための斜視図である。
【図４１】この発明の第２実施例による量子メモリの製造方法を説明するための斜視図である。
【図４２】この発明の第２実施例による量子メモリの製造方法を説明するための斜視図である。
【図４３】この発明の第２実施例による量子メモリの製造方法を説明するための斜視図である。
【図４４】針状電極の好適な構造例を示す斜視図である。
【図４５】針状電極の好適な構造例を示す断面図である。
【図４６】図４４および図４５に示す針状電極を用いて外部電場を印加したときの量子メモリの表面電位の空間的分布を示す略線図である。
【図４７】図４４および図４５に示す針状電極の製造方法の一例を説明するための断面図である。
【図４８】図４４および図４５に示す針状電極の製造方法の一例を説明するための断面図である。
【図４９】図４４および図４５に示す針状電極の製造方法の一例を説明するための断面図である。
【図５０】図４４および図４５に示す針状電極の製造方法の一例を説明するための断面図である。
【図５１】図４４および図４５に示す針状電極の製造方法の一例を説明するための断面図である。
【図５２】図４７〜図５１に示す針状電極の製造方法により製造された針状電極を示す斜視図である。
【図５３】ＡｌＳｂ／ＩｎＡｓヘテロ接合のエネルギーバンド図である。
【図５４】ＧａＳｂ／ＩｎＡｓヘテロ接合のエネルギーバンド図である。
【符号の説明】
１、２１ ＡｌＧａＡｓ層
２、４ ＩｎＧａＡｓ層
３、２２、２３、２４ ＧａＡｓ層
１１ ｎ型ＧａＡｓ基板
１２ 電極
１３ 半絶縁性ＧａＡｓ基板
１４ ｎ型ＧａＡｓ層
３１ 中心電極
３２ 絶縁体
３３ 外部電極
ＱＤ_ｊ−１ 、ＱＤ_ｊ−２ 、ＱＤ_ｊ−３ 量子ドット
Ｌ レーザー光
ＮＥ 針状電極
ＢＧ バックゲート

Claims (25)

1. 順次積層された第１の量子箱、第２の量子箱および第３の量子箱によりメモリセルが構成され、
   上記第１の量子箱および上記第２の量子箱の間の結合の強さと上記第２の量子箱および上記第３の量子箱の間の結合の強さとが互いに異なり、
   針状電極を用いて上記メモリセルに対する書き込み、読み出しまたは初期化が行われる側の主面と反対側の主面に、上記針状電極により印加される外部電場を上記書き込み、読み出しまたは初期化が行われる上記メモリセルの近傍に局所化するための電極が設けられている
   ことを特徴とする量子メモリ。
2. 上記第１の量子箱および上記第２の量子箱の間の結合の強さよりも上記第２の量子箱および上記第３の量子箱の間の結合の強さの方が大きいことを特徴とする請求項１記載の量子メモリ。
3. 上記第１の量子箱、上記第２の量子箱および上記第３の量子箱の電子の基底状態のエネルギー準位をそれぞれＥ_０ ^{（ｊ−１）} 、Ｅ_０ ^{（ｊ−２）} およびＥ_０ ^{（ｊ−３）} とし、上記第１の量子箱、上記第２の量子箱および上記第３の量子箱の電子の第１励起状態のエネルギー準位をそれぞれＥ_１ ^{（ｊ−１）} 、Ｅ_１ ^{（ｊ−２）} およびＥ_１ ^{（ｊ−３）} とし、上記第１の量子箱、上記第２の量子箱および上記第３の量子箱の正孔の基底状態のエネルギー準位をそれぞれＨ_０ ^{（ｊ−１）} 、Ｈ_０ ^{（ｊ−２）} およびＨ_０ ^{（ｊ−３）} とし、上記第１の量子箱、上記第２の量子箱および上記第３の量子箱の正孔の第１励起状態のエネルギー準位をそれぞれＨ_１ ^{（ｊ−１）} 、Ｈ_１ ^{（ｊ−２）} およびＨ_１ ^{（ｊ−３）} としたとき、
   Ｅ_０ ^{（ｊ−１）} ＜Ｅ_０ ^{（ｊ−２）}
   Ｅ_０ ^{（ｊ−３）} ＜Ｅ_０ ^{（ｊ−２）}
   ［Ｅ_１ ^{（ｊ−１）} −Ｅ_０ ^{（ｊ−１）} ］＞［Ｅ_１ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−２）} ］
   ［Ｅ_１ ^{（ｊ−３）} −Ｅ_０ ^{（ｊ−３）} ］＞［Ｅ_１ ^{（ｊ−２）} −Ｅ_０ ^{（ｊ−２）} ］
   ［Ｅ_０ ^{（ｊ−１）} −Ｈ_０ ^{（ｊ−１）} ］≠［Ｅ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−２）} ］
   ［Ｅ_０ ^{（ｊ−３）} −Ｈ_０ ^{（ｊ−３）} ］≠［Ｅ_０ ^{（ｊ−２）} −Ｈ_０ ^{（ｊ−２）} ］
   が成立することを特徴とする請求項１記載の量子メモリ。
4. 上記第１の量子箱、上記第２の量子箱および上記第３の量子箱の電子の基底状態のエネルギー準位をそれぞれＥ_０ ^{（ｊ−１）} 、Ｅ_０ ^{（ｊ−２）} およびＥ_０ ^{（ｊ−３）} としたとき、
   Ｅ_０ ^{（ｊ−１）} ＜Ｅ_０ ^{（ｊ−２）}
   Ｅ_０ ^{（ｊ−３）} ＜Ｅ_０ ^{（ｊ−２）}
   が成立することを特徴とする請求項１記載の量子メモリ。
5. 書き込み時には、書き込みを行うべきメモリセルに第１の光を照射しながら、上記書き込みを行うべきメモリセルに上記針状電極により上記第１の量子箱、上記第２の量子箱および上記第３の量子箱の積層方向の第１の外部電場を印加し、
   読み出し時には、読み出しを行うべきメモリセルに第２の光を照射しながら、上記読み出しを行うべきメモリセルに上記針状電極により上記第１の外部電場と逆方向の第２の外部電場を印加するようにしたことを特徴とする請求項１記載の量子メモリ。
6. 所定電圧が印加された上記針状電極を上記書き込みを行うべきメモリセルまたは上記読み出しを行うべきメモリセルに接近させることにより上記第１の外部電場または上記第２の外部電場を印加するようにしたことを特徴とする請求項５記載の量子メモリ。
7. 初期化を行うべきメモリセルに上記針状電極により上記第２の外部電場よりも大きい第３の外部電場を印加するかまたは上記第２の外部電場を上記読み出し時よりも長時間印加して上記初期化を行うべきメモリセル内で電子−正孔再結合を起こさせることにより初期化を行うようにしたことを特徴とする請求項１記載の量子メモリ。
8. 上記量子メモリの温度を高くするかまたは上記量子メモリに第３の光を照射して全てのメモリセル内で電子−正孔再結合を起こさせることにより上記全てのメモリセルの初期化を一括して行うようにしたことを特徴とする請求項１記載の量子メモリ。
9. 上記第１の量子箱側の主面に上記電極が設けられていることを特徴とする請求項２記載の量子メモリ。
10. 複数の上記メモリセルから成るメモリセルアレーを構成する上記メモリセルの上記第１の量子箱側の主面に上記電極が設けられていることを特徴とする請求項２記載の量子メモリ。
11. 上記電極が接地されることを特徴とする請求項１記載の量子メモリ。
12. 上記電極が導電性を有する半導体から成ることを特徴とする請求項１記載の量子メモリ。
13. 上記半導体がｎ型ＧａＡｓであることを特徴とする請求項１２記載の量子メモリ。
14. 上記半導体が、ｎ型ＡｌＧａＡｓとｉ型ＧａＡｓとのヘテロ接合において上記ｎ型ＡｌＧａＡｓから供給される電子から成る二次元電子ガスを有する上記ｉ型ＧａＡｓであることを特徴とする請求項１２記載の量子メモリ。
15. 上記第１の量子箱、上記第２の量子箱および上記第３の量子箱が化合物半導体ヘテロ接合により形成されていることを特徴とする請求項１記載の量子メモリ。
16. 上記化合物半導体ヘテロ接合がタイプＩのヘテロ接合超格子であることを特徴とする請求項１５記載の量子メモリ。
17. 上記化合物半導体ヘテロ接合がＡｌＧａＡｓ／ＧａＡｓヘテロ接合またはＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合であることを特徴とする請求項１５記載の量子メモリ。
18. 上記化合物半導体ヘテロ接合がタイプＩＩのヘテロ接合超格子であることを特徴とする請求項１５記載の量子メモリ。
19. 上記化合物半導体ヘテロ接合がＡｌＳｂ／ＩｎＡｓヘテロ接合、ＧａＳｂ／ＩｎＡｓヘテロ接合またはＡｌＳｂ／ＧａＳｂヘテロ接合であることを特徴とする請求項１５記載の量子メモリ。
20. 順次積層された第１の量子箱、第２の量子箱および第３の量子箱によりメモリセルが構成され、上記第１の量子箱および上記第２の量子箱の間の結合の強さと上記第２の量子箱および上記第３の量子箱の間の結合の強さとが互いに異なる量子メモリの上記メモリセルに対する書き込み、読み出しまたは初期化を行うために用いられる針状電極であって、
    第１の導電体から成る円柱状の中心電極と、
    上記中心電極の周囲を覆うように設けられた絶縁体と、
    上記絶縁体の周囲を覆うように設けられた第２の導電体から成る外部電極とを有する
    ことを特徴とする針状電極。
21. 上記外部電極が接地され、上記中心電極に所定の電圧が印加されることを特徴とする請求項２０記載の針状電極。
22. 上記第１の導電体がＩｎＡｓまたはＷであることを特徴とする請求項２０記載の針状電極。
23. 上記絶縁体がＳｉＯ_２ であることを特徴とする請求項２０記載の針状電極。
24. 上記第２の導電体が金属であることを特徴とする請求項２０記載の針状電極。
25. 上記金属がＡｌであることを特徴とする請求項２４記載の針状電極。

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